KR20190084442A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치의 동작 방법이 제공된다. 반도체 장치는, 기준 주파수 신호(reference frequency signal) 및 피드백 주파수 신호(feedback frequency signal)를 입력받아 그 시간 차이(time difference)를 제1 디지털 신호로 출력하는 디지털 변환기(Time-to-Digital Converter, TDC); 상기 TDC로부터 출력된 상기 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력하는 디지털 루프 필터(Digital Loop Filter, DLF); 상기 DLF로부터 출력된 상기 제2 디지털 신호에 대해 미리 설정된 곱셈 계수를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호를 출력하는 곱셈 회로; 상기 곱셈 회로로부터 출력된 상기 제3 디지털 신호에 기초하여 미리 설정된 주파수의 발진 신호를 생성하는 디지털 제어 발진기(Digital-Controlled Oscillator, DCO); 및 상기 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하고, 상기 한 쌍의 테스트 신호를 이용하여 상기 곱셈 회로의 상기 곱셈 계수를 결정하는 루프 이득 교정기(Loop Gain Calibrator)를 포함한다.

Description

반도체 장치 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다. 구체적으로, 본 발명은 DPLL(Digital Phase Locked Loop)을 포함하는 반도체 장치 및 그 동작 방법에 관한 것이다.
DPLL(Digital Phase Locked Loop)은 기준 주파수 신호(reference frequency signal)와 피드백 루프(feedback loop)를 통해 전달되는 피드백 주파수 신호(feedback frequency signal)를 입력받아, 상기 2개의 신호의 주파수가 동일해지고 그 위상차가 일정해지도록 변환하여, 클럭 신호와 같은 원하는 주파수로 설정된 발진 신호를 생성한다.
DPLL은 아날로그 방식의 PLL(Phase Locked Loop)과 달리, 차지 펌프 회로(charge pump circuit)나 아날로그 저대역 필터(analog low pass filter) 등과 같은 소자들을 사용하지 않기 때문에, 그 구현 면적이 적고 저전압으로도 동작이 가능하다.
그런데 DPLL은 PVT 변화(Process, Voltage, Temperature varation)에 영향을 받을 수 있다. 예를 들어, DPLL을 구성하는 디지털 변환기(Time-to-Digital Converter, TDC) 또는 디지털 제어 발진기(Digital-Controlled Oscillator, DCO)는 PVT 변화에 영향을 받을 수 있다. 구체적으로 TDC의 해상도(ΔTDC)와 DCO 이득(KDCO)와 같은 인자들이 PVT 변화에 영향을 받게 되어, DPLL의 루프 이득(loop gain)을 변화시킬 수 있다. 이에 따라 DPLL의 루프 대역폭(loop bandwidth)까지 일정한 값을 유지하지 못할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, PVT 변화(Process, Voltage, Temperature varation)에 따른 디지털 제어 발진기(Digital-Controlled Oscillator, DCO)의 특성 변화 효과를 상쇄하여 일정한 루프 이득(loop gain) 및 루프 대역폭(loop bandwidth)를 제공하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는. PVT 변화에 따른 DCO의 특성 변화 효과를 상쇄하여 일정한 루프 이득 및 루프 대역폭를 제공하는 반도체 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기준 주파수 신호(reference frequency signal) 및 피드백 주파수 신호(feedback frequency signal)를 입력받아 그 시간 차이(time difference)를 제1 디지털 신호로 출력하는 디지털 변환기(Time-to-Digital Converter, TDC); TDC로부터 출력된 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력하는 디지털 루프 필터(Digital Loop Filter, DLF); DLF로부터 출력된 제2 디지털 신호에 대해 미리 설정된 곱셈 계수를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호를 출력하는 곱셈 회로; 곱셈 회로로부터 출력된 제3 디지털 신호에 기초하여 미리 설정된 주파수의 발진 신호를 생성하는 디지털 제어 발진기(Digital-Controlled Oscillator, DCO); 및 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하고, 한 쌍의 테스트 신호를 이용하여 곱셈 회로의 곱셈 계수를 결정하는 루프 이득 교정기(Loop Gain Calibrator)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기준 주파수 신호 및 피드백 주파수 신호를 입력받아 그 시간 차이를 제1 디지털 신호로 출력하는 디지털 변환기; TDC로부터 출력된 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력하는 디지털 루프 필터; DLF로부터 출력된 제2 디지털 신호에 대해 미리 설정된 곱셈 계수를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호를 출력하는 곱셈기; 곱셈 회로로부터 출력된 제3 디지털 신호에 기초하여 미리 설정된 주파수의 발진 신호를 생성하는 디지털 제어 발진기; 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하고, 한 쌍의 테스트 신호를 이용하여 DCO에 입력되는 최종 테스트 신호를 생성하는 루프 이득 교정기; 및 곱셈기로부터 출력된 제3 디지털 신호와 루프 이득 교정기로부터 생성된 최종 테스트 신호를 선택적으로 DCO에 제공하는 멀티플렉서를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 디지털 제어 발진기의 발진 신호의 주파수를 제1 교정하여 제1 출력 신호를 생성하고, 제1 출력 신호의 주파수보다 제1 주파수만큼 낮거나 높은 제1 테스트 신호를 생성하고, 제1 출력 신호의 주파수보다 제1 주파수만큼 높거나 낮은 제2 테스트 신호를 생성하고, 제1 테스트 신호 및 제2 테스트 신호로부터 최종 테스트 신호를 생성하고, 최종 테스트 신호를 DCO에 인가하여 발진 신호의 주파수를 제2 교정하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 교정 회로를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 루프 이득 교정기(Loop Gain Calibrator)를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 디지털 변환기(Time-to-Digital Converter, TDC)의 일 구현례를 설명하기 위한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 반도체 장치의 교정 회로를 설명하기 위한 블록도이다.
도 9는 도 7의 반도체 장치의 루프 이득 교정기를 설명하기 위한 블록도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 디지털 변환기(Time-to-Digital Converter, TDC)(10), 디지털 루프 필터(Digital Loop Filter, DLF)(12), 디지털 제어 발진기(Digital-Controlled Oscillator, DCO)(14), 제1 분주 회로(16) 및 제2 분주 회로(18)를 포함한다.
TDC(10)는 기준 주파수 신호(reference frequency signal)(FREF) 및 피드백 주파수 신호(feedback frequency signal)(FFEED)를 입력받아 그 시간 차이(time difference)를 제1 디지털 신호로 출력한다. 즉, TDC(10)는 기준 주파수 신호(FREF)와 피드백 주파수 신호(FFEED)의 위상과 주파수를 비교하고, 그 위상 차와 주파수 차에 기초한 디지털 신호를 제1 디지털 신호로서 출력한다.
TDC(10)의 해상도(ΔTDC)는 PVT 변화(Process, Voltage, Temperature varation)에 영향을 받을 수 있고, 이에 따라 TDC(10)의 특성이 변화할 수 있다.
DLF(12)는 TDC(10)로부터 출력된 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력한다. 즉, DLF(12)는 TDC(10)로부터 출력된 기준 주파수 신호(FREF)와 피드백 주파수 신호(FFEED)의 위상과 주파수의 차이를 나타내는 제1 디지털 신호에 대해 저대역 필터링을 수행하고, 그 결과를 제2 디지털 신호로서 출력한다.
DLF(12)는 일반적으로 디지털 가산기와 디지털 곱셈기와 같은 요소들로 구현되기 때문에 PVT 변화에 큰 영향을 받지 않는다.
DCO(14)는 후술할 교정 회로(100)의 곱셈 회로(120)로부터 출력된 제3 디지털 신호(DCW)에 기초하여 미리 설정된 주파수의 발진 신호(FDCO)를 생성한다. 곱셈 회로(120)는 DLF(12)로부터 출력된 제2 디지털 신호에 대해 미리 설정된 곱셈 계수(β)를 이용하여 곱셈 연산을 수행한다. 즉, DCO(14)는 DLF(12)로부터 출력되어 곱셈 회로(120)를 거친 디지털 신호(DCW)에 따라 미리 설정된 주파수의 발진 신호(FDCO)를 생성한다.
DCO(14)의 DCO 이득(KDCO)은 PVT 변화에 영향을 받을 수 있고, 이에 따라 DCO(14)의 특성이 변화할 수 있다.
제1 분주 회로(16)는 DCO(14)에서 출력된 발진 신호(FDCO)를 미리 정해진 제1 분주율(M)로 분주하여 생성한 피드백 주파수 신호(FFEED)를 TDC(10)에 피드백한다. 이에 따라 TDC(10)는 기준 주파수 신호(FREF)와 피드백 주파수 신호(FFEED)의 위상 및 주파수를 반복적으로 비교할 수 있다.
제2 분주 회로(18)는 제1 분주 회로(16)와 함께 동작하여, 제2 분주율(K)로 피드백 주파수 신호(FFEED)의 주파수를 더욱 세밀하게 조정할 수 있도록 한다. 예를 들어, 정수 M 값 대신 유리수 α 값의 주파수를 확보하고자 할 때 제1 분주율(M)을 디더링(dithering)하여 M + α의 주파수를 확보할 수 있다(여기서 α=K/2n, n은 K의 비트 수).
제1 분주 회로(16) 및 제2 분주 회로(18)는 반도체 장치(1)의 구현 목적에 따라 선택적으로 채용되거나 비채용될 수 있으며, PVT 변화에 큰 영향을 받지 않는다.
이와 같은 반도체 장치(1)에서, 교정 회로(100)를 생략했을 때, s 도메인(s-domain)에서 모델링한 루프 이득(loop gain)(T(s))은 다음과 같이 결정될 수 있다.
Figure pat00001
여기서, TREF는 기준 주파수 신호(FREF)의 주기이고, ΔTDC는 TDC(10)의 해상도이고, KDCO는 DCO(14)의 DCO 이득이고, M + α는 제1 분주 회로(16) 및 제2 분주 회로(18) 의해 발진 신호(FDCO)를 결정하는 계수이고, HDLF(s)는 DLF(12)의 특성식에 해당한다.
상기 루프 이득(T(s)) 식에서 알 수 있는 바와 같이, TDC(10)의 해상도(ΔTDC)와 DCO(14)의 DCO 이득(KDCO)이 PVT 변화에 영향을 받게 되면, TDC(10) 및 DCO(14)의 특성 변화가 발생될 뿐 아니라, 반도체 장치(1) 전체의 루프 이득에 변화가 발생될 수 있다. 이에 따라 반도체 장치(1)의 루프 대역폭(loop bandwidth)까지 일정한 값을 유지하지 못하게 되어, 제품 양산에 있어 그 수율 또한 낮아질 수 있다.
이와 같은 문제점을 해결하기 위해, 본 발명의 일 실시예에 따른 반도체 장치(1)는 교정 회로(100)를 더 포함한다.
교정 회로(100)는 루프 이득 교정기(Loop Gain Calibrator)(110) 및 곱셈 회로(120)를 포함한다.
루프 이득 교정기(110)는 DCO(14)에 대한 PVT 변화에 따른 영향을 보상하기 위한 회로이다. 즉, 루프 이득 교정기(110)는 PVT 변화에 따라 DCO 이득(KDCO)이 감소하는 경우, 곱셈 회로(120)를 이용하여 그 감소한 양을 보상하는 방식으로 루프 이득을 일정하게 유지하는 방식을 이용한다.
구체적으로, 루프 이득 교정기(110)는 발진 신호(FDCO)를 입력받아 한 쌍의 테스트 신호(D1, D2)를 생성하고, 한 쌍의 테스트 신호(D1, D2)를 이용하여 곱셈 회로(120)의 곱셈 계수(β)를 결정한다. 또한, 루프 이득 교정기(110)는 한 쌍의 테스트 신호(D1, D2)를 이용하여 DCO(14)에 입력되는 최종 테스트 신호(DTEST)를 생성하기도 한다.
여기서 한 쌍의 테스트 신호(D1, D2)는 제1 테스트 신호(D1) 및 제2 테스트 신호(D2)를 포함하고, 제1 테스트 신호(D1)의 주파수는 발진 신호(FDCO)의 주파수보다 제1 주파수만큼 낮거나 높고, 제2 테스트 신호(D2)의 주파수는 발진 신호(FDCO)의 주파수보다 제1 주파수만큼 높거나 낮은 신호인데, 이에 관한 구체적인 내용은 도 4와 관련하여 후술하도록 한다.
본 실시예에서, 루프 이득 교정기(110)는 DCO(14)에 대한 PVT 변화에 따른 영향을 보상하기 위해 사용되는 하나 이상의 파라미터(A, B, R)를 예컨대 반도체 장치(1)의 외부로부터 제공받을 수 있다. 예를 들어, 루프 이득 교정기(110)는 하나 이상의 파라미터(A, B, R)를 운영 체제(operating system) 또는 어플리케이션(application)과 같은 소프트웨어를 통해 제공받을 수도 있고, 메모리 또는 레지스터를 비롯한 하드웨어를 통해 제공받을 수도 있다.
이와 같이 본 발명의 반도체 장치(1)는 하나 이상의 파라미터(A, B, R)를 사용자 설정값으로 제공받아 동작할 수 있으므로, 사용자가 원하는 방식으로 발진 신호(FDCO)를 튜닝하고 루프 이득과 루프 대역폭을 안정화할 수 있다는 장점이 있다.
곱셈 회로(120)는, PVT 변화에 따라 감소된 DCO 이득(KDCO)을 보상하기 위해, DLF(12)로부터 출력된 제2 디지털 신호에 대해 미리 설정된 곱셈 계수(β)를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호(DCW)를 출력한다.
본 실시예에서, 곱셈 회로(120)는 루프 이득 교정기(110)의 제어 신호(CTL)에 의해 제어될 수 있다.
이와 같은 교정 회로(100)에 대한 구체적인 내용은 도 2 및 도 3을 참조하여 후술하도록 한다.
한편, TDC(10)에 대한 PVT 변화에 따른 영향은, TDC(10)가 DCO(14)의 딜레이 체인(142)을 사용하도록 하는 방식 등으로 극복할 수 있는데, 이에 대한 내용은 도 5와 관련하여 후술하도록 한다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 AFC(Automatic Frequency Calibrator, AFC)(20)를 더 포함할 수 있다.
AFC(20)는 DCO(14)로부터 출력되는 발진 신호(FDCO)의 주파수를 빠른 시간 안에 원하는 주파수와 큰 차이가 나지 않는 유사 주파수 범위에 해당하도록 교정하는 코오스 교정(coarse calibration)을 하기 위해 사용된다. 이를 위해 AFC(20)는 예컨대 바이너리 검색(binary search) 알고리즘을 이용하여 DCO(14)로부터 생성되는 발진 신호(FDCO)의 주파수를 교정할 수 있다. AFC(20)의 동작에 대한 구체적인 내용은 도 4와 관련하여 후술하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 교정 회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)의 교정 회로(100)는 앞서 설명한 바와 같이 루프 이득 교정기(110) 및 곱셈 회로(120)를 포함할 수 있고, 곱셈 회로(120)는 곱셈기(122) 및 멀티플렉서(124)를 포함할 수 있다.
곱셈기(122)는 DLF(12)로부터 출력된 제2 디지털 신호에 대해 미리 설정된 곱셈 계수(β)를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호(DCW)를 출력한다. 여기서 곱셈 계수(β)는 루프 이득 교정기(110)로부터 제공되는 곱셈 계수 설정 신호(G)의 제어에 따라, PVT 변화에 따라 감소된 DCO 이득(KDCO)을 보상하기 위해 적절한 값으로 설정된다.
멀티플렉서(124)는, 루프 이득 교정기(110)로부터 제공되는 선택 신호(SEL)의 제어 하에, 곱셈기(122)로부터 출력된 제3 디지털 신호(DCW)와 루프 이득 교정기(110)로부터 생성된 최종 테스트 신호(DTEST)를 선택적으로 DCO(14)에 제공한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 루프 이득 교정기를 설명하기 위한 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)의 루프 이득 교정기(110)는 카운터(112), 보상 인자 계산기(Compensation Factor Calculator, CFC)(114) 및 컨트롤러(116)를 포함한다.
카운터(112)는 발진 신호(FDCO)를 입력받아 한 쌍의 테스트 신호(D1, D2)를 생성한다.
CFC(114)는 카운터(112)에서 출력된 한 쌍의 테스트 신호(D1, D2)를 입력받아, 곱셈 회로(120)의 곱셈기(122)에 곱셈 계수(β)를 설정하기 위한 곱셈 계수 설정 신호(G)를 생성한다.
본 실시예에서, CFC(114)는 발진 신호(FDCO)의 주파수와 DCO(14)의 이득(KDCO)의 비율을 결정하기 위해 사용되는 제3 파라미터(R)를 입력받고, 이에 기초하여 곱셈 계수(β)를 설정할 수 있다
컨트롤러(116)는 한 쌍의 테스트 신호(D1, D2)의 주파수를 결정하기 위해 사용되는 제1 파라미터(A)와, 한 쌍의 테스트 신호(D1, D2)의 출력 시간을 결정하기 위해 사용되는 제2 파라미터(B)를 제공받고, 제1 파라미터(A) 및 제2 파라미터(B)에 기초하여 생성한 최종 테스트 신호(DTEST)를 출력한다.
본 실시예에서, 카운터(112), CFC(114) 및 컨트롤러(116)는 기준 주파수 신호(FREF)에 의해 구동될 수 있다.
한편, 본 실시예에서, CFC(114)는 발진 신호(FDCO)의 주파수와 DCO(14)의 이득(KDCO)의 비율을 결정하기 위해 사용되는 제3 파라미터(R)를 예컨대 반도체 장치(1)의 외부로부터 제공받을 수 있다. 예를 들어, CFC(114)는 제3 파라미터(R)를 운영 체제 또는 어플리케이션과 같은 소프트웨어를 통해 제공받을 수도 있고, 메모리 또는 레지스터를 비롯한 하드웨어를 통해 제공받을 수도 있다.
마찬가지로, 본 실시예에서, 컨트롤러(116)는 한 쌍의 테스트 신호(D1, D2)의 주파수를 결정하기 위해 사용되는 제1 파라미터(A)와, 한 쌍의 테스트 신호(D1, D2)의 출력 시간을 결정하기 위해 사용되는 제2 파라미터(B)를 예컨대 반도체 장치(1)의 외부로부터 제공받을 수 있다. 예를 들어, 컨트롤러(116)는 제1 파라미터(A) 및 제2 파라미터(B)를 운영 체제 또는 어플리케이션과 같은 소프트웨어를 통해 제공받을 수도 있고, 메모리 또는 레지스터를 비롯한 하드웨어를 통해 제공받을 수도 있다.
이제 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치(1)의 구체적인 동작 방법에 대해 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 1 내지 도 4를 함께 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)의 동작은 크게 3 단계로 구분될 수 있다.
제1 단계(Phase 1)에서, 반도체 장치(1)는 루프 이득 교정기(110)과 AFC(20)를 이용하여, DCO(14)의 발진 신호(FDCO)의 주파수를 제1 교정하여 제1 출력 신호를 생성한다.
먼저 루프 이득 교정기(110)가 동작하는 제1 단계에서, 멀티플렉서(124)는 선택 신호(SEL)의 제어에 따라 DLF(12)의 출력 대신 최종 테스트 신호(DTEST)가 DCO(14)에 인가되도록 설정된다.
다음으로, 반도체 장치(1)는 AFC(20)를 이용하여, 발진 신호(FDCO)의 주파수를 빠른 시간 안에 원하는 주파수와 큰 차이가 나지 않는 유사 주파수 범위에 해당하도록 교정하는 제1 교정(코오스 교정)을 수행한다. 이를 위해 AFC(20)는 예컨대 바이너리 검색 알고리즘을 이용하여 DCO(14)로부터 생성되는 발진 신호(FDCO)의 주파수를 교정할 수 있다.
이 때, 최종 테스트 신호(DTEST)는 DLF(12)에서 출력되는 제2 디지털 신호의 최대 값의 절반 값으로 설정할 수 있다. 예를 들어, DLF(12)에서 출력되는 제2 디지털 신호가 10 비트로 이루어진 경우, 그 최대 값인 1024의 절반 값에 해당하는 512로 설정될 수 있다.
제2 단계(Phase 2)에서, 반도체 장치(1)는 루프 이득 교정기(110)를 이용하여 DCO 이득(KDCO)을 추출한다. 제2 단계에서 AFC(20)는 오프(off)될 수 있다.
제2 단계에서, 발진 신호(FDCO)는 제1 테스트 신호(D1)와 제2 테스트 신호(D2)로서 출력될 수 있다.
제1 테스트 신호(D1)의 주파수는, 제1 단계에서 최종적으로 출력된 발진 신호(FDCO)인 제1 출력 신호의 주파수보다 제1 주파수만큼 낮거나 높도록 설정된다. 이와 다르게, 제2 테스트 신호(D2)의 주파수는, 제1 단계에서 최종적으로 출력된 발진 신호(FDCO)인 제1 출력 신호의 주파수보다 제1 주파수만큼 높거나 낮도록 설정된다.
예컨대, DLF(12)에서 출력되는 제2 디지털 신호가 10 비트로 이루어진 경우, 제1 테스트 신호(D1)는 제1 구간(I)에서 512-A의 주파수로 기준 주파수 신호(FREF)의 B 사이클(cycle)동안 유지하며 출력되고, 제2 테스트 신호(D2)는 제2 구간(II)에서 512+A의 주파수로 기준 주파수 신호(FREF)의 B 사이클동안 유지하며 출력될 수 있다. 여기서, A 및 B는 앞서 설명한 테스트 신호(D1, D2)의 주파수와 출력 시간을 결정하기 위해 사용되는 제1 파라미터(A) 및 제2 파라미터(B)를 말한다.
도 4와 달리, 제1 테스트 신호(D1)는 제1 구간(I)에서 512+A의 주파수로 기준 주파수 신호(FREF)의 B 사이클동안 유지하며 출력되고, 제2 테스트 신호(D2)는 제2 구간(II)에서 512-A의 주파수로 기준 주파수 신호(FREF)의 B 사이클동안 유지하며 출력될 수 있음은, 해당 기술 분야의 통상의 기술자에게 자명한 변경에 해당한다.
512-A의 주파수로 기준 주파수 신호(FREF)의 B 사이클동안 유지하며 DCO(14)에 인가되는 제1 테스트 신호(D1)의 라이징 에지(rising edge)를 카운트 한 값을 D1, 512+A의 주파수로 기준 주파수 신호(FREF)의 B 사이클동안 유지하며 DCO(14)에 인가되는 제2 테스트 신호(D2)의 라이징 에지를 카운트 한 값을 D2이라 하면, D1, D2는 다음과 같이 표현될 수 있다.
Figure pat00002
Figure pat00003
Figure pat00004
여기서, FDCO는 DCO(14)에서 출력되는 발진 신호(FDCO)이고, FREF는 기준 주파수 신호(FREF)의 주파수이고, B는 제2 파라미터(B)이고, DCO 이득이다. 한편, FFr은 DCO(14)의 프리 러닝 주파수(free running frequency)이고, A는 제1 파라미터(A)이고, KDCO는 DCO(14)의 DCO 이득이다.
위 수식에서 알 수 있는 바와 같이, 디지털 값 Dx를 통하여 DCO 이득(KDCO)를 알 수 있고, 이에 따라 PVT 변화에 따른 DCO 이득(KDCO)의 변화량(감소량)을 알 수 있으므로, 곱셈 회로(120)의 곱셈기(122)를 이용하여 그 감소한 양을 보상하는 방식으로 루프 이득을 일정하게 유지할 필요가 있다.
앞서 설명한 바와 같이, 루프 이득 교정기(110)는 한 쌍의 테스트 신호(D1, D2)를 이용하여 곱셈기(122)의 곱셈 계수(β)를 결정하게 되는데, 예를 들어 발진 신호(FDCO)의 주파수와 DCO(14)의 이득(KDCO)의 비율을 결정하기 위해 사용되는 제3 파라미터(R)인 FDCO/KDCO를 예컨대 1024의 값으로 설정한 경우 곱셈 계수(β)는 다음과 같이 표현될 수 있다.
Figure pat00005
여기서 제1 파라미터(A), 제2 파라미터(B), 제1 분주율(M)은 사용자 설정값에 해당하고, Dx는 앞서 D1, D2로부터 도출된 값이므로, PVT 변화에 따른 DCO 이득(KDCO)의 변화량을 보상할 수 있으면서도, 반도체 장치(1)의 루프 이득을 사용자가 원하는 값으로 조절할 수 있게 된다.
이후 반도체 장치(1)는 상기 최종 테스트 신호(DTEST)를 상기 DCO(14)에 인가하여 상기 발진 신호(FDCO)의 주파수를 제2 교정할 수 있다.
제3 단계(Phase 3)에서, 루프 이득 교정기(110)는 오프되고, 위상 고정이 수행되어 최종 발진 신호(FOUT)가 출력된다.
이와 같은 방식으로, 루프 이득 교정기(110)는 PVT 변화에 따라 DCO 이득(KDCO)이 감소하는 경우, 곱셈 회로(120)를 이용하여 그 감소한 양을 보상하는 방식으로 루프 이득을 일정하게 유지할 수 있도록 한다. 이에 따라, PVT 변화에도 불구하고, 반도체 장치(1)의 대역폭 역시 일정하게 유지될 수 있고, 제품 양산에 있어 그 수율 또한 상승할 수 있다.
더불어, 루프 이득 교정기(110)의 동작에 필요한 하나 이상의 파라미터(A, B, R)를 예컨대 반도체 장치(1)의 외부로부터 사용자 설정값으로 제공받을 수 있으므로, 사용자가 원하는 방식으로 발진 신호(FDCO)를 튜닝하고 루프 이득과 루프 대역폭을 안정화할 수 있다는 장점이 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 디지털 변환기의 일 구현례를 설명하기 위한 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)에 있어서, TDC(10)에 대한 PVT 변화에 따른 영향을 극복하기 위해, TDC(10)가 DCO(14)의 딜레이 체인(142)을 사용하도록 할 수 있다.
그 이유는, PVT 변화에 따른 영향은 예컨대 복수의 인버터 등으로 구현되는 딜레이 체인(142)에 의해 주로 발생되기 때문이다.
물론, 본 발명의 일 실시예에 따른 반도체 장치(1)가 TDC(10)에 대한 PVT 변화에 따른 영향을 극복하는 방법은 이에 제한되지 않으며, 이미 공지되었거나, 해당 기술 분야의 통상의 기술자가 구현할 수 있는 PVT 영향을 배제한 임의의 구조의 TDC(10)를 사용할 수도 있다.
다만, 도 5와 같은 방식으로 구현되는 TDC(10)를 채용하는 경우, s 도메인(s-domain)에서 모델링한 본 발명의 일 실시예에 따른 반도체 장치(1)의 루프 이득(T(s))은 예를 들어, 다음과 같이 표현될 수 있다.
Figure pat00006
Figure pat00007
Figure pat00008
최종 식에서, 숫자 6은 DCO(14)가 3 스테이지 DCO로 구현되어 이로부터 출력되는 신호의 위상이 6개인 경우에 해당된다. 이와 다르게 DCO(14)가 4 스테이지 DCO로 구현된다면, 이로부터 출력되는 신호의 위상이 8개가 되므로 상기 숫자는 8이 될 것이다.
위 수식에서 알 수 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1)의 루프 이득(T(s))은 결국 기준 주파수 신호(FREF)의 주파수와 HDLF(s)는 DLF(12)의 특성식에만 의존하게 되어, 루프 이득에 있어서 PVT 변화에 의한 영향이 배제되었음을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는, 도 1의 반도체 장치(1)와 달리, 디더링 회로(19)를 더 포함할 수 있다.
디더링 회로(19)는 제1 분주 회로(16) 및 제2 분주 회로(18)를 제어하여 발진 신호(FDCO)에 대해 디더링을 구현할 수 있다. 즉, 디더링 회로(19)에 입력되는 분주율(K)를 톱니파(sawtooth wave) 형태로 변조하여, DCO(14)로부터 출력되는 발진 신호(FDCO)를 디더링하는 SSCG(Spread Spectrum Clock Generation)을 구현할 수 있다.
일반적으로 SSCG 구현시 디더링 프로파일(dithering profile)은 PVT 변화에 영향을 받게 되어 그 대역폭이 좁아지게 되고, 변조 프로파일(modulation profile)이 저대역 필터링되어 프로파일의 피크 대 피크(peak-to-peak) 값에 해당하는 변조 율(modulation ratio)이 감소할 수 있다.
그러나 본 실시예와 같은 디더링 회로(19)를 포함하는 반도체 장치(2)를 구현하는 경우, 디더링 프로파일에 대한 PVT 영향도 배제할 수 있어, 일정한 변조 프로파일을 얻을 수 있게 된다
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이고, 도 8은 도 7의 반도체 장치의 교정 회로를 설명하기 위한 블록도이고, 도 9는 도 7의 반도체 장치의 루프 이득 교정기를 설명하기 위한 블록도이다.
도 9를 먼저 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(3)의 루프 이득 교정기(110a)는, 도 3의 루프 이득 교정기(110)와 달리, 카운터(112) 및 CFC(114)만 포함하고, 컨트롤러(116)를 비포함할 수 있다.
다음으로, 도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(3)의 교정 회로(100)는 루프 이득 교정기(110a) 및 곱셈 회로(120)를 포함하되, 도 2와 달리, 멀티플렉서(124)는 컨트롤러(200)로부터 제공되는 선택 신호(SEL)의 제어 하에, 곱셈기(122)로부터 출력된 제3 디지털 신호(DCW)와 컨트롤러(200)로부터 생성된 최종 테스트 신호(DTEST)를 선택적으로 DCO(14)에 제공한다.
곱셈기(122)의 경우 곱셈 계수(β)는 루프 이득 교정기(110a)로부터 제공되는 곱셈 계수 설정 신호(G)의 제어에 따라, PVT 변화에 따라 감소된 DCO 이득(KDCO)을 보상하기 위해 적절한 값으로 설정된다.
요컨대, 본 발명의 일 실시예에 따른 반도체 장치(3)가 앞서 설명한 반도체 장치(1)와 다른 점은, 루프 이득 교정기(110) 내부에 구현되었던 컨트롤러(116)가, 루프 이득 교정기(110a)의 외부에 컨트롤러(200)로서 구현된다는 점이다.
즉, 본 발명의 적용 목적에 따라, 컨트롤러(200)는 반도체 장치(3) 중 루프 이득 교정기(110a) 외부에 구현되거나, 나아가 반도체 장치(3)의 외부에 구현될 수도 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 루프 이득 교정기(110)는 PVT 변화에 따라 DCO 이득(KDCO)이 감소하는 경우, 곱셈 회로(120)를 이용하여 그 감소한 양을 보상하는 방식으로 루프 이득을 일정하게 유지할 수 있도록 한다. 이에 따라, PVT 변화에도 불구하고, 본 발명의 다양한 실시예에 따른 반도체 장치의 대역폭 역시 일정하게 유지될 수 있고, 제품 양산에 있어 그 수율 또한 상승할 수 있다.
더불어, 루프 이득 교정기(110)의 동작에 필요한 하나 이상의 파라미터(A, B, R)를 본 발명의 다양한 실시예에 따른 반도체 장치의 외부로부터 사용자 설정값으로 제공받을 수 있으므로, 사용자가 원하는 방식으로 발진 신호(FDCO)를 튜닝하고 루프 이득과 루프 대역폭을 안정화할 수 있다는 장점이 있다.
한편, 도 6과 관련하여 앞서 설명한 바와 같이, 본 발명을 SSCG 구현에 사용하는 경우, 디더링 프로파일에 대한 PVT 영향도 배제할 수 있어, 일정한 변조 프로파일을 얻을 수 있다는 장점도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3: 반도체 장치 10: 디지털 변환기(Time-to-Digital Converter, TDC)
12: 디지털 루프 필터(Digital Loop Filter, DLF)
14: 디지털 제어 발진기(Digital-Controlled Oscillator, DCO)
16: 제1 분주 회로 18: 제2 분주 회로
19: 디더링 회로 20: AFC(Automatic Frequency Calibrator, AFC)
100: 교정 회로 110, 110a: 루프 이득 교정기(Loop Gain Calibrator)
112: 카운터 114: 보상 인자 계산기(Compensation Factor Calculator, CFC)
116: 컨트롤러 120: 곱셈 회로
122: 곱셈기 124: 멀티플렉서
142: 딜레이 체인(delay chain) 200: 컨트롤러

Claims (20)

  1. 기준 주파수 신호(reference frequency signal) 및 피드백 주파수 신호(feedback frequency signal)를 입력받아 그 시간 차이(time difference)를 제1 디지털 신호로 출력하는 디지털 변환기(Time-to-Digital Converter, TDC);
    상기 TDC로부터 출력된 상기 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력하는 디지털 루프 필터(Digital Loop Filter, DLF);
    상기 DLF로부터 출력된 상기 제2 디지털 신호에 대해 미리 설정된 곱셈 계수를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호를 출력하는 곱셈 회로;
    상기 곱셈 회로로부터 출력된 상기 제3 디지털 신호에 기초하여 미리 설정된 주파수의 발진 신호를 생성하는 디지털 제어 발진기(Digital-Controlled Oscillator, DCO); 및
    상기 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하고, 상기 한 쌍의 테스트 신호를 이용하여 상기 곱셈 회로의 상기 곱셈 계수를 결정하는 루프 이득 교정기(Loop Gain Calibrator)를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 한 쌍의 테스트 신호는 제1 테스트 신호 및 제2 테스트 신호를 포함하고,
    상기 제1 테스트 신호의 주파수는 상기 발진 신호의 주파수보다 제1 주파수만큼 낮거나 높고, 상기 제2 테스트 신호의 주파수는 상기 발진 신호의 주파수보다 상기 제1 주파수만큼 높거나 낮은 반도체 장치.
  3. 제2항에 있어서,
    상기 곱셈 회로는 상기 한 쌍의 테스트 신호로부터 생성된 최종 테스트 신호를 상기 DCO에 전달하기 위한 멀티플렉서를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 루프 이득 교정기는,
    상기 한 쌍의 테스트 신호의 주파수를 결정하기 위해 사용되는 제1 파라미터와, 상기 한 쌍의 테스트 신호의 출력 시간을 결정하기 위해 사용되는 제2 파라미터를 제공받고,
    상기 제1 파라미터 및 상기 제2 파라미터에 기초하여 생성한 최종 테스트 신호를 상기 DCO에 전달하는 컨트롤러를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 루프 이득 교정기는,
    상기 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하는 카운터와, 상기 한 쌍의 테스트 신호를 입력받아 상기 곱셈 회로에 상기 곱셈 계수를 설정하기 위한 곱셈 계수 설정 신호를 생성하는 보상 인자 계산기(Compensation Factor Calculator, CFC)를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 CFC는 상기 발진 신호의 주파수와 상기 DCO의 이득의 비율을 결정하기 위해 사용되는 제3 파라미터를 입력받고, 이에 기초하여 상기 곱셈 계수를 설정하는 반도체 장치.
  7. 제1항에 있어서,
    바이너리 검색(binary search) 알고리즘을 이용하여 상기 DCO로부터 생성되는 발진 신호의 주파수를 교정하는 AFC(Automatic Frequency Calibrator, AFC)를 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 한 쌍의 테스트 신호의 주파수를 결정하기 위해 사용되는 제1 파라미터와, 상기 한 쌍의 테스트 신호의 출력 시간을 결정하기 위해 사용되는 제2 파라미터를 제공받고,
    상기 제1 파라미터 및 상기 제2 파라미터에 기초하여 생성한 최종 테스트 신호를 상기 DCO에 전달하는 컨트롤러를 더 포함하는 반도체 장치.
  9. 기준 주파수 신호(reference frequency signal) 및 피드백 주파수 신호(feedback frequency signal)를 입력받아 그 시간 차이(time difference)를 제1 디지털 신호로 출력하는 디지털 변환기(Time-to-Digital Converter, TDC);
    상기 TDC로부터 출력된 상기 제1 디지털 신호에 대해 필터 연산을 수행하여 제2 디지털 신호를 출력하는 디지털 루프 필터(Digital Loop Filter, DLF);
    상기 DLF로부터 출력된 상기 제2 디지털 신호에 대해 미리 설정된 곱셈 계수를 이용하여 곱셈 연산을 수행하여 제3 디지털 신호를 출력하는 곱셈기;
    상기 곱셈 회로로부터 출력된 상기 제3 디지털 신호에 기초하여 미리 설정된 주파수의 발진 신호를 생성하는 디지털 제어 발진기(Digital-Controlled Oscillator, DCO);
    상기 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하고, 상기 한 쌍의 테스트 신호를 이용하여 상기 DCO에 입력되는 최종 테스트 신호를 생성하는 루프 이득 교정기(Loop Gain Calibrator); 및
    상기 곱셈기로부터 출력된 상기 제3 디지털 신호와 상기 루프 이득 교정기로부터 생성된 상기 최종 테스트 신호를 선택적으로 상기 DCO에 제공하는 멀티플렉서를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 한 쌍의 테스트 신호는 제1 테스트 신호 및 제2 테스트 신호를 포함하고,
    상기 제1 테스트 신호의 주파수는 상기 발진 신호의 주파수보다 제1 주파수만큼 낮거나 높고, 상기 제2 테스트 신호의 주파수는 상기 발진 신호의 주파수보다 상기 제1 주파수만큼 높거나 낮은 반도체 장치.
  11. 제9항에 있어서,
    상기 루프 이득 교정기는 상기 한 쌍의 테스트 신호를 이용하여 상기 곱셈 회로의 상기 곱셈 계수를 결정하는 반도체 장치.
  12. 제9항에 있어서,
    상기 루프 이득 교정기는,
    상기 한 쌍의 테스트 신호의 주파수를 결정하기 위해 사용되는 제1 파라미터와, 상기 한 쌍의 테스트 신호의 출력 시간을 결정하기 위해 사용되는 제2 파라미터를 제공받고,
    상기 제1 파라미터 및 상기 제2 파라미터에 기초하여 생성한 최종 테스트 신호를 상기 멀티플렉서에 전달하는 컨트롤러를 포함하는 반도체 장치.
  13. 제9항에 있어서,
    상기 루프 이득 교정기는,
    상기 발진 신호를 입력받아 한 쌍의 테스트 신호를 생성하는 카운터와, 상기 한 쌍의 테스트 신호를 입력받아 상기 곱셈 회로에 상기 곱셈 계수를 설정하기 위한 곱셈 계수 설정 신호를 생성하는 보상 인자 계산기(Compensation Factor Calculator, CFC)를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 CFC는 상기 발진 신호의 주파수와 상기 DCO의 이득의 비율을 결정하기 위해 사용되는 제3 파라미터를 입력받고, 이에 기초하여 상기 곱셈 계수를 설정하는 반도체 장치.
  15. 제9항에 있어서,
    바이너리 검색(binary search) 알고리즘을 이용하여 상기 DCO로부터 생성되는 발진 신호의 주파수를 교정하는 AFC(Automatic Frequency Calibrator, AFC)를 더 포함하는 반도체 장치.
  16. 제9항에 있어서,
    상기 한 쌍의 테스트 신호의 주파수를 결정하기 위해 사용되는 제1 파라미터와, 상기 한 쌍의 테스트 신호의 출력 시간을 결정하기 위해 사용되는 제2 파라미터를 제공받고,
    상기 제1 파라미터 및 상기 제2 파라미터에 기초하여 생성한 최종 테스트 신호를 상기 멀티플렉서에 전달하는 컨트롤러를 더 포함하는 반도체 장치.
  17. 디지털 제어 발진기(Digital-Controlled Oscillator, DCO)의 발진 신호의 주파수를 제1 교정하여 제1 출력 신호를 생성하고,
    상기 제1 출력 신호의 주파수보다 제1 주파수만큼 낮거나 높은 제1 테스트 신호를 생성하고,
    상기 제1 출력 신호의 주파수보다 상기 제1 주파수만큼 높거나 낮은 제2 테스트 신호를 생성하고,
    상기 제1 테스트 신호 및 상기 제2 테스트 신호로부터 최종 테스트 신호를 생성하고,
    상기 최종 테스트 신호를 상기 DCO에 인가하여 상기 발진 신호의 주파수를 제2 교정하는 것을 포함하는 반도체 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 발진 신호의 주파수를 제1 교정하여 제1 출력 신호를 생성하는 것은,
    바이너리 검색(binary search) 알고리즘을 이용하여 상기 DCO로부터 생성되는 상기 발진 신호의 주파수를 상기 제1 교정하는 것을 포함하는 반도체 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 제1 테스트 신호를 생성하는 것은,
    외부로부터 제공된 제1 파라미터를 이용하여 상기 제1 테스트 신호의 주파수를 결정하고, 외부로부터 제공된 제2 파라미터를 이용하여 상기 제1 테스트 신호의 출력 시간을 결정하는 것을 포함하고,
    상기 제2 테스트 신호를 생성하는 것은,
    상기 제1 파라미터를 이용하여 상기 제2 테스트 신호의 주파수를 결정하고, 상기 제2 파라미터를 이용하여 상기 제2 테스트 신호의 출력 시간을 결정하는 것을 포함하는 반도체 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 제1 테스트 신호 및 상기 제2 테스트 신호를 이용하여, 디지털 루프 필터(Digital Loop Filter, DLF)에서 출력된 디지털 신호에 대해 곱셈 연산을 수행하기 위한 곱셈 계수를 결정하고,
    상기 곱셈 계수를 이용하여 상기 곱셈 연산이 수행된 디지털 신호를 상기 DCO에 인가하는 것을 더 포함하는 반도체 장치의 동작 방법.
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