KR20190079372A - 베벨부를 갖는 반도체 웨이퍼 - Google Patents

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Abstract

본 발명의 반도체 웨이퍼는 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 및 상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함한다. 상기 베벨부는 상기 경사면의 최외각 지점에 외접하는 가상 외접원을 포함함으로써 외부 접촉 부재와 점 접촉 또는 선 접촉하고, 상기 경사면의 접선 방향과 제1 면 사이의 제1 베벨 각도, 및 상기 제1 면의 단부와 이에 인접한 상기 경사면의 단부 사이의 제1 베벨 길이를 구비하며, 상기 제1 베벨 길이는 제1 면의 평탄도에 의해 정해지며, 상기 제1 베벨 각도는 상기 제1 면 상의 유체의 모세관력과 상기 가상 외접원의 반지름에 의해 정해질 수 있다.

Description

베벨부를 갖는 반도체 웨이퍼{semiconductor wafer having bevel portion}
본 발명의 기술적 사상은 반도체 웨이퍼에 관한 것으로서, 보다 상세하게는 베벨부(bevel portion)를 갖는 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼 상에는 박막 증착 공정, 포토레지스트막 도포 공정, 식각 공정, 이온 주입 공정의 반도체 제조 공정을 통하여 반도체 칩(반도체 집적 회로)이 제조될 수 있다. 반도체 제조 공정을 진행할 때, 반도체 웨이퍼의 외주(둘레)에 위치하는 베벨부(경사부 또는 에지부)에 박막이나 포토레지스트막이 잔류하여 결함(defect)으로 작용함으로써 제조 수율이 낮아질 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 웨이퍼 몸체의 외주에 위치하는 베벨부의 모양이나 크기를 최적화하여 반도체 제조 수율을 향상시킬 수 있는 반도체 웨이퍼를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한반도체 웨이퍼는 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 및 상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함한다. 상기 베벨부는 상기 경사면의 최외각 지점에 외접하는 가상 외접원을 포함함으로써 외부 접촉 부재와 점 접촉 또는 선 접촉하고, 상기 경사면의 접선 방향과 제1 면 사이의 제1 베벨 각도, 및 상기 제1 면의 단부와 이에 인접한 상기 경사면의 단부 사이의 제1 베벨 길이를 구비하며, 상기 제1 베벨 길이는 제1 면의 평탄도에 의해 정해지며, 상기 제1 베벨 각도는 상기 제1 면 상의 유체의 모세관력과 상기 가상 외접원의 반지름에 의해 정해질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 베벨 각도는 30도 내지 42도일 수 있다. 본 발명의 일 실시예에 있어서, 상기 베벨부는 상기 경사면의 접선 방향과 제2 면 사이의 제2 베벨 각도를 더 구비할 수 있다. 상기 제2 베벨 각도는 30도 내지 42도일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 베벨 길이는 상기 경사면과 상기 제1 면이 만나는 제1 지점에서부터 상기 경사면의 최외각 지점까지의 수평 직선 거리이고, 상기 제1 베벨 길이는 200um 내지 295um일 수 있다.
본 발명의 일 실시예에 있어서, 상기 베벨부는 상기 제2 면의 단부와 상기 경사면의 단부 사이의 제2 베벨 길이를 더 구비할 수 있다. 상기 제2 베벨 길이는 200um 내지 295um일 수 있다. 상기 웨이퍼 몸체의 두께가 755um 내지 795um일때, 상기 가상 외접원의 반지름은 465um 내지 930um일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 웨이퍼는 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 및 상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함한다.
상기 베벨부는 상기 제1 면과 상기 경사면이 만나는 제1 지점과, 상기 제2 면과 상기 경사면이 만나는 제2 지점과, 상기 제1 지점과 상기 제2 지점을 연결하는 상기 경사면의 최외각에 위치하고 외부 접촉 부재와 점 접촉 또는 선 접촉할 수 있는 제3 지점을 포함한다. 상기 베벨부는 상기 제3 지점에 외접하는 가상 외접원과, 상기 제1 지점으로부터 제2 지점까지 연장된 제1 가상 직선으로부터 상기 제3 지점에 접하여 상기 제1 가상 직선에 수평하게 배치된 제2 가상 직선까지의 베벨 길이를 가길 수 있다.
본 발명의 일 실시예에 있어서, 상기 경사면으로부터 상기 제1 지점 방향으로 상기 제1 지점에 접하는 제1 접선과 상기 제1 면 사이의 제1 베벨 각도는 30도 내지 42도 일 수 있다. 상기 베벨 길이는 200um 내지 295um일 수 있다.
본 발명의 일 실시예에 있어서, 상기 경사면으로부터 상기 제2 지점 방향으로 상기 제2 지점에 접하는 제2 접선과 상기 제2 면 사이의 제2 베벨 각도는 상기 제1 베벨 각도와 동일할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 웨이퍼는 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 상기 웨이퍼 몸체의 외주로부터 상기 웨이퍼 몸체의 중심부를 향하여 형성된 노치부; 및 상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함한다.
상기 베벨부는 상기 제1 면과 상기 경사면이 만나는 제1 지점과, 상기 제2 면과 상기 경사면이 만나는 제2 지점과, 상기 제1 지점과 상기 제2 지점을 연결하는 상기 경사면의 최외각에 위치하고 외부 접촉 부재와 점 접촉 또는 선 접촉할 수 있는 제3 지점을 포함한다.
상기 베벨부는 상기 제3 지점에 외접하는 가상 외접원을 구비하고. 상기 경사면은 상기 가상 외접원의 내부에 위치하고, 상기 가상 외접원의 중심은 상기 웨이퍼 몸체의 내부에 위치한다. 상기 베벨부는 상기 경사면으로부터 상기 제1 지점 방향으로 상기 제1 지점에 접하는 제1 접선과 상기 제1 면 사이에 제1 베벨 각도를 갖는다.
본 발명의 일 실시예에 있어서, 상기 베벨부는 상기 제1 지점으로부터 제2 지점까지 연장된 제1 가상 직선으로부터 상기 제3 지점에 접하여 상기 제1 가상 직선에 수평하게 연장된 제2 가상 직선까지의 베벨 길이를 가질 수 있다.
상기 베벨 길이는 200um 내지 295um이고, 상기 제1 베벨 각도는 30도 내지 42도이고, 상기 가상 외접원의 반지름은 465um 내지 930um이고, 상기 웨이퍼 몸체의 두께는 755um 내지 795um일 수 있다.
본 발명의 일 실시예에 있어서, 상기 베벨부는 상기 경사면으로부터 상기 제2 지점 방향으로 상기 제2 지점에 접하는 제2 접선과 상기 제2 면 사이에 제2 베벨 각도를 갖고, 상기 제1 베벨 각도 및 제2 베벨 각도는 30도 내지 42도 일 수 있다.
본 발명의 반도체 웨이퍼는 웨이퍼 몸체의 외주(둘레)에 위치하는 베벨부의 크기나 모양을 최적화한다. 반도체 웨이퍼는 베벨부의 베벨 길이를 크게 하여 평탄도를 높일 수 있다. 반도체 웨이퍼는 베벨부의 최외각 지점이 외부 접촉 부재와 점 접촉(또는 선 접촉)하여 접촉 면적을 줄임으로써 반도체 제조 공정 동안에 반도체 웨이퍼가 깨지는 것을 감소시킬 수 있다.
반도체 웨이퍼는 베벨부의 베벨 각도를 최적화하여 베벨 길이를 작게 가져가면서도 경사면 상에 유체의 모세관력을 감소시켜 경사면 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 웨이퍼를 포함하는 반도체 구조체를 도시한 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 웨이퍼를 나타낸 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ′선에 따라 반도체 웨이퍼를 절단하여 나타낸 단면도이다.
도 4는 도 3의 반도체 웨이퍼의 구조를 설명하기 위한 상세도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 웨이퍼의 구조를 설명하기 위한 상세도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 웨이퍼의 구조를 설명하기 위한 상세도들이다.
도 7은 본 발명의 기술적 사상에 의해 반도체 웨이퍼의 점 접촉(또는 선 접촉)을 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상에 의해 반도체 웨이퍼의 베벨부의 베벨 각도 및 모세관력을 설명하기 위한 단면도이다.
도 9는 본 발명의 반도체 웨이퍼의 베벨 각도에 따른 모세관력을 설명하기 위하여 도시한 그래프이다.
도 10은 본 발명의 반도체 웨이퍼의 베벨 각도에 따른 가상 외접원의 반지름값을 설명하기 위하여 도시한 그래프이다.
도 11은 본 발명의 반도체 웨이퍼의 가상 외접원의 반지름값에 따른 베벨 길이를 위하여 도시한 그래프이다.
도 12는 본 발명의 반도체 웨이퍼를 가지고 반도체 제조 공정을 수행할 때 베벨 길이에 따른 발생한 크랙수를 도시한 그래프이다.
도 13은 본 발명의 반도체 웨이퍼를 가지고 포토레지스트막의 도포 및 에지식각 공정을 수행할 때 칩 형성 영역의 포토레지스트 패턴의 에지 프로파일을 도시한 도면이다.
도 14는 본 발명의 반도체 웨이퍼 상에 포토레지스트막의 도포한 후 사진공정을 수행할 때 반도체 웨이퍼의 중심으로부터의 거리에 따른 디포커스값을 도시한 도면이다.
도 15는 본 발명의 반도체 웨이퍼의 가장 자리 영역의 포토레지스트막의 평탄도를 도시한 맵 도면이다.
도 16은 본 발명의 반도체 웨이퍼의 가장 자리 영역의 포토레지스트 패턴의 임계 크기(critical dimension)를 도시한 맵 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 웨이퍼를 포함하는 반도체 구조체를 도시한 평면도이다.
구체적으로, 도 1에서 X 방향 및 Y 방향은 반도체 웨이퍼(100)의 표면에 수평한 방향일 수 있다. 반도체 구조체(200)는 반도체 웨이퍼(100), 반도체 웨이퍼(100)의 가장 자리에 형성된 노치부(120), 반도체 웨이퍼(100)의 일면 상에 형성된 반도체 칩들(210)을 포함할 수 있다.
반도체 웨이퍼(100)는 실리콘 웨이퍼일 수 있다. 반도체 웨이퍼(100)는 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 반도체 웨이퍼(100)는 실리콘-온-인슐레이터(silicon-on-insulator)를 포함하는 웨이퍼일 수 있다. 반도체 웨이퍼(100)는 p형 불순물 이온을 포함한 p형 웨이퍼, 또는 n형 불순물 이온을 포함한 n형 웨이퍼일 수 있다. 노치부(120)는 반도체 웨이퍼(100)의 결정 방위나 제조 공정중 반도체 웨이퍼(100)를 얼라인시키기 위하여 구비될 수 있다.
반도체 칩들(210)은 반도체 웨이퍼(100)의 외곽 일부분을 제외하고 반도체 웨이퍼(100)의 일면의 전체에 걸쳐 배치될 수 있다. 반도체 칩(210)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다.
또한, 반도체 칩(210)은 다양한 종류의 개별 소자들을 포함할 수 있다. 개별 소자는 다양한 미세 전자 소자, 예를 들면, CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 웨이퍼(100) 상에 반도체 칩들(210)을 보다 많이 배치할 경우 반도체 칩들(210)의 생산 단가를 줄일 수 있다. 아울러서, 반도체 웨이퍼(100)의 외곽 부분과 인접하여 배치되는 반도체 칩들(210)의 제조 수율을 높일 경우 반도체 칩들(210)의 생산 단가를 줄일 수 있다.
반도체 웨이퍼(100)의 외곽 부분과 인접하여 배치되는 반도체 칩들(210)은 반도체 웨이퍼(100)의 외주(둘레)에 위치하는 베벨부(경사부 또는 에지부)의 영향에 의해 제조 수율이 좌우될 수 있다. 다시 말해, 반도체 웨이퍼의 외주(둘레)에 위치하는 베벨부(경사부 또는 에지부)에 박막이나 포토레지스트막이 잔류하여 결함(defect)으로 작용할 경우 제조 수율이 낮아질 수 있다.
이에 따라, 반도체 웨이퍼의 외주(둘레)에 위치하는 베벨부의 모양이나 크기를 최적화할 필요가 있다. 이하에서는 반도체 웨이퍼(100)의 베벨부의 모양이나 크기에 대하여 보다 자세하게 설명한다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 웨이퍼를 나타낸 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ′선에 따라 반도체 웨이퍼를 절단하여 나타낸 단면도이고, 도 4는 도 3의 반도체 웨이퍼의 구조를 설명하기 위한 상세도이다.
구체적으로, 도 2 내지 4에서, X 방향 및 Y 방향은 반도체 웨이퍼(100)의 표면에 수평한 방향일 수 있다. 도 2 내지 도 4에서, Z 방향은 반도체 웨이퍼(100)의 표면에 수직한 방향일 수 있다.
반도체 웨이퍼(100)는 웨이퍼 몸체(110), 노치부(120), 베벨부(130)를 포함할 수 있다. 웨이퍼 몸체(110)는 중심(C)을 포함하며, 반도체 웨이퍼(100)의 전체적인 형태를 결정할 수 있다. 웨이퍼 몸체(110)는 수동 소자, 능동 소자, 또는 집적 회로가 만들어지는 칩 형성 영역(111)과, 칩 형성 영역(111)의 주변의 가장 자리 영역(113)을 가질 수 있다.
웨이퍼 몸체(110)의 가장 자리 영역(113)에 웨이퍼 몸체(110)의 외주(둘레)를 따라 베벨부(130)가 형성될 수 있다. 도 3에서는 베벨부(130)가 가장 자리 영역(113)에 포함되어 있으나, 가장 자리 영역(113)이 모두다 베벨부(130)가 될 수 있다.
베벨부(130)는 반도체 웨이퍼(100)에 대하여 모서리 가공(베벨 가공) 또는 모서리 식각(베벨 식각)을 수행하여 형성될 수 있다. 모서리 가공(베벨 가공) 또는 모서리 식각(베벨 식각)을 통하여 반도체 웨이퍼(100)의 날카로운 가장자리를 라운딩시킴으로써 반도체 웨이퍼(100)의 제조 공정 동안 반도체 웨이퍼(100)가 깨지는 것을 방지할 수 있다.
아울러서, 베벨부(130)의 면적은 가능한 작아야 칩 형성 영역(111)을 늘릴 수 있다. 베벨부(130)는 반도체 제조 공정시 형성되는 박막이나 포토레지스트막이 잔류하여 결함을 발생시키지 않아야 한다. 이에 따라, 반도체 웨이퍼의 모서리 가공(베벨 가공) 또는 모서리 식각(베벨 식각)시 베벨부(130)의 모양이나 크기를 최적화하는 것이 필요하다.
이하에서 보다 구체적으로 반도체 웨이퍼(100)의 구조를 설명한다. 웨이퍼 몸체(110)는 서로 반대되는 제1 면(110a) 및 제2 면(110b) 을 가질 수 있다. 제1 면(110a)과 상기 제2 면(110b)은 실질적으로 평행할 수 있다. 웨이퍼 몸체(110)는 소정의 두께(T1, 즉, 웨이퍼 몸체(110)의 제1 면(110a)과 제2 면(110b) 사이의 거리)를 가질 수 있다. 웨이퍼 몸체(110)의 두께(T1), 즉 제1 면(110a)과 제2 면(110b) 사이의 거리는 755 내지 795um일 수 있다. 반도체 웨이퍼(100)은 300mm 직경의 반도체 웨이퍼(100)일 수 있다.
노치부(120)는 반도체 웨이퍼(100)의 결정 방위를 표시하기 위하여 이용될 수 있다. 노치부(120)는 웨이퍼 몸체(110)의 가장 자리 영역(113)에 배치될 수 있다. 노치부(120)는 웨이퍼 몸체(110)의 외주(둘레)로부터 웨이퍼 몸체(110)의 중심부를 향하는 방향으로 소정의 깊이로 형성된 노치를 가질 수 있다.
노치부(120)는 반도체 제조 공정 중에 반도체 웨이퍼(100)를 얼라인시키기 위하여 반도체 웨이퍼(100)에 구비될 수 있다. 예를 들어, 반도체 웨이퍼(100)를 회전 가능한 지지 수단에 안착시킨 후, 반도체 웨이퍼(100)를 회전시키면서 레이저 센서와 같은 검출 센서로 노치부(120)를 검출함으로써 반도체 웨이퍼(100)를 얼라인시킬 수 있다. 도 2에 도시된 것과 같이, 노치부(120)는 웨이퍼 몸체(110)의 제1 면(110a)에 수직한 방향에서 보았을 때, 곡선 형태, 예를 들어, U자나 V자 형태의 단부를 가질 수 있다.
베벨부(130)는 웨이퍼 몸체(110)의 가장 자리 영역(113)에서 웨이퍼 몸체(110)의 외주(둘레)를 따라 형성될 수 있다. 베벨부(130)는 웨이퍼 몸체(110)의 제1 면(110a)과 제2 면(110b)을 연결하는 경사면(131)을 포함할 수 있으며, 경사면(131)은 볼록한 형태를 가질 수 있다. 베벨부(130)는 반도체 웨이퍼(100)의 에지 프로파일을 포함할 수 있다.
베벨부(130)는 제1 면(110a)과 경사면(131)이 만나는 제1 지점(130a)과, 제2 면(110b)과 경사면(131)이 만나는 제2 지점(130b)과, 제1 지점(130a)과 제2 지점(130b)을 연결하는 경사면(131)의 최외각에 위치하는 제3 지점(130c)을 포함할 수 있다.
제1 지점(130a)과 제2 지점(130b)은 반도체 웨이퍼(100)의 두께가 감소하기 시작하는 지점일 수 있다. 베벨부(130)는 제1 면(110a)의 단부, 즉 제1 지점(130a)과 이에 인접한 경사면(131)의 단부, 즉 제3 지점(130c) 사이에 제1 베벨 길이(A1, first bevel length)를 가질 수 있다. 제1 베벨 길이(A1)는 경사면(131)과 제1 면(110a)이 만나는 제1 지점(130a)에서부터 경사면(131)의 최외각 지점, 즉 제3 지점(130c)까지의 수평 직선 거리일 수 있다. 제1 베벨 길이(A1)는 제1 면(110a)의 평탄도에 의해 정해질 수 있다. 일 실시예에서, 제1 베벨 길이(A1)는 200um 내지 295um일 수 있다.
베벨부(130)는 제2 면(110b)의 단부, 즉 제2 지점(130b)과 이에 인접한 경사면(131)의 단부, 즉 제3 지점(130c) 사이에 제2 베벨 길이(A2, second bevel length)를 가질 수 있다. 제2 베벨 길이(A2)는 경사면(131)과 제2 면(110b)이 만나는 제2 지점(130b)에서부터 경사면(131)의 최외각 지점, 즉 제3 지점(130c)까지의 수평 직선 거리일 수 있다. 제2 베벨 길이(A2)는 제2 면(110b)의 평탄도에 의해 정해질 수 있다. 일 실시예에서, 제2 베벨 길이(A2)는 제1 베벨 길이(A1)와 동일한 값을 가질 수 있다. 즉, 제2 베벨 길이(A2)는 200um 내지 295um일 수 있다.
다른 관점에서, 베벨부(130)는 제1 면(110a)과 경사면(131)이 만나는 제1 지점(130a)으로부터 상기 제2 면(110b)과 상기 제1 경사면(131)이 만나는 제2 지점(130b)까지 연장된 제1 가상 직선(132)을 기준으로 할 때, 베벨부(130)는 반도체 웨이퍼(100)의 반경 방향으로 제1 및 제2 베벨 길이(A1, A2)를 가질 수 있다.
다시 말해, 제1 및 제2 베벨 길이(A1, A2)는 제1 지점(130a)으로부터 제2 지점(130b)까지 연장된 제1 가상 직선(132)으로부터 제3 지점(130c)에 접하여 제1 가상 직선(132)에 수평하게 배치된 제2 가상 직선(134)까지의 직선 길이일 수 있다. 앞서 설명한 제1 베벨 길이(A1) 및 제2 베벨 길이(A2)의 수치는 임계적 의미를 가지는 것으로 이에 대해서는 후술한다.
베벨부(130)는 제1 지점(130a)으로부터 제3 지점(130c)간의 수직 거리인 제3 베벨 길이(B1)를 가질 수 있다. 제3 베벨 길이(B1)는 제1 지점(130a)으로부터 연장된 제6 가상 직선(150)과 제3 지점으로부터 연장된 제7 가상 직선(152)간의 수직 거리일 수 있다.
베벨부(130)는 제2 지점(130b)으로부터 제3 지점(130c)간의 수직 거리인 제4 베벨 길이(B2)를 가질 수 있다. 제4 베벨 길이(B2)는 제2 지점(130b)으로부터 연장된 제8 가상 직선(154)과 제3 지점(130c)으로부터 연장된 제7 가상 직선(152)간의 수직 거리일 수 있다. 제3 베벨 길이(B1) 및 제4 베벨 길이(B2)는 동일한 값일 수 있다.
베벨부(130)는 경사면(131)의 접선 방향과 제1 면(110a) 사이에 제1 베벨 각도(θ1)를 가질 수 있다. 베벨부(130)는 경사면(131)으로부터 제1 지점(130a) 방향으로 제1 지점(130a)에 접하는 제1 접선(136)과 제1 면(110a) 사이의 제1 베벨 각도(θ1)를 가질 수 있다.
제1 베벨 각도(θ1)는 후술하는 바와 같이 제1 면 상에 도포될 수 있는 유체의 모세관력과 경사면(131)의 최외각 지점에 외접하는 가상 외접원(142)의 반지름(R1)에 의해 정해질 수 있다. 일 실시예에서, 제1 베벨 각도(θ1)는 30도 내지 42도일 수 있다.
베벨부(130)는 경사면(131)의 접선 방향과 제2 면(110b) 사이에 제2 베벨 각도(θ2)를 가질 수 있다. 베벨부(130)는 경사면(131)으로부터 제2 지점(130b) 방향으로 제2 지점(130b)에 접하는 제2 접선(138)과 제2 면(110b) 사이의 제2 베벨 각도(θ2)를 가질 수 있다. 일 실시예에서, 제2 베벨 각도(θ2)는 제1 베벨 각도(θ1)와 동일할 수 있다. 즉, 제2 베벨 각도(θ2)는 30도 내지 42도일 수 있다. 제1 베벨 각도(θ1) 및 제2 베벨 각도(θ2)의 수치는 임계적 의미를 가지는 것으로 이에 대해서는 후술한다.
도 3에 도시된 바와 같이, 반도체 웨이퍼(100)의 칩 형성 영역(111)과 가장 자리 영역(113)의 경계는 경사면(131)이 시작되는 제1 지점(130a) 또는 제2 지점(130b)으로부터 이격될 수 있다. 다만, 도 3에 도시된 것과 달리, 칩 형성 영역(111)과 가장 자리 영역(113)의 경계는 제1 지점(130a) 또는 제2 지점(130b)과 거의 일치할 수 있다.
제3 지점(130c)은 후술하는 바와 같이 반도체 웨이퍼(100)가 접촉하는 외부 접촉 부재와 점 접촉(또는 선 접촉)하여 베벨부(130)의 접촉 면적을 최소화시킬 수 있는 지점일 수 있다. 외부 접촉 부재는 반도체 제조 장치의 정전 척이나 스테이지 등일 수 있다. 도 3 및 도 4는 단면도이므로 제3 지점(130c)은 점으로 표시될 수 있다. 제3 지점(130c)은 도 4에 도시한 바와 같이 가상 외접원(142)에 접할 수 있다.
가상 외접원(142)의 중심점(140)은 웨이퍼 몸체(110)의 내부에 위치할 수 있다. 가상 외접원(142)은 중심점(140)에서 경사면(131)의 최외각 지점, 즉 제3 지점(130c)까지의 제3 가상 직선(144)의 길이인 반지름(R1)을 가질 수 있다. 중심점(140)에서 제1 지점(130a)을 거쳐 가상 외접원(142)에 접하는 제4 가상 직선(146)의 길이도 반지름(R1)을 가질 수 있다. 중심점(140)에서 제2 지점(130b)을 거쳐 가상 외접원(142)에 접하는 제5 가상 직선(148)의 길이도 반지름(R1)을 가질 수 있다. 일 실시예에서, 가상 외접원(142)은 반지름(R1)은 465um 내지 930um일 수 있다. 가상 외접원(142)의 반지름의 수치는 임계적 의미를 가지는 것으로, 이에 대해서는 후에 설명한다.
일 실시예에서, 경사면(131)은 제3 가상 직선(144)의 상측 및 하측에서 가상 외접원(142)의 내부에 위치할 수 있다. 일 실시예에서, 경사면(131) 위에 있는 지점들은 제3 지점(130c)에서 제1 지점(130a)으로 가면서 곡률이 작아질 수 있다. 이와 같이 구성되는 반도체 웨이퍼(100)는 베벨부(130) 모양이나 크기를 최적화하여 다양한 효과를 얻을 수 있다.
반도체 웨이퍼(100)는 베벨부(130)의 베벨 길이(A1, A2)를 가능한 작게 하여 웨이퍼 몸체(110)의 제1 면(110a) 및 제2 면(110b)의 평탄도를 크게 가져갈 수 있다. 반도체 웨이퍼(100)는 베벨부(130)의 최외각 지점이 외부 접촉 부재와 점 접촉(또는 선 접촉)하여 접촉 면적을 줄임으로써 반도체 제조 공정 동안에 반도체 웨이퍼(100)가 깨지는 것을 감소시킬 수 있다.
다시 말해, 반도체 웨이퍼(100)는 베벨부(130)의 최외각 지점을 외접하는 가상 외접원(142)을 구비하여 베벨부(130)가 외부 접촉 부재와 점 접촉하여 접촉 면적을 줄일 수 있다. 이에 따라, 반도체 웨이퍼(100)는 베벨부(130)가 반도체 제조 공정 동안에 외부 접촉 부재와 접촉하는 접촉면적을 줄여 반도체 웨이퍼(100)의 손상을 억제할 수 있다.
반도체 웨이퍼(100)는 베벨부(130)의 베벨 각도(θ1, θ2)를 최적화하여 베벨 길이(A1, A2)를 작게 가져가면서도 경사면(131) 상에 유체, 예컨대 포토레지스트막의 모세관력을 감소시켜 경사면(131) 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 웨이퍼의 구조를 설명하기 위한 상세도이다.
구체적으로, 도 5는 도 4와 비교할 때 웨이퍼 몸체(110-1)의 두께를 크게 도시한 것이다. 도 5에서, 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5에서, 도 4와 동일한 내용은 간단히 설명하거나 생략한다.
도 5에 도시한 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)는 도 4의 반도체 웨이퍼(100)의 웨이퍼 몸체(110)의 두께(T1)보다 큰 경우를 도시한 것이다. 다만, 도 5에 도시한 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)의 범위도 755 내지 795um일 수 있다.
반도체 웨이퍼(100-1)는 제1 면(110a-1)과 경사면(131)이 만나는 제1 지점(130a-1)과, 제2 면(110b)과 경사면(131)이 만나는 제2 지점(130b-1)과, 제1 지점(130a-1)과 제2 지점(130b-1)을 연결하는 경사면(131)의 최외각에 위치하는 제3 지점(130c)을 포함할 수 있다.
제3 지점(130c)은 가상 외접원(142)에 접할 수 있다. 가상 외접원(142)은 중심점(140)에서 경사면(131)의 최외각 지점, 즉 제3 지점(130c)까지의 제3 가상 직선(144)의 길이인 반지름(R1)을 가질 수 있다. 반도체 웨이퍼(100-1)은 중심점(140)에서 가상 외접원(142)과 만나는 제1 지점(130a-1)까지의 제4 가상 직선(146)의 길이도 가방 외접원(142)의 반지름(R1)일 수 있다. 반도체 웨이퍼(100-1)은 중심점(140)에서 제2 지점(130b-1)과 만나는 제4 가상 직선(148)의 길이도 가상 외접원(142)의 반지름(R1)일 수 있다.
다시 말해, 제1 지점(130a-1) 및 제2 지점(130b-1)은 가상 외접원(142)에 위치할 수 있다. 이에 따라, 경사면(131) 위에 있는 지점들은 제3 지점(130c)에서 제1 지점(130a-1)으로 진행하면서 곡률이 동일할 수 있다. 경사면(131) 위에 있는 지점들은 제3 지점(130c)에서 제2 지점(130b-1)으로 가면서 곡률이 동일할 수 있다. 가상 외접원(142)의 반지름(R1)은 도 4에서 설명한 바와 같와 동일할 수 있다.
반도체 웨이퍼(100-1)의 제1 및 제2 베벨 길이(A1, A2), 제1 및 제2 베벨 각도(θ1, θ2)는 도 4와 동일할 수 있다. 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께가 반도체 웨이퍼(100)의 웨이퍼 몸체(110)보다 크게 도시하였으므로, 반도체 웨이퍼(100-1)의 제3 및 제4 베벨 길이(B1-1, B2-1)는 각각 반도체 웨이퍼(100)의 제3 및 제4 베벨 길이(B1, B2)보다 클 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 웨이퍼의 구조를 설명하기 위한 상세도들이다.
구체적으로, 도 6a 및 6b는 웨이퍼 몸체(110-2, 110-3)의 두께에 따른 가상 외접원(142-1, 142-2)의 반지름(R1-1, R1-2)의 크기의 변화를 보여주기 위한 도면들이다. 도 6a 내지 도 6b에서, 도 4 및 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6a 및 도 6b에서, 도 4 및 도 5와 동일한 내용은 간단히 설명하거나 생략한다.
도 6a에 도시한 반도체 웨이퍼(100-2)의 웨이퍼 몸체(110-2)의 두께(T1-2)는 도 5의 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)보다 큰 경우를 도시한 것이다. 도 6b에 도시한 반도체 웨이퍼(100-3)의 웨이퍼 몸체(110-3)의 두께(T1-3)는 도 5의 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)보다 작은 경우를 도시한 것이다. 도 6a 및 도 6b의 웨이퍼 몸체(110-2, 110-3)의 두께(T1-2, T1-3)는 도 4 및 도 5의 웨이퍼 몸체(110, 110-1)의 두께(T1, T1-1), 즉 755um 내지 795um을 벗어나는 경우일 수 있다.
도 6a 및 도 6b에 도시한 반도체 웨이퍼(100-2, 100-3)는 제1 면(110a-2, 110a-3)과 경사면(131)이 만나는 제1 지점(130a-2, 130a-3)과, 제2 면(110b-2, 110b-3)과 경사면(131)이 만나는 제2 지점(130b-2, 130b-3)과, 제1 지점(130a-2, 130a-3)과 제2 지점(130b-2, 130b-3)을 연결하는 경사면(131)의 최외각에 위치하는 제3 지점(130c-1, 130c-2)을 포함할 수 있다.
제3 지점(130c-1, 130c-2)은 각각 가상 외접원(142-1, 142-2)에 접할 수 있다. 가상 외접원(142-1, 142-2)은 중심점(140-1, 140-2)에서 경사면(131)의 최외각 지점, 즉 제3 지점(130c-1, 130c-2)까지의 제3 가상 직선(144)의 길이인 반지름(R1-1. R1-2)을 가질 수 있다. 반도체 웨이퍼(100-2, 100-3)은 중심점(140-1, 140-2)에서 가상 외접원(142-1, 142-2)과 만나는 제1 지점(130a-2, 130a-3)까지의 제4 가상 직선(146)의 길이도 가방 외접원(142-1, 142-2)의 반지름(R1-1, R1-2)일 수 있다.
반도체 웨이퍼(100-2, 100-3)은 중심점(140-1, 140-2)에서 제2 지점(130b-2, 130b-3)과 만나는 제4 가상 직선(148)의 길이도 가상 외접원(142-1, 142-2)의 반지름(R1-1, R1-2)일 수 있다. 반도체 웨이퍼(100-2, 100-)의 웨이퍼 몸체(110-2, 110-3)의 두께가 755um 내지 795um을 벗어나는 경우, 가상 외접원(142-1, 142-2)의 반지름(R1-1, R1-2)은 다음 식 1의 범위를 가질 수 있다.
(식 1)
0.62 X 웨이퍼 몸체(110-2, 110-3)의 두께(T1-2, T1-3) + 0.4um < 가상 외접원의 반지름(R1-1, R1-2)< 1.2 X (110-2, 110-3)의 두께(T1-2, T1-3)-26um
반도체 웨이퍼(100-2, 100-3)의 제1 및 제2 베벨 길이(A1, A2)와 제1 및 제2 베벨 각도(θ1, θ2)는 도 4 및 도 5와 동일할 수 있다. 반도체 웨이퍼(100-2)의 웨이퍼 몸체(110-2)의 두께(T1-2)가 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)보다 클 수 있다. 이에 따라, 반도체 웨이퍼(100-2)의 제3 및 제4 베벨 길이(B1-2, B2-2)는 반도체 웨이퍼(100-1)의 제3 및 제4 베벨 길이(B1-1, B2-1)보다 클 수 있다.
반도체 웨이퍼(100-3)의 웨이퍼 몸체(110-3)의 두께(T1-3)가 반도체 웨이퍼(100-1)의 웨이퍼 몸체(110-1)의 두께(T1-1)보다 작을 수 있다. 이에 따라, 반도체 웨이퍼(100-3)의 제3 및 제4 베벨 길이(B1-3, B2-3)는 반도체 웨이퍼(100-1)의 제3 및 제4 베벨 길이(B1-1, B2-1)보다 작을 수 있다.
도 7은 본 발명의 기술적 사상에 의해 반도체 웨이퍼의 점 접촉(또는 선 접촉)을 설명하기 위한 단면도이다.
구체적으로, 도 7은 반도체 웨이퍼(도 2 내지 도 4의 100)가 외부 접촉 부재(도 8의 410)와 면 접촉이 아닌 점 접촉(또는 선 접촉)을 하는 것을 설명하기 위하여 제공하는 도면이다. 설명의 편의상 도 7을 이용하여 참조 반도체 웨이퍼(100a, reference semiconductor wafer)를 이용하여 참조 반도체 웨이퍼(100a)가 외부 접촉 부재(도 8의 410)와 점 접촉(또는 선 접촉)을 하는 것을 설명한다.
도 7에서, X 방향 및 Y 방향은 반도체 웨이퍼(도 2 내지 도 4의 100)의 표면에 수평한 방향일 수 있다. Z 방향은 반도체 웨이퍼(도 2 내지 4의 100)의 표면에 수직한 방향일 수 있다. 도 7를 이용하여 참조 반도체 웨이퍼(100a)의 베벨부(330)의 크기를 정의할 수 있다.
도 7은 도 4에 대응되는 도면일 수 있다. 도 7에 도시한 바와 같이 참조 반도체 웨이퍼(100a)의 웨이퍼 몸체(310)는 제1 면(310a)과 제2 면(310b)을 가질 수 있다. 제1 면(310a)은 표면일 수 있다. 제2 면(310b)은 배면일 수 있다. 참조 반도체 웨이퍼(100a)의 베벨부(330)는 제1 경사면(331a), 수직면(331b), 및 제2 경사면(331c)을 가질 수 있다.
제1 경사면(331a)은 제1 면(310a)의 단부, 즉 제1 지점(330a)에 접하는 제1 접선(336)에 평행한 면일 수 있다. 제1 경사면(331a)과 제1 면(310a) 사이에 제3 베벨 각도(θ3)를 가질 수 있다. 다시 말해, 제1 접선(336)과 제1 면(310a) 사이에 제3 베벨 각도(θ3)를 가질 수 있다. 제3 베벨 각도(θ3)는 제1 면(310a)의 단부의 접선 각도이므로, 도 4의 제1 베벨 각도(θ1)에 대응할 수 있다.
제2 경사면(331c)은 제2 면(310b)의 단부, 즉 제2 지점(330b)에 접하는 제2 접선(338)에 평행한 면일 수 있다. 제2 경사면(331c)과 제2 면(310b) 사이에 제4 베벨 각도(θ4)를 가질 수 있다. 다시 말해, 제2 접선(338)과 제2 면(310b) 사이에 제4 베벨 각도(θ4)를 가질 수 있다. 제4 베벨 각도(θ4)는 제2 면(310b)의 단부의 접선 각도이므로, 도 4의 제2 베벨 각도(θ2)에 대응할 수 있다. 이와 같이 참조 반도체 웨이퍼(100a)의 베벨부(330)는 제3 베벨 각도(θ3) 및 제4 베벨 각도(θ4)를 가질 수 있다.
수직면(331b)은 수직 방향으로 제1 경사면(331a) 및 제2 경사면(331c)을 연결하는 면일 수 있다. 수직면(331b)은 제1 경사면(331a)과 만나는 제4 지점(330d)과 제2 경사면(331c)과 만나는 제5 지점(330e)을 포함할 수 있다. 베벨부(330)는 제1 지점(330a), 제2 지점(330b), 제4 지점(330d) 및 제5 지점(330e)중 적어도 하나를 외접하는 가상 외접원(342)을 포함할 수 있다. 가상 외접원(342)은 도 4의 가상 외접원(142)에 대응할 수 있다.
예컨대, 가상 외접원(342)의 반지름(R2)은 중심점(340)에서 제1 지점(330a)까지의 가상 직선(346)의 거리일 수 있다. 가상 외접원(342)의 반지름(R2)은 중심점(340)에서 제2 지점(330b)까지의 가상 직선(348)의 거리일 수 있다. 더하여, 가상 외접원(342)의 반지름(R2)은 참조 웨이퍼 몸체(310)의 외부에 위치하는 제3 지점(330c)까지의 가상 직선(344)의 거리일 수 있다. 도 7에서, 편의상 제3 지점(330c)이 참조 웨이퍼 몸체(310)의 외부에 위치하는 것으로 도시하였지만 제3 지점(330c)이 참조 웨이퍼 몸체(310)의 최외각 지점일 수 있다.
참조 반도체 웨이퍼(100a)의 베벨부(330)는 제1 베벨 길이(A1), 제2 베벨 길이(A2), 제3 베벨 길이(B1), 제4 베벨 길이(B2) 및 제5 베벨 길이(BC)를 포함할 수 있다. 제1 베벨 길이(A1)는 제1 지점(330a)과 제4 지점(330d)간의 수평 거리일 수 있다. 제2 베벨 길이(A2)는 제2 지점(330b)과 제5 지점(330e)간의 수평 거리일 수 있다. 도 7의 제1 베벨 길이(A1) 및 제2 베벨 길이(A2)는 도 4의 제1 베벨 길이(A1) 및 제2 베벨 길이(A2)에 대응될 수 있다.
제3 베벨 길이(B1)는 제1 지점(330a)과 제4 지점(330d)간의 수직 거리일 수 있다. 제4 베벨 길이(B2)는 제2 지점(330b)과 제5 지점(330e)간의 수직 거리일 수 있다. 제5 베벨 길이(BC)는 제4 지점(330d)과 제5 지점(330e)간의 수직 거리일 수 있다.
제5 베벨 길이(BC)가 0일 경우, 참조 반도체 웨이퍼(100a)는 외부 접촉 부재(도 8의 410)와 면 접촉하지 않고 점 접촉(또는 선 접촉)할 수 있다. 제5 베벨 길이(BC)가 0이 되려면 제1 경사면(331a)의 제3 베벨각도(θ3)는 42도 이하일 수 있다. 제5 베벨 길이(BC)가 0이 되려면 제2 경사면(331c)의 제3 베벨각도(θ4)는 42도 이하일 수 있다.
여기서, 도 4를 다시 참조하여 반도체 웨이퍼(100)의 점 접촉(또는 선 접촉)을 설명한다. 앞서 설명한 바와 같이 도 4의 가상 외접원(142)은 도 7의 가상 외접원(342)에 해당할 수 있다.
도 3 및 도 4의 제3 지점(130c)은 도 7의 제3 지점(330c)에 해당할 수 있다. 도 3 및 도 4의 반도체 웨이퍼(100)와 도 7의 참조 반도체 웨이퍼(100a)를 비교할 때, 도 3 및 도 4의 반도체 웨이퍼(100)는 제5 베벨 거리(BC) 0일 수 있다. 아울러서, 제5 베벨 거리(BC)가 0이 되기 위한 제1 지점(130a)의 제1 베벨 각도(θ1)는 42도 이하일 수 있다. 제5 베벨 거리(BC)가 0이 되기 위한 제2 지점(130b)의 제2 베벨 각도(θ2)도 42도 이하일 수 있다.
이에 따라, 반도체 웨이퍼(100)는 외부 접촉 부재와 점 접촉(또는 선 접촉)하여 반도체 제조 공정시 외부 접촉 부재(도 8의 410)와의 접촉 면적을 감소시켜 반도체 웨이퍼(100)의 손상을 억제할 수 있다. 아울러서, 앞서 설명한 바와 같이 반도체 웨이퍼(100)는 베벨부(130)의 제1 및 베벨 각도(θ1, θ2)를 42도 이하로 최적화하여 베벨 길이(A1, A2)도 작게 가져가면서도 경사면(131) 상에 유체, 예컨대 포토레지스트막의 모세관력을 감소시켜 경사면 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 8은 본 발명의 기술적 사상에 의해 반도체 웨이퍼의 베벨부의 베벨 각도 및 모세관력을 설명하기 위한 단면도이다.
구체적으로, 도 8에서, X 방향 및 Y 방향은 반도체 웨이퍼(도 2 내지 도 4의 100)의 표면에 수평한 방향일 수 있다. Z 방향은 반도체 웨이퍼(도 2 내지 4의 100)의 표면에 수직한 방향일 수 있다.
도 8은 반도체 웨이퍼(100)에 유체(402), 예컨대 포토레지스트막이 도포되었을 때, 제1 면(110a)의 베벨 각도(θ1, 즉 제1 베벨 각도)와 유체의 모세관력(Capillary force)을 설명하기 위하여 도시한 것이다. 도 6에서 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 8에서는 설명의 편의상 중심점(140)에서 제1 지점(130a) 및 제3 지점(130c)의 반지름이 같게 도시한다.
반도체 웨이퍼(100)에 유체(402), 예컨대 포토레지스트막이 도포되었을 때. 모세관력(Fcap)은 베벨 각도(θ1, 제1 베벨 각도)에 의해 산출될 수 있다. 유체의 모세관력(Fcap)은 식 2에 의해 설명된 바와 같이 경사면(131) 상에 도포되는 유체(402)의 표면 장력(Fst, Surface tension)과 라플라스 압력(Fp, Laplace pressure)에 의해 정해질 수 있다.
(식 2)
Fcap = Fst + Fp
Figure pat00001
4R1({cos(α1)+cos(α2)})
여기서, R1은 가상 외접원(도 4의 142)의 중심점(140)과 제1 지점(130a) 또는 제3 지점(130c)간의 거리일 수 있다. 는 유체(402)의 표면 장력일 수 있다. α1은 제1 지점(130a)에서 경사면(131)의 접촉하는 유체(402)의 접촉각일 수 있다. 즉, α1은 제1 지점(130a)에서 유체의 표면 라인(352)과 경사면(131)간의 접촉각일 수 있다.
α2는 제1 지점(130a)과 대향하는 접촉 부재(410)의 접촉점(412)에서 접촉하는 유체(402)의 접촉각일 수 있다. 접촉점(412)은 제1 지점(130a)에서 연장된 가상 연장 라인(414)과 접촉 부재(410)의 표면이 만나는 지점일 수 있다. α1은 접촉점(412)에서 유체(402)의 표면 라인(350)과 접촉면(416)간의 접촉각일 수 있다.
도 9는 본 발명의 반도체 웨이퍼의 베벨 각도에 따른 모세관력을 설명하기 위하여 도시한 그래프이다.
구체적으로, X축은 도 4 및 도 8의 반도체 웨이퍼(100)의 베벨 각도(θ1, 제1 베벨 각도)를 도시한 것이고, Y축은 도 4 및 도 8의 반도체 웨이퍼(100)의 상대 모세관력을 도시한다.
도 9에 보는 바와 같이 베벨 각도(θ1)가 증가함에 따라 상대 모세관력이 감소함을 알 수 있다. 도 4 및 도 8의 반도체 웨이퍼(100)의 모세관력은 변곡점, 즉 급감 지점인 30도로 정할 수 있다. 아울러서, 앞서 도 4 및 도 7에서 설명한 바와 같이 본 발명의 반도체 웨이퍼(100)는 외부 접촉 부재(도 8의 410)와 점 접촉(또는 선 접촉)하기 위하여 베벨 각도((θ1)는 42도 이하로 정할 수 있다.
다시 말해, 도 4 및 도 8의 본 발명의 반도체 웨이퍼(100)는 베벨부(130)의 제1 및 베벨 각도(θ1, θ2)를 30도 이상 42도 이하로 최적화하여 외부 접촉 부재와 점(또는 선 접촉)하고 베벨 길이(A1, A2)도 작게 가져가면서도 경사면(131) 상에 유체의 모세관력을 감소시켜 경사면 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 10은 본 발명의 반도체 웨이퍼의 베벨 각도에 따른 가상 외접원의 반지름값을 설명하기 위하여 도시한 그래프이다.
구체적으로, X축은 도 4 및 도 8의 반도체 웨이퍼(100)의 베벨 각도(θ1, 제1 베벨 각도)를 도시한 것이고, Y축은 도 4 및 도 8의 반도체 웨이퍼(100)의 가상 외접원(142)의 반지름 값을 도시한다.
도 10에 보는 바와 같이 베벨 각도(θ1)가 증가함에 따라 가상 외접원(142)의 반지름 값이 증가함을 볼수 있다. 도 4 및 도 8의 반도체 웨이퍼(100)는 앞서 설명한 바와 같이 베벨 각도(θ1)를 30도 이상 42도 이하로 정하였으므로, 가상 외접원(142)의 반지름값은 465um 이상 930um 이하로 정할 수 있다.
이와 같이 도 4 및 도 8의 본 발명의 반도체 웨이퍼(100)는 가상 외접원(142)의 반지름 값을 465um 이상 930um 이하로 최적화하여 외부 접촉 부재와 점(또는 선 접촉)하고 베벨 길이(A1, A2)도 작게 가져가면서도 경사면(131) 상에 유체의 모세관력을 감소시켜 경사면 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 11은 본 발명의 반도체 웨이퍼의 가상 외접원의 반지름값에 따른 베벨 길이를 위하여 도시한 그래프이다.
구체적으로, X축은 도 4 및 도 8의 반도체 웨이퍼(100)의 가상 외접원(142)의 반지름 값을 도시한 것이고, Y축은 도 4 및 도 8의 반도체 웨이퍼(100)의 베벨 길이(제1 베벨 길이, A1)를 도시한 것이다.
도 11에 보는 바와 같이 반지름(R1) 값이 증가함에 따라 베벨 길이(제1 베벨 길이, A1)가 감소함을 알 수 있다. 도 4 및 도 8의 반도체 웨이퍼(100)는 앞서 설명한 바와 같이 반지름(R1) 값을 465um 이상 930um 이하로 정하였으므로, 베벨 길이(제1 베벨 길이, A1)는 200um 이상 295um 이하로 정할 수 있다.
이와 같이 도 4 및 도 8의 본 발명의 반도체 웨이퍼(100)는 베벨 길이(제1 베벨 길이, A1)는 200um 이상 295um 이하로 최적화하여 작게 가져가면서도 외부 접촉 부재와 점(또는 선 접촉)하고 경사면(131) 상에 유체의 모세관력을 감소시켜 경사면 상에 유체가 잔류하여 결함을 발생시키는 것을 감소시킬 수 있다.
도 12는 본 발명의 반도체 웨이퍼를 가지고 반도체 제조 공정을 수행할 때 베벨 길이에 따른 발생한 크랙수를 도시한 그래프이다.
구체적으로, X축은 도 4의 반도체 웨이퍼(100)의 베벨 길이(A1)를 도시한 것이고, Y축은 반도체 웨이퍼(100)를 가지고 반도체 제조 공정, 예컨대 반도체 칩을 제조할 경우 베벨 길이(A1)에 따라 발생한 크랙수를 도시한 것이다.
도 12에 보는 바와 같이 반도체 제조 공정시 베벨 길이(A1)가 증가함에 따라 반도체 웨이퍼(100)의 베벨부(도 3의 130)에 하중이 집중되어 반도체 웨이퍼(100)의 크랙수의 발생이 커질 수 있다. 다시 말해, 반도체 제조 공정시 베벨 길이(A1)가 감소함에 따라 반도체 웨이퍼(100)의 베벨부(도 3의 130)에 하중이 감소되어 반도체 웨이퍼(100)에 발생한 크랙수가 감소할 수 있다.
예컨대, 반도체 제조 공정시 반도체 웨이퍼(100)의 베벨 길이(A1)가 380 및 350um인 경우, 발생한 크랙수가 각각 100개 및 50개일 수 있다. 이에 반해, 반도체 제조 공정시 반도체 웨이퍼(100)의 베벨 길이(A1)가 250um인 경우 발생한 크랙수가 10개일 수 있다. 이와 같이 반도체 제조 공정시 반도체 웨이퍼(100)는 베벨 길이를 250um로 정할 경우 크랙수의 발생을 크게 줄일 수 있다.
도 13은 본 발명의 반도체 웨이퍼를 가지고 포토레지스트막의 도포 및 에지 식각 공정을 수행할 때 칩 형성 영역의 포토레지스트 패턴의 에지 프로파일을 도시한 도면이다.
구체적으로, 반도체 웨이퍼(100)는 앞서 설명한 바와 같이 칩 형성 영역(111)과, 칩 형성 영역(111)의 주변의 가장 자리 영역(113)을 가질 수 있다. 가장 자리 영역(113)에는 베벨부(130)가 형성될 수 있다.
이와 같은 반도체 웨이퍼(100) 상에 포토레지스트막을 도포한 후, 베벨부(130)를 포함하여 가장 자리 영역(113, 에지 영역)의 포토레지스트막을 식각(또는 제거)하여 포토레지스트 패턴(410)이 형성될 수 있다. 본 발명의 반도체 웨이퍼(100)는 앞서와 같이 점(또는 선접촉), 베벨 길이, 베벨 각도 등을 최적화할 경우 도 13에 도시한 바와 같이 포토레지스트 패턴(410)의 에지 프로파일(420)이 비교적 균일하게 형성될 수 있다.
도 14는 본 발명의 반도체 웨이퍼 상에 포토레지스트막의 도포한 후 사진공정을 수행할 때 반도체 웨이퍼의 중심으로부터의 거리에 따른 디포커스값을 도시한 도면이다.
구체적으로, X축은 반도체 웨이퍼(도 2의 100)의 중심으로부터의 거리를 도시한 것이다. X축의 좌측, 예컨대 120mm은 300mm 직경의 반도체 웨이퍼(도 2의 100)의 중심쪽이고, X축의 우측, 예컨대 148mm은 300mm 직경의 반도체 웨이퍼(도 2의 100)의 가장 자리쪽(에지쪽)일 수 있다. Y축은 반도체 웨이퍼(도 2 내지 도 4의 100) 상에 포토레지스트막을 도포한 사진공정을 진행할 때 디포커스값을 도시한 것이다.
도 14에 도시한 바와 같이 반도체 웨이퍼(도 2 내지 도 4의 100)의 중심쪽의 디포커스값의 범위(440)는 낮고, 반도체 웨이퍼(도 2 내지 도 4의 100)의 가장자리쪽의 디포커스값의 범위(430)는 클 수 있다.
다만, 본 발명의 반도체 웨이퍼(도 2 내지 도 4의 100)는 앞서와 같이 점 접촉(또는 선접촉), 베벨 길이, 베벨 각도 등을 최적화할 경우 도 14에 도시한 바와 같이 반도체 웨이퍼(도 2 내지 도 4의 100)의 중심쪽의 디포커스값의 범위(440)와 가장자리쪽의 디포커스값의 범위(430)가 크게 차이나지 않게 형성될 수 있다.
도 15는 본 발명의 반도체 웨이퍼의 가장 자리 영역의 포토레지스트막의 평탄도를 도시한 맵 도면이고, 도 16은 본 발명의 반도체 웨이퍼의 가장 자리 영역의 포토레지스트 패턴의 임계 크기(critical dimension)를 도시한 맵 도면이다.
구체적으로, 도 15에 도시한 바와 같이 반도체 웨이퍼(도 2 내지 도 4의 100)의 베벨부(도 3의 130)를 포함하는 가장 자리 영역(도 3의 113) 상에 포토레지스트막을 도포했을 경우 평탄도는 대체로 균일함을 알 수 있다. 예컨대, 참조번호 350은 포토레지스트막의 평탄도가 24nm이하이고, 참조번호 360은 포토레지스트막의 평탄도가 24-30nm을 나타낸다.
도 16에 도시한 바와 같이 반도체 웨이퍼(도 2 내지 도 4의 100)의 베벨부(도 3의 130)를 포함하는 가장 자리 영역(도 3의 113) 상에 포토레지스트 패턴을 형성했을 경우 임계 치수는 대체로 균일함을 알 수 있다. 예컨대, 참조번호 470은 포토레지스트 패턴의 임계 치수가 2nm이고, 참조번호 480은 포토레지스트 패턴의 임계 치수가 2nm 내지 3nm를 나타낸다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 웨이퍼, 200: 반도체 구조체, 111: 칩 형성 영역, 113: 가장 자리 영역, 120: 노치부, 130: 베벨부, 110a: 제1 면, 110b: 제2 면, 130a: 제1 지점, 130b; 제2 지점, 130c: 제3 지점

Claims (20)

  1. 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 및
    상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함하고,
    상기 베벨부는 상기 경사면의 최외각 지점에 외접하는 가상 외접원을 포함함으로써 외부 접촉 부재와 점 접촉 또는 선 접촉하고,
    상기 경사면의 접선 방향과 제1 면 사이의 제1 베벨 각도, 및 상기 제1 면의 단부와 이에 인접한 상기 경사면의 단부 사이의 제1 베벨 길이를 구비하며,
    상기 제1 베벨 길이는 제1 면의 평탄도에 의해 정해지며,
    상기 제1 베벨 각도는 상기 제1 면 상의 유체의 모세관력과 상기 가상 외접원의 반지름에 의해 정해지는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 제1 베벨 각도는 상기 경사면으로부터 상기 제1 면과 상기 경사면이 만나는 제1 지점 방향으로 접하는 제1 접선과 상기 제1 면 사이의 각도인 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 제1 베벨 각도는 30도 내지 42도인 것을 특징으로 하는 반도체 웨이퍼.
  4. 제1항에 있어서, 상기 베벨부는 상기 경사면의 접선 방향과 제2 면 사이의 제2 베벨 각도를 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제4항에 있어서, 상기 제2 베벨 각도는 상기 경사면으로부터 상기 제2 면과 상기 경사면이 만나는 제2 지점 방향으로 접하는 제2 접선과 상기 제2 면 사이의 각도인 것을 특징으로 하는 반도체 웨이퍼.
  6. 제4항에 있어서, 상기 제2 베벨 각도는 30도 내지 42도인 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서, 상기 제1 베벨 길이는 상기 경사면과 상기 제1 면이 만나는 제1 지점에서부터 상기 경사면의 최외각 지점까지의 수평 직선 거리이고, 상기 제1 베벨 길이는 200um 내지 295um인 것을 특징으로 하는 반도체 웨이퍼.
  8. 제1항에 있어서, 상기 베벨부는 상기 제2 면의 단부와 상기 경사면의 단부 사이의 제2 베벨 길이를 더 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  9. 제8항에 있어서, 상기 제2 베벨 길이는 상기 경사면과 상기 제2 면이 만나는 제2 지점에서부터 상기 경사면의 최외각 지점까지의 수평 직선 거리이고, 상기 제2 베벨 길이는 200um 내지 295um인 것을 특징으로 하는 반도체 웨이퍼.
  10. 제1항에 있어서, 상기 웨이퍼 몸체의 두께가 755um 내지 795um일때, 상기 가상 외접원의 반지름은 465um 내지 930um인 것을 특징으로 하는 반도체 웨이퍼.
  11. 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체; 및
    상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함하고,
    상기 베벨부는 상기 제1 면과 상기 경사면이 만나는 제1 지점과, 상기 제2 면과 상기 경사면이 만나는 제2 지점과, 상기 제1 지점과 상기 제2 지점을 연결하는 상기 경사면의 최외각에 위치하고 외부 접촉 부재와 점 접촉 또는 선 접촉할 수 있는 제3 지점을 포함하고,
    상기 베벨부는 상기 제3 지점에 외접하는 가상 외접원과, 상기 제1 지점으로부터 제2 지점까지 연장된 제1 가상 직선으로부터 상기 제3 지점에 접하여 상기 제1 가상 직선에 수평하게 배치된 제2 가상 직선까지의 베벨 길이를 가지는 것을 특징으로 하는 반도체 웨이퍼.
  12. 제11항에 있어서, 상기 경사면으로부터 상기 제1 지점 방향으로 상기 제1 지점에 접하는 제1 접선과 상기 제1 면 사이의 제1 베벨 각도는,
    상기 제1 면 상에 도포될 수 있는 유체의 모세관력과 상기 가상 외접원의 반지름에 의해 정해지는 것을 특징으로 하는 특징으로 하는 반도체 웨이퍼.
  13. 제12항에 있어서, 상기 경사면으로부터 상기 제1 지점 방향으로 상기 제1 지점에 접하는 제1 접선과 상기 제1 면 사이의 제1 베벨 각도는 30도 내지 42인 것을 특징으로 하는 반도체 웨이퍼.
  14. 제13항에 있어서, 상기 베벨 길이는 200um 내지 295um인 것을 특징으로 하는 반도체 웨이퍼.
  15. 제14항에 있어서, 상기 경사면으로부터 상기 제2 지점 방향으로 상기 제2 지점에 접하는 제2 접선과 상기 제2 면 사이의 제2 베벨 각도는 상기 제1 베벨 각도와 동일한 것을 특징으로 하는 반도체 웨이퍼.
  16. 서로 반대되는 제1 면과 제2 면을 가지는 웨이퍼 몸체;
    상기 웨이퍼 몸체의 외주로부터 상기 웨이퍼 몸체의 중심부를 향하여 형성된 노치부; 및
    상기 웨이퍼 몸체의 외주를 따라 형성되고 상기 제1 면과 제2 면을 연결하는 경사면을 포함하는 베벨부를 포함하고,
    상기 베벨부는 상기 제1 면과 상기 경사면이 만나는 제1 지점과, 상기 제2 면과 상기 경사면이 만나는 제2 지점과, 상기 제1 지점과 상기 제2 지점을 연결하는 상기 경사면의 최외각에 위치하고 외부 접촉 부재와 점 접촉 또는 선 접촉할 수 있는 제3 지점을 포함하고,
    상기 베벨부는 상기 제3 지점에 외접하는 가상 외접원을 구비하고. 상기 경사면은 상기 가상 외접원의 내부에 위치하고, 상기 가상 외접원의 중심은 상기 웨이퍼 몸체의 내부에 위치하고,
    상기 베벨부는 상기 경사면으로부터 상기 제1 지점 방향으로 상기 제1 지점에 접하는 제1 접선과 상기 제1 면 사이에 제1 베벨 각도를 갖는 것을 특징으로 하는 반도체 웨이퍼.
  17. 제16항에 있어서, 상기 베벨부는 상기 제1 지점으로부터 제2 지점까지 연장된 제1 가상 직선으로부터 상기 제3 지점에 접하여 상기 제1 가상 직선에 수평하게 연장된 제2 가상 직선까지의 베벨 길이를 가지는 것을 특징으로 하는 반도체 웨이퍼.
  18. 제17항에 있어서, 상기 베벨 길이는 200um 내지 295um이고, 상기 제1 베벨 각도는 30도 내지 42도이고, 상기 가상 외접원의 반지름은 465um 내지 930um이고, 상기 웨이퍼 몸체의 두께는 755um 내지 795um인 것을 특징으로 하는 반도체 웨이퍼.
  19. 제16항에 있어서, 상기 베벨부는 상기 경사면으로부터 상기 제2 지점 방향으로 상기 제2 지점에 접하는 제2 접선과 상기 제2 면 사이에 제2 베벨 각도를 더 포함하고, 상기 제1 베벨 각도 및 제2 베벨 각도는 30도 내지 42도인 것을 특징으로 하는 반도체 웨이퍼.
  20. 제16항에 있어서, 상기 웨이퍼 몸체의 두께가 755um 내지 795um을 벗어나는 경우, 상기 가상 외접원의 반지름은 다음 식 2의 범위를 가지는 반도체 웨이퍼.
    식 2
    0.62 X 상기 웨이퍼 몸체의 두께 + 0.4um < 상기 가상 외접원의 반지름< 1.2 X 상기 웨이퍼 몸체의 두께-26um.
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