KR101992778B1 - 웨이퍼 및 그 형상 분석 방법 - Google Patents
웨이퍼 및 그 형상 분석 방법 Download PDFInfo
- Publication number
- KR101992778B1 KR101992778B1 KR1020170144952A KR20170144952A KR101992778B1 KR 101992778 B1 KR101992778 B1 KR 101992778B1 KR 1020170144952 A KR1020170144952 A KR 1020170144952A KR 20170144952 A KR20170144952 A KR 20170144952A KR 101992778 B1 KR101992778 B1 KR 101992778B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- point
- region
- front surface
- edge
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 34
- 235000012431 wafers Nutrition 0.000 claims abstract description 123
- 239000010409 thin film Substances 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/30—Subject of image; Context of image processing
- G06T2207/30108—Industrial image inspection
- G06T2207/30148—Semiconductor; IC; Wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02021—Edge treatment, chamfering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02035—Shaping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Length Measuring Devices By Optical Means (AREA)
Abstract
실시예는 복수 개의 웨이퍼의 단면 형상을 측정하는 단계; 상기 웨이퍼의 에지 영역에서 최대 곡률을 가지는 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도를 구하는 단계; 상기 각각의 웨이퍼의 표면에 박막층을 형성하는 단계; 상기 각각의 박막층의 형성된 상기 웨이퍼의 에지 영역의 두께 프로파일을 측정하는 단계; 및 상기 복수 개의 웨이퍼 중 상기 박막층의 두께 프로파일의 최대 값이 가장 작은 웨이퍼를 확인하는 단계를 포함하는 웨이퍼의 형상 분석 방법을 제공한다.
Description
실시예는 웨이퍼 및 그 형상 분석 방법에 관한 것으로, 보다 상세하게는 웨이퍼의 제조 공정에서 포토 레지스트 등이 적절하게 형성되는 웨이퍼의 형상을 확인하는 방법에 관한 것이다.
반도체 소자는 웨이퍼 상에 형성된다. 이때, 반도체 소자의 고집적화 및 고수율을 위하여, 웨이퍼의 에지는 고순도(high-purity)를 가져야하고 반도체 소자의 제조 공정에 알맞은 적절한 형상을 갖출 것이 요구되고 있다. 이를 위해서, 웨이퍼의 에지의 형상을 분석할 수 있는 실용적이고 간편한 방법이 요구된다. 예를 들어, 웨이퍼 에지 형상 중에서, 가장 중요한 수학적 파라미터 중 하나는 곡률(curvature)이며, 웨이퍼의 에지와 웨이퍼의 전면이 형성하는 전체 곡률은 가능하면 작아야 한다. 왜냐하면, 곡률이 작아야 웨이퍼 전면과 웨이퍼의 에지가 서로 경계없이 부드럽게 형성되기 때문이다.
그러나, 웨이퍼의 에지와 전면이 형성하는 곡률이 작지 않을 경우, 웨이퍼 상에 반도체 소자를 제작하기 위한 공정에서, 포토레지스트(PR) 등이 웨이퍼 상에 불균일하게 코팅될 수 있는 등 치명적인 문제가 발생할 수 있다.
웨이퍼의 에지 형상을 분석하기 위한 기존의 방법 중 하나는 레이저 산란 등 광학적 원리를 통해 웨이퍼 표면의 거칠기(roughness)를 분석하였다. 그러나, 이러한 기존의 방법은 정교하게 정렬(align)된 고가의 장비를 요구할 뿐만 아니라, 에지의 곡률 계산에 해당하는 극히 정밀한 분석을 위해서, 레이저 초점(spot)의 크기를 더욱 작게 해야 하는 기술적인 부담이 따른다.
실시예는 웨이퍼의 특히 에지 영역의 베벨부의 프로파일을 측정하여 형상을 분석하는 방법을 제공하고자 한다.
실시예는 박막층의 제거 공정 후에 잔존하는 박막층이 최소화되어 품질이 우수한 웨이퍼를 제공하고자 한다.
실시예는 복수 개의 웨이퍼의 단면 형상을 측정하는 단계; 상기 웨이퍼의 에지 영역에서 최대 곡률을 가지는 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도를 구하는 단계; 상기 각각의 웨이퍼의 표면에 박막층을 형성하는 단계; 상기 각각의 박막층의 형성된 상기 웨이퍼의 에지 영역의 두께 프로파일을 측정하는 단계; 및 상기 복수 개의 웨이퍼 중 상기 박막층의 두께 프로파일의 최대 값이 가장 작은 웨이퍼를 확인하는 단계를 포함하는 웨이퍼의 형상 분석 방법을 제공한다.
상기 웨이퍼의 에지 영역 내의 베벨(bevel)부의 높이를 B1이라 할 때, 상기 제2 지점은 상기 웨이퍼의 전면과 10% 이내의 높이차를 가질 수 있다.
제2 지점은, 상기 웨이퍼의 에지 영역의 베벨부의 시작점으로부터 수평 방향으로 50 내지 90 마이크로 미터의 거리에 위치할 수 있다.
웨이퍼의 에지 영역 내의 베벨(bevel)부의 높이를 B1이라 할 때, 상기 제1 지점은 상기 웨이퍼의 전면과 2.0% 이내의 높이차를 가질 수 있다.
다른 실시예는 벌크(bulk) 영역; 서로 마주보고 평행한, 상기 벌크 영역의 전면과 후면; 및 상기 벌크 영역의 가장 자리에 배치되는 에지 영역을 포함하고, 상기 에지 영역은 베벨(bevel)부와 가장 자리의 정점(apex)을 포함하고, 상기 베벨부는, 상기 전면으로부터 상기 정점 방향으로 차례로 배치되는, 최대 곡률을 가지는 제1 지점과, 상기 제1 지점으로부터 상기 정점 방향으로 이격되는 제2 지점을 포함하고, 상기 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도가 22도 이하일 수 있다.
상기 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도가 18도 이상일 수 있다.
실시예에 따른 웨이퍼의 형상 분석 방법은, 베벨부 중에서 최대 곡률을 가지는 제1 지점에서의 접선의 기울기를 정확히 측정하기 어려우므로, 제1 지점(P1)과 제2 지점(P2)을 연결한 접선을 구하여 상기 접선이 웨이퍼의 벌크 영역의 전면과 이루는 각도를 구하여 대신하여, 제1 지점(P1)과 제2 지점(P2)을 연결한 접선이 웨이퍼의 벌크 영역의 전면과 이루는 각도인 제1 각도(θ11)가 18도 내지 22도(°)일 경우, 웨이퍼의 박막층이 얇게 형성됨을 확인하였다.
도 1 및 도 2는 실시예에 의한 방법에 의하여 형상이 분석될 웨이퍼 및 그 확대 단면도를 나타내고,
도 3은 웨이퍼의 베벨부의 기준점과 제1 내지 제3 지점을 나타낸 도면이고,
도 4는 웨이퍼의 베벨부의 제1 각도를 구하는 것을 나타낸 도면이고,
도 5는 웨이퍼의 베벨부의 제2 각도를 구하는 것을 나타낸 도면이고,
도 6은 F-타입 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타내고,
도 7은 R-타입 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타내고,
도 8은 도 4의 제1 각도와 도 5의 제2 각도와의 상관 관계를 나타내고,
도 9는 웨이퍼의 박막 증착 및 에지 공정을 나타낸 도면이다.
도 3은 웨이퍼의 베벨부의 기준점과 제1 내지 제3 지점을 나타낸 도면이고,
도 4는 웨이퍼의 베벨부의 제1 각도를 구하는 것을 나타낸 도면이고,
도 5는 웨이퍼의 베벨부의 제2 각도를 구하는 것을 나타낸 도면이고,
도 6은 F-타입 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타내고,
도 7은 R-타입 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타내고,
도 8은 도 4의 제1 각도와 도 5의 제2 각도와의 상관 관계를 나타내고,
도 9는 웨이퍼의 박막 증착 및 에지 공정을 나타낸 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다.
그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
먼저, 실시예에 따른 웨이퍼의 제조방법을 설명한다. 상세하게는 쵸크랄스키법으로 잉곳(Ingot)을 만들기 위한 단결정 성장 공정과, 단결정 잉곳을 슬라이싱(Slicing)하여 얇은 원판 모양의 웨이퍼를 얻는 슬라이싱 공정과, 상기 슬라이싱 공정에 의해 얻어진 웨이퍼의 깨짐, 일그러짐을 방지하기 위해 그 외주부를 가공하는 그라인딩(Grinding) 공정과, 상기 웨이퍼에 잔존하는 기계적 가공에 의한 손상(Damage)을 제거하는 랩핑(Lapping) 공정과, 상기 웨이퍼를 경면화하는 연마(Polishing) 공정과, 연마된 웨이퍼에 부착된 연마제나 이물질을 제거하는 세정 등을 통하여 실리콘 단결정 기판을 제조한다.
그리고, 실시예에 의한 웨이퍼의 형상 분석 방법에 의하여 웨이퍼의 형상을 분석한다. 이하에서, 이미지로 획득할 수 있는 웨이퍼의 에지, 웨이퍼 표면 및 웨이퍼 배면 등과 같은 웨이퍼의 형상 중에서, 웨이퍼의 에지를 예시로 하여 실시 예를 설명하지만, 본 실시 예는 웨이퍼의 에지 이외에 웨이퍼 표면 및 배면 등과 같은 다른 웨이퍼의 형상에 대해서도 적용될 수 있다.
도 1 및 도 2는 실시예에 의한 방법에 의하여 형상이 분석될 웨이퍼 및 그 확대 단면도를 나타낸다.
도 1을 참조하면, 웨이퍼(Wafer, W)는 벌크(bulk) 영역(B)과 전면(f) 및 후면(b), 그리고 벌크 영역(B)의 가장 자리에 배치되는 에지 영역(E)으로 구분할 수 있다.
웨이퍼(W)의 일부분인 'A' 영역을 도 1의 아래에서 상세히 나타내고 있다.
벌크 영역(B)은 웨이퍼의 대부분을 차지하는 영역이고, 벌크 영역의 상부 표면을 전면(f)이라 할 수 있고, 하부 표면을 후면(b)이라고 할 수 있다.
그리고, 에지 영역(E)은 베벨(bevel)부(WB:Wafer Bevel) 및 정점(WA:Wafer Apex)로 구분될 수 있다. 베벨부(WB)의 상부 표면을 베벨부 전면(WBf)라 할 수 있고, 베벨부(WB)의 하부 표면을 베벨부 후면(WBb)이라고 할 수 있다.
도 2에서, 웨이퍼(W)의 벌크 영역의 두께를 't'라고 하고, 에지 영역에서 정점(WA)의 두께 내지 높이를 'B3'라 하고, 베벨부 전면(WBf)의 높이 내지 두께를 'B1'이라 하고, 베벨부 후면(WBb)의 높이 내지 두께를 'B2'라고 할 수 있다.
그리고, 베벨부 전면(WBf)의 가로 방향의 길이 내지 폭을 'A1'이라 하고, 베벨부 후면(WBb)의 가로 방향의 길이 내지 폭을 'A2'라고 할 수 있다. 이때, B1과 B2의 크기는 서로 동일할 수 있고, A1과 A2의 크기는 서로 동일할 수 있으나, 제조 공정 상의 오차를 고려하면 반드시 100% 일치하지는 않을 수도 있다.
그리고, 웨이퍼(W)의 전면(f)과 베벨부 전면(WBf)이 이루는 제1 각도(angle 1, θ1)과, 웨이퍼(W)의 후면(b)과 베벨부 전면(WBf)이 이루는 제2 각도(angle 2, θ2)가 도시되고 있다. 여기서, 제1 각도(angle 1, θ1)와 제2 각도(angle 2, θ2)는 서로 동일한 크기일 수 있으나, 제조 공정 상의 오차를 고려하면 반드시 100% 일치하지 않을 수도 있다.
도 2에서 웨이퍼(W)의 베벨부 전면(WBf)과 후면(WBb)에서 연장된 점선은 각각, 웨이퍼의 베벨부 전면(WBf)과 후면(WBb)에서의 접선일 수 있다. 그리고, 상기 접선은 각각 웨이퍼(W)의 베벨부 전면(WBf)과 후면(WBb)의 일정 지점에서의 접선일 수 있으나, 2개의 지점을 연결할 접선일 수 있으며 도 4 내지 도 5에서 후술한다.
상술한 공정으로 제조된 웨이퍼의 단면 형상을 아래와 같이 측정하는데, 복수 개의 웨이퍼의 단면 형상을 동일한 방법으로 측정할 수 있다.
도 3은 웨이퍼의 베벨부의 기준점과 제1 내지 제3 지점을 나타낸 도면이다.
웨이퍼의 벌크 영역(B)의 전면(f)일부와 에지 영역(E)의 베벨부 전면(WBf)의 일부가 함께 도시되고 있다. 웨이퍼의 벌크 영역(B)의 전면(f)는 플랫(flat)할 수 있고, 전면(f)으로부터 연장된 가상의 선을 점선으로 도시하고 있다.
에지 영역(E)에서 베벨부 전면(WBf)은 곡면을 이루고 있다. 베벨부 전면(WBf)에서 벌크 영역(B)로부터 가까운 지점으로부터 기준점(P0)과 제1 내지 제3 지점(P1, P2, P3)이 도시되고 있다.
기준점(P0)은 높이가 벌크 영역(B)의 전면(f)과 거의 동일하거나 약간 낮게 배치될 수 있으며, 베벨부의 시작점이라고 할 수도 있다.
도 2에서 베벨부 전면(WBf)의 높이 내지 두께를 'B1'이라 할 때, 도 3에서 벌크 영역(B)의 전면(f)과 베벨부 전면(WBf)의 기준점(P0) 높이차는 제로(zero)에 가깝거나, 1 마이크로 미터 이내일 수 있으며, 예를 들면 0.6 마이크로 미터일 수 있다.
제1 지점(P1)은 베벨부 전면(WBf) 중에서 최대 곡률을 가지는 지점일 수 있다. 최대 곡률을 가지는 지점은, 각 지점의 곡률을 모두 측정하여 파악하거나, 또는 베벨부 전면(WBf)의 프로파일(profile)의 2차 미분 값이 최대가 되는 지점일 수 있다.
도 2에서 베벨부 전면(WBf)의 높이 내지 두께를 'B1'이라 할 때, 도 3에서 벌크 영역(B)의 전면(f)과 베벨부 전면(WBf)의 제1 지점(P1)과의 높이 차이(d1)는 상기 'B1'의 2.0% 이내일 수 있고 예를 들면 1.2% 일 수 있다.
제2 지점(P2)은 베벨부 전면(WBf)에서 제1 지점(P1)과 인접한 지점일 수 있다. 도 2에서 베벨부 전면(WBf)의 높이 내지 두께를 'B1'이라 할 때, 도 3에서 벌크 영역(B)의 전면(f)과 베벨부 전면(WBf)의 제2 지점(P2)과의 높이 차이(d2)는 상기 'B1'의 10% 이내일 수 있다.
제3 지점(P3)은 베벨부 전면(WBf)에서 제2 지점(P2)과 인접한 지점일 수 있다. 도 2에서 베벨부 전면(WBf)의 높이 내지 두께를 'B1'이라 할 때, 도 3에서 벌크 영역(B)의 전면(f)과 베벨부 전면(WBf)의 제3 지점(P3)과의 높이 차이(d3)는 상기 'B1'의 30% 이내일 수 있다.
그리고, 도 3에서 에지 영역(E)의 베벨부에서 기준점(P0)으로부터 제1 지점(P1) 사이의 영역을 제1 영역(region 1)이라 할 수 있고, 제1 지점(P1)으로부터 제2 지점(P2) 사이의 영역을 제2 영역(region 2)이라 할 수 있으며, 제2 지점(P2)으로부터 제3 지점(P3) 사이의 영역을 제3 영역(region 3)이라 할 수 있다.
제1 영역(region 1)의 가로 방향의 거리 내지 폭은 10 마이크로 미터 내지 40 마이크로 미터일 수 있다. 제1 영역(region 1)과 제2 영역(region 2)의 가로 방향의 거리 내지 폭의 합은 60 마이크로 미터 내지 90 마이크로 미터일 수 있다.
도 4에서 웨이퍼의 에지 영역(E)의 전면(WBf)에서 곡률 반경이 가장 작은 지점, 즉 최대 곡률을 가지는 지점인 제1 지점(P1)으로부터 제2 지점(P2)를 연결하는 제1 라인을 측정하여 도시하고 있다. 그리고, 상기의 제1 라인과 웨이퍼의 벌크 영역(B)의 전면(f)이 이루는 제1 각도(θ11)를 측정하여 도시하고 있다.
도 5에서는 웨이퍼의 에지 영역(E)의 전면(WBf)에서 제2 지점(P2)으로부터 제3 지점(P3)를 연결하는 제2 라인을 측정하여 도시하고 있다. 그리고, 상기의 제2 라인과 웨이퍼의 벌크 영역(B)의 전면(f)이 이루는 제2 각도(θ12)를 측정하여 도시하고 있다.
도 2에서 제1 각도(angle 1, θ1) 및 제2 각도(angle 2, θ2)와 혼동을 피하기 위하여, 도 4와 도 5에서의 제1,2 각도를 각각 제1-1 각도(θ11)와 제1-2 각도(θ12)라고 할 수도 있다. 도 2에서 제1 각도(angle 1, θ1)를 여러 가지 방법으로 측정할 수 있으며, 도 4에서는 제1 지점(P1)과 제2 지점(P2)를 통하여 측정하고, 도 5에서는 제2 지점(P2)과 제3 지점(P3)을 측정할 수 있다.
그리고, 각각의 웨이퍼의 표면에 박막층을 증착 등의 방법으로 형성할 수 있다.
그리고, 각각의 박막층의 형성된 상기 웨이퍼의 에지 영역의 두께 프로파일을 측정할 수 있다.
그리고, 복수 개의 웨이퍼 중 상기 박막층의 두께 프로파일의 최대 값이 가장 작은 웨이퍼를 확인할 수 있다. 웨이퍼의 표면에 증착된 박막층은 특히 상술한 베벨부나 또는 베벨부와 인접한 벌크 영역의 전면에서 두께 프로파일이 최대 값을 나타낼 수 있는데, 두께 프로파일의 최대 값이 상대적으로 적을수록 제조된 웨이퍼의 품질이 우수하고, 반도체 소자의 하자 발생 가능성도 작을 수 있다.
이때, 상술한 베벨부 중에서 최대 곡률을 가지는 제1 지점(P1)의 형상이 상술한 박막층의 두께 프로파일에 가장 큰 영향을 미칠 것으로 예상할 수 있으나, 제1 지점(P1)에서의 접선의 기울기는 정확히 측정하기 어려우므로, 제1 지점(P1)과 제2 지점(P2)을 연결한 접선을 구하여 상기 접선이 웨이퍼의 벌크 영역의 전면과 이루는 각도를 구하여 대신할 수 있다.
측정 결과, 제1 지점(P1)과 제2 지점(P2)을 연결한 접선을 구하여 상기 접선이 웨이퍼의 벌크 영역의 전면과 이루는 각도인 제1 각도(θ11)가 22도(°)이상일 경우 박막층의 두께가 증가함을 확인하였다.
그리고, 상술한 제2 영역(region 2) 내지 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 확인하였다.
도 6은 F-타입 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타낸다.
F-타입의 기판은 도 1 등에 도시된 바와 같이 에지 영역의 베벨부의 정점이 플랫(flat)한 형상의 웨이퍼일 수 있다.
가로축은 제2 지점(P2)의 상기의 제1 영역(region 1)과 제2 영역(region 2)의 가로 방향의 거리 내지 폭의 합을 나타내며, 도 3에서 기준점(P0)으로부터 제2 영역(P2) 사이의 가로 방향의 거리일 수 있다.
제2 지점(P2)의 기준점으로부터의 거리(P0)가 60 마이크로 미터 내지 90 마이크로 미터에 위치할 때, 상술한 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관 관계가 80% 이상임을 알 수 있다.
도 7은 각각 R-타입의 기판에서 제2 지점(P2)의 위치와, 상기의 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관관계를 나타낸다.
R-타입의 기판은 도 1 등에 도시된 바와 다르게, 에지 영역의 베벨부의 정점이 라운드(round) 형상의 웨이퍼일 수 있다.
제2 지점(P2)의 기준점(P0)으로부터의 거리(P0)가 50 마이크로 미터 내지 80 마이크로 미터에 위치할 때, 상술한 제2 구간에서 측정된 제1 각도(θ11)와 박막층의 두께의 상관 관계가 80% 이상임을 알 수 있다.
도 8은 도 4의 제1 각도와 도 5의 제2 각도와의 상관 관계를 나타낸다.
하나의 웨이퍼에서 제2 지점(P2)을 기준점(P0)으로부터의 거리가 80 마이크로 미터의 위치에 배치한 경우이며, 가로축은 제1 각도(θ11)를 나타내고 세로축은 제2 각도(θ12)를 나타낼 수 있다.
도 8로부터 제1,2 각도의 상관성이 0.95 정도로 측정되고 있다. 그리고, 가로축의 제1 각도(θ11)의 크기가 18도 이하인 경우, 박막층의 두께와의 상관성이 낮아짐을 확인할 수 있었다.
따라서, 제1 각도(θ11) 즉 제1 지점(P1)으로부터 제2 지점(P2)을 연결하는 제1 라인(line)과 웨이퍼의 벌크 영역의 전면이 이루는 각도가 18도 내지 22도가 되고, 제2 지점(P2)이 기준점(P0)으로부터의 60 내지 90 마이크로 미터의 거리에 위치할 때 박막층의 두께 특히 두께의 최대 값이 작아지고 따라서 웨이퍼의 품질이 향상됨을 알 수 있다.
이는 웨이퍼의 제조 공정에서, 에지 그라인딩(edge grinding), 에지 연마 가공(edge polishing) 혹은 양면 연마(double side polishing) 공정을 통하여 제1 각도(θ11)를 제어함으로써 달성될 수 있다.
상술한 방법으로 웨이퍼의 형상을 분석하여 후공정에서 박막을 증착할 때 두께가 얇게 특히 두께의 최대값이 가장 작은 웨이퍼를 아래와 같이 정의할 수 있다.
웨이퍼는 벌크 (bulk) 영역의 상/하에 서로 마주보고 평행한 전면과 후면이 구비되고, 벌크 영역의 가장 자리에 배치되는 에지 영역이 구비될 수 있다. 에지 영역은 베벨(bevel)부와 가장 자리의 정점(apex)을 포함하고, 베벨부는, 전면으로부터 상기 정점 방향으로 차례로 배치되는, 최대 곡률을 가지는 제1 지점과, 상기 제1 지점으로부터 상기 정점 방향으로 이격되는 제2 지점을 포함할 수 있다.
그리고, 제1,2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도가 18도 이상이고 22도 이하일 수 있다.
이때, 웨이퍼의 에지 영역 내의 베벨(bevel)부의 높이를 B1이라 할 때, 제1 지점은 웨이퍼의 전면과 B1의 2.0% 이내의 높이 차이를 가질 수 있다.
도 9은 웨이퍼의 박막 증착 및 에지 공정을 나타낸 도면이다.
웨이퍼의 박막층(film)을 증착하고 포토 레지스트(PR)를 코팅한 후, 식각(Etching) 등의 방법으로 제거할 수 있다. 식각 공정 후에, 웨이퍼의 에지 영역과 인접한 영역 내지 베벨부에 박막층(film)이 일부 잔존하는 것을 확인할 수 있다. 상술한 베벨부의 프로파일을 가지는 웨이퍼의 경우, 에지 영역과 인접 영역 내지 베벨부에 잔존하는 박막층이 최소화될 수 있다.
W: 웨이퍼 f: 전면
b: 후면 B: 벌크 영역
E: 에지 영역 WA: 정점
WB: 베벨부 WBf: 베벨부 전면
WBb: 베벨부 후면
b: 후면 B: 벌크 영역
E: 에지 영역 WA: 정점
WB: 베벨부 WBf: 베벨부 전면
WBb: 베벨부 후면
Claims (9)
- 복수 개의 웨이퍼의 단면 형상을 측정하는 단계;
상기 웨이퍼의 에지 영역에서 최대 곡률을 가지는 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 웨이퍼의 전면이 이루는 제1 각도를 구하는 단계;
상기 각각의 웨이퍼의 표면에 박막층을 형성하는 단계;
상기 각각의 박막층의 형성된 상기 웨이퍼의 에지 영역의 두께 프로파일을 측정하는 단계; 및
상기 복수 개의 웨이퍼 중 상기 박막층의 두께 프로파일의 최대 값이 가장 작은 웨이퍼를 확인하는 단계를 포함하고,
상기 웨이퍼의 에지 영역은 베벨(bevel)부와 가장 자리의 정점(apex)을 포함하고, 상기 제2 지점은 상기 제1 지점으로부터 상기 정점 방향으로 이격되어 배치되는 웨이퍼의 형상 분석 방법. - 제1 항에 있어서,
상기 베벨부의 두께를 B1이라 하고, 상기 웨이퍼의 전면(front surface)과 상기 제2 지점 사이의 수직 방향의 거리를 d2라고 할 때, 상기 d2는 상기 B1의 10% 이내이고, 상기 수직 방향은 상기 웨이퍼의 두께 방향인 웨이퍼의 형상 분석 방법. - 제1 항에 있어서,
상기 제2 지점은, 상기 베벨부의 시작점으로부터 수평 방향으로 50 내지 90 마이크로 미터의 거리에 위치하는 웨이퍼의 형상 분석 방법. - 제1 항에 있어서,
상기 베벨부의 두께를 B1이라 하고, 상기 웨이퍼의 전면과 상기 제1 지점 사이의 수직 방향의 거리를 d1이라고 할 때, 상기 d1은 상기 B1의 2.0% 이내이고, 상기 수직 방향은 상기 웨이퍼의 두께 방향인 웨이퍼의 형상 분석 방법. - 벌크(bulk) 영역;
서로 마주보고 평행한, 상기 벌크 영역의 전면과 후면; 및
상기 벌크 영역의 가장 자리에 배치되는 에지 영역을 포함하고,
상기 에지 영역은 베벨(bevel)부와 가장 자리의 정점(apex)을 포함하고,
상기 베벨부는, 상기 전면으로부터 상기 정점 방향으로 차례로 배치되는, 최대 곡률을 가지는 제1 지점과, 상기 제1 지점으로부터 상기 정점 방향으로 이격되는 제2 지점을 포함하고,
상기 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 전면이 이루는 제1 각도가 22도 이하인 웨이퍼. - 제5 항에 있어서,
상기 제1 지점으로부터 제2 지점을 연결하는 제1 라인(line)과 상기 전면이 이루는 제1 각도가 18도 이상인 웨이퍼. - 제5 항에 있어서,
상기 베벨부의 두께를 B1이라 하고, 상기 전면과 상기 제2 지점 사이의 수직 방향의 거리를 d2라고 할 때, 상기 d2는 상기 B1의 10% 이내이고, 상기 수직 방향은 벌크 영역의 두께 방향인 웨이퍼. - 제5 항에 있어서,
상기 제2 지점은, 상기 에지 영역의 베벨부의 시작점으로부터 수평 방향으로 50 내지 90 마이크로 미터의 거리에 위치하는 웨이퍼. - 제5 항에 있어서,
상기 베벨부의 두께를 B1이라 하고, 상기 전면과 상기 제1 지점 사이의 수직 방향의 거리를 d1이라고 할 때, 상기 d1은 상기 B1의 2.0% 이내이고, 상기 수직 방향은 상기 벌크 영역의 두께 방향인 웨이퍼.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170144952A KR101992778B1 (ko) | 2017-11-01 | 2017-11-01 | 웨이퍼 및 그 형상 분석 방법 |
DE102018126747.9A DE102018126747A1 (de) | 2017-11-01 | 2018-10-26 | Wafer und Verfahren zur Analyse seiner Form |
JP2018201538A JP6679694B2 (ja) | 2017-11-01 | 2018-10-26 | ウェハー及びその形状分析方法 |
US16/173,031 US11056403B2 (en) | 2017-11-01 | 2018-10-29 | Wafer with beveled edge region and method for analyzing shape of the same |
CN201811294557.5A CN109755145B (zh) | 2017-11-01 | 2018-11-01 | 晶片以及用于分析该晶片形状的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170144952A KR101992778B1 (ko) | 2017-11-01 | 2017-11-01 | 웨이퍼 및 그 형상 분석 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20190049287A KR20190049287A (ko) | 2019-05-09 |
KR101992778B1 true KR101992778B1 (ko) | 2019-06-25 |
Family
ID=66137906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170144952A KR101992778B1 (ko) | 2017-11-01 | 2017-11-01 | 웨이퍼 및 그 형상 분석 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11056403B2 (ko) |
JP (1) | JP6679694B2 (ko) |
KR (1) | KR101992778B1 (ko) |
CN (1) | CN109755145B (ko) |
DE (1) | DE102018126747A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220009685A (ko) * | 2020-07-16 | 2022-01-25 | 에스케이실트론 주식회사 | 웨이퍼 및 그 형상 분석 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015232450A (ja) | 2014-06-09 | 2015-12-24 | 信越半導体株式会社 | 膜厚の測定方法及び膜厚測定装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2825048B2 (ja) * | 1992-08-10 | 1998-11-18 | 信越半導体株式会社 | 半導体シリコン基板 |
US6361405B1 (en) * | 2000-04-06 | 2002-03-26 | Applied Materials, Inc. | Utility wafer for chemical mechanical polishing |
US6678055B2 (en) * | 2001-11-26 | 2004-01-13 | Tevet Process Control Technologies Ltd. | Method and apparatus for measuring stress in semiconductor wafers |
KR20060038612A (ko) * | 2004-10-30 | 2006-05-04 | 주식회사 하이닉스반도체 | 웨이퍼의 에지 롤오프 측정 방법 |
US7728965B2 (en) * | 2005-06-06 | 2010-06-01 | Kla-Tencor Technologies Corp. | Systems and methods for inspecting an edge of a specimen |
EP2107598B1 (en) | 2007-01-31 | 2016-09-07 | Shin-Etsu Handotai Co., Ltd. | Chamfering apparatus for silicon wafer and method for producing silicon wafer |
US20090142916A1 (en) * | 2007-11-29 | 2009-06-04 | Qimonda Ag | Apparatus and method of manufacturing an integrated circuit |
JP2008093488A (ja) * | 2008-01-15 | 2008-04-24 | Sanyo Product Co Ltd | 遊技球の誘導部材 |
JP5546518B2 (ja) * | 2011-09-28 | 2014-07-09 | 古河電気工業株式会社 | 脆性ウェハ裏面研削用粘着テープ及びそれを用いた研削方法 |
KR101540569B1 (ko) * | 2013-12-24 | 2015-07-31 | 주식회사 엘지실트론 | 웨이퍼의 형상 분석 방법 및 장치 |
KR102468793B1 (ko) * | 2016-01-08 | 2022-11-18 | 삼성전자주식회사 | 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법 |
JP6750592B2 (ja) * | 2017-08-15 | 2020-09-02 | 信越半導体株式会社 | シリコンウエーハのエッジ形状の評価方法および評価装置、シリコンウエーハ、ならびにその選別方法および製造方法 |
KR102483923B1 (ko) * | 2017-12-27 | 2023-01-02 | 삼성전자 주식회사 | 베벨부를 갖는 반도체 웨이퍼 |
-
2017
- 2017-11-01 KR KR1020170144952A patent/KR101992778B1/ko active IP Right Grant
-
2018
- 2018-10-26 DE DE102018126747.9A patent/DE102018126747A1/de active Pending
- 2018-10-26 JP JP2018201538A patent/JP6679694B2/ja active Active
- 2018-10-29 US US16/173,031 patent/US11056403B2/en active Active
- 2018-11-01 CN CN201811294557.5A patent/CN109755145B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015232450A (ja) | 2014-06-09 | 2015-12-24 | 信越半導体株式会社 | 膜厚の測定方法及び膜厚測定装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220009685A (ko) * | 2020-07-16 | 2022-01-25 | 에스케이실트론 주식회사 | 웨이퍼 및 그 형상 분석 방법 |
KR102457699B1 (ko) * | 2020-07-16 | 2022-10-24 | 에스케이실트론 주식회사 | 웨이퍼 및 그 형상 분석 방법 |
US11656186B2 (en) | 2020-07-16 | 2023-05-23 | Sk Siltron Co., Ltd. | Wafer and method for analyzing shape thereof |
Also Published As
Publication number | Publication date |
---|---|
CN109755145A (zh) | 2019-05-14 |
DE102018126747A1 (de) | 2019-05-02 |
KR20190049287A (ko) | 2019-05-09 |
US20190131192A1 (en) | 2019-05-02 |
JP2019087739A (ja) | 2019-06-06 |
JP6679694B2 (ja) | 2020-04-15 |
CN109755145B (zh) | 2023-07-14 |
US11056403B2 (en) | 2021-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104428882B (zh) | 半导体晶片的评价方法及制造方法 | |
KR102457699B1 (ko) | 웨이퍼 및 그 형상 분석 방법 | |
JP4420023B2 (ja) | 半導体ウェーハの測定方法、その製造工程の管理方法、及び半導体ウェーハの製造方法 | |
KR101730668B1 (ko) | 기판들 사이에서 베벨 에칭 재현성을 개선시키기 위한 장치 및 방법 | |
JP2013238595A (ja) | ウェーハジオメトリ計測ツールによるウェーハ表面フィーチャの検出、分類および定量化のためのシステムおよび方法 | |
US8231430B2 (en) | Wafer production method | |
US7258931B2 (en) | Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination | |
TWI784034B (zh) | 矽晶圓的邊緣形狀的評價方法及評價裝置、矽晶圓及篩選方法以及其製造方法 | |
JP2008042213A (ja) | 極めて正確なエッジプロフィルを備えた半導体ウェハ及びこれを製造する方法 | |
US20120187547A1 (en) | Semiconductor wafer and semiconductor device wafer | |
US20140264765A1 (en) | Semiconductor wafer and method of producing same | |
KR101992778B1 (ko) | 웨이퍼 및 그 형상 분석 방법 | |
KR100999361B1 (ko) | 웨이퍼 제조 방법 | |
JP4400331B2 (ja) | ウエーハの形状評価方法及び管理方法 | |
KR102413432B1 (ko) | 웨이퍼 및 그 형상 분석 방법 | |
KR100518582B1 (ko) | 비대칭적 에지 프로파일을 가진 반도체 웨이퍼 및 그제조방법 | |
KR20170009258A (ko) | 웨이퍼의 노치 연삭 장치 | |
TW202329278A (zh) | 使用經前端處理之晶圓之幾何度量來處理半導體晶圓之系統及方法 | |
JP2006049740A (ja) | 半導体ウェーハの製造方法 | |
JP2009103862A (ja) | 光学素子の製造方法および光学素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |