KR20190071333A - Semiconductor device and method manufacturing the same - Google Patents

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Abstract

A semiconductor device according to an embodiment of the present invention comprises: an n- type layer located on a first surface of a substrate; a trench located on the n- type layer; an n type region and a p+ type region; a p type region located on the n type region; an n+ type region located on the p type region; a gate insulating layer located inside the trench; a gate electrode located on the gate insulating layer; an insulating layer located on the gate electrode; a source electrode located on the insulating layer, the n+ type region, and the p+ type region; and a drain electrode located on a second surface of the substrate, wherein the n type region includes a first part which is in contact with a side surface of the trench and extended parallel to an upper surface of the substrate, and a second part which is in contact with the first part, spaced apart from the side surface of the trench, and extended in a direction perpendicular to the upper surface of the substrate.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof.

전력 반도체 소자는 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.Power semiconductor devices require a low on-resistance or a low saturation voltage to allow very large currents to flow while reducing power losses in the conduction state. In addition, a characteristic capable of enduring a reverse high voltage applied to both ends of the power semiconductor element at the time of off state or switch off is basically required, that is, high breakdown voltage characteristics.

전력 시스템에서 요구하는 정격 전압에 따라 전력 반도체 소자를 제조하기 위한 원자재의 에피층(Epitaxy layer) 영역 또는 드리프트(Drift) 영역의 농도와 두께가 결정된다. 프와송 방정식(Poisson equation)에 의하면 높은 항복전압이 요구될수록 낮은 농도 및 두꺼운 두께의 드리프트 영역이 필요하지만, 이는 전력 반도체 소자의 온 저항을 증가시키고 순방향 전류밀도를 감소시키는 원인으로 작용한다. The concentration and thickness of the Epitaxy layer region or the drift region of the raw material for manufacturing the power semiconductor device are determined according to the rated voltage required in the power system. According to the Poisson equation, a lower concentration and thicker drift region is required as higher breakdown voltage is required, but this increases the on-resistance of the power semiconductor device and reduces the forward current density.

본 발명이 해결하고자 하는 과제는 반도체 소자의 특성을 향상시키는 것이다.A problem to be solved by the present invention is to improve the characteristics of a semiconductor device.

본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 트렌치, n형 영역 및 p+ 형 영역, 상기 n형 영역 위에 위치하는 p형 영역, 상기 p형 영역 위에 위치하는 n+ 형 영역, 상기 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 절연막, 상기 절연막, 상기 n+ 형 영역, 상기 p+ 형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 n형 영역은 상기 트렌치의 측면에 접촉하고, 상기 기판의 상부면에 대해 평행하게 연장된 제1 부분 및 상기 제1 부분에 접촉하고, 상기 트렌치의 측면과 이격되며, 상기 기판의 상부면에 대해 수직한 방향으로 연장된 제2 부분을 포함한다.A semiconductor device according to an embodiment of the present invention includes an n-type layer located on a first surface of a substrate, a trench located on the n-type layer, an n-type region and a p + -type region, An n + -type region located on the p-type region, a gate insulating film located in the trench, a gate electrode located on the gate insulating film, an insulating film located on the gate electrode, the insulating film, the n + And a drain electrode located on a second side of the substrate, the n-type region contacting a side of the trench and extending parallel to an upper surface of the substrate, And a second portion contacting the first portion and spaced apart from a side of the trench and extending in a direction perpendicular to the top surface of the substrate.

상기 제1 부분의 깊이는 상기 트렌치의 깊이보다 얕고, 상기 제2 부분의 깊이는 상기 트렌치의 깊이보다 깊을 수 있다.The depth of the first portion may be shallower than the depth of the trench, and the depth of the second portion may be deeper than the depth of the trench.

상기 p+ 형 영역의 깊이는 상기 트렌치의 깊이보다 깊을 수 있다.The depth of the p + type region may be deeper than the depth of the trench.

상기 p+ 형 영역의 깊이는 상기 제2 부분의 깊이보다 깊을 수 있다.The depth of the p + type region may be deeper than the depth of the second portion.

상기 n형 영역, 상기 p형 영역 및 상기 n+ 형 영역은 상기 p+ 형 영역과 상기 트렌치의 측면 사이에 위치할 수 있다.The n-type region, the p-type region and the n + -type region may be located between the p + -type region and a side surface of the trench.

상기 제2 부분은 상기 제1 부분의 측면에 접촉하고, 상기 제2 부분의 이온 도핑 농도는 상기 제1 부분의 이온 도핑 농도보다 높을 수 있다.The second portion may contact the side of the first portion and the ion doping concentration of the second portion may be higher than the ion doping concentration of the first portion.

상기 제2 부분은 상기 제1 부분의 하부면에 접촉하고, 상기 제2 부분의 이온 도핑 농도는 상기 제1 부분의 이온 도핑 농도보다 낮을 수 있다.The second portion contacts the lower surface of the first portion and the ion doping concentration of the second portion may be lower than the ion doping concentration of the first portion.

상기 제1 부분은 상기 p+ 형 영역과 접촉할 수 있다.The first portion may contact the p + type region.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층, 예비 n형 영역, p형 영역 및 n+ 형 영역을 차례로 형성하는 단계, 상기 n+ 형 영역, 상기 p형 영역, 상기 예비 n형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 예비 게이트 절연막을 형성하는 단계, 상기 예비 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 예비 절연막을 형성하는 단계, 상기 n- 형층 위에 p+ 형 영역을 형성하는 단계, 상기 예비 게이트 절연막 및 상기 예비 절연막을 식각하여 각각 게이트 절연막 및 절연막을 형성하는 단계, 상기 n- 형층 위에 n형 영역의 제2 부분을 형성하는 단계, 상기 절연막, 상기 n+ 형 영역 및 상기 p+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 p+ 형 영역을 형성하는 단계에서 상기 예비 n형 영역이 상기 n형 영역의 제1 부분이 되고, 상기 n형 영역의 상기 제1 부분은 상기 트렌치의 측면에 접촉하고, 상기 기판의 상부면에 대해 평행하게 연장되고, 상기 n형 영역의 상기 제2 부분은 상기 제1 부분에 접촉하고, 상기 트렌치의 측면과 이격되며, 상기 기판의 상부면에 대해 수직한 방향으로 연장된다.A method of fabricating a semiconductor device according to an embodiment of the present invention includes sequentially forming an n-type layer, a preliminary n-type region, a p-type region and an n + -type region on a first surface of a substrate, Forming a preliminary gate insulating film in the trench; forming a gate electrode on the preliminary gate insulating film; forming a preliminary insulating film on the gate electrode, Forming a p < + > -type region on the n-type layer, etching the preliminary gate insulating film and the preliminary insulating film to form a gate insulating film and an insulating film, Forming a source electrode on the insulating film, the n + -type region and the p + -type region, and forming a drain electrode on the second surface of the substrate, Type region, the pre-n-type region is a first portion of the n-type region, and the first portion of the n-type region is in contact with a side surface of the trench And the second portion of the n-type region contacts the first portion, is spaced apart from a side of the trench, and extends in a direction perpendicular to the top surface of the substrate .

상기 p+ 형 영역을 형성하는 단계는 상기 예비 절연막을 마스크로 하여 상기 n- 형층의 상부면에 p형 이온을 주입하는 단계를 포함할 수 있다.The forming of the p + -type region may include implanting p-type ions into the upper surface of the n-type layer using the preliminary insulating film as a mask.

상기 n형 영역의 상기 제2 부분을 형성하는 단계는 상기 절연막을 마스크로 하여 상기 n+ 형 영역 및 상기 p+ 형 영역의 상부면에 n형 이온을 주입하는 단계를 포함할 수 있다.The forming of the second portion of the n-type region may include implanting n-type ions into the n + -type region and the upper surface of the p + -type region using the insulating film as a mask.

이와 같이 본 발명의 실시예에 따르면, 항복전압 및 온 저항 특성을 모두 포함한 반도체 소자의 성능 지수가 향상될 수 있다.As described above, according to the embodiment of the present invention, the figure of merit of the semiconductor device including both the breakdown voltage and the on-resistance characteristics can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic view showing an example of a cross section of a semiconductor device according to an embodiment of the present invention; FIG.
FIGS. 2 to 8 are schematic views illustrating an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
9 is a view schematically showing an example of a cross section of a semiconductor device according to another embodiment of the present invention.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, when a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic view showing an example of a cross section of a semiconductor device according to an embodiment of the present invention; FIG.

도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), n+ 형 영역(400), p+ 형 영역(500), 게이트 전극(700), n형 영역(800), 소스 전극(910) 및 드레인 전극(920)을 포함한다. 1, the semiconductor device according to the present embodiment includes a substrate 100, an n-type layer 200, a p-type region 300, an n + -type region 400, a p + -type region 500, 700, an n-type region 800, a source electrode 910, and a drain electrode 920.

기판(100)은 n+ 형 탄화 규소 기판일 수 있다.The substrate 100 may be an n + type silicon carbide substrate.

기판(100)의 제1면에 n- 형층(200)이 위치한다. n- 형층(200) 위에 트렌치(250), p+ 형 영역(500) 및 n형 영역(800)이 위치한다. p형 영역(300)은 n형 영역(800) 위에 위치한다. n+ 형 영역(400)은 p형 영역(300) 위에 위치한다.The n-type layer 200 is located on the first side of the substrate 100. A trench 250, a p + type region 500 and an n type region 800 are located on the n-type layer 200. The p-type region 300 is located above the n-type region 800. The n + type region 400 is located above the p type region 300.

p+ 형 영역(500)은 트렌치(250)의 측면과 이격되어 있고, n형 영역(800), p형 영역(300) 및 n+ 형 영역(400)은 트렌치(250)의 측면에 인접하게 위치한다. 즉, n형 영역(800), p형 영역(300) 및 n+ 형 영역(400)은 p+ 형 영역(500)과 트렌치(250)의 측면 사이에 위치한다.The p + type region 500 is spaced apart from the side of the trench 250 and the n-type region 800, the p-type region 300 and the n + -type region 400 are located adjacent to the sides of the trench 250 . In other words, the n-type region 800, the p-type region 300 and the n + -type region 400 are located between the p + -type region 500 and the side surfaces of the trench 250.

p+ 형 영역(500)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도에 비해 높다. n형 영역(800)의 이온 도핑 농도는 n- 형층(200)의 이온 도핑 농도에 비해 높고, n+ 형 영역(400)의 이온 도핑 농도에 비해 낮다.The ion doping concentration of the p + type region 500 is higher than the ion doping concentration of the p type region 300. The ion doping concentration of the n-type region 800 is higher than the ion doping concentration of the n-type layer 200 and lower than the ion doping concentration of the n + -type region 400.

p+ 형 영역(500)의 깊이(L2)는 트렌치(250)의 깊이(L1)에 비해 깊다. 이에, 반도체 소자의 오프 상태에서, 트렌치(250)의 하부에 전계가 집중되는 것을 방지할 수 있다. 여기서, 트렌치(250)의 깊이(L1)는 트렌치(250)의 상부면과 트렌치(250)의 하부면 사이의 수직 거리를 의미한다. p+ 형 영역(500)의 깊이(L2)는 트렌치(250)의 상부면의 연장선과 p+ 형 영역(500)의 하부면 사이의 수직 거리를 의미한다.The depth L2 of the p + type region 500 is deeper than the depth L1 of the trench 250. Thus, it is possible to prevent the electric field from concentrating on the lower portion of the trench 250 in the off state of the semiconductor element. Here, the depth L1 of the trench 250 means the vertical distance between the upper surface of the trench 250 and the lower surface of the trench 250. [ The depth L2 of the p + type region 500 means the vertical distance between the extension of the top surface of the trench 250 and the bottom surface of the p + type region 500.

n형 영역(800)은 제1 부분(810) 및 제2 부분(820)을 포함한다. 제1 부분(810)의 일측은 트렌치(250)의 측면과 접촉하고 위치하고, 기판(100)의 상부면에 대해 평행하게 연장된다. 제2 부분(820)은 제1 부분(810)의 타측에 접촉하며, 기판(100)의 상부면에 대해 수직 방향으로 연장된다. 제2 부분(820)은 트렌치(250)의 측면과 이격되고, p+ 형 영역(500)과 인접하게 위치한다.The n-type region 800 includes a first portion 810 and a second portion 820. One side of the first portion 810 is in contact with and positioned on the side of the trench 250 and extends parallel to the top surface of the substrate 100. The second portion 820 contacts the other side of the first portion 810 and extends in a direction perpendicular to the upper surface of the substrate 100. The second portion 820 is spaced from the side of the trench 250 and is located adjacent to the p + type region 500.

제1 부분(810)의 깊이(L3)는 트렌치(250)의 깊이(L1)에 비해 얕고, 제2 부분(820)의 깊이(L4)는 트렌치(250)의 깊이(L1)에 비해 깊다. 또한, 제2 부분(820)의 깊이(L4)는 p+ 형 영역(500)의 깊이(L2)에 비해 얕다. 이에, 반도체 소자의 온 상태에서 전류의 경로가 확산되고, p+ 형 영역(500)과 트렌치(250) 사이에서의 공핍층 형성을 억제할 수 있으므로, 반도체 소자의 온 상태에서 항복 전압은 유지하면서, 전류가 증가할 수 있다. 여기서, 제1 부분(810)의 깊이(L3)는 트렌치(250)의 상부면의 연장선과 제1 부분(810)의 하부면 사이의 수직 거리를 의미한다. 제2 부분(820)의 깊이(L4)는 트렌치(250)의 상부면의 연장선과 제2 부분(820)의 하부면 사이의 수직 거리를 의미한다. 제1 부분(810)의 이온 도핑 농도는 제2 부분(820)의 이온 도핑 농도에 비해 낮다.The depth L3 of the first portion 810 is shallower than the depth L1 of the trench 250 and the depth L4 of the second portion 820 is deeper than the depth L1 of the trench 250. [ In addition, the depth L4 of the second portion 820 is shallow compared to the depth L2 of the p + type region 500. Thus, the path of the current is diffused in the ON state of the semiconductor device, and the depletion layer formation between the p + type region 500 and the trench 250 can be suppressed. Therefore, while the breakdown voltage is maintained in the ON state of the semiconductor device, The current may increase. Here, the depth L3 of the first portion 810 refers to the vertical distance between the extension of the upper surface of the trench 250 and the lower surface of the first portion 810. [ The depth L4 of the second portion 820 refers to the vertical distance between the extension of the top surface of the trench 250 and the bottom surface of the second portion 820. The ion doping concentration of the first portion 810 is lower than the ion doping concentration of the second portion 820.

트렌치(250) 내에 게이트 절연막(600)이 위치하고, 게이트 절연막(600) 위에 게이트 전극(700)이 위치한다. 게이트 전극(700) 위에 절연막(650)이 위치한다. 절연막(650)은 게이트 전극(700)을 덮고 있다. 게이트 절연막(600) 및 절연막(650)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 전극(700)은 다결정 실리콘(poly-crystalline silicone) 또는 금속을 포함할 수 있다.The gate insulating film 600 is located in the trench 250 and the gate electrode 700 is located on the gate insulating film 600. An insulating film 650 is disposed on the gate electrode 700. The insulating film 650 covers the gate electrode 700. The gate insulating film 600 and the insulating film 650 may include silicon oxide (SiO 2 ), and the gate electrode 700 may include poly-crystalline silicone or metal.

절연막(650), n+ 형 영역(400) 및 p+ 형 영역(500) 위에 소스 전극(910)이 위치하고, 기판(100)의 제2면에 드레인 전극(920)이 위치한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(910) 및 드레인 전극(920)은 오믹(Ohmic) 금속을 포함할 수 있다.The source electrode 910 is located on the insulating film 650, the n + type region 400 and the p + type region 500 and the drain electrode 920 is located on the second surface of the substrate 100. Here, the second surface of the substrate 100 refers to the surface opposite to the first surface of the substrate 100. The source electrode 910 and the drain electrode 920 may include an ohmic metal.

그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 비교예 1및 2에 따른 반도체 소자의 특성을 비교하여 설명한다. 비교예 1에 따른 반도체 소자는 일반적인 트렌치 게이트 MOSFET 소자이다. 비교예 2에 따른 반도체 소자는 일반적인 트렌치 게이트 MOSFET 구조에서 트렌치의 깊이보다 깊은 깊이를 가지는 p+ 형 영역이 적용된 구조이다.The characteristics of the semiconductor device according to the present embodiment and the semiconductor devices according to Comparative Examples 1 and 2 will be described with reference to Table 1. The semiconductor device according to Comparative Example 1 is a general trench gate MOSFET device. The semiconductor device according to Comparative Example 2 is a structure in which a p + type region having a depth deeper than the depth of the trench is applied in a general trench gate MOSFET structure.

표 1은 본 실시예에 따른 반도체 소자와 비교예 1 및 2에 따른 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.Table 1 shows simulation results of semiconductor devices according to the present embodiment and semiconductor devices according to Comparative Examples 1 and 2.

표 1에서는 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다.Table 1 compares the current densities of the semiconductor device according to the present embodiment and the semiconductor device according to the comparative example with almost the same breakdown voltage.


항복전압
(V)
Breakdown voltage
(V)
전류밀도
(A/㎠)
Current density
(A / cm 2)
온 저항
(mΩ·㎠)
On resistance
(m? · cm 2)
성능지수
(MW/㎠)
Performance index
(MW / cm2)
비교예 1
Comparative Example 1

388
388
920
920
2.73
2.73
168
168
비교예 2
Comparative Example 2

1673
1673
652
652
3.97
3.97
705
705
실시예
Example

1623
1623
791
791
3.23
3.23
815
815

표 1을 참고하면, 본 실시예에 따른 반도체 소자는 비교예 1에 따른 반도체 소자에 비해 항복 전압이 318% 증가함을 알 수 있다.Referring to Table 1, it can be seen that the breakdown voltage of the semiconductor device according to the present embodiment is increased by 318% as compared with the semiconductor device according to Comparative Example 1.

또한, 본 실시예에 따른 반도체 소자는 비교예 2에 따른 반도체 소자에 비해 전류 밀도가 21% 증가하고, 온 저항이 19% 감소함을 알 수 있다. 이에 따라, 본 실시예에 따른 반도체 소자는 비교예 2에 따른 반도체 소자에 비해 동일 전류를 형성하기 위한 통전부 면적을 감소할 수 있고, 따라서, 소자의 수율 및 단가가 감소될 수 있다.In addition, it can be seen that the semiconductor device according to the present embodiment has a 21% increase in current density and a 19% reduction in on-resistance compared with the semiconductor device according to Comparative Example 2. Thus, the semiconductor device according to the present embodiment can reduce the area of the conductive portion for forming the same current as compared with the semiconductor device according to Comparative Example 2, and therefore, the yield and the unit cost of the device can be reduced.

또한, 항복 전압 및 온 저항의 특성을 모두 포함한 반도체 소자의 성능 지수를 비교하면, 본 실시예에 따른 반도체 소자는 비교예 1에 따른 반도체 소자에 비해 385% 증가하고, 비교예 2에 따른 반도체 소자에 비해 16% 증가함을 알 수 있다.In addition, comparing the performance indexes of the semiconductor elements including both the breakdown voltage and the on-resistance characteristics, the semiconductor element according to the present embodiment is increased by 385% as compared with the semiconductor element according to the comparative example 1, Which is 16% higher than that of

그러면, 도 2 내지 도 8 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention will now be described with reference to FIGS. 2 to 8 and FIG.

도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.FIGS. 2 to 8 are schematic views illustrating an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. 여기서, 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.Referring to FIG. 2, a substrate 100 is prepared, and an n-type layer 200 is formed on a first surface of a substrate 100. The n-type layer 200 may be formed on the first surface of the substrate 100 by epitaxial growth. Here, the substrate 100 may be an n + type silicon carbide substrate.

도 3을 참고하면, n- 형층(200) 위에 예비 n형 영역(200a)을 형성한다. 예비 n형 영역(200a)은 n- 형층(200)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. 하지만, 이에 한정하지 않고, n- 형층(200) 위에 에피택셜 성장으로 예비 n형 영역(200a)을 형성할 수도 있다. 예비 n형 영역(200a)의 이온 도핑 농도는 n- 형층(200)의 이온 도핑 농도에 비해 높다.Referring to FIG. 3, a preliminary n-type region 200a is formed on the n-type layer 200. As shown in FIG. The preliminary n-type region 200a can be formed by implanting n-type ions such as nitrogen (N), phosphorous (P), arsenic (As), and antimony (Sb) into the upper surface of the n-type layer 200. However, the present invention is not limited thereto, and the preliminary n-type region 200a may be formed on the n-type layer 200 by epitaxial growth. The ion doping concentration of the preliminary n-type region 200a is higher than the ion doping concentration of the n-type layer 200. [

도 4를 참고하면, 예비 n형 영역(200a) 위에 p형 영역(300) 및 n+ 형 영역(400)을 차례로 형성한다. p형 영역(300)은 예비 n형 영역(200a)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. n+ 형 영역(400)은 p형 영역(300)의 상부면의 일부에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. p형 영역(300)을 형성함에 따라 예비 n형 영역(200a)의 두께가 감소한다. 여기서, n+ 형 영역(400)의 이온 도핑 농도는 예비 n형 영역(200a)의 이온 도핑 농도에 비해 높다.Referring to FIG. 4, a p-type region 300 and an n + -type region 400 are sequentially formed on a preliminary n-type region 200a. The p-type region 300 can be formed by implanting p-type ions such as boron (B), aluminum (Al), gallium (Ga), indium (In) or the like on the upper surface of the preliminary n-type region 200a. The n + type region 400 can be formed by implanting n-type ions such as nitrogen (N), phosphorous (P), arsenic (As), and antimony (Sb) into a part of the upper surface of the p- . As the p-type region 300 is formed, the thickness of the spare n-type region 200a decreases. Here, the ion doping concentration of the n + type region 400 is higher than the ion doping concentration of the preliminary n type region 200a.

도 5를 참고하면, n+ 형 영역(400), p형 영역(300), 예비 n형 영역(200a) 및 n- 형층(200)을 식각하여 트렌치(250)를 형성한다. 트렌치(250)는 n+ 형 영역(400), p형 영역(300) 및 예비 n형 영역(200a)을 관통한다.Referring to FIG. 5, the n + -type region 400, the p-type region 300, the preliminary n-type region 200a, and the n-type layer 200 are etched to form the trench 250. Trench 250 penetrates n + type region 400, p type region 300 and preliminary n type region 200a.

도 6을 참고하면, 트렌치(250) 내 및 n+ 형 영역(400) 위에 예비 게이트 절연막(600a)을 형성하고, 예비 게이트 절연막(600a) 위에 게이트 전극(700)을 형성하고, 게이트 전극(700) 위에 예비 절연막(650a)을 형성한다. 예비 절연막(650a)은 게이트 전극(700)을 덮도록 형성한다.6, a preliminary gate insulating film 600a is formed in the trench 250 and the n + type region 400, a gate electrode 700 is formed on the preliminary gate insulating film 600a, A preliminary insulating film 650a is formed. The preliminary insulating film 650a is formed so as to cover the gate electrode 700. [

도 7을 참고하면, n- 형층(200) 위에 p+ 형 영역(500)을 형성한다. p+ 형 영역(500)은 예비 절연막(650a)을 마스크로 하여 n- 형층(200)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 이에, p+ 형 영역(500)은 트렌치(250)의 측면과 이격되고, p+ 형 영역(500)과 트렌치(250)의 측면 사이에 위치하는 예비 n형 영역(200a)이 n형 영역(800)의 제1 부분(810)이 된다. 여기서, p+ 형 영역(500)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도에 비해 높다. p+ 형 영역(500)의 깊이는 트렌치(250)의 깊이 및 n형 영역(800)의 제1 부분(810)의 깊이보다 깊게 형성된다.Referring to FIG. 7, a p + type region 500 is formed on the n-type layer 200. The p + type region 500 is formed of a p-type ion such as boron (B), aluminum (Al), gallium (Ga), indium (In) or the like on the upper surface of the n-type layer 200 using the preliminary insulating film 650a as a mask. May be injected. The p + type region 500 is spaced apart from the side surface of the trench 250 and a spare n-type region 200a located between the p + type region 500 and the side surface of the trench 250 is formed in the n- Lt; RTI ID = 0.0 > 810 < / RTI > Here, the ion doping concentration of the p + type region 500 is higher than the ion doping concentration of the p type region 300. The depth of the p + type region 500 is formed deeper than the depth of the trench 250 and the depth of the first portion 810 of the n-type region 800.

이와 같이, p+ 형 영역(500)은 예비 절연막(650a)을 마스크로 하여 형성함에 따라, 추가의 마스크 없이 형성할 수 있다.Thus, the p < + > -type region 500 can be formed without using an additional mask as it is formed using the preliminary insulating film 650a as a mask.

도 8을 참고하면, 예비 게이트 절연막(600a) 및 예비 절연막(650a)을 일부 식각하여 각각 게이트 절연막(600) 및 절연막(650)을 형성한 후, n형 영역(800)의 제2 부분(820)을 형성한다. n형 영역(800)의 제2 부분(820)은 절연막(650)을 마스크로 하여 n+ 형 영역(400) 및 p+ 형 영역(500)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. 도핑된 n형 이온은 확산되어 n형 영역(800)의 제1 부분(810)에 접촉하며, 기판(100)의 상부면에 대해 수직 방향으로 연장된 n형 영역(800)의 제2 부분(820)을 형성한다. 이에, n형 영역(800)의 제2 부분(820)은 트렌치(250)의 측면과 이격되고, p+ 형 영역(500)과 인접하게 위치한다. 여기서, n형 영역(800)의 제2 부분(820)의 이온 도핑 농도는 n형 영역(800)의 제1 부분(810)의 이온 도핑 농도에 비해 높다. n형 영역(800)의 제2 부분(820)의 깊이는 트렌치(250)의 깊이보다 깊고, p+ 형 영역(500)의 깊이보다 얕게 형성된다.8, after the gate insulating film 600 and the insulating film 650 are formed by partially etching the preliminary gate insulating film 600a and the preliminary insulating film 650a, the second portion 820 of the n-type region 800 ). The second portion 820 of the n-type region 800 is formed by depositing nitrogen (N), phosphorus (P), arsenic (P), or the like on the upper surface of the n + (As), antimony (Sb), or the like. The doped n-type ion diffuses into contact with the first portion 810 of the n-type region 800 and forms a second portion of the n-type region 800 extending perpendicularly to the top surface of the substrate 100 820). Thus, the second portion 820 of the n-type region 800 is spaced from the side of the trench 250 and is located adjacent to the p + -type region 500. Here, the ion doping concentration of the second portion 820 of the n-type region 800 is higher than the ion doping concentration of the first portion 810 of the n-type region 800. The depth of the second portion 820 of the n-type region 800 is greater than the depth of the trench 250 and shallower than the depth of the p +

이와 같이, n형 영역(800)의 제2 부분(820)은 절연막(650)을 마스크로 하여 형성함에 따라, 추가의 마스크 없이 형성할 수 있다. 또한, 추가의 마스크 없이 n형 영역(800)의 제2 부분(820)과 p+ 형 영역(500)을 형성함에 따라 n형 영역(800)의 제2 부분(820)과 p+ 형 영역(500) 사이의 정렬 오차를 감소시킬 수 있다.Thus, the second portion 820 of the n-type region 800 can be formed without an additional mask as the insulating film 650 is formed using the mask as a mask. The second portion 820 and the p < + > -type region 500 of the n-type region 800 are formed by forming the second portion 820 and the p < + & Can be reduced.

도 1을 참고하면, 절연막(650), n+ 형 영역(400) 및 p+ 형 영역(500) 위에 소스 전극(910)을 형성하고, 기판(100)의 제2면에 드레인 전극(920)을 형성한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 1, a source electrode 910 is formed on an insulating film 650, an n + type region 400 and a p + type region 500 and a drain electrode 920 is formed on a second surface of the substrate 100 do. Here, the second surface of the substrate 100 refers to the surface opposite to the first surface of the substrate 100.

그러면, 도 9를 참고하여 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다.A semiconductor device according to another embodiment of the present invention will now be described with reference to FIG.

도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.9 is a view schematically showing an example of a cross section of a semiconductor device according to another embodiment of the present invention.

도 9를 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, n형 영역(800)의 구조만 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조의 대한 설명은 생략한다.Referring to FIG. 9, the semiconductor device according to the present embodiment differs from the semiconductor device according to FIG. 1 only in the structure of the n-type region 800, and the remaining structures are the same. Therefore, description of the same structure will be omitted.

n형 영역(800)은 n- 형층(200) 위에 위치하고, 제1 부분(810) 및 제2 부분(820)을 포함한다. 제1 부분(810)의 일측은 트렌치(250)의 측면에 인접하게 위치하고, 기판(100)의 상부면에 대해 평행하게 연장된다. 제1 부분(810)의 타측은 p+ 형 영역(500)과 인접하게 위치한다. 제2 부분(820)은 제1 부분(810)의 하부면에 접촉하고, 기판(100)의 상부면에 대해 수직 방향으로 연장된다. 제2 부분(820)은 트렌치(250)의 측면과 이격되고, p+ 형 영역(500)과 인접하게 위치한다. 제1 부분(810)의 이온 도핑 농도는 제2 부분(820)의 이온 도핑 농도에 비해 높다. 제1 부분(810)의 깊이 및 제2 부분(820)의 깊이는 도 1에 따른 반도체 소자와 동일하다.The n-type region 800 is located over the n-type layer 200 and includes a first portion 810 and a second portion 820. One side of the first portion 810 is located adjacent the side of the trench 250 and extends parallel to the top surface of the substrate 100. The other side of the first portion 810 is positioned adjacent to the p + type region 500. The second portion 820 contacts the lower surface of the first portion 810 and extends in a direction perpendicular to the upper surface of the substrate 100. The second portion 820 is spaced from the side of the trench 250 and is located adjacent to the p + type region 500. The ion doping concentration of the first portion 810 is higher than the ion doping concentration of the second portion 820. The depth of the first portion 810 and the depth of the second portion 820 are the same as those of the semiconductor device according to Fig.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

100: 기판 200: n- 형층
250: 트렌치 300: p 형 영역
400: n+ 형 영역 500: p+ 형 영역
600: 게이트 절연막 600a: 예비 게이트 절연막
650: 절연막 650a: 예비 절연막
700: 게이트 전극 800: n형 영역
810: 제1 부분 820: 제2 부분
910: 소스 전극 920: 드레인 전극100: substrate 200: n-type layer
250: trench 300: p-type region
400: n + type region 500: p + type region
600: gate insulating film 600a: spare gate insulating film
650: insulating film 650a:
700: gate electrode 800: n-type region
810: first part 820: second part
910: source electrode 920: drain electrode

Claims (18)

기판의 제1면에 위치하는 n- 형층,
상기 n- 형층 위에 위치하는 트렌치, n형 영역 및 p+ 형 영역,
상기 n형 영역 위에 위치하는 p형 영역,
상기 p형 영역 위에 위치하는 n+ 형 영역,
상기 트렌치 내에 위치하는 게이트 절연막,
상기 게이트 절연막 위에 위치하는 게이트 전극,
상기 게이트 전극 위에 위치하는 절연막,
상기 절연막, 상기 n+ 형 영역, 상기 p+ 형 영역 위에 위치하는 소스 전극, 그리고
상기 기판의 제2면에 위치하는 드레인 전극을 포함하고,
상기 n형 영역은
상기 트렌치의 측면에 접촉하고, 상기 기판의 상부면에 대해 평행하게 연장된 제1 부분 및
상기 제1 부분에 접촉하고, 상기 트렌치의 측면과 이격되며, 상기 기판의 상부면에 대해 수직한 방향으로 연장된 제2 부분을 포함하는 반도체 소자.An n-type layer located on a first surface of the substrate,
A trench, an n-type region and a p + -type region located on the n-type layer,
A p-type region located above the n-type region,
An n + type region located on the p-type region,
A gate insulating film located in the trench,
A gate electrode disposed on the gate insulating film,
An insulating film disposed on the gate electrode,
The insulating film, the n + type region, the source electrode located on the p + type region, and
And a drain electrode located on a second surface of the substrate,
The n-
A first portion in contact with a side surface of the trench and extending parallel to an upper surface of the substrate,
And a second portion contacting the first portion and spaced apart from a side surface of the trench and extending in a direction perpendicular to an upper surface of the substrate. 제1항에서,
상기 제1 부분의 깊이는 상기 트렌치의 깊이보다 얕고,
상기 제2 부분의 깊이는 상기 트렌치의 깊이보다 깊은 반도체 소자.The method of claim 1,
Wherein a depth of the first portion is shallower than a depth of the trench,
Wherein the depth of the second portion is deeper than the depth of the trench. 제2항에서,
상기 p+ 형 영역의 깊이는 상기 트렌치의 깊이보다 깊은 반도체 소자.3. The method of claim 2,
Wherein a depth of the p + type region is deeper than a depth of the trench. 제3항에서,
상기 p+ 형 영역의 깊이는 상기 제2 부분의 깊이보다 깊은 반도체 소자.4. The method of claim 3,
And the depth of the p + type region is deeper than the depth of the second portion. 제4항에서,
상기 n형 영역, 상기 p형 영역 및 상기 n+ 형 영역은 상기 p+ 형 영역과 상기 트렌치의 측면 사이에 위치하는 반도체 소자.5. The method of claim 4,
And the n-type region, the p-type region, and the n + -type region are located between the p + -type region and the side surface of the trench. 제5항에서,
상기 제2 부분은 상기 제1 부분의 측면에 접촉하고,
상기 제2 부분의 이온 도핑 농도는 상기 제1 부분의 이온 도핑 농도보다 높은 반도체 소자.The method of claim 5,
The second portion contacting the side of the first portion,
Wherein the ion doping concentration of the second portion is higher than the ion doping concentration of the first portion. 제5항에서,
상기 제2 부분은 상기 제1 부분의 하부면에 접촉하고,
상기 제2 부분의 이온 도핑 농도는 상기 제1 부분의 이온 도핑 농도보다 낮은 반도체 소자.The method of claim 5,
The second portion contacts the lower surface of the first portion,
And the ion doping concentration of the second portion is lower than the ion doping concentration of the first portion. 제7항에서,
상기 제1 부분은 상기 p+ 형 영역과 접촉하는 반도체 소자.8. The method of claim 7,
And the first portion is in contact with the p + type region. 기판의 제1면에 n- 형층, 예비 n형 영역, p형 영역 및 n+ 형 영역을 차례로 형성하는 단계,
상기 n+ 형 영역, 상기 p형 영역, 상기 예비 n형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계,
상기 트렌치 내에 예비 게이트 절연막을 형성하는 단계,
상기 예비 게이트 절연막 위에 게이트 전극을 형성하는 단계,
상기 게이트 전극 위에 예비 절연막을 형성하는 단계,
상기 n- 형층 위에 p+ 형 영역을 형성하는 단계,
상기 예비 게이트 절연막 및 상기 예비 절연막을 식각하여 각각 게이트 절연막 및 절연막을 형성하는 단계,
상기 n- 형층 위에 n형 영역의 제2 부분을 형성하는 단계,
상기 절연막, 상기 n+ 형 영역 및 상기 p+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고
상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
상기 p+ 형 영역을 형성하는 단계에서 상기 예비 n형 영역이 상기 n형 영역의 제1 부분이 되고,
상기 n형 영역의 상기 제1 부분은 상기 트렌치의 측면에 접촉하고, 상기 기판의 상부면에 대해 평행하게 연장되고,
상기 n형 영역의 상기 제2 부분은 상기 제1 부분에 접촉하고, 상기 트렌치의 측면과 이격되며, 상기 기판의 상부면에 대해 수직한 방향으로 연장되는 반도체 소자의 제조 방법.Forming a n-type layer, a preliminary n-type region, a p-type region and an n + -type region on the first surface of the substrate in order;
Etching the n + -type region, the p-type region, the preliminary n-type region, and the n-type layer to form a trench;
Forming a preliminary gate insulating film in the trench,
Forming a gate electrode on the preliminary gate insulating film,
Forming a preliminary insulating film on the gate electrode,
Forming a p < + > -type region on the n-type layer,
Forming a gate insulating film and an insulating film by etching the preliminary gate insulating film and the preliminary insulating film,
Forming a second portion of the n-type region over the n-type layer,
Forming a source electrode on the insulating film, the n + -type region and the p + -type region, and
Forming a drain electrode on a second surface of the substrate,
In the step of forming the p + type region, the preliminary n type region becomes the first portion of the n type region,
Wherein the first portion of the n-type region contacts the sides of the trench and extends parallel to the top surface of the substrate,
The second portion of the n-type region contacts the first portion, is spaced apart from a side surface of the trench, and extends in a direction perpendicular to the top surface of the substrate. 제9항에서,
상기 p+ 형 영역을 형성하는 단계는
상기 예비 절연막을 마스크로 하여 상기 n- 형층의 상부면에 p형 이온을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 9,
The step of forming the < RTI ID = 0.0 > p +
And implanting p-type ions into the upper surface of the n-type layer using the preliminary insulating film as a mask. 제10항에서,
상기 n형 영역의 상기 제2 부분을 형성하는 단계는
상기 절연막을 마스크로 하여 상기 n+ 형 영역 및 상기 p+ 형 영역의 상부면에 n형 이온을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.11. The method of claim 10,
Wherein forming the second portion of the n-type region comprises:
And implanting n-type ions into the upper surface of the n + -type region and the p + -type region using the insulating film as a mask. 제11항에서,
상기 n+ 형 영역의 상기 제1 부분의 깊이는 상기 트렌치의 깊이보다 얕고,
상기 n+ 형 영역의 상기 제2 부분의 깊이는 상기 트렌치의 깊이보다 깊은 반도체 소자의 제조 방법.12. The method of claim 11,
The depth of the first portion of the n + type region is shallower than the depth of the trench,
And the depth of the second portion of the n + type region is deeper than the depth of the trench. 제12항에서,
상기 p+ 형 영역의 깊이는 상기 트렌치의 깊이보다 깊은 반도체 소자의 제조 방법.The method of claim 12,
Wherein a depth of the p + type region is deeper than a depth of the trench. 제13항에서,
상기 p+ 형 영역의 깊이는 상기 n+ 형 영역의 상기 제2 부분의 깊이보다 깊은 반도체 소자의 제조 방법.The method of claim 13,
And the depth of the p + type region is deeper than the depth of the second portion of the n + type region. 제14항에서,
상기 n형 영역, 상기 p형 영역 및 상기 n+ 형 영역은 상기 p+ 형 영역과 상기 트렌치의 측면 사이에 위치하는 반도체 소자의 제조 방법.The method of claim 14,
And the n-type region, the p-type region, and the n + -type region are located between the p + -type region and a side surface of the trench. 제15항에서,
상기 n+ 형 영역의 상기 제2 부분은 상기 n+ 형 영역의 상기 제1 부분의 측면에 접촉하고,
상기 n+ 형 영역의 상기 제2 부분의 이온 도핑 농도는 상기 n+ 형 영역의 상기 제1 부분의 이온 도핑 농도보다 높은 반도체 소자의 제조 방법.16. The method of claim 15,
The second portion of the n + type region contacts the side of the first portion of the n + type region,
And the ion doping concentration of the second portion of the n + type region is higher than the ion doping concentration of the first portion of the n + type region. 제15항에서,
상기 n+ 형 영역의 상기 제2 부분은 상기 n+ 형 영역의 상기 제1 부분의 하부면에 접촉하고,
상기 n+ 형 영역의 상기 제2 부분의 이온 도핑 농도는 상기 n+ 형 영역의 상기 제1 부분의 이온 도핑 농도보다 낮은 반도체 소자의 제조 방법.16. The method of claim 15,
The second portion of the n + type region contacts the bottom surface of the first portion of the n + type region,
And the ion doping concentration of the second portion of the n + type region is lower than the ion doping concentration of the first portion of the n + type region. 제17항에서,
상기 n+ 형 영역의 상기 제1 부분은 상기 p+ 형 영역과 접촉하는 반도체 소자의 제조 방법.The method of claim 17,
And the first portion of the n + type region is in contact with the p + type region.
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