KR20190068952A

KR20190068952A - Band-Gap Reference Circuit

Info

Publication number: KR20190068952A
Application number: KR1020170169237A
Authority: KR
Inventors: 구용서
Original assignee: 단국대학교 산학협력단
Priority date: 2017-12-11
Filing date: 2017-12-11
Publication date: 2019-06-19
Also published as: KR102085724B1

Abstract

Disclosed is a band gap reference voltage generation circuit capable of minimizing a change in a current depending on the temperature in a low-voltage band gap reference voltage generation circuit. A self-bias circuit can be prevented from becoming zero in an operation point by a start-up circuit unit, and the entire circuit configuration can be simplified by simplifying the start-up circuit unit. In addition, since a null resistance and a compensation capacitor are provided in an output unit of an operational amplifier unit, an operation of an amplifier can be stabilized by maintaining a phase margin high. Furthermore, by providing a temperature compensation resistor for compensating for a change in the temperature of a reference voltage generation unit, a change in the amount of current can be minimized even if the temperature increases.

Description

[0001] The present invention relates to a band-

본 발명은 밴드갭 기준전압 발생회로에 관한 것으로, 더욱 상세하게는 저 전압용 밴드갭 기준전압 발생회로에 있어서 온도에 따른 전류의 변화를 최소화할 수 있는 밴드갭 기준전압 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a bandgap reference voltage generating circuit, and more particularly, to a bandgap reference voltage generating circuit capable of minimizing a change in current according to temperature in a low voltage bandgap reference voltage generating circuit.

일반적으로 밴드갭 기준 전압 발생 회로(Band-Gap Reference Circuit, BGR 회로)는 반도체 집적회로에 채용되어 안정된 바이어스를 공급한다. BGR 회로는 주로 아날로그-디지털 변환부(Analog-Digital Converter:ADC) 또는 Regulator의 기준 전압을 제공하고 온도나 공정 변화에 안정적인 특징을 갖는다.In general, a band-gap reference circuit (BGR circuit) is employed in a semiconductor integrated circuit to supply a stable bias. The BGR circuit provides a reference voltage for an analog-to-digital converter (ADC) or regulator, and has stable characteristics for temperature and process variation.

최근 들어, 휴대기기의 소형, 경량화 추세에 맞춰서 배터리의 크기 및 무게가 감소되고 있는 추세이다. 그러나 휴대기기는 지속적으로 다기능화 및 고기능화를 요구하고 있으며, 이에 따라 내부 시스템이 복잡해지고, 또한 그로 인해 다양한 전원 전압을 요구하고 있다. 만약 각 시스템에서 요구하는 전원 전압에 따라 각각의 칩을 사용하게 될 경우 많은 면적을 차지하게 되므로, 이는 휴대기기의 소형, 경량화에 많은 어려움을 겪게 된다. 이에 따라 한정된 배터리 전원을 관리하는 회로인 PMIC(Power Management IC)의 중요성이 높아지고 있다. PMIC는 시스템에 맞게 배분하는 제어 기능, 시스템의 다양한 종류의 출력 전원 공급 기능, 고효율 전원 변환 효율 관리 기능 등이 하나의 칩으로 구현되는 기술로 발전하고 있어 단순히 전력을 조절하고 전달하는 역할에서 에너지 효율 제고 및 시스템 안정성과 신뢰성을 좌우하는 역할로 확장되어 가고 있다.In recent years, the size and weight of a battery have been decreasing in accordance with the trend toward smaller and lighter portable devices. However, portable devices are continuously required to be multifunctional and highly functional, which complicates the internal system and also demands various power supply voltages. If each chip is used according to the power supply voltage required by each system, it takes up a lot of area, which makes it difficult to miniaturize and lighten the portable device. Accordingly, the importance of PMIC (Power Management IC), which is a circuit for managing limited battery power, is increasing. PMIC is developed as a single chip technology that controls the distribution of power to the system, output power supply function of various kinds of system, and high efficiency power conversion efficiency management function. And to expand the role of system reliability and reliability.

또한, PMIC 기술은 각 어플리케이션에 필요한 전압을 각각의 디스크리트로 해결하던 것을 각각의 소자를 One-chip화함으로써 얻어지는 공간 절약의 이점과 코스트 다운으로 배터리 기반의 휴대 정보 단말기기에서 핵심부품으로 부각되고 있다. 최근 LDO 레귤레이터에서 여러 방법으로 면적을 감소시키기 위한 연구가 진행되고 있으며, LDO 레귤레이터에서 면적을 많이 차지하는 BGR 회로에 대한 효율성 증가와 면적 감소에 대한 다양한 방법들이 제시되고 있다.In addition, the PMIC technology has been addressed as a key component in battery-based portable information devices because of the advantages of space saving and cost reduction obtained by making each device one-chip, . Recently, LDO regulators are being studied to reduce the area in various ways, and various methods are proposed for increasing the efficiency and reducing the area of the BGR circuit, which occupies a large area in the LDO regulator.

한국등록특허 10-1404583Korean Patent No. 10-1404583

본 발명이 이루고자 하는 기술적 과제는 기준전압 생성부의 온도에 따른 전류 변화를 최소화하기 위한 밴드갭 기준전압 발생회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a bandgap reference voltage generating circuit for minimizing a current change according to a temperature of a reference voltage generating unit.

상기 과제를 해결하기 위한 본 발명은 전원 전압단에 입력전압을 입력받고, 전류의 변동에 의해 전류가 0인 동작점을 방지하는 스타트업 회로부, 상기 스타트업 회로부의 출력 신호를 입력받고, 입력된 출력 신호를 증폭하는 연산 증폭부 및 상기 연산 증폭부의 출력 신호를 입력받고, 기준전압을 생성하는 기준전압 생성부를 포함한다.According to an aspect of the present invention, there is provided a start-up circuit unit that receives an input voltage at a power supply voltage terminal and prevents an operating point whose current is zero due to a current change, An operational amplifier unit for amplifying an output signal, and a reference voltage generator for receiving an output signal of the operational amplifier unit and generating a reference voltage.

상기 스타트업 회로부는, 전원 전압단에 소스가 연결된 제1 PMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 드레인에 드레인이 연결되고, 소스가 접지단에 연결된 제1 NMOS 트랜지스터, 상기 전원 전압단에 소스가 연결되고, 게이트가 공통으로 연결된 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터, 상기 접지단에 소스가 연결되고, 드레인 및 게이트가 상기 제2 PMOS 트랜지스터와 연결된 제2 NMOS 트랜지스터, 상기 접지단에 소스가 연결되고, 게이트가 상기 제2 NMOS 트랜지스터에 연결되며, 드레인이 상기 제3 PMOS 트랜지스터의 드레인에 연결된 제3 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 게이트와 드레인에 게이트가 연결되고, 상기 제2 PMOS 트랜지스터의 게이트에 드레인이 연결되며, 상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터의 드레인에 소스가 연결된 제4 NMOS 트랜지스터를 포함할 수 있다.The start-up circuit includes a first PMOS transistor having a source connected to a power supply voltage terminal, a first NMOS transistor having a drain connected to a drain of the first PMOS transistor and a source connected to a ground terminal, A second PMOS transistor having a gate connected in common and a third PMOS transistor having a source connected to the ground terminal, a drain and a gate connected to the second PMOS transistor, and a source connected to the ground terminal A third NMOS transistor having a gate connected to the second NMOS transistor, a drain connected to a drain of the third PMOS transistor, and a gate connected to a gate and a drain of the first PMOS transistor, And a drain connected to a drain of the second PMOS transistor and a drain of the second NMOS transistor, And a fourth NMOS transistor connected to the second NMOS transistor.

상기 연산 증폭부는, 상기 전원 전압단에 소스가 연결되고, 게이트가 공통으로 연결된 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터, 접지단에 소스가 연결되고, 게이트가 공통으로 연결된 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터, 상기 제5 PMOS 트랜지스터의 드레인에 소스가 연결되고, 상기 제6 NMOS 트랜지스터의 드레인에 드레인이 연결된 제6 PMOS 트랜지스터, 상기 제5 PMOS 트랜지스터의 드레인에 소스가 연결되고, 상기 제7 NMOS 트랜지스터의 드레인과 게이트에 드레인이 연결된 제7 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 드레인에 드레인인 연결되고, 상기 접지단에 소스가 연결되며, 상기 제6 PMOS 트랜지스터의 드레인과 상기 제6 NMOS 트랜지스터의 드레인에 게이트가 연결된 제5 NMOS 트랜지스터를 포함할 수 있다.The operational amplifier unit includes a fourth PMOS transistor and a fifth PMOS transistor having a source connected to the power supply voltage terminal and a gate connected in common, a sixth NMOS transistor having a source connected to the ground terminal and a gate connected in common, A sixth PMOS transistor having a source connected to a drain of the fifth PMOS transistor and a drain connected to a drain of the sixth NMOS transistor, a source connected to a drain of the fifth PMOS transistor, And a drain connected to a drain of the sixth PMOS transistor and a drain of the fourth PMOS transistor and a drain connected to a drain of the sixth PMOS transistor and a drain of the fourth PMOS transistor, And a fifth NMOS transistor having a gate connected to the fifth NMOS transistor.

상기 제6 PMOS 트랜지스터의 게이트와 상기 제7 PMOS 트랜지스터의 게이트는 상기 기준전압 생성부와 연결되어, 상기 기준전압 생성부에서 생성된 전압을 피드백 받을 수 있다.The gate of the sixth PMOS transistor and the gate of the seventh PMOS transistor may be connected to the reference voltage generator to receive the voltage generated by the reference voltage generator.

상기 제5 NMOS 트랜지스터의 드레인과 게이트에 연결된 널 저항 및 보상 커패시터를 더 포함할 수 있다.And a null resistance and a compensation capacitor connected to a drain and a gate of the fifth NMOS transistor.

상기 기준전압 생성부는, 상기 전원 전압단에 소스가 연결되고, 게이트가 공통으로 연결된 제8 PMOS 트랜지스터 및 제9 PMOS 트랜지스터, 상기 제8 PMOS 트랜지스터의 드레인에 이미터가 연결되고, 컬렉터와 베이스가 접지단에 연결된 제1 바이폴라 트랜지스터 및 상기 제9 PMOS 트랜지스터의 드레인에 이미터가 연결되고, 컬렉터와 베이스가 접지단에 연결된 제2 바이폴라 트랜지스터를 포함할 수 있다.The reference voltage generator includes an eighth PMOS transistor and a ninth PMOS transistor having sources connected to the power voltage terminal and having gates connected in common, an emitter connected to a drain of the eighth PMOS transistor, And a second bipolar transistor having an emitter connected to the drain of the ninth PMOS transistor and a collector and a base connected to the ground terminal.

상기 제1 바이폴라 트랜지스터의 베이스에 연결된 온도 보상 저항을 더 포함할 수 있다.And a temperature compensation resistor connected to the base of the first bipolar transistor.

상기 제8 PMOS 트랜지스터의 드레인과 상기 제1 바이폴라 트랜지스터의 이미터 사이에 연결된 제1 저항 및 제2 저항, 상기 제9 PMOS 트랜지스터의 드레인과 상기 제2 바이폴라 트랜지스터의 이미터 사이에 연결된 제3 저항을 더 포함할 수 있다.A first resistor and a second resistor connected between the drain of the eighth PMOS transistor and the emitter of the first bipolar transistor, a third resistor connected between the drain of the ninth PMOS transistor and the emitter of the second bipolar transistor, .

본 발명에 따르면, 스타트업 회로부에 의해 셀프 바이어스회로가 동작점이 0이 되는 것을 방지할 수 있으며, 스타트업 회로부를 단순화하여 전체 회로 구성을 간략화 할 수 있다.According to the present invention, it is possible to prevent the self-bias circuit from becoming zero at the operating point by the start-up circuit unit, simplify the start-up circuit unit, and simplify the entire circuit configuration.

또한, 연산증폭부의 출력부에 널 저항과 보상 커패시터를 구비함으로써 위상여유를 높게 잡아주어 앰프의 동작을 안정화할 수 있다.Also, since the null resistance and the compensation capacitor are provided in the output section of the operational amplifier section, the operation of the amplifier can be stabilized by keeping the phase margin high.

더 나아가, 기준전압 생성부의 온도에 따른 변화를 보상하는 보상 저항을 구비함으로써 온도가 증가하더라도 전류량의 변화를 최소화할 수 있다.Furthermore, by providing a compensation resistor that compensates for a change in temperature of the reference voltage generator, it is possible to minimize a change in the amount of current even if the temperature increases.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 밴드갭 기준전압 발생회로를 나타내는 회로도이다.1 is a circuit diagram showing a bandgap reference voltage generating circuit of the present invention.

본 발명은 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Referring to the accompanying drawings, the same or corresponding components are denoted by the same reference numerals, .

실시예Example

도 1을 참조하면, 본 발명에 따른 밴드갭 기준전압 발생회로는 전류의 변동에 의해 전류가 0인 동작점을 방지하는 스타트업 회로부(100), 스타트업 회로부(100)의 출력 신호를 입력받고, 입력된 출력 신호를 증폭하는 연산 증폭부(200) 및 연산 증폭부(200)의 출력 신호를 인가받고, 기준전압을 생성하는 기준전압 생성부(300)를 포함한다.Referring to FIG. 1, the bandgap reference voltage generating circuit according to the present invention includes a start-up circuit unit 100 for preventing an operating point whose current is zero due to a variation of a current, An operational amplifier unit 200 for amplifying an input output signal, and a reference voltage generator 300 for receiving an output signal of the operational amplifier unit 200 and generating a reference voltage.

스타트업 회로부(100)는 전원 전압단(VDD)에 소스가 연결된 제1 PMOS 트랜지스터(MP1)와 접지단(GND)에 소스가 연결된 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 여기서, 제1 PMOS 트랜지스터(MP1)의 드레인과 제1 NMOS 트랜지스터(MN1)의 드레인은 공통으로 연결될 수 있으며, 제1 NMOS 트랜지스터(MN1)의 게이트는 제2 NMOS 트랜지스터(MN2)의 게이트 및 드레인과 제3 NMOS 트랜지스터(MN3)의 게이트에 연결될 수 있다. 또한, 게이트를 공통으로 하고 소스가 전원 전압단(VDD)에 연결된 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)와 게이트를 공통으로 하고 소스가 접지단(GND)에 연결된 제2 NMOS 트랜지스터(MN2) 및 제3 NMOS 트랜지스터(MN3)를 포함할 수 있다. 여기서, 제2 PMOS 트랜지스터(MP2)의 드레인은 제2 NMOS 트랜지스터(MN2)의 드레인 및 게이트에 연결되고, 제3 PMOS 트랜지스터(MP3)의 드레인 및 게이트는 제3 NMOS 트랜지스터(MN3)의 드레인과 연결될 수 있다.The start-up circuit unit 100 may include a first PMOS transistor MP1 whose source is connected to the power supply voltage VDD and a first NMOS transistor MN1 whose source is connected to the ground GND. The drain of the first PMOS transistor MP1 and the drain of the first NMOS transistor MN1 may be connected in common. The gate of the first NMOS transistor MN1 may be connected to the gate and the drain of the second NMOS transistor MN2, And may be connected to the gate of the third NMOS transistor MN3. The second PMOS transistor MP2 and the third PMOS transistor MP3 having a common gate and a source connected to the power supply voltage terminal VDD and a second NMOS transistor having a common gate and a source connected to the ground GND, A transistor MN2 and a third NMOS transistor MN3. Here, the drain of the second PMOS transistor MP2 is connected to the drain and gate of the second NMOS transistor MN2, and the drain and gate of the third PMOS transistor MP3 are connected to the drain of the third NMOS transistor MN3 .

또한, 드레인이 제2 PMOS 트랜지스터(MP2)의 게이트에 드레인이 연결되고, 게이트가 제1 PMOS 트랜지스터(MP1)의 게이트 및 드레인과 연결되며, 소스가 제2 PMOS 트랜지스터(MP2)의 드레인과 제2 NMOS 트랜지스터(MN2)의 드레인 및 게이트에 연결된 제4 NMOS 트랜지스터(MN4)를 포함할 수 있다.The drain is connected to the gate of the second PMOS transistor MP2, the gate is connected to the gate and the drain of the first PMOS transistor MP1, the source is connected to the drain of the second PMOS transistor MP2, And a fourth NMOS transistor MN4 connected to the drain and gate of the NMOS transistor MN2.

스타트업 회로부(100)는 밴드갭 기준전압 발생회로 동작에 있어서 회로내에 전류값의 변동이 발생되어 전류가 0값으로 낮아졌을 경우, 회로 동작이 중단되지 않도록 보상해주는 역할을 수행한다.The start-up circuit unit 100 compensates for the interruption of the circuit operation when the current value fluctuates within the circuit due to the variation of the current value in the circuit in the operation of the bandgap reference voltage generating circuit.

일예로, 셀프바이어스의 게이트전압이 낮아지게 되면, 밴드갭 기준전압 발생회로의 동작이 중단된다. 이때, 제4 NMOS 트랜지스터(MN4)의 경우 소스전압은 0V에 근접하고, 드레인 전압은 입력전압에 근사한 전압을 가지며, 게이트는 입력전압에서 0.3V를 뺀 값(VDD-Vgs)이 된다. 결국, 제4 NMOS 트랜지스터(MN4)의 게이트-소스 전압(Vgs)은 큰 값을 가지게 되어 트라이오드(Triode) 동작을 하게 되고, 제2 PMOS 트랜지스터(MP2)의 게이트 전압을 상승시켜주게 된다. 제2 PMOS 트랜지스터(MP2)의 게이트 전압이 상승하면 제2 PMOS 트랜지스터(MP2)와 제3 PMOS 트랜지스터(MP3)는 전류가 흐를 수 있는 상태가 되어 셀프바이어스인 제2 NMOS 트랜지스터(MN2) 및 제3 NMOS 트랜지스터(MN3)의 드레인 전압은 0V에서 상승하게 되고, 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)의 게이트 전압은 입력 전압(VDD)보다 작은 값이 된다.For example, when the gate voltage of the self bias is lowered, the operation of the bandgap reference voltage generation circuit is stopped. At this time, in the case of the fourth NMOS transistor MN4, the source voltage is close to 0V, the drain voltage has a voltage close to the input voltage, and the gate has a value (VDD-Vgs) minus 0.3V from the input voltage. As a result, the gate-source voltage Vgs of the fourth NMOS transistor MN4 has a large value to perform a triode operation, thereby raising the gate voltage of the second PMOS transistor MP2. When the gate voltage of the second PMOS transistor MP2 rises, the second PMOS transistor MP2 and the third PMOS transistor MP3 become in a state in which current can flow, and the second NMOS transistor MN2 and the third NMOS transistor MN2, which are self- The drain voltage of the NMOS transistor MN3 rises at 0 V and the gate voltages of the second PMOS transistor MP2 and the third PMOS transistor MP3 become smaller than the input voltage VDD.

다시 셀프바이어스의 게이트가 상승하면, 스타트업 회로부(100)에서 바이어스를 생성하는 제1 NMOS 트랜지스터(MN1)에도 동일하게 게이트 전압이 걸리게 되어, 전류를 흘려주는 제4 NMOS 트랜지스터(MN4)의 게이스-소스 전압(Vgs)은 감소하게 된다. 결국, 제4 NMOS 트랜지스터(MN4)의 게이스-소스 전압(Vgs)이 제4 NMOS 트랜지스터(MN4)의 임계전압(Vth)보다 작아져 스타트업 회로부(100)로 전류를 흘려주는 제4 NMOS 트랜지스터(MN4)의 연결이 차단되게 된다. 이러한 스타트업 회로부(100)의 동작에 의해 회로의 전류 변동에 의해 전류가 0으로 낮아진다 하더라도 밴드갭 기준전압 발생회로가 계속 동작되도록 상태를 유지시켜줄 수 있다.When the gate of the self-bias voltage rises again, the gate voltage is similarly applied to the first NMOS transistor MN1 that generates the bias in the start-up circuit unit 100, so that the gate-source voltage of the fourth NMOS transistor MN4, The source voltage Vgs decreases. As a result, the fourth NMOS transistor MN4 is turned on when the gate-source voltage Vgs of the fourth NMOS transistor MN4 becomes lower than the threshold voltage Vth of the fourth NMOS transistor MN4, MN4 are disconnected. Even if the current decreases to 0 due to the current fluctuation of the circuit due to the operation of the start-up circuit unit 100, the state can be maintained such that the bandgap reference voltage generating circuit continues to operate.

또한, 스타트업 회로부(100)에 의해 동작하는 셀프바이어스 회로의 바이어스 된 전압은, 후술할 연산 증폭부(200)의 제5 PMOS 트랜지스터(MP5)에 인가되어 제5 PMOS 트랜지스터(MP5)가 일정한 전류원으로 동작하도록 한다.The biased voltage of the self-bias circuit operated by the start-up circuit unit 100 is applied to the fifth PMOS transistor MP5 of the operational amplifier unit 200 to be described later so that the fifth PMOS transistor MP5 supplies a constant current .

연산 증폭부(200)는 소스가 전원 전압단(VDD)에 연결되며, 게이트가 공통으로 연결되어 제3 PMOS 트랜지스터(MP3)의 게이트 및 드레인과 제3 NMOS 트랜지스터(MN3)의 드레인에 연결된 제4 PMOS 트랜지스터(MP4) 및 제5 PMOS 트랜지스터(MP5), 제4 PMOS 트랜지스터(MP4)의 드레인에 드레인이 연결되고 접지 단자에 소스가 연결된 제5 NMOS 트랜지스터(MN5), 소스가 접지단(GND)에 연결되고 게이트가 공통으로 연결된 제6 NMOS 트랜지스터(MN6) 및 제7 NMOS 트랜지스터(MN7), 소스가 제5 PMOS 트랜지스터(MP5)의 드레인에 공통으로 연결되고, 드레인이 제6 NMOS 트랜지스터(MN6)에 연결된 제6 PMOS 트랜지스터(MP6)와 드레인이 제7 NMOS 트랜지스터(MN7)의 드레인과 게이트에 연결된 제7 PMOS 트랜지스터(MP7)를 포함한다.The operational amplifier unit 200 has a source connected to the power supply voltage terminal VDD and a gate connected commonly to the gate and the drain of the third PMOS transistor MP3 and a drain connected to the drain of the third NMOS transistor MN3. A fifth NMOS transistor MN5 having a drain connected to the drain of the PMOS transistor MP4 and the fifth PMOS transistor MP5 and a drain connected to the ground terminal and a source connected to the ground terminal, A sixth NMOS transistor MN6 and a seventh NMOS transistor MN7 connected in common and having a gate connected in common and a source connected in common to a drain of the fifth PMOS transistor MP5 and a drain connected in common to the sixth NMOS transistor MN6 And a seventh PMOS transistor MP7 whose drain is connected to the drain and gate of the seventh NMOS transistor MN7.

여기서, 제5 NMOS 트랜지스터(MN5)의 게이트는 제6 PMOS 트랜지스터(MP6)의 드레인과 제6 NMOS 트랜지스터(MN6)의 드레인에 연결된다. 또한 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)의 게이트는 각각 기준전압 생성부(300)에 연결되어, 기준전압 생성부(300)의 피드백 전압을 입력받을 수 있다.Here, the gate of the fifth NMOS transistor MN5 is connected to the drain of the sixth PMOS transistor MP6 and the drain of the sixth NMOS transistor MN6. The gates of the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7 may be connected to the reference voltage generator 300 to receive the feedback voltage of the reference voltage generator 300, respectively.

또한, 연산 증폭부(200)는 제5 NMOS 트랜지스터(MN5)의 드레인과 게이트에 연결된 널 저항(Rnull) 및 보상 커패시터(Ccom)를 더 포함할 수 있다.The operational amplifier unit 200 may further include a null resistor Rnull and a compensation capacitor Ccom connected to the drain and gate of the fifth NMOS transistor MN5.

연산 증폭부(200)는 2스테이지 앰프구조를 사용하였으며, 기준전압 생성부(300)의 전압을 피드백을 통하여 감지함으로써 기준전압이 오차가 생길 경우 그 오차를 조정해주는 동작을 수행한다. 즉, 기준전압 생성부(300)에서 생성된 피드백 전압을 연산 증폭부(200)의 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)를 통해 입력 받고, 입력된 전압은 제6 NMOS 트랜지스터(MN6) 및 제7 NMOS 트랜지스터(MN7)의 게이트로 인가된다.The operational amplifier unit 200 uses a two stage amplifier structure and detects the voltage of the reference voltage generator 300 through feedback to adjust the error of the reference voltage when an error occurs. That is, the feedback voltage generated by the reference voltage generator 300 is input to the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7 of the operational amplifier unit 200, (MN6) and the seventh NMOS transistor MN7.

또한, 연산 증폭부(200)는 제5 NMOS 트랜지스터(MN5)의 드레인과 게이트에 널 저항(Rnull) 및 보상 커패시터(Ccom)를 더 포함함으로써 기준전압 생성부(300)에 전압을 생성해주는데 있어 위상여유를 높게 설정할 수 있다. 따라서, 기준전압 생성부(300)로 출력되는 전압 생성에 있어 안정도 있는 앰프로 동작하도록 할 수 있다.The operational amplifier unit 200 further includes a null resistor Rnull and a compensation capacitor Ccom at the drain and gate of the fifth NMOS transistor MN5 to generate the reference voltage Vcom The margin can be set high. Therefore, it is possible to operate as a stable amplifier in voltage generation output to the reference voltage generator 300. [

기준전압 생성부(300)는 제8 PMOS 트랜지스터(MP8), 제9 PMOS 트랜지스터(MP9), 제1 바이폴라 트랜지스터(Q1), 제2 바이폴라 트랜지스터(Q2), 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함할 수 있다.The reference voltage generating unit 300 includes an eighth PMOS transistor MP8, a ninth PMOS transistor MP9, a first bipolar transistor Q1, a second bipolar transistor Q2, a first resistor R1, A second resistor R2 and a third resistor R3.

제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)는 소스가 전원 전압단(VDD)에 연결되며, 게이트가 공통으로 연결된다. 여기서, 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)의 게이트는 연산 증폭부(200)의 제4 PMOS 트랜지스터(MP4)의 드레인과 제5 NMOS 트랜지스터(MN5)의 드레인에 연결된다. 또한, 제8 PMOS 트랜지스터(MP8)의 드레인은 제1 저항(R1)의 일단에 연결되고, 제9 PMOS 트랜지스터(MP9)는 제3 저항(R3)의 일단에 연결된다.The sources of the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9 are connected to the power supply voltage terminal VDD and the gates thereof are connected in common. Here, the gates of the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9 are connected to the drain of the fourth PMOS transistor MP4 and the drain of the fifth NMOS transistor MN5 of the operational amplifier unit 200, respectively. The drain of the eighth PMOS transistor MP8 is connected to one end of the first resistor R1 and the ninth PMOS transistor MP9 is connected to one end of the third resistor R3.

제1 바이폴라 트랜지스터(Q1) 및 제2 바이폴라 트랜지스터(Q2)는 컬렉터와 베이스가 각각 접지단(GND)에 연결되고, 제1 바이폴라 트랜지스터(Q1)의 이미터는 제2 저항(R2)의 일단에, 제2 바이폴라 트랜지스터(Q2)는 제3 저항(R3)의 타단에 각각 연결된다. 제1 저항(R1)의 타단은 제2 저항(R2)의 타단에 연결된다.The collector and the base of the first bipolar transistor Q1 and the second bipolar transistor Q2 are respectively connected to the ground GND and the emitter of the first bipolar transistor Q1 is connected to one end of the second resistor R2, And the second bipolar transistor Q2 is connected to the other end of the third resistor R3. The other end of the first resistor R1 is connected to the other end of the second resistor R2.

또한, 연산 증폭부(200)의 제6 PMOS 트랜지스터(MP6)의 게이트는 제1 저항(R1)과 제2 저항(R2) 사이에 연결되고, 제7 PMOS 트랜지스터(MP7)의 게이트는 제3 저항(R3)의 타단과 연결된다. 따라서, 기준전압 생성부(300)에서 생성된 전압은 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)의 게이트를 통해 피드백 될 수 있다.The gate of the sixth PMOS transistor MP6 of the operational amplifier unit 200 is connected between the first resistor R1 and the second resistor R2 and the gate of the seventh PMOS transistor MP7 is connected to the third resistor (R3). Therefore, the voltage generated in the reference voltage generator 300 can be fed back through the gates of the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7.

기준전압 생성부(300)는 연산 증폭부(200)에서 출력된 신호를 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)를 통해 입력 받고, 입력된 신호에 의해 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)의 턴온 상태가 변화되어 저항(R1,R3)으로 공급되는 전류량을 조절할 수 있다. The reference voltage generating unit 300 receives the signal output from the operational amplifier unit 200 through the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9 and receives the signal from the eighth PMOS transistor MP8 And the ninth PMOS transistor MP9 are turned on to adjust the amount of current supplied to the resistors R1 and R3.

따라서, 이러한 전류량을 조절하는 동작은 연산 증폭부(200)의 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)의 게이트로 입력되는 전압 레벨이 동일 할 때까지 반복되며, 연산 증폭부(200)의 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)에 같은 전압레벨이 인가되면 일정한 레벨의 기준전압(Vref)을 생성한다.Accordingly, the operation for adjusting the amount of current is repeated until the voltages input to the gates of the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7 of the operational amplifier section 200 are the same, A reference voltage Vref having a constant level is generated when the same voltage level is applied to the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7 of the second PMOS transistor 200. [

또한, 기준전압 생성부(300)는 제1 바이폴라 트랜지스터(Q1)의 베이스에 온도 보상 저항(Rcom)을 더 포함할 수 있다. 온도 보상 저항(Rcom)은 높은 온도에서 기준전압이 감소되는 것을 보상하는 역할을 수행한다. 즉, 온도 보상 저항(Rcom)에 의해 온도가 점점 높은 온도로 올라갈수록 I*Rcom에 의해 전압 소모율은 점점 더 감소하게 된다.In addition, the reference voltage generator 300 may further include a temperature compensation resistor Rcom at the base of the first bipolar transistor Q1. The temperature compensation resistor (Rcom) serves to compensate for the reduction of the reference voltage at high temperatures. That is, as the temperature rises to a higher temperature by the temperature compensation resistor Rcom, the voltage consumption rate is gradually reduced by I * Rcom.

일예로, 만약 온도 보상 저항(Rcom) 없으면 기준전압 생성부(300)의 제1 바이폴라 트랜지스터(Q1)는 온도에 따라 제1 바이폴라 트랜지스터(Q1)의 이미터와 베이스간 다이오드 턴온 전압이 작아지게 되기 때문에 온도가 올라갈수록 제1 바이폴라 트랜지스터(Q1)는 같은 이미터와 베이스 전압에 대해 더 많은 전류를 흘려주어야 된다. 즉, 기준전압 생성부(300)에서 기준전압을 생성할 때, 높은 온도에서 전류 변화가 크다는 단점을 갖는다.For example, if there is no temperature compensation resistor Rcom, the first bipolar transistor Q1 of the reference voltage generator 300 may have a low diode turn-on voltage between the emitter and the base of the first bipolar transistor Q1, As the temperature rises, the first bipolar transistor Q1 must flow more current to the same emitter and base voltage. That is, when the reference voltage is generated in the reference voltage generator 300, the current change is large at a high temperature.

하지만 본 발명에서와 같이, 기준전압 생성부(300)에 온도 보상 저항(Rcom)을 추가함으로써 온도의 증가에 따라 제1 바이폴라 트랜지스터(Q1)의 소스와 베이스간 다이오드 턴온 전압이 작아지게 되더라도 온도 보상 저항(Rcom)이 제1 바이폴라 트랜지스터(Q1)의 베이스에 흐르는 전류를 제한해 줄 수 있다. However, as in the present invention, by adding the temperature compensation resistor Rcom to the reference voltage generator 300, even if the diode turn-on voltage between the source and the base of the first bipolar transistor Q1 becomes small as the temperature increases, The resistor Rcom can limit the current flowing in the base of the first bipolar transistor Q1.

따라서, 온도가 증가 하더라도 제1 바이폴라 트랜지스터(Q1)에 흐르는 전류량이 크게 변하지 않기 때문에 높은 온도에서도 기준전압 생성이 유리하다. 이때, 온도 보상 저항(Rcom)의 저항값은 최소 1.5kΩ 저항이 사용될 수 있다. 이는, 제1 바이폴라 트랜지스터(Q1)의 베이스에 흐르는 전류가 매우 작기 때문에 1.5kΩ 정도의 저항을 사용하더라도 충분히 베이스 전류제한이 가능하기 때문이다.Therefore, even when the temperature increases, the amount of current flowing through the first bipolar transistor Q1 does not change greatly, so that the reference voltage is advantageously generated even at a high temperature. At this time, the resistance value of the temperature compensation resistor (Rcom) can be a minimum resistance of 1.5 kΩ. This is because the current flowing in the base of the first bipolar transistor Q1 is very small, so that even if a resistance of about 1.5 k? Is used, the base current can be sufficiently restricted.

도 1을 참조하여 본 발명의 밴드갭 기준전압 발생회로의 동작을 상세히 설명한다.The operation of the bandgap reference voltage generating circuit of the present invention will be described in detail with reference to FIG.

스타트업 회로부(100)에서 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)의 드레인 전압이 결정되면, 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)의 드레인 전압에 의해 연산 증폭부(200)의 제5 PMOS 트랜지스터(MP5)의 게이트 전압이 인가되어 제5 PMOS 트랜지스터(MP5)가 정전류원으로 동작하게 된다. 또한, 연산 증폭부(200)는 기준전압 생성부(300)에서 피드백을 통해 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)의 게이트로 입력되는 전압을 감지하여 오차가 발생될 경우 오차를 조정해주는 동작을 수행하게 된다.When the drain voltages of the second PMOS transistor MP2 and the third PMOS transistor MP3 are determined in the start-up circuit unit 100, the drain voltage of the second PMOS transistor MP2 and the third PMOS transistor MP3 The gate voltage of the fifth PMOS transistor MP5 of the amplifying unit 200 is applied and the fifth PMOS transistor MP5 operates as a constant current source. The operational amplifier unit 200 senses a voltage input to the gates of the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7 through feedback in the reference voltage generator 300 and outputs an error And the like.

즉, 연산 증폭부(200)는 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)를 통해 기준전압 생성부(300)로부터 피드백 전압을 입력받고, 그 출력을 다시 기준전압 생성부(300)의 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)로 출력한다.That is, the operational amplifier unit 200 receives the feedback voltage from the reference voltage generator 300 through the sixth PMOS transistor MP6 and the seventh PMOS transistor MP7, and outputs the feedback voltage to the reference voltage generator 300 To the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9.

일예로, 기준전압 생성부(300)에서 기준전압이 설정된 전압보다 크면, 제2 바이폴라 트랜지스터(Q2)에 흐르는 전류가 제1 바이폴라 트랜지스터(Q1)에 흐르는 전류보다 더 많은 전류가 흐르는 것이므로, 제1 바이폴라 트랜지스터(Q1)에 연결된 제1 저항(R1)보다 제2 바이폴라 트랜지스터(Q2)에 연결된 제3 저항(R3)에 의한 전압강하가 더 크게 발생되고, 제6 PMOS 트랜지스터(MP6) 및 제7 PMOS 트랜지스터(MP7)의 입력은 앰프의 +와 -이므로 앰프의 +입력전압이 더 크게 되어 앰프의 출력 전압은 커지게 된다. 따라서, 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)의 게이트에 인가되는 전압을 높여 전체전류를 작게 함으로써 제1 바이폴라 트랜지스터(Q1)와 제2 바이폴라 트랜지스터(Q2)에 흐르는 전류를 동일하게 할 수 있다.For example, if the reference voltage is higher than the set voltage in the reference voltage generator 300, since the current flowing in the second bipolar transistor Q2 flows more than the current flowing in the first bipolar transistor Q1, The voltage drop by the third resistor R3 connected to the second bipolar transistor Q2 is greater than the first resistor R1 connected to the bipolar transistor Q1 and the sixth PMOS transistor MP6 and the seventh PMOS transistor MP6 Since the input of the transistor (MP7) is + and - of the amplifier, the + input voltage of the amplifier becomes larger, and the output voltage of the amplifier becomes larger. Therefore, by increasing the voltage applied to the gates of the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9 to decrease the total current, the currents flowing in the first bipolar transistor Q1 and the second bipolar transistor Q2 are equal .

또한, 반대로 기준전압이 설정된 전압보다 작으면, 앰프의 출력이 작아지게 되어 제8 PMOS 트랜지스터(MP8) 및 제9 PMOS 트랜지스터(MP9)의 게이트에 인가되는 전압을 낮게 하여 전체전류를 크게 함으로써 제1 바이폴라 트랜지스터(Q1)와 제2 바이폴라 트랜지스터(Q2)에 흐르는 전류를 동일하게 할 수 있다.On the contrary, when the reference voltage is smaller than the set voltage, the output of the amplifier becomes smaller, and the voltage applied to the gates of the eighth PMOS transistor MP8 and the ninth PMOS transistor MP9 is lowered to increase the total current, The currents flowing through the bipolar transistor Q1 and the second bipolar transistor Q2 can be equalized.

따라서, 본 발명의 밴드갭 기준전압 발생회로는 기준전압 생성에 있어서 온도와 입력전압에 관계없이 일정한 값을 유지하도록 할 수 있다.Therefore, the bandgap reference voltage generation circuit of the present invention can maintain a constant value regardless of the temperature and the input voltage in the reference voltage generation.

상술한 바와 같이, 본 발명의 밴드갭 기준전압 발생회로는 스타트업 회로부(100)에 의해 셀프 바이어스회로가 동작점이 0이 되는 것을 방지할 수 있으며, 스타트업 회로부(100)를 단순화하여 전체 회로 구성을 간략화 할 수 있다. 또한, 연산 증폭부(200)의 출력부에 널 저항(Rnull)과 보상 커패시터(Ccom)를 구비함으로써 위상여유를 높게 잡아주어 앰프의 동작을 안정화할 수 있다. 더 나아가, 기준전압 생성부(300)의 온도에 따른 변화를 보상하는 온도 보상 저항(Rcom)을 구비함으로써 온도가 증가하더라도 전류량의 변화를 최소화할 수 있다.As described above, in the bandgap reference voltage generating circuit of the present invention, the start-up circuit unit 100 can prevent the self-bias circuit from having an operating point of 0, simplifying the start-up circuit unit 100, Can be simplified. In addition, since the null resistance Rnull and the compensation capacitor Ccom are provided at the output of the operational amplifier unit 200, the phase margin can be kept high and the operation of the amplifier can be stabilized. Furthermore, by providing the temperature compensation resistor Rcom that compensates for the change in the temperature of the reference voltage generator 300, the change in the amount of current can be minimized even when the temperature increases.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

100 : 스타트업 회로부 200 : 연산 증폭부
300 : 기준전압 생성부100: Start-up circuit unit 200:
300: Reference voltage generator

Claims

A start-up circuit unit which receives an input voltage at a power supply voltage terminal and prevents an operating point whose current is zero due to variation of the current;
An operational amplifier unit receiving the output signal of the start-up circuit unit and amplifying the input signal; And
And a reference voltage generator for receiving an output signal of the operational amplifier and generating a reference voltage.

The semiconductor memory device according to claim 1, wherein the start-
A first PMOS transistor having a source connected to the power supply voltage terminal;
A first NMOS transistor having a drain connected to a drain of the first PMOS transistor and a source connected to a ground terminal;
A second PMOS transistor and a third PMOS transistor whose sources are connected to the power supply voltage terminal and whose gates are connected in common;
A second NMOS transistor having a source connected to the ground terminal and having a drain and a gate connected to the second PMOS transistor;
A third NMOS transistor having a source connected to the ground terminal, a gate connected to the second NMOS transistor, and a drain connected to a drain of the third PMOS transistor; And
A fourth NMOS transistor having a gate connected to a gate and a drain of the first PMOS transistor, a drain connected to a gate of the second PMOS transistor, and a drain connected to a drain of the second PMOS transistor and a drain connected to a drain of the second NMOS transistor, A bandgap reference voltage generating circuit comprising a transistor.

The semiconductor memory device according to claim 1,
A fourth PMOS transistor and a fifth PMOS transistor whose sources are connected to the power supply voltage terminal and whose gates are connected in common;
A sixth NMOS transistor and a seventh NMOS transistor whose sources are connected to the ground terminal and whose gates are connected in common;
A sixth PMOS transistor having a source connected to a drain of the fifth PMOS transistor and a drain connected to a drain of the sixth NMOS transistor;
A seventh PMOS transistor having a source connected to a drain of the fifth PMOS transistor and a drain connected to a drain and a gate of the seventh NMOS transistor; And
And a fifth NMOS transistor having a drain connected to a drain of the fourth PMOS transistor and a source connected to the ground terminal and having a drain connected to the drain of the sixth PMOS transistor and a gate connected to a drain of the sixth NMOS transistor, Reference voltage generation circuit.

The method of claim 3,
Wherein a gate of the sixth PMOS transistor and a gate of the seventh PMOS transistor are connected to the reference voltage generator to receive the voltage generated by the reference voltage generator.

The method of claim 3,
And a null resistance and a compensation capacitor coupled to the drain and gate of the fifth NMOS transistor.

The apparatus of claim 1, wherein the reference voltage generator comprises:
An eighth PMOS transistor and a ninth PMOS transistor whose sources are connected to the power supply voltage terminal and whose gates are connected in common;
A first bipolar transistor having an emitter connected to a drain of the eighth PMOS transistor, and a collector and a base connected to a ground terminal; And
And a second bipolar transistor having an emitter connected to the drain of the ninth PMOS transistor and a collector and a base connected to the ground terminal.

The method according to claim 6,
And a temperature compensation resistor coupled to the base of the first bipolar transistor.

The method according to claim 6,
A first resistor and a second resistor coupled between a drain of the eighth PMOS transistor and an emitter of the first bipolar transistor;
And a third resistor coupled between the drain of the ninth PMOS transistor and the emitter of the second bipolar transistor.