KR20190067623A - 디스플레이 구동 장치의 디지털 아날로그 컨버터 - Google Patents

디스플레이 구동 장치의 디지털 아날로그 컨버터 Download PDF

Info

Publication number
KR20190067623A
KR20190067623A KR1020170167748A KR20170167748A KR20190067623A KR 20190067623 A KR20190067623 A KR 20190067623A KR 1020170167748 A KR1020170167748 A KR 1020170167748A KR 20170167748 A KR20170167748 A KR 20170167748A KR 20190067623 A KR20190067623 A KR 20190067623A
Authority
KR
South Korea
Prior art keywords
node
power supply
supply voltage
voltage
half power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020170167748A
Other languages
English (en)
Other versions
KR102428998B1 (ko
Inventor
이상민
지승환
전소영
윤정배
최정희
Original Assignee
주식회사 실리콘웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실리콘웍스 filed Critical 주식회사 실리콘웍스
Priority to KR1020170167748A priority Critical patent/KR102428998B1/ko
Publication of KR20190067623A publication Critical patent/KR20190067623A/ko
Application granted granted Critical
Publication of KR102428998B1 publication Critical patent/KR102428998B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 디스플레이 구동 장치의 디지털 아날로그 컨버터를 개시한다. 디지털 아날로그 컨버터는, 데이터 신호들에 따라서 접지전압과 하프 전원전압 사이의 복수의 제1 감마전압들 중 하나를 제1 노드에 전달하거나 상기 하프 전원전압과 전원전압 사이의 복수의 제2 감마전압들 중 하나를 제2 노드에 전달하는 스위치 회로; 및 상기 제1 노드의 전압이 상기 하프 전원전압보다 높은 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키고, 상기 제2 노드의 전압이 상기 하프 전원전압보다 낮은 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제어 회로;를 포함한다.

Description

디스플레이 구동 장치의 디지털 아날로그 컨버터{DIGITAL TO ANALOG CONVERTER IN DISPLAY DRIVING DEVICE}
본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 디스플레이 구동 장치의 디지털 아날로그 컨버터에 관한 것이다.
디스플레이 장치는 디스플레이 패널, 디스플레이 구동 장치 및 타이밍 컨트롤러를 포함한다. 디스플레이 구동 장치는 타이밍 컨트롤러로부터 제공되는 디지털 영상 데이터를 소스 구동 신호로 변환하고, 이를 디스플레이 패널에 제공한다.
디스플레이 구동 장치는 디지털 영상 데이터를 소스 구동 신호로 변환하는 디지털 아날로그 컨버터, 소스 구동 신호를 디스플레이 패널의 데이터 라인에 출력하는 출력 회로를 포함할 수 있다. 이러한 디스플레이 구동 장치의 디지털 아날로그 컨버터는 디지털 영상 데이터에 따라서 감마전압들 중 하나를 소스 구동 신호로 출력한다.
그런데, 종래 기술에 따른 디지털 아날로그 컨버터는 디지털 영상 데이터에 대응하는 데이터 신호들의 미스 매치에 의해 높은 레벨의 감마전압과 낮은 레벨의 감마전압이 전달되는 경로들이 순간적으로 쇼트 될 수 있다. 이러한 순간적인 쇼트로 인해 디지털 아날로그 컨버터 내의 트랜지스터들과 같은 내부 소자들이 손상될 수 있다.
따라서, 디스플레이 구동 장치의 디지털 아날로그 컨버터 내에서 순간적인 쇼트 경로로 인해 내부 소자들이 손상되는 것을 방지할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 순간적인 쇼트로부터 내부 소자들의 손상을 방지하고 동작 속도를 향상시킬 수 있는 디스플레이 구동 장치의 디지털 아날로그 컨버터를 제공하는데 있다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치의 디지털 아날로그 컨버터는, 데이터 신호들에 따라서 접지전압과 하프 전원전압 사이의 복수의 제1 감마전압들 중 하나를 제1 노드에 전달하거나 상기 하프 전원전압과 전원전압 사이의 복수의 제2 감마전압들 중 하나를 제2 노드에 전달하는 스위치 회로; 및 상기 제1 노드의 전압이 상기 하프 전원전압보다 높은 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키고, 상기 제2 노드의 전압이 상기 하프 전원전압보다 낮은 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제어 회로;를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치의 디지털 아날로그 컨버터는, 데이터 신호들에 따라서 접지전압과 하프 전원전압 사이의 복수의 제1 감마전압들 중 하나를 제1 노드에 전달하는 제1 스위치 회로; 상기 데이터 신호들에 따라서 상기 하프 전원전압과 전원전압 사이의 복수의제2 감마전압들 중 하나를 제2 노드에 전달하는 제2 스위치 회로; 상기 제1 노드의 전압 레벨이 상기 하프 전원전압보다 높아지는 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키는 제1 제어 회로; 및 상기 제2 노드의 전압 레벨이 상기 하프 전원전압보다 낮아지는 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제2 제어 회로;를 포함한다.
상술한 바와 같이, 본 발명은 높은 레벨의 감마전압과 낮은 레벨의 감마전압이 전달되는 경로들 간에 순간적인 쇼트가 발생하는 경우, 낮은 레벨의 감마 전압이 전달되는 제1 노드를 하프 전원전압의 레벨로 방전시키고, 높은 레벨의 감마전압이 전달되는 제2 노드를 하프 전원전압의 레벨로 충전시킴으로써, 트랜지스터와 같은 내부 소자들이 손상되는 것을 방지할 수 있다.
또한, 본 발명은 제어 회로의 동작에 따라서 낮은 레벨의 감마 전압이 전달되는 제1 노드 및 높은 레벨의 감마 전압이 전달되는 제2 노드를 하프 전원전압의 레벨로 방전 및 충전시키므로, 디지털 아날로크 컨버터의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 디지털 아날로그 컨버터를 도시한다.
도 2는 도 1의 디지털 아날로그 컨버터의 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 디지털 아날로그 컨버터(100)를 도시한다. 도 1은 설명의 편의를 위해 3비트의 데이터 신호들에 따라서 8개의 감마 전압들 중 하나를 선택하는 것을 예시한다. 본 발명은 이에 한정되는 것은 아니며, 디스플레이 패널의 해상도에 따라서 데이터 신호들의 비트 수와 감마전압들의 레벨이 결정될 수 있다.
도 1을 참고하면, 디스플레이 구동 장치의 디지털 아날로그 컨버터(100)는 데이터 신호들(D<0>, D<1>, D<2>)에 따라서 제1 내지 제8 감마전압들(GMA1 ~ GMA8) 중 하나를 소스 구동 신호(Sn)로 출력한다. 이러한 디지털 아날로그 컨버터(100)는 스위치 회로(10) 및 제어 회로(20)를 포함한다.
스위치 회로(10)는 데이터 신호들(D<0>, D<1>, D<2>)에 따라서 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 제1 노드(N1)에 전달하거나 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 제2 노드(N2)에 전달한다. 여기서, 제1 내지 제4 감마전압들(GMA1 ~ GMA4)은 접지전압과 하프 전원전압 사이의 레벨을 가지고, 제5 내지 제8 감마전압들(GMA5 ~ GMA8)은 하프 전원전압과 전원전압 사이의 레벨을 가지며, 하프 전원전압은 전원전압의 1/2 레벨을 가진다. 스위치 회로(10)의 내부 구성은 도 2에서 설명한다.
제어 회로(20)는 접지전압과 하프 전원전압 사이의 레벨을 가지는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나가 전달되는 제1 노드(N1)의 전압 레벨이 하프 전원전압보다 높아지는 경우 제1 노드(N1)를 하프 전원전압의 레벨로 방전시킨다.
그리고, 제어 회로(20)는 하프 전원전압과 전원전압 사이의 레벨을 가지는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나가 전달되는 제2 노드(N2)의 전압 레벨이 하프 전원전압보다 낮아지는 경우 제2 노드(N2)를 하프 전원전압의 레벨로 충전시킨다.
이러한 제어 회로(20)는 제1 노드(N1)와 하프 전원전압(HVDD)의 단자(T1) 사이에 연결되는 제1 다이오드(D1)와 하프 전원전압(HVDD)의 단자(T1)와 제2 노드(N2) 사이에 연결되는 제2 다이오드(D2)를 포함한다.
제1 다이오드(D1)는 제1 노드(N1)의 전압 레벨이 하프 전원전압(HVDD)보다 높아지는 경우 제1 노드(N1)에서 하프 전원전압(HVDD)의 단자(T1)까지 방전 경로를 형성하므로 제1 노드(N1)의 전압이 하프 전원전압(HVDD)의 레벨로 방전된다.
그리고, 제2 다이오드(D2)는 제2 노드(N2)의 전압 레벨이 하프 전원전압(HVDD)보다 낮아지는 경우 하프 전원전압(HVDD)의 단자(T1)에서 제2 노드(N2)까지 충전 경로를 형성하므로 제2 노드(N2)의 전압이 하프 전원전압(HVDD)의 레벨로 충전된다.
그리고 제어 회로(20)는 제1 노드(N1)와 출력단(N3) 사이에 연결되는 제1 스위치(HV_N3)와 제2 노드(N2)와 출력단(N3) 사이에 연결되는 제2 스위치(HV_P3)를 포함한다.
제1 스위치(HV_N3)는 데이터 신호들의 최상위 비트(Db<2>)에 따라서 스위치 회로(12)로부터 제1 노드(N1)에 전달되는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 출력단(N3)에 전달하고, 제2 스위치(HV_P3)는 데이터 신호들의 최상위 비트(Db<2>)에 따라서 스위치 회로(14)로부터 제2 노드(N2)에 전달되는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 출력단(N3)에 전달한다. 여기서, 제1 스위치(HV_N3) 및 제2 스위치(HV_P3)는 데이터 신호들의 하위 비트들(D<0>, D<1>)에 따라서 동작하는 스위치 회로(10) 내의 스위치들보다 상대적으로 높은 전압 범위에서 구동하는 NMOS 트랜지스터와 PMOS 트랜지스터로 구성할 수 있다. 일례로, 하위 비트들(D<0>, D<1>)에 따라서 동작하는 스위치 회로(10)의 스위치들은 접지 전압에서 하프 전원전압의 전압 범위 또는 하프 전원전압에서 전원전압의 전압 범위에서 구동하고, 제1 스위치(HV_N3) 및 제2 스위치(HV_P3)는 접지전압과 전원전압 사이의 전압 범위에서 구동할 수 있다.
한편, 도 1에 도시하지 않았지만, 디스플레이 구동 장치는 디지털 영상 데이터에 대응하는 데이터 신호들(D<0>, D<1>, D<2>)을 래치하고 이를 디지털 아날로그 컨버터(100)에 제공하는 래치부를 포함할 수 있고, 디지털 아날로그 컨버터(100)로부터 출력되는 소스 구동 신호(Sn)를 버퍼링하여 디스플레이 패널(도시되지 않음)에 출력하는 출력 회로(도시되지 않음)를 포함할 수 있다. 출력 회로는 증폭기를 포함할 수 있으며, 디지털 아날로그 컨버터(100)의 동작 속도에 따라서 증폭기의 출력 슬루율이 개선될 수 있다.
도 2는 도 1의 디지털 아날로그 컨버터(100)의 회로도이다. 도 2을 참고하면, 디스플레이 구동 장치의 디지털 아날로그 컨버터(100)는 스위치 회로(10) 및 제어 회로(20)를 포함한다.
스위치 회로(10)는 제1 스위치 회로(12) 및 제2 스위치 회로(14)를 포함한다. 제1 스위치 회로(12)는 데이터 신호들(D<0>, Db<0>, D<1>, Db<1>, D<2> Db<2>)에 따라서 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 제1 노드(N1)에 전달하고, 제2 스위치 회로(14)는 데이터 신호들(D<0>, D<1>, D<2>)에 따라서 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 제2 노드(N2)에 전달한다. 여기서, 데이터 신호들(Db<0>, Db<1>, Db<2>)은 데이터 신호들(D<0>, D<1>, D<2>)의 반전 신호이다. 도 2에 도시하지 않았지만 디지털 아날로그 컨버터(100)는 데이터 신호들(D<0>, D<1>, D<2>)을 반전시키기 위한 인버터들을 포함할 수 있다.
제1 스위치 회로(12)는 하위 비트들의 데이터 신호들(D<0>, Db<0>, D<1>, Db<1>)에 따라서 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 전달하는 제1 NMOS 트랜지스터들(MV_N1)을 포함하고, 최상위 비트(Db<2>)에 따라서 제1 NMOS 트랜지스터들(MV_N1)에 의해 전달되는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 제1 노드(N1)에 전달하는 제2 NMOS 트랜지스터(HV_N2)를 포함한다. 여기서, 제2 NMOS 트랜지스터(HV_N2)는 높은 저항 역할을 할 수 있도록 제1 NMOS 트랜지스터들(MV_N1)보다 상대적으로 높은 전압 범위에서 구동하는 트랜지스터로 구성할 수 있다. 일례로, 제1 NMOS 트랜지스터들(MV_N1)은 접지전압과 하프 전원전압 사이의 전압 범위에서 구동하고, 제2 NMOS 트랜지스터(HV_N2)는 접지전압과 전원전압 사이의 전압 범위에서 구동하는 것으로 구성할 수 있다.
제2 스위치 회로(14)는 하위 비트들의 데이터 신호들(D<0>, Db<0>, D<1>, Db<1>)에 따라서 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 전달하는 제1 PMOS 트랜지스터들(MV_P1)을 포함하고, 최상위 비트(Db<2>)에 따라서 제1 PMOS 트랜지스터들(MV_P1)에 의해 전달되는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 제2 노드(N2)에 전달하는 제2 PMOS 트랜지스터(HV_P2)를 포함한다. 여기서, 제2 PMOS 트랜지스터(HV_P2)는 높은 저항 역할을 할 수 있도록 제1 PMOS 트랜지스터들(MV_P1)보다 상대적으로 높은 전압 범위에서 구동하는 트랜지스터로 구성할 수 있다. 일례로, 제1 PMOS 트랜지스터들(MV_P1)은 하프 전원전압과 전원전압 사이의 전압 범위에서 구동하고, 제2 NMOS 트랜지스터(HV_N2)는 접지전압과 전원전압 사이의 전압 범위에서 구동하는 것으로 구성할 수 있다.
한편, 스위치 회로(10)의 동작에서 데이터 신호들(D<0>, Db<0>, D<1>, Db<1>, D<2> Db<2>)의 미스 매치에 의해 높은 레벨의 감마전압과 낮은 레벨의 감마전압이 전달되는 경로들 간에 순간적인 쇼트 경로가 발생할 수 있다. 여기서, 높은 레벨의 감마전압은 하프 전원전압과 전원전압 사이의 레벨을 가지는 감마전압들이 예시될 수 있으며, 낮은 레벨의 감마전압은 접지전압과 하프 전원전압 사이의 레벨을 가지는 감마전압들이 예시될 수 있다.
제어 회로(20)는 순간적인 쇼트 경로로부터 스위치 회로(10)의 트랜지스터들과 같은 내부 소자들이 손상되는 것을 방지하기 위해 접지전압과 하프 전원전압 사이의 레벨을 가지는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나가 전달되는 제1 노드(N1)의 전압 레벨이 하프 전원전압보다 높아지는 경우 제1 노드(N1)를 하프 전원전압의 레벨로 방전시키고, 하프 전원전압과 전원전압 사이의 레벨을 가지는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나가 전달되는 제2 노드(N2)의 전압 레벨이 하프 전원전압보다 낮아지는 경우 제2 노드(N2)를 하프 전원전압의 레벨로 충전시킨다.
제어 회로(20)는 제1 노드(N1)와 출력단(N3) 사이에 연결되고 제2 NMOS 트랜지스터(HV_N2)와 직렬 연결되는 제3 NMOS 트랜지스터(HV_N3)를 포함하고, 제2 노드(N2)와 출력단(N3) 사이에 연결되고 제2 PMOS 트랜지스터(HV_P2)와 직렬 연결되는 제3 PMOS 트랜지스터(HV_P3)를 포함한다. 제3 NMOS 트랜지스터(HV_N3)는 최상위 비트(Db<2>)에 따라서 제1 스위치 회로(12)에 의해 전달되는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나를 출력단(N3)에 전달하고, 제3 PMOS 트랜지스터(HV_P3)는 최상위 비트(Db<2>)에 따라서 제2 스위치 회로에 의해 전달되는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나를 출력단(N3)에 전달한다. 여기서, 제3 NMOS 트랜지스터(HV_N3) 및 제3 PMOS 트랜지스터(HV_P3)는 높은 전압 범위에서 구동하는 것으로 구성할 수 있으며, 일례로, 접지전압에서 전원전압 사이의 전압 범위에서 구동하는 것으로 구성할 수 있다.
제어 회로(20)는 접지전압과 하프 전원전압 사이의 레벨을 가지는 제1 내지 제4 감마전압들(GMA1 ~ GMA4) 중 하나가 전달되는 제1 노드(N1)의 전압 레벨이 하프 전원전압보다 높아지는 경우 제1 다이오드(D1)에 의해 형성되는 방전 경로를 통해서 제1 노드(N1)를 하프 전원전압의 레벨로 방전시키고, 하프 전원전압과 전원전압 사이의 레벨을 가지는 제5 내지 제8 감마전압들(GMA5 ~ GMA8) 중 하나가 전달되는 제2 노드(N2)의 전압 레벨이 하프 전원전압보다 낮아지는 경우 제2 다이오드(D2)에 의해 형성되는 충전 경로를 통해서 제2 노드(N2)를 하프 전원전압의 레벨로 충전시킨다.
그리고, 제어 회로(20)는 스위치 회로(10)에 의해 전달되는 제1 내지 제8 감마전압들(GMA1 ~ GMA8) 중 하나를 제3 NMOS 트랜지스터(HV_N3) 또는 제3 PMOS 트랜지스터(HV_P3)를 통해서 출력단(N3)에 전달한다. 출력단(N3)에 전달되는 제1 내지 제8 감마전압들(GMA1 ~ GMA8) 중 하나는 소스 구동 신호(Sn)로 출력 회로(도시되지 않음)에 제공된다. 출력 회로는 증폭기를 포함할 수 있으며, 소스 구동 신호(Sn)를 디스플레이 패널에 제공한다.
이와 같이, 본 발명은 높은 레벨의 감마전압과 낮은 레벨의 감마전압이 전달되는 경로들 간에 순간적인 쇼트가 발생하는 경우, 낮은 레벨의 감마 전압이 전달되는 제1 노드(N1)를 하프 전원전압의 레벨로 방전시키고, 높은 레벨의 감마전압이 전달되는 제2 노드(N2)를 하프 전원전압의 레벨로 충전시킴으로써, 트랜지스터들과 같은 내부 소자들이 손상되는 것을 방지할 수 있다.
또한, 본 발명은 제어 회로(20)의 동작에 따라서 낮은 레벨의 감마 전압이 전달되는 제1 노드(N1) 및 높은 레벨의 감마 전압이 전달되는 제2 노드(N2)를 하프 전원전압의 레벨로 방전 및 충전시키므로, 디지털 아날로그 컨버터의 동작 속도를 향상시킬 수 있다. 디지털 아날로그 컨버터의 동작 속도 향상으로 증폭기를 포함하는 출력 회로의 출력 슬루율이 향상될 수 있다.

Claims (15)

  1. 데이터 신호들에 따라서 접지전압과 하프 전원전압 사이의 복수의 제1 감마전압들 중 하나를 제1 노드에 전달하거나 상기 하프 전원전압과 전원전압 사이의 복수의 제2 감마전압들 중 하나를 제2 노드에 전달하는 스위치 회로; 및
    상기 제1 노드의 전압이 상기 하프 전원전압보다 높은 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키고, 상기 제2 노드의 전압이 상기 하프 전원전압보다 낮은 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제어 회로;
    를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  2. 제 1 항에 있어서, 상기 제어 회로는,
    상기 제1 노드와 상기 하프 전원전압의 단자 사이에 연결되고, 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키는 제1 다이오드; 및
    상기 하프 전원전압의 상기 단자와 상기 제2 노드 사이에 연결되며, 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제2 다이오드;
    를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  3. 제 2 항에 있어서, 상기 제어 회로는,
    상기 제1 노드와 출력단 사이에 연결되고, 상기 제1 노드에 전달되는 상기 복수의 제1 감마전압들 중 하나를 상기 데이터 신호들의 최상위 비트에 따라서 상기 출력단에 전달하는 제1 스위치; 및
    상기 제2 노드와 상기 출력단 사이에 연결되며, 상기 제2 노드에 전달되는 상기 복수의 제2 감마전압들 중 하나를 상기 최상위 비트에 따라서 상기 출력단에 전달하는 제2 스위치;
    를 더 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  4. 제 3 항에 있어서, 상기 제1 및 제2 스위치는,
    상기 데이터 신호들의 하위 비트들에 따라서 동작하는 상기 스위치 회로의 스위치들보다 상대적으로 높은 전압 범위에서 구동하며,
    상기 하위 비트들에 따라서 동작하는 상기 스위치 회로의 스위치들은 접지전압과 하프 전원전압 사이의 전압 범위 또는 하프 전원전압과 전원전압 사이의 전압 범위에서 구동하고,
    상기 제1 및 제2 스위치는 상기 접지전압과 상기 전원전압 사이의 전압 범위에서 구동하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  5. 제 1 항에 있어서, 상기 스위치 회로는,
    상기 데이터 신호들의 하위 비트들에 따라서 상기 복수의 제1 감마전압들 중 하나를 전달하는 제1 NMOS 트랜지스터들;
    상기 제1 NMOS 트랜지스터들에 의해 전달되는 상기 복수의 제1 감마전압들 중 하나를 상기 데이터 신호들의 최상위 비트에 따라서 상기 제1 노드에 전달하는 제2 NMOS 트랜지스터;
    상기 하위 비트들에 따라서 상기 복수의 제2 감마전압들 중 하나를 전달하는 제1 PMOS 트랜지스터들; 및
    상기 제1 PMOS 트랜지스터들에 의해 전달되는 상기 복수의 제2 감마전압들 중 하나를 상기 최상위 비트에 따라서 상기 제2 노드에 전달하는 제2 PMOS 트랜지스터;를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  6. 제 5 항에 있어서, 상기 최상위 비트에 따라서 동작하는 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는,
    상기 하위 비트들에 따라서 동작하는 상기 제1 NMOS 트랜지스터들 및 상기 제1 PMOS 트랜지스터들 보다 상대적으로 높은 전압 범위에서 구동하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  7. 제 1 항에 있어서, 상기 제어 회로는,
    상기 데이터 신호들의 최상위 비트에 따라서 상기 제1 노드의 전압을 출력단에 전달하는 제3 NMOS 트랜지스터;
    상기 최상위 비트에 따라서 상기 제2 노드의 전압을 상기 출력단에 전달하는 제3 PMOS 트랜지스터;
    상기 제1 노드의 전압 레벨이 상기 하프 전원전압보다 높아지는 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키는 제1 다이오드; 및
    상기 제2 노드의 전압 레벨이 상기 하프 전원전압보다 낮아지는 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제2 다이오드;
    를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  8. 제 7 항에 있어서, 상기 제3 NMOS 트랜지스터 및 상기 제3 PMOS 트랜지스터는,
    상기 하위 비트들에 따라서 동작하는 상기 제1 NMOS 트랜지스터들과 상기 제1 PMOS 트랜지스터들보다 상대적으로 높은 전압 범위에서 구동하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  9. 데이터 신호들에 따라서 접지전압과 하프 전원전압 사이의 복수의 제1 감마전압들 중 하나를 제1 노드에 전달하는 제1 스위치 회로;
    상기 데이터 신호들에 따라서 상기 하프 전원전압과 전원전압 사이의 복수의제2 감마전압들 중 하나를 제2 노드에 전달하는 제2 스위치 회로;
    상기 제1 노드의 전압 레벨이 상기 하프 전원전압보다 높아지는 경우 상기 제1 노드를 상기 하프 전원전압의 레벨로 방전시키는 제1 제어 회로; 및
    상기 제2 노드의 전압 레벨이 상기 하프 전원전압보다 낮아지는 경우 상기 제2 노드를 상기 하프 전원전압의 레벨로 충전시키는 제2 제어 회로;
    를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  10. 제 9 항에 있어서, 상기 제1 제어 회로는,
    상기 제1 노드와 상기 하프 전원전압의 단자 사이에 연결되고, 상기 제1 노드의 전압 레벨이 상기 하프 전원전압보다 높아지는 경우 상기 제1 노드에서 상기 하프 전원전압 단자까지 방전 경로를 형성하는 제1 다이오드를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  11. 제 9 항에 있어서, 상기 제2 제어 회로는,
    상기 하프 전원전압의 단자와 상기 제2 노드 사이에 연결되며, 상기 제2 노드의 전압 레벨이 상기 하프 전원전압보다 낮아지는 경우 상기 하프 전원전압의 상기 단자에서 상기 제2 노드까지 충전 경로를 형성하는 제2 다이오드를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  12. 제 9 항에 있어서,
    상기 제1 스위치 회로는,
    상기 데이터 신호들의 하위 비트들에 따라서 상기 복수개의 제1 감마전압들 중 하나를 전달하는 제1 NMOS 트랜지스터들; 및
    상기 제1 NMOS 트랜지스터들에 의해 전달되는 상기 복수개의 제1 감마전압들 중 하나를 상기 데이터 신호들의 최상위 비트에 따라서 상기 제1 노드에 전달하는 제2 NMOS 트랜지스터;를 포함하고,
    상기 제2 스위치 회로는,
    상기 하위 비트들에 따라서 상기 복수개의 제2 감마전압들 중 하나를 전달하는 제1 PMOS 트랜지스터들; 및
    상기 제1 PMOS 트랜지스터들에 의해 전달되는 상기 복수개의 제2 감마전압들 중 하나를 상기 최상위 비트에 따라서 상기 제2 노드에 전달하는 제2 PMOS 트랜지스터;를 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  13. 제 12 항에 있어서,
    상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는, 상기 하위 비트들에 따라서 동작하는 상기 제1 NMOS 트랜지스터들 및 상기 제1 PMOS 트랜지스터들 보다 상대적으로 높은 전압 범위에서 구동하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  14. 제 9 항에 있어서,
    상기 제1 노드에 전달되는 상기 복수개의 제1 감마전압들 중 하나를 상기 데이터 신호들의 최상위 비트에 따라서 출력단에 전달하는 제3 NMOS 트랜지스터로; 및
    상기 제2 노드에 전달되는 상기 복수개의 제2 감마전압들 중 하나를 상기 최상위 비트에 따라서 상기 출력단에 전달하는 제3 PMOS 트랜지스터;
    를 더 포함하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
  15. 제 14 항에 있어서,
    상기 제3 NMOS 트랜지스터 및 제3 PMOS 트랜지스터는, 상기 제1 및 제2 스위치 회로에서 상기 데이터 신호들의 하위 비트들에 따라서 동작하는 제1 NMOS 트랜지스터들 및 제1 PMOS 트랜지스터들 보다 상대적으로 높은 전압 범위에서 구동하는 디스플레이 구동 장치의 디지털 아날로그 컨버터.
KR1020170167748A 2017-12-07 2017-12-07 디스플레이 구동 장치의 디지털 아날로그 컨버터 Active KR102428998B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170167748A KR102428998B1 (ko) 2017-12-07 2017-12-07 디스플레이 구동 장치의 디지털 아날로그 컨버터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170167748A KR102428998B1 (ko) 2017-12-07 2017-12-07 디스플레이 구동 장치의 디지털 아날로그 컨버터

Publications (2)

Publication Number Publication Date
KR20190067623A true KR20190067623A (ko) 2019-06-17
KR102428998B1 KR102428998B1 (ko) 2022-08-03

Family

ID=67064497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170167748A Active KR102428998B1 (ko) 2017-12-07 2017-12-07 디스플레이 구동 장치의 디지털 아날로그 컨버터

Country Status (1)

Country Link
KR (1) KR102428998B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050102746A (ko) * 2004-04-21 2005-10-27 삼성에스디아이 주식회사 디스플레이 패널구동을 위한 영전압 스위칭 직류-직류컨버터
KR20060133710A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 클록 레벨 시프터 및 이를 포함하는 평판 표시 장치
KR20170015749A (ko) * 2015-07-31 2017-02-09 삼성디스플레이 주식회사 데이터 드라이버 및 이를 포함하는 표시 장치
KR20170087832A (ko) * 2016-01-21 2017-07-31 주식회사 실리콘웍스 디스플레이 장치의 소스 드라이버

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050102746A (ko) * 2004-04-21 2005-10-27 삼성에스디아이 주식회사 디스플레이 패널구동을 위한 영전압 스위칭 직류-직류컨버터
KR20060133710A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 클록 레벨 시프터 및 이를 포함하는 평판 표시 장치
KR20170015749A (ko) * 2015-07-31 2017-02-09 삼성디스플레이 주식회사 데이터 드라이버 및 이를 포함하는 표시 장치
KR20170087832A (ko) * 2016-01-21 2017-07-31 주식회사 실리콘웍스 디스플레이 장치의 소스 드라이버

Also Published As

Publication number Publication date
KR102428998B1 (ko) 2022-08-03

Similar Documents

Publication Publication Date Title
JP5491319B2 (ja) 表示ドライバ回路
JP4769108B2 (ja) 出力バッファ回路
US8154323B2 (en) Output driver operable over wide range of voltages
US9520869B2 (en) Analog multiplexer
US7872499B2 (en) Level shift circuit, and driver and display system using the same
JP5530344B2 (ja) レベルシフト回路及びそれを備えた駆動回路
US6885723B2 (en) Shift-register circuit
US8519747B2 (en) Driver and high voltage drive circuit including the same
US6992511B2 (en) Output buffer circuit
US9001104B2 (en) Shift register circuit
TWI390540B (zh) 移位暫存器及其控制方法
US10937359B2 (en) Source driver and display apparatus including the same
KR20170100923A (ko) 디스플레이 구동 장치
US11081042B2 (en) Gate driving unit, driving method thereof, gate driving circuit and display device
US20170272076A1 (en) Semiconductor integrated circuit device
US20120256675A1 (en) Input reference voltage generating method and integrated circuit using the same
US8471803B2 (en) Level shifters including circuitry for reducing short circuits and display devices using the same
US11308842B2 (en) Display driving apparatus and current bias circuit thereof
US20110156753A1 (en) Dual loop level shifter
US8749266B2 (en) Data output circuit responsive to calibration code and on die termination code
US8493100B2 (en) Output driver
US20110164026A1 (en) Charge pump circuits and apparatuses having the same
KR20190067623A (ko) 디스플레이 구동 장치의 디지털 아날로그 컨버터
US20110133562A1 (en) Level shifter
US8811096B2 (en) Output driver circuit and semiconductor storage device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171207

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201201

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20171207

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220112

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220629

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220801

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220801

End annual number: 3

Start annual number: 1

PG1601 Publication of registration