KR20170087832A

KR20170087832A - 디스플레이 장치의 소스 드라이버

Info

Publication number: KR20170087832A
Application number: KR1020170007897A
Authority: KR
Inventors: 이재관
Original assignee: 주식회사 실리콘웍스
Priority date: 2016-01-21
Filing date: 2017-01-17
Publication date: 2017-07-31
Also published as: CN106997752A; CN106997752B

Abstract

본 발명은 아날로그 컨버터의 지연을 해소하는 디스플레이 장치의 소스 드라이버를 개시하며, 디지털-아날로그 컨버터에 감마 전압을 제공하는 감마 라인들 중 일부를 저항값이 작도록 넓은 폭으로 설계하고, 디지털 아날로그 컨버터는 디스플레이 데이터에 대응하는 레벨로 제1 감마 전압을 구동하기 전에 인접한 저항값이 작은 감마 라인을 선택하여 제2 감마 전압을 구동하여 지연 시간을 해소할 수 있다.

Description

디스플레이 장치의 소스 드라이버{SOURCE DRIVER FOR DISPLAY APPARATUS}

본 발명은 소스 드라이버에 관한 것이며, 보다 상세하게는 디지털 아날로그 컨버터의 출력 지연을 해소하는 디스플레이 장치의 소스 드라이버에 관한 것이다.

평판 디스플레이 장치는 디스플레이 패널에 표시하기 위한 소스 신호를 제공하는 소스 드라이버를 구비하며, 소스 드라이버는 외부 소스로부터 제공되는 디스플레이 데이터에 대응하는 소스 신호를 디스플레이 패널에 제공한다.

디스플레이 패널은 액정디스플레이 패널(LCD 패널)이나 발광다이오드 패널(LED 패널) 등으로 구성될 수 있다. 이 중 LCD 패널은 화소 별 액정의 광학적 셔터 작용에 의하여 화면을 표시하는 것이고, LED 패널은 화소 별 발광다이오드의 발광에 의하여 화면을 표시하는 것이다.

최근 디스플레이 장치는 고해상도를 갖도록 요구되며, 해상도가 높을수록 화소 별 또는 수평 라인 별 구동 시간이 짧아진다. 그러므로, 상기와 같이 짧아지는 구동 시간을 충족하기 위하여 소스 드라이버는 출력 지연 특히 디지털 아날로그 컨버터의 출력 지연을 해소해야 한다. 그러나, 소스 드라이버는 출력 지연을 해소하기 위한 설계에 어려움이 있다.

특히, 소스 드라이버나 디지털 아날로그 컨버터 자체의 지연 시간은 디스플레이 패널의 로드(Load)와 별개로 IC 내부에서 극복해야 하는 요소이다.

본 발명의 목적은 감마 라인들 중 일부를 저항값이 작도록 넓은 폭으로 설계하고 저항값이 작은 감마 라인을 이용함으로써 소스 드라이버에 구성되는 디지털 아날로그 컨버터의 출력 지연을 해소함에 있다.

본 발명의 다른 목적은 하나의 그룹에 포함된 감마 라인들 중 하나를 저항값이 작도록 구성하고, 저항값이 작은 감마 라인을 코스(Coarse) 구동한 후 디스플레이 데이터에 해당하는 감마 전압을 파인(Fine) 구동함으로써 디지털 아날로그 컨버터의 출력 지연을 해소함에 있다.

본 발명의 또다른 목적은 디스플레이 데이터에 대응하는 그룹에 대응하는 기준 감마 전압들을 이용하여 특정 레벨의 보간 전압을 코스(Coarse) 구동한 후 디스플레이 데이터에 해당하는 감마 전압을 파인(Fine) 구동함으로써 디지털 아날로그 컨버터의 출력 지연을 해소함에 있다.

본 발명의 디스플레이 장치의 소스 드라이버는, 감마 전압들을 제공하는 복수 개의 감마 라인에 연결되며, 디스플레이 데이터에 해당하는 제1 감마 전압을 선택하여 구동하는 디코더; 및 상기 디코더의 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함하며, 상기 복수 개의 감마 라인 중 연속된 계조값에 대응하는 감마 전압들을 제공하는 복수 개의 감마 라인들을 하나의 그룹으로 구분하고, 상기 그룹에 포함되는 상기 복수 개의 감마 라인 중 제2 감마 라인은 다른 감마 라인들보다 넓은 선폭을 가짐으로써 상기 다른 감마 라인들보다 작은 저항값을 가지며, 상기 디코더는 상기 그룹에 해당하는 상기 디스플레이 데이터에 대응하여 상기 제2 감마 라인의 제2 감마 전압을 선택하여 구동한 후 상기 디스플레이 데이터에 해당하는 제1 감마 라인의 상기 제1 감마 전압을 선택하여 구동함을 특징으로 한다.

또한, 본 발명의 디스플레이 장치의 소스 드라이버는, 기준 감마 전압들을 제공하는 복수 개의 기준 감마 라인에 연결되며, 복수 개의 전달 라인을 구비하고, 디스플레이 데이터에 대응하여 제1 기준 감마 전압을 상기 복수 개의 전달 라인에 제공하거나 상기 제1 기준 감마 전압과 상기 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 전압을 상기 복수 개의 전달 라인에 분산하여 제공함으로써 제1 감마 전압을 결정하는 디코더; 및 상기 복수 개의 전달 라인을 통하여 인가되는 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함함을 특징으로 한다.

또한, 본 발명의 디스플레이 장치의 소스 드라이버는, 제1 범위 내의 연속된 계조 값에 대응하는 감마 전압들을 제공하는 제1 그룹의 복수 개의 감마 라인과 상기 제1 범위와 다른 제2 범위 내의 기준 감마 전압들을 제공하는 제2 그룹의 복수 개의 기준 감마 라인들에 연결되며, 복수 개의 전달 라인을 구비하고, 디스플레이 데이터에 해당하는 제1 감마 전압을 결정하는 디코더; 및 상기 복수 개의 전달 라인을 통하여 인가되는 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함하며, 상기 제1 그룹에 포함되는 상기 복수 개의 감마 라인 중 제2 감마 라인은 다른 감마 라인들보다 넓은 선폭을 가짐으로써 상기 다른 감마 라인들보다 작은 저항값을 가지며, 상기 디코더는 상기 제1 범위에 해당하는 상기 디스플레이 데이터에 대응하여 상기 제2 감마 라인의 제2 감마 전압을 상기 복수 개의 상기 전달 라인에 제공하여 상기 제2 감마 전압을 구동한 후 상기 디스플레이 데이터에 해당하는 제1 감마 라인의 상기 제1 감마 전압을 상기 복수 개의 상기 전달 라인에 제공하여 상기 제1 감마 전압을 구동하며, 상기 제2 범위에 해당하는 상기 디스플레이 데이터에 대응하여 제1 기준 감마 전압을 상기 복수 개의 전달 라인에 제공하거나 상기 제1 기준 감마 전압과 상기 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 전압을 상기 복수 개의 전달 라인에 분산하여 제공함으로써 상기 제1 감마 전압을 결정함을 특징으로 한다.

본 발명은 감마 전압들을 전달하는 감마 라인들 중 일부를 저항값이 작도록 넓은 폭으로 설계하고 디스플레이 데이터에 해당하는 감마 전압을 구동하기 전 저항값이 작은 감마 라인을 먼저 구동함으로써 디지털 아날로그 컨버터가 디스플레이 데이터에 해당하는 감마 전압을 빠르게 구동하고 소스 드라이버의 출력 지연을 해소할 수 있다.

본 발명은 디스플레이 데이터에 해당하는 감마 전압을 선택하는 디지털 아날로그 컨버터에서 하나의 그룹에 포함된 감마 라인들 중 저항값이 작은 감마 라인을 코스(Coarse) 구동한 후 디스플레이 데이터에 해당하는 감마 전압을 파인(Fine) 구동함으로써 디지털 아날로그 컨버터와 소스 드라이버의 출력 지연을 해소할 수 있다.

본 발명은 디스플레이 데이터에 해당하는 감마 전압을 선택하는 디지털 아날로그 컨버터에서 기준 감마 전압들을 이용하여 특정 레벨의 보간 전압을 코스(Coarse) 구동한 후 디스플레이 데이터에 해당하는 감마 전압을 파인(Fine) 구동함으로써 디지털 아날로그 컨버터와 소스 드라이버의 출력 지연을 해소할 수 있다.

도 1은 본 발명의 디스플레이 장치의 소스 드라이버를 예시한 도면.
도 2는 소스 구동 모듈의 디지털 아날로그 컨버터의 일 실시예를 예시한 회로도.
도 3은 도 2의 실시예에 적용되는 감마 라인들의 레이아웃을 예시한 도면.
도 4 내지 도 7은 도 2의 실시예에 의한 감마 전압의 구동 방법을 설명하는 도면들.
도 8은 소스 구동 모듈의 디지털 아날로그 컨버터의 다른 실시예를 예시한 회로도.
도 9는 도 8의 실시예에 적용되는 감마 라인들의 레이아웃 및 보간 전압을 설명하기 위한 도면.
도 10은 소스 구동 모듈의 디지털 아날로그 컨버터의 또다른 실시예를 예시한 회로도.
도 11은 도 10의 실시예에 적용되는 감마 라인들의 에이아웃을 설명하기 위한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.

디스플레이 장치의 소스 드라이버(100)는 외부 소스(도시되지 않음)에서 제공되는 디스플레이 데이터를 수신하며, 디플레이 데이터에 대응하는 소스 신호들을 생성하고, 소스 신호들을 다수의 채널을 통하여 출력한다.

도 1을 참조하면, 소스 드라이버(100)는 소스 구동 모듈(102)과 감마 회로(108)를 포함하며 하나의 칩으로 제작된다. 예시적으로 소스 드라이버(100)는 감마 회로(108)를 칩의 센터에 배치하고, 감마 회로(108)의 양측에 소스 구동 모듈들(102)를 배치한다.

소스 구동 모듈(102)은 감마 회로(108)에서 제공되는 감마 전압들 중 디스플레이 데이터에 대응하는 것을 선택하여 구동함으로써 소스 신호를 출력하며, 이를 위하여 래치, 레벨 시프터, 디지털 아날로그 컨버터 및 출력 버퍼를 포함한다.

래치는 시리얼로 입력되는 다수의 비트를 포함하는 디스플레이 데이터를 래치하여 패러럴로 제공하기 위한 것이고, 레벨 시프터는 래치에서 디스플레이 데이터의 레벨을 디지털 아날로그 컨버터의 입력 사양에 맞도록 조절하기 위한 것이다.

디지털 아날로그 컨버터는 디스플레이 데이터 DATA<7:0>에 해당하는 감마 전압을 선택하여 출력 버퍼로 출력하기 위한 것이다. 이를 위한 디지털 아날로그 컨버터는 도 2를 참조하여 후술한다.

출력 버퍼는 디지털 아날로그 컨버터에서 출력되는 소스 전압을 디스플레이 패널에 제공하기 위한 것이다.

상기한 래치, 디지털 아날로그 컨버터 및 출력 버퍼는 소스 드라이버의 각 채널 별로 구성되며, 각 채널 별로 소스 전압이 디스플레이 패널로 출력된다.

감마 회로(108)는 디스플레이 데이터에 대응한 감마 전압들을 양측의 소스 구동 모듈(102)로 제공하며, 감마 전압들은 감마 회로(108)와 소스 구동 모듈(102)에 걸쳐서 형성된 감마 라인들(VGLs)을 통하여 소스 구동 모듈(102)의 전체 채널에 대하여 제공된다.

감마 회로(108)는 계조 별 감마 전압들을 제공한다. 예시적으로 256 계조인 경우 256 계조를 표현하기 위한 256개의 감마 전압이 도 2 및 도 3과 같이 감마 라인들(VGLs)을 통하여 감마 회로(108)에서 소스 구동 모듈(102)로 제공된다. 이와 달리, 256 계조를 표현하기 위한 64 개의 기준 감마 전압이 도 8 및 도 9와 같이 감마 라인들(VGLs)을 통하여 감마 회로(106)에서 소스 구동 모듈(102)로 제공된다.

도 2 및 도 3의 실시예는 256 개의 감마 전압이 소스 구동 모듈(102)에 포함되는 디지털 아날로그 컨버터에 제공되는 것으로 설명한다. 도2는 디코더(10)와 버퍼(12)를 포함하는 디지털 아날로그 컨버터를 예시한다.

도 2에서, 디코더(10)는 복수 개의 감마 라인 …, VGL<M+4>, … VGL<N>, VGL<N-1>, …를 통하여 감마 전압들 … VG<M+4>, … VG<N>, VG<N-1>, …을 제공받으며, 디스플레이 데이터 DATA<7:0>에 해당하는 감마 전압 Vin을 선택하여 구동하도록 구성된다. 그리고, 버퍼(12)는 감마 전압 Vin을 구동하여 소스 전압 Vout으로 출력하도록 구성된다.

도 3은 복수 개의 감마 라인 …, VGL<M+4>, … VGL<N>, VGL<N-1>, … 중 연속된 계조값에 대응하며 하나의 그룹으로 구분되는 4 개의 감마 라인 VGL<N+3>, VGL<N+2>, VGL<N+1>, VGL<N>을 예시하며, 4 개의 감마 라인 VGL<N+3>, VGL<N+2>, VGL<N+1>, VGL<N>은 4 개의 감마 전압VG<N+3>, VG<N+2>, VG<N+1>, VG<N>을 제공한다.

하나의 그룹에 포함되는 복수 개의 감마 라인 VGL<N+3>, VGL<N+2>, VGL<N+1>, VGL<N> 중, 감마 라인 VGL<N+2>은 도 3과 같이 다른 감마 라인들 VGL<N+3>, VGL<N+1>, VGL<N>보다 넓은 선폭을 갖도록 형성됨으로써 다른 감마 라인들 VGL<N+3>, VGL<N+1>, VGL<N>보다 작은 저항값을 갖는다. 다른 감마 라인들 VGL<N+3>, VGL<N+1>, VGL<N>은 감마 라인 VGL<N+2>보다 좁으면서 동일한 폭을 갖도록 설계된다.

본 발명의 실시예는 복수 개의 감마 라인 …, VGL<M+4>, … VGL<N>, VGL<N-1>, …을 복수의 그룹으로 구분하며, 각 그룹은 다른 감마 라인들보다 넓은 선폭을 갖는 하나의 감마 라인을 포함하도록 구성될 수 있다.

상기한 구성에 의하여, 디코더(10)는 디스플레이 데이터 DATA<7:0>에 대응하는 그룹에 해당하는 미리 정해진 감마 라인 VGL<N+2>의 감마 전압 VG<N+2>을 선택하여 구동한 후 디스플레이 데이터 DATA<7:0>에 해당하는 감마 라인의 감마 전압을 선택하여 구동한다.

디스플레이 데이터 DATA<7:0>는 코스 데이터(Coarse Data)와 파인(Fine data)를 포함하는 것으로 정의할 수 있으며, 예시적으로 디스플레이 데이터 DATA<7:0>의 상위 5비트 DATA<7:2>는 코스 데이터로 정의할 수 있고, 하위 2비트 DATA<1:0>는 파인 데이터로 정의할 수 있다. 5비트의 코스 데이터는 64개의 그룹으로 256개의 감마 라인들을 구분할 수 있다.

디코더(10)는 코스 데이터 DATA<7:2>에 의하여 그룹을 선택하며 파인 데이터 DATA<1:0>에 의하여 그룹에 포함된 특정 전압들을 선택할 수 있다. 2비트의 파인 데이터는 그룹에 포함된 4 개의 감마 라인들을 구분할 수 있다.

도 4를 참조하여, 본 발명의 디코더(10)가 디스플레이 데이터 DATA<7:0>에 대응하여 감마 전압 VG<N>을 선택 및 출력하기 위한 동작을 설명한다.

디코더(10)는 데이터 DATA <7:0>가 입력되면 코스 데이터 DATA<7:2>를 인식하고 코스 데이터 DATA<7:2>에 대응하는 그룹에 포함된 감마 라인들 VGL<N+3>, VGL<N+2>, VGL<N+1>, VGL<N> 중 저항값이 작은 넓은 폭의 감마 라인 VGL<N+2>의 감마 전압 VG<N+2>을 선택하고 감마 전압 VG<N+2>을 목표로 감마 전압 Vin을 구동한다. 이때는 코스 페이즈(Coarse Phase)라 정의한다. 코스 페이즈에 디코더(10)에 의해 선택되는 감마 전압은 제2 감마 전압으로 이해될 수 있다.

미리 설정된 일정 시간 후, 디코더(10)는 파인 데이터 DATA<1:0>에 해당하는 감마 라인 VGL<N>의 감마 전압 VG<N>을 선택하고 감마 전압 VG<N>을 목표로 감마 전압 Vin을 구동한다. 이때는 파인 페이즈(Fine Phase)라 정의한다. 파인 페이즈에 디코더(10)에 의해 선택되는 감마 전압은 제1 감마 전압으로 이해될 수 있다.

코스 페이즈에 디코더(10)에 의해 선택된 감마 전압 VG<N+2>은 작은 저항값을 갖는 감마 라인 VGL<N+2>을 통하여 제공되므로 짧은 시간에 상승할 수 있다.

그러므로, 디코더(10)는 본 발명의 실시예와 같이 코스 페이즈에서 짧은 시간에 감마 전압 VG<N+2>으로 코스 구동한 후 파인 페이즈에서 감마 전압 VG<N>으로 파인 구동함으로써 저항값이 큰 감마 라인 VGL<N>의 감마 전압 VG<N>만을 구동하는 경우보다 상대적으로 짧은 시간에 목표 레벨의 감마 전압 Vin에 도달할 수 있다.

도 5는 본 발명의 디코더(10)에 의하여 감마 전압 VG<N+1>을 선택 및 출력하기 위한 코스 구동 및 파인 구동을 예시한 것이고, 도 6은 본 발명의 디코더(10)에 의하여 감마 전압 VG<N+2>을 선택 및 출력하기 위한 코스 구동 및 파인 구동을 예시한 것이며, 도 7은 본 발명의 디코더(10)에 의하여 감마 전압 VG<N+3>을 선택 및 출력하기 위한 코스 구동 및 파인 구동을 예시한 것이다.

도 5 내지 도 7을 살펴보면, 본 발명의 디코더(10)는 코스 페이즈 구간에서 감마 전압 VG<N+2>을 목표로 짧은 지연 시간을 가지면서 상승하고 파인 페이즈 구간에서 감마 전압 VG<N+2> 레벨에서 목표 전압인 감마 전압 VG<N+1>, VG<N+2> 및 VG<N+3> 으로 각각 하강, 유지 또는 상승한다.

상기한 본 발명의 실시예에 의하여 버퍼(12)에 입력되는 감마 전압 Vin이 데이터 DATA<7:0>에 해당하는 전압 레벨로 상승하는데 필요한 지연 시간이 줄어들 수 있다.

그러므로, 소스 드라이버의 디지털 아날로그 컨버터 및 소스 드라이버는 화소 별 그리고 수평 라인 별 짧은 구동 시간을 요구하는 고해상도 디스플레이 장치에 적용되는 경우 짧은 지연시간을 갖도록 출력 신호 Vout을 출력할 수 있다.

또한, 본 발명은 예시적으로 256 계조에 대응하는 64 개의 기준 감마 전압이 기준 감마 라인들을 통하여 감마 회로(106)에서 소스 구동 모듈(102)로 제공되는 경우 디지털 아날로그 컨버터의 출력 지연을 개선하기 위하여 도 8 및 도 9와 같이 실시될 수 있다.

이를 위하여 디코더(10)는 64 개의 기준 감마 전압들을 제공받도록 64 개의 기준 감마 라인 …, VGL<N+4>, VGL<N>, VGL<N-4>, …이 연결되며 4 개의 전달 라인 Vin<3:0>을 구비하도록 구성된다.

디코더(10)는 디스플레이 데이터 DATA<7:0>에 대응하여 제1 기준 감마 전압을 상기 복수 개의 전달 라인에 제공하거나 상기 제1 기준 감마 전압과 상기 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 전압을 상기 복수 개의 전달 라인에 분산하여 제공함으로써 4 개의 전달 라인 Vin<3:0>을 통하여 버퍼(12)에 전달되는 제1 감마 전압을 결정할 수 있다.

도 8 및 도 9의 실시예의 설명에서, 제1 기준 감마 전압과 제2 기준 감마 전압은 인접한 계조값을 갖는 것으로 설명될 수 있고, 제1 기준 감마 전압이 제2 기준 감마 전압보다 한 레벨 낮은 계조값을 갖는 것으로 정의될 수 있다. 예시적으로, 후술되는 감마 전압 VG<N>이 제1 기준 감마 전압으로 이용되는 경우, 제2 기준 감마 전압은 감마 전압 VG<N+4>로 이해될 수 있다.

또한, 도 8 및 도 9의 실시예에서, 코스 페이즈에서 버퍼(12)의 입력측에 인가되고 구동되는 감마 전압은 제2 감마 전압이러 정의하고, 파인 페이즈에서 버퍼(12)의 입력측에 인가되고 구동되는 감마 전압은 제1 감마 전압이라 정의할 수 있다.

버퍼(12)는 4 개의 전달 라인 Vin<3:0>을 통하여 인가되는 제1 감마 전압을 구동하여 소스 전압(Vout)으로 출력한다.

디코더(10)는 버퍼(12)에 인가되는 감마 전압을 결정하기 위하여 제1 기준 감마 전압을 4 개의 전달 라인 Vin<3:0>에 공통으로 적용하여 전달하거나 제1 기준 감마 전압과 제2 기준 감마 전압을 4 개의 전달 라인 Vin<3:0>에 분산하여 전달할 수 있다.

이때, 디코더(10)는 높은 계조 레벨의 감마 전압일수록 제2 기준 감마 전압을 출력하는 전달 라인의 수를 증가시키도록 출력이 설정된다.

이에 대하여 표1을 참조하여 설명한다.

Vout	Vin<3>	Vin<2>	Vin<1>	Vin<0>	DATA<7:0>
Vout	Vin<3>	Vin<2>	Vin<1>	Vin<0>	MSB	LSB
VG<N>	VG<N>	VG<N>	VG<N>	VG<N>	XXXXX	00
VG<N+1>	VG<N>	VG<N>	VG<N>	VG<N+4>	XXXXX	01
VG<N+2>	VG<N>	VG<N>	VG<N+4>	VG<N+4>	XXXXX	10
VG<N+3>	VG<N>	VG<N+4>	VG<N+4>	VG<N+4>	XXXXX	11
VG<N+4>	VG<N+4>	VG<N+4>	VG<N+4>	VG<N+4>	XXXXY	00

상기한 <표 1>에서 제1 기준 감마 전압 VG<N>과 제2 기준 감마 전압 VG<N+4> 사이에 형성할 보간 전압(Interpolated Voltage)은 VG<N+1>, VG<N+2>, VG<N+3>으로 정의된다. 버퍼(12)가 제1 기준 감마 전압 VG<N>을 소스 전압 Vout으로 출력하기 위하여, 디코더(10)는 4 개의 전달 라인 Vin<3:0>에 각각 제1 기준 감마 전압 VG<N>을 제공한다.

그리고, 버퍼(12)가 보간 전압 VG<N+1>을 소스 전압 Vout으로 출력하기 위하여, 디코더(10)는 3 개의 전달 라인 Vin<3:>, Vin<2>, Vin<1>에 각각 제1 기준 감마 전압 VG<N>을 제공하고 1 개의 전달 라인 Vin<0>에 제2 기준 감마 전압 VG<N+4>을 제공한다. 버퍼(12)에 인가되는 전압은 4 개의 전달 라인 Vin<3:0>에 분산 공급되는 전압들의 평균으로 결정될 수 있으며, 그 결과 보간 전압 V<N+1>이 버퍼(12)에 인가되고, 버퍼(12)는 보간 전압 V<N+1>을 구동하여 소스 전압 Vout을 출력할 수 있다.

그리고, 버퍼(12)가 보간 전압 VG<N+2>를 소스 전압 Vout으로 출력하기 위하여, 디코더(10)는 2 개의 전달 라인 Vin<3:>, Vin<2>에 각각 제1 기준 감마 전압 VG<N>을 제공하고 2 개의 전달 라인 Vin<1>, Vin<0>에 제2 기준 감마 전압 VG<N+4>을 각각 제공한다. 그 결과 보간 전압 V<N+2>이 버퍼(12)에 인가되고, 버퍼(12)는 보간 전압 V<N+2>를 구동하여 소스 전압 Vout을 출력할 수 있다.

그리고, 버퍼(12)가 보간 전압 VG<N+3>를 소스 전압 Vout으로 출력하기 위하여, 디코더(10)는 1 개의 전달 라인 Vin<3:> 에 제1 기준 감마 전압 VG<N>을 제공하고 3 개의 전달 라인 Vin<2>, Vin<1>, Vin<0>에 제2 기준 감마 전압 VG<N+4>을 각각 제공한다. 그 결과 보간 전압 V<N+3>이 버퍼(12)에 인가되고, 버퍼(12)는 보간 전압 V<N+3>를 구동하여 소스 전압 Vout을 출력할 수 있다.

도 8 및 도 9의 실시예도 코스 페이즈에서 디스플레이 데이터의 상위 비트에 대응하여 제1 기준 감마 전압과 제2 기준 감마 전압 사이의 보간 전압으로 제2 감마 전압을 구동하고, 파인 페이즈에서 데이터의 하위 비트에 해당하는 목표 레벨의 제1 기준 감마 전압 또는 보간 전압으로 제1 감마 전압을 구동하도록 실시될 수 있다.

보다 구체적으로, 디코더(10)는 코스 페이즈와 파인 페이즈를 순차적으로 수행한다.

디코더(10)는 디스플레이 데이터 DATA<7:0>에 포함된 코스 데이터에 대응하여 전달 라인들 Vin<3:0>에 제1 기준 감마 전압 V<N>과 제2 기준 감마 전압 V<N+4>을 제1 조합으로 제공하여 제1 기준 감마 전압과 제2 기준 감마 전압 사이의 보간 전압을 제2 감마 전압으로 버퍼(10)에 인가하는 코스 페이즈를 수행한다.

여기에서, 제1 조합은 미리 설정된 보간 전압을 위한 것으로 정의될 수 있으며, 예시적으로, 코스 페이즈에서 보간 전압 VG<N2+2>이 설정된 경우, 제1 조합은 2 개의 전달 라인 Vin<3:>, Vin<2>에 각각 제1 기준 감마 전압 VG<N>을 제공하고 2 개의 전달 라인 Vin<1>, Vin<0>에 제2 기준 감마 전압 VG<N+4>을 각각 제공하는 것으로 설명될 수 있다.

코스 페이즈에서 설정되는 제2 감마 전압을 출력하기 위하여 선택되는 보간 전압 VG<M+2>은 가장 작은 지연 시간을 갖는 것으로 설정될 수 있다. 4 개의 전달 라인들 Vin<3:0> 각각은 기생 캐패시터의 영향에 의해 입력 전압에 대응한 고유의 지연 시간을 갖는다. 각 보간 전압에 대한 지연 시간은 4 개의 전달 라인들 Vin<3:0>에 작용하는 기생 캐패시터의 영향이 복합되어 결정될 수 있다. 그 영향으로, 제1 기준 감마 전압 VG<N>과 제2 기준 감마 전압 VG<N+4> 사이의 3 개의 보간 전압 <VG<N+1>, VG<N+2>, VG<N+3> 중 VG<N+2>의 지연 시간이 가장 작게 나타날 수 있으며, VG<N+2>가 코스 페이즈를 위한 보간 전압으로 이용될 수 있다.

상기한 코스 페이즈를 수행한 후, 디코더(10)는 디스플레이 데이터 DATA<7:0>에 포함된 파인 데이터에 대응하여 전달 라인들 Vin<3:0>에 제1 기준 감마 전압 VG<N>과 제2 기준 감마 전압 VG<N+4>을 제2 조합으로 제공하여 제1 감마 전압을 버퍼(12)에 인가하는 파인 페이즈를 수행한다.

코스 페이즈를 위하여, 디코더(10)는 상위 비트들 DATA<7:2>을 코스 데이터로 인식할 수 있다. 즉, 디코더(10)는 코스 데이터 DATA<7:2>를 인식하여 코스 구동을 위한 제2 감마 전압으로 보간 전압 VG<N+2>을 선택할 수 있다. 그리고, 파인 페이즈를 위하여 디코더(10)는 하위 비트들 DATA<1:0>을 파인 데이터로 인식할 수 있다. 즉, 디코더(10)는 파인 데이터 DATA<1:0>를 인식하여 파인 구동을 위한 제1 감마 전압으로 제1 기준 감마 전압 VG<N>과 보간 전압들 VG<N+1>, VG<N+2>, VG<N+3> 중 하나를 선택할 수 있다.

그러므로, 디코더(10)는 데이터 DATA <7:0>가 입력되면 코스 데이터 DATA<7:2>에 대응하는 제2 감마 전압으로 보간 전압 VG<N+2>을 생성하기 위하여 4 개의 전달 라인들 Vin<3:0>에 VG<N> , VG<N>, VG<N+4> 및 VG<N+4>를 출력하고, 버퍼(12)는 4 개의 입력 Vin<3:0> 즉 VG<N>, VG<N>, VG<N+4> 및 VG<N+4>에 의하여 생성되는 보간 전압 VG<N+2>을 구동하여 출력한다. 그리고, 일정 시간 후 디코더(10)는 파인 데이터 DATA<1:0>에 해당하는 제1 감마 전압으로 제1 기준 감마 전압 VG<N>과 보간 전압들 VG<N+1>, VG<N+2>, VG<N+3> 중 하나를 생성하기 위하여 4 개의 전달 라인들 Vin<3:0>의 전압들을 변경 또는 유지하여 하고, 버퍼(12)는 4 개의 입력 Vin<3:0> 즉 VG<N>, VG<N>, VG<N+4> 및 VG<N+4>에 의하여 생성되는 제1 감마 전압을 구동하여 소스 전압 Vout으로 출력한다.

그러므로, 도 8 및 도 9의 실시예에서도 디코더(10)는 코스 구동과 파인 구동을 순차적으로 수행하며, 버퍼(12)에 전달되는 제1 감마 전압을 목표하는 레벨로 상승시키는데 필요한 지연 시간이 줄어들 수 있다.

또한, 본 발명은 도 2 및 도 3의 실시예와 도 8 및 도 9의 실시예를 병합하여 도 10 및 도 11과 같이 실시될 수 있다.

이를 위하여, 디코더(10)는 제1 범위 내의 연속된 계조 값에 대응하는 감마 전압들을 제공하는 제1 그룹의 복수 개의 감마 라인과 제1 범위와 다른 제2 범위 내의 기준 감마 전압들을 제공하는 제2 그룹의 복수 개의 기준 감마 라인들에 연결되며, 복수 개의 전달 라인 Vin<3:0>을 구비하고, 디스플레이 데이터 DATA <7:0>에 해당하는 제1 감마 전압을 결정하도록 구성된다.

그리고, 버퍼(12)는 전달 라인들 Vin<3:0>을 통하여 인가되는 제1 감마 전압을 구동하여 소스 전압 Vout으로 출력하도록 구성된다.

상기한 구성에서 제1 범위에 포함되는 복수 개의 감마 라인은 도 10 및 도 11의 VGL<255>~VGL<246>으로 예시될 수 있으며, 제1 그룹의 감마 라인들은 VGL<255>~VGL<251>로 예시될 수 있다.

여기에서, 상기와 같이 제1 그룹으로 예시한 감마 라인들은 VGL<255>~VGL<251> 중 제2 감마 라인은 VGL<253>으로 예시될 수 있으며, 감마 라인 VGL<252>은 제1 그룹의 다른 감마 라인들보다 넓은 선폭을 가짐으로써 다른 감마 라인들보다 작은 저항값을 갖도록 구성된다.

그리고, 상기한 구성에서 제2 범위에 포함되는 복수 개의 기준 감마 라인들은 도 10 및 도 11의 기준 감마 라인들 VGL<N+4>, VGL<N>, VGL<N-4>로 예시될 수 있으며, 기준 감마 라인 VGL<N+4>의 감마 전압 VG<N+4>와 기준 감마 라인 VGL<N>의 감마 전압 VG<N> 사이의 보간 전압은 각각 VG<N+3>, VG<N+2>, VG<N+1>로 표시되고, 기준 감마 라인 VGL<N>의 감마 전압 VG<N>과 기준 감마 라인 VGL<N-4>의 감마 전압 VG<N-4> 사이의 보간 전압은 각각 VG<N-1>, VG<N-2>, VG<N-3>로 표시된다.

디코더(10)는 제1 범위에 해당하는 디스플레이 데이터 DATA <7:0>에 대응하여 도 2 및 도 3의 실시예와 같이 제2 감마 라인(예시적으로 VGL<253>)의 제2 감마 전압(예시적으로 VG<253>)을 전달 라인들 Vin<3:0>에 제공하여 제2 감마 전압을 구동한 후 디스플레이 데이터 DATA <7:0>에 해당하는 제1 감마 라인의 제1 감마 전압을 전달 라인들 Vin<3:0>에 제공하여 제1 감마 전압을 구동하도록 구성된다.

그리고, 디코더(10)는 제2 범위에 해당하는 디스플레이 데이터 DATA <7:0>에 대응하여 도 8 및 도 9의 실시예와 같이 제1 기준 감마 전압을 전달 라인들 Vin<3:0>에 제공하거나 제1 기준 감마 라인(예시적으로 VGL<N>)의 제1 기준 감마 전압(예시적으로 VG<N>)과 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 라인(예시적으로 VGL<N+4>)의 제2 기준 감마 전압(예시적으로 VG<N+4>)을 전달 라인들 Vin<3:0>에 분산하여 제공함으로써 제1 감마 전압을 결정하도록 구성될 수 있다.

디코더(10)의 제1 범위에 해당하는 디스플레이 데이터 DATA <7:0>에 대응한 구성 및 동작은 도 2 및 도 3의 실시예로 이해할 수 있고, 디코더(10)의 제2 범위에 해당하는 디스플레이 데이터 DATA <7:0>에 대응한 구성 및 동작은 도 8 및 도 9의 실시예로 이해할 수 있다. 그러므로, 이들에 대한 중복된 구성 및 동작의 설명은 생략한다.

상기한 본 발명의 실시예들에 의한 소스 드라이버의 디지털 아날로그 컨버터 및 소스 드라이버는 화소 별 그리고 수평 라인 별 짧은 구동 시간을 요구하는 고해상도 디스플레이 장치에 적용되는 경우 짧은 지연시간을 갖도록 출력 신호 Vout을 출력할 수 있다.

그리고, 본 발명의 실시예는 감마 전압을 제공하기 위한 전압 라인들의 수를 절감할 수 있어서 칩 사이즈에서 유리한 이점을 제공하여 구동 회로의 설계 상 편의성을 제공할 수 있다.

Claims

감마 전압들을 제공하는 복수 개의 감마 라인에 연결되며, 디스플레이 데이터에 해당하는 제1 감마 전압을 선택하여 구동하는 디코더; 및
상기 디코더의 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함하며,
상기 복수 개의 감마 라인 중 연속된 계조값에 대응하는 감마 전압들을 제공하는 복수 개의 감마 라인들을 하나의 그룹으로 구분하고,
상기 그룹에 포함되는 상기 복수 개의 감마 라인 중 제2 감마 라인은 다른 감마 라인들보다 넓은 선폭을 가짐으로써 상기 다른 감마 라인들보다 작은 저항값을 가지며,
상기 디코더는 상기 그룹에 해당하는 상기 디스플레이 데이터에 대응하여 상기 제2 감마 라인의 제2 감마 전압을 선택하여 구동한 후 상기 디스플레이 데이터에 해당하는 제1 감마 라인의 상기 제1 감마 전압을 선택하여 구동함을 특징으로 하는 디스플레이 장치의 소스 드라이버.
제1 항에 있어서,
상기 디코더는 상기 디스플레이 데이터에 포함된 코스 데이터에 의하여 상기 제2 감마 전압을 선택하여 구동한 후 상기 디스플레이 데이터에 포함된 파인 데이터에 의하여 상기 제1 감마 전압을 선택하여 구동하는 디스플레이 장치의 소스 드라이버.
제2 항에 있어서,
상기 디코더는 상기 디스플레이 데이터에 포함된 비트들 중 일부의 비트들을 상기 코스 데이터로 인식하고 나머지 비트들을 상기 파인 데이터로 인식하는 디스플레이 장치의 소스 드라이버.
제2 항에 있어서,
상기 디코더는 상기 디스플레이 데이터에 포함된 비트들 중 하위 2 비트를 제외한 나머지 비트들을 상기 코스 데이터로 인식하고 상기 하위 2비트를 상기 파인 데이터로 인식하는 디스플레이 장치의 소스 드라이버.
제1 항에 있어서,
복수의 상기 그룹을 포함하며,
각각의 상기 그룹은 상기 다른 감마 라인들보다 넓은 선폭을 갖는 상기 제2 감마 라인을 포함하는 디스플레이 장치의 소스 드라이버.
기준 감마 전압들을 제공하는 복수 개의 기준 감마 라인에 연결되며, 복수 개의 전달 라인을 구비하고, 디스플레이 데이터에 대응하여 제1 기준 감마 전압을 상기 복수 개의 전달 라인에 제공하거나 상기 제1 기준 감마 전압과 상기 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 전압을 상기 복수 개의 전달 라인에 분산하여 제공함으로써 제1 감마 전압을 결정하는 디코더; 및
상기 복수 개의 전달 라인을 통하여 인가되는 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함함을 특징으로 하는 디스플레이 장치의 소스 드라이버.
제6 항에 있어서,
상기 디코더는 둘 이상의 상기 전달 라인을 구비하며, 높은 계조 레벨의 상기 제1 감마 전압일수록 상기 제2 기준 감마 전압을 출력하는 상기 전달 라인의 수를 점차 증가시키는 디스플레이 장치의 소스 드라이버.
제6 항에 있어서, 상기 디코더는,
상기 디스플레이 데이터에 포함된 코스 데이터에 대응하여 상기 복수 개의 전달 라인에 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압을 제1 조합으로 제공하여 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압 사이의 제2 감마 전압을 상기 버퍼에 인가하는 코스 페이즈를 수행한 후,
상기 디스플레이 데이터에 포함된 파인 데이터에 대응하여 상기 복수 개의 전달 라인에 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압을 제2 조합으로 제공하여 상기 제1 감마 전압을 상기 버퍼에 인가하는 파인 페이즈를 수행하는 디스플레이 장치의 소스 드라이버.
제8 항에 있어서,
상기 디코더는 상기 디스플레이 데이터에 포함된 비트들 중 일부의 비트들을 상기 코스 데이터로 인식하고 나머지 비트들을 파인 데이터로 인식하는 디스플레이 장치의 소스 드라이버.
제6 항에 있어서, 상기 디코더는,
상기 복수 개의 전달 라인을 통하여 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압의 중간 값인 제2 감마 전압을 상기 버퍼에 인가하는 코스 페이즈를 수행한 후,
상기 복수 개의 전달 라인을 통하여 상기 디스플레이 데이터에 해당하는 상기 제1 감마 전압을 상기 버퍼에 인가하는 파인 페이즈를 수행하는 디스플레이 장치의 소스 드라이버.
제1 범위 내의 연속된 계조 값에 대응하는 감마 전압들을 제공하는 제1 그룹의 복수 개의 감마 라인과 상기 제1 범위와 다른 제2 범위 내의 기준 감마 전압들을 제공하는 제2 그룹의 복수 개의 기준 감마 라인들에 연결되며, 복수 개의 전달 라인을 구비하고, 디스플레이 데이터에 해당하는 제1 감마 전압을 결정하는 디코더; 및
상기 복수 개의 전달 라인을 통하여 인가되는 상기 제1 감마 전압을 구동하여 소스 전압으로 출력하는 버퍼;를 포함하며,
상기 제1 그룹에 포함되는 상기 복수 개의 감마 라인 중 제2 감마 라인은 다른 감마 라인들보다 넓은 선폭을 가짐으로써 상기 다른 감마 라인들보다 작은 저항값을 가지며,
상기 디코더는 상기 제1 범위에 해당하는 상기 디스플레이 데이터에 대응하여 상기 제2 감마 라인의 제2 감마 전압을 상기 복수 개의 상기 전달 라인에 제공하여 상기 제2 감마 전압을 구동한 후 상기 디스플레이 데이터에 해당하는 제1 감마 라인의 상기 제1 감마 전압을 상기 복수 개의 상기 전달 라인에 제공하여 상기 제1 감마 전압을 구동하며, 상기 제2 범위에 해당하는 상기 디스플레이 데이터에 대응하여 제1 기준 감마 전압을 상기 복수 개의 전달 라인에 제공하거나 상기 제1 기준 감마 전압과 상기 제1 기준 감마 전압보다 높은 계조 레벨의 제2 기준 감마 전압을 상기 복수 개의 전달 라인에 분산하여 제공함으로써 상기 제1 감마 전압을 결정함을 특징으로 하는 디스플레이 장치의 소스 드라이버.
제11 항에 있어서,
상기 디코더는 상기 제1 범위에 해당하는 상기 디스플레이 데이터에 대응하여 상기 디스플레이 데이터에 포함된 코스 데이터에 의하여 상기 제2 감마 전압을 선택하여 구동한 후 상기 디스플레이 데이터에 포함된 파인 데이터에 의하여 상기 제1 감마 전압을 선택하여 구동하는 디스플레이 장치의 소스 드라이버.
제11 항에 있어서, 상기 디코더는,
상기 제2 범위의 상기 디스플레이 데이터에 포함된 코스 데이터에 대응하여 상기 복수 개의 전달 라인에 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압을 제1 조합으로 제공하여 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압 사이의 제3 감마 전압을 상기 버퍼에 인가하는 코스 페이즈를 수행한 후,
상기 디스플레이 데이터에 포함된 파인 데이터에 대응하여 상기 복수 개의 전달 라인에 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압을 제2 조합으로 제공하여 상기 제1 감마 전압을 상기 버퍼에 인가하는 파인 페이즈를 수행하는 디스플레이 장치의 소스 드라이버.
제13 항에 있어서,
상기 디코더는 상기 디스플레이 데이터에 포함된 비트들 중 일부의 비트들을 상기 코스 데이터로 인식하고 나머지 비트들을 파인 데이터로 인식하는 디스플레이 장치의 소스 드라이버.
제11 항에 있어서, 상기 디코더는,
상기 제2 범위의 상기 디스플레이 데이터에 포함된 코스 데이터에 대응하여 상기 복수 개의 전달 라인을 통하여 상기 제1 기준 감마 전압과 상기 제2 기준 감마 전압의 중간 값인 제3 감마 전압을 상기 버퍼에 인가하는 코스 페이즈를 수행한 후,
상기 복수 개의 전달 라인을 통하여 상기 디스플레이 데이터에 해당하는 상기 제1 감마 전압을 상기 버퍼에 인가하는 파인 페이즈를 수행하는 디스플레이 장치의 소스 드라이버.