KR20190056189A - 와이어 테이프를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

와이어 테이프를 이용한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

반도체 패키지는, 표면에 제1 패드를 갖는 패키지 기판과, 패키지 기판 위에 실장되며 표면에 제2 패드를 갖는 칩과, 그리고 제1 패드 및 제2 패드를 전기적으로 연결시키되, 도전성 와이어가 접착성 절연테이프로 둘러싸이도록 구성되는 와이어 테이프를 포함한다.

Description

와이어 테이프를 이용한 반도체 패키지 및 그 제조방법{Semiconductor package using a wire tape and method of fabricating the semiconductor package using the wire tape}
본 개시의 여러 실시예들은 일반적으로 반도체 패키지에 관한 것으로서, 보다 상세하게는 와이어 테이프를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 복수의 반도체칩들을 하나의 패키지 기판 상에 실장시키는 것이 요구되고 있다. 반도체 칩들을 패키지 기판과 연결시키기 위하여 와이어 본딩 방법이나 플립칩 본딩 방법이 적용되고 있다. 와이어 본딩(wire bonding) 방식에서는 반도체 칩의 본딩 패드와 리드 프레임 또는 인쇄 회로 기판과 같은 실장 부재간을 예를 들면 금이나 구리와 같은 금속의 와이어로 연결시킨다. 와이어 본딩 방식은, 커필러리(capillary)를 이용하여 와이어를 열과 진동을 통해 패드에 본딩시키는 방식이다. 일반적으로 인접한 와이어들 사이의 단락(short)을 방지하기 위해 루프(loop)가 형성되도록 와이어 본딩 공정을 수행하는데, 이 경우 와이어가 차지하는 높이로 인해 반도체 칩들을 수직 방향으로 적층하는데 제한이 있으며, 와이어가 몰딩 과정 등을 통해 휘어지는 스위핑(sweeping) 현상이 발생될 수 있다.
본 출원이 해결하고자 하는 과제는, 패키지 기판의 제1 패드와 반도체 칩의 제2 패드를 전기적으로 연결하는 수단으로서, 기존의 와이어 대신에 제1 패드 및 제2 패드 사이의 패키지 기판 및 반도체 칩의 표면에 부착되는 와이어 테이프를 사용한 반도체 패키지를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 개시의 일 예에 따른 반도체 패키지는, 표면에 제1 패드를 갖는 패키지 기판과, 패키지 기판 위에 실장되며 표면에 제2 패드를 갖는 칩과, 그리고 제1 패드 및 제2 패드를 전기적으로 연결시키되, 도전성 와이어가 접착성 절연테이프로 둘러싸이도록 구성되는 와이어 테이프를 포함한다.
본 개시의 일 예에 따른 반도체 패키지의 제조방법은, 표면에 제1 패드를 갖는 패키지 기판 위에 제2 패드를 갖는 반도체 칩을 실장하는 단계와, 그리고 도전성 와이어가 접착성 절연테이프로 둘러싸이도록 구성되는 와이어 테이프를 이용하여 제1 패드 및 제2 패드를 전기적으로 연결시키는 단계를 포함한다.
여러 실시예들에 따르면, 패키지 기판의 제1 패드와 반도체 칩의 제2 패드를 전기적으로 연결하는 수단으로서, 기존의 와이어 대신에 제1 패드 및 제2 패드 사이의 패키지 기판 및 반도체 칩의 표면에 부착되는 와이어 테이프를 사용한다. 이에 따라 복수개의 반도체 칩들이 수직 방향으로 적층되는 경우, 와이어 테이프들이 서로 간섭될 수 있는 현상이 억제될 수 있다는 이점이 제공된다. 더욱이 와이어 테이프가 접착 성분에 의해 패키지 기판 및 반도체 칩에 부착됨에 따라, 몰딩재 형성을 위한 몰딩 과정에서도 패키지 기판의 제1 패드 및 반도체 칩의 제2 패드 사이의 전기적 결합을 확고하게 유지할 수 있다는 이점도 또한 제공된다.
도 1은 본 개시의 일 예에 따른 반도체 패키지를 나타내 보인 단면도이다.
도 2는 도 1의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다.
도 3은 본 개시의 다른 예에 따른 반도체 패키지를 나타내 보인 단면도이다.
도 4는 도 3의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다.
도 5는 본 개시의 또 다른 예에 따른 반도체 패키지를 나타내 보인 단면도이다.
도 6은 도 5의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다.
도 7은 도 5의 반도체 패키지의 와이어 테이프의 다른 예를 나타내 보인 사시도이다.
도 8 내지 도 10은 본 개시의 일 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 11 및 도 12는 본 개시의 다른 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 13 및 도 14는 본 개시의 또 다른 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 반도체 패키지를 나타내 보인 단면도이다. 그리고 도 2는 도 1의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다. 도 1 및 도 2를 참조하면, 본 예에 따른 반도체 패키지(100)는, 패키지 기판(110) 위에 실장되는 반도체 칩(120)과, 반도체 칩(120)을 외부 환경으로부터 보호하기 위한 몰딩재(150)를 포함하여 구성될 수 있다. 패키지 기판(110)은, 상부면에 배치되는 제1 패드(112)를 갖는다. 일 예에서 제1 패드(112)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(120)은 접착제를 개재하여 패키지 기판(110) 상부면에 부착될 수 있다. 반도체 칩(120)의 상부면에는 제2 패드(122)가 배치된다. 일 예에서 제2 패드(122)는 금속과 같은 도전성 재질로 구성된다. 몰딩재(150)는, 패키지 기판(110) 상부면 위에서 반도체 칩(120)의 측면 및 상부면을 모두 덮도록 배치된다.
본 예에 따른 반도체 패키지(100)에서, 패키지 기판(110) 상부면의 제1 패드(112)와, 반도체 칩(120) 상부면의 제2 패드(122)는 와이어 테이프(140)와, 제1 도전성 볼(131) 및 제2 도전성 볼(132)을 통해 전기적으로 결합된다. 와이어 테이프(140)는, 도 2에 나타낸 바와 같이, 도전성 와이어(141)가 접착성 절연테이프(142)로 둘러싸이는 구조로 구성될 수 있다. 이에 따라 도전성 와이어(141)의 양 단부면들만 접착성 절연테이프(142)에 의해 노출되고, 도전성 와이어(141)의 나머지 부분은 접착성 절연테이프(142) 내부에 내장된다. 접착성 절연테이프(142)의 표면에는 접착성 성분이 포함된다. 와이어 테이프(140)는 접착성 절연테이프(142)의 접착성 성분을 통해 패키지 기판(110) 및 반도체 칩(120)에 부착될 수 있다.
구체적으로, 제1 패드(112)와 제2 패드(122) 사이의 패키지 기판(110) 상부면과, 반도체 칩(120)의 측면 및 상부면에 접착성 절연테이프(142)가 부착된다. 이에 따라 제1 패드(112)와 제2 패드(122) 사이에서 접착성 절연테이프(142)는, 제1 패드(112)와 제2 패드(122) 사이에서 패키지 기판(110) 및 반도체 칩(120)에 의해 형성되는 형상 프로파일에 일치되는 형상 프로파일을 갖는다. 도전성 와이어(141)의 양 노출 단면들은 각각 제1 패드(112) 및 제2 패드(122) 위에 정렬된다. 제1 패드(141)와, 제1 패드(112) 위에 위치하는 도전성 와이어(141)의 제1 노출 단면은 제1 도전성 볼(131)을 통해 상호 전기적으로 결합된다. 제2 패드(122)와, 제2 패드(122) 위에 위치하는 도전성 와이어(141)의 제2 노출 단면은 제2 도전성 볼(132)을 통해 상호 전기적으로 결합된다. 일 예에서 제1 도전성 볼(131) 및 제2 도전성 볼(132)은, 각각 커필러리(capillary)를 이용한 와이어 본딩 공정을 이용하여 형성할 수 있다.
본 예에서와 같이, 패키지 기판(110)의 제1 패드(112) 및 반도체 칩(120)의 제2 패드(122)를 전기적으로 결합시키기 위한 와이어 테이프(140)가, 제1 패드(112) 및 제2 패드(122) 사이의 패키지 기판(110) 및 반도체 칩(120)에 부착됨으로써, 와이어 테이프(140)의 직경에 해당하는 높이의 공간만 필요하며, 이는 복수개의 반도체 칩들이 수직 방향으로 적층되는 경우, 와이어 테이프(140)들이 서로 간섭될 수 있는 현상이 억제될 수 있다. 더욱이 와이어 테이프(140)가 접착 성분에 의해 패키지 기판(110) 및 반도체 칩(120)에 부착됨에 따라, 몰딩재(150) 형성을 위한 몰딩 과정에서도 패키지 기판(110)의 제1 패드(112) 및 반도체 칩(120)의 제2 패드(122) 사이의 전기적 결합을 확고하게 유지할 수 있다.
도 3은 본 개시의 다른 예에 따른 반도체 패키지를 나타내 보인 단면도이다. 그리고 도 4는 도 3의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다. 도 3 및 도 4를 참조하면, 본 예에 따른 반도체 패키지(200)는, 패키지 기판(210) 위에 실장되는 반도체 칩(220)과, 반도체 칩(220)을 외부 환경으로부터 보호하기 위한 몰딩재(250)를 포함하여 구성될 수 있다. 패키지 기판(210)은, 상부면에 배치되는 제1 패드(212)를 갖는다. 일 예에서 제1 패드(212)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(220)은 접착제를 개재하여 패키지 기판(210) 상부면에 부착될 수 있다. 반도체 칩(220)의 상부면에는 제2 패드(222)가 배치된다. 일 예에서 제2 패드(222)는 금속과 같은 도전성 재질로 구성된다. 몰딩재(250)는, 패키지 기판(210) 상부면 위에서 반도체 칩(220)의 측면 및 상부면을 모두 덮도록 배치된다.
본 예에 따른 반도체 패키지(200)에서, 패키지 기판(210) 상부면의 제1 패드(212) 위와, 반도체 칩(220) 상부면의 제2 패드(222) 위에는, 각각 제1 플럭스층(261) 및 제2 플럭스층(262)이 배치된다. 제1 플럭스층(261) 및 제2 플럭스층(262)은, 와이어 테이프(240)의 도전성 와이어(241)를 제1 패드(212) 및 제2 패드(222)에 본딩시키기 위한 리플로우(reflow) 공정에서 활성층으로 작용할 수 있다. 패키지 기판(210) 상부면의 제1 패드(212)와 반도체 칩(220) 상부면의 제2 패드(222)는, 와이어 테이프(240)와, 제1 플럭스층(261) 및 제2 플럭스층(262)을 통해 전기적으로 결합된다.
와이어 테이프(240)는, 도 4에 나타낸 바와 같이, 도전성 와이어(241)의 측면 중 일부, 예컨대 절반은 접착성 절연테이프(242)로 모두 둘러싸이고, 나머지 절반은 도전성 와이어(241)의 양 단부의 일부를 제외한 부분이 접착성 절연테이프(242)로 둘러싸이는 구조로 구성될 수 있다. 이에 따라 도전성 와이어(241)의 양 단부의 표면들이 접착성 절연테이프(242)에 의해 노출되고, 또한 도전성 와이어(241)의 양 단부부터 일정 길이에 이르기까지 도전성 와이어(241)의 일부 측면이 접착성 절연테이프(242)에 의해 노출된다. 접착성 절연테이프(242)의 표면에는 접착성 성분이 포함된다. 와이어 테이프(240)는 접착성 절연테이프(242)의 접착성 성분을 통해 패키지 기판(210) 및 반도체 칩(220)에 부착될 수 있다.
구체적으로, 제1 패드(212)와 제2 패드(222) 사이의 패키지 기판(210) 상부면과, 반도체 칩(220)의 측면 및 상부면에 접착성 절연테이프(242)가 부착된다. 이에 따라 제1 패드(212)와 제2 패드(222) 사이에서 접착성 절연테이프(242)는, 제1 패드(212)와 제2 패드(222) 사이에서 패키지 기판(210) 및 반도체 칩(220)에 의해 형성되는 형상 프로파일에 일치되는 형상 프로파일을 갖는다. 도전성 와이어(241)의 양 단부에서 노출되는 측면들은 각각 제1 패드(212) 위의 제1 플럭스층(261) 및 제2 패드(222) 위의 제2 플럭스층(262)에 본딩된다.
도 5는 본 개시의 또 다른 예에 따른 반도체 패키지를 나타내 보인 단면도이다. 그리고 도 6 및 도 7은 각각 도 5의 반도체 패키지의 와이어 테이프의 일 예를 나타내 보인 사시도이다. 도 5 내지 도 7을 참조하면, 본 예에 따른 반도체 패키지(300)는, 패키지 기판(310) 위에 실장되는 반도체 칩(320)과, 반도체 칩(320)을 외부 환경으로부터 보호하기 위한 몰딩재(350)를 포함하여 구성될 수 있다. 패키지 기판(310)은, 상부면에 배치되는 제1 패드(312)를 갖는다. 일 예에서 제1 패드(312)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(320)은 접착제를 개재하여 패키지 기판(310) 상부면에 부착될 수 있다. 반도체 칩(320)의 상부면에는 제3 패드(322)가 배치된다. 일 예에서 제2 패드(322)는 금속과 같은 도전성 재질로 구성된다. 몰딩재(350)는, 패키지 기판(310) 상부면 위에서 반도체 칩(320)의 측면 및 상부면을 모두 덮도록 배치된다.
본 예에 따른 반도체 패키지(300)에서, 패키지 기판(310) 상부면의 제1 패드(312) 위와, 반도체 칩(320) 상부면의 제2 패드(322) 위에는, 각각 제1 플럭스층(361) 및 제2 플럭스층(362)이 배치된다. 제1 플럭스층(361) 및 제2 플럭스층(362)은, 와이어 테이프(340)의 도전성 와이어(341)를 제1 패드(312) 및 제2 패드(322)에 본딩시키기 위한 리플로우(reflow) 공정에서 활성층으로 작용할 수 있다. 패키지 기판(310) 상부면의 제1 패드(312)와 반도체 칩(320) 상부면의 제2 패드(322)는, 와이어 테이프(340)와, 제1 플럭스층(361) 및 제2 플럭스층(362)을 통해 전기적으로 결합된다.
일 예에서, 와이어 테이프(340)는, 도 6에 나타낸 바와 같이, 도전성 와이어(341)의 양 단부로부터 일정 길이에 해당하는 부분을 제외한 나머지 부분은 모두 접착성 절연테이프(342) 내에 내장된다. 이에 따라 도전성 와이어(341)의 양 단부의 표면들이 접착성 절연테이프(342)에 의해 노출되고, 또한 도전성 와이어(341)의 양 단부부터 일정 길이에 이르기까지 도전성 와이어(341)의 측면이 접착성 절연테이프(342)에 의해 노출된다. 다른 예에서, 도 7에 나타낸 바와 같이, 와이어 테이프(340')는, 복수개의 도전성 와이어들(341a', 341b', 341c', 341d')이 접착성 절연테이프(342') 내에서 복수개의 다발로 배치되는 구조로 구성될 수도 있다. 이 경우에도 도전성 와이어들(341a', 341b', 341c', 341d') 각각의 양 단부는 일정 길이만큼 접착성 절연테이프(342')의 양 단부 표면으로부터 돌출된다.
접착성 절연테이프(342)의 표면에는 접착성 성분이 포함된다. 와이어 테이프(340)는 접착성 절연테이프(342)의 접착성 성분을 통해 패키지 기판(310) 및 반도체 칩(320)에 부착될 수 있다. 구체적으로, 제1 패드(312)와 제2 패드(322) 사이의 패키지 기판(310) 상부면과, 반도체 칩(320)의 측면 및 상부면에 접착성 절연테이프(342)가 부착된다. 이에 따라 제1 패드(312)와 제2 패드(322) 사이에서 접착성 절연테이프(342)는, 제1 패드(312)와 제2 패드(322) 사이에서 패키지 기판(310) 및 반도체 칩(320)에 의해 형성되는 형상 프로파일에 일치되는 형상 프로파일을 갖는다. 도전성 와이어(341)의 양 단부에서 노출되는 부분들은 각각 제1 패드(312) 위의 제1 플럭스층(361) 및 제2 패드(322) 위의 제2 플럭스층(362)에 본딩된다.
도 8 내지 도 10은 본 개시의 일 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 8 내지 도 10에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 8에 나타낸 바와 같이, 패키지 기판(110) 위에 반도체 칩(120)을 실장한다. 패키지 기판(110)은, 상부면에 배치되는 제1 패드(112)를 갖는다. 일 예에서 제1 패드(112)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(120)은 접착제를 개재하여 패키지 기판(110) 상부면에 부착될 수 있다. 반도체 칩(120)의 상부면에는 제2 패드(122)가 배치된다. 일 예에서 제2 패드(122)는 금속과 같은 도전성 재질로 구성된다.
다음에 도 9에 나타낸 바와 같이, 도전성 와이어(141)가 접착성 절연테이프(142)로 둘러싸이는 구조의 와이어 테이프(140)를 제1 패드(112)와 제2 패드(122) 사이의 패키지 기판(110) 상부면과 반도체 칩(120)의 측면 및 상부면에 부착시킨다. 와이어 테이프(140)는 도 1 및 도 2를 참조하여 설명한 바와 동일하다. 이에 따라 접착성 절연테이프(142)는 접착성 성분을 가지며, 이 접착성 성분에 의해 와이어 테이프(140)를 패키지 기판(110) 및 반도체 칩(120)에 부착시킬 수 있다. 도전성 와이어(141)의 양 단부에서의 노출면들은, 각각 제1 패드(112) 및 제2 패드(122) 위에 위치하도록 정렬된다.
다음에 도 10에 나타낸 바와 같이, 커필러리(capillary)(170)를 이용한 와이어 본딩 공정을 이용하여, 패키지 기판(110) 상부면의 제1 패드(112) 위에 제1 도전성 볼(131)을 형성한다. 그리고 동일한 방식으로 반도체 칩(120) 상부면의 제2 패드(122) 위에 제2 도전성 볼(132)을 형성한다. 제1 도전성 볼(131)은, 일 측면이 와이어 테이프(140)의 제1 노출 단면에 접촉되고, 하부면은 패키지 기판(110)의 제1 패드(112) 표면에 부착되도록 형성된다. 제2 도전성 볼(132)은, 일 측면은 와이어 테이프(140)의 제2 노출 단면에 접촉되고, 하부면은 반도체 칩(120)의 제2 패드(122) 표면에 부착되도록 형성된다. 일 예에서 커필러리(170)를 이용한 와이어 본딩 공정은, 커필러리(170)를 패키지 기판(110) 또는 반도체 칩(120)의 상부면에 수직인 방향으로 이동시키면서 수행할 수 있다. 다른 예에서 커필러리(170)를 이용한 와이어 본딩 공정은, 커필러리(170)를 패키지 기판(110) 또는 반도체 칩(120)의 상부면에 일정 각도로 경사진 방향으로 이동시키면서 수행할 수 있다. 이 경우 제1 도전성 볼(131) 및 제2 도전성 볼(132)은 구형 프로파일로 형성되지 않을 수도 있다.
다음에 패키지 기판(110) 위에 반도체 칩(120)을 덮는 몰딩재(도 1의 150)를 형성한다. 일 예에서 몰딩재는 에폭시몰딩컴파운드(EMC; Epoxy Molding Compound)를 이용하여 형성할 수 있다. 와이어 테이프(140)가 접착 성분에 의해 패키지 기판(110) 및 반도체 칩(120)에 부착되어 있는 상태에서 몰딩재 형성을 위한 몰딩 과정이 이루어짐으로써, 몰딩 과정에서 패키지 기판(110)의 제1 패드(112) 및 반도체 칩(120)의 제2 패드(122) 사이의 전기적 결합이 견고하게 유지될 수 있다.
도 11 및 도 12는 본 개시의 다른 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 11 및 도 12에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 11에 나타낸 바와 같이, 패키지 기판(210) 위에 반도체 칩(220)을 실장한다. 패키지 기판(210)은, 상부면에 배치되는 제1 패드(212)를 갖는다. 일 예에서 제1 패드(212)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(220)은 접착제를 개재하여 패키지 기판(210) 상부면에 부착될 수 있다. 반도체 칩(220)의 상부면에는 제2 패드(222)가 배치된다. 일 예에서 제2 패드(222)는 금속과 같은 도전성 재질로 구성된다. 다음에 패키지 기판(210) 상부면의 제1 패드(212) 위와, 반도체 칩(220) 상부면의 제2 패드(222) 위에, 각각 제1 플럭스층(261) 및 제2 플럭스층(262)을 형성한다. 제1 플럭스층(261) 및 제2 플럭스층(262)은 도포 방식을 사용하여 형성할 수 있다.
다음에 도 12에 나타낸 바와 같이, 도전성 와이어(241)의 양 단부 하부를 제외한 나머지 부분이 접착성 절연테이프(242)로 둘러싸이는 구조의 와이어 테이프(240)를 제1 패드(212)와 제2 패드(222) 사이의 패키지 기판(210) 상부면과 반도체 칩(220)의 측면 및 상부면에 부착시킨다. 와이어 테이프(240)는 도 3 및 도 4를 참조하여 설명한 바와 동일하다. 이에 따라 접착성 절연테이프(242)는 접착성 성분을 가지며, 이 접착성 성분에 의해 와이어 테이프(240)를 패키지 기판(210) 및 반도체 칩(220)에 부착시킬 수 있다. 도전성 와이어(241)의 양 단부에서의 노출면들은, 각각 제1 플럭스층(261) 및 제2 플럭스층(262) 위에 위치하도록 정렬된다. 다음에 리플로우(reflow) 공정을 수행하여 도전성 와이어(241)의 양 단부에서 노출되는 측면들이 각각 제1 패드(212) 위의 제1 플럭스층(261) 및 제2 패드(222) 위의 제2 플럭스층(262)에 본딩되도록 한다. 본딩 공정을 수행한 후에는 몰딩 공정을 수행하여 패키지 기판(210) 위에 반도체 칩(220)을 덮는 몰딩재(도 3의 250)를 형성한다.
도 13 및 도 14는 본 개시의 또 다른 예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 13 및 도 14에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 13에 나타낸 바와 같이, 패키지 기판(310) 위에 반도체 칩(320)을 실장한다. 패키지 기판(310)은, 상부면에 배치되는 제1 패드(312)를 갖는다. 일 예에서 제1 패드(312)는 금속과 같은 도전성 재질로 구성된다. 비록 도면에 나타내지는 않았지만, 반도체 칩(320)은 접착제를 개재하여 패키지 기판(310) 상부면에 부착될 수 있다. 반도체 칩(320)의 상부면에는 제2 패드(322)가 배치된다. 일 예에서 제2 패드(322)는 금속과 같은 도전성 재질로 구성된다. 다음에 패키지 기판(310) 상부면의 제1 패드(312) 위와, 반도체 칩(320) 상부면의 제2 패드(322) 위에, 각각 제1 플럭스층(361) 및 제2 플럭스층(362)을 형성한다. 제1 플럭스층(361) 및 제2 플럭스층(362)은 도포 방식을 사용하여 형성할 수 있다.
다음에 도 14에 나타낸 바와 같이, 도전성 와이어(341)의 양 단부로부터 일정 길이만큼 노출되는 노출 부분을 제외한 나머지 부분이 접착성 절연테이프(342)로 둘러싸이는 구조의 와이어 테이프(340)를 제1 패드(312)와 제2 패드(322) 사이의 패키지 기판(310) 상부면과 반도체 칩(320)의 측면 및 상부면에 부착시킨다. 와이어 테이프(340)는 도 5 및 도 6을 참조하여 설명한 바와 동일하다. 다른 예에서 와이어 테이프(340)는, 도 7을 참조하여 설명한 바와 같이, 복수개의 도전성 와이어들을 포함할 수도 있다. 접착성 절연테이프(342)는 접착성 성분을 가지며, 이 접착성 성분에 의해 와이어 테이프(340)를 패키지 기판(310) 및 반도체 칩(320)에 부착시킬 수 있다. 도전성 와이어(341)의 양 단부에서의 노출면들은, 각각 제1 플럭스층(361) 및 제2 플럭스층(362) 위에 위치하도록 정렬된다. 다음에 리플로우(reflow) 공정을 수행하여 도전성 와이어(341)의 양 단부에서 노출되는 부분들이 각각 제1 패드(312) 위의 제1 플럭스층(361) 및 제2 패드(322) 위의 제2 플럭스층(362)에 본딩되도록 한다. 본딩 공정을 수행한 후에는 몰딩 공정을 수행하여 패키지 기판(310) 위에 반도체 칩(320)을 덮는 몰딩재(도 5의 350)를 형성한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...반도체 패키지 110...패키지 기판
112...제1 패드 120...반도체 칩
122...제2 패드 131...제1 도전성 볼
132...제2 도전성 볼 140...와이어 테이프
141...도전성 와이어 142...접착성 절연테이프
150...몰딩재

Claims (19)

  1. 표면에 제1 패드를 갖는 패키지 기판;
    상기 패키지 기판 위에 실장되며 표면에 제2 패드를 갖는 칩; 및
    상기 제1 패드 및 제2 패드를 전기적으로 연결시키되, 도전성 와이어가 접착성 절연테이프로 둘러싸이도록 구성되는 와이어 테이프를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 접착성 절연테이프는, 상기 제1 패드 및 제2 패드 사이의 상기 기판의 상부면과, 상기 칩의 측면과, 그리고 상기 칩의 상부면에 부착되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 와이어 테이프는, 상기 도전성 와이어의 양 단부들에서 상기 접착성 절연테이프로부터 노출되는 제1 노출 단면 및 제2 노출 단면을 갖는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 패드 및 제2 패드 위에 각각 부착되는 제1 도전성 볼 및 제2 도전성 볼을 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 도전성 와이어의 제1 노출 단면은 상기 제1 도전성 볼의 측면에 본딩되고,
    상기 도전성 와이어의 제2 노출 단면은 상기 제2 도전성 볼의 측면에 본딩되는 반도체 패키지.
  6. 제2항에 있어서, 상기 와이어 테이프는,
    상기 도전성 와이어의 양 단부들에서 상기 접착성 절연테이프로부터 노출되는 제1 노출 단면 및 제2 노출 단면과, 그리고
    상기 제1 노출 단면 및 제2 노출 단면에 인접된 영역에서 각각 상기 도전성 와이어의 하부면을 노출시키는 제1 노출 하부면 및 제2 노출 하부면을 갖는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 패드 및 제2 패드 위에 각각 부착되는 제1 플럭스층 및 제2 플럭스층을 더 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 도전성 와이어의 제1 노출 단면 및 제1 노출 하부면의 일부는 상기 제1 플럭스층의 상부면에 본딩되고,
    상기 도전성 와이어의 제2 노출 단면 및 제2 노출 하부면의 일부는 상기 제2 플럭스층의 상부면에 본딩되는 반도체 패키지.
  9. 제2항에 있어서.
    상기 도전성 와이어의 양 단부들에서 상기 접착성 절연테이프로부터 노출되는 제1 노출 단면 및 제2 노출 단면과, 그리고
    상기 제1 노출 단면 및 제2 노출 단면에 인접된 영역에서 각각 상기 도전성 와이어의 측면을 노출시키는 제1 노출 측면 및 제2 노출 측면을 갖는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 패드 및 제2 패드 위에 각각 부착되는 제1 플럭스층 및 제2 플럭스층을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 도전성 와이어의 제1 노출 단면 및 제1 노출 측면의 일부는 상기 제1 플럭스층의 상부면에 본딩되고,
    상기 도전성 와이어의 제2 노출 단면 및 제2 노출 측면의 일부는 상기 제2 플럭스층의 상부면에 본딩되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 도전성 와이어는 상기 접착성 절연테이프 내에서 복수개의 다발로 배치되는 반도체 패키지.
  13. 표면에 제1 패드를 갖는 패키지 기판 위에 제2 패드를 갖는 반도체 칩을 실장하는 단계; 및
    도전성 와이어가 접착성 절연테이프로 둘러싸이도록 구성되는 와이어 테이프를 이용하여 상기 제1 패드 및 제2 패드를 전기적으로 연결시키는 단계를 포함하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서, 상기 와이어 테이프를 이용하여 상기 제1 패드 및 제2 패드를 전기적으로 연결시키는 단계는,
    상기 상기 접착성 절연테이프를 제1 패드 및 제2 패드 사이의 상기 기판의 상부면과, 상기 칩의 측면과, 그리고 상기 칩의 상부면에 부착시키는 단계; 및
    상기 제1 패드 및 제2 패드 위에 각각 제1 도전성 볼 및 제2 도전성 볼을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 제1 도전성 볼 및 제2 도전성 볼을 형성하는 단계는, 커필러리를 이용한 와이어 본딩 방법을 사용하여 수행하는 반도체 패키지의 제조방법.
  16. 제14항에 있어서,
    상기 와이어 테이프는, 상기 도전성 와이어의 양 단부들에서 상기 접착성 절연테이프로부터 노출되는 제1 노출 단면 및 제2 노출 단면을 갖는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 제1 도전성 볼 및 제2 도전성 볼을 형성하는 단계는, 상기 도전성 와이어의 제1 노출 단면이 상기 제1 도전성 볼의 측면에 접촉되고, 상기 도전성 와이어의 제2 노출 단면은 상기 제2 도전성 볼의 측면에 접촉되도록 수행하는 반도체 패키지의 제조방법.
  18. 제13항에 있어서, 상기 와이어 테이프는,
    상기 도전성 와이어의 양 단부들에서 상기 접착성 절연테이프로부터 노출되는 제1 노출 단면 및 제2 노출 단면과, 그리고
    상기 제1 노출 단면 및 제2 노출 단면에 인접된 영역에서 각각 상기 도전성 와이어의 하부면을 노출시키는 제1 노출 하부면 및 제2 노출 하부면을 갖는 반도체 패키지의 제조방법.
  19. 제18항에 있어서, 상기 와이어 테이프를 이용하여 상기 제1 패드 및 제2 패드를 전기적으로 연결시키는 단계는,
    상기 제1 패드 및 제2 패드 위에 각각 제1 플럭스층 및 제2 플럭스층을 형성하는 단계;
    상기 접착성 절연테이프를 제1 패드 및 제2 패드 사이의 상기 기판의 상부면과, 상기 칩의 측면과, 그리고 상기 칩의 상부면에 부착시키는 단계; 및
    리플로우 공정을 수행하여 상기 도전성 와이어의 제1 노출 단면 및 제1 노출 하부면의 일부가 상기 제1 플럭스층의 상부면에 접촉되고, 상기 도전성 와이어의 제2 노출 단면 및 제2 노출 하부면의 일부는 상기 제2 플럭스층의 상부면에 접촉되도록 하는 단계를 포함하는 반도체 패키지의 제조방법.
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