KR20190048887A - 표시 장치 - Google Patents

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Abstract

본 출원은 소스 드라이버 IC의 클럭 감지 준비 상태를 일대일 대응(Point to Point) 방식으로 확인할 수 있어, 비용 절감 및 생산성 향상에 기여하는 표시 장치를 제공하고자 한다. 본 출원에 따른 표시 장치는 게이트 라인 및 게이트 라인과 교차하는 데이터 라인이 배치되고, 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 갖는 표시 패널, 게이트 라인에 게이트 신호를 공급하는 게이트 구동부, 데이터 라인에 데이터 전압을 공급하는 복수의 소스 드라이버 IC로 구성된 데이터 구동부, 및 게이트 구동부 및 데이터 구동부의 동작 타이밍을 제어하는 타이밍 컨트롤러를 포함하며, 타이밍 컨트롤러는 복수의 소스 드라이버 IC 중 설정된 개수로 이루어진 그룹의 소스 드라이버 IC들로부터 단일한 확인 신호를 공급받는다.

Description

표시 장치{DISPLAY DEVICE}
본 출원은 표시 장치에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부, 타이밍 컨트롤러, 및 호스트 시스템을 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터 전압들을 공급받는 복수의 화소들을 포함한다.
데이터 구동부는 복수의 소스 드라이버 IC를 포함한다. 소스 드라이버 IC의 클럭 감지 준비(Clock Detection Ready) 상태를 확인할 필요가 있다. 이를 위해, 다단계(Cascade) 방식으로 EPI 프로토콜의 락(LOCK) 신호를 타이밍 컨트롤러로 공급하여 정상 여부를 판단하였다.
소스 드라이버 IC와 소스 인쇄회로보드 또는 표시 패널 사이의 결합(Bonding)이 정상적으로 이루어 지지 않은 경우 CDR 실패로 락 신호의 전달이 고장(Fail)이 발생하는 경우가 있다. 이 경우, 표시 패널의 화면은 영상 무감상태이고 락 신호는 로우 로직 레벨을 유지한다. 그러나, 기존의 구조에서는 타이밍 컨트롤러가 마지막 소스 드라이버 IC의 락 신호를 받았기 때문에 어느 소스 드라이버 IC에서 고장이 발생하였는지 알 수 없는 문제가 있다.
이 경우, 표시 장치의 제조 공정에서 락 신호 관련 고장이 발생하였을 경우 어떤 소스 드라이버 IC가 불량이 발생했는지 알 수 없으며, 분석하기 위해서는 모든 소스 드라이버 IC의 결합(Bonding) 저항을 측정해야 하므로 생산성이 저하된다.
또한, 소스 드라이버 IC의 손상(Damage)과 같은 내부적인 문제에 의한 락 신호 관련 고장의 경우 원인 확인이 불가능하며, 불량이 발생한 소스 드라이버 IC를 특정 소스 드라이버 IC로 한정 할 수 없기 때문에 락 신호 관련 고장이 발생한 경우 소스 인쇄회로보드 전체를 교체하여야 하므로 수리를 진행하는 데 많은 비용이 소모된다.
본 출원은 소스 드라이버 IC의 클럭 감지 준비 상태를 일대일 대응(Point to Point) 방식으로 확인할 수 있어, 비용 절감 및 생산성 향상에 기여하는 표시 장치를 제공하고자 한다.
본 출원에 따른 표시 장치는 게이트 라인 및 게이트 라인과 교차하는 데이터 라인이 배치되고, 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 갖는 표시 패널, 게이트 라인에 게이트 신호를 공급하는 게이트 구동부, 데이터 라인에 데이터 전압을 공급하는 복수의 소스 드라이버 IC로 구성된 데이터 구동부, 및 게이트 구동부 및 데이터 구동부의 동작 타이밍을 제어하는 타이밍 컨트롤러를 포함하며, 타이밍 컨트롤러는 복수의 소스 드라이버 IC 중 설정된 개수로 이루어진 그룹의 소스 드라이버 IC들로부터 단일한 확인 신호를 공급받는다.
본 출원에 따른 표시 장치는 소스 드라이버 IC의 클럭 감지 준비 상태를 일대일 대응(Point to Point) 방식으로 연결하여, 어느 소스 드라이버 IC에서 불량이 발생하였는지 정확히 검출할 수 있어 소스 드라이버 IC의 교체 비용을 감소시킬 수 있다.
본 출원에 따른 표시 장치는 소스 드라이버 IC의 불량 또는 결합 불량에 의한 수리 비용을 감소시킬 수 있다.
본 출원에 따른 표시 장치는 소스 드라이버 IC 불량 불량 또는 결합 불량에 의한 표시 패널 또는 표시 장치 내부의 회로 부품의 손상을 사전에 방지할 수 있다.
도 1은 본 출원에 따른 표시 장치의 사시도이다.
도 2는 본 출원에 따른 표시 장치의 블록도이다.
도 3은 도 2의 화소를 나타낸 회로도이다.
도 4는 기존의 타이밍 컨트롤러와 복수의 소스 드라이버 IC 사이의 신호 송수신 관계를 나타낸 블록도이다.
도 5는 도 4에서 임의의 소스 드라이버 IC가 고장난 경우의 신호 송수신 관계를 나타낸 블록도이다.
도 6은 본 출원의 일 예에 따른 타이밍 컨트롤러와 복수의 소스 드라이버 IC 사이의 신호 송수신 관계를 나타낸 블록도이다.
도 7은 본 출원의 일 예에 따른 클럭 트레이닝 구간의 클럭 준비 신호 및 확인 신호를 나타내는 파형도이다.
도 8은 본 출원의 일 예에 따른 데이터 전송 구간, 클럭 트레이닝 구간, 및 배치 구간의 클럭 준비 신호 및 확인 신호를 나타내는 파형도이다.
도 9는 본 출원의 일 예에 따른 클럭 트레이닝 구간의 소스 드라이버 IC의 고장에 따른 데이터 전송 구간, 클럭 트레이닝 구간, 및 배치 구간의 클럭 준비 신호 및 확인 신호를 나타내는 파형도이다.
도 10은 본 출원의 일 예에 따른 클럭 트레이닝 구간의 타이밍 컨트롤러의 고장에 따른 데이터 전송 구간 및 클럭 트레이닝 구간의 클럭 준비 신호 및 확인 신호를 나타내는 파형도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 출원의 실시예를 상세히 설명하기로 한다.
도 1은 본 출원에 따른 표시 장치의 사시도이다. 도 2는 본 출원에 따른 표시 장치의 블록도이다. 도 3은 도 2의 화소를 나타낸 회로도이다. 본 출원에 따른 표시 장치는 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130), 연성필름(140), 인쇄회로보드(Printed Circuit Board, PCB)(150), 연결부(160), 세트(170), 타이밍 컨트롤러(Timing Controller, T-con)(200), 및 호스트 시스템(Host System)(300)을 포함한다. 이하에서는 본 출원에 따른 표시 장치가 유기 발광 표시 장치(Organic Light Emitting Display Device)인 경우를 가정하여 설명하기로 한다.
표시 패널(110)은 하부 기판(111)과 상부 기판(112)을 포함한다. 하부 기판(111)은 플라스틱 또는 유리로 이루어진 박막 트랜지스터 기판일 수 있다. 상부 기판(112)은 플라스틱 필름, 유리 기판, 또는 보호 필름으로 이루어진 봉지 기판일 수 있다.
하부 기판(111)은 표시 영역과 표시 영역의 주변에 마련된 비표시 영역을 포함한다. 표시 영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 하부 기판(111)에는 게이트 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 배치된다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행하게 배치될 수 있다. 데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 게이트 라인들(GL1~GLp)과 교차하도록 배치될 수 있다.
화소(P)들 각각은 유기 발광 다이오드(organic light emitting diode, OLED) 및 화소 구동부(PD)를 포함한다. 도 2에서는 설명의 편의를 위해 제 j(j는 1≤≤j≤≤q을 만족하는 양의 정수) 데이터 라인(DLj), 제 j 센싱 라인(SLj), 제 k(k는 1≤≤k≤≤p을 만족하는 양의 정수) 스캔 라인(Sk), 및 제 k 센싱 신호 라인(SSk)에 접속된 화소(P)만을 도시하였다. 제 k 스캔 라인(Sk) 및 제 k 센싱 신호 라인(SSk)은 제 k 게이트 라인(GLk)에 포함된다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기 발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압(ELVDD)보다 낮은 저전위 전압(ELVSS)이 공급되는 저전위 전압 라인(ELVSSL)에 접속될 수 있다.
유기 발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 정공과 전자가 서로 결합하여 발광하게 된다.
화소 구동부(PD)는 유기 발광 다이오드(OLED)와 제j 센싱 라인(SLj)으로 전류를 공급한다. 화소 구동부(PD)는 구동 트랜지스터(Driving Transistor)(DT), 스캔 라인(Sk)의 스캔 신호에 의해 제어되는 제 1 트랜지스터(ST1), 센싱 신호 라인(SSk)의 센싱 신호에 의해 제어되는 제 2 트랜지스터(ST2), 및 커패시터(capacitor)(C)를 포함할 수 있다.
화소 구동부(PD)는 표시 모드에서 화소(P)에 접속된 스캔 라인(Sk)으로부터 스캔 신호가 공급될 때 화소(P)에 접속된 데이터 라인(DLj)의 데이터 전압(VDATA)을 공급받고, 데이터 전압(VDATA)에 따른 구동 트랜지스터(DT)의 전류를 유기 발광 다이오드(OLED)에 공급한다. 화소 구동부(PD)는 센싱 모드에서 화소(P)에 접속된 센싱 신호 라인(SSk)으로부터 센싱 신호가 공급될 때 구동 트랜지스터(DT)의 전류를 화소(P)에 접속된 센싱 라인(SLj)으로 흘린다.
구동 트랜지스터(DT)는 고전위 전압 라인(ELVDDL)과 유기 발광 다이오드(OLED) 사이에 마련된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 고전위 전압 라인(ELVDDL)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제 1 트랜지스터(ST1)의 제 1 전극에 접속되고, 소스 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압(ELVDD)이 공급되는 고전위 전압 라인(ELVDDL)에 접속될 수 있다.
제 1 트랜지스터(ST1)는 제 k 스캔 라인(Sk)의 제 k 스캔 신호에 의해 턴-온 되어 제 j 데이터 라인(DLj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제 1 트랜지스터(T1)의 게이트 전극은 제 k 스캔 라인(Sk)에 접속되고, 제 1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제 2 전극은 제 j 데이터 라인(DLj)에 접속될 수 있다. 제1 트랜지스터(ST1)는 스캔 트랜지스터로 통칭될 수 있다.
제 2 트랜지스터(ST2)는 제 k 센싱 신호 라인(SSk)의 제 k 센싱 신호에 의해 턴-온 되어 제 j 센싱 라인(SLj)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제 2 트랜지스터(ST2)의 게이트 전극은 제 k 센싱 신호 라인(SSk)에 접속되고, 제 1 전극은 제 j 센싱 라인(SLj)에 접속되며, 제 2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다. 제 2 트랜지스터(ST2)는 센싱 트랜지스터로 통칭될 수 있다.
커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 마련된다. 커패시터(C)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압 간의 차전압을 저장한다.
도 2에서는 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다. 또한, 제 1 전극은 소스 전극일 수 있고 제 2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는 것에 주의하여야 한다. 즉, 제 1 전극은 드레인 전극일 수 있고 제 2 전극은 소스 전극일 수 있다.
표시 모드에서, 제 k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제 j 데이터 라인(DLj)의 데이터 전압(VDATA)이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 j 센싱라인(SEj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 이로 인해, 표시 모드에서 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 유기 발광 다이오드(OLED)에 공급되며, 유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)의 전류에 따라 발광한다. 이때, 데이터 전압(VDATA)은 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도를 보상한 전압이므로, 구동 트랜지스터(DT)의 전류는 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도에 의존하지 않는다.
센싱 모드에서, 제 k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제 j 데이터 라인의 센싱 전압이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 j 센싱 라인(SLj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 또한, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 2 트랜지스터(ST2)가 턴-온되어 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 제 j 센싱 라인(SLj)으로 흐르도록 한다.
게이트 구동부(120)는 타이밍 컨트롤러(200)로부터 게이트 구동부 제어 신호(GCS)를 입력받는다. 게이트 구동부(120)는 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호들을 게이트 라인들(GL1~GLp)에 공급한다. 게이트 신호들은 스캔 신호 및 센싱 신호를 포함한다. 게이트 구동부(120)는 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다.
데이터 구동부(130)는 타이밍 컨트롤러(200)로부터 보상 디지털 비디오 데이터(CDATA)와 데이터 구동부 제어 신호(DCS)를 입력받는다. 보상 디지털 비디오 데이터(CDATA)는 디지털 비디오 데이터(DATA)에 구동 트랜지스터(DT)의 문턱 전압을 보상하는 외부 보상 및 유기 발광 다이오드(OLED)의 열화 정도를 보상하는 잔상 보상을 수행하여 보정된 디지털 비디오 데이터이다. 데이터 구동부(130)는 데이터 구동부 제어 신호(DCS)에 따라 보상 디지털 비디오 데이터(CDATA)를 아날로그 데이터 전압으로 변환하여 데이터 라인들(DL1~DLq)에 공급한다. 게이트 구동부(120)에서 공급하는 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택된다. 선택된 화소(P)들은 데이터 전압들을 공급받아 소정의 밝기로 발광한다.
데이터 구동부(130)는 센싱 라인들(SL1~SLq)로부터 센싱 전압 또는 센싱 전류를 공급받는다. 데이터 구동부(130)는 센싱 전압 또는 센싱 전류를 이용하여 각각의 화소(P)들의 구동 트랜지스터(DT)의 문턱 전압 및 유기 발광 다이오드(OLED)의 열화 정도에 관한 정보를 포함하는 센싱 데이터(SEN)를 생성한다. 데이터 구동부(130)는 센싱 데이터(SEN)를 타이밍 컨트롤러(200)로 공급한다.
데이터 구동부(130)는 복수의 소스 드라이버 IC(Source Driver Integrated Circuit, SDIC)(131)들을 포함한다. 소스 드라이버 IC(131)들 각각은 연성필름(140)들 각각에 실장된다. 연성필름(140)들 각각은 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 TAB(Tape Automated Bonding) 방식으로 하부 기판(111) 상에 마련된 패드들 상에 부착될 수 있다. 패드들은 데이터 라인들(DL1~DLq)과 연결되어 있어, 소스 드라이버 IC(131)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다.
연성필름(140)들 각각은 칩 온 필름(Chip On Film, COF) 방식 또는 칩 온 플라스틱(chip on plastic, COP) 방식으로 마련될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 연성필름(140)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(140)들 각각은 표시 패널(110)의 하부 기판(111)과 인쇄회로보드(150)에 부착될 수 있다.
인쇄회로보드(150)는 연성필름(140)들에 부착될 수 있다. 인쇄회로보드(150)는 타이밍 컨트롤러(200)를 실장할 수 있다. 인쇄회로보드(150)는 연성 인쇄회로보드(flexible printed circuit board, FPCB)일 수 있다. 인쇄회로보드(150)는 연결부(160)를 통해 세트(170)와 연결된다.
연결부(160)는 인쇄회로보드(150)와 세트(170)를 연결한다. 연결부(160)는 타이밍 컨트롤러(200)와 호스트 시스템(300) 사이에서 Vx1 인터페이스를 적용한 입출력 단자인 버스(Bus)를 포함한 복수의 배선일 수 있다. Vx1 인터페이스는 빠른 속도로 복수의 입력 데이터를 처리할 수 있는 인터페이스이다. 그러나 이에 한정되지 않고, 연결부(160)는 데이터를 전송할 수 있는 임의의 인터페이스와 임의의 입출력 단자를 포함하는 복수의 배선으로 구현될 수 있다.
세트(170)는 표시 장치에 전원 전압들 및 구동 신호들을 공급한다. 세트(170)는 셋톱박스, 폰 시스템(Phone system), 개인용 컴퓨터(PC), 방송 수신기, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템 등으로 구현될 수 있다. 세트(170)는 호스트 시스템(300)을 실장할 수 있다. 세트(170)는 연결부(160)에 의해 인쇄회로보드(150)와 연결된다.
타이밍 컨트롤러(200)는 호스트 시스템(300)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호(TS)들을 입력받는다. 호스트 시스템(300)은 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함한다. 호스트 시스템(300)은 외부로부터 입력된 디지털 비디오 데이터(DATA)를 표시 패널(110)에 표시하기에 적합한 형식(format)으로 변환한다.
타이밍 신호(TS)들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직 동기 신호는 1 프레임 기간을 정의하는 신호이다. 수평 동기 신호는 표시 패널(110)의 1 수평 라인의 화소(P)들에 데이터 전압들을 공급하는 데 필요한 1 수평 기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.
타이밍 컨트롤러(200)는 게이트 구동부(120)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위해, 타이밍 신호(TS)들에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성한다. 타이밍 컨트롤러(200)는 게이트 구동부(120)에 게이트 구동부 제어 신호(GCS)를 출력하고, 데이터 구동부(130)에 데이터 구동부 제어 신호(DCS)를 출력한다.
타이밍 컨트롤러(200)는 데이터 구동부(130)로부터 센싱 데이터(SEN)를 입력받는다. 타이밍 컨트롤러(200)는 센싱 데이터(SEN)를 이용하여 외부 보상 및 잔상 보상을 수행할 수 있는 보상 데이터를 생성한다. 타이밍 컨트롤러는 보상 데이터를 이용하여 외부 보상 및 잔상 보상을 수행한다. 타이밍 컨트롤러(200)는 외부 보상 및 잔상 보상을 완료한 보상 디지털 비디오 데이터(CDATA)를 데이터 구동부(130)로 공급한다.
도 1 내지 도 3을 결부하여 설명한 내용을 정리하면, 본 출원은 게이트 라인(GL1~GLp) 및 게이트 라인(GL1~GLp)과 교차하는 데이터 라인(DL1~DLq)이 배치되고, 게이트 라인(GL1~GLp) 및 데이터 라인(DL1~DLq)에 연결된 복수의 화소(P)들을 갖는 표시 패널(110), 게이트 라인(GL1~GLp)에 게이트 신호를 공급하는 게이트 구동부(120), 데이터 라인(DL1~DLq)에 데이터 전압을 공급하는 데이터 구동부(130), 및 게이트 구동부(120) 및 데이터 구동부(130)의 동작 타이밍을 제어하는 타이밍 컨트롤러(200)를 포함한다.
도 4는 기존의 타이밍 컨트롤러(200)와 복수의 소스 드라이버 IC(131) 사이의 신호 송수신 관계를 나타낸 블록도이다.
복수의 소스 드라이버 IC(131)는 연성필름(140)에 의해 제 1 및 제 2 인쇄회로보드(151, 152)에 연결된다.
복수의 소스 드라이버 IC(131) 중 제 1 인쇄회로보드(151)에 연결된 소스 드라이버 IC(131)는 제 1 그룹의 소스 드라이버 IC(131)로 정의된다. 복수의 소스 드라이버 IC(131) 중 제 2 인쇄회로보드(152)에 연결된 소스 드라이버 IC(131)는 제 2 그룹의 소스 드라이버 IC(131)로 정의된다.
제 1 그룹의 소스 드라이버 IC(131)는 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N)를 각각 공급받는다. 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N) 각각은 제 1 그룹에 포함된 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비(Clock Detection Ready, CDR)를 수행할 수 있는 구간인 클럭 트레이닝 구간(Clock Training Period, C/T)을 설정한다.
제 1 그룹의 소스 드라이버 IC(131) 중 제 1 인쇄회로보드(151)의 일 측에 배치된 소스 드라이버 IC(131)인 제 1 그룹의 제 1 소스 드라이버 IC(131)는 제 1 전원 전압(VCC1)을 공급받는다. 제 1 그룹의 제 1 소스 드라이버 IC(131)는 제 1 전원 전압(VCC1)을 이용하여 제 1 그룹의 제 1 락 신호(LOCK1_1)를 생성한다. 제 1 그룹의 제 1 락 신호(LOCK1_1)는 제 1 그룹의 제 1 소스 드라이버 IC(131)가 클럭 감지 준비를 수행할 수 있는지 확인하고, 제 1 그룹의 제 1 소스 드라이버 IC(131)의 정상 구동 여부를 확인한다. 제 1 그룹의 제 1 소스 드라이버 IC(131)는 제 1 그룹의 제 1 락 신호(LOCK1_1)를 제 1 그룹의 제 2 소스 드라이버 IC(131)로 공급한다.
제 1 그룹의 제 2 소스 드라이버 IC(131)는 제 1 그룹의 제 1 락 신호(LOCK1_1)를 공급받는다. 제 1 그룹의 제 2 소스 드라이버 IC(131)는 제 1 그룹의 제 1 락 신호(LOCK1_1)가 이상 없는 경우 제 1 그룹의 제 2 락 신호(LOCK1_2)를 생성하여 제 1 그룹의 제 3 소스 드라이버 IC(131)로 공급한다.
동일한 방식으로, 제 1 그룹의 소스 드라이버 IC(131) 중 제 1 인쇄회로보드(151)의 타 측에 배치된 소스 드라이버 IC(131)인 제 1 그룹의 제 N 소스 드라이버 IC(131)는 제 1 그룹의 제 N-1 락 신호(LOCK1_N-1)를 공급받는다. 제 1 그룹의 제 N 소스 드라이버 IC(131)는 제 1 그룹의 제 N-1 락 신호(LOCK1_N-1)가 이상 없는 경우 제 1 그룹의 제 N 락 신호(LOCK1_N)를 생성한다. 제 1 그룹의 제 N 소스 드라이버 IC(131)는 제 1 그룹의 제 N 락 신호(LOCK1_N)를 타이밍 컨트롤러(200)로 공급한다.
제 2 그룹의 소스 드라이버 IC(131)는 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)를 각각 공급받는다. 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N) 각각은 제 2 그룹에 포함된 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비(Clock Detection Ready, CDR)를 수행할 수 있는 구간인 클럭 트레이닝 구간(Clock Training Period, C/T)을 설정한다.
제 2 그룹의 소스 드라이버 IC(131) 중 제 2 인쇄회로보드(152)의 일 측에 배치된 소스 드라이버 IC(131)인 제 2 그룹의 제 1 소스 드라이버 IC(131)는 제 2 전원 전압(VCC2)을 공급받는다. 제 2 그룹의 제 1 소스 드라이버 IC(131)는 제 2 전원 전압(VCC2)을 이용하여 제 2 그룹의 제 1 락 신호(LOCK2_1)를 생성한다. 제 2 그룹의 제 1 락 신호(LOCK2_1)는 제 2 그룹의 제 1 소스 드라이버 IC(131)가 클럭 감지 준비를 수행할 수 있는지 확인하고, 제 2 그룹의 제 1 소스 드라이버 IC(131)의 정상 구동 여부를 확인한다. 제 2 그룹의 제 1 소스 드라이버 IC(131)는 제 2 그룹의 제 1 락 신호(LOCK2_1)를 제 2 그룹의 제 2 소스 드라이버 IC(131)로 공급한다.
제 2 그룹의 제 2 소스 드라이버 IC(131)는 제 2 그룹의 제 1 락 신호(LOCK2_1)를 공급받는다. 제 2 그룹의 제 2 소스 드라이버 IC(131)는 제 2 그룹의 제 1 락 신호(LOCK2_1)가 이상 없는 경우 제 2 그룹의 제 2 락 신호(LOCK2_2)를 생성하여 제 2 그룹의 제 3 소스 드라이버 IC(131)로 공급한다.
동일한 방식으로, 제 2 그룹의 소스 드라이버 IC(131) 중 제 2 인쇄회로보드(152)의 타 측에 배치된 제 N 소스 드라이버 IC(131)는 제 2 그룹의 제 N-1 락 신호(LOCK2_N-1)를 공급받는다. 제 2 그룹의 제 N 소스 드라이버 IC(131)는 제 2 그룹의 제 N-1 락 신호(LOCK2_N-1)가 이상 없는 경우 제 2 그룹의 제 N 락 신호(LOCK2_N)를 생성한다. 제 2 그룹의 제 N 소스 드라이버 IC(131)는 제 2 그룹의 제 N 락 신호(LOCK2_N)를 타이밍 컨트롤러(200)로 공급한다.
타이밍 컨트롤러(200)는 제 1 그룹의 복수의 소스 드라이버 IC(131)에 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N)를 각각 공급한다. 타이밍 컨트롤러(200)는 제 2 그룹의 복수의 소스 드라이버 IC(131)에 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)를 각각 공급한다. 타이밍 컨트롤러(200)는 제 1 그룹의 제 N 소스 드라이버 IC(131)로부터 제 1 그룹의 제 N 락 신호(LOCK1_N)를 공급받는다. 타이밍 컨트롤러(200)는 제 1 그룹의 제 N 락 신호(LOCK1_N)가 정상적으로 공급되는 경우 제 1 그룹의 소스 드라이버 IC(131)가 모두 정상적으로 클럭 감지 준비를 수행하고, 모두 정상적으로 구동하는 것으로 판단한다. 타이밍 컨트롤러(200)는 제 2 그룹의 제 N 락 신호(LOCK2_N)가 정상적으로 공급되는 경우 제 2 그룹의 소스 드라이버 IC(131)가 모두 정상적으로 클럭 감지 준비를 수행하고, 모두 정상적으로 구동하는 것으로 판단한다.
도 5는 도 4에서 임의의 소스 드라이버 IC(131)가 고장난 경우의 신호 송수신 관계를 나타낸 블록도이다. 도 5에서는 제 1 및 제 2 그룹의 제 2 소스 드라이버 IC(131)가 고장난 경우를 예시하였다. 소스 드라이버 IC(131)에 고장이 발생하는 원인은 정전기(ESD), 소스 드라이버 IC(131)에 공급되는 전압의 급격한 상승(Surge), 기타 외부의 충격 등에 의한 소스 드라이버 IC(131)의 파손이다.
고장난 소스 드라이버 IC(131)는 정상적인 락 신호인 제 1 그룹의 제 1 락 신호(LOCK1_1) 및 제 2 그룹의 제 1 락 신호(LOCK2_1)를 공급받는다. 그러나, 고장난 소스 드라이버 IC(131)는 락 신호를 생성하지 못한다. 이에 따라, 제 1 및 제 2 그룹의 제 2 소스 드라이버 IC(131)는 제 1 그룹의 제 2 락 신호(LOCK1_2) 및 제 2 그룹의 제 2 락 신호(LOCK2_2)를 생성하지 못한다. 따라서, 제 1 및 제 2 그룹의 제 3 소스 드라이버 IC(131)는 락 신호를 공급받지 못한다. 이 경우, 제 3 내지 제 N 소스 드라이버 IC(131) 모두 정상적인 락 신호를 생성하지 못한다. 제 1 및 제 2 그룹의 제 N 소스 드라이버 IC(131) 역시 제 N 락 신호(LOCK1_N, LOCK2_N)를 생성하지 못하거나, 비정상적인 제 N 락 신호(LOCK1_N, LOCK2_N)를 생성하게 된다.
타이밍 컨트롤러(200)는 정상적인 제 1 및 제 2 그룹의 제 N 락 신호(LOCK1_N, LOCK2_N)를 공급받지 못한다. 이에 따라, 타이밍 컨트롤러(200)는 제 1 및 제 2 그룹 내 임의의 소스 드라이버 IC(131)에 고장이 발생한 것을 감지할 수 있다. 그러나, 타이밍 컨트롤러(200)는 제 1 및 제 2 그룹에서 어느 소스 드라이버 IC(131)에 고장이 발생하였는지를 확인할 수 없다.
도 6은 본 출원의 일 예에 따른 타이밍 컨트롤러(200)와 복수의 소스 드라이버 IC(131) 사이의 신호 송수신 관계를 나타낸 블록도이다.
복수의 소스 드라이버 IC(131)는 연성필름(140)에 의해 제 1 및 제 2 인쇄회로보드(151, 152)에 연결된다.
복수의 소스 드라이버 IC(131) 중 제 1 인쇄회로보드(151)에 연결된 소스 드라이버 IC(131)는 제 1 그룹의 소스 드라이버 IC(131)로 정의된다. 복수의 소스 드라이버 IC(131) 중 제 2 인쇄회로보드(152)에 연결된 소스 드라이버 IC(131)는 제 2 그룹의 소스 드라이버 IC(131)로 정의된다.
제 1 그룹의 소스 드라이버 IC(131)는 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N)를 각각 공급받는다. 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N) 각각은 제 1 그룹에 포함된 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비(Clock Detection Ready, CDR)를 수행할 수 있는 구간인 클럭 트레이닝 구간(Clock Training Period, C/T)을 설정한다. 제 1 그룹의 소스 드라이버 IC(131) 각각은 제 1 확인 신호(ELVDS1)를 생성한다. 제 1 그룹의 소스 드라이버 IC(131) 각각은 제 1 확인 신호(ELVDS1)를 타이밍 컨트롤러(200)로 공급한다.
제 2 그룹의 소스 드라이버 IC(131)는 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)를 각각 공급받는다. 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N) 각각은 제 2 그룹에 포함된 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비(Clock Detection Ready, CDR)를 수행할 수 있는 구간인 클럭 트레이닝 구간(Clock Training Period, C/T)을 설정한다. 제 2 그룹의 소스 드라이버 IC(131) 각각은 제 2 확인 신호(ELVDS2)를 생성한다. 제 2 그룹의 소스 드라이버 IC(131) 각각은 제 2 확인 신호(ELVDS2)를 타이밍 컨트롤러(200)로 공급한다.
타이밍 컨트롤러(200)는 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N)를 제 1 그룹의 소스 드라이버 IC(131) 들에 각각 공급한다. 타이밍 컨트롤러(200)는 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)를 제 2 그룹의 소스 드라이버 IC(131) 들에 각각 공급한다.
타이밍 컨트롤러(200)는 복수의 소스 드라이버 IC(131) 중 설정된 개수로 이루어진 그룹의 소스 드라이버 IC들(131)로부터 단일한 확인 신호를 공급받는다. "단일한 확인 신호를 공급받는다. "라는 의미는 확인 신호를 각각의 소스 드라이버 IC로부터 각각의 신호라인을 통해서 공급받는다는 의미가 될 수 있다. 이에 따라, 제 1 그룹의 소스 드라이버 IC들(131)은 하나의 배선을 통해 타이밍 컨트롤러(200)에 확인 신호를 공급한다. 또한, 제 2 그룹의 소스 드라이버 IC들(131)은 하나의 배선을 통해 타이밍 컨트롤러(200)에 확인 신호를 공급한다.
보다 구체적으로, 타이밍 컨트롤러(200)는 제 1 인쇄회로보드(151)와 연결된 제 1 그룹의 소스 드라이버 IC들(131)로부터 제 1 확인 신호(ELVDS1)를 공급받는다. 타이밍 컨트롤러(200)는 제 2 인쇄회로보드(152)와 연결된 제 2 그룹의 소스 드라이버 IC들(131)로부터 제 2 확인 신호(ELVDS2)를 공급받는다.
소스 드라이버 IC(131) 각각에서 공급하는 확인 신호는 BLVDS 방식으로 복수의 소스 드라이버 IC(131)에서 타이밍 컨트롤러(200)로 공급된다.
제 1 및 제 2 확인 신호(ELVDS1, ELVDS2)는 BLVDS(Bus Low Voltage Differential Signaling) 방식 또는 버스 단자를 이용한 저전위 차등 신호 전달 방식으로 공급될 수 있다. BLVDS 방식은 다수의 IC 칩에서 공급되는 신호들을 순차적으로 하나의 단자로 공급할 때 특히 유용한 방식이다.
제 1 확인 신호(ELVDS1)는 제 1 그룹의 소스 드라이버 IC(131)들 각각의 정상 구동 여부에 관한 정보를 포함한다. 제 2 확인 신호(ELVDS2)는 제 2 그룹의 소스 드라이버 IC(131)들 각각의 정상 구동 여부에 관한 정보를 포함한다. 제 1 및 제 2 확인 신호(ELVDS1, ELVDS2)는 소스 드라이버 IC(131)들 각각의 정상 구동 여부에 관한 정보를 순차적으로 타이밍 컨트롤러(200)에 공급한다.
제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N) 및 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)는 EPI 프로토콜 방식으로 복수의 소스 드라이버 IC(131) 각각에 전달된다. EPI 프로토콜 방식은 각각의 소스 드라이버 IC(131)에 클럭 트레이닝 구간(Clock Training Period, C/T)을 설정하기 위해 필요한 정보들을 효율적으로 전송할 수 있다.
또한, 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N) 및 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)는 서로 다른 동작 시점 타이밍을 갖는다. 제 1-1 내지 제 1-N 클럭 준비 신호(EPI1_1~EPI1_N)의 동작 시점 타이밍이 모두 상이한 경우, 제 1 그룹의 소스 드라이버 IC(131) 각각에서 생성하는 제 1 확인 신호(ELVDS1)는 상이한 타이밍을 갖는다. 또한, 제 2-1 내지 제 2-N 클럭 준비 신호(EPI2_1~EPI2_N)의 동작 시점 타이밍이 모두 상이한 경우, 제 2 그룹의 소스 드라이버 IC(131) 각각에서 생성하는 제 2 확인 신호(ELVDS2)는 상이한 동작 타이밍을 갖는다.
제 1 확인 신호(ELVDS1)는 제 1 그룹의 소스 드라이버 IC(131) 각각의 정상 동작 여부 및 클럭 트레이닝 구간의 정상적인 수행 여부를 감지한다. 각각의 소스 드라이버 IC(131)의 정상 동작 여부를 감지하기 위해서는 각각의 소스 드라이버 IC(131)에서 출력하는 제 1 확인 신호(ELVDS1)가 상이한 동작 타이밍을 가져야 한다. 제 1 확인 신호(ELVDS1)는 제 1 그룹의 소스 드라이버 IC(131) 각각이 출력한 신호들을 합한 신호이다. 제 1 확인 신호(ELVDS1)를 구성하는 파형들은 제 1 그룹의 소스 드라이버 IC(131) 각각이 출력한 파형들로, 서로 중첩되지 않으면서 합쳐져 하나의 제 1 확인 신호(ELVDS1)를 구성한다. 제 1 그룹의 소스 드라이버 IC(131) 각각은 순차적으로 설정된 신호들을 출력한다. 이에 따라, 특정한 동작 타이밍에 설정된 신호가 정상적으로 출력되는지 여부를 판별하여 제 1 그룹의 소스 드라이버 IC(131) 각각의 정상 동작 여부 및 클럭 트레이닝 구간의 정상적인 수행 여부를 모두 판단할 수 있다.
이와 동일하게, 제 2 확인 신호(ELVDS2)는 제 2 그룹의 소스 드라이버 IC(131) 각각의 정상 동작 여부 및 클럭 트레이닝 구간의 정상적인 수행 여부를 감지한다. 각각의 소스 드라이버 IC(131)의 정상 동작 여부를 감지하기 위해서는 각각의 소스 드라이버 IC(131)에서 출력하는 제 2 확인 신호(ELVDS2)가 상이한 동작 타이밍을 가져야 한다. 제 2 확인 신호(ELVDS2)는 제 2 그룹의 소스 드라이버 IC(131) 각각이 출력한 신호들을 합한 신호이다. 제 2 확인 신호(ELVDS2)를 구성하는 파형들은 제 2 그룹의 소스 드라이버 IC(131) 각각이 출력한 파형들로, 서로 중첩되지 않으면서 합쳐져 하나의 제 2 확인 신호(ELVDS2)를 구성한다. 제 2 그룹의 소스 드라이버 IC(131) 각각은 순차적으로 설정된 신호들을 출력한다. 이에 따라, 특정한 동작 타이밍에 설정된 신호가 정상적으로 출력되는지 여부를 판별하여 제 2 그룹의 소스 드라이버 IC(131) 각각의 정상 동작 여부 및 클럭 트레이닝 구간의 정상적인 수행 여부를 모두 판단할 수 있다.
도 7은 본 출원의 일 예에 따른 클럭 트레이닝 구간(C/T)의 클럭 준비 신호(EPI1-1~EPI2-N) 및 확인 신호(ELVDS)를 나타내는 파형도이다.
클럭 준비 신호(EPI1-1~EPI2-N)는 클럭 트레이닝 구간(C/T) 내에서 지속적으로 교번하면서 제 1 로직 레벨(L1)과, 제 1 로직 레벨(L1)보다 낮은 로직 레벨인 제 2 로직 레벨(L2)을 갖는다. 제 1 로직 레벨(L1)을 갖는 동안 클럭 준비 신호(EPI1-1~EPI2-N) 각각은 순차적으로 복수의 소스 드라이버 IC(131)들 각각으로 공급된다.
확인 신호(ELVDS)는 제 2 로직 레벨(L2)을 유지하고 있다가, 전원 전압을 공급받아 구동하기 시작하는 구간인 파워 온 시퀀스(Power On Sequence) 구간 이후부터 제 1 로직 레벨(L1)과 제 2 로직 레벨(L2)을 교번하면서 복수 회 구동한다. 이 때, 클럭 준비 신호(EPI1-1~EPI2-N)의 폴링(falling) 에지 타이밍과 확인 신호(ELVDS)의 폴링 에지 타이밍은 동일하다. 확인 신호(ELVDS)는 복수 회 제 1 로직 레벨(L1)과 제 2 로직 레벨(L2)을 교번한 후, 제 1 로직 레벨(L1)과 제 2 로직 레벨(L2)의 사이이며 하이 임피던스(High Impedance, Hi-Z) 구간을 정의하는 제 3 로직 레벨(L3)을 유지한다.
도 8은 본 출원의 일 예에 따른 데이터 전송 구간(data transmission, D/T), 클럭 트레이닝 구간(C/T), 및 배치 구간(configuration, C/F)의 클럭 준비 신호(EPI1-1~EPI2-N) 및 확인 신호(ELVDS)를 나타내는 나타낸 파형도이다.
데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 소정의 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 화상 표시에 필요한 디지털 비디오 데이터들을 전송한다.
클럭 트레이닝 구간(C/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 데이터 전송 구간(D/T)에서보다 긴 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 클럭 트레이닝 구간(C/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 클럭 감지 준비를 수행하여 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 유무를 감지한다.
배치 구간(C/F)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 데이터 전송 구간(D/T)과 동일한 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 화상 표시에 필요한 디지털 비디오 데이터들을 배치한다.
또한, 데이터 전송 구간(D/T), 클럭 트레이닝 구간(C/T), 및 배치 구간(C/F)에서 확인 신호(ELVDS)는 제 1 로직 레벨(L1)과 제 2 로직 레벨(L2)의 사이이며 하이 임피던스(High Impedance, Hi-Z) 구간을 정의하는 제 3 로직 레벨(L3)을 유지한다.
도 9는 본 출원의 일 예에 따른 클럭 트레이닝 구간의 소스 드라이버 IC(131)의 고장에 따른 데이터 전송 구간(D/T), 클럭 트레이닝 구간(C/T), 및 배치 구간(C/F)의 클럭 준비 신호(EPI1-1~EPI2-N) 및 확인 신호(ELVDS)를 나타내는 파형도이다.
데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 소정의 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 화상 표시에 필요한 디지털 비디오 데이터들을 전송한다.
클럭 트레이닝 구간(C/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 데이터 전송 구간(D/T)에서보다 긴 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 클럭 트레이닝 구간(C/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 클럭 감지 준비를 수행하여 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 유무를 감지한다.
배치 구간(C/F)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 데이터 전송 구간(D/T)과 동일한 주기로 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 데이터 전송 구간(D/T)에서 클럭 준비 신호(EPI1-1~EPI2-N)는 화상 표시에 필요한 디지털 비디오 데이터들을 배치한다.
또한, 데이터 전송 구간(D/T), 클럭 트레이닝 구간(C/T), 및 배치 구간(C/F)에서 확인 신호(ELVDS)는 제 1 로직 레벨(L1)과 제 2 로직 레벨(L2)의 사이이며 하이 임피던스(High Impedance, Hi-Z) 구간을 정의하는 제 3 로직 레벨(L3)을 유지하다가, 정전기(ESD)가 발생하여 고장이 발생한 구간부터 제 2 로직 레벨(L2)을 유지한다. 확인 신호(ELVDS)가 제 2 로직 레벨(L2)을 유지하는 경우, 타이밍 컨트롤러(200)는 해당 구간에서 확인 신호(ELVDS)를 출력하는 소스 드라이버 IC(131)에 고장이 발생한 것을 감지할 수 있다.
이와 같이, 본 출원은 복수의 소스 드라이버 IC(131) 중 임의의 소스 드라이버 IC(131)에 고장이 발생하는 경우, 임의의 소스 드라이버 IC(131)가 포함된 그룹은 고장 정보를 포함하는 확인 신호(ELVDS)를 생성하여 타이밍 컨트롤러(200)에 공급한다.
임의의 소스 드라이버 IC(131)에 고장이 발생하는 경우, 확인 신호(ELVDS)는 제 1 패턴(PTN1) 및 제 2 패턴(PTN2)을 포함하는 고장 정보를 생성한다.
제 1 패턴(PTN1)은 클럭 신호의 생성 준비 여부를 판별한다. 제 1 패턴(PTN1)은 각각의 소스 드라이버 IC(131)가 클럭 감지 준비를 수행할 수 있는지 여부를 확인할 수 있다. 제 1 패턴(PTN1)은 CDR 체크 패턴으로 통칭된다.
제 2 패턴(PTN2)은 소스 드라이버 IC(131) 자체의 정상 구동 여부를 판별한다. 제 2 패턴(PTN2)은 소스 드라이버 IC(131)에서 정상적으로 설정된 디지털 비디오 데이터를 출력하는지 여부를 판단한다. 제 2 패턴(PTN2)은 IC 지칭(Indicate) 패턴으로 통칭된다.
타이밍 컨트롤러(200)는 제 1 및 제 2 패턴(PTN1, PTN2)을 포함하는 확인 신호(ELVDS)를 공급받는 경우, 어느 소스 드라이버 IC(131)에 고장이 발생하였는지 여부를 식별할 수 있다.
또한, 타이밍 컨트롤러(200)는 제 1 및 제 2 패턴(PTN1, PTN2)을 포함하는 확인 신호(ELVDS)를 공급받는 경우, 임의의 소스 드라이버 IC(131)에 발생한 고장의 원인을 식별할 수 있다. 이는 제 1 또는 제 2 패턴(PTN1, PTN2)의 길이, 반복 횟수, 및 제 1 또는 제 2 패턴(PTN1, PTN2)의 발생 빈도 등을 분석하여 알아낼 수 있다.
도 10은 본 출원의 일 예에 따른 클럭 트레이닝 구간의 타이밍 컨트롤러(200)의 고장에 따른 데이터 전송 구간(D/T) 및 클럭 트레이닝 구간(C/T)의 클럭 준비 신호(EPI1-1~EPI2-N) 및 확인 신호(ELVDS)를 나타내는 파형도이다.
타이밍 컨트롤러(200)가 소스 드라이버 IC(131) 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비를 수행할 수 있는 구간인 클럭 트레이닝 구간(C/T)을 설정하는 클럭 준비 신호(EPI1-1~EPI2-N)를 정상적으로 공급하지 못하는 경우, 클럭 트레이닝 구간(C/T)이 정상적인 시점에서 종료되지 않고 지속될 수 있다. 이는 클럭 준비 신호(EPI1-1~EPI2-N)를 출력하는 타이밍 컨트롤러(200)가 정전기(ESD), 입력 전압의 급격한 상승(Surge), 또는 외부의 충격 등으로 고장이 발생하였을 때 발생하는 현상이다.
이 때, 복수의 소스 드라이버 IC(131)는 제 1 패턴(PTN1) 및 제 2 패턴(PTN2)을 지속적으로 타이밍 컨트롤러(200)에 공급한다.
제 1 패턴(PTN1)은 클럭 신호의 생성 준비 여부를 판별한다. 제 1 패턴(PTN1)은 각각의 소스 드라이버 IC(131)가 클럭 감지 준비를 수행할 수 있는지 여부를 확인할 수 있다. 제 1 패턴(PTN1)은 CDR 체크 패턴으로 통칭된다.
제 2 패턴(PTN2)은 소스 드라이버 IC(131) 자체의 정상 구동 여부를 판별한다. 제 2 패턴(PTN2)은 소스 드라이버 IC(131)에서 정상적으로 설정된 디지털 비디오 데이터를 출력하는지 여부를 판단한다. 제 2 패턴(PTN2)은 IC 지칭(Indicate) 패턴으로 통칭된다.
본 출원에 따른 표시 장치는 소스 드라이버 IC의 클럭 감지 준비 상태를 일대일 대응(Point to Point) 방식으로 연결하여, 어느 소스 드라이버 IC에서 불량이 발생하였는지 정확히 검출할 수 있어 소스 드라이버 IC의 교체 비용을 감소시킬 수 있다.
본 출원에 따른 표시 장치는 소스 드라이버 IC의 불량 또는 결합 불량에 의한 수리 비용을 감소시킬 수 있다.
본 출원에 따른 표시 장치는 소스 드라이버 IC 불량 불량 또는 결합 불량에 의한 표시 패널 또는 표시 장치 내부의 회로 부품의 손상을 사전에 방지할 수 있다.
이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
110: 표시 패널 111: 하부 기판
112: 상부 기판 120: 게이트 구동부
130: 데이터 구동부 131: 소스 드라이버 IC
140: 연성필름 150: 인쇄회로보드
151: 제 1 인쇄회로보드 152; 제 2 인쇄회로보드
160: 연결부 170: 세트
200: 타이밍 컨트롤러 300: 호스트 시스템

Claims (10)

  1. 게이트 라인 및 상기 게이트 라인과 교차하는 데이터 라인이 배치되고, 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 갖는 표시 패널;
    상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부;
    상기 데이터 라인에 데이터 전압을 공급하는 복수의 소스 드라이버 IC로 구성된 데이터 구동부; 및
    상기 게이트 구동부 및 상기 데이터 구동부의 동작 타이밍을 제어하는 타이밍 컨트롤러를 포함하며,
    상기 타이밍 컨트롤러는 상기 복수의 소스 드라이버 IC 중 설정된 개수로 이루어진 그룹의 소스 드라이버 IC들로부터 단일한 확인 신호를 공급받는 표시 장치.
  2. 제 1 항에 있어서,
    상기 확인 신호는 BLVDS 방식으로 상기 복수의 소스 드라이버 IC에서 상기 타이밍 컨트롤러로 공급되는 표시 장치.
  3. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 소스 드라이버 IC 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비를 수행할 수 있는 구간인 클럭 트레이닝 구간을 설정하는 클럭 준비 신호를 공급하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 클럭 준비 신호는 EPI 방식으로 상기 복수의 소스 드라이버 IC 각각에 전달되며,
    서로 다른 소스 드라이버 IC에 전달되는 클럭 준비 신호는 서로 다른 동작 시점 타이밍을 갖는 표시 장치.
  5. 제 1 항에 있어서,
    상기 복수의 소스 드라이버 IC 중 제 1 그룹의 소스 드라이버 IC들과 연결된 제 1 인쇄회로보드; 및
    상기 복수의 소스 드라이버 IC 중 제 2 그룹의 소스 드라이버 IC들과 연결된 제 2 인쇄회로보드를 더 포함하며,
    상기 제 1 그룹의 소스 드라이버 IC들은 제 1 확인 신호를 상기 타이밍 컨트롤러에 공급하고,
    상기 제 2 그룹의 소스 드라이버 IC들은 제 2 확인 신호를 상기 타이밍 컨트롤러에 공급하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 복수의 소스 드라이버 IC 중 임의의 소스 드라이버 IC에 고장이 발생하는 경우, 상기 임의의 소스 드라이버 IC가 포함된 그룹은 고장 정보를 포함하는 확인 신호를 생성하여 상기 타이밍 컨트롤러에 공급하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 고장 정보는 상기 클럭 신호의 생성 준비 여부를 판별하는 제 1 패턴; 및
    상기 소스 드라이버 IC 자체의 정상 구동 여부를 판별하는 제 2 패턴을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 타이밍 컨트롤러는 상기 제 1 및 제 2 패턴을 공급받고 상기 임의의 소스 드라이버 IC에 발생한 고장의 원인을 식별하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 확인 신호는 상기 복수의 소스 드라이버 IC가 정상일 경우, 하이 로직 레벨인 제 1 레벨과 로우 로직 레벨인 제 2 레벨의 사이 레벨로 하이 임피던스 상태인 제 3 레벨을 유지하고,
    상기 복수의 소스 드라이버 IC 중 고장이 발생한 소스 드라이버 IC가 포함된 경우, 상기 제 2 레벨을 유지하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 타이밍 컨트롤러가 상기 소스 드라이버 IC 각각에서 생성하는 내부 클럭의 이상 유무를 감지하는 클럭 감지 준비를 수행할 수 있는 구간인 클럭 트레이닝 구간을 설정하는 클럭 준비 신호를 정상적으로 공급하지 못하는 경우,
    상기 복수의 소스 드라이버 IC는 상기 클럭 신호의 생성 준비 여부를 판별하는 제 1 패턴; 및
    상기 소스 드라이버 IC 자체의 정상 구동 여부를 판별하는 제 2 패턴을 지속적으로 상기 타이밍 컨트롤러에 공급하는 표시 장치.
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