KR20190048489A - The nuclear power plant measuring control type semiconductor switching element - Google Patents

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Abstract

The present invention relates to a semiconductor switching element for nuclear power control measurement to operate normally in a radiation environment by blocking a leakage current path due to cumulative radiation through structure modification of a layout in which an I-type gate layer is formed in a switching element used in a nuclear power control measurement system. In the semiconductor switching element for nuclear power control measurement, a source region, a gate region, and a drain region are disposed between a first isolation oxide film and a second isolation oxide film, which are respectively disposed at both ends of a semiconductor substrate. The disclosed semiconductor switching element for nuclear power control measurement comprises: a first I-type gate disposed between one side of the source region, the gate region, and the drain region, and the first isolation oxide film and perpendicularly connected to the gate region (142); a first P+ layer disposed between the first I-type gate and the first isolation oxide film; a second I-type gate disposed between the other side of the source region, the gate region, and the drain region, and the second isolation oxide film and connected to the gate region vertically; and a second P+ layer disposed between the second I-type gate and the second isolation oxide film.

Description

원자력 발전 제어 계측용 반도체 스위칭 소자{The nuclear power plant measuring control type semiconductor switching element}[0001] The present invention relates to a nuclear power plant monitoring control type semiconductor switching element,

본 발명은 원자력 발전 제어 계측용 반도체 스위칭 소자에 관한 것으로서, 더욱 자세하게는 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(Total Ionizing Dose, TID) 효과가 발생되는 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 MOSFET의 레이아웃(Layout)을 구조적으로 변경함으로써, 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력 발전 제어 계측용 반도체 스위칭 소자에 관한 것이다.More particularly, the present invention relates to a silicon-based n-MOSFET (n-MOSFET) having a total ionizing radiation (TID) effect in an electronic device used in a nuclear power generation control measurement system. type metal oxide semiconductor field effect transistor (hereinafter referred to as " type oxide field effect transistor "), the layout of the MOSFET is structurally changed in order to block the leakage current path induced from radiation at the interface of the oxide film, To a semiconductor switching element for measurement.

일반적으로 원자력 발전의 제어 계측 시스템과 같은 전자 시스템에 포함된 전자부품은 방사선 환경에 노출되면 오류나 오작동하여 중대한 사고를 발생시킬 수 있으며, 원전 내부에 장착되어 있기 때문에 수리나 교체가 어렵다.Generally, electronic components included in electronic systems such as control and measurement systems of nuclear power generation can cause serious accidents due to errors or malfunctions when exposed to radiation environment, and it is difficult to repair or replace because it is installed inside the nuclear power plant.

따라서 이온화 방사선에 내성을 갖는 전자부품의 개발이 필수적이나, 현재 국내에서는 내방사선 전자부품에 대한 연구가 미미한 상태이며, 내방사선 기능의 전자부품은 해외 수입에 의존하는 상태이다. 상용 부품 가운데 방사선 내성이 높은 부품을 선별(Screening)하여 전자장비의 내방사선 수준을 향상시키는 시도는 있었으나 한계가 있다. Therefore, it is essential to develop electronic components that are resistant to ionizing radiation. Currently, research on radiation-induced electronic components is limited in Korea, and radiation-functioning electronic components are dependent on overseas imports. Attempts have been made to improve the radiation level of electronic equipment by screening parts with high radiation resistance among commercial parts, but there is a limit.

전자부품을 구성하는 반도체 칩은 대부분 실리콘 기반 CMOS(Complementary Metal Oxide Semiconductor)로 설계되어 있다. 방사선 환경에서 반도체 칩은 방사선 종류, 총 누적선량, 방사선 플럭스(Flux), 방사선 형태에 따른 중성자 영향(Neutron effects), 총 이온화선량효과(TID : Total ionizing dose effects), 과도선량률 효과(Transient dose rate effects), 단일사건 현상(Single event phenomena) 등과 같은 다양한 종류의 오류에 노출된다. Semiconductor chips constituting electronic components are mostly designed with silicon-based CMOS (Complementary Metal Oxide Semiconductor). In a radiation environment, the semiconductor chip can be classified into three types: radiation type, total cumulative dose, radiation flux, neutron effects according to radiation type, total ionizing dose effects (TID), transient dose rate effects, single event phenomena, and the like.

이러한 방사선 영향 중 주요 고려사항인 총 이온화 선량 효과는 긴 시간 동안 누적되는 감마선에 의한 피해로 특히, CMOS 중 n-MOSFET의 성능저하를 야기시켜 전자시스템 전체에 데이터 오류나 오동작을 유발한다. The total ionization dose effect, which is a major consideration among these radiation effects, causes a data error or malfunction in the entire electronic system, especially due to the deterioration of the n-MOSFET in the CMOS due to the damage caused by the accumulation of gamma rays over a long period of time.

도 1은 일반적인 n-MOSFET를 위에서 본 구조와 그 단면도를 나타낸 도면이다.1 is a view showing a structure and a cross-sectional view of a general n-MOSFET as viewed from above.

도 1에 도시된 바와 같이, 일반적인 n-MOSFET의 경우, 방사선이 인가되면, 이온화가 진행되고 절연 산화막(Isolation Oxide) 경계면과 드레인(Drain)과 소스(Source) 사이에 정공들이 누적되어 누설전류 경로가 형성된다.As shown in FIG. 1, in the case of a general n-MOSFET, ionization proceeds when radiation is applied, holes are accumulated between an insulating oxide film interface and a drain and a source, .

즉, 실리콘 기반의 n-MOSFET에 방사선이 인가되면 이온화가 진행되어 전자/정공 쌍(Electron/Hole Pair)이 생성된다. 이동도가 높은 전자는 터널링 효과에 의하여 쉽게 사라지지만 이동도가 낮은 정공은 전계에 의하여 실리콘 산화막 계면에 축적되고, 축적된 정공에 의한 채널 형성으로 소스와 드레인 사이에 누설전류 경로가 생성된다.That is, when radiation is applied to a silicon-based n-MOSFET, ionization proceeds to generate an electron / hole pair (electron / hole pair). Electrons with high mobility are easily vanished by the tunneling effect, but holes with low mobility accumulate at the silicon oxide interface by an electric field, and leakage current paths are generated between the source and the drain due to the channel formation by the accumulated holes.

이로 인해 MOSFET의 성능이 감소하게 되고, 총 이온화 방사선 효과는 전자회로를 구성하는 MOSFET의 특성을 감쇄시켜 소자 및 회로 전체의 오동작 및 고장의 발생 원인이 된다. 특히, 원자력 발전의 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선 효과가 발생되면 계측 시스템의 오동작으로 중대한 사고가 발생할 수 있으며, 원전 내부에 장착된 전자소자는 수리나 교체가 어렵다는 문제점이 있다.As a result, the performance of the MOSFET is reduced, and the total ionizing radiation effect attenuates the characteristics of the MOSFET constituting the electronic circuit, thereby causing malfunction and malfunction of the device and the circuit as a whole. Especially, when the total ionizing radiation effect is generated in the electronic devices used in the control and measurement system of nuclear power generation, a serious accident may occur due to malfunction of the measurement system, and there is a problem that the electronic devices mounted inside the nuclear power plant are difficult to repair or replace.

공정기술의 발달로 딥 서브-마이크론(Deep Sub-micron) 공정으로 제작된 n-MOSFET의 경우 게이트 산화막 두께가 10nm 이하로 매우 얇다. 최근 자료에 따르면 10nm 이하 산화막에서는 정공이 축적되지 않아 누설전류가 발생하지 않는다고 보고되었기 때문에 두꺼운 절연 산화막(Isolation oxide)에서의 누설전류 경로를 차단해야 한다.Due to the development of process technology, n-MOSFETs fabricated by deep sub-micron process have very thin gate oxide thicknesses of less than 10 nm. According to recent data, it has been reported that the leakage current does not occur due to the accumulation of holes in the oxide film below 10 nm, so the leakage current path in the thick insulating oxide must be cut off.

상용 CMOS 공정에서 발생되는 산화층에 축적된 정공에 의한 채널 형성으로 인한 드레인과 소스 사이, 셀(Cell)과 셀 간에 누설전류가 발생되는 문제를 해결함에 있어서 레이아웃 변형 기법을 이용하는 연구가 활발히 진행되어 왔다. 레이아웃 변형 기법이 적용된 기존의 내방사선 전자소자 레이아웃 구조로는 ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate Assisted) MOSFET이 최신 기술로 알려져 있다. Researches have been actively conducted on the use of a layout deformation technique in solving the problem of leakage current between a drain and a source and between a cell and a cell due to channel formation due to holes accumulated in an oxide layer generated in a commercial CMOS process . ELT (Enclosed Layout Transistor) and DGA (Dummy Gate Assisted) MOSFETs are known as the latest technology in the layout structure of the conventional radiation electronic devices using the layout modification technique.

도 2는 내방사선 전자소자 ELT의 레이아웃 구조를 나타낸 도면이다.2 is a view showing a layout structure of the radiation-ion electronic device ELT.

도 2에 도시된 바와 같이, 내방사선 전자소자 ELT는, 내방사선 기능을 갖는 ELT로서, 소스와 드레인 사이를 폴리 게이트로 완전히 격리시킴으로써 소스와 드레인 사이의 누설전류 경로가 발생하는 것을 차단한다. 따라서 방사선에 의한 모든 누설전류 경로를 제거하기 위한 구조로 높은 내방사선화 특성 때문에 널리 사용되고 있다.As shown in Fig. 2, the radiation-induced electronic element ELT is an ELT having an internal radiation function, and completely isolates the source and the drain from each other with the poly gate, thereby preventing the leakage current path between the source and the drain from occurring. Therefore, it is widely used because of its high resistance to radiation due to its structure for eliminating all the leakage current path by radiation.

그러나, ELT는 구조적인 특성으로 인해 다음과 같이 몇가지 한계점을 갖는다. 먼저, 채널이 일정하게 형성되지 않기 때문에 다음 수학식 1과 같이 복잡한 사이즈(W/L) 모델링이 추가적으로 필요하고, 2.26 이하의 사이즈(W/L) 구현이 불가능하다는 단점이 있다. 특히, 2.26 이하의 사이즈(W/L)가 필수적으로 사용되는 아날로그 회로 설계에서 주요한 문제로 작용된다. However, due to its structural characteristics, ELT has several limitations as follows. First, since channels are not formed uniformly, complicated size (W / L) modeling is additionally required as shown in the following Equation 1, and it is impossible to realize a size (W / L) of 2.26 or less. In particular, a size (W / L) of 2.26 or less is a major problem in analog circuit design where it is essentially used.

Figure pat00001
Figure pat00001

따라서, ELT는 모델링을 위해 수학식 1과 같이 복잡하기 때문에 다양한 사이즈 비율의 트랜지스터를 포함하는 ASICs(Application Specific Integrated Circuits) 설계 시 어려움이 있다.Therefore, since ELT is complicated as shown in Equation (1) for modeling, it is difficult to design ASICs (Application Specific Integrated Circuits) including transistors of various sizes.

또한, 일반적인 n-MOSFET에 비하여 상대적으로 큰 면적이 소요되며, 큰 게이트 커패시턴스를 갖기 때문에 디지털 회로에서 지연시간을 발생시키는 원인이 된다. In addition, a relatively large area is required compared with a general n-MOSFET, and it has a large gate capacitance, which causes a delay time in a digital circuit.

마지막으로, 소자의 동일한 특성이 요구되는 회로에서 게이트 중심의 비대칭적인 구조는 소스와 드레인의 선택에 따라 그 전기적 특성이 다를 수 있다는 단점을 갖는다. Finally, the asymmetrical structure of the gate center in a circuit requiring the same characteristics of the device has a disadvantage that its electrical characteristics may be different depending on the selection of the source and the drain.

따라서, ELT 레이아웃 구조는 높은 내방사선 특성을 갖지만 구조적인 한계점과 복잡성으로 인하여 회로 설계에서 큰 제약이 따른다.Therefore, the ELT layout structure has a high radiation resistance characteristic, but there are significant limitations in circuit design due to structural limitations and complexity.

전술한 바와 같이, ELT는 높은 내방사선 특성 때문에 널리 사용되지만 구조적인 특성 때문에 복잡한 W/L(Width/Length) 비율로 모델링하는 것에 한계가 있고, 2.26 이하의 W/L 비율의 구현이 불가능하며, 상대적으로 넓은 면적이 소모되며, 게이트 면적 증가로 인한 큰 게이트 정전용량(Capacitance) 값이 요구되며, 기존 n-MOSFET에 비하여 소스와 드레인이 구조적인 비대칭의 한계를 갖는다.As described above, ELT is widely used because of its high radiation resistance, but due to its structural characteristics, there is a limitation in modeling with a complicated W / L (Width / Length) ratio, and it is impossible to realize a W / L ratio of 2.26 or less, A relatively large area is consumed, a large gate capacitance due to an increase in gate area is required, and the source and drain have a structural asymmetric limit as compared with the conventional n-MOSFET.

도 3은 일반적인 DGA의 레이아웃 구조를 나타낸 도면이다.3 is a diagram showing a layout structure of a general DGA.

도 3에 도시된 DGA는, 내방사선 기능을 갖는 DGA MOSFET의 구조를 보여준다. DGA MOSFET은 ELT의 비대칭형 구조를 개선한 구조로 W/L 비율의 제약이 사라지고 입력 커패시턴스를 감소시켜 특성을 개선한 구조이다. 이 구조는 내방사선 특성을 수행하는 동시에 ELT 레이아웃 구조의 사이즈(W/L) 제약을 개선하였고, 게이트 커패시턴스가 작기 때문에 회로에서 발생하는 지연시간 문제를 해결하였으며, 소스와 드레인의 대칭적 구조는 전자소자의 일정한 전기적 특성을 보장하였다.The DGA shown in FIG. 3 shows the structure of a DGA MOSFET having radiation resistance function. The DGA MOSFET is a structure that improves the asymmetric structure of the ELT, which eliminates the restriction of the W / L ratio and improves the characteristics by reducing the input capacitance. This structure improves the size (W / L) constraint of the ELT layout structure while performing the radiation characteristics, solves the delay time problem in the circuit due to the small gate capacitance, and the symmetrical structure of the source and the drain, Thereby ensuring constant electrical characteristics of the device.

도 3의 경우, DGA n-MOSFET는 ELT 레이아웃의 구조적 단점을 보완하여 회로 설계의 유연성을 향상시켰지만 MOSFET 채널 영역 밖에 P-액티브 레이어와 P+ 레이어를 추가하고 N-액티브 레이어를 변형함으로 인해 채널이 변화한다. 채널이 변화하면 동작 전류가 일정하지 않으므로 사이즈(W/L)를 리모델링을 해야 한다. In the case of FIG. 3, the DGA n-MOSFET improves the flexibility of the circuit design by compensating for the architectural disadvantages of the ELT layout, but by adding a P-active layer and a P + layer outside the MOSFET channel region and transforming the N-active layer, do. Since the operating current is not constant when the channel changes, the size (W / L) must be remodeled.

또한, 반도체 공정에서 제공하는 실리사이드 레이어(Silicide layer)에 의해 N+와 P+가 도통되어 소스와 드레인 바디가 모두 도통되므로 MOSFET이 동작하지 않을 수 있다.Also, the N + and P + are conducted by the silicide layer provided in the semiconductor process, and the MOSFET and the source and drain bodies are electrically connected to each other.

전술한 바와 같이, DGA MOSFET는 ELT의 단점을 개선하기 위한 방안으로 대칭형 설계 내방사선 기법을 통해 ELT의 비대칭형 구조로 인한 문제는 해결하였지만, 복잡한 W/L 설계비율과, 더미 게이트(Dummy Gate)로 인해 단위소자 구조가 복잡해진다는 단점이 있으며, 최신 공정에 사용되는 실리사이드 레이어로 인한 소스와 바디, 드레인과 바디가 도통되는 문제점도 있다.As described above, the DGA MOSFET has solved the problem caused by the asymmetric structure of the ELT through the symmetric design radiation method as a means for improving the disadvantages of the ELT, but the complicated W / L design ratio, the dummy gate, There is a disadvantage that the unit device structure becomes complicated and there is a problem that the source, the body, the drain and the body are conducted due to the silicide layer used in the latest process.

한국 등록특허공보 제10-1492807호(등록일 : 2015년02월06일)Korean Registered Patent No. 10-1492807 (Registered on February 06, 2015)

전술한 문제점을 해결하기 위한 본 발명의 목적은, 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(TID) 효과가 발생되는 실리콘 기반 n-MOSFET의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여, I형 게이트를 추가하여 MOSFET의 레이아웃을 구조적으로 변경함으로써, 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력 발전 제어 계측용 반도체 스위칭 소자를 제공함에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-described problems and to provide a semiconductor device and a method of manufacturing the same, which are capable of improving the leakage current caused by radiation at the insulating oxide film interface of a silicon-based n-MOSFET in which total ionizing radiation (TID) The present invention provides a semiconductor switching device for measuring nuclear power generation control which can operate normally in a radiation environment by structurally changing the layout of a MOSFET by adding an I-type gate to block the path.

전술한 목적을 달성하기 위한 본 발명에 따른 원자력 발전 제어 계측용 반도체 스위칭 소자는, 반도체 기판의 양단에 각각 배치된 제1 분리산화막과 제2 분리산화막 사이에 소스 영역과 게이트 영역 및 드레인 영역이 배치된 원자력 발전 제어 계측용 반도체 스위칭 소자에 있어서, 상기 소스 영역과 상기 게이트 영역 및 상기 드레인 영역의 일측과 상기 제1 분리산화막 사이에 배치되고 상기 게이트 영역(142)에 수직으로 연결되는 제1 I형 게이트; 상기 제1 I형 게이트와 상기 제1 분리산화막 사이에 배치된 제1 P+ 레이어; 상기 소스 영역과 상기 게이트 영역 및 상기 드레인 영역의 다른 측과 상기 제2 분리산화막 사이에 배치되고, 상기 게이트 영역에 수직으로 연결되는 제2 I형 게이트; 및 상기 제2 I형 게이트와 상기 제2 분리산화막 사이에 배치된 제2 P+ 레이어를 포함할 수 있다.According to an aspect of the present invention, there is provided a semiconductor switching device for nuclear power control measurement according to the present invention, wherein a source region, a gate region, and a drain region are disposed between a first isolation oxide film and a second isolation oxide film, A first I-type semiconductor layer disposed between the source region, the gate region, and one side of the drain region and the first isolation oxide film and vertically connected to the gate region; gate; A first P + layer disposed between the first I-type gate and the first isolation oxide film; A second I-type gate disposed between the source region and the other side of the gate region and the drain region and the second isolation oxide film and connected to the gate region vertically; And a second P + layer disposed between the second I-type gate and the second isolation oxide film.

또한, 상기 소스 영역과 상기 게이트 영역 및 상기 드레인 영역은 N+ 도핑 영역과 N형 액티브 영역을 이루고, 상기 제1 I형 게이트와 상기 제1 P+ 레이어는 제1 P형 액티브 영역을 이루며, 상기 제2 I형 게이트와 상기 제2 P+ 레이어는 제2 P형 액티브 영역을 이루며, 상기 제1 P+ 레이어와 상기 제2 P+ 레이어는 P+ 도핑(doping) 영역을 이룰 수 있다.The source region, the gate region, and the drain region form an N + doped region and an N-type active region, the first I-type gate and the first P + layer form a first P-type active region, The I-type gate and the second P + layer form a second P-type active region, and the first P + layer and the second P + layer may form a P + doping region.

또한, 상기 제1 P+ 레이어와 상기 제1 I형 게이트는 동일한 방향으로 서로 평행하게 배치되고, 상기 제2 I형 게이트와 상기 제2 P+ 레이어도 동일한 방향으로 서로 평행하게 배치될 수 있다.The first P + layer and the first I-type gate may be arranged in parallel with each other in the same direction, and the second I-type gate and the second P + layer may be arranged in parallel with each other in the same direction.

또한, 상기 제1 I형 게이트와 상기 제2 I형 게이트 사이에는 멀티 핑거(Multi-fingers) 방식에 따라 상기 소스 영역과 상기 게이트 영역 및 상기 드레인 영역이 배치되는 방향의 기판 전체 폭을 핑거 수로 나누어 각 영역이 병렬로 배치되되, 소스 영역과 게이트 영역 및 드레인 영역이 중복되지 않게 교번적으로 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치될 수 있다.A total width of the substrate in the direction in which the source region, the gate region, and the drain region are disposed is divided by the number of fingers in a multi-fingers manner between the first I-type gate and the second I- The source region, the gate region, the drain region, the gate region, the source region, the gate region, and the drain region in this order so that the source region, the gate region, and the drain region are not overlapped with each other.

그리고, 상기 제1 I형 게이트와 상기 제2 I형 게이트 사이에 상기 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치될 때, 각 게이트 영역은 모두 상기 제1 I형 게이트 및 상기 제2 I형 게이트와 수직으로 연결되는 상태로 배치될 수 있다.When the source region, the gate region, the drain region, the gate region, the source region, the gate region, and the drain region are arranged in this order between the first I-type gate and the second I-type gate, The first I-type gate and the second I-type gate.

본 발명에 의하면, 기존 내방사선 ELT 구조 및 DGA MOSFET의 단점을 극복하고 IC 설계의 유연성을 확대시켰기 때문에 다양한 회로에 적용 가능한 것이 장점이다. The advantage of the present invention is that it can be applied to various circuits because it overcomes the disadvantages of existing radiation-induced ELT structures and DGA MOSFETs and extends the flexibility of IC design.

따라서 우주 공간의 인공위성이나 원자력 발전소의 원자로 같은 방사선 환경에 사용되는 전자 시스템의 내방사선화를 위한 스위칭 소자 설계에 직접적인 적용이 가능하다. Thus, it is possible to apply directly to the design of switching devices for radiation protection of electronic systems used in radiation environments such as aerospace satellites or nuclear power plant reactors.

또한, 고준위 방사선 환경에서 사용되는 전자부품 및 장비의 경우, 선진국의 금수로 인한 한계를 극복할 수 있는 기술적 대안으로 응용이 가능하여 수입대체 효과를 거둘 수 있을 뿐만 아니라, 전자장비나 시스템에 적용할 경우 고준위 누적 방사선 영향에 노출되어도 안정적으로 동작하는 것을 기대할 수 있다.In addition, in the case of electronic parts and equipment used in a high-level radiation environment, it can be applied as a technical alternative to overcome the limitation caused by the abandonment of advanced countries, It can be expected to operate stably even when exposed to high-level cumulative radiation effects.

또한, 스위칭 소자 MOSFET에 대한 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있다.In addition, the leakage current path due to the cumulative radiation is blocked through a structural change of the layout for the switching element MOSFET, so that it can operate normally in a radiation environment.

또한, 스위칭 소자에서 I형 폴리 게이트 레이어를 통해 소스와 드레인 사이의 누설 전류 경로를 차단하고, P-active 레이어와 p+ 레이어를 포함시켜 문턱 전압을 높임으로써 실리콘 산화막에 묶인 정공에 의해 발생하는 채널 반전을 방지하고 누설전류 발생을 차단할 수 있다. In addition, the leakage current path between the source and the drain is blocked through the I-type poly gate layer in the switching device, and the threshold voltage is increased by including the P-active layer and the p + layer, whereby the channel inversion And the leakage current can be prevented.

또한, P-active 레이어와 N-active 레이어를 만나도록 지정함으로써 정공 묶임이 발생하는 두꺼운 절연 필드 산화막층(isolation field oxide)의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단시킴으로서 내방사선화 기능을 구현할 수 있다. In addition, by designating to meet the P-active layer and the N-active layer, generation of a thick insulating field oxide layer in which holes are trapped is suppressed and the leakage current path between the source and the drain is blocked, Function can be implemented.

또한, 본 발명은 일반적인 ELT 및 DGA의 구조적인 한계를 극복한다. 즉, 복잡한 W/L W/L(Width/Length) 비율 모델링을 갖는 종래 ELT 구조 및 DGA MOSFET에 비하여 기존 n-MOSFET와 같은 W/L 비율을 갖기 때문에 따로 사이즈 비율을 모델링하지 않아도 되는 장점이 있다. In addition, the present invention overcomes the structural limitations of conventional ELT and DGA. That is, since the W / L ratio is the same as that of the conventional n-MOSFET, the size ratio is not required to be modeled as compared with the conventional ELT structure having complicated W / L W / L (Width / Length) ratio modeling.

또한, 종래 ELT에 비해 W/L 비율의 제한이 없고, 상대적으로 작은 면적을 가지며 소스와 드레인이 구조적으로 대칭을 유지하기 때문에 출력 저항(Output resistance)의 차이가 발생하지 않는 장점이 있다.In addition, there is no limitation in the W / L ratio compared with the conventional ELT, and a structure having a relatively small area and maintaining the symmetry of the source and the drain is advantageous in that no difference in output resistance occurs.

또한, 반도체 기판(Body) 상에 게이트(310)를 'I'자 형태로 형성시킴으로써, 소스와 드레인 또는 드레인과 소스가 게이트(310)에 의해 완전히 분리되는 구조를 갖는다.In addition, by forming the gate 310 in an I-shape on the semiconductor substrate Body, the source and the drain or the source and the source are completely separated by the gate 310.

따라서, 사이즈(W/L) 비율을 따로 모델링할 필요가 없기 때문에 복잡한 사이즈 모델링이 필요했던 ELT 구조와 달리 회로 설계에 있어 사이즈 조절이 간편하다는 장점을 갖는다. Therefore, it is not necessary to separately model the size (W / L) ratio, so that it is advantageous in that size adjustment is simple in circuit design, unlike the ELT structure in which complicated size modeling is required.

또한, 게이트(310)를 이용하여 N+ 레이어와 P+ 레이어를 물리적으로 분리하므로 실리사이드 레이어에 의해 N+와 P+가 도통되는 문제점도 해결할 수 있다. Also, since the N + layer and the P + layer are physically separated using the gate 310, the problem of N + and P + being conducted by the silicide layer can be solved.

그리고, 2.26 이하의 사이즈(W/L) 비율 구현이 가능해짐에 따라 아날로그 회로의 설계 시 유연성을 확보하였으며, 게이트의 면적이 크게 증가하기 때문에 지적되었던 상대적으로 큰 면적과 게이트 정전용량(Capacitance) 증가로 인한 스위칭 속도 저하 문제도 해결할 수 있다.Also, as the ratio of the size (W / L) of 2.26 or less can be realized, flexibility in the design of the analog circuit is secured and the area of the gate is greatly increased. Therefore, the relatively large area and the increase in the gate capacitance The problem of lowering the switching speed can be solved.

도 1은 일반적인 n-MOSFET의 구조와 그 단면도를 나타낸 도면이다.
도 2는 일반적인 ELT의 레이아웃 구조를 나타낸 도면이다.
도 3은 일반적인 DGA의 레이아웃 구조를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 원자력 발전 제어 계측용 반도체 스위칭 소자의 레이아웃 구조를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 원자력발전 제어계측용 반도체 스위칭 소자의 레이아웃에 대응된 단면도를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 원자력발전 제어계측용 반도체 스위칭 소자에서 소스와 게이트 및 드레인 영역을 복수 개로 증가시킨 예를 나타낸 도면이다.
도 7a는 일반적인 n-MOSFET의 0.18 um 상용 공정 3D 모델링을 나타낸 도면이다.
도 7b는 본 발명의 실시 예에 따른 내방사선 I형 게이트 n-MOSFET의 3D 모델링을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 I형 게이트 n-MOSFET의 3D 구조에 따른 방사선 영향 시뮬레이션을 나타낸 도면이다.
도 9은 일반적인 상용 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 I형 게이트 레이어를 갖는 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.1 is a view showing a structure and a cross-sectional view of a general n-MOSFET.
2 is a diagram showing a layout structure of a general ELT.
3 is a diagram showing a layout structure of a general DGA.
4 is a view showing a layout structure of a semiconductor switching element for nuclear power control measurement according to an embodiment of the present invention.
5 is a sectional view corresponding to the layout of a semiconductor switching element for nuclear power control measurement according to an embodiment of the present invention.
6 is a diagram illustrating an example in which a plurality of source, gate, and drain regions are increased in a semiconductor switching device for nuclear power control control according to an embodiment of the present invention.
7A is a diagram showing 3D modeling of 0.18 mu commercial process of a general n-MOSFET.
7B is a diagram illustrating 3D modeling of an inner radiation I-shaped gate n-MOSFET according to an embodiment of the present invention.
8 is a diagram illustrating a radiation effect simulation according to the 3D structure of an I-type gate n-MOSFET according to an embodiment of the present invention.
9 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of a general commercial n-MOSFET.
10 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of an n-MOSFET having an I-type gate layer according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as " comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.If any part is referred to as being " on " another part, it may be directly on the other part or may be accompanied by another part therebetween. In contrast, when a section is referred to as being " directly above " another section, no other section is involved.

제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.The terms first, second and third, etc. are used to describe various portions, components, regions, layers and / or sections, but are not limited thereto. These terms are only used to distinguish any moiety, element, region, layer or section from another moiety, moiety, region, layer or section. Thus, a first portion, component, region, layer or section described below may be referred to as a second portion, component, region, layer or section without departing from the scope of the present invention.

여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the invention. The singular forms as used herein include plural forms as long as the phrases do not expressly express the opposite meaning thereto. Means that a particular feature, region, integer, step, operation, element and / or component is specified and that the presence or absence of other features, regions, integers, steps, operations, elements, and / It does not exclude addition.

"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.Terms indicating relative space such as " below ", " above ", and the like may be used to more easily describe the relationship to other portions of a portion shown in the figures. These terms are intended to include other meanings or acts of the apparatus in use, as well as intended meanings in the drawings. For example, when inverting a device in the figures, certain parts that are described as being " below " other parts are described as being " above " other parts. Thus, an exemplary term " below " includes both up and down directions. The device can rotate at 90 degrees or another angle, and the term indicating the relative space is interpreted accordingly.

다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms including technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Commonly used predefined terms are further interpreted as having a meaning consistent with the relevant technical literature and the present disclosure, and are not to be construed as ideal or very formal meanings unless defined otherwise.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

전자소자의 총 이온화 선량 효과에 대한 내방사선 기술은 공정 레벨과 시스템 레벨로 나뉜다. 공정 레벨에서는 기술적인 제약은 없지만 추가적인 공정 단계가 필요하여 기존 공정과의 호환성 검증을 위한 막대한 비용과 시간을 필요로 한다. 시스템 레벨의 경우, 기존 공정을 이용하지만 추가적인 회로나 로직이 필요하기 때문에 면적이나 동작속도에 많은 제약이 있다. Radiation technology for the total ionization dose effect of electronic devices is divided into process level and system level. At the process level, there are no technical limitations, but additional process steps are required, which is costly and time-consuming to verify compatibility with existing processes. At the system level, there are many limitations on the area and operation speed, because it uses existing processes but requires additional circuitry or logic.

그러나 본 발명에서 제공하는 레이아웃 변형 기법은 기존 공정 절차를 그대로 따르면서 추가적인 회로나 로직 등이 필요하지 않기 때문에 고속 저전력 내방사선 전자부품 설계에 중요한 기술이라 할 수 있다.However, the layout modification technique provided by the present invention is an important technology for the design of radiation electronic components in high-speed and low-power because no additional circuit or logic is required by following the existing process procedure.

본 발명은 전술한 내방사선 전자소자 ELT와 DGA n-MOSFET 레이아웃의 구조적인 단점이 보완된 I형 게이트 레이아웃의 구조를 제공하는 것이다. The present invention provides a structure of an I-type gate layout in which the structural weaknesses of the above-described radiation-induced electronic device ELT and DGA n-MOSFET layout are complemented.

본 발명에 따른 I형 게이트 n-MOSFET 구조는 0.18um CMOS 공정의 일반적인 n-MOSFET 구조에 레이아웃 변형 기법을 적용하여 게이트 폴리 레이어(Poly Gate Layer)를 'I'자 형태로 확장하였으며, P형 액티브 레이어(P-active layer)와 P+ 레이어(P+ layer)를 추가하고 N형 액티브 레이어(N-active layer)와 P형 액티브 레이어를 만나도록 지정함으로써 소스와 드레인 사이의 누설전류 경로를 차단한다. 여기서 추가/확장/지정된 레이어는 기존 공정 절차에 포함되어 있기 때문에 추가적인 공정 절차를 요구하지 않는다.The I-type gate n-MOSFET structure according to the present invention extends a gate poly layer into an 'I' shape by applying a layout modification technique to a general n-MOSFET structure of a 0.18um CMOS process, (P + active layer) and a P + layer (P + layer) are added, and the leakage current path between the source and the drain is blocked by designating to meet the N-active layer and the P-type active layer. Here, the added / expanded / designated layer is not included in the existing process procedure, and thus does not require any additional process steps.

또한, 구조적으로 복잡한 사이즈(W/L) 모델링을 필요로 하는 기존 내방사선 레이아웃 기술과 비교하여 채널이 일반적인 n-MOSFET와 같게 형성되기 때문에 사이즈(W/L) 리모델링이 필요하지 않고 회로 설계 시 구조적으로 많은 장점을 갖는다.In addition, since the channel is formed like a normal n-MOSFET compared with existing radiation-ray layout technology which requires structurally complicated size (W / L) modeling, size (W / L) remodeling is not required, Which has many advantages.

본 발명은 N형 액티브 레이어와 폴리 게이트 레이어 및 n+ 레이어를 포함하는 n-MOSFET의 레이아웃에서 트랜지스터 게이트의 두께가 10nm 이하이면 정공이 산화막에 묶이지 않는 현상을 기반으로 한다. 여기에 I형 폴리 게이트 레이어를 추가하여 소스와 드레인 사이의 누설 전류 경로를 차단하고, P형 액티브 레이어와 p+ 레이어를 포함시켜 문턱 전압을 높임으로써 실리콘 산화막에 묶인 정공에 의해 발생하는 채널 반전을 방지하고 누설전류 발생을 차단하는 방법을 제공한다. The present invention is based on the phenomenon that the holes are not tied to the oxide film when the transistor gate thickness is 10 nm or less in the layout of the n-MOSFET including the n-type active layer, the poly gate layer and the n + layer. The leakage current path between the source and the drain is blocked by adding an I-type poly gate layer. By including the P-type active layer and the p + layer, the threshold voltage is increased to prevent the channel inversion caused by the holes in the silicon oxide film And to prevent the leakage current from being generated.

또한 P형 액티브 레이어와 N형 액티브 레이어를 만나도록 지정함으로써 정공 묶임이 발생하는 두꺼운 절연 필드 산화막층(isolation field oxide)의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단시킴으로서 내방사선화 기능을 구현하는 것이다.By designating the P-type active layer and the N-type active layer to be in contact with each other, generation of a thick insulating field oxide layer in which holes are trapped is suppressed and the leakage current path between the source and the drain is blocked, .

따라서, 본 발명은 일반적인 ELT 및 DGA의 구조적인 한계를 극복한다. 즉, 복잡한 W/L W/L(Width/Length) 비율 모델링을 갖는 ELT 구조 및 DGA MOSFET에 비하여 기존 n-MOSFET와 동일한 W/L 비율을 갖기 때문에 따로 사이즈 비율을 모델링하지 않아도 되는 장점이 있다. Thus, the present invention overcomes the structural limitations of conventional ELT and DGA. In other words, ELT structure having complicated W / L W / L (Width / Length) ratio modeling and W / L ratio same as that of conventional n-MOSFET compared with DGA MOSFET is advantageous in that the size ratio is not required to be modeled.

또한 본 발명은 종래 ELT에 비해 W/L 비율의 제한이 없고, 상대적으로 작은 면적을 가지며 소스와 드레인이 구조적으로 대칭을 유지하기 때문에 출력 저항(Output resistance)의 차이가 발생하지 않는 장점이 있다.In addition, the present invention has no limitation in the W / L ratio as compared with the conventional ELT, has a relatively small area, and maintains a symmetrical structure between the source and the drain, so that there is no difference in the output resistance.

도 4는 본 발명의 실시 예에 따른 원자력 발전 제어 계측용 반도체 스위칭 소자의 레이아웃 구조를 나타낸 도면이다.4 is a view showing a layout structure of a semiconductor switching element for nuclear power control measurement according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명에 따른 원자력 발전 제어 계측용 반도체 스위칭 소자(100)는, 반도체 기판의 양단에 제1 분리산화막(111)과 제2 분리산화막(112)이 각각 배치되고, 제1 분리산화막(111)과 제2 분리산화막(112) 사이에 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)이 배치될 수 있다.4, in the semiconductor switching device 100 for measuring nuclear power generation control according to the present invention, a first isolation oxide film 111 and a second isolation oxide film 112 are disposed at both ends of a semiconductor substrate, A source region 141, a gate region 142, and a drain region 143 may be disposed between the first isolation oxide film 111 and the second isolation oxide film 112.

소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)의 일측과 제1 분리산화막(111) 사이에 제1 I형 게이트(131)가 배치되고, 제1 I형 게이트(131)는 게이트 영역(142)에 수직으로 연결되게 배치될 수 있다.A first I-type gate 131 is disposed between the source region 141, one side of the gate region 142 and the drain region 143 and the first isolation oxide film 111, and the first I- And may be vertically connected to the gate region 142.

즉, 내방사선 I형 게이트 n-MOSFET로서, 폴리 게이트를 소스와 드레인 사이에 알파벳 'I'자 형태로 변형시킨 구조이다.That is, as the radiation-resistant I-type gate n-MOSFET, a poly gate is deformed into an alphabet 'I' shape between a source and a drain.

제1 I형 게이트(131)와 제1 분리산화막(111) 사이에 제1 P+ 레이어(121)가 배치될 수 있다. The first P + layer 121 may be disposed between the first I-type gate 131 and the first isolation oxide film 111.

소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)의 다른 측과 제2 분리산화막(112) 사이에 제2 I형 게이트(132)가 배치되고, 제2 I형 게이트(132)는 게이트 영역(142)에 수직으로 연결되도록 배치될 수 있다.A second I-type gate 132 is disposed between the other side of the source region 141 and the gate region 142 and the drain region 143 and the second isolation oxide film 112, May be vertically connected to the gate region 142.

제2 I형 게이트(132)와 제2 분리산화막(112) 사이에는 제2 P+ 레이어(122)가 배치될 수 있다.A second P + layer 122 may be disposed between the second I-type gate 132 and the second isolation oxide film 112.

제1 P+ 레이어(121)와 제1 I형 게이트(131)는 동일한 방향으로 서로 평행하게 배치되고, 제2 I형 게이트(132)와 제2 P+ 레이어(122)도 동일한 방향으로 서로 평행하게 배치될 수 있다.The first P + layer 121 and the first I-type gate 131 are arranged in parallel with each other in the same direction, and the second I-type gate 132 and the second P + layer 122 are arranged parallel to each other in the same direction .

전술한 바와 같이, 본 발명에 따른 원자력발전 제어계측용 반도체 스위칭 소자(100)는, 반도체 기판(Body) 상에 배치된 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)의 양측 끝단에 I형 게이트(131, 132)를 'I'자 형태의 레이어로 추가시킴으로써, 누설전류 경로를 형성시키는 원인이 되었던 분리 산화막을 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)으로부터 완전히 분리하는 구조를 갖는다.As described above, the semiconductor switching device 100 for measuring nuclear power generation control according to the present invention has a source region 141, a gate region 142, and a drain region 143 disposed on a semiconductor substrate Body, The I-shaped gates 131 and 132 are added as an I-shaped layer to the source region 141 and the gate region 142 and the drain region 143 ). ≪ / RTI >

I형 게이트 n-MOSFET는 0.18um 공정이고, 게이트 산화막 두께는 7nm이하이므로 산화막 두께가 10nm 이하에는 방사선에 의한 정공 축적이 일어나지 않는 터널링 메카니즘을 사용하기 때문에 소스와 드레인 사이의 누설전류 경로를 차단할 수 있다. 기존 n-MOSFET 레이아웃에 포함되지 않는 P형 액티브 레이어와 P+ 레이어를 포함시켜 문턱전압(VTH)을 높임으로써 실리콘 산화막에 축적된 정공에 의해 발생하는 채널 반전(Channel inversion)을 방지하고 누설전류 경로를 차단할 수 있다. Since the I-type gate n-MOSFET is a 0.18-μm process and the gate oxide film thickness is 7 nm or less, the leakage current path between the source and the drain can be blocked because the tunneling mechanism in which the hole accumulation by radiation does not occur is less than 10 nm have. By including the P-type active layer and the P + layer not included in the existing n-MOSFET layout, the channel inversion caused by the holes accumulated in the silicon oxide film can be prevented by increasing the threshold voltage (V TH ) .

또한, N형 액티브 레이어와 P형 액티브 레이어를 만나도록 지정함으로써 정공이 축적되는 두꺼운 절연 산화막의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단할 수 있다.By designating to meet the N-type active layer and the P-type active layer, generation of a thick insulating oxide film in which holes are accumulated can be suppressed, and the leakage current path between the source and the drain can be cut off.

또한, 본 발명에 따른 원자력발전 제어계측용 반도체 스위칭 소자(100)는, n-MOSFET의 구조에서 게이트 영역(142)의 양측 끝단에 수직으로 I형 게이트(131, 132)를 각각 추가한 구조로서, 기존 ELT 구조 및 DGA MOSFET의 단점을 보완한 I형 게이트 n-MOSFET이라 할 수 있다. The semiconductor switching device 100 for measuring nuclear power generation control according to the present invention has a structure in which I-type gates 131 and 132 are vertically added to both ends of a gate region 142 in the structure of an n-MOSFET , An I-type gate n-MOSFET that compensates for the disadvantages of conventional ELT structures and DGA MOSFETs.

I형 게이트 n-MOSFET 레이아웃은 구조적으로, 기존 DGA n-MOSFET가 갖는 소스와 드레인의 대칭성, 2.26 이하의 사이즈(W/L) 구현, 낮은 입력 커패시턴스와 같은 장점들을 포함하며, 복잡한 사이즈(W/L) 리모델링이 필요한 기존의 ELT와 DGA n-MOSFET 레이아웃 구조의 단점을 개선하였다. I형 게이트 n-MOSFET 레이아웃 구조는 일반적인 n-MOSFET와 동일한 채널을 형성하기 때문에 추가적으로 사이즈(W/L) 모델링이 필요하지 않다.The I-type gate n-MOSFET layout is structurally characterized by the symmetry of the source and drain of the conventional DGA n-MOSFET, the size (W / L) implementation of 2.26 or less, low input capacitance, L) Disadvantages of existing ELT and DGA n-MOSFET layout structure that need remodeling are improved. The I-type gate n-MOSFET layout structure forms the same channel as a general n-MOSFET, so that additional size (W / L) modeling is not required.

또한, 최신 반도체 공정에서는 일반적으로 Contact 저항을 줄이기 위하여 실리사이드 공정이 포함된다. DGA n-MOSFET 레이아웃 구조의 경우, 실리사이드 레이어(Silicide layer)에 의하여 N+와 P+가 도통되어 소스와 드레인 바디가 모두 도통되는 경우, MOS가 동작하지 않을 수 있기 때문에 실리사이드 블락킹 레이어(Silicide blocking layer)를 적용해야 한다. Also, in the latest semiconductor processes, a silicide process is generally included to reduce the contact resistance. In the case of the DGA n-MOSFET layout structure, when N + and P + are conducted by a silicide layer and the source and drain bodies are electrically connected, MOS may not operate. Therefore, a silicide blocking layer, Should be applied.

그러나 본 발명에 따른 I형 게이트 n-MOSFET 구조는 실리사이드 블락킹 레이어의 추가 없이도 I형 폴리 게이트에 의하여 P+, N+, 소스, 드레인이 물리적으로 분리됨에 따라 실리사이드에 의해 도통되는 것을 방지할 수 있다.However, the I-type gate n-MOSFET structure according to the present invention can prevent the P +, N +, source and drain from being conducted by the silicide due to the physical separation of the P +, N +, source and drain by the I-type polygate without addition of the silicide blocking layer.

또한, 사이즈(W/L) 비율을 따로 모델링할 필요가 없기 때문에 복잡한 사이즈 모델링이 필요했던 ELT 구조와 달리 회로 설계에 있어 사이즈 조절이 간편하다는 장점을 갖는다. In addition, since the size (W / L) ratio does not need to be separately modeled, it is advantageous in that it is easy to adjust the size in circuit design unlike the ELT structure in which complicated size modeling is required.

또한, I형 게이트(131, 132)를 이용하여 N+와 P+를 물리적으로 분리하게 됨으로써 기존 실리사이드 공정에서 N+와 P+가 도통되는 문제점을 해결하기 위해 실리사이드 블록킹 레이어를 형성시키는 공정을 진행할 필요가 없게 되었다. In addition, since N + and P + are physically separated by using the I-type gates 131 and 132, there is no need to carry out a process of forming a silicide blocking layer in order to solve the problem that N + and P + are electrically conducted in the existing silicide process .

또한, 2.26 이하의 사이즈(W/L) 비율 구현이 가능해짐에 따라 아날로그 회로 설계 시 유연성을 확보할 수 있으며, 게이트의 면적이 크게 증가하기 때문에 지적되었던 상대적으로 큰 면적과 게이트 정전용량(Capacitance) 증가로 인한 스위칭 속도 저하 문제도 해결할 수 있다. In addition, since it is possible to realize a ratio of a size (W / L) of 2.26 or less, flexibility in designing an analog circuit can be secured, and a gate area is greatly increased. The problem of lowering the switching speed due to the increase of the switching speed can be solved.

이와 함께 소스와 드레인이 구조적으로 대칭을 이루기 때문에 소스의 선택 경우에 따라 Output resistance는 변화가 없다는 것도 유리한 점이라고 할 수 있다.In addition, since the source and drain are structurally symmetrical, it is also advantageous that the output resistance does not change according to the selection of the source.

도 5는 본 발명의 실시 예에 따른 원자력발전 제어계측용 반도체 스위칭 소자의 레이아웃에 대응된 단면도를 나타낸 도면이다.5 is a sectional view corresponding to the layout of a semiconductor switching element for nuclear power control measurement according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명에 따른 원자력 발전 제어 계측용 반도체스위칭 소자(100)에서, 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)은 N+ 도핑 영역(511)과 N형 액티브 영역(512)을 이룰 수 있다.5, the source region 141, the gate region 142, and the drain region 143 of the semiconductor switching device 100 for measuring the control of nuclear power generation according to the present invention are connected to the N + doped region 511 An N-type active region 512 can be formed.

또한, 제1 I형 게이트(131)와 제1 P+ 레이어(121)는 제1 P형 액티브 영역(521)을 이루며, 제2 I형 게이트(132)와 제2 P+ 레이어(122)는 제2 P형 액티브 영역(522)을 이루며, 제1 P+ 레이어(121)와 제2 P+ 레이어(122)는 P+ 도핑(doping) 영역(530)을 이룰 수 있다.The first I-type gate 131 and the first P + layer 121 constitute a first P-type active region 521. The second I-type gate 132 and the second P + The first P + layer 121 and the second P + layer 122 form a P + -type active region 522. The first P + layer 121 and the second P + layer 122 may form a P + doping region 530.

N형 액티브 영역(512)은 스위칭 소자의 액티브(active) 영역을 지정하여 공정 상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 역할을 할 수 있다.The N-type active region 512 may designate an active region of the switching device so as to prevent an isolation field oxide from occurring at a corresponding position in the process.

N+ 도핑 영역(511)은 스위칭 소자의 소스 전극과 드레인 전극의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주게 된다.The N + doped region 511 designates an n-type doping position by a self-aligning technique to generate a source electrode and a drain electrode of the switching device.

P형 액티브 영역(521, 522)과 P+ 도핑 영역(530)은 스위칭 소자의 문턱 전압을 높여 트래핑(trapping) 된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하게 된다. The P type active regions 521 and 522 and the P + doped region 530 increase the threshold voltage of the switching device to suppress channel inversion caused by trapped holes, .

I형 게이트(131, 132)는 스위칭 소자의 게이트(gate) 영역을 지정하고, N+ 도핑 영역(511)과 P+ 도핑 영역(530)을 분리시키며, 영어 알파벳 대문자 I자 형태를 갖는다.The I-type gates 131 and 132 designate the gate region of the switching element, separate the N + doping region 511 and the P + doping region 530, and have the English alphabet capital letter I shape.

P+ 도핑 영역(530)을 이루는 P+ 레이어(121, 122)는 제1 I형 게이트(131)와 평행하게 배치된 제1 P+ 레이어(121)와, 제2 I형 게이트(132)와 평행하게 배치된 제2 P+ 레이어(122)를 포함한다.The P + layers 121 and 122 constituting the P + doped region 530 include a first P + layer 121 disposed in parallel with the first I-type gate 131 and a second P + layer 121 disposed in parallel with the second I- + ≪ / RTI > layer 122).

I형 게이트(131, 132) 레이어는, 게이트 영역을 폴리 실리콘(poly silicon)을 이용하여 지정하고, 산화막 두께가 10nm 이하로 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단할 수 있다.The I-type gates 131 and 132 are formed by designating a gate region using polysilicon and by using a phenomenon in which hole trapping does not occur when the oxide film thickness is 10 nm or less, .

P형 액티브 영역(521, 522) 부분에는 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류의 발생을 차단하는 p+ 레이어(121, 122)가 배치될 수 있다.In the P type active regions 521 and 522, p + layers 121 and 122 (not shown) for blocking the generation of leakage current by suppressing channel inversion caused by holes trapped by raising the threshold voltage, May be disposed.

기존 스위칭 소자에 누설전류 차단을 위해 실리사이드 레이어(silicide layer)가 적용되는 제조 공정의 경우에, p+ 레이어 영역과 n+ 레이어 영역에 실리사이드 레이어가 형성되는 것을 방지하는 I형 게이트 레이어(131, 132)가 적용될 수 있다.I-type gate layers 131 and 132, which prevent formation of a silicide layer in the p + layer region and the n + layer region in the case of a manufacturing process in which a silicide layer is applied to a conventional switching device for blocking leakage current Can be applied.

그리고, p+ 레이어(121, 122)가 I형 게이트 레이어(131, 132)와 겹쳐지는 경우, p+ 레이어(121, 122)가 겹쳐진 I형 게이트 레이어(131, 132) 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화 될 수 있다.When the p + layers 121 and 122 are overlapped with the I-type gate layers 131 and 132, the I-type gate layers 131 and 132 where the p + layers 121 and 122 are overlapped, The leakage current path that can be generated through the channel can be minimized.

도 6은 본 발명의 실시 예에 따른 원자력발전 제어계측용 반도체 스위칭 소자에서 소스와 게이트 및 드레인 영역을 복수 개로 증가시킨 예를 나타낸 도면이다.6 is a diagram illustrating an example in which a plurality of source, gate, and drain regions are increased in a semiconductor switching device for nuclear power control control according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 실시 예에 따른 원자력발전 제어계측용 반도체 스위칭 소자에서, 제1 I형 게이트(131)와 제2 I형 게이트(132) 사이에는 멀티 핑거(Multi-fingers) 방식에 따라 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)이 배치되는 방향의 기판 전체 폭을 핑거 수로 나누어 각 영역이 병렬로 배치되도록 할 수 있다.Referring to FIG. 6, in the semiconductor switching device for measuring nuclear power generation control according to the embodiment of the present invention, a multi-fingers method is used between the first I-type gate 131 and the second I- The entire substrate width in the direction in which the source region 141, the gate region 142, and the drain region 143 are arranged can be divided by the number of fingers so that the regions are arranged in parallel.

즉, 회로 설계에서 레이아웃을 실시할 때 기존 n-MOSFET의 사이즈(W/L)가 증가할 경우 전체 칩 면적이나 Sub회로의 소자 배치 등의 제약을 피하기 위하여 Multi-fingers 방법을 사용하여 구성할 수 있다.That is, when the size of the existing n-MOSFET increases (W / L) in the layout of the circuit design, it can be configured using the Multi-fingers method to avoid restrictions such as the total chip area and the device layout of the sub circuit have.

Multi-fingers는 전체 폭(Width)을 finger의 수로 나누어 병렬로 배치하고 소스와 드레인을 공유하는 레이아웃 방법으로써 예로 제시된 도 6과 같이 I형 게이트 n-MOSFET에서 적용 가능하다. 사이즈 120u/1u(W/L)의 I형 게이트 n-MOSFET에 대하여 fingers를 3으로 나누어 병렬 형태로 소스와 드레인을 공유할 수 있기 때문에 다음 표 1과 같이 기존 내방사선 레이아웃에 비하여 회로 설계의 확장성을 확보할 수 있다.Multi-fingers can be applied to an I-type gate n-MOSFET as shown in FIG. 6, which is an example of a layout in which the entire width is divided by the number of fingers and is arranged in parallel and the source and the drain are shared. Since the source and drain can be shared in parallel by dividing the fingers by 3 for I-type gate n-MOSFETs of size 120u / 1u (W / L), expansion of circuit design It is possible to secure property.

Figure pat00002
Figure pat00002

본 발명에 따른 내방사선 I형 게이트 n-MOSFET는 표 1과 같은 레이아웃의 구조적 장점들을 가지며, 총 이온화 선량 효과에 의한 누설전류 경로를 차단하였기 때문에 방사선 환경에서도 정상 동작이 가능하다. 내방사선 특성은 TCAD 3D M&S를 통하여 검증할 수 있다.The radiation-resistant I-type gate n-MOSFET according to the present invention has the structural advantages of the layout as shown in Table 1 and can operate normally in the radiation environment because it cuts off the leakage current path due to the total ionization dose effect. The radiation characteristics can be verified through TCAD 3D M & S.

도 6에서, 내방사선 I형 게이트 n-MOSFET는, 소스 영역과 게이트 영역 및 드레인 영역이 중복되지 않게 교번적으로 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치될 수 있다. In FIG. 6, the radiation-shielded I-type gate n-MOSFET has a source region, a gate region, a drain region, a gate region, a source region, a gate region, and a drain region alternately As shown in FIG.

그리고, 제1 I형 게이트(131)와 제2 I형 게이트(132) 사이에 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치될 때, 각 게이트 영역은 모두 제1 I형 게이트(131) 및 제2 I형 게이트(132)와 수직으로 연결되는 상태로 배치될 수 있다.When the source region, the gate region, the drain region, the gate region, the source region, the gate region, and the drain region are arranged in this order between the first I-type gate 131 and the second I-type gate 132, Type gate 131 and the second I-type gate 132 in the vertical direction.

전술한 바와 같이 I형 게이트 레이어(131, 132)는 하나 이상 다수 개로 배치되는 경우에, 소스 영역과 드레인 영역도 계속적으로 반복되는 구조가 되므로, 소스 영역과 드레인 영역을 공유하는 구조로 구성할 수 있다.As described above, when one or more I-type gate layers 131 and 132 are arranged in a plurality of I-shaped gate layers 131 and 132, since the source region and the drain region are continuously repeated, a structure in which the source region and the drain region are shared have.

이때, 폭(width)과 길이(length)는 120u/1u(W/L)으로 하고, figure 개수에 따라 병렬로 소스 영역과 드레인 영역을 공유하는 구성이 가능하기 때문에, 전체 칩 면적이나 소자 배치 등에 있어 변형이 가능한 장점이 있다.In this case, since the width and the length can be 120u / 1u (W / L) and the source region and the drain region can be shared in parallel according to the number of the figures, There is an advantage that it can be deformed.

도 7a는 일반적인 n-MOSFET의 0.18 um 상용 공정 3D 모델링을 나타낸 도면이다. 도 7a에서 (a)는 3D 구조(structure)를 나타내고, (b)는 AA' 교차 섹션(cross section)을 나타내며 (c)는 Acceptor(#/cm3)를 나타내며, (d)는 Donor(#/cm3)를 나타낸다.7A is a diagram showing 3D modeling of 0.18 mu commercial process of a general n-MOSFET. 7A shows a 3D structure, FIG. 7B shows an AA 'cross section, FIG. 7C shows an Acceptor (# / cm 3 ) / cm < 3 >).

상용 공정의 일반적인 n-MOSFET 구조의 방사선 손상을 모델링하기 위하여 소자레벨에서 물리적 연산을 할 수 있는 TCAD(Technology Computer Aided Design) tool을 이용하여 도 7a에 도시된 바와 같이 3D 모델링을 수행하였다. In order to model the radiation damage of a general n-MOSFET structure in a commercial process, 3D modeling is performed as shown in FIG. 7A using a TCAD (Technology Computer Aided Design) tool capable of physical operation at the device level.

모델링된 n-MOFET의 사이즈는 10um/1um (W/L)이며, 게이트 산화막과 바디 두께는 각각 10nm, 3um이며, 도핑 농도는 각각 바디 8e16#/cm3, 채널 1e18#/cm3, 소스와 드레인 1e20#/cm3 로 설정할 수 있다. The size of the modeled n-MOFET is 10um / 1um (W / L) , the gate oxide film and the body thickness are each 10nm, 3um, doping concentration respective body 8e16 # / cm 3, channel 1e18 # / cm 3, the source and the drain can be set to 1e20 # / cm 3.

도 7b는 본 발명의 실시 예에 따른 내방사선 I형 게이트 n-MOSFET의 3D 모델링을 나타낸 도면이다. 도 7b에서, (a)는 3D 구조(structure)를 나타내고, (b)는 AA' 교차 섹션(cross section)을 나타내며, (c)는 Acceptor(#/cm3)를 나타내며, (d)는 Donor (#/cm3)를 나타낸다.7B is a diagram illustrating 3D modeling of an inner radiation I-shaped gate n-MOSFET according to an embodiment of the present invention. (B) shows AA 'cross section, (c) shows Acceptor (# / cm 3 ), (d) shows Donor (# / cm 3 ).

일반적인 n-MOSFET 구조와 제안하는 I형 게이트 n-MOSFET 구조의 내방사선 특성을 비교하기 위하여 도 7b와 같이 I형 게이트 n-MOSFET의 3D 구조 모델링을 수행하였다. 모델링된 일반적인 n-MOSFET 구조와 사이즈, 도핑 농도는 같고 추가된 I형 폴리 게이트의 사이즈(W/L)는 0.5um/2um이며, P+ 도핑 농도는 1e20#/cm3 이다.In order to compare the radiation characteristics of the general n-MOSFET structure and the proposed I-type gate n-MOSFET structure, the 3D structure modeling of the I-type gate n-MOSFET is performed as shown in FIG. The generic modeling n-MOSFET structure and size, doping concentration is the size of I-form poly gates add the same (W / L) is a 0.5um / 2um, P + doping concentration is 1e20 # / cm 3.

도 8은 본 발명의 실시 예에 따른 I형 게이트 n-MOSFET의 3D 구조에 따른 방사선 영향 시뮬레이션을 나타낸 도면이다.8 is a diagram illustrating a radiation effect simulation according to the 3D structure of an I-type gate n-MOSFET according to an embodiment of the present invention.

도 8에 도시된 바와 같이, 총 이온화 선량 효과의 영향으로 발생되는 누설전류 경로를 모델링하기 위하여 일반적인 n-MOSFET와 본 발명에 따른 n-MOSFET의 구조에 대한 소스와 드레인 사이의 절연 산화막 경계면에 고정전하(Fixed charge)를 주입하였다. 또한, 시간이 지남에 따라 누적되는 방사선량의 증가를 모델링하기 위하여 주입되는 고정전하의 농도를 증가시키면서 시뮬레이션을 진행하였다. 도 8에서, (a)는 표준 n-MOSFET 구조(Standard n-MOSFET structure) 구조를 나타낸 것이고, (b)는 I형 게이트(I-gate) n-MOSFET 구조를 나타낸 것이다.As shown in FIG. 8, in order to model the leakage current path caused by the effect of the total ionization dose effect, the n-MOSFET is fixed to the insulating oxide film interface between the source and the drain, A fixed charge was injected. Simulation was also carried out with increasing concentration of injected fixed charge to model the increase in cumulative dose over time. In FIG. 8, (a) shows a structure of a standard n-MOSFET structure and (b) shows an I-gate n-MOSFET structure.

도 9는 일반적인 상용 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.9 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of a general commercial n-MOSFET.

도 9에 도시된 바와 같이, 상용 n-MOSFET의 내방사선 특성을 확인하기 위하여 폭과 길이에 대한 사이즈를 10um/1um(W/L)로 하고, 폴리 게이트 두께를 10nm로 설정한 후, 드레인과 소스 사이의 측면 산화막층 경계면에 누설전류 경로를 모델링하기 위하여 경계면에 고정 전하를 주입하였다. 9, in order to confirm the radiation resistance characteristic of the commercial n-MOSFET, the size for the width and the length is set to 10um / 1um (W / L), the poly gate thickness is set to 10nm, A fixed charge was injected at the interface to model the leakage current path at the interface of the side oxide layer between the sources.

고정전하의 도핑 농도를 1e19#/cm3까지 증가시키면서 게이트 전압에 따른 드레인 전류를 확인하였다. 특히, 소자가 턴오프(Turn-off)상태 일 때 누설전류에 의한 오류나 오동작이 발생할 수 있기 때문에 게이트 전압이 문턱전압(VTH)보다 작은 부분이 주요한 측정 범위이다.While increasing the doping density of the fixed charges to 1e19 # / cm 3 was confirmed and a drain current corresponding to the gate voltage. Particularly, a portion where the gate voltage is smaller than the threshold voltage (V TH ) is a main measurement range, because a fault or a malfunction due to a leakage current may occur when the device is in a turn-off state.

고정 전하량을 증가시키면서 누설 전류를 모의실험을 진행한 결과, n-MOSFET가 턴 오프(turn off) 상태임에도 불구하고 고정 전하 주입량이 늘어남에 따라 누설전류가 증가하는 것을 확인할 수 있다. As a result of simulating the leakage current while increasing the fixed charge amount, it can be confirmed that the leakage current increases as the injection amount of the fixed charge increases, even though the n-MOSFET is turned off.

즉, 일반적인 n-MOSFET 구조의 경우, 그림 8과 같이 고정전하 주입량이 증가함에 따라 도핑 농도 1e19#/cm3에서 누설전류가 1.82uA까지 증가하는 결과가 나타난다.That is, in the case of a general n-MOSFET structure, the leakage current increases to 1.82 uA at a doping concentration of 1e19 # / cm 3 as the fixed charge injection amount increases as shown in FIG.

이 결과는 n-MOSFET로 설계된 IC가 방사선 환경에 노출 시, 방사선에 의한 전자소자의 손상을 의미하며, 누적 방사선의 증가에 따른 전자부품 전체의 오작동 및 데이터 오류 등과 같은 피해의 원인이 됨을 확인할 수 있다.These results indicate that the IC designed with n-MOSFET implies damage to the electronic device due to radiation when exposed to the radiation environment, and it is confirmed that the increase of accumulated radiation causes damage such as malfunction of the whole electronic parts and data error have.

도 10은 본 발명의 실시예에 따른 I형 게이트 레이어를 갖는 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.10 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of an n-MOSFET having an I-type gate layer according to an embodiment of the present invention.

도 10에 도시된 바와 같이, 본 발명의 실시예에 따른 원자력 발전 제어 계측용 반도체 스위칭 소자(100)는, 상용 n-MOSFET와 동일 조건으로 모의실험을 진행하기 위하여 폭과 길이에 대한 사이즈를 10um/1um(W/L)로 하고, 폴리 게이트 두께를 10nm로 설정하며 I형 게이트 사이즈를 0.2um/1.4um로 하며, 추가 P-active 영역의 p+ 도핑 농도는 1e20#/cm3로 주입하였다. 10, the semiconductor switching element 100 for measuring the nuclear power generation control according to the embodiment of the present invention is designed to have a width and a length of 10um in order to simulate a commercial n-MOSFET under the same conditions, The p-doping concentration of the additional P-active region was 1e20 # / cm 3 , and the I-type gate size was set to 0.2um / 1.4um.

또한, 모델링된 I형 게이트 레이어를 갖는 n-MOSFET의 드레인과 소스 사이의 측면 산화막층 경계면에 고정 전하 농도를 변화시키면서 주입하는 과정으로 실험을 진행하였다. In addition, the experiment was performed by changing the fixed charge concentration at the interface between the drain and source of the n-MOSFET having the modeled I-type gate layer.

그 결과, 본 발명에 따른 I형 게이트 n-MOSFET 구조는 도 10에 도시된 바와 같이 고정전하 주입량이 증가하더라도 소자의 턴오프 영역에서 누설전류가 수 nA 이하로 유지되는 결과를 확인하였다.As a result, the I-type gate n-MOSFET structure according to the present invention has a result that the leakage current is maintained at a few nA or less in the turn-off region of the device even if the fixed charge injection amount increases, as shown in FIG.

즉, 고정 전하 주입량이 증가하여도 누설전류는 회로 동작에 거의 영향을 미치지 않을 만큼 미세 전류량의 변화만 있을 뿐 정상적으로 동작하는 것을 확인할 수 있었다. That is, even if the injection amount of the fixed charge increases, it is confirmed that the leakage current operates normally only with a change in the amount of microcurrent so that the leakage current hardly influences the circuit operation.

따라서, 모의실험을 통하여 I형 게이트 레이어를 갖는 스위칭 소자 n-MOSFET가 내방사선 기능을 가짐을 검증할 수 있었다.Therefore, through simulation, it was verified that the switching device n-MOSFET having the I-type gate layer has the radiation function.

본 발명의 실시 예에 따르면, 고준위 방사선 환경에서 전자부품의 내방사선화를 위해, 전자부품을 구성하는 최소 단위 전자소자인 n-MOSFET에 대하여 레이아웃 변형기법이 적용된 I형 게이트 n-MOSFET 구조를 제공할 수 있다. According to an embodiment of the present invention, an I-type gate n-MOSFET structure in which a layout deformation technique is applied to an n-MOSFET, which is the minimum unit electronic device constituting an electronic component, is provided for radiation radiation of an electronic component in a high- can do.

본 발명에 따른 I형 게이트 n-MOSFET 구조는 기존 내방사선 전자소자 ELT와 DGA n-MOSFET 레이아웃의 구조적 단점을 개선함으로써 회로설계에서 2.26 이하 사이즈(W/L)의 구현, 소스와 드레인의 대칭적 구조, 입력 커패시턴스, 리모델링 유무 등 제약사항으로 작용되었던 부분들을 해결할 수 있는 구조이다. 이러한 구조는 TCAD 3D tool을 이용하여 설계되었으며, 고정전하의 농도를 증가시키면서 누적방사선량에 대한 영향 M&S를 진행한 결과 내방사선 특성이 검증되었다. 총 이온화선량 효과에 대한 내방사선 전자소자인 I형 게이트 n-MOSFET 구조 설계를 통하여 선진국에 의존하였던 원자력 발전 내부의 안전/제어 계측용 전자부품에 대한 기술자립을 달성할 수 있는 초석이 될 것이며, 국내 전자부품의 내방사선 기술 발전에 기여할 것으로 사료된다.The I-type gate n-MOSFET structure of the present invention improves the structural disadvantages of the conventional radiation electronic device ELT and DGA n-MOSFET layout, thereby achieving a size (W / L) of 2.26 or less in the circuit design, Structure, input capacitance, remodeling, and so on. These structures were designed using the TCAD 3D tool. The effects of cumulative dose on M & S were investigated by increasing the concentration of fixed charge. It will be a cornerstone for achieving technological independence of safety and control measurement electronic parts inside nuclear power generation which depend on developed countries through designing of I-type gate n-MOSFET, which is a radiation electron device for total ionization dose effect, It will contribute to the development of radiation technology of domestic electronic components.

전술한 바와 같이 본 발명에 의하면, 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(Total Ionizing Dose, TID) 효과가 발생되는 실리콘 기반의 상용 CMOS(Complementary Metal-Oxide Semiconductor) 공정에서 MOSFET(Metal Oxide Silicon Field Effect transistor) 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력발전 제어계측용 반도체 스위칭 소자를 실현할 수 있다.As described above, according to the present invention, in a silicon-based commercial complementary metal-oxide semiconductor (CMOS) process in which a total ionizing radiation (TID) effect is generated in an electronic device used in a nuclear power generation control and measurement system, It is possible to realize a semiconductor switching device for measuring nuclear power generation control which can operate normally in a radiation environment by blocking a leakage current path due to cumulative radiation through structural modification of a metal oxide silicon field effect transistor layout.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 원자력 발전 제어 계측용 반도체 스위칭 소자
111 : 제1 분리산화막 112 : 제2 분리산화막
121 : 제1 P+ 레이어 122 : 제2 P+ 레이어
131 : 제1 I형 게이트 132 : 제2 I형 게이트
141 : 소스 영역 142 : 게이트 영역
143 : 드레인 영역 511 : N+ 도핑 영역
512 : N형 액티브 영역 521 : 제1 P형 액티브 영역
522 : 제2 P형 액티브 영역 530 : P+ 도핑 영역100: Semiconductor switching device for nuclear power control measurement
111: first separation oxide film 112: second separation oxide film
121: first P + layer 122: second P + layer
131: first I-type gate 132: second I-type gate
141: source region 142: gate region
143: drain region 511: N + doped region
512: N-type active region 521: first P-type active region
522: second P-type active region 530: P + doping region

Claims (5)

반도체 기판의 양단에 각각 배치된 제1 분리산화막(111)과 제2 분리산화막(112) 사이에 소스 영역(141)과 게이트 영역(142) 및 드레인 영역(143)이 배치된 원자력 발전 제어 계측용 반도체 스위칭 소자에 있어서,
상기 소스 영역(141)과 상기 게이트 영역(142) 및 상기 드레인 영역(143)의 일측과 상기 제1 분리산화막(111) 사이에 배치되고, 상기 게이트 영역(142)에 수직으로 연결되는 제1 I형 게이트(131);
상기 제1 I형 게이트(131)와 상기 제1 분리산화막(111) 사이에 배치된 제1 P+ 레이어(121);
상기 소스 영역(141)과 상기 게이트 영역(142) 및 상기 드레인 영역(143)의 다른 측과 상기 제2 분리산화막(112) 사이에 배치되고, 상기 게이트 영역(142)에 수직으로 연결되는 제2 I형 게이트(132); 및
상기 제2 I형 게이트(132)와 상기 제2 분리산화막(112) 사이에 배치된 제2 P+ 레이어(122);
를 포함하는 원자력 발전 제어 계측용 반도체 스위칭 소자.
In which a source region 141, a gate region 142, and a drain region 143 are disposed between the first isolation oxide film 111 and the second isolation oxide film 112 disposed at both ends of the semiconductor substrate, In the semiconductor switching element,
And a first I (I) layer disposed between the source region 141 and one side of the gate region 142 and the drain region 143 and the first isolation oxide film 111 and vertically connected to the gate region 142, Type gate 131;
A first P + layer 121 disposed between the first I-type gate 131 and the first isolation oxide film 111;
A second isolation oxide film 112 disposed between the source region 141 and the other side of the gate region 142 and the drain region 143 and vertically connected to the gate region 142; An I-type gate 132; And
A second P + layer 122 disposed between the second I-type gate 132 and the second isolation oxide film 112;
A semiconductor switching device for measuring nuclear power generation control.
제 1 항에 있어서,
상기 소스 영역(141)과 상기 게이트 영역(142) 및 상기 드레인 영역(143)은 N+ 도핑 영역(511)과 N형 액티브 영역(512)을 이루고,
상기 제1 I형 게이트(131)와 상기 제1 P+ 레이어(121)는 제1 P형 액티브 영역(521)을 이루며,
상기 제2 I형 게이트(132)와 상기 제2 P+ 레이어(122)는 제2 P형 액티브 영역(522)을 이루며,
상기 제1 P+ 레이어(121)와 상기 제2 P+ 레이어(122)는 P+ 도핑(doping) 영역(530)을 이루는,
원자력 발전 제어 계측용 반도체 스위칭 소자.
The method according to claim 1,
The source region 141, the gate region 142, and the drain region 143 form an N + -doped region 511 and an N-type active region 512,
The first I-type gate 131 and the first P + layer 121 form a first P-type active region 521,
The second I-type gate 132 and the second P + layer 122 form a second P-type active region 522,
The first P + layer 121 and the second P + layer 122 form a P + doping region 530,
Semiconductor switching device for nuclear power control measurement.
제 1 항에 있어서,
상기 제1 P+ 레이어(121)와 상기 제1 I형 게이트(131)는 동일한 방향으로 서로 평행하게 배치되고,
상기 제2 I형 게이트(132)와 상기 제2 P+ 레이어(122)도 동일한 방향으로 서로 평행하게 배치되는,
원자력 발전 제어 계측용 반도체 스위칭 소자.
The method according to claim 1,
The first P + layer 121 and the first I-type gate 131 are arranged in parallel with each other in the same direction,
The second I-type gate 132 and the second P + layer 122 are arranged in parallel with each other in the same direction.
Semiconductor switching device for nuclear power control measurement.
제 1 항에 있어서,
상기 제1 I형 게이트(131)와 상기 제2 I형 게이트(132) 사이에는 멀티 핑거(Multi-fingers) 방식에 따라 상기 소스 영역(141)과 상기 게이트 영역(142) 및 상기 드레인 영역(143)이 배치되는 방향의 기판 전체 폭을 핑거 수로 나누어 각 영역이 병렬로 배치되되, 소스 영역과 게이트 영역 및 드레인 영역이 중복되지 않게 교번적으로 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치되는,
원자력 발전 제어 계측용 반도체 스위칭 소자.
The method according to claim 1,
The source region 141 and the gate region 142 and the drain region 143 are formed between the first I-type gate 131 and the second I-type gate 132 in a multi-fingers manner. The source region, the gate region, the gate region, the gate region, the source region, the gate region, and the drain region are arranged in parallel, A gate region, and a drain region,
Semiconductor switching device for nuclear power control measurement.
제 4 항에 있어서,
상기 제1 I형 게이트(131)와 상기 제2 I형 게이트(132) 사이에 상기 소스 영역, 게이트 영역, 드레인 영역, 게이트 영역, 소스 영역, 게이트 영역, 드레인 영역 순으로 배치될 때, 각 게이트 영역은 모두 상기 제1 I형 게이트(131) 및 상기 제2 I형 게이트(132)와 수직으로 연결되는 상태로 배치되는,
원자력 발전 제어 계측용 반도체 스위칭 소자.5. The method of claim 4,
When the source region, the gate region, the drain region, the gate region, the source region, the gate region, and the drain region are arranged in this order between the first I-type gate 131 and the second I-type gate 132, Type gate 131 and the second I-type gate 132. The first I-type gate 131 and the second I-
Semiconductor switching device for nuclear power control measurement.
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