KR20150002029A - DUMMY GATE-ASSISTED n-MOSFET - Google Patents

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Abstract

The present invention relates to a radiation tolerant dummy gate-assisted n-MOSFET which can be normally activated even in a radiological environment by preventing a phenomenon of generating leakage current due to an effect of accumulated radiation as the n-MOSFET is exposed to radiation for a long period of time. The radiation tolerant dummy gate-assisted n-MOSFET of the present invention comprises: a dummy poly gate layer cutting off a route of the leakage current by using a phenomenon of which hole trapping does not occur when the thickness of an oxide film of a transistor gate is 10 nm or less; and a P-active layer and a p+ layer cutting off generation of the leakage current.

Description

내방사선 모조 게이트를 이용한 단위 모스펫{DUMMY GATE-ASSISTED n-MOSFET}DUMMY GATE-ASSISTED n-MOSFET < RTI ID = 0.0 >

본 발명은 내방사선 단위 모스펫(MOSFET)에 관한 것으로, 더욱 상세하게는 단위 모스펫(MOSFET)의 형태를 트랜지스터 레이아웃(Transistor layout) 상에서만 변형하여 내방사선 특성을 갖도록 한 내방사선 모조 게이트를 이용한 단위 모스펫(MOSFET)에 관한 것이다.The present invention relates to a radiation dose unit MOSFET (MOSFET), and more particularly, to a radiation dose unit MOSFET having a unit MOSFET (MOSFET) which deforms only the shape of a unit MOSFET on a transistor layout (MOSFET).

단위 모스펫(MOSFET)이 방사선에 장기간 노출되게 되면 누설전류가 형성되어 모스펫(MOSFET)이 정상적으로 턴오프(Turn-off)되는 기능을 수행하지 못하게 되는 문제가 발생하게 된다. 따라서 방사선 환경(우주 공간, 타 행성 탐사, 원자력 발전소의 원자로)에서 동작하는 전자부품은 내방사선 특성을 요구한다.When a unit MOSFET is exposed to radiation for a long time, a leak current is formed and the MOSFET is not turned off normally. Therefore, electronic components operating in the radiation environment (space, other planets, nuclear power reactors) require radiation resistance characteristics.

KRKR 10-052604610-0526046 B1B1

본 발명은 이와 같은 문제점을 해결하기 위해 창안된 것으로서, 단위 n-MOSFET이 방사선에 오랜 시간동안 노출되어 누적 방사선 효과에 의해 누설 전류가 발생하는 현상을 막아 방사선 환경에서도 정상적으로 동작할 수 있도록 한 내방사선 모조 게이트를 이용한 단위 모스펫(n-MOSFET)을 제공함을 목적으로 한다.DISCLOSURE Technical Problem The present invention has been devised to overcome the above-described problems, and it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, in which the unit n-MOSFET is exposed to radiation for a long time, It is an object of the present invention to provide a unit MOSFET (n-MOSFET) using a mimic gate.

상기한 목적을 달성하기 위한 본 발명에 따른 내방사선 모조 게이트를 이용한 단위 모스펫의 일 측면에 따르면, 트랜지스터의 액티브(active) 영역을 지정함으로써 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(N-active layer)와, 폴리 실리콘(poly silicon)을 이용하여 트랜지스터의 게이트(gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer)와, 셀프 얼라인(self-align) 기법에 의해 소스(source) 와 드레인(drain) 생성을 위하여 n-타입의 높은 도핑 위치를 지정해 주는 n+ 레이어(n+ layer)를 포함하는 내방사선 모조 게이트를 이용한 단위 모스펫으로서, 상기 트랜지스터 게이트의 산화막 두께가 10nm 이하게 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하는 모조 폴리 게이트 레이어(Dummy poly gate layer); 및 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 포함하며, 상기 모조 폴리 게이트 레이어(Dummy poly gate layer)와 상기 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)에 의해 상기 트랜지스터의 소스(Source)와 드레인(Drain)을 둘러싸 방사선에 의한 누설 전류 경로를 차단한다.According to an aspect of the present invention, an isolation field oxide is formed at an appropriate position on a process by designating an active region of a transistor. An N-active layer for preventing a gate electrode of the transistor and a poly gate layer for designating a gate region of the transistor by using polysilicon and a self- type n + layer (n + layer) for specifying a high doping position of n-type for source and drain generation by an align technique, When a thickness of the oxide film is less than 10 nm, a phenomenon in which hole trapping does not occur, A dummy poly gate layer; And a P-active layer and a p + -type layer (p + -type layer) for preventing leakage current by suppressing channel inversion caused by holes trapped by raising the threshold voltage. Wherein a source and a drain of the transistor are surrounded by the dummy poly gate layer, the P-active layer and the p + layer, It blocks the leakage current path by radiation.

본 발명에 의하면, 본 발명의 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)의 레이아웃(layout)은 방사선에 의해 발생 할 수 있는 누설 전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작함으로써, 우주 공간, 타 행성 탐사, 원자력 발전소의 원자로와 같은 방사선 환경에서도 정상적으로 동작하는 전자부품 설계에 활용 할 수 있는 효과가 있다.According to the present invention, the layout of the unit MOSFET (Dummy Gate Assisted n-MOSFET: DGA n-MOSFET) using the radiation-resistant dummy gate of the present invention blocks the leakage current path that can be generated by the radiation, , It can be used for designing electronic parts normally operating in a radiation environment such as a space, a planetary exploration, and a reactor of a nuclear power plant.

도 1은 기존 상용 n-MOSFET layout을 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)의 레이아웃(layout)을 나타내는 도면.
도 3은 모조 폴리 게이트 레이어(Dummy poly gate layer,20), P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer,30), 모조 Metal-1 레이어(Dummy Metal-1 layer,10)가 모두 적용된 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃을 나타내는 도면.
도 4는 도 3에서 DGA n-MOSFET 레이아웃(layout)과 해당 레이아웃(layout)의 각 부위에 대한 단면을 나타내는 도면.
도 5는 본 발명의 실시 예 1에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 6은 본 발명의 [실시 예 2]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 7은 본 발명의 [실시 예 3]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 8는 본 발명의 [실시 예 4]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 9는 본 발명의 [실시 예 5]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 10은 본 발명의 [실시 예 6]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 11은 본 발명의 [실시 예 7]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 12는 본 발명의 [실시 예 8]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.
도 13은 본 발명의 [실시 예 9]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면.1 is a diagram showing a conventional commercial n-MOSFET layout.
2 is a view showing a layout of a unit MOSFET (Dummy Gate Assisted n-MOSFET: DGA n-MOSFET) using a radiation-resistant dummy gate according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view of a semiconductor memory device including a dummy poly gate layer 20, a p-active layer, a p + layer (P-active layer and p + layer) 30 and a dummy metal- (DGA n-MOSFET). Fig.
FIG. 4 is a diagram showing a layout of a DGA n-MOSFET and a cross section for each portion of the layout in FIG. 3; FIG.
5 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) according to the first embodiment of the present invention;
6 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 2] of the present invention.
7 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 3] of the present invention.
8 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 4] of the present invention.
9 is a view showing a layout of a radiation ray unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 5] of the present invention.
10 is a view showing a layout of a radiation ray unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 6] of the present invention.
11 is a view showing a layout of a radiation ray unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 7] of the present invention.
12 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 8] of the present invention.
13 is a view showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 9] of the present invention.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms, and the inventor should appropriately interpret the concepts of the terms appropriately It should be interpreted in accordance with the meaning and concept consistent with the technical idea of the present invention based on the principle that it can be defined. Therefore, the embodiments described in this specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention and do not represent all the technical ideas of the present invention. Therefore, It is to be understood that equivalents and modifications are possible.

본 발명의 실시예를 설명하기에 앞서, 본 발명의 원리에 대해 간략하게 설명한다.Before describing the embodiments of the present invention, the principle of the present invention will be briefly described.

도 1은 기존 상용 n-MOSFET layout을 나타낸 도면으로서, 도 1에 나타낸 기존 상용 n-MOSFET 소자는 N-액티브(N-active), 폴리 게이트(poly gate), n+ 레이어(n+ layer)를 사용하여 레이아웃(layout)을 시행하게 된다. 각각의 레이어(layer)는 다음과 같은 역할을 수행한다. 먼저 N-액티브 레이어(N-active layer)는 트랜지스터(Transistor)의 액티브(active) 영역을 지정함으로써 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 한다. 다음으로 폴리 게이트 레이어(poly gate layer)는 폴리 실리콘(poly silicon)을 이용하여 트랜지스터(Transistor)의 게이트(gate) 영역을 지정한다. 마지막으로 n+ layer는 셀프 얼라인(self-align) 기법에 의해 소스(source) 와 드레인(drain) 생성을 위하여 n-type의 높은 도핑 위치를 지정해 주는 레이어(layer)이다.
1 shows a conventional commercial n-MOSFET layout. The conventional commercial n-MOSFET device shown in FIG. 1 uses an N-active, a poly gate, and an n + layer Layout is enforced. Each layer plays a role as follows. First, the N-active layer designates an active region of a transistor so that an isolation field oxide does not occur in the process in the process. Next, the poly gate layer designates the gate region of the transistor using polysilicon. Finally, the n + layer is a layer that specifies the n-type high doping position for source and drain generation by a self-align technique.

하기에서 설명될 본 발명의 단위 모스펫(MOSFET)의 이름은 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)으로 명명한다. 본 방법은 기존에 제안된 Enclosed Layout Transistor(ELT)와 비교하여 2.26 이하의 Width over length ratio의 구현이 가능하고, 상대적으로 작은 게이트 커패시턴스(gate capacitance), 상대적으로 작은 면적 소모의 장점을 가진다. 또한 ELT에서 가지는 소스(Source)와 드레인(Drain)의 비대칭성을 보완하여 대칭성을 가지는 특성을 가진다.The name of the unit MOSFET of the present invention to be described below is referred to as a unit MOSFET (Dummy Gate Assisted n-MOSFET: DGA n-MOSFET) using a radiation dummy MOSFET. Compared with the previously proposed Enclosed Layout Transistor (ELT), this method can realize a Width over length ratio of 2.26 or less, and has a relatively small gate capacitance and relatively small area consumption. In addition, it has symmetrical property by complementing the asymmetry of source and drain in ELT.

본 발명에서는 내방사선 특성 구현을 위하여 모조 폴리 게이트 레이어(Dummy poly gate layer,20), 모조 Metal-1 레이어(Dummy Metal-1 layer,10), P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer,30)를 이용한다. 각각의 레이어(Layer)들은 방사선에 의해서 발생할 수 있는 누설 전류 경로를 차단함으로써 제안된 내방사선 DGA n-MOSFET에서 누설전류 경로 차단 역할을 수행하게 된다.In the present invention, a dummy poly gate layer 20, a dummy metal-1 layer 10, a P-active layer and a p + p + layer, 30). Each layer acts as a leakage current path isolation in the proposed radiation-induced DGA n-MOSFET by blocking the leakage current path that can be generated by radiation.

도 2는 본 발명의 일실시예에 따른 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)의 레이아웃(layout)을 나타내는 도면이고, 도 3은 모조 폴리 게이트 레이어(Dummy poly gate layer,20), P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer,30), 모조 Metal-1 레이어(Dummy Metal-1 layer,10)가 모두 적용된 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃을 나타내는 도면이다.FIG. 2 is a view showing a layout of a unit MOSFET (Dummy Gate Assisted n-MOSFET) using a radiation-resistant dummy gate according to an embodiment of the present invention, and FIG. 3 is a cross- A Dummy poly gate layer 20, a P-active layer, a P-active layer and a P + layer 30, and a Dummy Metal-1 layer 10, n-MOSFET).

도시된 바와 같이, 본 발명은 도 1에 나타낸 기존 상용 소자의 n-MOSFET layout에 비교하여 총 3가지 형태의 레이어(layer)가 추가로 포함된다.As shown in the figure, the present invention further includes three types of layers in comparison with the n-MOSFET layout of the conventional commercial device shown in FIG.

첫 번째는, 플랫 밴드 전압(Flat band voltage)을 인가함으로써 산화막에 인가되는 전계(electric field)를 최소화시켜 방사선에 의해 발생하는 전자정공쌍(Electron & Hole pair)이 대부분 재결합됨에 따라 누설 전류 발생을 억제하기 위하여 모조 Metal-1 레이어(Dummy Metal-1 layer,10)가 포함된다.First, by minimizing the electric field applied to the oxide film by applying a flat band voltage, most of the electron and hole pairs generated by radiation are recombined to generate leakage current. (Dummy Metal-1 layer, 10) is included in order to inhibit the growth of the film.

두 번째는, 모조 폴리 게이트 레이어(Dummy poly gate layer,20)를 적용하여 게이트(gate) 산화막 두께가 10nm 이하게 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단한다.Second, a leakage current path is blocked by using a phenomenon in which hole trapping does not occur when the gate oxide film thickness is less than 10 nm by applying a dummy poly gate layer 20 .

세 번째는, P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer,30)를 적용하여 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 최종적으로 누설전류 발생을 차단한다.Third, the threshold voltage is increased by applying P-active layer and P + layer (P-active layer and p + layer, 30) to suppress channel inversion caused by trapped holes Thereby preventing the leakage current from being generated.

본 발명에서는 레이아웃 수정 기술(Layout Modify Technique)을 이용하여 새로운 내방사선 n-MOSFET을 설계한다. 레이아웃 수정 기술(Layout Modify Technique)은 트랜지스터(Transistor)의 레이아웃(layout) 만을 변경하여 내방사선을 구축하는 방법으로 이미 개발된 최신의 상용 반도체 제작 공정을 그대로 적용할 수 있는 장점이 있다. 본 발명에서 제안된 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET) 또한 레이아웃 수정 기술(Layout Modify Technique)을 이용한다.In the present invention, a new radiation-resistant n-MOSFET is designed using a layout modification technique. Layout Modify Technique is a method of constructing radiation radiation by changing only the layout of a transistor, which is advantageous in that it can apply the latest commercial semiconductor manufacturing process that has been already developed. The unit MOSFET (Dummy Gate Assisted n-MOSFET) using the radiation-proof dummy gate proposed in the present invention also uses a layout modification technique.

본 발명의 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)는 하기의 3가지 효과를 이용한다.The dummy gate assisted n-MOSFET (DGA n-MOSFET) using the radiation-resistant dummy gate of the present invention uses the following three effects.

첫번째는, 트랜지스터(Transistor)에 사용되는 산화막에 가해지는 전계(Electric field) 값이 작아지게 되면 방사선에 의해 발생하는 전자전공쌍(Electron & Hole pair)이 분리되지 않고 재결합이 되어 산화막과 기판 계면 사이에 발생하는 정공 트래핑(Hole trapping)이 감소되는 현상이다. 본 발명에서는 이 효과를 활용하기 위하여 모조 Metal-1 레이어(Dummy Metal-1 layer,10)를 사용한다. 모조 Metal-1 레이어(Dummy Metal-1 layer,10)에는 플랫 밴드 전압(Flat band voltage)을 인가하여 모조 Metal-1 레이어(Dummy Metal-1 layer,10)와 기판 사이에 있는 산화막에 가해지는 전계(Electric field)를 0으로 만들어 줌으로써 위에 설명한 효과를 보는 방식이다.First, when the value of the electric field applied to the oxide film used for a transistor becomes small, the electron and hole pairs generated by the radiation are recombined without being separated, The hole trapping generated in the electron transport layer is reduced. In the present invention, a dummy metal-1 layer (10) is used to utilize this effect. A flat band voltage is applied to the dummy metal-1 layer 10 to increase the electric field applied to the oxide film between the dummy metal-1 layer 10 and the substrate (Electric field) to 0 to see the effect described above.

두번째는, 산화막의 두께가 약 10nm 이하로 얇아지게 되면 정공 트래핑(Hole trapping)이 발생하지 않아 누설 전류가 발생하지 않는 현상이다. 산화막의 두께가 얇아지게 되면 방사선에 의해 전자전공쌍(Electron & Hole pair)이 발생한다 하더라도 터널링(Tunneling)에 의해 정공(Hole)이 산화막과 기판의 계면 상에 트랩(Trap)되지 않고 빠져나오게 된다. 따라서 정공(Hole)이 트랩(Trap)되지 않기 때문에 방사선에 의한 누설 전류가 발생하지 않게 된다. 본 발명에서는 모조 폴리 게이트 레이어(Dummy poly gate layer,20)를 적용하여 이 효과를 이용하다. 모조 폴리 게이트 레이어(Dummy poly gate layer,20)와 기판 사이에는 게이트(gate) 산화막이 위치하게 되는데, 일반적으로 마이크로(sub-micron)의 반도체 제작 공정을 이용하게 되면 게이트(gate) 산화막의 두께는 일반적으로 10nm 이하가 되게 된다. 따라서 본 발명에서 모조 폴리 게이트 레이어(Dummy poly gate layer,20)는 누설 전류 차단 효과를 기대 할 수 있다.Second, when the thickness of the oxide film becomes thinner than about 10 nm, hole trapping does not occur and leakage current does not occur. If the thickness of the oxide film becomes thinner, even if an electron & hole pair occurs due to radiation, holes are not trapped on the interface between the oxide film and the substrate due to tunneling . Therefore, since the holes are not trapped, leakage current due to radiation is not generated. The present invention utilizes this effect by applying a dummy poly gate layer (20). A gate oxide film is located between the dummy poly gate layer 20 and the substrate. Generally, when a sub-micron semiconductor fabrication process is used, the thickness of the gate oxide film is It is generally 10 nm or less. Therefore, in the present invention, the dummy poly gate layer 20 can expect a leakage current blocking effect.

세번째는, 실리콘 기판에 p+ 로 높은 p-type 도핑이 이루어지게 되면 문턱전압이 올라가게 되어 채널(channel)이 유기되지 않는 현상이다. 반도체에 채널 반전(channel inversion)이 발생하려면 게이트(gate) 부분에 문턱 전압 이상이 인가되어야만 하는데, 이 전압을 올릴 수 있는 방법이 p-type 도핑을 높여주는 방법이 있다. 본 발명에서는 방사선에 의해 발생한 트랩 정공(trapped hole)이 문턱전압을 낮추게 되는데, 다시 p-type 도핑을 높게 해줌으로써 낮아진 문턱전압을 다시 올려주어 이 효과를 상쇄시키게 된다. 본 발명에서는 p+ 레이어(p+ layer,30)를 적용함으로써 이 효과를 이용하여 누설전류를 차단하게 된다.
Third, when high p-type doping is performed on a silicon substrate, the threshold voltage is increased and the channel is not induced. In order to cause channel inversion in the semiconductor, a threshold voltage should be applied to the gate portion. There is a method of increasing the voltage by increasing the p-type doping. In the present invention, trapped holes generated by radiation lower the threshold voltage. Again, by increasing the p-type doping, the lowered threshold voltage is increased again to offset this effect. In the present invention, by applying the p + layer (p + layer) 30, the leakage current is blocked by using this effect.

도 4는 도 3에서 DGA n-MOSFET 레이아웃(layout)과 해당 레이아웃(layout)의 각 부위에 대한 단면을 나타내는 도면이다.FIG. 4 is a view showing a layout of a DGA n-MOSFET and a cross section of each part of the layout in FIG.

도시된 바와 같이, 도 4의 단면도는 필드 아이솔레이션(Field isolation) 방법으로 로코스(LOCOS)를 이용한 경우에 대한 단면도를 나타낸다. 필드 아이솔레이션(Field isolation) 방법이 쉘로우 트렌치 분리(shallow trench isolation, STI) 방법으로 바뀐다고 하여도 DGA n-MOSFET은 여전히 내방사선 기능을 수행한다.As shown in the drawing, the cross-sectional view of FIG. 4 shows a cross-sectional view of a case where LOCOS is used as a field isolation method. Even if the field isolation method is changed to a shallow trench isolation (STI) method, the DGA n-MOSFET still performs its radiation function.

각 위치에 대한 단면도에서 볼 수 있듯이, 추가된 각각의 레이어(layer)에 의해서 소스(Source)와 드레인(Drain)은 모두 산화막(Side wall oxide)과 모두 떨어져 있음을 알 수 있다. 따라서 소스(Source)와 드레인(Drain)은 산화막에서 발생할 수 있는 누설 전류 경로로부터 모두 차단된다.As can be seen from the sectional view at each position, it can be seen that both the source and the drain are separated from the oxide film (Side wall oxide) by each of the added layers. Therefore, the source and the drain are all cut off from the leakage current path that may occur in the oxide film.

이때 실제 구현 시에 모조 Metal-1 레이어(Dummy Metal-1 layer,10) 부분과 p+ 레이어(p+ layer,30) 부분은 서로 같은 위치에 대한 누설전류 차단 효과를 기대하기 때문에 두 레이어(layer)를 모두 동시 적용하는 경우와, 각각 한가지씩만 적용하는 경우로 구분할 수 있다. 또 두 레이어(layer) 모두 적용되지 않는 경우도 생각할 수 있다.In this case, since the dummy metal-1 layer 10 and the p + layer 30 are expected to have a leakage current blocking effect at the same position, the two layers It can be divided into the case of applying all at the same time and the case of applying only one of them. It is also conceivable that both layers are not applicable.

따라서 첫 번째 경우는 모조 Metal-1 레이어(Dummy Metal-1 layer,10)와 p+ 레이어(p+ layer,30)가 모두 적용된 경우, 두 번째 경우는 모조 Metal-1 레이어(Dummy Metal-1 layer,10)만 적용된 경우, 세 번째 경우는 p+ 레이어(p+ layer,30)만 적용된 경우, 네 번째 경우는 모조 Metal-1 레이어(Dummy Metal-1 layer,10)와 p+ 레이어(p+ layer,30) 모두 적용되지 않은 경우이다. 각각의 경우에 대한 실시 예를 차례대로 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4]로 정의한다.Therefore, in the first case, the dummy metal-1 layer 10 and the p + layer 30 are applied. In the second case, the dummy metal-1 layer 10 (Dummy metal-1 layer, 10) and p + layer (p + layer, 30) are applied to the third case when only the p + layer . Examples of each case are defined as [Example 1], [Example 2], [Example 3], and [Example 4], respectively.

다음으로 모조 게이트(Dummy gate)의 위치는 액티브 레이어(Active layer)에 안쪽에 존재할 수 있는데 이 경우를 [실시 예 5]로 정의한다. 이 [실시 예 5]의 경우 앞의 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4]에 모두 적용 가능하며 개념적으로 이 방법은 [실시 예 1] 경우에만 적용한 것을 나타낸다.Next, the position of the dummy gate may be located inside the active layer, and this case is defined as [Embodiment 5]. This embodiment 5 can be applied to all of the first embodiment, the second embodiment, the third embodiment, and the fourth embodiment, and conceptually, this method can be applied only to the case of the first embodiment Respectively.

다음으로 모조 게이트(Dummy gate) 부분은 코너 부분을 직각으로 꺾어줌으로써 게이트(Gate) 쪽으로 가능한 선에서 확장 가능하기에 이 해당 경우를 [실시 예 6]에 나타낸다. 마찬가지로 [실시 예 6]은 앞의 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4]에 모두 적용 가능하지만 개념적으로 [실시 예 1]에 적용한 것을 나타낸다.Next, the dummy gate portion can be extended from the gate line to the gate line by bending the corner portion at a right angle, and this case is shown in [Example 6]. Similarly, [Embodiment 6] can be applied to all of the above-mentioned [Embodiment 1], [Embodiment 2], [Embodiment 3] and [Embodiment 4], but conceptually applies to Embodiment 1.

다음으로 트랜지스터(transistor)의 게이트(gate)에서 게이트 길이(gate length)가 길어질 경우 P-액티브 레이어(P-active layer)와 겹치는 부분에 한해서 게이트 길이(gate length)를 줄일 수 있는데, 이 경우를 [실시 예 7]로 정의한다. 이 경우 역시 앞의 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4], [실시 예 5], [실시 예 6] 모두에 적용에 적용가능하며 개념적으로 이 방법은 [실시 예 1] 경우에만 적용한 것을 나타낸다.Next, if the gate length of the gate of the transistor is long, the gate length can be reduced only in the portion overlapping the P-active layer. In this case, [Example 7]. This case can also be applied to both of the above-described [Embodiment 1], [Embodiment 2], [Embodiment 3], [Embodiment 4], [Embodiment 5] and [Embodiment 6] The method is applied only to [Example 1].

다음으로 도 4에서 P-액티브 레이어(P-active layer)와 N-액티브 레이어(N-active layer)가 맞닿는 부분에서 실리사이드(silicide)에 의해 실리콘(silicon)의 n 영역과 p 영역이 서로 도통 될 수 있는데 이를 방지하기 위해 실리사이드 블로킹 레이어(silicide blocking layer)를 도입한 경우를 [실시 예 8]로 정의한다. [실시 예 8]은 앞의 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4], [실시 예 5], [실시 예 6], [실시 예 7] 모두 적용 가능하며 여기에서는 개념적으로 [실시 예 1]에 적용한 것만을 나타낸다.Next, in FIG. 4, the n region and the p region of silicon are electrically connected to each other by a silicide at a portion where a P-active layer and an N-active layer are in contact with each other In order to prevent this, a case where a silicide blocking layer is introduced is defined as [Embodiment 8]. [Example 8] was prepared in the same manner as in Example 1, Example 2, Example 3, Example 4, Example 5, Example 6, and Example 7 And only the concept applied to [Example 1] is shown here.

마지막으로 p+ 레이어(p+ layer,30) 부분은 트랜지스터 게이트(transistor gate) 부분까지 확장하여 적용 가능한데 이 경우를 [실시 예 9]로 정의한다. p+ 레이어(p+ layer,30) 부분은 본래 트랜지스터 게이트(transistor gate) 부분까지 확장하게 되면 트랜지스터 게이트(transistor gate) 부분에 pn 정합(pn junction)이 형성되어 트랜지스터(transistor)가 천천히 턴오프(turn-off)되는 상황이 발생 할 수 있어, 트랜지스터 게이트(transistor gate) 부분까지 확장하여 적용하는 상황을 일반적으로 금지하지만, 공정에 따라서 확장하여 적용이 가능하다. [실시 예 9]는 앞의 [실시 예 1], [실시 예 2], [실시 예 3], [실시 예 4], [실시 예 5], [실시 예 6], [실시 예 7], [실시 예 8] 모두 적용가능하며 여기에서는 개념적으로 [실시 예 1]에 적용한 것만을 나타낸다.
Finally, the portion of the p + layer (p + layer, 30) extends to the transistor gate portion, and this case is defined as [Embodiment 9]. When the p + layer 30 is originally extended to the transistor gate portion, a pn junction is formed in the transistor gate portion so that the transistor slowly turns off. off state, and it is generally prohibited to extend to a transistor gate portion. However, the present invention can be applied to an extended process according to a process. [Example 9] was the same as Example 1, Example 2, Example 3, Example 4, Example 5, Example 6, Example 7, [Embodiment 8] All of them are applicable, and only the concept applied to [Embodiment 1] is shown here.

[실시 예 1][Example 1]

도 5는 본 발명의 실시 예 1에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 5 is a diagram showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) according to the first embodiment of the present invention.

도시된 바와 같이, 실시 예 1 에서는 앞서 언급한 모조 폴리 게이트 레이어(Dummy poly gate layer,20), 모조 Metal-1 레이어(Dummy Metal-1 layer,10), P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer,30)를 모두 적용한 경우이다. 이 경우는 각 레이어(layer)가 모두 앞서 언급한 내방사선 기능을 수행하면서 동작하게 된다. 특히 P-액티브 레이어(P-active layer) 부분에서는 p+ 레이어(p+ layer,30)와 모조 Metal-1 레이어(Dummy Metal-1 layer,10)가 중첩적으로 내방사선 기능을 수행하게 된다.
As shown in the figure, in the first embodiment, the dummy poly gate layer 20, the dummy metal-1 layer 10, the p-active layer and the p + layer (P- active layer and p + layer, 30). In this case, each of the layers operates while performing the above-mentioned radiation-induced radiation function. Particularly, in the P-active layer portion, the p + layer 30 and the dummy metal-1 layer 10 perform the radiation radiation function in an overlapping manner.

[실시예 2][Example 2]

도 6은 본 발명의 [실시 예 2]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 6 is a diagram showing a layout of a radiation ray unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 2] of the present invention.

도시된 바와 같이, 실시 예 2 에서는 앞서 언급한 모조 폴리 게이트 레이어(Dummy poly gate layer,20)와 모조 Metal-1 레이어(Dummy Metal-1 layer,10) 두 가지 레이어(layer)만이 적용된 경우이다. P-액티브 레이어(P-active layer) 부분에서는 모조 Metal-1 레이어(Dummy Metal-1 layer,10)만이 내방사선 기능을 수행하게 된다. p+ 레이어(p+ layer)와 모조 Metal-1 레이어(Dummy Metal-1 layer,10)의 경우에는 같은 부분에 대한 내방사선 기능을 수행하기 때문에 경우에 따라서는 실시 예 2와 같이 모조 Metal-1 레이어(Dummy Metal-1 layer,10)만 존재한다 하여도 충분히 내방사선 기능을 수행 할 수도 있다.
As shown in the figure, in the second embodiment, only two layers are applied: the dummy poly gate layer 20 and the dummy metal-1 layer 10. In the P-active layer, only the dummy metal-1 layer 10 performs the radiation function. In the case of the p + layer (p + layer) and the dummy metal-1 layer (dummy layer 10), the dummy metal-1 layer Dummy Metal-1 layer, 10), it is possible to perform the radiation resistance function sufficiently.

[실시예 3][Example 3]

도 7은 본 발명의 [실시 예 3]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.FIG. 7 is a diagram showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) according to [Embodiment 3] of the present invention.

도시된 바와 같이, 실시 예 3 에서는 앞서 언급한 모조 폴리 게이트 레이어(Dummy poly gate layer,20)와 p+ 레이어(p+ layer,30) 두 가지 레이어(layer)만이 적용된 경우이다. P-액티브 레이어(P-active layer) 부분에서는 p+ 레이어(p+ layer,30)만이 내방사선 기능을 수행하게 된다. p+ 레이어(p+ layer,30)와 모조 Metal-1 레이어(Dummy Metal-1 layer)의 경우에는 같은 부분에 대한 내방사선 기능을 수행하기 때문에 경우에 따라서는 실시 예 3과 같이 p+ 레이어(p+ layer,30)만 존재한다 하여도 충분히 내방사선 기능을 수행 할 수도 있다.
As shown in the figure, in the third embodiment, only two layers, that is, the dummy poly gate layer 20 and the p + layer 30 are applied. In the P-active layer portion, only the p + layer (p + layer) 30 performs the radiation function. In the case of the p + layer 30 and the dummy metal-1 layer, the p + layer (p + layer) 30 and the dummy metal- 30), it is possible to perform the function of radiation resistance sufficiently.

[실시예 4][Example 4]

도 8는 본 발명의 [실시 예 4]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 8 is a diagram showing a layout of a radiation ray unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 4] of the present invention.

도시된 바와 같이, 실시 예 4 에서는 앞서 언급한 모조 폴리 게이트 레이어(Dummy poly gate layer,20)만이 적용된 경우이다. P-액티브 레이어(P-active layer) 부분에는 내방사선 기능을 위하여 p+ 레이어(p+ layer)와 모조 Metal-1 레이어(Dummy Metal-1 layer)가 적용되었지만, 특정 경우에는 두 레이어(layer) 없이 P-액티브 레이어(P-active layer)만 존재한다 하여도 내방사선 기능이 수행될 가능성이 있다. 공정에 따라서 저농도 불순물 영역(lightly-doped-drain, LDD)이 적용되는 경우가 있는데, 이 경우에 P-액티브 레이어(P-active layer) 영역에 어느 정도 p 도핑이 이루어지기 때문에 p+ 레이어(p+ layer)나 모조 Metal-1 레이어(Dummy Metal-1 layer)가 없다 하여도 내방사선 기능이 수행 될 수 있다. 또 만약 LDD 공정이 적용되지 않는다 하더라도 P-액티브 레이어(P-active layer)만이 존재하여도 누설 전류의 경로의 길이가 증가하는 효과가 있기 때문에 내방사선 효과를 기대 할 수 있다.
As shown in the figure, in the fourth embodiment, only the above-mentioned dummy poly gate layer 20 is applied. In the P-active layer portion, a p + layer and a dummy metal-1 layer are applied for the radiation function, but in a specific case, P - Even if there is only an active layer (P-active layer), there is a possibility that the radiation function is performed. In this case, since the p-doping is performed to a certain extent in the P-active layer region, the p + layer (p + layer) ) Or without a dummy metal-1 layer (dummy metal-1 layer). In addition, even if the LDD process is not applied, since the effect of increasing the length of the leakage current path even if only the P-active layer exists, the radiation effect can be expected.

[실시예 5][Example 5]

도 9는 본 발명의 [실시 예 5]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.FIG. 9 is a diagram showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) according to [Embodiment 5] of the present invention.

도시된 바와 같이, 실시 예 5의 경우에는 P-액티브 레이어(P-active layer)와 N-액티브 레이어(N-active layer)를 양쪽 모조 폴리 게이트 레이어(Dummy poly gate layer,20) 방향으로 확장함으로써 모조 폴리 게이트 레이어(Dummy poly gate layer,20)를 P-액티브 레이어(P-active layer)와 N-액티브 레이어(N-active layer)의 안쪽에 위치시킨 경우이다. 이 레이아웃(layout)에서 양쪽의 모조 폴리 게이트 레이어(Dummy poly gate layer,20)들은 여전히 내방사선 기능을 수행하게 된다. P-액티브 레이어(P-active layer)와 N-액티브 레이어(N-active layer)가 양쪽으로 확장된다 하더라도 모조 폴리 게이트 레이어(Dummy poly gate layer,20) 아래의 산화막은 여전히 얇은 게이트 산화물(gate oxide)이 사용되기 때문에 내방사선 기능을 유지한다. 이 레이아웃(layout)은 [실시 예 1]과 비교하여 상대적으로 넓은 면적이 소요되지만, 특정 디자인 룰(design rule) 상에서 [실시 예 1]과 같은 경우가 위배되는 경우에 사용하게 된다.
As shown, in the case of Embodiment 5, by extending the P-active layer and the N-active layer in the direction of both the dummy poly gate layers 20 And a dummy poly gate layer 20 is positioned inside a P-active layer and an N-active layer. In this layout, both of the dummy poly gate layers 20 still perform the radiation radiation function. Although the P-active layer and the N-active layer are extended in both directions, the oxide film under the dummy poly gate layer 20 still has a thin gate oxide ) Is used to maintain the function of radiation. This layout takes a relatively large area compared to [Embodiment 1], but is used when a case such as [Embodiment 1] is violated on a specific design rule.

[실시예 6][Example 6]

도 10은 본 발명의 [실시 예 6]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 10 is a diagram showing the layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) according to [Embodiment 6] of the present invention.

도시된 바와 같이, 실시 예 6은 모조 폴리 게이트 레이어(Dummy poly gate layer,20)에서 양쪽 모서리 부분을 꺾어 줌으로써 게이트(gate) 방향으로 좀 더 가깝게 위치시키는 경우이다. 이러한 형태의 레이아웃(layout)은 p+ 레이어(p+ layer)에 의한 내방사선 영역보다 모조 폴리 게이트 레이어(Dummy poly gate layer,20)에 의한 내방사선 영역을 최대화하기 위한 레이아웃(layout)이다. 모조 폴리 게이트 레이어(Dummy poly gate layer,20)는 트랜지스터 게이트(transistor gate) 쪽으로 디자인 룰(design rule)이 허용하는 범위 내에서 근접하게 위치시킬 수 있다.
As shown in the figure, the sixth embodiment is a case in which both corner portions of the dummy poly gate layer 20 are bent to be located closer to each other in the gate direction. This type of layout is a layout for maximizing the inner radiation region by the dummy poly gate layer 20 rather than the inner radiation region by the p + layer (p + layer). A dummy poly gate layer 20 can be positioned close to the transistor gate within a design rule acceptable range.

[실시예 7][Example 7]

도 11은 본 발명의 [실시 예 7]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 11 is a diagram showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 7] of the present invention.

도시된 바와 같이, 실시 예 7은 게이트 길이(gate length)가 큰 경우에 양쪽 부분에서 사이드 게이트 커패시턴스(side gate capacitance) 값이 증가하는 현상을 최소화하기 위하여 양쪽 사이드 부분의 게이트(gate)를 줄여준 경우이다. 양쪽 사이드 부분은 실제 트랜지스터(transistor)로써 동작하는 부분이 아니고 단순히 중앙 부분의 채널(channel) 영에 전압이 인가되기 위한 전극 역할만을 하기 때문에 최소 선폭까지 줄여서 디자인 되어도 관계없다. 다만 이 경우에 p+ 레이어(p+ layer)(30) 영역 역시 줄어든 선폭만큼 더 확장하여 늘려주는 것이 바람직하다.
As shown in the figure, the seventh embodiment reduces the gate of both side portions in order to minimize the increase of the side gate capacitance value in both portions when the gate length is large to be. Both side portions do not function as a real transistor, but simply serve as an electrode for applying a voltage to the channel region of the central portion, so that they may be designed to be reduced to the minimum line width. However, in this case, it is preferable that the area of the p + layer (p + layer) 30 is further extended by a reduced line width.

[실시예 8][Example 8]

도 12는 본 발명의 [실시 예 8]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 12 is a diagram showing the layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to [Embodiment 8] of the present invention.

도시된 바와 같이, 최신의 반도체 공정들은 전극과의 접촉 저항을 줄이기 위하여 대부분 실리사이드 레이어(silicide layer)를 n+ 영역과 p+ 영역에 적용하는데, 본 발명에서 제안된 레이아웃(layout)의 경우에 이러한 실리사이드 레이어(silicide layer)가 적용되게 되면 추가적으로 적용된 p+ 영역 부분과 n+ 영역이 도통되어 소스(source)와 드레인(drain) 모두 실리콘 바디(silicon body)와 도통되어 문제가 발생하게 된다. 따라서 실리사이드 레이어(silicide layer)가 적용된 최신의 공정의 경우 [실시 예 8]과 같이 실리사이드 블로킹 레이어(silicide blocking layer)(40)를 p+ 영역과 n+ 영역에 걸쳐 추가적으로 배치해야 한다.
As shown, the latest semiconductor processes apply most of the silicide layer to the n + region and the p + region in order to reduce the contact resistance with the electrode. In the case of the layout proposed in the present invention, When the silicide layer is applied, the applied p + region and the n + region are electrically connected to each other to cause the source and the drain to be electrically connected to the silicon body. Therefore, in the case of the latest process in which a silicide layer is applied, a silicide blocking layer 40 must be additionally disposed over the p + region and the n + region as in [Embodiment 8].

[실시예 9][Example 9]

도 13은 본 발명의 [실시 예 9]에 해당하는 내방사선 단위 모스펫(DGA n-MOSFET)의 레이아웃(layout)을 도시한 도면이다.Fig. 13 is a diagram showing a layout of a radiation-resistant unit MOSFET (DGA n-MOSFET) corresponding to Embodiment 9 of the present invention.

도시된 바와 같이, p+ 레이어(p+ layer)(30)가 트랜지스터(transistor)의 게이트(gate)와 겹쳐지게 되면 트랜지스터 게이트(transistor gate)에 pn 정합(pn junction)이 형성되어 트랜지스터(transistor)가 느리게 턴오프(turn-off)되는 현상이 발생하게 된다. 따라서 일반적으로 이러한 현상을 막기 위하여 p+ 레이어(p+ layer)(30)는 트랜지스터의 게이트 영역과 겹쳐지는 것을 금지한다. 그러나 특정 공정의 경우 이러한 pn 정합(pn junction)이 영향을 주지 않아 이러한 문제가 발생하지 않는데, 이러한 공정이 적용될 경우에는 p+ 레이어(p+ layer)(30)를 트랜지스터의 게이트와 겹쳐는 것이 가능하다. 또한 이렇게 p+ 레이어(p+ layer)(30)와 트랜지스터의 게이트가 겹쳐지게 되면 p+ 레이어(p+ layer)(30)가 겹쳐진 트랜지스터의 게이트 부분은 문턱 전압이 올라가게 되어 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로를 최소화 할 수 있다.
As shown, when the p + layer 30 overlaps with the gate of the transistor, a pn junction is formed in the transistor gate so that the transistor becomes slow A phenomenon of turn-off occurs. Therefore, in order to prevent such a phenomenon, the p + layer (p + layer) 30 prohibits overlapping with the gate region of the transistor. However, in the case of a specific process, such a problem does not occur because the pn junction does not affect. When such a process is applied, it is possible to overlap the p + layer (p + layer) 30 with the gate of the transistor. When the gate of the p + layer 30 overlaps with the gate of the transistor 30, the gate voltage of the gate of the p + layer 30 overlaps the gate of the p + layer 30, It is possible to minimize the leakage current path that can be generated through the transistor.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be understood that various modifications and changes may be made without departing from the scope of the appended claims.

10 : 모조 Metal-1 레이어(Dummy Metal-1 layer)
20 : 모조 폴리 게이트 레이어(Dummy poly gate layer)
30 : P-액티브 레이어와 p+ 레이어(P-active layer와 p+ layer)10: Dummy Metal-1 layer
20: Dummy poly gate layer
30: P-active layer and p + layer (P-active layer and p + layer)

Claims (7)

트랜지스터의 액티브(active) 영역을 지정함으로써 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(N-active layer)와, 폴리 실리콘(poly silicon)을 이용하여 트랜지스터의 게이트(gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer)와, 셀프 얼라인(self-align) 기법에 의해 소스(source) 와 드레인(drain) 생성을 위하여 n-타입의 높은 도핑 위치를 지정해 주는 n+ 레이어(n+ layer)를 포함하는 내방사선 모조 게이트를 이용한 단위 모스펫으로서,
상기 트랜지스터 게이트의 산화막 두께가 10nm 이하게 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하는 모조 폴리 게이트 레이어(Dummy poly gate layer); 및
문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 포함하며, 상기 모조 폴리 게이트 레이어(Dummy poly gate layer)와 상기 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)에 의해 상기 트랜지스터의 소스(Source)와 드레인(Drain)을 둘러싸 방사선에 의한 누설 전류 경로를 차단하는 내방사선 모조 게이트를 이용한 단위 모스펫.
An N-active layer for preventing an isolation field oxide from occurring at a corresponding position in the process by designating an active region of the transistor, A poly gate layer designating a gate region of the n-type and a high doping position of n-type for source and drain generation by a self- (N + layer) for specifying a radiation mask,
A dummy poly gate layer blocking a leakage current path using a phenomenon in which hole trapping does not occur when the thickness of the oxide film of the transistor gate is less than 10 nm; And
A p-active layer and a p + -type layer (p + layer), which prevent leakage current by suppressing channel inversion caused by holes trapped by raising the threshold voltage, And a source and a drain of the transistor are surrounded by the dummy poly gate layer, the P-active layer, and the p + layer, A unit MOSFET that uses a radiation shielding gate to block the leakage current path caused by the radiation.
청구항 1에 있어서,
상기 P-액티브 레이어 부분에는 상기 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 상기 p+ 레이어(p+ layer)와, 플랫 밴드 전압(Flat band voltage)을 인가함으로써 산화막에 인가되는 전계(electric field)를 최소화시켜 방사선에 의해 발생하는 전자정공쌍(Electron & Hole pair)이 대부분 재결합됨에 따라 누설 전류 발생을 억제하는 모조 Metal-1 레이어(Dummy Metal-1 layer)가 모두 적용되거나, 어느 하나의 레이어만 선택적으로 적용되는
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.
The method according to claim 1,
The p + -type layer (p + layer) for blocking the generation of leakage current by suppressing channel inversion caused by trapped holes by raising the threshold voltage is provided in the P-active layer portion, The present invention relates to a metal-oxide-nitride-oxide-nitride-oxide-nitride-oxide (ITO) device, which suppresses the generation of leakage current by minimizing an electric field applied to an oxide film by applying a flat band voltage, One layer (Dummy Metal-1 layer) may be applied, or only one layer may be selectively applied
A unit MOSFET having a radiation shielding gate.
청구항 2에 있어서,
상기 모조 Metal-1 레이어에는 상기 플랫 밴드 전압 또는 특정 전압이 인가되는
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.
The method of claim 2,
The dummy Metal-1 layer is supplied with the flat band voltage or a specific voltage
A unit MOSFET having a radiation shielding gate.
청구항 1에 있어서,
상기 액티브 영역을 상기 모조 폴리 게이트 레이어의 양쪽 방향으로 확장하여 상기 모조 폴리 게이트 레이어가 상기 액티브 영역의 안쪽에 위치하는
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.
The method according to claim 1,
Extending the active region in both directions of the imitation poly gate layer so that the imitation poly gate layer is located inside the active region
A unit MOSFET having a radiation shielding gate.
청구항 1에 있어서,
상기 트랜지스터의 게이트 길이(gate length)가 긴 경우에 상기 P-액티브 레이어와 겹쳐지는 트랜지스터 게이트 부분의 게이트 길이를 최소 선폭으로 줄이거나, 원래의 게이트 길이보다 줄인
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.
The method according to claim 1,
When the gate length of the transistor is long, the gate length of the transistor gate portion overlapping the P-active layer is reduced to the minimum line width,
A unit MOSFET having a radiation shielding gate.
청구항 1에 있어서,
반도에 소자의 실리사이드 레이어(silicide layer)가 적용되는 제작 공정의 경우, 상기 P-액티브 레이어 영역과 상기 n+ 레이어 영역에 적용하여 실리사이드(silicide)가 형성되는 것을 막는 실리사이드 블로킹 레이어(silicide blocking layer)를 더 포함하는
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.
The method according to claim 1,
In the fabrication process in which a silicide layer of a device is applied to a semiconductor device, a silicide blocking layer is formed to prevent silicide from being formed in the P-active layer region and the n + More included
A unit MOSFET having a radiation shielding gate.
청구항 1에 있어서,
상기 p+ 레이어(p+ layer)가 상기 트랜지스터의 게이트 부분까지 확장되어 겹쳐지는 경우 상기 p+ 레이어(p+ layer)가 겹쳐진 상기 트랜지스터의 게이트 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화되는
것을 특징으로 하는 내방사선 모조 게이트를 이용한 단위 모스펫.The method according to claim 1,
When the p + layer extends to the gate portion of the transistor and overlaps, the gate voltage of the transistor overlaps the p + layer (p + layer) so that the channel is weakly induced in the corresponding region The possible leakage current path is minimized.
A unit MOSFET having a radiation shielding gate.
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