KR20180003180A - the nuclear power plant measuring control type switching element, and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 원자력 발전 제어 계측용 스위칭 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(Total Ionizing Dose, TID) 효과가 발생되는 실리콘 기반의 상용 CMOS(Complementary Metal-Oxide Semiconductor) 공정에서 MOSFET(Metal Oxide Silicon Field Effect transistor) 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력 발전 제어 계측용 스위칭 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a switching device for measuring nuclear power generation control and a method of manufacturing the same. More particularly, the present invention relates to a silicon-based commercial device, In the CMOS (Complementary Metal-Oxide Semiconductor) process, the structural change of the MOSFET (Metal Oxide Silicon Field Effect Transistor) layout changes the leakage current path by accumulated radiation, To a switching element for control measurement and a method of manufacturing the same.
우주 환경의 인공위성이나 원자력 발전의 환경에서 사용되는 전자 시스템은 총 이온화 방사선(Total Ionizing Dose, TID) 효과에 노출되어 있다. 실리콘 기반의 전자소자에 방사선이 인가되면 이온화가 진행되어 EHP(Electron/Hole Pair)가 생성된다. 생성된 EHP 중 전자는 쉽게 사라지지만 정공의 경우 실리콘 산화막 근처에 축적된다. MOSFET의 경우 누적된 정공들로 인해 드레인(Drain)과 소스(Source) 사이에 누설전류 경로가 형성되고 이로 인해 MOSFET의 성능이 감소하게 된다. 따라서 총 이온화 방사선 효과는 전자회로를 구성하는 MOSFET의 특성을 감쇄시켜 소자 및 회로 전체의 오동작 및 고장의 발생 원인이 된다.Electronic systems used in space environment satellites or nuclear power generation environments are exposed to Total Ionizing Dose (TID) effects. When radiation is applied to a silicon-based electronic device, ionization proceeds and an electron / hole pair (EHP) is generated. Among the EHPs generated, electrons disappear easily, but holes accumulate near the silicon oxide film. In the case of a MOSFET, accumulated holes cause a leakage current path between the drain and the source, thereby reducing the performance of the MOSFET. Therefore, the total ionizing radiation effect attenuates the characteristics of the MOSFETs constituting the electronic circuit, causing malfunction and failure of the entire device and the circuit.
특히, 원자력 발전의 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선 효과가 발생되면 계측 시스템의 오동작으로 중대한 사고가 발생 할 수 있으며, 원전 내부에 장착된 전자소자는 수리나 교체가 어려워 문제의 해결이 간단하지 않다. 따라서 이온화 방사선에 내성을 갖는 전자부품의 개발이 필수적이나, 현재 국내에서는 내방사선 전자부품에 대한 연구가 미미한 상태이며, 내방사선 기능의 전자부품은 해외 수입에 의존하는 상태이다. 상용 부품 가운데 방사선 내성이 높은 부품을 선별(Screening)하여 전자장비의 내방사선 수준을 향상시키는 시도는 있었으나 한계가 있다. Especially, when the total ionizing radiation effect is generated in the electronic devices used in the control and measurement system of nuclear power generation, serious malfunction may occur due to malfunction of the measurement system, and it is difficult to repair or replace the electronic devices mounted inside the nuclear power plant. This is not simple. Therefore, it is essential to develop electronic components that are resistant to ionizing radiation. Currently, research on radiation-induced electronic components is limited in Korea, and radiation-functioning electronic components are dependent on overseas imports. Attempts have been made to improve the radiation level of electronic equipment by screening parts with high radiation resistance among commercial parts, but there is a limit.
이러한 상용 CMOS 공정에서 발생되는 산화층에 축적된 정공에 의한 채널 형성으로 인한 드레인과 소스 사이, 셀(Cell)과 셀 간에 누설전류가 발생되는 문제를 해결함에 있어서 레이아웃 변형 기법을 이용하는 연구가 활발히 진행되어 왔다. 종래의 레이아웃 변형 기법 중 ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate Assisted) MOSFET이 최신 기술로 알려져 있다. In order to solve the problem of leakage current between the drain and the source and between the cell and the cell due to the channel formation due to the holes accumulated in the oxide layer generated in the commercial CMOS process, researches using the layout deformation technique are actively conducted come. Among the conventional layout modification techniques, ELT (Enclosed Layout Transistor) and DGA (Dummy Gate Assisted) MOSFETs are known as the latest technology.
ELT는 높은 내방사선 특성 때문에 널리 사용되지만 구조적인 특성 때문에 복잡한 W/L(Width/Length) 비율로 모델링하는 것에 한계가 있고, 2.26 이하의 W/L 비율의 구현이 불가능하며, 상대적으로 넓은 면적이 소모되며, 게이트 면적 증가로 인한 큰 게이트 정전용량(Capacitance) 값이 요구되며, 기존 n-MOSFET에 비하여 소스와 드레인이 구조적 비대칭의 한계를 갖는다.ELT is widely used because of its high radiation resistance, but due to its structural characteristics, there is a limitation in modeling with a complicated W / L (Width / Length) ratio, the implementation of a W / L ratio below 2.26 is not possible, And a large gate capacitance due to an increase in the gate area is required, and the source and drain have a limit of structural asymmetry as compared with the conventional n-MOSFET.
그리고, DGA MOSFET의 경우 ELT의 단점을 개선하기 위한 방안으로 대칭형 설계 내방사선 기법을 통해 ELT의 비대칭형 구조로 인한 문제는 해결하였지만, 복잡한 W/L 설계비율과, 더미 게이트(Dummy Gate), 더미 메탈(Dummy Metal)로 인해 단위소자 구조가 복잡해진다는 단점이 있으며, 최신 공정에 사용되는 실리사이드 레이어로 인한 소스와 바디, 드레인과 바디가 도통되는 문제점도 있다.In order to improve the disadvantages of the ELT in the case of the DGA MOSFET, although the problem caused by the asymmetric structure of the ELT is solved through the radiation in the symmetrical design, the complicated W / L design ratio, the dummy gate, There is a disadvantage that the unit device structure becomes complicated due to the metal (dummy metal), and the source, body, drain and body are electrically connected due to the silicide layer used in the latest process.
따라서 기존의 MOSFET 레이아웃의 구조적 변형을 통한 내방사선 설계에 있어서 위와 같은 ELT 및 DGA의 단점을 극복하면서 누적 방사선에 의한 누설전류 경로를 차단할 수 있는 새로운 MOSFET 구조가 요구되고 있다.Therefore, it is required to overcome the disadvantages of the ELT and DGA as well as to prevent leakage current path due to cumulative radiation in the design of internal radiation through the structural modification of the conventional MOSFET layout.
전술한 요구사항에 부응하기 위한 본 발명의 목적은, 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(Total Ionizing Dose, TID) 효과가 발생되는 실리콘 기반의 상용 CMOS(Complementary Metal-Oxide Semiconductor) 공정에서 MOSFET(Metal Oxide Silicon Field Effect transistor) 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력 발전 제어 계측용 스위칭 소자 및 그 제조 방법을 제공함에 있다.It is an object of the present invention to meet the above-mentioned needs and to provide a semiconductor integrated circuit device capable of performing a total ionizing radiation (TID) effect in an electronic device used in a nuclear power generation control measurement system. ), A switching element for nuclear power control measurement, which can operate normally in a radiation environment by blocking the leakage current path due to cumulative radiation through a structural modification of a metal oxide silicon field effect transistor (MOSFET) layout. And a manufacturing method thereof.
전술한 목적을 달성하기 위한 본 발명에 따른 원자력 발전 제어 계측용 스위칭 소자는, 스위칭 소자의 액티브(active) 영역을 지정하여 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(N-active layer); 상기 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(n+ layer); 상기 스위칭 소자의 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer); 및 상기 스위칭 소자의 게이트(gate) 영역을 지정하고, 상기 p+ 레이어와 상기 n+ 레이어를 분리시키며, 상기 소스와 상기 드레인이 대칭을 이루도록 분리시키며, I자 형태를 갖는 I형 게이트 레이어(I type poly gate layer)를 포함한다.According to an aspect of the present invention, there is provided a switching device for nuclear power control control according to the present invention, which includes an active area of a switching device, and an N field isolation field oxide layer, - an active layer (N-active layer); An n + layer for designating an n-type doping position by a self-aligning method for generating a source and a drain of the switching element; A P-active layer and a p + -type active layer for preventing leakage current by suppressing channel inversion caused by holes trapped by raising the threshold voltage of the switching element, p + layer); And a gate region of the switching device, separating the p + layer and the n + layer from each other, separating the source and the drain so as to be symmetrical, and forming an I-type gate layer (I type poly gate layer.
한편, 전술한 목적을 달성하기 위한 본 발명에 따른 원자력 발전 제어 계측용 스위칭 소자 제조 방법은, (a) 스위칭 소자의 액티브(active) 영역을 지정하여 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(N-active layer)를 형성하는 단계; (b) 상기 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(n+ layer)를 형성하는 단계; (c) 상기 스위칭 소자의 문턱 전압을 높여 트래핑(trapping) 된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하기 위한 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 형성하는 단계; 및 (d) 상기 스위칭 소자의 게이트(gate) 영역을 지정하고, 상기 p+ 레이어와 상기 n+ 레이어를 분리시키며, 상기 소스와 상기 드레인을 서로 대칭을 이루도록 분리시키며, I형 게이트 레이어(I type poly gate layer)를 I자 형태로 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a switching element for nuclear power control measurement according to the present invention, including: (a) designating an active region of a switching element, Forming an N-active layer not to occur at a position of the N-type semiconductor layer; (b) forming an n + layer (n + layer) for designating an n-type doping position by a self-aligning method for generating a source and a drain of the switching element ; (c) a P-active layer for blocking channel inversion caused by holes trapped by raising the threshold voltage of the switching element to block the leakage current, And a p + layer (p + layer); And (d) a gate region of the switching element, separating the p + layer and the n + layer, separating the source and the drain so as to be symmetrical to each other, and forming an I type poly gate layer may be formed in an I-shape.
본 발명에 의하면, 기존 내방사선 ELT 구조 및 DGA MOSFET의 단점을 극복하고 IC 설계의 유연성을 확대시켰기 때문에 다양한 회로에 적용 가능한 것이 장점이다. The advantage of the present invention is that it can be applied to various circuits because it overcomes the disadvantages of existing radiation-induced ELT structures and DGA MOSFETs and extends the flexibility of IC design.
따라서 우주 공간의 인공위성이나 원자력 발전소의 원자로 같은 방사선 환경에 사용되는 전자 시스템의 내방사선화를 위한 스위칭 소자 설계에 직접적인 적용이 가능하다. Thus, it is possible to apply directly to the design of switching devices for radiation protection of electronic systems used in radiation environments such as aerospace satellites or nuclear reactor nuclear reactors.
또한, 고준위 방사선 환경에서 사용되는 전자부품 및 장비의 경우, 선진국의 금수로 인한 한계를 극복할 수 있는 기술적 대안으로 응용이 가능하여 수입대체 효과를 거둘 수 있을 뿐만 아니라, 전자장비나 시스템에 적용할 경우 고준위 누적 방사선 영향에 노출되어도 안정적으로 동작하는 것을 기대할 수 있다.In addition, in the case of electronic parts and equipment used in a high-level radiation environment, it can be applied as a technical alternative to overcome the limitation caused by the abandonment of advanced countries, It can be expected to operate stably even when exposed to high-level cumulative radiation effects.
또한, 스위칭 소자 MOSFET에 대한 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있다.In addition, the leakage current path due to the cumulative radiation is blocked through a structural change of the layout for the switching element MOSFET, so that it can operate normally in a radiation environment.
또한, 스위칭 소자에서 I형 폴리 게이트 레이어를 통해 소스와 드레인 사이의 누설 전류 경로를 차단하고, P-active 레이어와 p+ 레이어를 포함시켜 문턱 전압을 높임으로써 실리콘 산화막에 묶인 정공에 의해 발생하는 채널 반전을 방지하고 누설전류 발생을 차단할 수 있다. In addition, the leakage current path between the source and the drain is blocked through the I-type poly gate layer in the switching device, and the threshold voltage is increased by including the P-active layer and the p + layer, whereby the channel inversion And the leakage current can be prevented.
또한, P-active 레이어와 N-active 레이어를 만나도록 지정함으로써 정공 묶임이 발생하는 두꺼운 절연 필드 산화막층(isolation field oxide)의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단시킴으로서 내방사선화 기능을 구현할 수 있다. In addition, by designating to meet the P-active layer and the N-active layer, generation of a thick insulating field oxide layer in which holes are trapped is suppressed and the leakage current path between the source and the drain is blocked, Function can be implemented.
또한, 본 발명은 일반적인 ELT 및 DGA의 구조적인 한계를 극복한다. 즉, 복잡한 W/L W/L(Width/Length) 비율 모델링을 갖는 종래 ELT 구조 및 DGA MOSFET에 비하여 기존 n-MOSFET와 같은 W/L 비율을 갖기 때문에 따로 사이즈 비율을 모델링하지 않아도 되는 장점이 있다. In addition, the present invention overcomes the structural limitations of conventional ELT and DGA. That is, since the W / L ratio is the same as that of the conventional n-MOSFET, the size ratio is not required to be modeled as compared with the conventional ELT structure having complicated W / L W / L (Width / Length) ratio modeling.
또한, 종래 ELT에 비해 W/L 비율의 제한이 없고, 상대적으로 작은 면적을 가지며 소스와 드레인이 구조적으로 대칭을 유지하기 때문에 출력 저항(Output resistance)의 차이가 발생하지 않는 장점이 있다.In addition, there is no limitation in the W / L ratio compared with the conventional ELT, and a structure having a relatively small area and maintaining the symmetry of the source and the drain is advantageous in that no difference in output resistance occurs.
또한, 반도체 기판(Body) 상에 게이트(310)를 'I'자 형태로 형성시킴으로써, 소스와 드레인 또는 드레인과 소스가 게이트(310)에 의해 완전히 분리되는 구조를 갖는다.In addition, by forming the
따라서, 사이즈(W/L) 비율을 따로 모델링할 필요가 없기 때문에 복잡한 사이즈 모델링이 필요했던 ELT 구조와 달리 회로 설계에 있어 사이즈 조절이 간편하다는 장점을 갖는다. Therefore, it is not necessary to separately model the size (W / L) ratio, so that it is advantageous in that size adjustment is simple in circuit design, unlike the ELT structure in which complicated size modeling is required.
또한, 게이트(310)를 이용하여 N+ 레이어와 P+ 레이어를 물리적으로 분리하므로 실리사이드 레이어에 의해 N+와 P+가 도통되는 문제점도 해결할 수 있다. Also, since the N + layer and the P + layer are physically separated using the
그리고, 2.26 이하의 사이즈(W/L) 비율 구현이 가능해짐에 따라 아날로그 회로의 설계 시 유연성을 확보하였으며, 게이트의 면적이 크게 증가하기 때문에 지적되었던 상대적으로 큰 면적과 게이트 정전용량(Capacitance) 증가로 인한 스위칭 속도 저하 문제도 해결할 수 있다.Also, as the ratio of the size (W / L) of 2.26 or less can be realized, flexibility in the design of the analog circuit is secured and the area of the gate is greatly increased. Therefore, the relatively large area and the increase in the gate capacitance The problem of lowering the switching speed can be solved.
도 1은 일반적인 ELT의 구조를 나타낸 도면이다.
도 2는 일반적인 DGA의 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자의 레이아웃 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자의 전반적인 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 스위칭 소자의 I형 게이트 레이어의 구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자 제조 방법을 설명하기 위한 흐름도이다.
도 7은 일반적인 상용 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 I형 게이트 레이어를 갖는 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자를 하나 이상 복수 개로 사용하는 경우에 소스와 드레인을 공유하는 예를 나타낸 도면이다.1 is a view showing a structure of a general ELT.
2 is a view showing the structure of a general DGA.
3 is a view showing a layout structure of a switching element for nuclear power control measurement according to an embodiment of the present invention.
4 is a diagram illustrating an overall structure of a switching device for nuclear power control control according to an embodiment of the present invention.
5 is a diagram illustrating a structure of an I-type gate layer of a switching device according to an embodiment of the present invention.
6 is a flowchart illustrating a method of manufacturing a switching element for nuclear power control control according to an embodiment of the present invention.
7 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of a general commercial n-MOSFET.
8 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of an n-MOSFET having an I-type gate layer according to an embodiment of the present invention.
9 is a view showing an example in which a source and a drain are shared when at least one switching element for nuclear power control control according to an embodiment of the present invention is used.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.If any part is referred to as being "on" another part, it may be directly on the other part or may be accompanied by another part therebetween. In contrast, when a section is referred to as being "directly above" another section, no other section is involved.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.The terms first, second and third, etc. are used to describe various portions, components, regions, layers and / or sections, but are not limited thereto. These terms are only used to distinguish any moiety, element, region, layer or section from another moiety, moiety, region, layer or section. Thus, a first portion, component, region, layer or section described below may be referred to as a second portion, component, region, layer or section without departing from the scope of the present invention.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the invention. The singular forms as used herein include plural forms as long as the phrases do not expressly express the opposite meaning thereto. Means that a particular feature, region, integer, step, operation, element and / or component is specified and that the presence or absence of other features, regions, integers, steps, operations, elements, and / It does not exclude addition.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90˚ 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.Terms indicating relative space such as "below "," above ", and the like may be used to more easily describe the relationship to other portions of a portion shown in the figures. These terms are intended to include other meanings or acts of the apparatus in use, as well as intended meanings in the drawings. For example, when inverting a device in the figures, certain parts that are described as being "below" other parts are described as being "above " other parts. Thus, an exemplary term "below" includes both up and down directions. The device can be rotated by 90 degrees or rotated at different angles, and terms indicating relative space are interpreted accordingly.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms including technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Commonly used predefined terms are further interpreted as having a meaning consistent with the relevant technical literature and the present disclosure, and are not to be construed as ideal or very formal meanings unless defined otherwise.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.
도 1은 일반적인 ELT의 구조를 나타낸 도면이다.1 is a view showing a structure of a general ELT.
도 1에 도시된 ELT는, 내방사선 기능을 갖는 ELT로서, 소스와 드레인 사이를 폴리 게이트로 완전히 격리시킴으로써 소스와 드레인 사이의 누설전류 경로가 발생하는 것을 차단한다. The ELT shown in Fig. 1 is an ELT having an infrared radiation function, and completely isolates the source and the drain from each other as a poly gate, thereby preventing the leakage current path between the source and the drain from occurring.
이러한 구조적인 특성을 갖는 ELT는, MOSFET의 W/L 비율의 모델링이 필요한데, 모델링을 위해 다음 수학식 1과 같이 복잡하기 때문에 다양한 사이즈 비율의 트랜지스터를 포함하는 ASICs(Application Specific Integrated Circuits) 설계 시 어려움이 있다.ELTs with such structural characteristics require modeling of the W / L ratio of the MOSFET. However, since it is complicated as shown in the following
또한, ELT는 2.26 이하의 사이즈 비율 구현이 불가능하기 때문에 2.26 이하의 사이즈 비율을 많이 사용하는 아날로그 회로 설계에 있어서 한계를 갖는다. In addition, since the ELT can not realize a size ratio of 2.26 or less, it has a limitation in designing an analog circuit using a ratio of 2.26 or less.
또한, ELT는 게이트 면적의 증가로 상대적으로 큰 입력 정전용량(Capacitance) 때문에 디지털 회로에서 스위칭 속도를 저하시키고 있다.In addition, the ELT is slowing down the switching speed in digital circuits due to the relatively large input capacitance due to an increase in gate area.
그리고, ELT는 소스와 드레인의 구조적 비대칭 특성으로, 소스를 안쪽이나 바깥쪽으로 선택하는 경우에 따라 출력 정전용량(Output resistance)의 차이를 유발할 수 있다.And, the ELT is a structural asymmetry characteristic of the source and the drain, and can cause a difference in the output resistance depending on whether the source is selected inward or outward.
도 2는 일반적인 DGA의 구조를 나타낸 도면이다.2 is a view showing the structure of a general DGA.
도 2에 도시된 DGA는, 내방사선 기능을 갖는 DGA MOSFET의 구조를 보여준다. DGA MOSFET은 ELT의 비대칭형 구조를 개선한 구조로 W/L 비율의 제약이 사라지고 입력 커패시턴스를 감소시켜 특성을 개선한 구조이다. The DGA shown in FIG. 2 shows the structure of a DGA MOSFET having radiation resistance function. The DGA MOSFET is a structure that improves the asymmetric structure of the ELT, which eliminates the restriction of the W / L ratio and improves the characteristics by reducing the input capacitance.
도 2의 경우, 구조적으로 많은 장점을 갖고 있지만 MOSFET 채널 영역 밖에 P-active 레이어와 P+ 레이어를 추가함으로 인해 채널이 확장된다. 채널이 확장되면 동작전류가 증가하므로 W/L에 따른 전류 모델링을 다시 진행하여야 한다. In the case of FIG. 2, the channel is extended by adding a P-active layer and a P + layer outside the MOSFET channel region, although it has a number of structural advantages. When the channel is expanded, the operating current is increased. Therefore, the current modeling according to W / L should be resumed.
또한, 반도체 공정에서 제공하는 실리사이드 레이어(Silicide layer)에 의해 N+와 P+가 도통되어 소스와 드레인 바디가 모두 도통되므로 MOSFET이 동작하지 않을 수 있다.Also, the N + and P + are conducted by the silicide layer provided in the semiconductor process, and the MOSFET and the source and drain bodies are electrically connected to each other.
이에 반하여, 본 발명은 N-active 레이어(Layer)와 폴리 게이트 레이어(Poly Gate Layer) 및 n+ 레이어를 포함하는 상용 n-MOSFET의 레이아웃에서 트랜지스터 게이트의 두께가 10nm 이하이면 정공이 산화막에 묶이지 않는 현상을 기반으로 한다. 여기에 I형 폴리 게이트 레이어를 추가하여 소스와 드레인 사이의 누설 전류 경로를 차단하고, P-active 레이어와 p+ 레이어를 포함시켜 문턱 전압을 높임으로써 실리콘 산화막에 묶인 정공에 의해 발생하는 채널 반전을 방지하고 누설전류 발생을 차단하는 방법을 제공한다. On the contrary, in the layout of the commercial n-MOSFET including the N-active layer, the poly gate layer and the n + layer, if the thickness of the transistor gate is 10 nm or less, . The I-type poly gate layer is added to block the leakage current path between the source and the drain. By including the P-active layer and the p + layer, the threshold voltage is increased to prevent the channel inversion caused by the holes in the silicon oxide film And to prevent the leakage current from being generated.
또한 P-active 레이어와 N-active 레이어를 만나도록 지정함으로써 정공 묶임이 발생하는 두꺼운 절연 필드 산화막층(isolation field oxide)의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단시킴으로서 내방사선화 기능을 구현하는 것이다. In addition, by designating to meet the P-active layer and the N-active layer, generation of a thick insulating field oxide layer in which holes are trapped is suppressed and the leakage current path between the source and the drain is blocked, .
본 발명은 일반적인 ELT 및 DGA의 구조적인 한계를 극복한다. 즉, 복잡한 W/L W/L(Width/Length) 비율 모델링을 갖는 종래 ELT 구조 및 DGA MOSFET에 비하여 기존 n-MOSFET와 같은 W/L 비율을 갖기 때문에 따로 사이즈 비율을 모델링하지 않아도 되는 장점이 있다. The present invention overcomes the structural limitations of conventional ELT and DGA. That is, since the W / L ratio is the same as that of the conventional n-MOSFET, the size ratio is not required to be modeled as compared with the conventional ELT structure having complicated W / L W / L (Width / Length) ratio modeling.
또한 종래 ELT에 비해 W/L 비율의 제한이 없고, 상대적으로 작은 면적을 가지며 소스와 드레인이 구조적으로 대칭을 유지하기 때문에 출력 저항(Output resistance)의 차이가 발생하지 않는 장점이 있다.In addition, there is no limitation of the W / L ratio compared with the conventional ELT, and it is advantageous in that a difference in output resistance does not occur because the source and the drain maintain a symmetrical structure with a relatively small area.
도 3은 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자의 레이아웃 구조를 나타낸 도면이다.3 is a view showing a layout structure of a switching element for nuclear power control measurement according to an embodiment of the present invention.
도 3에 도시된 바와 같이, 본 발명에 따른 원자력 발전 제어 계측용 스위칭 소자(100)는, 상용 n-MOSFET의 구조에서 게이트(310)를 영어 알파벳 대문자 'I'자 형태로 변형시켜 기존 ELT 구조 및 DGA MOSFET의 단점을 보완한 것이다. As shown in FIG. 3, the
도 3에 도시된 바와 같이, 원자력 발전 제어 계측용 스위칭 소자(100)는, 반도체 기판(Body) 상에 게이트(310)를 'I'자 형태로 형성시킴으로써, 소스와 드레인 또는 드레인과 소스가 게이트(310)에 의해 완전히 분리되는 구조를 갖는다.3, the switching
따라서, 사이즈(W/L) 비율을 따로 모델링할 필요가 없기 때문에 복잡한 사이즈 모델링이 필요했던 ELT 구조와 달리 회로 설계에 있어 사이즈 조절이 간편하다는 장점을 갖는다. 그리고 게이트(310)를 이용하여 N+와 P+를 물리적으로 분리하므로 실리사이드 레이어에 의해 N+와 P+가 도통되는 문제점도 해결할 수 있다. Therefore, it is not necessary to separately model the size (W / L) ratio, so that it is advantageous in that size adjustment is simple in circuit design, unlike the ELT structure in which complicated size modeling is required. Also, since the N + and P + are physically separated using the
또한 2.26 이하의 사이즈(W/L) 비율 구현이 가능해짐에 따라 아날로그 회로 설계 시 유연성을 확보하였으며, 게이트의 면적이 크게 증가하기 때문에 지적되었던 상대적으로 큰 면적과 게이트 정전용량(Capacitance) 증가로 인한 스위칭 속도 저하 문제도 해결하였다. In addition, it is possible to realize the ratio of the size (W / L) of 2.26 or less, thereby securing the flexibility in designing the analog circuit and increasing the area of the gate, resulting in a relatively large area and increased capacitance of the gate The problem of lowering the switching speed is also solved.
이와 함께 소스와 드레인이 구조적으로 대칭을 이루기 때문에 소스의 선택 경우에 따라 Output resistance는 변화가 없다는 것도 유리한 점이라고 할 수 있다.In addition, since the source and drain are structurally symmetrical, it is also advantageous that the output resistance does not change according to the selection of the source.
도 4는 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자의 전반적인 구조를 나타낸 도면이다.4 is a diagram illustrating an overall structure of a switching device for nuclear power control control according to an embodiment of the present invention.
도 4를 참조하면, 본 발명에 따른 원자력 발전 제어 계측용 스위칭 소자는, N-액티브 레이어(N-active layer)(410), n+ 레이어(n+ layer)(420), P-액티브 레이어(P-active layer)(430), p+ 레이어(p+ layer)(440), I형 게이트 레이어(I type poly gate layer)(310), 소스(source)(450) 및 드레인(drain)(460)을 포함한다.4, the N-
N-액티브 레이어(410)는 스위칭 소자의 액티브(active) 영역을 지정하여 공정 상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 역할을 한다.The N-
n+ 레이어(420)는 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주게 된다.The n +
P-액티브 레이어(430)와 p+ 레이어(440)는 스위칭 소자의 문턱 전압을 높여 트래핑(trapping) 된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하게 된다. 여기서, P-액티브 레이어(430)는 I형 게이트 레이어(310)의 상부측에 위치한 상부측 P-액티브 레이어(432)와, I형 게이트 레이어(310)의 하부측에 위치한 하부측 P-액티브 레이어(434)로 구성된다.The P-
I형 게이트 레이어(310)는 스위칭 소자의 게이트(gate) 영역을 지정하고, p+ 레이어(440)와 n+ 레이어(420)를 분리시키며, 소스(450)와 드레인(460)이 대칭을 이루도록 분리시키며, 영어 알파벳 대문자 I자 형태를 갖는다.The I-
또한, I형 게이트 레이어(310)는, 도 5에 도시된 바와 같이 수직 형태(|)의 메인 몸체(312)에, 상부측으로 수평 형태(-)의 제1 서브 몸체(314)가 형성되고, 하부측으로 수평 형태(ㅡ)의 제2 서브 몸체(316)가 형성됨으로써, 영문 알파벳 대문자 I자 형태를 가질 수 있다. 도 5는 본 발명의 실시예에 따른 스위칭 소자의 I형 게이트 레이어의 구조를 나타낸 도면이다. In addition, the I-
또한, p+ 레이어(440)는 I형 게이트 레이어(310)의 상부측에 위치한 상부측 p+ 레이어(442)와, I형 게이트 레이어(310)의 하부측에 위치한 하부측 p+ 레이어(444)를 포함한다.The p +
도 4에서, 소스(450)와 드레인(460)은 I형 게이트 레이어(310)의 메인 몸체(312)에 의해 서로 분리되며, I형 게이트 레이어(310)의 제1 서브 몸체(314)에 의해 상부측 p+ 레이어(442)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 분리되며, I형 게이트 레이어(310)의 제2 서브 몸체(316)에 의해 하부측 p+ 레이어(444)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 분리될 수 있다.4, the
또한, I형 게이트 레이어(310)는, 제1 서브 몸체(314)에 의해 상부측 p+ 레이어(442)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 물리적으로 분리되며, 제2 서브 몸체(316)에 의해 하부측 p+ 레이어(444)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 물리적으로 분리됨에 따라, 실리사이드(Silicide) 레이어에 의해 n+와 p+가 도통되는 것을 방지할 수 있다.The I-
또한, I형 게이트 레이어(310)는, 게이트 영역을 폴리 실리콘(poly silicon)을 이용하여 지정하고, 산화막 두께가 10nm 이하로 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단할 수 있다.In addition, the I-
또한, P-액티브 레이어(430) 부분에는 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류의 발생을 차단하는 p+ 레이어(440)가 적용될 수 있다.In addition, a p +
또한, 스위칭 소자에 실리사이드 레이어(silicide layer)가 적용되는 제조 공정의 경우, p+ 레이어(440)의 영역과 n+ 레이어(420)의 영역에 실리사이드가 형성되는 것을 방지하는 I형 게이트 레이어(310)가 적용될 수 있다.In the fabrication process in which a silicide layer is applied to the switching device, an I-
그리고, p+ 레이어(440)가 I형 게이트 레이어(310)와 겹쳐지는 경우, p+ 레이어(440)가 겹쳐진 I형 게이트 레이어(310) 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화 될 수 있다.When the p +
도 6은 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자 제조 방법을 설명하기 위한 흐름도이다.6 is a flowchart illustrating a method of manufacturing a switching element for nuclear power control control according to an embodiment of the present invention.
도 6을 참조하면, 먼저 스위칭 소자의 액티브(active) 영역을 지정하여 공정 상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(410)를 형성한다(S610).Referring to FIG. 6, first, an active region of a switching device is designated to form an N-
이어, 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(420)를 형성한다(S620).Next, an n +
이어, 스위칭 소자의 문턱 전압을 높여 트래핑(trapping) 된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하기 위한 P-액티브 레이어(430)와 p+ 레이어(440)를 형성한다(S630).Thereafter, a P-
이때, P-액티브 레이어(430)는 I형 게이트 레이어(310)의 상부측에 위치하도록 상부측 P-액티브 레이어(432)를 형성하고, I형 게이트 레이어(310)의 하부측에 위치하도록 하부측 P-액티브 레이어(434)를 형성한다.At this time, the P-
이어, 스위칭 소자의 게이트(gate) 영역을 지정하고, p+ 레이어(440)와 n+ 레이어(420)를 분리시키며, 소스(450)와 드레인(460)이 서로 대칭을 이루도록 분리시키는 I형 게이트 레이어(310)를 I자 형태로 형성한다(S640).Next, an I-type gate layer (not shown) for designating a gate region of the switching element, isolating the p +
이때, I형 게이트 레이어(310)는, 수직 형태(|)의 메인 몸체(312)에, 상부측으로 수평 형태(-)의 제1 서브 몸체(314)가 위치하고, 하부측으로 수평 형태(ㅡ)의 제2 서브 몸체가 위치하도록 영문 대분자 I자 형태로 형성하는 것이다.At this time, the I-
또한, I형 게이트 레이어(310)는 메인 몸체(312)에 의해 소스(450)와 드레인(460)을 분리시키고, 제1 서브 몸체(314)에 의해 상부측 p+ 레이어(442)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)을 분리시키며, 제2 서브 몸체(316)에 의해 하부측 p+ 레이어(444)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)을 분리시키도록 형성되는 것이다.The I-
또한, I형 게이트 레이어(310)는, 제1 서브 몸체(314)에 의해 상부측 p+ 레이어(442)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 물리적으로 분리되며, 제2 서브 몸체(316)에 의해 하부측 p+ 레이어(444)와 n+ 레이어(420) 또는 소스(450) 및 드레인(460)이 물리적으로 분리됨에 따라, 실리사이드(Silicide) 레이어에 의해 n+와 p+가 도통되는 것을 방지할 수 있다.The I-
또한, I형 게이트 레이어(310)는, 게이트 영역을 폴리 실리콘(poly silicon)을 이용하여 지정하고, 산화막 두께가 10nm 이하로 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하도록 형성될 수 있다.In addition, the I-
또한, P-액티브 레이어(430) 부분에는 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 p+ 레이어(440)가 적용될 수 있다.In addition, a p +
또한, 스위칭 소자에 실리사이드 레이어(silicide layer)가 적용되는 제조 공정의 경우, p+ 레이어(440)의 영역과 n+ 레이어(420)의 영역에 실리사이드가 형성되는 것을 방지하는 I형 게이트 레이어(310)가 적용될 수 있다.In the fabrication process in which a silicide layer is applied to the switching device, an I-
그리고, p+ 레이어(440)가 I형 게이트 레이어(310)와 겹쳐지는 경우, p+ 레이어(440)가 겹쳐진 I형 게이트 레이어(310) 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화 될 수 있다.When the p +
이어, 소스(450) 및 드레인(460)은 I형 게이트 레이어(310)에 의해 기판 상에서 서로 분리된 상태로 형성된다(S650).Then, the
도 7은 일반적인 상용 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.7 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of a general commercial n-MOSFET.
도 7에 도시된 바와 같이, 상용 n-MOSFET의 내방사선 특성을 확인하기 위하여 폭과 길이에 대한 사이즈를 10um/1um(W/L)로 하고, 폴리 게이트 두께를 10nm로 설정한 후, 드레인과 소스 사이의 측면 산화막층 경계면에 누설전류 경로를 모델링하기 위하여 경계면에 고정 전하를 주입하였다. 고정 전하량을 증가시키면서 누설 전류를 모의실험을 진행한 결과, n-MOSFET가 턴 오프(turn off) 상태임에도 불구하고 고정 전하 주입량이 늘어남에 따라 누설전류가 증가하는 것을 확인할 수 있다. 이 결과는 n-MOSFET로 설계된 IC가 방사선 환경에 노출 시 누적 방사선의 증가에 따른 오동작이나 데이터 오류 등과 같은 피해의 원인이 됨을 확인할 수 있다.As shown in FIG. 7, after the width and the length were set to 10um / 1um (W / L) and the poly gate thickness was set to 10nm in order to confirm the radiation resistance characteristic of the commercial n-MOSFET, A fixed charge was injected at the interface to model the leakage current path at the interface of the side oxide layer between the sources. As a result of simulating the leakage current while increasing the fixed charge amount, it can be confirmed that the leakage current increases as the injection amount of the fixed charge increases, even though the n-MOSFET is turned off. The results show that ICs designed with n-MOSFETs cause damage such as malfunctions and data errors due to an increase in accumulated radiation when exposed to a radiation environment.
도 8은 본 발명의 실시예에 따른 I형 게이트 레이어를 갖는 n-MOSFET의 누적방사선에 의한 고정 전하 인가 시 누설전류에 대한 모의 실험 결과를 나타낸 도면이다.8 is a graph showing a simulation result of a leakage current when a fixed charge is applied by cumulative radiation of an n-MOSFET having an I-type gate layer according to an embodiment of the present invention.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자(100)는, 상용 n-MOSFET와 동일 조건으로 모의실험을 진행하기 위하여 폭과 길이에 대한 사이즈를 10um/1um(W/L)로 하고, 폴리 게이트 두께를 10nm로 설정하며 I형 게이트 사이즈를 0.2u/1.4u로 하며, 추가 P-active 영역의 p+ 도핑 농도는 11020/cm3로 주입하였다. 8, the switching
또한, 모델링된 I형 게이트 레이어를 갖는 n-MOSFET의 드레인과 소스 사이의 측면 산화막층 경계면에 고정 전하 농도를 변화시키면서 주입하는 과정으로 실험을 진행하였다. In addition, the experiment was performed by changing the fixed charge concentration at the interface between the drain and source of the n-MOSFET having the modeled I-type gate layer.
그 결과, 고정 전하 주입량이 증가하여도 누설전류는 회로 동작에 거의 영향을 미치지 않을 만큼 미세 전류량의 변화만 있을 뿐 정상적으로 동작하는 것을 확인할 수 있었다. As a result, it was confirmed that even if the injection amount of the fixed charge increases, the leakage current operates normally only with a change in the amount of microcurrent so that the leakage current hardly affects the circuit operation.
따라서, 모의실험을 통하여 I형 게이트 레이어(310)를 갖는 스위칭 소자 n-MOSFET가 내방사선 기능을 가짐을 검증할 수 있다.Therefore, it can be verified through simulations that the switching device n-MOSFET having the I-
도 9는 본 발명의 실시예에 따른 원자력 발전 제어 계측용 스위칭 소자를 하나 이상 복수 개로 사용하는 경우에 소스와 드레인을 공유하는 예를 나타낸 도면이다.9 is a view showing an example in which a source and a drain are shared when at least one switching element for nuclear power control control according to an embodiment of the present invention is used.
도 9에 도시된 바와 같이, 본 발명에 따른 원자력 발전 제어 계측용 스위칭 소자(100)는, I형 게이트 레이어(310)를 하나 이상 다수 개로 사용하게 되는 경우에, 소스(450)와 드레인(460)이 계속적으로 반복되는 구성이므로, 소스(450)와 드레인(460)을 공유하는 구조로 구성할 수 있다.9, when the
이때, 폭(width)과 길이(length)는 120u/1u(W/L)으로 하고, figure 개수에 따라 병렬로 소스(450)와 드레인(460)을 공유하는 구성이 가능하기 때문에, 전체 칩 면적이나 소자 배치 등에 있어 변형이 가능한 장점이 있다.In this case, since the width and the length are 120u / 1u (W / L) and the
전술한 바와 같이 본 발명에 의하면, 원자력 발전 제어 계측 시스템에 사용되는 전자소자에서 총 이온화 방사선(Total Ionizing Dose, TID) 효과가 발생되는 실리콘 기반의 상용 CMOS(Complementary Metal-Oxide Semiconductor) 공정에서 MOSFET(Metal Oxide Silicon Field Effect transistor) 레이아웃(Layout)의 구조적 변경을 통해 누적 방사선에 의한 누설전류 경로를 차단하여 방사선 환경에서도 정상적으로 동작할 수 있도록 하는, 원자력 발전 제어 계측용 스위칭 소자 및 그 제조 방법을 실현할 수 있다.As described above, according to the present invention, in a silicon-based commercial complementary metal-oxide semiconductor (CMOS) process in which a total ionizing radiation (TID) effect is generated in an electronic device used in a nuclear power generation control and measurement system, Metal Oxide Silicon Field Effect Transistor) It is possible to realize a switching device for nuclear power control measurement and a manufacturing method thereof, which can operate normally in a radiation environment by blocking a leakage current path due to cumulative radiation through structural change of layout have.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.
100 : 원자력 발전 제어 계측용 스위칭 소자 310 : I형 게이트 레이어
312 : 메인 몸체 314 : 제1 서브 몸체
316 : 제2 서브 몸체 410 : N-액티브 레이어
420 : n+ 레이어 430 : P-액티브 레이어
432 : 상부측 P-액티브 레이어 434 : 하부측 P-액티브 레이어
440 : p+ 레이어 442 : 상부측 p+ 레이어
444 : 하부측 p+ 레이어 450 : 소스
460 : 드레인100: Switching element for nuclear power control control 310: I-type gate layer
312: main body 314: first sub-body
316: second sub body 410: N-active layer
420: n + layer 430: P-active layer
432: upper side P-active layer 434: lower side P-active layer
440: p + layer 442: upper side p + layer
444: lower side p + layer 450: source
460: drain
Claims (16)
상기 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(n+ layer);
상기 스위칭 소자의 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer); 및
상기 스위칭 소자의 게이트(gate) 영역을 지정하고, 상기 p+ 레이어와 상기 n+ 레이어를 분리시키며, 상기 소스와 상기 드레인이 대칭을 이루도록 분리시키며, I자 형태를 갖는 I형 게이트 레이어(I type poly gate layer);
를 포함하는 원자력 발전 제어 계측용 스위칭 소자.
An N-active layer for designating an active region of the switching device to prevent an isolation field oxide from occurring at a corresponding location on the process;
An n + layer for designating an n-type doping position by a self-aligning method for generating a source and a drain of the switching element;
A P-active layer and a p + -type active layer for preventing leakage current by suppressing channel inversion caused by holes trapped by raising the threshold voltage of the switching element, p + layer); And
Type gate layer (I-type poly gate (I-type)) having an I-shape, a gate region of the switching element is designated, and the p + layer and the n + layer are separated from each other and the source and the drain are symmetrically separated. layer);
A switching device for measuring nuclear power generation control.
상기 I형 게이트 레이어는, 수직 형태(|)의 메인 몸체에, 상부측으로 수평 형태(-)의 제1 서브 몸체가 형성되고, 하부측으로 수평 형태(ㅡ)의 제2 서브 몸체가 형성되어 상기 I자 형태를 갖는, 원자력 발전 제어 계측용 스위칭 소자.
The method according to claim 1,
The I-type gate layer has a first main body of a horizontal shape (-) and a second sub body of a horizontal shape (-) on a main body of a vertical shape (|), A switching device for nuclear power control and measurement, having a shape.
상기 p+ 레이어는 상부측 p+ 레이어와 하부측 p+ 레이어를 포함하고,
상기 I형 게이트 레이어의 메인 몸체에 의해 상기 소스와 상기 드레인이 분리되며, 상기 I형 게이트 레이어의 제1 서브 몸체에 의해 상기 상부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 분리되며, 상기 I형 게이트 레이어의 제2 서브 몸체에 의해 상기 하부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 분리되는, 원자력 발전 제어 계측용 스위칭 소자.
3. The method of claim 2,
The p + layer includes an upper p + layer and a lower p + layer,
The source and the drain are separated by the main body of the I-type gate layer, the upper side p + layer and the n + layer or the source and the drain are separated by the first sub body of the I- And the lower p + layer and the n + layer or the source and the drain are separated by the second sub body of the I-type gate layer.
상기 I형 게이트 레이어는, 상기 제1 서브 몸체에 의해 상기 상부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 물리적으로 분리되며, 상기 제2 서브 몸체에 의해 상기 하부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 물리적으로 분리됨에 따라, 실리사이드(Silicide) 레이어에 의해 n+와 p+가 도통되는 것을 방지하는, 원자력 발전 제어 계측용 스위칭 소자.
3. The method of claim 2,
The I-type gate layer is formed by physically separating the upper side p + layer and the n + layer or the source and the drain by the first sub body, and the lower side p + layer and the n + And prevents conduction of n + and p + by a silicide layer as the layer or the source and the drain are physically separated from each other.
상기 I형 게이트 레이어는, 상기 게이트 영역을 폴리 실리콘(poly silicon)을 이용하여 지정하고, 산화막 두께가 10nm 이하로 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하는, 원자력 발전 제어 계측용 스위칭 소자.
The method according to claim 1,
The I-type gate layer designates the gate region using polysilicon. When the thickness of the oxide film is 10 nm or less, leakage current path is blocked by using a phenomenon in which hole trapping does not occur , Switching device for nuclear power control measurement.
상기 P-액티브 레이어 부분에는 상기 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류의 발생을 차단하는 상기 p+ 레이어(p+ layer)가 적용되는, 원자력 발전 제어 계측용 스위칭 소자.
The method according to claim 1,
In the P-active layer portion, the p + layer (p + layer) for blocking the generation of leakage current by suppressing channel inversion caused by holes trapped by increasing the threshold voltage is applied A switching element for nuclear power control measurement.
상기 스위칭 소자에 실리사이드 레이어(silicide layer)가 적용되는 제조 공정의 경우, 상기 p+ 레이어의 영역과 상기 n+ 레이어의 영역에 적용하여 실리사이드가 형성되는 것을 방지하는 실리사이드 블로킹 레이어(silicide blocking layer)가 상기 I형 게이트 레이어에 형성되는, 원자력 발전 제어 계측용 스위칭 소자.
The method according to claim 1,
In a manufacturing process in which a silicide layer is applied to the switching device, a silicide blocking layer is formed on the p + -type layer and the n + -type layer to prevent silicide from forming, Type gate layer formed on the substrate.
상기 p+ 레이어(p+ layer)가 상기 I형 게이트 레이어와 겹쳐지는 경우 상기 p+ 레이어(p+ layer)가 겹쳐진 상기 I형 게이트 레이어 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화되는, 원자력 발전 제어 계측용 스위칭 소자.
The method according to claim 1,
When the p + layer overlaps with the I-type gate layer, the I-type gate layer portion in which the p + layer is overlapped increases the threshold voltage so that the channel is weakly induced in the corresponding region, Switching element for nuclear power control measurement with minimal leakage current path.
(b) 상기 스위칭 소자의 소스(source)와 드레인(drain)의 생성을 위하여 셀프 얼라인(self-align) 기법에 의해 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(n+ layer)를 형성하는 단계;
(c) 상기 스위칭 소자의 문턱 전압을 높여 트래핑(trapping) 된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하기 위한 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 형성하는 단계; 및
(d) 상기 스위칭 소자의 게이트(gate) 영역을 지정하고, 상기 p+ 레이어와 상기 n+ 레이어를 분리시키며, 상기 소스와 상기 드레인을 서로 대칭을 이루도록 분리시키며, I형 게이트 레이어(I type poly gate layer)를 I자 형태로 형성하는 단계;
를 포함하는 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
(a) designating an active region of a switching device to form an N-active layer that prevents an isolation field oxide from occurring at a corresponding location in the process;
(b) forming an n + layer (n + layer) for designating an n-type doping position by a self-aligning method for generating a source and a drain of the switching element ;
(c) a P-active layer for blocking channel inversion caused by holes trapped by raising the threshold voltage of the switching element to block the leakage current, And a p + layer (p + layer); And
(d) designating a gate region of the switching element, separating the p + layer and the n + layer, separating the source and the drain so as to be symmetrical to each other, and forming an I type poly gate layer ) In an I-shape;
Wherein the method comprises the steps of:
상기 I형 게이트 레이어는, 수직 형태(|)의 메인 몸체에, 상부측으로 수평 형태(-)의 제1 서브 몸체가 형성되고, 하부측으로 수평 형태(ㅡ)의 제2 서브 몸체가 형성되어 상기 I자 형태를 갖는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
10. The method of claim 9,
The I-type gate layer has a first main body of a horizontal shape (-) and a second sub body of a horizontal shape (-) on a main body of a vertical shape (|), A method of manufacturing a switching device for nuclear power control and measurement.
상기 p+ 레이어는 상부측 p+ 레이어와 하부측 p+ 레이어를 포함하고,
상기 I형 게이트 레이어의 메인 몸체에 의해 상기 소스와 상기 드레인이 분리되며, 상기 I형 게이트 레이어의 제1 서브 몸체에 의해 상기 상부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 분리되며, 상기 I형 게이트 레이어의 제2 서브 몸체에 의해 상기 하부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 분리되는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
11. The method of claim 10,
The p + layer includes an upper p + layer and a lower p + layer,
The source and the drain are separated by the main body of the I-type gate layer, the upper side p + layer and the n + layer or the source and the drain are separated by the first sub body of the I- And the lower p + layer and the n + layer or the source and the drain are separated by the second sub body of the I-type gate layer.
상기 I형 게이트 레이어는, 상기 제1 서브 몸체에 의해 상기 상부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 물리적으로 분리되며, 상기 제2 서브 몸체에 의해 상기 하부측 p+ 레이어와 상기 n+ 레이어 또는 상기 소스 및 상기 드레인이 물리적으로 분리됨에 따라, 실리사이드(Silicide) 레이어에 의해 n+와 p+가 도통되는 것을 방지하는, 원자력 발전 제어 계측용 스위칭 소자.
11. The method of claim 10,
The I-type gate layer is formed by physically separating the upper side p + layer and the n + layer or the source and the drain by the first sub body, and the lower side p + layer and the n + And prevents conduction of n + and p + by a silicide layer as the layer or the source and the drain are physically separated from each other.
상기 I형 게이트 레이어는, 상기 게이트 영역을 폴리 실리콘(poly silicon)을 이용하여 지정하고, 산화막 두께가 10nm 이하로 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
10. The method of claim 9,
The I-type gate layer designates the gate region using polysilicon. When the thickness of the oxide film is 10 nm or less, leakage current path is blocked by using a phenomenon in which hole trapping does not occur , A method for manufacturing a switching device for nuclear power control measurement.
상기 P-액티브 레이어 부분에는 상기 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 상기 p+ 레이어(p+ layer)가 적용되는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
10. The method of claim 9,
In the P-active layer portion, the p + layer (p + layer) for preventing leakage current by suppressing channel inversion caused by trapped holes by raising the threshold voltage is applied , A method for manufacturing a switching device for nuclear power control measurement.
상기 스위칭 소자에 실리사이드 레이어(silicide layer)가 적용되는 제조 공정의 경우, 상기 p+ 레이어의 영역과 상기 n+ 레이어의 영역에 적용하여 실리사이드가 형성되는 것을 방지하는 실리사이드 블로킹 레이어(silicide blocking layer)가 상기 I형 게이트 레이어에 형성되는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
10. The method of claim 9,
In a manufacturing process in which a silicide layer is applied to the switching device, a silicide blocking layer is formed on the p + -type layer and the n + -type layer to prevent silicide from forming, Type gate layer formed on the gate insulating layer.
상기 p+ 레이어(p+ layer)가 상기 I형 게이트 레이어와 겹쳐지는 경우 상기 p+ 레이어(p+ layer)가 겹쳐진 상기 I형 게이트 레이어 부분은 문턱 전압이 올라가 해당 영역에 채널이 약하게 유기되어 채널을 통해 발생 가능한 누설전류 경로가 최소화되는, 원자력 발전 제어 계측용 스위칭 소자 제조 방법.
10. The method of claim 9,
When the p + layer overlaps with the I-type gate layer, the I-type gate layer portion in which the p + layer is overlapped increases the threshold voltage so that the channel is weakly induced in the corresponding region, A method of manufacturing a switching device for nuclear power control measurement, wherein a leakage current path is minimized.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160082693A KR20180003180A (en) | 2016-06-30 | 2016-06-30 | the nuclear power plant measuring control type switching element, and manufacturing method thereof |
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|---|---|---|---|
| KR1020160082693A KR20180003180A (en) | 2016-06-30 | 2016-06-30 | the nuclear power plant measuring control type switching element, and manufacturing method thereof |
Publications (1)
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|---|---|
| KR20180003180A true KR20180003180A (en) | 2018-01-09 |
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|---|---|---|---|
| KR1020160082693A KR20180003180A (en) | 2016-06-30 | 2016-06-30 | the nuclear power plant measuring control type switching element, and manufacturing method thereof |
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Cited By (1)
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|---|---|---|---|---|
| RU2762377C1 (en) * | 2021-04-30 | 2021-12-20 | Акционерное общество «АКМЭ-инжиниринг» | Nuclear reactor protection device |
-
2016
- 2016-06-30 KR KR1020160082693A patent/KR20180003180A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2762377C1 (en) * | 2021-04-30 | 2021-12-20 | Акционерное общество «АКМЭ-инжиниринг» | Nuclear reactor protection device |
| WO2022231462A1 (en) * | 2021-04-30 | 2022-11-03 | Акционерное Общество "Акмэ-Инжиниринг" | Device for protecting a nuclear reactor |
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