KR20190045037A

KR20190045037A - Film for package substrate, semiconductor package, display device and methods of fabricating the same

Info

Publication number: KR20190045037A
Application number: KR1020180012957A
Authority: KR
Inventors: 임소영; 정예정
Original assignee: 삼성전자주식회사
Priority date: 2017-10-23
Filing date: 2018-02-01
Publication date: 2019-05-02
Also published as: JP7182397B2; KR102378493B1; JP2019079032A

Abstract

Provided are a film for a package substrate, a semiconductor package, a display device, and methods for fabricating the same. The display device comprises: a film substrate including a first surface and a second surface opposing each other; a semiconductor chip including an input terminal and a test terminal arranged on the first surface in a first direction; a first wiring formed on the first surface and extending from the input terminal in a second direction intersecting the first direction; and a second wiring including a first extension portion extending along the first surface, a second extension portion extending along the second surface, and a first via penetrating through the film substrate to connect the first extension portion to the second extension portion. The first extension portion extends from the test terminal in the second direction to be connected to the first via, and the second extension portion extends from the first via to the edge of the second surface.

Description

TECHNICAL FIELD [0001] The present invention relates to a film for a package substrate, a semiconductor package, a display device, and a method for manufacturing the package,

본 발명은 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법에 관한 것이다.The present invention relates to a film for a package substrate, a semiconductor package, a display device, and a manufacturing method thereof.

전자 제품이 소형화, 박형화 및 경량화됨에 따라, 고밀도 반도체 칩 실장 기술로서, 테이프 필름 패키지가 제안된 바 있다. 테이프 필름 패키지는 예를 들어, 테이프 캐리어 패키지 또는 칩 온 필름(COF; Chip On Film) 패키지를 포함할 수 있다.As electronic products have become smaller, thinner and lighter, tape film packages have been proposed as high-density semiconductor chip mounting techniques. The tape film package may include, for example, a tape carrier package or a chip on film (COF) package.

칩 온 필름 패키지에서, 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식으로 기판에 직접 본딩될 수 있고, 배선 등에 의해 외부 회로에 접속될 수 있다. 칩 온 필름 패키지에서는 조밀한 배선 패턴의 형성이 가능하기 때문에, 고집적 패키지 기술로서 주목을 받고 있다.In the chip-on-film package, the semiconductor chip can be directly bonded to the substrate by a flip chip bonding method, and can be connected to an external circuit by wiring or the like. Since a chip-on film package can form a dense wiring pattern, it has attracted attention as a highly integrated package technology.

본 발명이 해결하고자 하는 기술적 과제는 소형화된 패키지 기판용 필름, 반도체 패키지 및 디스플레이 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a miniaturized film for a package substrate, a semiconductor package, and a display device.

본 발명이 해결하고자 하는 다른 기술적 과제는 소형화된 패키지 기판용 필름, 반도체 패키지 및 디스플레이 장치의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a miniaturized film for a package substrate, a semiconductor package, and a manufacturing method of the display device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects of the present invention are not limited to the technical matters mentioned above, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치는, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩, 제1 면 상에, 입력 단자로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선, 및 제1 면을 따라 연장되는 제1 연장부와, 제2 면을 따라 연장되는 제2 연장부와, 필름 기판을 관통하여 제1 연장부와 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고, 제1 연장부는 테스트 단자로부터 제2 방향으로 연장되어 제1 비아와 연결되고, 제2 연장부는 제1 비아로부터 제2 면의 모서리까지 연장된다.According to an aspect of the present invention, there is provided a display device comprising: a film substrate including a first surface and a second surface opposed to each other; A first wiring extending from the input terminal in a second direction intersecting the first direction and a first extension extending along the first surface; A second extension extending along the second surface and a second wiring comprising a first via extending through the film substrate and connecting the first extension to the second extension, Extends in a second direction to connect with the first via, and the second extension extends from the first via to the edge of the second surface.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 패키지 영역의 제1 면 상에, 제1 방향을 따라 배열되는 제1 칩 패드 및 제2 칩 패드를 포함하는 반도체 칩, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드, 패키지 영역의 제1 면 및 제1 테스트 영역의 제1 면 상에, 제1 칩 패드로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선, 및 제2 칩 패드와 제1 테스트 패드를 연결하는 제2 배선을 포함하고, 제2 배선은, 반도체 칩과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제1 비아를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a film substrate including a package region and a first test region adjacent to each other; A semiconductor chip comprising a first chip pad and a second chip pad arranged along a first direction on a first side of the package area, a first test pad on a second side of the first test area, A first wiring extending from the first chip pad in a second direction intersecting the first direction and a second wiring extending from the first chip pad on the first surface of the package area and the first test area on the first surface of the first test area, And the second wiring includes a first via penetrating the package region between the semiconductor chip and the first test region.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름은, 패키지 영역 및 패키지 영역의 양 측에 각각 인접하는 제1 테스트 영역 및 제2 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 패키지 영역의 제1 면 내의 칩 실장 영역, 칩 실장 영역 내의 제1 배선 단자를 포함하는 제1 배선, 칩 실장 영역 내의 제2 배선 단자를 포함하는 제2 배선으로, 제1 배선 단자와 제2 배선 단자는 제1 방향을 따라 배열되는 제2 배선, 칩 실장 영역 내의 제3 배선 단자를 포함하는 제3 배선으로, 제1 배선 단자와 제3 배선 단자는 제1 방향과 교차하는 제2 방향을 따라 배열되는 제3 배선, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드 및 제2 테스트 패드, 및 제2 테스트 영역의 제2 면 상의 제3 테스트 패드를 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 칩 실장 영역과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속되고, 제3 배선은 제3 테스트 패드와 접속된다.According to an aspect of the present invention, there is provided a film substrate for a package substrate, the film substrate including a first test region and a second test region adjacent to both sides of the package region and the package region, A first wiring including a first wiring terminal in a chip mounting area, a second wiring including a first wiring terminal in a chip mounting area, a second wiring in a second mounting area in the chip mounting area, The second wiring including the wiring terminal, the first wiring terminal and the second wiring terminal are formed as the second wiring arranged in the first direction, and the third wiring including the third wiring terminal in the chip mounting region, Terminal and the third wiring terminal are arranged along a second direction crossing the first direction, a first test pad and a second test pad on a second surface of the first test region, and a second test pad on the second test region, Two-sided The first wiring includes a first test pad and includes a first via penetrating through the first test area and is connected to the first test pad and the second wiring is connected to the package between the chip mounting area and the first test area, And the second wiring is connected to the second test pad, and the third wiring is connected to the third test pad.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법은, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판을 제공하되, 필름 기판은 서로 대향되는 제1 면 및 제2 면을 포함하고, 패키지 영역의 제1 면 상의 제1 배선 단자를 포함하는 제1 배선과, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드를 형성하고, 패키지 영역의 제1 면 상의 제2 배선 단자를 포함하는 제2 배선과, 제1 테스트 영역의 제2 면 상의 제2 테스트 패드를 형성하는 것을 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 칩 실장 영역과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속된다.According to another aspect of the present invention, there is provided a method of manufacturing a film for a package substrate, the method comprising: providing a film substrate including adjacent package regions and a first test region, A first wiring including a first surface and a second surface facing each other and including a first wiring terminal on a first surface of the package region and a first wiring formed on a first surface of the package region, And forming a second test pad on a second side of the first test area, wherein the first wiring includes a first test region on the first side of the first test region and a second side on the first side of the package region, The second wiring is connected to the second test pad including the second via including the first via and the second wiring penetrating the package area between the chip mounting area and the first test area.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판을 제공하되, 필름 기판은 서로 대향되는 제1 면 및 제2 면을 포함하고, 패키지 기판용 필름의 제1 면 상에 반도체 칩을 형성하는 것을 포함하는 반도체 패키지의 제조 방법으로, 패키지 기판용 필름을 제공하는 것은, 패키지 영역의 제1 면 상의 제1 배선 단자를 포함하는 제1 배선과, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드를 형성하고, 패키지 영역의 제1 면 상의 제2 배선 단자를 포함하는 제2 배선과, 제1 테스트 영역의 제2 면 상의 제2 테스트 패드를 형성하는 것을 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 제2 배선 단자와 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including providing a film substrate including a package region and a first test region adjacent to each other, A method for manufacturing a semiconductor package, the method comprising: forming a semiconductor chip on a first surface of a film for a package substrate, the first surface and the second surface being provided on the first surface; A first wiring including a first wiring terminal on one surface and a second wiring including a second wiring terminal on a first surface of the package region; And forming a second test pad on a second side of the first test area, wherein the first wiring includes a first via penetrating the first test area, And the second wiring includes a second via penetrating the package region between the second wiring terminal and the first test region, and is connected to the second test pad.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법은, 반도체 패키지를 제공하고, 반도체 패키지에 인쇄 회로 및 디스플레이 패널을 부착하는 것을 포함하는 디스플레이 장치의 제조 방법으로, 반도체 패키지는, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판과, 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩과, 제1 면 상에, 입력 단자로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선과, 제1 면을 따라 연장되는 제1 연장부와, 제2 면을 따라 연장되는 제2 연장부와, 필름 기판을 관통하여 제1 연장부와 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고, 제1 연장부는 테스트 단자와 제1 비아를 연결하고, 제2 연장부는 제1 비아로부터 제2 면의 모서리까지 연장된다.According to another aspect of the present invention, there is provided a method of manufacturing a display device including providing a semiconductor package, attaching a printed circuit and a display panel to a semiconductor package, A semiconductor chip including an input terminal and a test terminal arranged on a first surface in a first direction; and a semiconductor chip including a first terminal and a second terminal, A first extension extending along the first face, a second extension extending along the second face, and a second extension extending along the first face, the first extension extending along the second face, And a second wire including a first via penetrating the film substrate and connecting the first extension and the second extension, the first extension connecting the test terminal and the first via, The via extends from a first edge to the second side.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제1 면을 설명하기 위한 레이아웃도이다.
도 2는 도 1의 일부 영역(R)을 확대한 확대도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제2 면을 설명하기 위한 레이아웃도이다.
도 4는 도 1 및 도 3의 A-A'을 따라 절단한 단면도이다.
도 5는 도 1 및 도 3의 B-B'을 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 10은 도 9의 C-C'을 따라 절단한 단면도이다.
도 11 및 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 순서도이다.
도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 순서도이다.1 is a layout diagram for explaining a first side of a film for a package substrate according to some embodiments of the technical idea of the present invention.
Fig. 2 is an enlarged view of the partial area R of Fig. 1 enlarged.
3 is a layout diagram for explaining a second side of a film for a package substrate according to some embodiments of the technical idea of the present invention.
4 is a cross-sectional view taken along line A-A 'in FIG. 1 and FIG. 3;
5 is a cross-sectional view taken along line B-B 'of FIG. 1 and FIG. 3;
6 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention.
7 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention.
8 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention.
9 is a layout diagram for describing a film for a package substrate according to some embodiments of the technical idea of the present invention.
10 is a cross-sectional view taken along the line C-C 'in FIG.
11 and 12 are cross-sectional views illustrating a semiconductor package according to some embodiments of the technical concept of the present invention.
13 and 14 are cross-sectional views illustrating a semiconductor package according to some embodiments of the technical idea of the present invention.
15 is a perspective view schematically showing a display device according to some embodiments of the technical idea of the present invention.
16 is a cross-sectional view illustrating a display device according to some embodiments of the technical idea of the present invention.
17 is a cross-sectional view illustrating a display device according to some embodiments of the technical idea of the present invention.
18 is a flowchart for explaining a method of manufacturing a film for a package substrate according to some embodiments of the technical idea of the present invention.
FIGS. 19 and 20 are intermediate plan views illustrating a method of manufacturing a film for a package substrate according to some embodiments of the technical idea of the present invention.
21 is a flowchart for explaining a method of manufacturing a semiconductor package according to some embodiments of the technical idea of the present invention.
22 is a flowchart illustrating a method of manufacturing a display device according to some embodiments of the technical idea of the present invention.

이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명한다.Hereinafter, with reference to Figs. 1 to 10, a film for a package substrate according to some embodiments of the technical idea of the present invention will be described.

도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제1 면을 설명하기 위한 레이아웃도이다. 도 2는 도 1의 일부 영역(R)을 확대한 확대도이다. 도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제2 면을 설명하기 위한 레이아웃도이다. 도 4는 도 1 및 도 3의 A-A'을 따라 절단한 단면도이다. 도 5는 도 1 및 도 3의 B-B'을 따라 절단한 단면도이다.1 is a layout diagram for explaining a first side of a film for a package substrate according to some embodiments of the technical idea of the present invention. Fig. 2 is an enlarged view of the partial area R of Fig. 1 enlarged. 3 is a layout diagram for explaining a second side of a film for a package substrate according to some embodiments of the technical idea of the present invention. 4 is a cross-sectional view taken along line A-A 'in FIG. 1 and FIG. 3; 5 is a cross-sectional view taken along line B-B 'of FIG. 1 and FIG. 3;

도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름은 필름 기판(110), 제1 배선(120), 제2 배선(130), 제3 배선(140), 제4 배선(150), 제1 테스트 패드(162), 제2 테스트 패드(164), 제3 테스트 패드(166), 제4 테스트 패드(168), 제1 레지스트막(172) 및 제2 레지스트막(174)을 포함한다.1 to 5, a film for a package substrate according to some embodiments includes a film substrate 110, a first wiring 120, a second wiring 130, a third wiring 140, a fourth wiring The first test pad 162, the second test pad 164, the third test pad 166, the fourth test pad 168, the first resist film 172, and the second resist film 174, .

필름 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 예를 들어, 제1 면(110a)은 필름 기판(110)의 상면일 수 있고, 제2 면(110b)은 필름 기판(110)의 하면일 수 있다.The film substrate 110 may include a first surface 110a and a second surface 110b which are opposed to each other. For example, the first surface 110a may be the upper surface of the film substrate 110, and the second surface 110b may be the lower surface of the film substrate 110.

필름 기판(110)은 패키지 영역(PR), 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함할 수 있다. 패키지 영역(PR)은 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)과 인접할 수 있다. 예를 들어, 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)은 패키지 영역(PR)의 양측에 각각 인접할 수 있다. 이에 따라, 패키지 영역(PR)은 제1 테스트 영역(TR1)과 제2 테스트 영역(TR2) 사이에 개재될 수 있다.The film substrate 110 may include a package region PR, a first test region TR1, and a second test region TR2. The package region PR may be adjacent to the first test region TR1 and the second test region TR2. For example, the first test region TR1 and the second test region TR2 may be adjacent to both sides of the package region PR, respectively. Accordingly, the package region PR can be interposed between the first test region TR1 and the second test region TR2.

패키지 영역(PR)은 칩 실장 영역(CR)을 포함할 수 있다. 칩 실장 영역(CR)은 패키지 영역(PR)의 중앙 부분에 형성될 수 있다. 칩 실장 영역(CR)은, 후술되는 반도체 칩(도 11의 200)이 필름 기판(110) 상에 실장되는 영역일 수 있다.The package region PR may include a chip mounting region CR. The chip mounting region CR may be formed in the central portion of the package region PR. The chip mounting area CR may be a region in which a semiconductor chip (200 of FIG. 11) to be described later is mounted on the film substrate 110.

필름 기판(110)은 예를 들어, 플레시블(flexible) 필름일 수 있다. 예를 들어, 필름 기판(110)은 폴리이미드(polyimide) 또는 에폭시계 수지를 포함하는 플렉시블 필름일 수 있다.The film substrate 110 may be, for example, a flexible film. For example, the film substrate 110 may be a flexible film including a polyimide or an epoxy resin.

제1 배선(120)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제1 배선(120)이 필름 기판(110)을 따라 연장될 수 있다.The first wiring 120 may extend along the film substrate 110. In addition, a plurality of first wirings 120 may extend along the film substrate 110.

몇몇 실시예에서, 제1 배선(120)은 반도체 패키지의 입력 배선일 수 있다. 예를 들어, 제1 배선(120)은 제1 배선 단자(120t) 및 제1 연결부(120c)를 포함할 수 있다.In some embodiments, the first wiring 120 may be an input wiring of a semiconductor package. For example, the first wiring 120 may include a first wiring terminal 120t and a first connection part 120c.

제1 배선 단자(120t)는 칩 실장 영역(CR) 내에 형성되는 제1 배선(120)의 말단일 수 있다. 즉, 제1 배선 단자(120t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제1 배선(120)의 일부일 수 있다. 또한, 제1 배선(120)은, 제1 배선 단자(120t)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다. 예를 들어, 제1 배선(120)은, 패키지 영역(PR)의 제1 면(110a) 및 제1 테스트 영역(TR1)의 제1 면(110a)을 따라 연장될 수 있다.The first wiring terminal 120t may be a terminal of the first wiring 120 formed in the chip mounting region CR. That is, the first wiring terminal 120t may be a part of the first wiring 120 connected to a semiconductor chip (200 of FIG. 11) to be described later. In addition, the first wiring 120 may have a shape extending from the first wiring terminal 120t in the first direction X1. For example, the first wiring 120 may extend along the first surface 110a of the package region PR and the first surface 110a of the first test region TR1.

제1 연결부(120c)는 패키지 영역(PR) 내에 형성되는 제1 배선(120)의 일부일 수 있다. 제1 연결부(120c)는 후술되는 인쇄 회로(도 15의 300)와 접속되는 제1 배선(120)의 일부일 수 있다. 몇몇 실시예에서, 제1 연결부(120c)는 제1 테스트 영역(TR1)에 인접하는 패키지 영역(PR)의 제1 면(110a) 상에 형성될 수 있다.The first connection portion 120c may be a part of the first wiring 120 formed in the package region PR. The first connection portion 120c may be a part of the first wiring 120 connected to a printed circuit 300 (FIG. 15) described later. In some embodiments, the first connection portion 120c may be formed on the first surface 110a of the package region PR adjacent to the first test region TR1.

제1 배선(120)은 또한 제1 비아(120v)를 포함할 수 있다. 제1 비아(120v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제1 비아(120v)는 제1 테스트 영역(TR1)을 관통하는 제1 배선(120)의 일부일 수 있다.The first wiring 120 may also include a first via 120v. The first vias 120v may penetrate a part of the film substrate 110. [ For example, the first via 120v may be part of the first wiring 120 passing through the first test region TR1.

도 1에서, 각각의 제1 배선 단자(120t)는 하나의 도전 라인인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제1 배선 단자(120t)는 6개의 도전 라인을 포함할 수도 있다.In FIG. 1, each of the first wiring terminals 120t is shown as one conductive line. However, this is for convenience of description, and the technical idea of the present invention is not limited thereto. For example, as shown in FIG. 2, one first wiring terminal 120t in FIG. 1 may include six conductive lines.

제1 배선(120)과 마찬가지로, 제2 배선(130)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제2 배선(130)이 필름 기판(110)을 따라 연장될 수 있다.Like the first wiring 120, the second wiring 130 may extend along the film substrate 110. In addition, a plurality of second wirings 130 may extend along the film substrate 110.

몇몇 실시예에서, 제2 배선(130)은 반도체 패키지의 테스트 배선일 수 있다. 예를 들어, 제2 배선(130)은 제2 배선 단자(130t)를 포함할 수 있다.In some embodiments, the second wiring 130 may be a test wiring of a semiconductor package. For example, the second wiring 130 may include a second wiring terminal 130t.

제2 배선 단자(130t)는 칩 실장 영역(CR) 내에 형성되는 제2 배선(130)의 말단일 수 있다. 즉, 제2 배선 단자(130t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제2 배선(130)의 일부일 수 있다. 몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제1 배선 단자(120t)와 제2 배선 단자(130t)는, 제1 방향(X1)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다. 제2 방향(Y)은 예를 들어, 제1 방향(X1)과 수직하는 방향일 수 있다. 또한, 제2 배선(130)은, 제2 배선 단자(130t)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.The second wiring terminal 130t may be a terminal of the second wiring 130 formed in the chip mounting region CR. That is, the second wiring terminal 130t may be a part of the second wiring 130 connected to a semiconductor chip (200 of FIG. 11) to be described later. 1 and 3, the first wiring terminal 120t and the second wiring terminal 130t are arranged in a second direction Y which intersects the first direction X1 . The second direction Y may be, for example, a direction perpendicular to the first direction X1. Further, the second wiring 130 may have a shape extending from the second wiring terminal 130t in the first direction X1.

제2 배선(130)은 또한 제1 연장부(132), 제2 연장부(134) 및 제2 비아(130v)를 포함할 수 있다.The second wire 130 may also include a first extension 132, a second extension 134, and a second via 130v.

제2 배선(130)의 제1 연장부(132)는 패키지 영역(PR)의 제1 면(110a)을 따라 연장될 수 있다. 제2 배선(130)의 제2 연장부(134)는 패키지 영역(PR)의 제2 면(110b)을 따라 연장될 수 있다. 제2 배선(130)의 제2 비아(130v)는 필름 기판(110)의 일부를 관통하여 제1 연장부(132)와 제2 연장부(134)를 연결할 수 있다.The first extension 132 of the second wiring 130 may extend along the first surface 110a of the package area PR. The second extension portion 134 of the second wiring 130 may extend along the second surface 110b of the package region PR. The second vias 130v of the second wiring 130 may penetrate a portion of the film substrate 110 to connect the first extension portion 132 and the second extension portion 134. [

제1 연장부(132)는 제2 배선 단자(130t)와 제2 비아(130v)를 연결할 수 있다. 제2 연장부(134)는 제2 비아(130v)와 제2 테스트 패드(164)를 연결할 수 있다. 몇몇 실시예에서, 제2 비아(130v)는 칩 실장 영역(CR)과 제1 테스트 영역(TR1) 사이의 패키지 영역(PR)을 관통할 수 있다. 예를 들어, 제1 연장부(132)는 제2 배선 단자(130t)로부터 제1 방향(X1)으로 연장되어 제2 비아(130v)와 연결될 수 있다. 또한, 예를 들어, 제2 연장부(134)는 제2 비아(130v)로부터 제1 방향(X1)으로 연장되어 제2 테스트 패드(164)와 연결될 수 있다. 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.The first extension portion 132 may connect the second wiring terminal 130t and the second via 130v. The second extension portion 134 may connect the second via 130v and the second test pad 164. In some embodiments, the second via 130v may pass through the package area PR between the chip mounting area CR and the first test area TR1. For example, the first extension portion 132 may extend from the second wiring terminal 130t in the first direction X1 and may be connected to the second via 130v. Also, for example, the second extension portion 134 may extend from the second via 130v in the first direction X1 and may be connected to the second test pad 164. The second extension 134 may extend from the second via 130v to the edge of the second side 110b of the package area PR.

몇몇 실시예에서, 제2 연장부(134)의 적어도 일부는 제1 배선(120)과 중첩될 수 있다. 본 명세서에서, "중첩"이란, 필름 기판(110)의 상면과 수직한 방향에서 중첩됨을 의미한다. 예를 들어, 패키지 영역(PR)의 제2 면(110b) 상의 제2 연장부(134)의 적어도 일부는, 패키지 영역(PR)의 제1 면(110a) 상의 제1 배선(120)과 중첩될 수 있다.In some embodiments, at least a portion of the second extension 134 may overlap the first wire 120. In this specification, " superposition " means overlapping in a direction perpendicular to the upper surface of the film substrate 110. For example, at least a part of the second extension portion 134 on the second surface 110b of the package region PR overlaps with the first wiring 120 on the first surface 110a of the package region PR .

그러나, 몇몇 실시예에서, 제1 연장부(132)는 제1 배선(120)과 중첩되지 않을 수 있다. 예를 들어, 도 1에 도시된 것처럼, 패키지 영역(PR)의 제1 면(110a) 상의 제1 연장부(132)는, 패키지 영역(PR)의 제1 면(110a) 상의 제1 배선(120)과 중첩되지 않을 수 있다.However, in some embodiments, the first extension 132 may not overlap with the first wire 120. 1, the first extension portion 132 on the first surface 110a of the package region PR is electrically connected to the first wiring 110a on the first surface 110a of the package region PR 120).

도 1에서, 각각의 제2 배선 단자(130t)는 하나의 도전 라인인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제2 배선 단자(130t)는 6개의 도전 라인을 포함할 수도 있다.In FIG. 1, each of the second wiring terminals 130t is shown as one conductive line. However, this is for convenience of description, and the technical idea of the present invention is not limited thereto. For example, as shown in FIG. 2, one second wiring terminal 130t in FIG. 1 may include six conductive lines.

또한, 도 1에서, 하나의 제2 배선 단자(130t)는 하나의 제2 비아(130v)와 연결되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제2 배선 단자(130t)는 6개의 도전 라인을 포함할 수도 있고, 도 1의 하나의 제2 비아(130v)는 3개의 도전 라인을 포함할 수도 있다.1, one second wiring terminal 130t is shown connected to one second via 130v. However, this is for convenience of description, and the technical idea of the present invention is not limited thereto no. For example, as shown in FIG. 2, one of the second wiring terminals 130t of FIG. 1 may include six conductive lines, and one second via 130v of FIG. 1 may include three conductive lines .

제1 배선(120)과 마찬가지로, 제3 배선(140)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제3 배선(140)이 필름 기판(110)을 따라 연장될 수 있다.Like the first wiring 120, the third wiring 140 may extend along the film substrate 110. In addition, a plurality of third wires 140 may extend along the film substrate 110.

몇몇 실시예에서, 제3 배선(140)은 반도체 패키지의 제1 출력 배선일 수 있다. 예를 들어, 제3 배선(140)은 제3 배선 단자(140t) 및 제2 연결부(140c)를 포함할 수 있다.In some embodiments, the third wiring 140 may be the first output wiring of the semiconductor package. For example, the third wiring 140 may include a third wiring terminal 140t and a second connection portion 140c.

제3 배선 단자(140t)는 칩 실장 영역(CR) 내에 형성되는 제3 배선(140)의 말단일 수 있다. 즉, 제3 배선 단자(140t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제3 배선(140)의 일부일 수 있다.The third wiring terminal 140t may be a terminal of the third wiring 140 formed in the chip mounting region CR. That is, the third wiring terminal 140t may be a part of the third wiring 140 connected to a semiconductor chip (200 of FIG. 11) to be described later.

몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제1 배선 단자(120t)와 제3 배선 단자(140t)는, 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제3 배선(140)은, 제3 배선 단자(140t)로부터 제1 방향(X1)과 다른 제3 방향(X2)으로 연장되는 형상을 가질 수 있다. 제3 방향(X2)은 예를 들어, 제1 방향(X1)과 반대되는 방향일 수 있다. 또한, 제3 배선(140)은, 패키지 영역(PR)의 제1 면(110a) 및 제2 면(110b)을 따라 연장될 수 있다.In some embodiments, as shown in Figs. 1 and 3, the first wiring terminal 120t and the third wiring terminal 140t may be arranged along the first direction X1. The third wiring 140 may have a shape extending from the third wiring terminal 140t in the third direction X2 different from the first direction X1. The third direction X2 may be, for example, the direction opposite to the first direction X1. In addition, the third wiring 140 may extend along the first surface 110a and the second surface 110b of the package region PR.

제2 연결부(140c)는 패키지 영역(PR) 내에 형성되는 제3 배선(140)의 일부일 수 있다. 제2 연결부(140c)는 후술되는 디스플레이 패널(도 15의 400)과 접속되는 제3 배선(140)의 일부일 수 있다. 몇몇 실시예에서, 제2 연결부(140c)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)의 제2 면(110b) 상에 형성될 수 있다.The second connection portion 140c may be a part of the third wiring 140 formed in the package region PR. The second connection portion 140c may be a part of the third wiring 140 connected to a display panel (400 of FIG. 15) described later. In some embodiments, the second connection portion 140c may be formed on the second surface 110b of the package region PR adjacent to the second test region TR2.

제3 배선(140)은 또한 제3 비아(140v)를 포함할 수 있다. 제3 비아(140v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제3 비아(140v)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)을 관통하는 제3 배선(140)의 일부일 수 있다.The third wiring 140 may also include a third via 140v. The third vias 140v may penetrate a part of the film substrate 110. [ For example, the third via 140v may be part of the third wiring 140 passing through the package region PR adjacent to the second test region TR2.

제1 배선(120)과 마찬가지로, 제4 배선(150)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제4 배선(150)이 필름 기판(110)을 따라 연장될 수 있다.Like the first wiring 120, the fourth wiring 150 may extend along the film substrate 110. In addition, a plurality of fourth wirings 150 may extend along the film substrate 110.

몇몇 실시예에서, 제4 배선(150)은 반도체 패키지의 제2 출력 배선일 수 있다. 예를 들어, 제4 배선(150)은 제4 배선 단자(150t) 및 제3 연결부(150c)를 포함할 수 있다.In some embodiments, the fourth wiring 150 may be the second output wiring of the semiconductor package. For example, the fourth wiring 150 may include a fourth wiring terminal 150t and a third connection part 150c.

제4 배선 단자(150t)는 칩 실장 영역(CR) 내에 형성되는 제4 배선(150)의 말단일 수 있다. 즉, 제4 배선 단자(150t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제4 배선(150)의 일부일 수 있다.The fourth wiring terminal 150t may be a terminal of the fourth wiring 150 formed in the chip mounting region CR. That is, the fourth wiring terminal 150t may be a part of the fourth wiring 150 connected to a semiconductor chip (200 of FIG. 11) to be described later.

몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제4 배선 단자(150t)는, 제1 배선 단자(120t)와 제3 배선 단자(140t) 사이에 개재될 수 있다. 또는, 제4 배선 단자(150t)는, 제2 배선 단자(130t)와 제3 배선 단자(140t) 사이에 개재될 수 있다. 이에 따라, 제1 배선 단자(120t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 제1 방향(X1)을 따라 배열될 수 있다. 또는, 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제4 배선(150)은, 제4 배선 단자(150t)로부터 제1 방향(X1)으로 연장되다가 제3 방향(X2)으로 연장되는 형상을 가질 수 있다. 또한, 제4 배선(150)은, 패키지 영역(PR)의 제1 면(110a) 및 제2 면(110b)을 따라 연장될 수 있다.In some embodiments, as shown in Figs. 1 and 3, the fourth wiring terminal 150t may be interposed between the first wiring terminal 120t and the third wiring terminal 140t. Alternatively, the fourth wiring terminal 150t may be interposed between the second wiring terminal 130t and the third wiring terminal 140t. Accordingly, the first wiring terminal 120t, the third wiring terminal 140t, and the fourth wiring terminal 150t may be arranged along the first direction X1. Alternatively, the second wiring terminal 130t, the third wiring terminal 140t, and the fourth wiring terminal 150t may be arranged along the first direction X1. The fourth wiring 150 may extend from the fourth wiring terminal 150t in the first direction X1 and extend in the third direction X2. Further, the fourth wiring 150 may extend along the first surface 110a and the second surface 110b of the package region PR.

제3 연결부(150c)는 패키지 영역(PR) 내에 형성되는 제4 배선(150)의 일부일 수 있다. 제3 연결부(150c)는 후술되는 디스플레이 패널(도 15의 400)과 접속되는 제4 배선(150)의 일부일 수 있다. 몇몇 실시예에서, 제3 연결부(150c)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)의 제2 면(110b) 상에 형성될 수 있다. 몇몇 실시예에서, 제2 연결부(140c)와 제3 연결부(150c)는 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제2 연결부(140c)는 제3 연결부(150c)보다 제2 테스트 영역(TR2)에 더 인접할 수 있다.The third connection part 150c may be a part of the fourth wiring 150 formed in the package area PR. The third connection part 150c may be a part of the fourth wiring 150 connected to a display panel (400 of FIG. 15) described later. In some embodiments, the third connection portion 150c may be formed on the second surface 110b of the package region PR adjacent to the second test region TR2. In some embodiments, the second connection portion 140c and the third connection portion 150c may be arranged along the first direction X1. In addition, the second connection portion 140c may be closer to the second test region TR2 than the third connection portion 150c.

제4 배선(150)은 또한 제4 비아(150v)를 포함할 수 있다. 제4 비아(150v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제4 비아(150v)는 칩 실장 영역(CR)을 관통하는 제4 배선(150)의 일부일 수 있다.The fourth wiring 150 may also include a fourth via 150v. The fourth vias 150v may penetrate a part of the film substrate 110. [ For example, the fourth vias 150v may be part of the fourth wiring 150 passing through the chip mounting region CR.

제1 내지 제4 배선(120, 130, 140, 150)은 예를 들어, 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 예를 들어, 제1 내지 제4 배선(120, 130, 140, 150)은 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다.The first to fourth wirings 120, 130, 140, and 150 may include, for example, aluminum (Al) or copper (Cu). For example, the first to fourth wirings 120, 130, 140, and 150 may be formed of an aluminum foil or a copper foil.

제1 내지 제4 배선 단자(120t, 130t, 140t, 150t), 제1 내지 제3 연결부(120c, 140c, 150c)는 도전 배선의 일부가 도금된 부분일 수 있다. 예를 들어, 제1 내지 제4 배선 단자(120t, 130t, 140t, 150t), 제1 내지 제3 연결부(120c, 140c, 150c)는, 각각의 제1 내지 제4 배선(120, 130, 140, 150)의 일부분 상에 주석(Sb), 금(Au), 니켈(Ni), 납(Pb) 또는 이들의 조합 중 적어도 하나의 물질이 도금된 부분일 수 있다.The first to fourth wiring terminals 120t, 130t, 140t, and 150t, and the first to third connection portions 120c, 140c, and 150c may be a plated portion of the conductive wiring. For example, the first to fourth wiring terminals 120t, 130t, 140t, 150t, and the first to third connection portions 120c, 140c, (Au), nickel (Ni), lead (Pb), or a combination thereof on a portion of the substrate 150,

제1 테스트 패드(162)는 제1 테스트 영역(TR1)에 형성될 수 있다. 또한, 제1 테스트 패드(162)는 제1 배선(120)과 전기적으로 연결될 수 있다. 예를 들어, 제1 테스트 패드(162)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제1 배선(120)은 제1 비아(120v)를 통해 제1 테스트 패드(162)와 전기적으로 연결될 수 있다.The first test pad 162 may be formed in the first test region TR1. Also, the first test pad 162 may be electrically connected to the first wiring 120. For example, the first test pad 162 may be formed on the second surface 110b of the first test region TR1. At this time, the first wiring 120 may be electrically connected to the first test pad 162 through the first via 120v.

제1 배선(120)과 제1 테스트 패드(162)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 배선(120)과 제1 테스트 패드(162)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제1 테스트 패드(162)는 제1 배선(120)의 일부분이 도금된 부분일 수도 있다.Although the first wiring 120 and the first test pad 162 are described as separate components, the technical idea of the present invention is not limited thereto. For example, the first wiring 120 and the first test pad 162 may be integrally formed. Alternatively, for example, the first test pad 162 may be a portion of the first wiring 120 that is plated.

제2 테스트 패드(164)는 제1 테스트 영역(TR1)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다. 예를 들어, 제2 테스트 패드(164)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다.The second test pad 164 may be formed in the first test region TR1. In addition, the second test pad 164 may be electrically connected to the second wiring 130. For example, the second test pad 164 may be formed on the second surface 110b of the first test region TR1. At this time, the second extended portion 134 of the second wiring 130 may be electrically connected to the second test pad 164.

몇몇 실시예에서, 제1 테스트 패드(162)와 제2 테스트 패드(164)는 제1 방향(X1)을 따라 배열될 수 있다.In some embodiments, the first test pad 162 and the second test pad 164 may be arranged along the first direction X1.

제2 배선(130)과 제2 테스트 패드(164)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배선(130)과 제2 테스트 패드(164)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제2 테스트 패드(164)는 제2 배선(130)의 일부분이 도금된 부분일 수도 있다.Although the second wiring 130 and the second test pad 164 are described as being separate components, the technical idea of the present invention is not limited thereto. For example, the second wiring 130 and the second test pad 164 may be integrally formed. Alternatively, for example, the second test pad 164 may be a portion of the second wiring 130 that is plated.

제3 테스트 패드(166)는 제2 테스트 영역(TR2)에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 테스트 패드(166)는 제1 테스트 영역(TR1)에 형성될 수도 있고, 또는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 아닌 다른 영역에 형성될 수도 있다.And the third test pad 166 may be formed in the second test region TR2. However, the technical idea of the present invention is not limited thereto, and the third test pad 166 may be formed in the first test region TR1, or the first test region TR1 and the second test region TR2 ) May be formed in another region.

또한, 제3 테스트 패드(166)는 제3 배선(140)과 전기적으로 연결될 수 있다. 예를 들어, 제3 테스트 패드(166)는 제2 테스트 영역(TR2)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 패키지 영역(PR)의 제2 면(110b) 상의 제3 배선(140)의 일부는, 제2 테스트 패드(164)와 전기적으로 연결될 수 있다.In addition, the third test pad 166 may be electrically connected to the third wiring 140. For example, the third test pad 166 may be formed on the second surface 110b of the second test region TR2. At this time, a part of the third wiring 140 on the second surface 110b of the package region PR may be electrically connected to the second test pad 164.

제3 배선(140)과 제3 테스트 패드(166)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 배선(140)과 제3 테스트 패드(166)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제3 테스트 패드(166)는 제3 배선(140)의 일부분이 도금된 부분일 수도 있다.Although the third wiring 140 and the third test pad 166 are described as being separate components, the technical idea of the present invention is not limited thereto. For example, the third wiring 140 and the third test pad 166 may be integrally formed. Alternatively, for example, the third test pad 166 may be a portion of the third wiring 140 that is plated.

제4 테스트 패드(168)는 제1 테스트 영역(TR1)에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제4 테스트 패드(168)는 제2 테스트 영역(TR2)에 형성될 수도 있고, 또는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 아닌 다른 영역에 형성될 수도 있다.The fourth test pad 168 may be formed in the first test region TR1. However, the technical idea of the present invention is not limited thereto, and the fourth test pad 168 may be formed in the second test region TR2 or may be formed in the first test region TR1 and the second test region TR2 ) May be formed in another region.

또한, 제4 테스트 패드(168)는 제4 배선(150)과 전기적으로 연결될 수 있다. 예를 들어, 제4 테스트 패드(168)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 패키지 영역(PR)의 제2 면(110b) 상의 제4 배선(150)의 일부는, 제4 테스트 패드(168)와 전기적으로 연결될 수 있다.In addition, the fourth test pad 168 may be electrically connected to the fourth wiring 150. For example, the fourth test pad 168 may be formed on the second surface 110b of the first test region TR1. At this time, a part of the fourth wiring 150 on the second surface 110b of the package region PR may be electrically connected to the fourth test pad 168.

제4 배선(150)과 제4 테스트 패드(168)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 배선(150)과 제4 테스트 패드(168)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제4 테스트 패드(168)는 제4 배선(150)의 일부분이 도금된 부분일 수도 있다.Although the fourth wiring 150 and the fourth test pad 168 are described as separate components, the technical idea of the present invention is not limited thereto. For example, the fourth wiring 150 and the fourth test pad 168 may be integrally formed. Alternatively, for example, the fourth test pad 168 may be a portion of the fourth wiring 150 that is plated.

제1 레지스트막(172) 및 제2 레지스트막(174)은 제1 내지 제4 배선(120, 130, 140, 150)의 적어도 일부를 노출시킬 수 있다.The first resist film 172 and the second resist film 174 may expose at least a part of the first to fourth wirings 120, 130, 140 and 150.

예를 들어, 제1 레지스트막(172)은 제1 배선(120)의 제1 배선 단자(120t) 및 제1 연결부(120c)를 노출시킬 수 있다. 또한, 제1 레지스트막(172)은 제2 배선(130)의 제2 배선 단자(130t), 제3 배선(140)의 제3 배선 단자(140t) 및 제4 배선(150)의 제4 배선 단자(150t)를 노출시킬 수 있다. 이에 따라, 제1 배선 단자(120t), 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 후술되는 반도체 칩(도 11의 200)과 접속될 수 있다. 또한, 제1 연결부(120c)는 후술되는 인쇄 회로(도 15의 300)와 접속될 수 있다.For example, the first resist film 172 may expose the first wiring terminal 120t of the first wiring 120 and the first connection portion 120c. The first resist film 172 is electrically connected to the second wiring terminal 130t of the second wiring 130, the third wiring terminal 140t of the third wiring 140, The terminal 150t can be exposed. Accordingly, the first wiring terminal 120t, the second wiring terminal 130t, the third wiring terminal 140t, and the fourth wiring terminal 150t can be connected to the semiconductor chip 200 (see FIG. 11) described later . Further, the first connection portion 120c may be connected to a print circuit (300 of Fig. 15) described later.

예를 들어, 제2 레지스트막(174)은 제3 배선(140)의 제2 연결부(140c)를 노출시킬 수 있다. 또한, 제2 레지스트막(174)은 제4 배선(150)의 제3 연결부(150c)를 노출시킬 수 있다. 이에 따라, 제2 연결부(140c) 및 제3 연결부(150c)는 후술되는 디스플레이 패널(도 15의 400)과 접속될 수 있다.For example, the second resist film 174 may expose the second connection portion 140c of the third wiring 140. [ In addition, the second resist film 174 may expose the third connection portion 150c of the fourth wiring 150. Accordingly, the second connection portion 140c and the third connection portion 150c can be connected to a display panel 400 (FIG. 15) described later.

그러나, 몇몇 실시예에서, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 노출시키지 않을 수 있다. 예를 들어, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 완전히 덮을 수 있다.However, in some embodiments, the second resist film 174 may not expose the second extension 134 of the second wiring 130. For example, the second resist film 174 may completely cover the second extension portion 134 of the second wiring 130. [

전자 제품이 소형화, 박형화 및 경량화됨에 따라, 전자 제품에 사용되는 패키지 기판용 필름의 소형화 또한 요구되고 있다. 몇몇 실시예에 따른 패키지 기판용 필름은, 입력 배선을 회피하는 테스트 배선을 제공하여, 소형화된 패키지 기판용 필름을 제공할 수 있다.As electronic products have become smaller, thinner and lighter, there is also a demand for miniaturization of films for package substrates used in electronic products. The film for a package substrate according to some embodiments may provide a test wiring for avoiding an input wiring, thereby providing a film for a package substrate that is miniaturized.

예를 들어, 몇몇 실시예에 따른 패키지 기판용 필름은, 제2 비아(130v)를 이용하여 제1 면(110a) 상에 형성되는 제1 배선(120)을 회피하는 제2 배선(130)을 제공할 수 있다. 이러한 구조는 제1 면(110a) 상에 제1 배선(120)을 위한 보다 넓은 영역을 제공할 수 있다. 이에 따라, 복수의 제1 배선(120) 간의 최소 피치를 확보함과 동시에, 패키지 기판용 필름을 소형화시킬 수 있다.For example, the film for a package substrate according to some embodiments may include a second wiring 130 for avoiding a first wiring 120 formed on a first surface 110a using a second via 130v . Such a structure may provide a larger area for the first wiring 120 on the first surface 110a. Thus, the minimum pitch between the plurality of first wirings 120 can be secured, and at the same time, the film for a package substrate can be downsized.

도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 6은 패키지 기판용 필름의 제1 면(110a)을 도시한다.6 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 5 will be briefly described or omitted. For reference, FIG. 6 shows the first side 110a of the film for a package substrate.

도 6을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 복수의 제2 비아(130v) 중 일부는 패키지 영역(PR)을 관통하지 않는다.Referring to FIG. 6, in the film for a package substrate according to some embodiments, a part of the plurality of second vias 130v does not penetrate the package region PR.

예를 들어, 복수의 제2 배선(130) 중 일부는, 제1 테스트 영역(TR1)을 관통하는 제2 비아(130v)를 포함할 수 있다. 이에 따라, 복수의 제2 배선(130) 중 일부는, 패키지 영역(PR)의 제1 면(110a) 및 제1 테스트 영역(TR1)의 제1 면(110a)을 따라 연장될 수 있다. 그러나, 복수의 제2 배선(130) 중 다른 일부는, 패키지 영역(PR)을 관통하는 제2 비아(130v)를 포함할 수 있다.For example, some of the plurality of second wirings 130 may include a second via 130v passing through the first test region TR1. Accordingly, a part of the plurality of second wirings 130 can extend along the first surface 110a of the package region PR and the first surface 110a of the first test region TR1. However, another portion of the plurality of second wirings 130 may include a second via 130v passing through the package region PR.

몇몇 실시예에서, 제1 테스트 영역(TR1)을 관통하는 제2 비아(130v)는 제2 테스트 패드(164)와 접속될 수 있다.In some embodiments, the second via 130v through the first test region TR1 may be connected to the second test pad 164.

또한, 몇몇 실시예에서, 복수의 제2 테스트 패드(164) 중 일부는, 복수의 제1 테스트 패드(162)와 나란히 배열될 수 있다. 예를 들어, 복수의 제2 테스트 패드(164) 중 일부는, 제2 방향(Y)을 따라 제1 테스트 패드(162)와 배열될 수 있다.Further, in some embodiments, some of the plurality of second test pads 164 may be arranged side by side with the plurality of first test pads 162. For example, some of the plurality of second test pads 164 may be arranged with the first test pads 162 along the second direction Y. [

도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 7은 패키지 기판용 필름의 제2 면(110b)을 도시한다.7 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 5 will be briefly described or omitted. For reference, Fig. 7 shows the second surface 110b of the film for a package substrate.

도 7을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 제2 테스트 패드(164)는 제2 테스트 영역(TR2)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다.Referring to FIG. 7, in the film for a package substrate according to some embodiments, a second test pad 164 may be formed in the second test region TR2. In addition, the second test pad 164 may be electrically connected to the second wiring 130.

예를 들어, 제2 테스트 패드(164)는 제2 테스트 영역(TR2)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다.For example, the second test pad 164 may be formed on the second surface 110b of the second test region TR2. At this time, the second extended portion 134 of the second wiring 130 may be electrically connected to the second test pad 164.

예를 들어, 제2 연장부(134)는 제2 비아(130v)로부터 제3 방향(X2)으로 연장되어 제2 테스트 패드(164)와 연결될 수 있다. 이에 따라, 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.For example, the second extension portion 134 may extend from the second via 130v in the third direction X2 and may be connected to the second test pad 164. Thus, the second extension 134 can extend from the second via 130v to the edge of the second side 110b of the package area PR.

이에 따라, 몇몇 실시예에 따른 패키지 기판용 필름은, 제1 테스트 영역(TR1)에 보다 넓은 공간을 확보하여, 패키지 기판용 필름에 실장되는 반도체 칩의 특성을 향상시킬 수 있다. 예를 들어, 몇몇 실시예에 따른 패키지 기판용 필름은, 제1 테스트 영역(TR1) 내에 파워 영역 또는 그라운드 영역을 형성하기 위한 공간을 확보하여, 패키지 기판용 필름에 실장되는 반도체 칩의 특성을 향상시킬 수 있다.Accordingly, the film for a package substrate according to some embodiments can secure a wider space in the first test region TR1 and improve the characteristics of the semiconductor chip mounted on the film for a package substrate. For example, the film for a package substrate according to some embodiments secures a space for forming a power region or a ground region in the first test region TR1 to improve the characteristics of the semiconductor chip mounted on the film for a package substrate .

도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 8은 패키지 기판용 필름의 제2 면(110b)을 도시한다.8 is a layout diagram for explaining a film for a package substrate according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 5 will be briefly described or omitted. For reference, FIG. 8 shows the second surface 110b of the film for a package substrate.

도 8을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 필름 기판(110)은 제3 테스트 영역(TR3)을 더 포함할 수 있다.Referring to FIG. 8, in the film for a package substrate according to some embodiments, the film substrate 110 may further include a third test region TR3.

제3 테스트 영역(TR3)은 패키지 영역(PR)에 인접할 수 있다. 예를 들어, 제3 테스트 영역(TR3)은, 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 형성되지 않는 패키지 영역(PR)의 모서리를 따라 형성될 수 있다.The third test region TR3 may be adjacent to the package region PR. For example, the third test region TR3 may be formed along the edge of the package region PR in which the first test region TR1 and the second test region TR2 are not formed.

몇몇 실시예에서, 제2 테스트 패드(164)는 제3 테스트 영역(TR3)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다.In some embodiments, the second test pad 164 may be formed in the third test region TR3. In addition, the second test pad 164 may be electrically connected to the second wiring 130.

예를 들어, 제2 테스트 패드(164)는 제3 테스트 영역(TR3)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다. 이에 따라, 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.For example, the second test pad 164 may be formed on the second surface 110b of the third test region TR3. At this time, the second extended portion 134 of the second wiring 130 may be electrically connected to the second test pad 164. Thus, the second extension 134 can extend from the second via 130v to the edge of the second side 110b of the package area PR.

도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 도 10은 도 9의 C-C'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 9는 패키지 기판용 필름의 제1 면(110a)을 도시한다.9 is a layout diagram for describing a film for a package substrate according to some embodiments of the technical idea of the present invention. 10 is a cross-sectional view taken along the line C-C 'in FIG. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 5 will be briefly described or omitted. For reference, FIG. 9 shows a first side 110a of the film for a package substrate.

도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 제1 테스트 패드(162)는 제1 테스트 영역(TR1)의 제1 면(110a) 상에 형성될 수 있다.Referring to FIGS. 9 and 10, in the film for a package substrate according to some embodiments, a first test pad 162 may be formed on the first surface 110a of the first test region TR1.

예를 들어, 제1 테스트 패드(162)는 제1 배선(120)의 제1 연결부(120c)에 인접할 수 있다. 또한, 제1 배선(120)은 제1 비아(120v)를 포함하지 않을 수 있다. 이에 따라, 제1 배선(120)은 패키지 영역(PR)의 제1 면(110a)을 따라 연장되어 제1 테스트 패드(162)와 연결될 수 있다.For example, the first test pad 162 may be adjacent to the first connection portion 120c of the first wiring 120. FIG. In addition, the first wiring 120 may not include the first via 120v. The first wiring 120 may extend along the first surface 110a of the package region PR and be connected to the first test pad 162. [

몇몇 실시예에서, 제1 테스트 패드(162)와 제2 테스트 패드(164)는 중첩될 수 있다. 예를 들어, 도 10에 도시된 것처럼, 제1 테스트 영역(TR1)의 제1 면(110a) 상의 제1 테스트 패드(162)는, 제1 테스트 영역(TR1)의 제2 면(110b) 상의 제2 테스트 패드(164)와 중첩될 수 있다.In some embodiments, the first test pad 162 and the second test pad 164 may overlap. 10, the first test pads 162 on the first surface 110a of the first test region TR1 are formed on the second surface 110b of the first test region TR1, May be overlapped with the second test pad (164).

이하에서, 도 11 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.Hereinafter, with reference to Figs. 11 to 14, a semiconductor package according to some embodiments of the technical idea of the present invention will be described.

도 11 및 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.11 and 12 are cross-sectional views illustrating a semiconductor package according to some embodiments of the technical concept of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 10 will be briefly described or omitted.

도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판용 필름 및 반도체 칩(200)을 포함한다.Referring to Figs. 11 and 12, a semiconductor package according to some embodiments includes a film for a package substrate and a semiconductor chip 200. Fig.

상기 패키지 기판용 필름은, 도 1 내지 도 10을 이용하여 상술한 패키지 기판용 필름을 포함할 수 있다.The film for a package substrate may include the film for a package substrate described above with reference to Figs.

반도체 칩(200)은 상기 패키지 기판용 필름 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 필름 기판(110)의 칩 실장 영역(CR) 상에 실장될 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)을 포함할 수 있다.The semiconductor chip 200 may be mounted on the film for the package substrate. For example, the semiconductor chip 200 may be mounted on the chip mounting region CR of the film substrate 110. [ In some embodiments, the semiconductor chip 200 may include a display driver IC (DDI).

반도체 칩(200)은 제1 칩 패드(202), 제2 칩 패드(204), 제3 칩 패드(206) 및 제4 칩 패드(208)를 포함할 수 있다.The semiconductor chip 200 may include a first chip pad 202, a second chip pad 204, a third chip pad 206 and a fourth chip pad 208.

반도체 칩(200)의 제1 칩 패드(202)는 제1 배선(120)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제1 칩 패드(202)는 제1 배선 단자(120t)의 상면과 접속될 수 있다. 이에 따라, 제1 배선(120)은 제1 칩 패드(202)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.The first chip pads 202 of the semiconductor chip 200 may be electrically connected to the first wirings 120. For example, as shown in Fig. 11, the first chip pad 202 may be connected to the upper surface of the first wiring terminal 120t. Accordingly, the first wiring 120 may have a shape extending from the first chip pad 202 in the first direction X1.

몇몇 실시예에서, 제1 칩 패드(202)는 디스플레이 구동칩의 입력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 입력 단자는 입력 배선인 제1 배선(120)과 접속될 수 있다.In some embodiments, the first chip pad 202 may be the input terminal of the display driver chip. Accordingly, the input terminal of the semiconductor chip 200 can be connected to the first wiring 120 as the input wiring.

반도체 칩(200)의 제2 칩 패드(204)는 제2 배선(130)과 전기적으로 연결될 수 있다. 예를 들어, 도 12에 도시된 것처럼, 제2 칩 패드(204)는 제2 배선 단자(130t)의 상면과 접속될 수 있다. 이에 따라, 제2 배선(130)의 제1 연장부(132)는 제2 칩 패드(204)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.The second chip pad 204 of the semiconductor chip 200 may be electrically connected to the second wiring 130. For example, as shown in Fig. 12, the second chip pad 204 may be connected to the upper surface of the second wiring terminal 130t. Accordingly, the first extended portion 132 of the second wiring 130 may have a shape extending from the second chip pad 204 in the first direction X1.

몇몇 실시예에서, 제2 칩 패드(204)는 디스플레이 구동칩의 테스트 단자일 수 있다. 이에 따라, 반도체 칩(200)의 테스트 단자는 테스트 배선인 제2 배선(130)과 접속될 수 있다. 예를 들어, 제2 칩 패드(204)는 반도체 패키지의 보증을 위해서만 사용되는 테스트 단자이고, 디스플레이의 구동에 사용되는 입력 단자 또는 출력 단자가 아닐 수 있다.In some embodiments, the second chip pad 204 may be a test terminal of a display driver chip. Accordingly, the test terminal of the semiconductor chip 200 can be connected to the second wiring 130, which is the test wiring. For example, the second chip pad 204 is a test terminal used only for the assurance of a semiconductor package, and may not be an input terminal or an output terminal used for driving the display.

몇몇 실시예에서, 제2 비아(130v)는 반도체 칩(200)과 제1 테스트 영역(TR1) 사이의 패키지 영역(PR)을 관통할 수 있다.In some embodiments, the second via 130v may pass through the package region PR between the semiconductor chip 200 and the first test region TR1.

반도체 칩(200)의 제3 칩 패드(206)는 제3 배선(140)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제3 칩 패드(206)는 제3 배선 단자(140t)의 상면과 접속될 수 있다. 이에 따라, 제3 배선(140)은 제3 칩 패드(206)로부터 제3 방향(X2)으로 연장되는 형상을 가질 수 있다.The third chip pad 206 of the semiconductor chip 200 may be electrically connected to the third wiring 140. For example, as shown in FIG. 11, the third chip pad 206 may be connected to the upper surface of the third wiring terminal 140t. Accordingly, the third wiring 140 may have a shape extending from the third chip pad 206 in the third direction X2.

몇몇 실시예에서, 제3 칩 패드(206)는 디스플레이 구동칩의 제1 출력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 제1 출력 단자는 제1 출력 배선인 제3 배선(140)과 접속될 수 있다.In some embodiments, the third chip pad 206 may be the first output terminal of the display driver chip. Accordingly, the first output terminal of the semiconductor chip 200 can be connected to the third wiring 140 which is the first output wiring.

반도체 칩(200)의 제4 칩 패드(208)는 제4 배선(150)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제4 칩 패드(208)는 제4 배선 단자(150t)의 상면과 접속될 수 있다. 이에 따라, 제4 배선(150)은 제4 칩 패드(208)로부터 연장되는 형상을 가질 수 있다.The fourth chip pad 208 of the semiconductor chip 200 may be electrically connected to the fourth wiring 150. For example, as shown in Fig. 11, the fourth chip pad 208 may be connected to the upper surface of the fourth wiring terminal 150t. Accordingly, the fourth wiring 150 may have a shape extending from the fourth chip pad 208.

몇몇 실시예에서, 제4 칩 패드(208)는 디스플레이 구동칩의 제2 출력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 제2 출력 단자는 제2 출력 배선인 제4 배선(150)과 접속될 수 있다.In some embodiments, the fourth chip pad 208 may be the second output terminal of the display driver chip. Accordingly, the second output terminal of the semiconductor chip 200 can be connected to the fourth wiring 150 which is the second output wiring.

도 13 및 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.13 and 14 are cross-sectional views illustrating a semiconductor package according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 12 will be briefly described or omitted.

도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 테스트 영역을 포함하지 않는다.13 and 14, a semiconductor package according to some embodiments does not include a test region.

예를 들어, 필름 기판(110)은 패키지 영역(PR)에 각각 인접하는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함하지 않을 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는, 도 11 및 도 12를 이용하여 상술한 반도체 패키지의 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 제거된 것일 수 있다.For example, the film substrate 110 may not include the first test region TR1 and the second test region TR2, which are adjacent to the package region PR, respectively. For example, the semiconductor package according to some embodiments may be one in which the first test region TR1 and the second test region TR2 of the semiconductor package described above with reference to Figs. 11 and 12 are removed.

이에 따라, 도 11에 도시된 것처럼, 제1 배선(120)은 제1 칩 패드(202)로부터 필름 기판(110)의 제2 면(110b)의 모서리까지 연장될 수 있다. 또한, 제1 배선(120)의 제1 연결부(120c)는 필름 기판(110)의 제2 면(110b)의 모서리에 인접하여 배치될 수 있다.Accordingly, as shown in FIG. 11, the first wiring 120 may extend from the first chip pad 202 to the edge of the second surface 110b of the film substrate 110. The first connection portion 120c of the first wiring 120 may be disposed adjacent to the edge of the second surface 110b of the film substrate 110. [

또한, 도 12에 도시된 것처럼, 제2 배선(130)의 제2 연장부(134)는 제2 비아(130v)로부터 필름 기판(110)의 제2 면(110b)의 모서리까지 연장될 수 있다. 또한, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)의 상면을 완전히 덮을 수 있다.12, the second extension portion 134 of the second wiring 130 may extend from the second via 130v to the edge of the second surface 110b of the film substrate 110 . The second resist film 174 can completely cover the upper surface of the second extended portion 134 of the second wiring 130.

이하에서, 도 15 내지 도 17을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명한다.Hereinafter, with reference to Figs. 15 to 17, a display device according to some embodiments of the technical idea of the present invention will be described.

도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도이다. 도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.15 is a perspective view schematically showing a display device according to some embodiments of the technical idea of the present invention. 16 is a cross-sectional view illustrating a display device according to some embodiments of the technical idea of the present invention. For convenience of description, the parts overlapping with those described with reference to Figs. 1 to 14 will be briefly described or omitted.

도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 디스플레이 장치는 반도체 패키지(100), 인쇄 회로(300) 및 디스플레이 패널(400)을 포함한다.Referring to FIGS. 15 and 16, a display device according to some embodiments includes a semiconductor package 100, a printed circuit 300, and a display panel 400.

반도체 패키지(100)는 인쇄 회로(300) 및 디스플레이 패널(400)과 전기적으로 연결될 수 있다. 각각의 반도체 패키지(100)는 인쇄 회로(300)로부터 제공되는 신호를 입력받아 디스플레이 패널(400)로 출력할 수 있다.The semiconductor package 100 may be electrically connected to the printed circuit 300 and the display panel 400. Each of the semiconductor packages 100 may receive a signal from the printed circuit 300 and output the received signal to the display panel 400.

반도체 패키지(100)는 칩 온 필름(COF; Chip On Film) 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(100)는 반도체 칩(200)이 실장된 반도체 패키지일 수 있다. 반도체 칩(200)은 디스플레이 패널(400)의 화소를 조절하여 색상을 구현할 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)일 수 있다. 반도체 패키지(100)는 도 11 내지 도 14를 이용하여 상술한 반도체 패키지를 포함할 수 있다.The semiconductor package 100 may be a chip on film (COF) semiconductor package. For example, the semiconductor package 100 may be a semiconductor package in which the semiconductor chip 200 is mounted. The semiconductor chip 200 can implement colors by adjusting the pixels of the display panel 400. FIG. In some embodiments, the semiconductor chip 200 may be a display driver IC (DDI). The semiconductor package 100 may include the semiconductor package described above with reference to Figs.

인쇄 회로(300)는 반도체 패키지(100)의 일측과 연결될 수 있다. 예를 들어, 인쇄 회로(300)는 그 표면에 형성된 인쇄 회로 배선(302)을 포함할 수 있다. 인쇄 회로(300)의 인쇄 회로 배선(302)은 제1 배선(120)의 제1 연결부(120c)와 전기적으로 연결될 수 있다. 인쇄 회로(300)는 예를 들어, 연성 인쇄 회로(FPC; Flexible Printed Circuit)를 포함할 수 있다.The printed circuit 300 may be connected to one side of the semiconductor package 100. For example, the printed circuit 300 may include printed circuit wiring 302 formed on its surface. The printed circuit wiring 302 of the printed circuit 300 may be electrically connected to the first connecting portion 120c of the first wiring 120. [ The printed circuit 300 may include, for example, a flexible printed circuit (FPC).

몇몇 실시예에서, 인쇄 회로(300)는, 반도체 패키지(100)에 전원 및 신호를 동시에 인가하는 하나 이상의 구동 회로 칩을 포함할 수 있다.In some embodiments, the printed circuit 300 may include one or more driver circuit chips that simultaneously apply power and signals to the semiconductor package 100.

디스플레이 패널(400)은 반도체 패키지(100)의 다른 일측과 연결될 수 있다. 예를 들어, 디스플레이 패널(400)은 그 표면에 형성된 디스플레이 패널 배선(402)을 포함할 수 있다. 디스플레이 패널(400)의 디스플레이 패널 배선(402)은, 제3 배선(140)의 제2 연결부(140c) 및 제4 배선(150)의 제3 연결부(150c)와 전기적으로 연결될 수 있다.The display panel 400 may be connected to the other side of the semiconductor package 100. For example, the display panel 400 may include a display panel wiring 402 formed on its surface. The display panel wiring 402 of the display panel 400 may be electrically connected to the second connection portion 140c of the third wiring 140 and the third connection portion 150c of the fourth wiring 150. [

디스플레이 패널(400)은 디스플레이용 기판(410) 및 디스플레이용 기판(410) 상에 형성되는 화상 영역(420)을 포함할 수 있다. 디스플레이용 기판(410)은 예를 들어, 유리 기판 또는 플렉시블(flexible) 기판일 수 있다. 화상 영역(420)에는 복수의 화소들이 형성될 수 있다. 화상 영역(420)의 복수의 화소들은 반도체 패키지(100)로부터 제공되는 신호에 따라 동작할 수 있다.The display panel 400 may include a display substrate 410 and an image area 420 formed on the display substrate 410. The display substrate 410 may be, for example, a glass substrate or a flexible substrate. A plurality of pixels may be formed in the image region 420. The plurality of pixels of the image area 420 may operate in accordance with a signal provided from the semiconductor package 100.

반도체 패키지(100)는 디스플레이 패널(400)과 전기적으로 연결되어 게이트 드라이버 또는 소오스 드라이버의 기능을 수행할 수 있다. 예를 들어, 반도체 패키지(100)는 디스플레이 패널(400)의 게이트 라인들에 연결되어 게이트 드라이버의 기능을 수행할 수 있다. 또는, 예를 들어, 반도체 패키지(100)는 디스플레이 패널(400)의 소오스 라인들에 연결되어 소오스 드라이버의 기능을 수행할 수 있다.The semiconductor package 100 may be electrically connected to the display panel 400 to function as a gate driver or a source driver. For example, the semiconductor package 100 may be connected to the gate lines of the display panel 400 to function as a gate driver. Alternatively, for example, the semiconductor package 100 may be connected to the source lines of the display panel 400 to function as a source driver.

디스플레이 패널(400)은 예를 들어, LCD(Liquid Crystal Display) 패널, LED(Light Emitting Diode) 패널, OLED(Organic LED) 패널 및 플라즈마 디스플레이 패널(PDP; Plasma Display Panel) 중 적어도 하나를 포함할 수 있다.The display panel 400 may include at least one of a liquid crystal display (LCD) panel, a light emitting diode (LED) panel, an organic LED (OLED) panel, and a plasma display panel have.

몇몇 실시예에서, 인쇄 회로(300)와 디스플레이 패널(400)사이에 하나의 반도체 패키지(100)가 연결될 수 있다. 예를 들어, 디스플레이 패널(400)이 휴대폰과 같이 작은 면적의 화면을 제공하기 위한 것이나 저해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 하나의 반도체 패키지(100)만을 포함할 수 있다.In some embodiments, a single semiconductor package 100 may be coupled between the printed circuit 300 and the display panel 400. For example, in the case where the display panel 400 supports a small area such as a cellular phone or supports a low resolution, the display device according to some embodiments may include only one semiconductor package 100.

몇몇 예에서, 인쇄 회로(300)와 디스플레이 패널(400) 사이에 복수 개의 반도체 패키지(100)가 연결될 수도 있다. 예를 들어, 디스플레이 패널(400)이 텔레비전과 같이 큰 면적의 화면을 제공하기 위한 것이나 고해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 복수 개의 반도체 패키지(100)를 포함할 수도 있다.In some examples, a plurality of semiconductor packages 100 may be connected between the printed circuit 300 and the display panel 400. For example, a display device according to some embodiments may include a plurality of semiconductor packages 100, if the display panel 400 is intended to provide a large area of screen such as a television or to support high resolution.

도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.17 is a cross-sectional view illustrating a display device according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 16 will be briefly described or omitted.

도 17을 참조하면, 몇몇 실시예에 따른 디스플레이 장치에서, 반도체 패키지(100)의 일부는 구부러질 수 있다.Referring to FIG. 17, in a display device according to some embodiments, a portion of the semiconductor package 100 may be bent.

예를 들어, 디스플레이 패널(400)에 인접한 반도체 패키지(100)의 일부는 구부러질 수 있다. 이에 따라, 인쇄 회로(300)와 디스플레이 패널(400)은 서로 대향될 수 있다. 몇몇 실시예에서, 반도체 패키지(100)의 제2 면(110b)은 디스플레이 패널(400)의 하면과 접촉할 수 있다. 또한, 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 패널(400) 아래에 배치될 수 있다.For example, a portion of the semiconductor package 100 adjacent to the display panel 400 may be bent. Accordingly, the printed circuit 300 and the display panel 400 can be opposed to each other. In some embodiments, the second side 110b of the semiconductor package 100 may be in contact with the lower surface of the display panel 400. Further, in some embodiments, the semiconductor chip 200 may be disposed under the display panel 400.

이에 따라, 몇몇 실시예에 따른 디스플레이 장치는 소형화된 전자 제품을 제공할 수 있다. 예를 들어, 디스플레이 패널(400)이 휴대폰 또는 텔레비전을 포함하는 경우에, 휴대폰 또는 텔레비전의 베젤(bezel) 크기를 축소시킬 수 있다.Accordingly, the display device according to some embodiments can provide a miniaturized electronic product. For example, when the display panel 400 includes a cellular phone or a television, the bezel size of the cellular phone or the television can be reduced.

이하에서, 도 1 내지 도 5, 도 18 내지 도 20을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a film for a package substrate according to some embodiments of the technical idea of the present invention will be described with reference to Figs. 1 to 5, 18 to 20.

도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 순서도이다. 도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.18 is a flowchart for explaining a method of manufacturing a film for a package substrate according to some embodiments of the technical idea of the present invention. FIGS. 19 and 20 are intermediate plan views illustrating a method of manufacturing a film for a package substrate according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 17 will be briefly explained or omitted.

도 18 내지 도 20를 참조하면, 먼저, 필름 기판(110)을 제공한다(S10).Referring to FIGS. 18 to 20, first, a film substrate 110 is provided (S10).

필름 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다.The film substrate 110 may include a first surface 110a and a second surface 110b which are opposed to each other.

또한, 필름 기판(110)은 패키지 영역(PR), 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함할 수 있다. 패키지 영역(PR)은 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)과 인접할 수 있다.In addition, the film substrate 110 may include a package region PR, a first test region TR1, and a second test region TR2. The package region PR may be adjacent to the first test region TR1 and the second test region TR2.

이어서, 제1 내지 제4 배선(120, 130, 140, 150)을 형성한다(S12).Subsequently, first to fourth wirings 120, 130, 140 and 150 are formed (S12).

예를 들어, 필름 기판(110) 상에 금속층을 패터닝하여 제1 내지 제4 배선(120, 130, 140, 150)을 형성할 수 있다. 금속층을 패터닝하는 것은 예를 들어, 캐스팅(casting), 라미네이팅(laminating), 또는 전기 도금(electroplating)을 이용하여 수행될 수 있다.For example, the first to fourth wirings 120, 130, 140, and 150 may be formed by patterning a metal layer on the film substrate 110. Patterning of the metal layer may be performed, for example, using casting, laminating, or electroplating.

몇몇 실시예에서, 제1 내지 제4 배선(120, 130, 140, 150)과 함께 제1 내지 제4 테스트 패드(162, 164, 166, 168)가 형성될 수 있다. 예를 들어, 제1 내지 제4 테스트 패드(162, 164, 166, 168)는 각각의 제1 내지 제4 배선(120, 130, 140, 150)과 일체로 형성될 수 있다.In some embodiments, the first to fourth test pads 162, 164, 166, and 168 may be formed with the first to fourth wirings 120, 130, 140, and 150. For example, the first to fourth test pads 162, 164, 166, and 168 may be formed integrally with the first to fourth wirings 120, 130, 140, and 150, respectively.

도 1 내지 도 5 및 도 18을 참조하면, 제1 레지스트막(172) 및 제2 레지스트막(174)을 형성한다(S14).Referring to FIGS. 1 to 5 and 18, a first resist film 172 and a second resist film 174 are formed (S14).

먼저, 스크린 인쇄 방법 또는 잉크젯 인쇄를 이용하여, 솔더 레지스트를 필름 기판(110) 상에 도포할 수 있다. 예를 들어, 필름 기판(110) 상에, 감광성 솔더 레지스트(photo-imageable solder resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포할 수 있다. 또는, 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 필름 기판(110) 상에 접착시킬 수 있다.First, the solder resist can be applied on the film substrate 110 by using a screen printing method or an inkjet printing method. For example, on the film substrate 110, a photo-imageable solder resist may be applied as a whole by a screen printing method or a spray coating method. Alternatively, the film-like solder resist material may be adhered to the film substrate 110 by a laminating method.

이어서, 필름 기판(110) 상에 형성된 솔더 레지스트 불필요한 부분을 노광 및 현상으로 제거할 수 있다. 예를 들어, 제1 내지 제4 배선(120, 130, 140, 150)의 적어도 일부를 노출시키도록 솔더 레지스트를 형성할 수 있다.Subsequently, unnecessary portions of the solder resist formed on the film substrate 110 can be removed by exposure and development. For example, a solder resist may be formed to expose at least a part of the first to fourth wirings 120, 130, 140 and 150.

이어서, 솔더 레지스트를 열, UV 또는 IR로 경화할 수 있다.The solder resist can then be cured by heat, UV or IR.

이에 따라, 제1 배선 단자, 제1 연결부(120c), 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)를 노출시키는 제1 레지스트막(172)이 형성될 수 있다.The first resist film 172 exposing the first wiring terminal, the first connection portion 120c, the second wiring terminal 130t, the third wiring terminal 140t and the fourth wiring terminal 150t is formed .

또한, 제2 연결부(140c) 및 제3 연결부(150c)를 노출시키는 제2 레지스트막(174)이 형성될 수 있다. 그러나, 몇몇 실시예에서, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 노출시키지 않을 수 있다.In addition, a second resist film 174 exposing the second connection portion 140c and the third connection portion 150c may be formed. However, in some embodiments, the second resist film 174 may not expose the second extension 134 of the second wiring 130.

이하에서, 도 11 내지 도 14, 도 19를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.Hereinafter, with reference to Figs. 11 to 14 and 19, a method of manufacturing a semiconductor package according to some embodiments of the technical idea of the present invention will be described.

도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.21 is a flowchart for explaining a method of manufacturing a semiconductor package according to some embodiments of the technical idea of the present invention. For convenience of explanation, the parts overlapping with those described with reference to Figs. 1 to 20 will be briefly described or omitted.

도 21을 참조하면, 패키지 기판용 필름을 제공한다(S20).Referring to FIG. 21, a film for a package substrate is provided (S20).

상기 패키지 기판용 필름을 제공하는 것은, 예를 들어, 도 18을 이용하여 상술한 패키지 기판용 필름의 제조 방법을 이용하여 제조될 수 있다.Providing the film for a package substrate can be carried out, for example, by using the method for producing a film for a package substrate described above with reference to Fig.

도 11, 도 12 및 도 21을 참조하면, 상기 패키지 기판용 필름 상에 반도체 칩(200)을 실장한다(S22).11, 12 and 21, a semiconductor chip 200 is mounted on the film for a package substrate (S22).

예를 들어, 필름 기판(110)의 칩 실장 영역(CR) 상에 반도체 칩(200)이 실장될 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)일 수 있다.For example, the semiconductor chip 200 may be mounted on the chip mounting region CR of the film substrate 110. [ In some embodiments, the semiconductor chip 200 may be a display driver IC (DDI).

반도체 칩(200)의 제1 칩 패드(202)는 제1 배선(120)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제2 칩 패드(204)는 제2 배선(130)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제3 칩 패드(206)는 제3 배선(140)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제4 칩 패드(208)는 제4 배선(150)과 전기적으로 연결될 수 있다.The first chip pads 202 of the semiconductor chip 200 may be electrically connected to the first wirings 120. The second chip pad 204 of the semiconductor chip 200 may be electrically connected to the second wiring 130. The third chip pad 206 of the semiconductor chip 200 may be electrically connected to the third wiring 140. The fourth chip pad 208 of the semiconductor chip 200 may be electrically connected to the fourth wiring 150.

도 13, 도 14 및 도 21을 참조하면, 상기 패키지 기판용 필름의 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 제거한다(S24).13, 14 and 21, the first test region TR1 and the second test region TR2 of the package substrate film are removed (S24).

제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 제거하기 전에, 반도체 칩(200)의 특성을 검사할 수 있다.The characteristics of the semiconductor chip 200 can be inspected before removing the first test region TR1 and the second test region TR2.

예를 들어, 탐침을 포함하는 측정 장치를 이용하여 반도체 칩(200)의 특성을 검사할 수 있다. 예를 들어, 필름 기판(110)의 제2 면(110b) 상에 상기 측정 장치를 제공할 수 있다. 이어서, 상기 측정 장치의 탐침을 제1 테스트 패드(162), 제2 테스트 패드(164), 제3 테스트 패드(166) 및/또는 제4 테스트 패드(168)에 접촉시킴으로써, 반도체 칩(200)의 특성을 검사할 수 있다.For example, the characteristics of the semiconductor chip 200 can be inspected using a measuring device including a probe. For example, the measuring device may be provided on the second side 110b of the film substrate 110. [ Next, the semiconductor chip 200 is brought into contact with the probe of the measurement apparatus by contacting the probe with the first test pad 162, the second test pad 164, the third test pad 166 and / Can be examined.

이하에서, 도 15 내지 도 17, 도 22를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a display device according to some embodiments of the technical idea of the present invention will be described with reference to Figs. 15 to 17 and Fig.

도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.22 is a flowchart illustrating a method of manufacturing a display device according to some embodiments of the technical idea of the present invention. For convenience of explanation, the portions overlapping with those described with reference to Figs. 1 to 21 will be briefly described or omitted.

도 22를 참조하면, 반도체 패키지를 제공한다(S30).Referring to FIG. 22, a semiconductor package is provided (S30).

상기 반도체 패키지는, 도 11 내지 도 14를 이용하여 상술한 반도체 패키지를 포함할 수 있다.The semiconductor package may include the semiconductor package described above with reference to Figs.

도 15, 도 16 및 도 22를 참조하면, 반도체 패키지(100)에 인쇄 회로(300) 및 디스플레이 패널(400)을 부착한다(S32).15, 16, and 22, the printed circuit 300 and the display panel 400 are attached to the semiconductor package 100 (S32).

예를 들어, 제1 배선(120)의 제1 연결부(120c)와 전기적으로 연결되는 인쇄 회로(300)를 형성할 수 있다. 또한, 제3 배선(140)의 제2 연결부(140c) 및 제4 배선(150)의 제3 연결부(150c)와 전기적으로 연결되는 디스플레이 패널(400)을 형성할 수 있다.For example, the printed circuit 300 electrically connected to the first connection portion 120c of the first wiring 120 may be formed. The display panel 400 electrically connected to the second connection portion 140c of the third wiring 140 and the third connection portion 150c of the fourth wiring 150 may be formed.

이어서, 도 17을 참조하면, 반도체 패키지(100)의 일부를 구부릴 수 있다. 예를 들어, 디스플레이 패널(400)에 인접한 반도체 패키지(100)의 일부를 구부릴 수 있다. 이에 따라, 인쇄 회로(300)와 디스플레이 패널(400)이 서로 대향되는 디스플레이 장치를 제조할 수 있다.17, a part of the semiconductor package 100 may be bent. For example, a portion of the semiconductor package 100 adjacent to the display panel 400 may be bent. Thus, a display device in which the printed circuit 300 and the display panel 400 are opposed to each other can be manufactured.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 반도체 패키지 110: 필름 기판
120: 제1 배선 130: 제2 배선
140: 제3 배선 150: 제4 배선
162: 제1 테스트 패드 164: 제2 테스트 패드
166: 제3 테스트 패드 168: 제4 테스트 패드
172: 제1 레지스트막 174: 제2 레지스트막
PR: 패키지 영역 TR1: 제1 테스트 영역
TR2: 제2 테스트 영역 CR: 칩 실장 영역100: semiconductor package 110: film substrate
120: first wiring 130: second wiring
140: third wiring 150: fourth wiring
162: first test pad 164: second test pad
166: Third test pad 168: Fourth test pad
172: first resist film 174: second resist film
PR: package area TR1: first test area
TR2: second test area CR: chip mounting area

Claims

A film substrate comprising a first side and a second side opposite to each other;
A semiconductor chip including an input terminal and a test terminal arranged on the first surface in a first direction;
A first wiring on the first surface, the first wiring extending from the input terminal in a second direction intersecting with the first direction; And
A first extension extending along the first face, a second extension extending along the second face, and a second via extending through the film substrate to connect the first extension and the second extension, And a second wiring including a second wiring,
The first extension extends from the test terminal in the second direction and is connected to the first via,
And wherein the second extension extends from the first via to an edge of the second surface.

The method according to claim 1,
And the second extending portion extends in the second direction.

The method according to claim 1,
And at least a part of the second extending portion overlaps with the first wiring.

The method according to claim 1,
Wherein the first extending portion is not overlapped with the first wiring.

The method according to claim 1,
Wherein the first wiring includes a connection portion adjacent to an edge of the first surface,
And a resist film exposing an upper surface of the connection portion.

The method according to claim 1,
And a resist film which completely covers the upper surface of the second extension portion.

The method according to claim 1,
Wherein the semiconductor chip includes a display driver IC.

The method according to claim 1,
And a flexible printed circuit (FPC) connected to the first wiring.

The method according to claim 1,
The semiconductor chip further includes a first output terminal,
And a third wiring extending from the first output terminal.

10. The method of claim 9,
A printed circuit connected to the first wiring,
And a display panel connected to the third wiring.

10. The method of claim 9,
The semiconductor chip further includes a second output terminal,
A fourth wiring extending from the second output terminal,
And a display panel connected to the third wiring and the fourth wiring.

A film substrate comprising a package region and a first test region which are adjacent to each other, the film substrate comprising a first surface and a second surface opposed to each other;
A semiconductor chip including a first chip pad and a second chip pad arranged on the first side of the package region along a first direction;
A first test pad on the second side of the first test area;
A first wiring extending from the first chip pad in a second direction intersecting the first direction on the first surface of the package region and the first surface of the first test region; And
And a second wiring connecting the second chip pad and the first test pad,
And the second wiring includes a first via passing through the package region between the semiconductor chip and the first test region.

13. The method of claim 12,
Wherein the first chip pad is an input terminal and the second chip pad is a test terminal.

13. The method of claim 12,
The second wiring further comprises a first extension extending along the first side of the package region and a second extension extending along the second side of the package region,
The first extension connects the first chip pad and the first via,
And the second extension connects the first via and the first test pad.

13. The method of claim 12,
And a second test pad on the second side of the first test area,
And the first wiring connects the first chip pad and the second test pad.

13. The method of claim 12,
Wherein the film substrate further comprises a second test region adjacent to the package region and spaced apart from the first test region,
The semiconductor chip may further include a first chip pad and a third chip pad arranged along the second direction,
A second test pad on the second side of the second test area,
And a third wiring connecting the third chip pad and the second test pad.

A film substrate comprising a first test region and a second test region which are adjacent to both sides of the package region and the package region, the film substrate comprising a first surface and a second surface opposed to each other;
A chip mounting area within the first surface of the package area;
A first wiring including a first wiring terminal in the chip mounting area;
A second wiring including a second wiring terminal in the chip mounting area, the first wiring terminal and the second wiring terminal being arranged along a first direction;
A third wiring including a third wiring terminal in the chip mounting area, the first wiring terminal and the third wiring terminal being arranged along a second direction intersecting with the first direction;
A first test pad and a second test pad on the second side of the first test area; And
And a third test pad on the second side of the second test area,
Wherein the first wiring includes a first via penetrating the first test region and is connected to the first test pad,
The second wiring includes a second via penetrating the package region between the chip mounting region and the first test region and connected to the second test pad,
And the third wiring is connected to the third test pad.

18. The method of claim 17,
And the third wiring includes a third via penetrating the package region, the third wiring being connected to the third test pad.

18. The method of claim 17,
And a fourth wiring including a fourth wiring terminal in the chip mounting area,
And the fourth wiring terminal is disposed between the first wiring terminal and the third wiring terminal.

18. The method of claim 17,
Wherein the first test pad and the second test pad are arranged along the second direction.