KR20190040915A - 이미터의 상이한 군을 어드레싱하기 위한 다수의 금속층을 가진 수직-공동부 표면-방출 레이저 어레이 - Google Patents

이미터의 상이한 군을 어드레싱하기 위한 다수의 금속층을 가진 수직-공동부 표면-방출 레이저 어레이 Download PDF

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Abstract

광학 장치는 설계 파장을 가진 수직-공동부 표면-방출 레이저(VCSEL)의 어레이를 포함할 수도 있고, 각각의 VCSEL은 방출 영역을 갖는다. 광학 장치는 어레이를 실질적으로 덮는 제1 금속층, 제1 금속층을 실질적으로 덮는 제2 금속층 및 제1 금속층의 부분과 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 제1 금속층과 제2 금속층 간의 전기 절연층을 포함할 수도 있다. 광학 장치는 각각의 VCSEL의 방출 영역 위에 배치된 유전체를 포함할 수도 있다. 유전체의 면적의 적어도 대략 90%에 걸친 유전체의 두께의 변동은 설계 파장의 대략 2% 미만일 수도 있다. 방출 영역 둘레의 우물의 깊이는 방출 영역의 폭의 적어도 대략 10%와 같을 수도 있다.

Description

이미터의 상이한 군을 어드레싱하기 위한 다수의 금속층을 가진 수직-공동부 표면-방출 레이저 어레이{VERTICAL-CAVITY SURFACE-EMITTING LASER ARRAY WITH MULTIPLE METAL LAYERS FOR ADDRESSING DIFFERENT GROUPS OF EMITTERS}
본 개시내용은 일반적으로 수직-공동부 표면-방출 레이저(vertical-cavity surface-emitting laser: VCSEL) 어레이, 더 구체적으로, 이미터의 상이한 군을 어드레싱하기 위한 다수의 금속층을 포함하는 VCSEL 어레이에 관한 것이다.
현실 세계 이미지의 깊이를 결정하는 것은 다양한 적용, 예컨대, 증강 현실, 제스처 인식(예를 들어, 게임 시스템에 대한), 안면 인식(예를 들어, 소비자 장치에 대한), 영상 분석(예를 들어, 자동 주행 시스템에 대한) 등에서 사용될 수 있다. 입체 시각(stereo vision)은 현실 세계 이미지의 깊이를 결정하기 위한 하나의 기법이다. 입체 시각은 카메라(예를 들어, 좌측 카메라와 우측 카메라)의 쌍으로부터 관찰되는 정확히 연관성이 있는 지점을 필요로 한다. 그러나, 입체 시각 기법은 일치될 수 있는 이미지의 큰 구역 위에 특유의 피처가 있을 때 효과적이지 않다.
아주 최근에, 반도체 레이저에 기초한 깊이 결정을 위한 센서가 개발되었다. 이러한 센서를 사용하는 하나의 기법은 비행 시간 기법(time-of-flight technique)이다. 비행 시간 기법은 거리를 측정하도록 전송된 광 펄스와 수광된 광 펄스 간의 지연의 정확한 감지를 필요로 한다. 일반적으로, 지연은 전송된 광 펄스의 시간과 수광된 광 펄스의 시간 간의 시간 차(즉, 전송된 광 펄스와 수광된 광 펄스 간의 시간-지연)에 기초하여 검출되고 그리고 물체에 대한 거리는 지연에 기초하여(예를 들어, 광의 속도가 알려져 있기 때문에) 결정될 수 있다. 이미지는 시야에서 다양한 위치에 대한 거리를 결정하는 것에 기초하여 생성될 수 있다.
이러한 센서를 사용하는 또 다른 기법은 구조형 광 기법이다. 구조형 광 기법은 시야에 걸쳐 디스플레이되는 스폿의 패턴을 활용한다. 여기서, 스폿 크기 및 스폿 간격(예를 들어, 스폿 간의 거리)은 시야에서 물체에 대한 거리에 의존한다. 예를 들어, 스폿 크기 및 스폿 간격은 광원으로부터 더 먼 물체에 대해 비교적 더 크고 그리고 광원에 더 가까운 물체에 대해 비교적 더 작다. 구조형 광 기법에 따르면, 이미지(예를 들어, 3D 이미지)는 이 스폿 크기 및 시야에 걸친 스폿 간격에 기초하여 결정된다. 스폿은 일반적으로 회절성 광학기기와 함께 레이저에 의해 방출되고 그리고 불균일한 패턴(예를 들어, 임의의 패턴)이 이미지에 위치되게 하도록 불균일한 패턴으로 있다.
구조형 광 기법을 사용하는 이상적인 경우에, 깊이 정보는 이미지의 모든 지점에 대해 결정될 것이다. 그러나, 스폿 오버랩 때문에, 전체 이미지를 스폿으로 충전하는 것은 스폿 크기 및/또는 위치를 결정하는 것을 어렵고/어렵거나 불가능하게 만든다. 스폿의 저밀도 패턴은 이미지에 위치되기가 비교적 더 쉽고 그리고 또한 스폿 크기의 변동의 결정을 허용한다. 즉, 자기-상관 함수는 저밀도 패턴을 사용할 때 더 변동이 급격하다. 그러나, 저밀도 패턴은 이미지의 모든 지점에 깊이 정보를 제공하지 않고, 이는 불완전한 및/또는 부정확한 이미지를 발생시킨다.
스폿 오버랩을 방지하면서, 충분한 깊이 정보를 제공하기 위한 하나의 기법은 다수의, 상이한 패턴을 (상이한 시간에) 디스플레이하는 것이다. 여기서, 다수의 패턴은 집합적으로, 이미지를 덮을 수 있다. 그러나, 각각의 패턴이 상이한 시간에 디스플레이되기 때문에, 스폿 오버랩이 방지될 수 있다. 일부 경우에서, 이미터 어레이(예를 들어, VCSEL 어레이)는 이러한 패턴(또는 반복된 패턴의 부분)을 생산하도록 사용될 수도 있다.
일부 가능한 구현예에 따르면, 광학 장치는 설계 파장을 가진 수직-공동부 표면-방출 레이저(VCSEL)의 어레이로서, 각각의 VCSEL은 방출 영역을 갖는, VCSEL의 어레이; 어레이를 실질적으로 덮고, 각각의 방출 영역을 위한 개구를 포함하는, 제1 금속층; 제1 금속층을 실질적으로 덮는 제2 금속층; 제1 금속층과 제2 금속층 간의 전기 절연층으로서, 제1 금속층의 부분과 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 전기 절연층; 및 각각의 VCSEL의 방출 영역 위에 배치된 유전체로서, 각각의 방출 영역 위의 유전체는 두께 및 면적을 갖고, 유전체의 면적의 적어도 대략 90%에 걸친 유전체의 두께의 변동은 설계 파장의 대략 2% 미만이고, 그리고 각각의 VCSEL의 방출 영역 둘레의 적어도 제1 금속층에 의해 형성된 우물의 깊이는 방출 영역의 폭의 적어도 대략 10%와 같은, 유전체를 포함할 수도 있다.
일부 가능한 구현예에 따르면, 이미터 어레이는 이미터의 세트를 포함하고 설계 파장을 가진 이미터 어레이로서, 이미터의 세트의 각각은 각각의 방출 영역을 가진, 이미터 어레이, 제1 금속층으로서, 제1 금속층은 이미터 어레이를 실질적으로 덮고, 그리고 각각의 방출 영역을 위한 개구를 포함하는, 제1 금속층; 제2 금속층으로서, 제1 금속층을 실질적으로 덮는, 제2 금속층; 전기 절연층으로서, 전기 절연층은 제1 금속층과 제2 금속층 간에 있고, 그리고 제1 금속층의 부분과 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 전기 절연층; 및 각각의 방출 영역 위의 유전체로서, 각각의 방출 영역 위의 유전체는 설계 파장의 대략 2% 미만인 유전체의 면적의 적어도 대략 90%에 걸쳐 두께의 변동을 갖고, 그리고 방출 영역 둘레의 적어도 제1 금속층에 의해 형성된 우물의 깊이는 방출 영역의 폭의 적어도 대략 10%와 같은, 유전체를 포함할 수도 있다.
일부 가능한 구현예에 따르면, 수직-공동부 표면-방출 레이저(VCSEL)는 VCSEL의 방출 영역을 위한 개구를 포함하는 제1 금속층; 제1 금속층을 실질적으로 덮는 제2 금속층; 제1 금속층과 제2 금속층 간의 전기 절연층으로서, 전기 절연층은, 제1 금속층의 부분과 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하거나, 또는 제1 금속층의 부분을 제2 금속층의 부분으로부터 분리시키는, 전기 절연층; 및 방출 영역 위에 배치된 유전체로서, 방출 영역 위의 유전체는 두께 및 면적을 갖고, 유전체의 면적의 적어도 대략 90%에 걸친 두께의 변동은 VCSEL과 연관된 설계 파장의 대략 2% 미만이고, 그리고 방출 영역 둘레의 적어도 제1 금속층에 의해 형성된 우물의 깊이는 방출 영역의 폭의 적어도 대략 10%와 같은, 유전체를 포함할 수도 있다.
일부 가능한 구현예에 따르면, 수직-공동부 표면-방출 레이저(VCSEL) 어레이는 기판의 비-에피택셜 면 상에 광을 방출하기 위한 제1 VCSEL로서, 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제1 금속층에 전기적으로 연결되며, 제1 금속층은 기판의 에피택셜 면 상에 있고 그리고 VCSEL 어레이 위에 실질적으로 형성되는, 제1 VCSEL; 및 기판의 비-에피택셜 면 상에 광을 방출하기 위한 제2 VCSEL로서, 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제2 금속층에 전기적으로 연결되며, 제2 금속층 은 기판의 에피택셜 면 상에 있고 그리고 제1 금속층 위에 실질적으로 형성되는, 제2 VCSEL을 포함할 수도 있다.
일부 가능한 구현예에 따르면, 수직-공동부 표면-방출 레이저(VCSEL) 어레이는 기판의 에피택셜 면 상에 광을 방출하기 위한 제1 VCSEL로서, 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제1 금속층에 전기적으로 연결되며, 제1 금속층은 기판의 에피택셜 면 상에 있고 그리고 VCSEL 어레이 위에 실질적으로 형성되고, 그리고 제1 금속층은 VCSEL 어레이의 VCSEL을 위한 방출 개구를 포함하는, 제1 VCSEL; 및 기판의 에피택셜 면 상에 광을 방출하기 위한 제2 VCSEL로서, 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제2 금속층에 전기적으로 연결되며, 제2 금속층은 기판의 에피택셜 면 상에 있고 그리고 제1 금속층 위에 실질적으로 형성되고, 그리고 제2 금속층은 VCSEL 어레이의 VCSEL을 위한 방출 개구를 포함하는, 제2 VCSEL을 포함할 수도 있다.
일부 가능한 구현예에 따르면, 수직-공동부 표면-방출 레이저(VCSEL) 어레이는 기판의 방출면 상에 광을 방출하기 위한 제1 VCSEL로서, 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제1 금속층에 전기적으로 연결되며, 제1 금속층은 기판의 에피택셜 면 상에 있고 그리고 VCSEL 어레이 위에 실질적으로 형성되는, 제1 VCSEL; 및 기판의 방출면 상에 광을 방출하기 위한 제2 VCSEL로서, 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있고 그리고 제2 금속층에 전기적으로 연결되며, 제2 금속층은 기판의 에피택셜 면 상에 있고 그리고 제1 금속층 위에 실질적으로 형성되는, 제2 VCSEL을 포함할 수도 있다. 일부 구현예에서, 기판의 방출면은 기판의 에피택셜 면이고, 그리고 제1 금속층 및 제2 금속층은 제1 VCSEL 및 제2 VCSEL을 위한 방출 개구를 포함한다. 일부 구현예에서, 기판의 방출면은 기판의 비-에피택셜 면이다.
도 1a 및 도 1b는 양극을 이미터의 각각의 군에 연결하기 위한 단일의 금속층을 포함하는 VCSEL 어레이를 도시한 도면;
도 2a 내지 도 2i는 이미터의 임의로 배열된 군을 각각의 양극에 연결하기 위한 다수의 금속층을 포함하는 이미터 어레이와 연관된 도면;
도 3a 내지 도 3c는 도 2a 내지 도 2i와 연관된 이미터 어레이의 이미터에 대한 금속층의 예시적인 배열의 평면도를 도시한 도면; 및
도 4a 내지 도 4g는 다수의 금속층을 포함하는, 하단-방출 이미터를 포함하는, 예시적인 이미터 어레이와 연관된 도면.
예시적인 구현예의 다음의 상세한 설명은 첨부된 도면을 참조한다. 상이한 도면에서 동일한 참조 부호는 동일하거나 또는 유사한 구성요소를 식별할 수도 있다. 아래에 설명된 구현예는 단지 실시예이고 그리고 구현예를 개시된 정확한 형태로 제한하도록 의도되지 않는다. 대신, 구현예는 당업자가 구현예를 실행하게 하도록 설명을 위해 선택되었다. 다음의 상세한 설명에서, 층이 단일의 VCSEL과 연관되거나 또는 단일의 VCSEL에 의해 사용되는 것으로 설명될 수도 있지만, 일부 구현예에서, VCSEL층은 VCSEL 어레이에서 VCSEL에 의해 공유될 수도 있다.
이미터의 다수의 군을 가진 일부 VCSEL 어레이는 이미터의 군의 각각에 양극 연결을 위한 단일의 층(예를 들어, 단일의 금속층)을 포함한다. 이러한 VCSEL 어레이의 특징은 VCSEL 어레이의 이미터의 상이한 군에 대한 전기적으로 절연된 양극 연결부가 오버랩되지 않는 것이다. 미리 결정된 쌍의 이미터 간의 비교적 큰 피치(예를 들어, 70㎛(micrometer) 초과의 거리)를 가진 VCSEL 어레이에 대해, 상이한 양극이 이미터 간에 라우팅(route)될 수 있도록(예를 들어, 이미터의 상이한 군이 단일의 금속층을 통해 각각의 양극에 연결될 수 있도록) 이미터 간에 충분한 공간이 있을 수도 있다. 이러한 간격을 가진 하나의 이러한 VCSEL 어레이는 커넥터에서 광섬유 간격과 상응하는 큰 피치(예를 들어, 250㎛)를 가질 수도 있는, 데이터 통신을 위한 일반적인 VCSEL 어레이이다.
그러나, 일부 VCSEL 어레이(예를 들어, 구조형 광 기법 또는 비행 시간 기법을 사용하는 3D-감지를 위한 VCSEL 어레이, 적외선(IR) 조사를 위한 VCSEL 어레이 등)에서, 복수의 이미터는 많을 수도 있고(예를 들어, 수천), 그리고 이미터를 가능한 서로 가깝게 배치하도록(예를 들어, 면당 대략 1 내지 2㎜의 규모일 수도 있는, VCSEL 다이의 크기 또는 비용을 감소시키도록) 유발될 수도 있다. 예를 들어, 미리 결정된 쌍의 이미터 간의 피치가 이러한 경우에 대략 50㎛ 미만인 것이 바람직할 수도 있다. 이 비교적 더 작은 피치의 결과로서, 이러한 VCSEL 어레이의 이미터 간의 라우팅은 어렵고/어렵거나 불가능할 수도 있다. 또한, 비교적 작은 전기적 트레이스 폭이 (예를 들어, VCSEL 간의 라우팅을 허용하도록) 사용된다면, 이 전기적 트레이스는 저항을 증가시킬 수도 있고/있거나 추가의 가열을 추가할 수도 있다(예를 들어, VCSEL 어레이가 일반적으로 수 암페어의 전류를 필요로 하기 때문에).
VCSEL 어레이가 이미터의 단일의 군을 포함할 때, 단일의 양극은 일반적으로 VCSEL 어레이의 모든 이미터에 (전기적으로 병렬로) 전력을 공급하고 그리고 이미터의 단일의 군은 VCSEL 어레이의 모든 이미터를 포함한다. 이미터의 다수의 군을 가진 VCSEL의 경우에, 이미터의 군의 각각은 양극의 군 중 각각의 양극에 의해 전력 공급될 수 있다.
도 1a는 이미터의 다수의 군(예를 들어, 이미터의 3개의 군이 도 1a에 도시됨)이 상이한 각각의 양극에 의해 각각 전력 공급되는 VCSEL 어레이를 예시하는 도면이다. 도시된 바와 같이, 도 1a에 도시된 VCSEL 어레이에서, 이미터의 각각의 군은 인접한 이미터의 클러스터를 포함하고 그리고 미리 결정된 클러스터의 각각의 이미터는 상이한 양극과 연관된다. 이 실시예에서, 이미터의 군의 각각은 동일한 단일의 금속층을 사용하여 각각의 양극에 연결될 수 있다. 예를 들어, 금속층의 제1 부분은 이미터(예를 들어, 흑색 방출 영역으로 식별된 이미터)의 제1 군의 각각의 이미터를 양극(1)에 연결할 수도 있고, 금속층의 제2 부분은 이미터(예를 들어, 대각선으로 교차된 평행선 무늬의 방출 영역으로 식별된 이미터)의 제2 군의 각각의 이미터를 양극(2)에 연결할 수도 있고 그리고 금속층의 제3 부분은 이미터(예를 들어, 회색 방출 영역으로 식별된 이미터)의 제3 군의 각각의 이미터를 양극(3)에 연결할 수도 있다. 여기서, 금속층의 상이한 부분은 3개의 이미터 클러스터의 각각이 별도로 제어되게 하도록(예를 들어, 이미터의 각각의 군이 독립적으로 어드레스 가능하도록) 서로 분리된다. 특히, 이미터의 군의 각각이 도 1a에서 동일한 단일의 금속층을 통해 별도로 어드레스 가능한 반면에, 각각의 군의 이미터의 클러스터링은 구조형 광 적용에서 사용되기에 적합한 패턴을 제공하기에 (예를 들어, 스폿 오버랩 때문에, 제한된 임의성 때문에, 등으로) 충분하지 않을 수도 있다.
일부 경우에서, 구조형 광 적용 시 유용성을 개선하기 위해서, 이미터의 군은 예를 들어, 도 1b에 예시된 바와 같이 비교적 더 많이 임의로 분포될 수도 있다. 도 1b의 VCSEL 어레이에서, 미리 결정된 군의 이미터는 함께 길게 이어지고 그리고 각각의 양극과 연관된다. 도 1b의 VCSEL 어레이에서, 미리 결정된 이미터는 미리 결정된 군의 적어도 하나의 다른 이미터와 인접하거나 또는 미리 결정된 이미터가 각각의 양극에 직접적으로 연결될 수 있도록 각각의 양극과 가깝다. 이러한 배열 때문에, 동일한 단일의 금속층을 사용하여 이미터의 군의 각각을 연관된 양극에 연결하는 것이 가능할 수도 있다. 이러한 경우에서, 단일의 금속층은 일련의 인접한 이미터를 통해 전기적 경로를 형성한다. 예를 들어, 금속층의 제1 부분은 이미터의 제1 군의 각각의 이미터가 양극(1)에 연결되도록 이미터의 제1 군의 인접한 이미터의 줄을 통해 경로를 형성할 수도 있고, 금속층의 제2 부분은 이미터의 제2 군의 각각의 이미터가 양극(2)에 연결되도록 이미터의 제2 군의 인접한 이미터의 줄을 통해 경로를 형성할 수도 있고 그리고 금속층의 제3 부분은 이미터의 제3 군의 각각의 이미터가 양극(3)에 연결되도록 이미터의 제3 군의 인접한 이미터의 줄을 통해 경로를 형성할 수도 있다. 여기서 다시, 금속층의 상이한 부분은 3개의 이미터 클러스터의 각각이 별도로 제어되게 하도록(예를 들어, 이미터의 각각의 군이 독립적으로 어드레스 가능하도록) 서로 분리된다. 그러나, 이러한 구성이 일부 적용을 위해 작용될 수도 있지만, 이 방법은 일반적으로 바람직하지 않다. 예를 들어, 길이 대 폭의 높은 비(예를 들어, 특히, VCSEL 어레이가 양극층이 임의의 VCSEL의 방출 영역을 덮을 수 없는 상단 방출 장치이라면, 10 대 1 이상)를 가진 전기적 경로는 비교적 높은 전기 저항을 갖고, 이는 VCSEL 어레이의 전기-대-광학 효율을 감소시킨다. 따라서, 이미터의 줄을 따라 전기적 경로를 형성하도록 단일의 금속층을 사용하는 것은 실제로 적합하지 않을 수도 있다. 또한, 구조형 광 적용에서, 이미터의 군이 도 1b에 예시된 바와 같이, 이미터의 하나 이상의 "줄"을 포함하는 것과 비교하여 비교적 더 많은 임의의 패턴으로 그룹화되는 이미터의 군을 활용하는 것이 바람직할 수도 있다. 예를 들어, 증가된 임의성화를 제공하기 위해서, 이미터의 미리 결정된 군의 임의의 다른 이미터와 인접하지 않은 이미터의 미리 결정된 군의 하나 이상의 이미터를 갖는 것이 바람직할 수도 있다.
본 명세서에 설명된 일부 구현예는 (별도로 어드레스 가능한) 이미터의 임의의 군이 (예를 들어, 3D-감지 적용에서 사용되기 위한) 동일한 다이 영역에 제공되게 하는 다수의 금속층을 포함하는 이미터 어레이(예를 들어, VCSEL 어레이)를 제공한다. 일부 구현예에서, 다수의 금속층은 다이 영역의 사용의 효율을 (예를 들어, 이미터의 다수의 군이 이미터 간의 최소 거리의 증가 없이 동일한 다이 영역에 제공되게 함으로써) 증가시키고, 이에 따라 (예를 들어, 개별적인 다이 영역을 사용하는 것과 비교하여) 다이 비용, 광학기기 비용 및/또는 조립 비용을 낮춘다. 부가적으로, 다수의 금속층을 가진 이미터 어레이는 위에서 설명된 단일의 금속층을 사용하는 VCSEL 어레이와 비교하여 제작 능력을 증가시킬 수도 있고 그리고 전기 저항을 낮출 수도 있다(이에 따라 전기-대-광학 효율을 개선시킴).
특히, 본 명세서에 설명된 구현예는 다수의 양극의 맥락에서 설명되고, 양극 각각은 임의로 배열된 이미터의 각각의 군에 연결된다. 그러나, 본 명세서에 설명된 구현예는 각각의 음극이 임의로 배열된 이미터의 각각의 군에 연결되는, 다수의 음극의 경우에 대해 구현될 수 있다. 구현예는 레이저의 광 방출 p-i-n 접합부의 p-유형 면을 분리시키는 것이 일반적이기 때문에 다수의 양극의 맥락에서 설명되고, 이는 p-유형 재료가 에피택셜 표면에 가장 가까울 때 편리하다(이 경우에 n-유형 재료는 인접한 이미터 간에 흔히 있음). 또한, 기판은 일반적으로 n-유형이다. 작동 시, 광 방출 p-i-n 레이저 접합부의 p-유형 면은 n-유형 면보다 더 높은 전압에서 바이어싱된다. 따라서, p-유형 재료는 양극에 연결되고 그리고 n-유형 재료는 음극에 연결된다. 그러나, 레이저의 p-i-n 접합부의 p-유형 면이 기판에 가장 가깝도록 에피택셜 재료를 성장시키고 그리고 n-유형(음극)을 사용하여 이미터를 분리시키는 것이 가능하다. 이러한 설계는 p-유형 기판을 요구할 수도 있거나 또는 반-절연 기판 또는 p-유형 재료로부터 전기적으로 절연된 기판 상의 성장에 의해 행해질 수도 있다. 본 명세서에 설명된 구현예는 이러한 경우에 여전히 적용 가능하지만, 이러한 경우에서 VCSEL 어레이의 다수의 금속층은 (다수의 양극이라기보다는) 다수의 음극과 연관될 수도 있다.
또한, 본 명세서에 설명된 설계가 VCSEL의 맥락에서 설명되지만, 이 설계는 발광 다이오드(LED)와 같은 또 다른 유형의 이미터 및/또는 광학 장치 또는 또 다른 유형의 수직 방출(예를 들어, 상단 방출 또는 하단 방출) 광학 장치에 적용될 수도 있다. 부가적으로, 본 명세서에 설명된 설계는 임의의 파장, 전력 레벨, 방출 프로파일 등의 VCSEL, 다른 유형의 이미터 및/또는 다른 유형의 광학 장치에 적용될 수도 있다. 즉, 본 명세서에 설명된 설계는 미리 결정된 성능 특성을 가진 VCSEL, 다른 유형의 이미터 또는 광학 장치에 특정되지 않는다.
도 2a는 규칙적인 격자에 배열된, 이미터의 임의로 선택된 군을 각각의 양극에 연결하기 위한 다수의 금속층을 포함하는 이미터 어레이(200)와 연관된 도면이다. 도 2a의 평면도에 도시된 바와 같이, 이미터 어레이(200)는 각각 각각의 양극(201)(예를 들어, 양극(201-1), 양극(201-2) 및 양극(201-3))과 연관되는, 이미터의 다수의 군(예를 들어, 이미터(202-1)의 임의로 배열된 군, 이미터(202-2)의 임의로 배열된 군 및 이미터(202-3)의 임의로 배열된 군)을 포함할 수도 있다. 도시된 바와 같이, 이미터(202)의 각각의 군은 (예를 들어, 위에서 설명된 단일의 금속층을 포함하는 VCSEL 어레이의 경우와 같이 클러스터링되거나 또는 함께 길게 이어지기보다는) 이미터 어레이 전반에 걸쳐 임의로 배열되는 이미터(202)를 포함한다. 일부 구현예에서, 이러한 패터닝은 위에서 설명된 구조형 광 기법을 사용하는 3D 감지 적용에서 사용되기에 적합할 수도 있다.
특히, 이러한 임의로 배열된 군의 이미터가 양극에 연결되도록 단일의 금속층을 사용하여 전력 공급되었다면, 좁은 트레이스가 일부 이미터 간에 (가능하게는 일반적인 제조 허용 오차에 대해 매우 좁게) 요구될 것이고 그리고 이 좁은 트레이스가 또한 인근의 이미터에 대한 전기적 연결을 파괴할 것이고, 또한 저항을 증가시킨다. 그러나, 다수의 금속층을 사용함으로써, 아래에 설명된 바와 같이, 이러한 제한이 방지된다.
특히, 도 2a에 도시된 실시예가 규칙적인 패턴으로 위치되고 그리고 이미터의 미리 결정된 군과 임의로 연관된 이미터를 도시하지만, 본 명세서에 설명된 VCSEL 설계 개선은 또한 이미터의 위치 및 특정한 군과의 이미터의 연관성 둘 다가 비-임의적이거나 준-임의적인 어레이에 적용될 수 있다. 부가적으로, 도 2a에 도시된 실시예가 규칙적인 또는 격자 패턴으로 이미터 어레이를 도시하지만, 본 명세서에 설명된 VCSEL 설계 개선은 또한 비-격자(예를 들어, 임의의, 의사-임의의 또는 불규칙적인) 이미터 어레이에 적용될 수 있다.
도 2b 내지 도 2d는 다수의 금속층이 이미터(202) 의 군의 각각을 각각의 양극(201)에 연결하도록 사용될 수 있는 방식의 실시예를 예시한다. 특히, 도 2b 내지 도 2d는 상단-방출 이미터(202)를 포함한 이미터 어레이(200)를 예시한다. 하단 방출 이미터 어레이(200)의 실시예는 도 4a 내지 도 4c와 관련하여 아래에 설명된다.
도 2b에 도시된 바와 같이, 금속층(222-1)이 형성될 수도 있다. 도시된 바와 같이, 금속층(222-1)은, 더 높은 금속층(222)에 의해 접촉되도록 이미터(202) 위의 금속층(222-1)의 부분(예를 들어, 금속층 부분(222-1a)으로서 식별된, 이미터(202-2)와 이미터(202-3)의 접촉층 위의 금속층(222-1)의 부분)이 금속층(222-1b)의 나머지로부터 분리되도록 개구(링-형상의 개구가 도시됨)를 포함하도록 형성될 수도 있다. 개구는 이미터(202-2) 및 이미터(202-3)(각각, 양극(201-2) 및 양극(201-3)에 연결될 것임)가 양극(201-1)에 연결되는 것을 방지한다. 추가로 도시된 바와 같이, 금속층(222-1)(금속층(222-1b)으로서 식별됨)의 나머지는 이미터(202-1)(예를 들어, 흑색 방출 영역으로 식별됨)의 군의 각각을 양극(201-1)에 (예를 들어, 각각의 이미터(202-1)와 연관된 접촉층을 통해) 연결한다. 여기서, 양극(201-1)으로부터 미리 결정된 이미터(202-1)로의 전기적 경로는 금속층(222-1b)을 통과한다.
추가로 도시된 바와 같이, 이미터(202)가 상단-방출 이미터이기 때문에, 각각의 이미터(202)의 방출 영역은 금속층(222-1)의 임의의 부분(즉, 각각의 금속층 부분(222-1a)은 각각의 이미터(202) 방출 영역 위의 방출 개구를 포함하고, 금속층(222-1b)은 이미터(202-1)의 방출 영역 위의 방출 개구를 포함함)에 의해 덮이지 않는다. 일부 구현예에서, 방출 개구는 원형 개구(예를 들어, 도 2b 내지 도 2d에 도시된 바와 같음), 육각형 개구 또는 또 다른 형상의 개구를 포함한다. 일부 구현예에서, 분리층(미도시)은 아래에 설명된 바와 같이, 금속층(222-1b)을 금속층(222-1b) 뒤에 증착된 금속층으로부터 분리시키도록 금속층(222-1b) 상에 증착된다.
도 2c에 도시된 바와 같이, 금속층(222-2)은 금속층(222-1)과 관련하여(예를 들어, 금속층(222-1) 위 또는 뒤에) 형성될 수도 있다. 도시된 바와 같이, 금속층(222-2)은 더 높은 금속층(222)에 의해 접촉되도록 이미터(202-3) 위의 금속층(222-2)의 부분(예를 들어, 금속층 부분(222-2a)으로서 식별된, 금속층 부분(222-1a) 위의 금속층(222-2)의 부분)이 금속층(222-2)의 나머지로부터 분리되도록 개구(링-형상의 개구가 도시됨)를 포함하도록 형성될 수도 있다. 개구는 예를 들어, 이미터(202-3)가 양극(201-2)에 연결되는 것을 방지한다. 추가로 도시된 바와 같이, 금속층(222-2)(금속층(222-2b)으로서 식별됨)의 나머지는 이미터(202-2)(예를 들어, 대각선으로 교차된 평행선 무늬의 방출 영역으로 식별됨)의 군의 각각을 양극(201-2)에 (예를 들어, 금속층 부분(222-1a) 및 접촉층을 통해) 연결한다. 여기서, 양극(201-2)으로부터 미리 결정된 이미터(202-2)로의 전기적 경로는 금속층(222-2b) 및 각각의 금속층 부분(221-1a)을 통과한다. 양극(201-1)은 (예를 들어, 금속층(222-2) 내의 추가의 개구에 의해) 금속층(222-2)으로부터 전기적으로 절연된다.
추가로 도시된 바와 같이, 이미터(202)가 상단-방출 이미터이기 때문에, 각각의 이미터(202)의 방출 영역은 금속층(222-2)의 임의의 부분(즉, 각각의 금속층 부분(222-2a)은 각각의 이미터(202) 방출 영역 위의 방출 개구를 포함하고, 금속층(222-2b)은 이미터(202-1)의 방출 영역 둘레의 방출 개구를 포함함)에 의해 덮이지 않는다. 일부 구현예에서, 방출 개구는 원형 개구(예를 들어, 도 2b 내지 도 2d에 도시된 바와 같음), 육각형 개구 또는 또 다른 형상의 개구를 포함한다. 일부 구현예에서, 분리층(미도시)은 아래에 설명된 바와 같이, 금속층(222-2b)을 금속층(222-2b) 뒤에 증착된 금속층으로부터 분리시키도록 금속층(222-2b) 상에 증착된다.
도 2d에 도시된 바와 같이, 금속층(222-3)은 금속층(222-1 및 222-2)과 관련하여(예를 들어, 금속층(222-2) 위 또는 뒤에) 형성될 수도 있다. 도시된 바와 같이, 금속층(222-3)은 금속층(222-3)이 이미터(202-3)(예를 들어, 회색 방출 영역으로 식별됨)의 군의 각각을 양극(201-3)에 (예를 들어, 금속층 부분(222-2a), 금속층 부분(222-1a) 및 접촉층을 통해) 연결하도록 형성될 수도 있다. 여기서, 양극(201-3)으로부터 미리 결정된 이미터(202-3)로의 전기적 경로는 금속층(222-3), 각각의 금속층 부분(222-2a) 및 각각의 금속층 부분(221-1a)을 통과한다. 양극(201-1) 및 양극(201-2)은 (예를 들어, 금속층(222-3) 내의 추가의 개구에 의해) 금속층(222-3)으로부터 전기적으로 절연된다.
추가로 도시된 바와 같이, 이미터(202)가 상단-방출 이미터이기 때문에, 각각의 이미터(202)의 방출 영역은 금속층(222-3)의 임의의 부분(즉, 금속층(222-3)은 모든 이미터(202) 둘레의 방출 개구를 포함함)에 의해 덮이지 않는다. 일부 구현예에서, 방출 개구는 원형 개구(예를 들어, 도 2b 내지 도 2d에 도시된 바와 같음), 육각형 개구 또는 또 다른 형상의 개구를 포함한다. 일부 구현예에서, 분리층(미도시)은 금속층(222-2b) 상에 증착된다.
이 방식으로, 이미터 어레이(200)(예를 들어, VCSEL 어레이)의 다수의 금속층(222)은 (별도로 어드레스 가능한) 임의로 배열된 이미터(202)의 군이 미리 결정된 쌍의 이미터(202) 간의 피치를 증가시킬 필요 없이 동일한 다이 영역 상에 제공되게 할 수도 있다. 또한, 다수의 금속층(222)의 사용은 단일의 금속층을 사용하는 VCSEL 어레이와 비교할 때 증가된 제작 능력을 제공할 수도 있고 그리고 전기 저항을 낮출 수도 있다(이에 따라 전기-대-광학 효율을 개선시킴). 이미터(202), 금속층(222)의 배열 및 이미터(202)의 다른 층에 관한 부가적인 상세내용은 아래에 설명된다.
도 2e, 도 2f 및 도 2g는 이미터 어레이(200)의 제1 금속층(222), 이미터 어레이(200)의 제2 금속층(222) 및 이미터 어레이(200)의 제3 금속층(222) 각각과 연관된 접촉부를 가진 예시적인 이미터(202)의 예시적인 단면을 예시하는 도면이다. 금속층(222)은 분리층에 의해 분리되고, 인접한 금속층을 상호 연결하도록 분리층의 부분을 통하는 비아를 갖는다. 도 2e, 도 2f 및 도 2g는 이미터(202)의 상단 방출 구성을 예시한다. 이미터의 하단 방출 구성이 또한 가능하고 그리고 아래에 더 상세히 설명된다.
도 2e 내지 도 2g에 도시된 바와 같이, 이미터(202)는 후면층(203), 기판층(204), 에피택셜층(206)(예를 들어, 하단 미러(208), 활성 구역(210), 산화층(212)(산화 구멍을 획정함), 상단 미러(214) 및 분리층(216)을 포함함), 접촉층(218), 유전체층(220), 금속층(222)(예를 들어, 금속층(222-1, 222-2 및 222-3)의 세트 및 분리층(224)을 포함한다. 도시된 바와 같이, 금속층(222)과 분리층(224)의 배열은 아래에 설명된 바와 같이, 도 2e 내지 도 2g의 단면 간에 가변된다. 일부 구현예에서, 이미터(202)는 일련의 절차를 사용하여 제작될 수도 있다. 예를 들어, 이미터(202)의 하나 이상의 층은 하나 이상의 성장 절차, 하나 이상의 증착 절차, 하나 이상의 에칭 절차, 하나 이상의 산화 절차, 하나 이상의 주입 절차, 하나 이상의 금속화 절차 등을 사용하여 생성될 수도 있다.
후면층(203)은 이미터의 후면에 층을 포함한다. 예를 들어, 후면층은 기판층(204)(예를 들어, 도 1a에서 기판층(204)의 하단면으로서 도시된, 기판층(204)의 후면)과 전기적으로 접촉하는 전극층을 포함할 수 있다. 특정한 실시예로써, 후면층(203)은 어닐링된 금속화층, 예컨대, 금-게르마늄-니켈(AuGeNi)층, 팔라듐-게르마늄-금(PdGeAu)층 등을 포함할 수도 있다. 일부 구현예에서, 후면층(203)은 음극층(예를 들어, 이미터 어레이(200)가 다수의 양극을 포함할 때) 또는 양극층(예를 들어, 이미터 어레이(200)가 다수의 음극을 포함할 때)일 수도 있다.
하단-방출 이미터(예를 들어, 도 4a 내지 도 4g와 연관되어 도시 및 설명된 이미터(402))의 경우에, 하단 방출 이미터의 방출 영역 위의 후면층(203)의 부분은 반사-방지 코팅을 포함할 수도 있고 그리고 다른 경우에는 금속성 접촉층(예를 들어, n-접촉층)일 수도 있다. 일부 구현예에서, 후면층(203)은 금속성 부분과 반사-방지 코팅 부분 간에 갭을 가질 수도 있다. 일부 구현예에서, 반사-방지 코팅은 전기적 연결이 필요하지 않은 후면층(203)의 일부 금속성 부분을 부분적으로 덮을 수도 있다. 예를 들어, 일부 금속은 저항을 감소시키도록 이미터 간에 증착될 수도 있고 그리고 이 금속은 반사-방지 코팅에 의해 덮일 수도 있다.
기판층(204)은 에피택셜층(206)이 성장되는 기판을 포함한다. 일부 구현예에서, 기판층은 반도체 재료, 예컨대, GaAs, 인듐 인화물(InP) 및/또는 또 다른 유형의 반도체 재료로 형성될 수도 있다.
에피택셜층(206)은 기판층(204) 상에서 성장되는 층의 세트를 포함한다. 예를 들어, 에피택셜층(206)은 반사기의 쌍(예를 들어, 분산 브래그 반사기 (Distributed Bragg Reflector: DBR)의 쌍, 유전체 미러의 쌍 등) 및 활성 이득 매체(본 명세서에서 활성 구역으로서 지칭됨), 아래에 설명된 바와 같은, 하나 이상의 구멍을 형성하도록(예를 들어, 광학적 및/또는 전기적 제한을 위해) 사용된 하나 이상의 층 등을 포함하는 광 공진기를 포함할 수도 있다. 일부 구현예에서, 에피택셜층(206)은 기판층(204)(예를 들어, GaAs 기판) 상에서 성장된 AlGaAs층의 세트를 포함할 수도 있다. 일부 구현예에서, 에피택셜층(206)은 금속-유기 화학적 기상 증착(Metal-Organic Chemical Vapor Deposition: MOCVD) 기법, 분자선 에피택시(Molecular beam Epitaxy: MBE) 기법 등을 사용하여 기판층(204) 상에서 성장될 수도 있다. 일부 구현예에서, 에피택셜층(206)은 8㎛ 또는 13㎛와 같은, 대략 7㎛ 내지 대략 16㎛ 범위 내의 두께를 가질 수도 있다. 도시된 바와 같이, 이미터(202)의 에피택셜층(206)은 하단 미러(208), 활성 구역(210), 산화층(212), 상단 미러(214) 및 분리층(216)을 포함할 수도 있다.
하단 미러(208)는 이미터(202)의 광 공진기의 하단 반사기를 포함한다. 예를 들어, 하단 미러(208)는 분산 브래그 반사기(DBR), 유전체 미러 등을 포함할 수도 있다. 일부 구현예에서, 하단 미러(208)는 5㎛와 같은, 대략 3.5㎛ 내지 대략 9㎛ 범위 내의 두께를 가질 수도 있다.
활성 구역(210)은 전자와 홀이 광을 방출하도록 재결합하고 그리고 이미터(202)의 방출 파장 범위를 획정하는 하나 이상의 층을 포함한다. 예를 들어, 활성 구역(210)은 하나 이상의 양자 우물을 포함할 수도 있다. 활성 구역(210)은 또한 상단 미러(214)와 하단 미러(208) 간에 공동부 스페이서 층을 포함한다. 활성 구역(210)(공동부 스페이서 층을 포함함)의 광학적 두께 및 상단 미러(214)와 하단 미러(208)의 광학적 두께는 레이징(lasing)을 가능하게 하도록 활성 구역의 방출 파장 범위 내에서 설계될 수도 있는, 이미터(202)의 공진 공동 파장을 획정한다. 일부 구현예에서, 활성 구역(210)은 0.15㎛ 또는 0.30㎛와 같은, 대략 0.06㎛ 내지 대략 0.5㎛ 범위 내의 두께를 가질 수도 있다.
산화층(212)은 광학적 및 전기적 제한을 제공하는 산화물층을 포함한다. 일부 구현예에서, 산화층(212)은 하나 이상의 에피택셜층의 산화의 결과로서 형성될 수도 있다. 예를 들어, 산화층(212)은 에피택셜층(예를 들어, AlGaAs층, 알루미늄 비화물(AlAs)층 등)의 산화의 결과로서 형성된 알루미늄 산화물(Al2O3)층일 수도 있다. 일부 구현예에서, 산화층(212)은 0.02㎛와 같은, 대략 0.007㎛ 내지 대략 0.04㎛ 범위 내의 두께를 가질 수도 있다. 일부 구현예에서, 이미터(202) 둘레에서 에칭된 산화 트렌치(230)(미도시)는 증기가 산화층(212)이 형성되는 에피택셜층에 접근하게 할 수도 있다. 도시된 바와 같이, 산화층(212)은 산화 구멍(예를 들어, 광학적으로 활성인 구멍)을 획정할 수도 있다. 일부 구현예에서, 산화물 구멍은 비원형 형상일 수도 있지만, 대략 동일한 면적의 원은 5㎛ 또는 8㎛와 같은, 대략 1㎛ 내지 대략 300㎛ 범위 내의 직경을 가질 수도 있다.
상단 미러(214)는 이미터(202)의 상단 반사기 층을 포함한다. 예를 들어, 상단 미러(214)는 DBR, 유전체 미러 등을 포함할 수도 있다. 일부 구현예에서, 상단 미러(214)는 4㎛와 같은, 대략 2㎛ 내지 대략 6㎛ 범위 내의 두께를 가질 수도 있다.
분리층(216)은 이미터(202)의 전기적 절연을 제공하는 층을 포함한다. 예를 들어, 분리층(216)은 이온 주입된 재료, 예컨대, 수소 주입된 재료 또는 수소/양자 주입된 재료를 포함할 수도 있다. 일부 구현예에서, 분리층(216)은 기판층(204) 상에 성장된 하나 이상의 에피택셜층에 이온 주입 과정을 적용함으로써 형성될 수도 있다. 일부 구현예에서, 분리층(216)은 5㎛와 같은 대략 3㎛ 내지 대략 7㎛ 범위 내의 두께를 가질 수도 있다.
접촉층(218)은 전류가 흐를 수도 있는 에피택셜층(206)(예를 들어, 상단 미러(214))과 전기적으로 접촉하는 층을 포함한다. 접촉층(218)은 어닐링된 금속화층을 포함할 수도 있다. 예를 들어, 접촉층(218)은 전류가 흐를 수도 있는, 크롬-금(Cr-Au)층, 금-아연(Au-Zn), 티타늄-백금-금(TiPtAu)층 등을 포함할 수도 있다. 일부 구현예에서, 접촉층(218)은 0.2㎛와 같은, 대략 0.03㎛ 내지 대략 0.3㎛ 범위 내의 두께를 가질 수도 있다. 일부 구현예에서, 접촉층(218)은 링 형상, 슬롯된 링 형상, 톱니 바퀴 형상(예를 들어, 도 3a 내지 도 3c에 예시된 바와 같음) 또는 또 다른 유형의 원형 또는 비원형 형상(예를 들어, 이미터(202)의 설계에 따름)을 가질 수도 있다. 도시되지 않았지만, 일부 구현예에서, 접촉층(218)은 접촉층(218)이 산화, 에칭 등을 위해 사용되는 공동부 위 또는 내로 연장되지 않도록 증착된다. 일부 구현예에서, 접촉층(218)은 본 명세서에 설명된 바와 같이, 하나 이상의 금속층(222)을 통해 양극(201)에 전기적으로 연결될 수도 있다.
유전체층(220)은 보호성 패시베이션층으로서 작용하고/하거나 부가적인 DBR로서 작용하는 층을 포함한다. 예를 들어, 유전체층(220)은 이미터(202)의 하나 이상의 에피택셜층(206)(예를 들어, 분리층(216) 및 상단 미러(214)) 상에 증착된 하나 이상의 하위층(예를 들어, 실리콘 이산화물(SiO2)층, SiNx층 등)을 포함할 수도 있다. 일부 구현예에서, 유전체층(220)에는 (예를 들어, 증발(evaporation)에 의해서와 같은) 임의의 상당한 두께의 비등각 코팅이 보호하지 않을 다른 피처에 의해 섀도우(shadow)되거나 또는 트렌치 측벽을 따라 있을 수도 있는 노출된 반도체를 보호하기 위한 등각 코팅이 있을 수도 있다. 예를 들어, 유전체층(220)에는 스퍼터링에 의해 증착되거나 또는 화학적 기상 증착(chemical vapor deposition: CVD), 예컨대, 플라즈마-향상된 CVD(plasma-enhanced CVD: PECVD)에 의해 증착되는 유전체가 있을 수도 있다. 일부 구현예에서, 유전체층(220)은 대략 0.08 내지 대략 2um 범위 내의 두께를 가질 수도 있다.
도시된 바와 같이, 유전체층(220)은 금속층(222-1) 및 접촉층(218)의 부분을 전기적으로 연결하기 위한 하나 이상의 비아(예를 들어, 에칭에 의해 형성됨)를 포함할 수도 있다. 추가로 도시된 바와 같이, 이미터(202)의 방출 영역 위의 유전체층(220)의 부분은 광 구멍(예를 들어, 광이 방출될 수도 있는 구멍)을 형성할 수도 있다. 일부 구현예에서, 광 구멍은 산화 구멍의 직경에 의해 획정될 수도 있고 그리고 부가적인 구멍은 모드 선택도를 위해 유전체층(220) 내에 형성될 수도 있다. 일부 구현예에서, 광 구멍은 15㎛와 같은, 대략 2㎛ 내지 대략 300㎛ 범위 내의 직경을 가질 수도 있다.
금속층(222)은 유전체층(220) 또는 분리층(224)에 의해 분리되는 하나 이상의 금속성 층을 포함한다. 하나 이상의 금속성 층은 (예를 들어, 유전체층(220) 또는 분리층(224) 내의 비아를 통해) 양극(201)과 접촉층(218) 간에 전기적 연결을 형성하기 위해 제공될 수도 있다. 일부 구현예에서, 금속층(222)은 충분한 전류를 운반하기 위해서 비교적 두꺼울 수도 있고(예를 들어, 적어도 대략 1㎛의 두께이지만, 일반적으로 대략 5㎛ 미만임) 그리고 도금될 수도 있다. 도시된 바와 같이, 이미터(202)는 다수의 금속층(222)(예를 들어, 금속층(222-1 내지 222-3))을 포함할 수도 있다. 일부 구현예에서, 이미터(202)의 방출 영역 둘레의 적어도 금속층(222)에 의해 형성된 우물의 깊이는 방출 영역의 폭의 적어도 대략 10%와 같다.
일부 구현예에서, 미리 결정된 금속층(222)의 부분은 미리 결정된 금속층(222)의 또 다른 부분이 증착되는 시간 후에 증착될 수도 있다. 예를 들어, 도 2f를 참조하면, 금속층 부분(222-1a)(예를 들어, 금속층(222-2)으로부터 접촉층(218)으로의 전기적 경로를 제공하는 부분)은 금속층(222-1b)(예를 들어, 금속층(222-2)으로부터 분리되는 부분) 뒤에 증착될 수도 있다. 이러한 경우에, 금속층 부분(222-1a)은 금속층(222-2)과 동시에 증착될 수도 있다.
대안적으로, 미리 결정된 금속층(222)의 부분은 미리 결정된 금속층(222)의 또 다른 부분과 동시에 증착 또는 형성될 수도 있다. 예를 들어, 도 2f를 다시 참조하면, 금속층 부분(222-1a)은 금속층 부분(222-1b)과 동시에 증착될 수도 있다. 이러한 경우에, 금속층 부분(222-1a) 및 금속층(222-1b)은 단일의 금속층(222-1)으로서 증착될 수도 있다. 다음에, 개구는 분리된 금속층 부분(222-1a) 및 금속층(222-1b)을 생성하도록 단일의 금속층(222-1)(예를 들어, 유전체층(220)에 이름, 접촉층(218)에 이름) 내에 에칭되거나 그렇지 않으면 형성될 수도 있다. 이러한 경우에, 분리층(224)은 (예를 들어, 금속층 부분(222-1a)을 금속층(222-1b)으로부터 분리하도록) 금속층 부분(222-1a)과 금속층(222-1b) 간의 개구의 표면 상에 형성될 수도 있다. 여기서, 금속층(222-2)은 필요하다면, 개구를 충전하도록 개구 내의 절연 재료 상에 증착될 수도 있다. 유사한 방법이 (예를 들어, 도 2g의 이미터(202-2) 내에 금속층 부분(222-2a) 및 금속층(222-2b)을 형성하도록) 다른 층에서 사용될 수도 있다.
일부 구현예에서, 금속층(222)은 금속층(222) 바로 아래의 층을 실질적으로 덮을 수도 있고 그리고 이미터 어레이(200)의 이미터(202)의 방출 영역을 위한 개구를 포함할 수도 있다. 예를 들어, 도 2e에 도시된 바와 같이, 이미터(202)는 에피택셜층(206)을 실질적으로 덮는 금속층(222-1b)을 포함할 수도 있고 그리고 이미터(202)의 방출 영역을 위한 개구를 포함한다. 추가로 도시된 바와 같이, 이미터(202)는 금속층(222-1b)을 실질적으로 덮는 금속층(222-2b)을 포함할 수도 있고 그리고 이미터(202)의 방출 영역을 위한 개구를 포함한다. 유사하게, 이미터(202)는 금속층(222-2b)을 실질적으로 덮는 금속층(222-3)을 포함할 수도 있고 그리고 이미터(202)의 방출 영역을 위한 개구를 포함한다. 추가로 도시된 바와 같이, 미리 결정된 금속층(222)의 부분은 분리층(224)에 의해 또 다른 금속층(222)의 부분으로부터 전기적으로 절연될 수도 있다. 특히, 이미터(202)가 상단-방출 이미터이기 때문에, 금속층(222)은 금속층(222)이 이미터 어레이(200) 내의 이미터(202) 또는 임의의 다른 이미터로부터 광을 차단하지 않도록 개구를 갖게 배열된다. 하단-방출 이미터 구성에서, 이러한 개구를 필요하지 않을 수도 있다.
다수의 금속층(222)은 미리 결정된 군의 이미터의 선택 또는 레이아웃의 제한 없이, 이미터의 다수의 전기적으로 절연된 군이 동일한 다이 영역으로부터 이미터 어레이(200)에 의해 제공되게 한다. 예를 들어, 이미터 어레이(200)는 도 2a와 연관하여 위에서 설명된 바와 같이, 동일한 다이 영역 내의 이미터의 군(어레이의 모든 이미터 중 임의로 선택될 수 있지만, 다른 군으로부터의 이미터를 포함하지 않음)(예를 들어, 이미터(202-1)의 군, 이미터(202-2)의 군 및 이미터(202-3)의 군, 각각)에 전력을 각각 공급하기 위한, 다수의 양극(201)(예를 들어, 양극(201-1), 양극(201-2) 및 양극(201-3))을 포함할 수도 있다. 여기서, 각각의 이미터(202-1)는 양극(201-1)에 전기적으로 연결되고(그리고 양극(201-2) 또는 양극(201-3)에 전기적으로 연결되지 않고), 각각의 이미터(202-2)는 양극(201-2)에 전기적으로 연결되고(그리고 양극(201-1) 또는 양극(201-3)에 전기적으로 연결되지 않고) 그리고 각각의 이미터(202-3)는 양극(201-3)에 전기적으로 연결된다(그리고 양극(201-2) 또는 양극(201-1)에 전기적으로 연결되지 않는다).
하나의 실시예로써, 이미터(202-1)가 금속층(222-1b)을 통해 양극(201-1)에 연결된다면, 그러면 이미터(202-1)는 도 2e에 도시된 단면과 유사한 단면을 가질 수도 있다. 여기서, 미리 결정된 이미터(202-1)의 접촉층(218)은 (유전체층(220) 내의 비아를 통해) 금속층(222-1b)에 의해 접촉된다. 이 실시예를 계속하면, 이미터(202-2)가 금속층(222-2)과 연관된 양극(201-2)에 연결된다면, 그러면 이미터(202-2)는 도 2f에 도시된 단면과 유사한 단면을 가질 수도 있다. 여기서, 미리 결정된 이미터(202-2)의 접촉층(218)은 (미리 결정된 이미터(202-2) 위의 금속층 부분(222-1a), 분리층(224) 내의 비아 및 유전체층(220) 내의 비아를 통해) 금속층(222-2b)에 의해 접촉된다. 또한, 이미터(202-3)가 금속층(222-3)과 연관된 양극(201-3)에 연결된다면, 그러면 이미터(202-3)는 도 2g에 도시된 단면과 유사한 단면을 가질 수도 있다. 여기서, 미리 결정된 이미터(202-3)의 접촉층(218)은 (미리 결정된 이미터(202-3) 위의 금속층 부분(222-2a), 미리 결정된 이미터(202-3) 위의 금속층 부분(222-1a), 분리층(224) 내의 비아 및 유전체층(220) 내의 비아를 통해) 금속층(222-3)에 의해 접촉된다.
일부 구현예에서, 미리 결정된 이미터(202)로부터 연관된 양극(201)으로의 전기적 경로는 하나 이상의 금속층(222)을 통과할 수도 있고 그리고 상이한 양극(201)과 연관된 전기적 경로 간의 분리는 분리층(224)의 부분에 의해 제공될 수도 있다. 따라서, 금속층(222)과 분리층(224)의 적절한 배열에 의해, 각각의 이미터(202)는 이미터 어레이(200)로부터 이미터의 다수의(임의로 선택된) 군이 동일한 다이 영역에 존재하게 하도록 연관된 양극(201)에 의해 전력 공급될 수 있다. 또한, 전기적 연결이 비교적 두꺼운 금속층(222)을 사용하여 달성되기 때문에, 이미터 어레이(200)와 연관된 저항이 감소되고, 이는 전기-대-광학 효율이 증가됨을 의미한다. 부가적으로, 금속층의 구성이 이미터의 군을 획정할 수 있기 때문에, 이미터의 어레이의 에피택셜 성장은 이미터의 군의 구성을 변화시킬 때 변화될 필요가 없을 수도 있다. 즉, 템플레이트 VCSEL 어레이가 성장될 수도 있고 이는 나중에 구조형 광의 패턴 또는 이미터의 상이한 군을 위해 (금속층을 획정함으로써) 구성될 수 있다.
분리층(224)은 미리 결정된 금속층(222)의 부분을 또 다른 금속층(222)의 부분으로부터 전기적으로 절연하도록(예를 들어, 금속층(222-1b)을 금속층(222-2b)으로부터 분리하도록, 금속층(222-2b)을 금속층(222-3)으로부터 분리하도록) 또는 미리 결정된 금속층(222)의 또 다른 부분으로부터 전기적으로 절연하도록(예를 들어, 금속층 부분(222-1a)을 금속층(222-2b)으로부터 분리하도록, 금속층 부분(222-2a)을 금속층(222-2b)으로부터 분리하도록) 전기 절연층(예를 들어, 유전체층)을 포함한다. 일부 구현예에서, 분리층(224)의 부분은 금속층(222)의 쌍 간에(예를 들어, 방출 개구와는 다른 개구 내에) 배치될 수도 있다. 일부 구현예에서, 분리층(224)은 금속층(222)의 쌍의 부분을 전기적으로 연결하기 위한 비아를 포함할 수도 있다. 일부 구현예에서, 분리층(224)의 부분은 미리 결정된 금속층(222)의 부분 간에(예를 들어, 미리 결정된 금속층(222)의 하나의 부분을 미리 결정된 금속층(222)의 또 다른 부분으로부터 전기적으로 절연하도록 방출 개구와는 다른 개구 내에) 배치될 수도 있다.
일부 구현예에서, 분리층(224)은 충분한 전기 절연을 제공하도록 등각층일 필요가 있을 수도 있다. 예를 들어, 도금된 금속층이 일반적으로 평활하지 않기 때문에, 분리층(224)은 충분한 전기적 절연 또는 유전체 커버리지를 달성하도록 스퍼터링되거나 또는 CVD(예를 들어, PECVD)에 의해 증착될 수도 있다. 일부 구현예에서, 분리층(224)은 이미터 어레이(200)의 제작 동안 다수의 단계로 증착될 수도 있다(예를 들어, 미리 결정된 금속층(222)이 증착된 후 분리층의 부분이 증착될 수도 있음). 일부 구현예에서, 분리층(224)은 분리층(216) 또는 유전체층(220)과 동일하거나 또는 상이할 수도 있다.
상단-방출 이미터, 예컨대, 이미터(202)에 대해, 방출 영역 위의 유전체 재료의 두께가 제어되어야 하고 그리고 방출 영역에 걸친 유전체 재료의 두께의 변동은 (예를 들어, 이미터(202)가 용인되는 광학적 성능을 달성하게 하도록) 최소화되어야 한다. 그러나, 등각 기법(예를 들어, 스퍼터링, CVD에 의한 증착 등)을 사용하는 유전체 재료의 증착은 긴 피처(예를 들어, 대략 0.5㎛ 초과인 높이를 가진 피처) 또는 피처 근처에서 두께가 가변되는 등각 코팅을 발생시키는 경향이 있다. 예를 들어, 당업자의 연구는 1㎛보다 긴 피처의 에지 근처의 등각 코팅의 두께가 필드 두께보다 20%만큼 더 얇을 수도 있고 그리고 방출 영역에 걸친 추가의 변동을 포함할 수도 있다는 것을 발견하였다. 이러한 두께의 변동은 대략 850㎚ 내지 대략 1100㎚ 범위 내에 있는 설계 파장에 대한 설계 파장의 작은 부분(예를 들어, 대략 50㎚)보다 더 큰 두께를 가진 방출 영역 위의 유전체 재료에 대해 용인되지 않는다. 이것은 이미터(202)의 방출 영역 위의 일반적인 유전체가 충분한 절연 및 저 커패시턴스를 제공하도록 적어도 대략 100㎚의 두께를 가질 필요가 있을 수도 있기 때문에 문제가 된다.
따라서, 분리층(224)이 (충분한 유전체 커버리지를 제공하도록) 미리 결정된 금속층(222)의 부분 뒤에 증착되는 등각 코팅일 필요가 있을 수도 있기 때문에 그리고 금속층(222)이 (예를 들어, 우물이 방출 영역 둘레에서 적어도 금속층(222-1)에 의해 형성되도록) 비교적 두꺼울 수도 있기 때문에, 이미터(202)의 방출 영역에 걸친 유전체 재료의 두께의 변동은 분리층(224)이 방출 영역 위에 존재한다면 용인되지 않을 수도 있다.
등각 코팅으로서 증착될 때, 분리층(224)은 웨이퍼/장치의 전체 표면을 오버레이할 수도 있고 그리고 유전체층(220) 바로 위에 떨어질 수도 있다. 그러나, 두께의 변동 때문에 분리층(224)을 방출 영역으로부터 제거하는 것이 바람직하다. 흔히, 이러한 분리층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성된다. 유전체층(220)은 이러한 재료가 PECVD 시스템 내에서 확립되기 때문에, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수도 있다. 그러나, 재료의 이러한 다양성 간에 매우 선택적인 에칭은 없다.
분리층이 방출 영역의 유전체층(220) 위에 놓일 때 비-선택적인 에칭이 분리층(224)을 제거하도록 사용된다면, 그러면 방출 영역 위의 분리층(224) 및 유전체층(220) 둘 다를 제거하는 것이 바람직하다. 그렇지 않으면, 유전체층(220)의 남아있는 부분은 분리층(224)과 유사한 불균일한 형상일 수도 있고 그리고 평균 두께의 용인되지 않는 오차를 가질 수도 있다. 그러나, 방출 영역에서 유전체층(220)의 제거(부가적인 과정 단계 없음)는 반도체의 표면을 노출된 채로 남길 것이고, 이는 장치 신뢰도를 (특히, 습한 환경에서) 위태롭게 한다.
방출 영역에서 반도체 표면의 노출은 부가적인 코팅의 증착에 의해 부분적으로 보수될 수도 있다. 도 2h는 방출 영역에 걸친 유전체의 두께가 방출 영역에 걸친 유전체의 두께의 변동이 최소화되도록 제어될 수 있는 대안적인 이미터(202)의 단면을 도시하는 도면이다.
도 2h에 도시된 바와 같이, 일부 구현예에서, 분리층(224) 및 유전체층(220) 둘 다는 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있다. 오히려, 도 2h에 도시된 바와 같이, 이미터(202)는 방출 영역에 비등각 코팅(226)을 포함할 수도 있다. 일부 구현예에서, 비등각 코팅(226)은 비교적 두꺼운 유전체층(예를 들어, 대략 100㎚ 초과인 두께를 가진 유전체층)일 수도 있다. 일부 구현예에서, 비등각 코팅(226)은 증발과 같은 비등각 기법을 사용하여 마지막 금속층(222) 뒤에(예를 들어, 금속층(222-3) 뒤에) 증착될 수도 있다. 일부 구현예에서, 비등각 코팅은 비등각 기법을 사용하여 증착을 위해 적합한 SiO2, MgO 또는 또 다른 유형의 재료를 포함할 수도 있다. 여기서, 비등각 코팅(226)이 비등각이기 때문에, 비등각 코팅(226)의 두께의 변동은 이미터(202)의 방출 영역에 걸쳐 중요하지 않을 수도 있다. 따라서, 방출 영역 위의 유전체 두께는 최소 변동으로 (예를 들어, 이미터(202)의 방출 영역의 유전체의 영역의 적어도 대략 90%에 걸친 유전체의 두께의 변동이 설계 파장의 대략 2% 미만이도록) 제어될 수 있다.
도 2h에 추가로 도시된 바와 같이, 비등각 코팅(226)은 일부 경우에서, 이미터(202)의 하나 이상의 다른 표면 상에 존재할 수도 있다. 그러나, 이 표면 상의 비등각 코팅(226)의 존재는 임의적일 수도 있고 그리고 이미터(202)의 성능에 영향을 주지 않을 수도 있다.
도 2h에서 방출 영역 위의 층(220)의 제거는 약간 측방향 언더컷(slight lateral undercut)을 가질 수도 있고 그리고 비등각인 비등각 코팅(226)은 발생된 노출된 반도체를 충분히 덮지 않을 수도 있다. 일부 구현예에서, (예를 들어, 고습 및/또는 고온으로부터) 부가적인 보호를 제공하기 위해서, 이미터(202)는 방출 영역에서 비등각 코팅(226) 위에 초박막(미도시)을 포함할 수도 있다. 일부 구현예에서, 초박막은 대략 50㎚ 미만인 두께를 가진 유전체층일 수도 있다. 일부 구현예에서, 초박막은 Al2O3 또는 다른 또 다른 유형의 유전체 재료를 포함할 수도 있다. 일부 구현예에서, 초박막은 원자층 증착(atomic layer deposition: ALD)에 의해 증착된 코팅일 수도 있다. 특히, ALD가 등각적이고 그리고 예를 들어, PECVD 코팅과 동일한 불균일성을 두께 면에서 겪을 수도 있지만, 초박막은 충분히 얇아서 광학적 두께의 오차는 무시 가능하다.
위의 구현예의 변동은 방출 영역에서 층(220)을 제거하고 그리고 위에서 논의된 바와 같이, 비등각 코팅(226) 없이, 매우 얇은 ALD 코팅만을 적용하는 것이다. 그러나, 비등각 코팅(226)은 개선된 장치 성능을 위해 바람직한 부가적인 측방향 열 전도도(특히, MgO의 경우)를 제공할 수도 있다.
도 2h에 도시된 구현예가 습기 저항 및 방출 영역의 균일한 코팅의 바람직한 특징을 달성할 수도 있지만, 구현예는 부가적인 처리 단계 및 증착 방법 및 단일의 양극층을 가진 VCSEL을 위해 요구되지 않는 재료를 요구할 수도 있다. 이와 같이, 일부 구현예에서, 이미터(202)의 방출 영역은 금속층(222) 뒤에 증착되는 임의의 두꺼운 등각 코팅을 갖지 않을 수도 있지만, 방출 영역 위에 유전체층(220)을 유지할 수도 있다. 예를 들어, 도 2e 내지 도 2g의 이미터(202)에 도시된 바와 같이, 분리층(224)은 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있다. 오히려, 유전체층(220)(예를 들어, 금속층(222-1) 뒤에 증착됨)만이 방출 영역 위에 존재할 수도 있다. 이 방식으로, 방출 영역 위의 유전체의 두께는 방출 영역에 걸친 유전체의 두께의 변동이 최소화되도록(예를 들어, 이미터(202)의 방출 영역에서 유전체의 영역의 적어도 대략 90%에 걸친 유전체의 두께의 변동이 설계 파장의 대략 2% 미만이도록) 제어될 수 있다. 도 2h는 금속층(222-1b)에 전기적으로 연결된 이미터(202)에 대하여 예시된다. 도 2h의 비등각 코팅(226)은 다른 금속층에 전기적으로 연결된 이미터에, 원하는 경우에, 적용될 수도 있다.
일부 구현예에서, 도 2e에 대하여, (예를 들어, 고습 및/또는 고온으로부터) 부가적인 보호를 제공하기 위해서, 이미터(202)는 위에서 설명된 바와 같이, 방출 영역에서 유전체층(220) 위에 박막 코팅(미도시)을 포함할 수도 있다.
도 2i는 방출 영역 위의 유전체의 두께가 방출 영역에 걸친 유전체의 두께의 변동이 최소화되도록 제어될 수 있는 대안적인 이미터(202)의 단면을 도시한 도면이다.
도 2i에 도시된 바와 같이, 일부 구현예에서, 분리층(224)은 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있지만, 유전체층(220) 및 제2 유전체층(228)은 방출 영역 위에 존재할 수도 있다. 일부 구현예에서, 제2 유전체층(228)은 적어도 방출 영역에서 유전체층(220) 상에 배치될 수도 있다. 일부 구현예에서, 제2 유전체층(228)은 방출 영역에서 유전체층(220)의 부분이 에칭되는 것을 방지하는 에칭-정지층으로서 (예를 들어, 방출 영역에서 유전체층(220)의 부분이 방출 영역으로부터 분리층(224)의 부분의 제거 동안 에칭되지 않도록) 기능한다. 예를 들어, 제2 유전체층(228)은 분리층(224)이 PECVD 증착된 SiN을 포함할 때 분리층(224)의 에칭을 위한 에칭 정지부로서 기능하는 Al2O3층일 수도 있다.
일부 구현예에서, 제2 유전체층(228)은 (예를 들어, 증발을 사용하여 증착된) 비등각 코팅일 수도 있다. 일부 구현예에서, 제2 유전체층(228)은 이미터(202)의 설계 파장의 대략 5% 미만인 두께를 가진 (예를 들어, ALD를 사용하여 증착된) 등각 코팅일 수도 있다. 일부 구현예에서, 제2 유전체층(228)은 금속층(222-1) 뒤에 그리고 금속층(222-2) 앞에 (예를 들어 제1 분리층(224)을 증착하기 전에) 증착될 수도 있다.
여기서, 제2 유전체층(228)이 비등각 코팅 또는 매우 얇은 등각 코팅이기 때문에, 유전체 재료의 두께(예를 들어, 유전체층(220)의 두께 더하기 제2 유전체층(228)의 두께)의 변동은 이미터(202)의 방출 영역에 걸쳐 중요하지 않을 수도 있다. 따라서, 방출 영역 위의 유전체 두께는 최소 변동으로 (예를 들어, 이미터(202)의 방출 영역에서 유전체의 영역의 적어도 대략 90%에 걸친 유전체의 두께의 변동이 설계 파장의 대략 2% 미만이도록) 제어될 수 있다.
도 2i에 추가로 도시된 바와 같이, 제2 유전체층(228)은 일부 경우에서, 이미터(202)의 하나 이상의 다른 표면 상에 존재할 수도 있다. 그러나, 이 표면 상의 제2 유전체층(228)의 존재는 이미터(202)의 성능에 영향을 주지 않을 수도 있다. 일부 구현예에서, (예를 들어, 고습 및/또는 고온으로부터) 부가적인 보호를 제공하기 위해서, 이미터(202)는 위에서 설명된 바와 같이, 방출 영역에서 제2 유전체층(228) 위에 초박막(미도시)을 포함할 수도 있다. 도 2i는 금속층(222-1b)에 전기적으로 연결된 이미터(202)에 대하여 예시된다. 도 2i의 제2 유전체층(228)은 또한 다른 금속층에 전기적으로 연결된 이미터에, 원하는 경우에, 적용될 수도 있다.
일부 구현예에서, 제2 유전체층(228)은 제2 유전체층(228)이 유전체층(220) 상단에 있는 방출 영역에서 제거될 수도 있다. 그래서 최종 장치의 방출 영역은 도 2e의 방출 영역처럼 보인다. 그러나, 제2 유전체층(228)은 분리층(224) 아래와 같이, 다른 구역에 남아 있을 수도 있다.
또 다른 구현예는 에칭-정지층으로서 기능하는 코팅을 갖게 부분적으로 또는 전반적으로 (예를 들어, 제1 금속층(222)의 증착 전에) 유전체층(220)을 구성하기 위한 것이다. 예를 들어, 유전체층(220)은 실리콘 질화물과 같은, 등각 코팅의 하부층 및 분리층(224)(예를 들어, 분리층(224)이 PECVD 증착된 SiN 또는 유사한 재료, 예컨대, 실리콘 산화질화물 또는 실리콘 질화물을 포함할 때)의 에칭을 위해 에칭 정지부로서 기능하는 Al2O3(예를 들어, ALD에 의해 또는 증발에 의해 증착됨)의 상부층을 포함할 수도 있다. 발생된 장치 단면은 도 2e 내지 도 2g에서처럼 보인다. 그러나, 유전체층(220)은 에칭-정지층이 유전체층(220) 내에서 최상부층이 아니라면, 방출 영역에서 더 얇을 수도 있다.
도 2a 내지 도 2i에 도시된 층의 수 및 배열이 실시예로써 제공된다. 실제로, 이미터 어레이(200)는 도 2a에 도시된 것보다, 추가의 이미터(202), 더 적은 이미터(202), 상이한 이미터(202), 상이하게 배열된 이미터(202) 등을 포함할 수도 있다. 유사하게, 이미터(202)는 도 2a 내지 도 2i에 도시된 것보다, 추가의 층, 더 적은 층, 상이한 층, 상이하게 배열된 층, 상이한 두께 또는 상대적인 두께를 가진 층 등을 포함할 수도 있다. 예를 들어, 이미터(202)는 도 2b 내지 도 2i와 연관되어 도시 및 설명된 것과는 상이한 수(예를 들어, 2개, 3개 초과) 및/또는 배열의 금속층(222)을 포함할 수도 있다. 또한, 3개의 금속층(222)이 3개의 양극(201)에 대해 도시되지만, 단일의 층 상에서 일부 연결을 결합하는 것이 또한 가능할 수도 있다. 즉, 일부 구현예에서, 금속층(222)의 수는 양극(201)의 수와 같지 않을 수도 있다(예를 들어, 미만일 수도 있다). 일부 구현예에서, 다수의 양극(201)은 이미터의 동일한 군에 연결될 수도 있다. 부가적으로, 이미터(202)의 층(예를 들어, 하나 이상의 층)의 세트는 이미터(202)의 층의 또 다른 세트에 의해 수행되는 것으로서 설명되는 하나 이상의 기능을 수행할 수도 있다.
도 3a 내지 도 3c는 상단-방출 이미터(202)에 대한 금속층(222)의 부가적인 예시적인 배열의 평면도를 도시한 도면이다. 특히, 분명히 보여주기 위해서, 단일의 금속층(222)만이 예시되지만, 다른 금속층(222)도 도 3a 내지 도 3c 각각과 관련하여 아래에 설명된 바와 같이, 존재할 수도 있다.
도 3a는 이미터(202)에 대한 제1 금속층(222)의 평면도를 도시한 도면이고, 여기서 예시된 제1 금속층(222)은 이미터(202)에 연결되지 않는다. 제1 금속층(222)의 배열을 예시할 목적으로, 제1 금속층(222)만이 도 3a에 도시되지만, 다른 금속층(222)이 제1 금속층(222)의 위 및/또는 아래에 존재할 수도 있다. 도 3a에 도시된 실시예에서, 이미터(202)는 도 3a에서 제1 금속층(222) 위에 있는 또 다른 금속층(222) 상에 접촉된다. 도시된 바와 같이, 제1 금속층(222)은 금속층 부분(222a) 및 금속층(222b)을 포함할 수도 있다. 도 3a에서, 금속층(222a)은 이미터(202)의 접촉층(218) 위의 제1 금속층(222)의 부분이고 그리고 그것은 금속층(222b)으로부터 분리된다. 제1 금속층(222)은 예를 들어, 도 2f의 금속층(222-1)(예를 들어, 금속층 부분(222-1a) 및 금속층(222-1b)을 포함함), 도 2g의 금속층(222-1)(예를 들어, 금속층 부분(222-1a) 및 금속층(222-1b)을 포함함) 또는 도 2g의 금속층(222-2)(예를 들어, 금속층 부분(222-2a) 및 금속층(222-2b)을 포함함)에 해당할 수도 있다.
추가로 도시된 바와 같이, 제1 금속층(222)은 이미터(202)를 둘러싸는 산화 트렌치(230)를 덮을 수도 있다. 추가로 도시된 바와 같이, 금속층(222b)은 분리층(216)의 부분(예를 들어, 도 3a에서 식별된 바와 같이, 분리층(216)의 내측 경계의 외부의 분리층(216)의 부분) 위에 존재할 수도 있다. 일부 구현예에서, 금속층(222b)과 분리층(216)의 내측 경계 간의 측방향 거리는 적어도 대략 0.5㎛일 수도 있다. 또한, 제1 금속층(222)의 부분은 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있다.
도 3b는 이미터(202)에 대한 제2 금속층(222)의 평면도를 도시한 도면이고, 여기서 제2 금속층은 이미터(202)에 연결된다. 제2 금속층(222)의 배열을 예시할 목적으로, 제2 금속층(222)만이 도 3b에 도시되지만, 다른 금속층(222)이 제2 금속층(222)의 위 및/또는 아래에 존재할 수도 있다. 도 3b의 제2 금속층(222)은 예를 들어, 도 2e의 금속층(222-1b), 도 2f의 금속층(222-2b) 또는 도 2g의 금속층(222-3)에 해당할 수도 있다.
제2 금속층(222)이 도 2e의 금속층(222-1b)에 해당할 때, 제2 금속층(222)은 이미터(202)를 둘러싸는 산화 트렌치(230)뿐만 아니라 접촉층(218)의 부분 위에 (예를 들어, 제2 금속층(222b)이 유전체층(220) 내의 비아(미도시)를 통해 접촉층(218)과 접촉하도록) 존재할 수도 있다. 제2 금속층(222)이 도 2f의 금속층(222-2b)에 해당할 때, 제2 금속층(222)은 접촉층(218) 위의 금속층 부분(222-1a)을 덮을 수도 있고 그리고 금속층(222-1b) 위에, 하지만 금속층(222-1b)으로부터 분리되게 존재할 수도 있다. 여기서, 금속층(222-2)은 접촉층(218)에 (금속층 부분(222-1a) 및 유전체층(220) 내의 비아(미도시)를 통해) 연결된다. 제2 금속층(222)이 도 2g의 금속층(222-3)에 해당할 때, 제2 금속층(222)은 금속층 부분(222-2a)(접촉층(218) 위의 금속층 부분(222-1a)을 덮음)을 덮을 수도 있고 그리고 금속층(222-2b) 위에, 하지만 금속층(222-2b)으로부터 분리되게 존재할 수도 있다. 여기서, 금속층(222-3)은 접촉층(218)에 (금속층 부분(222-2a), 금속층 부분(222-1a) 및 유전체층(220) 내의 비아(미도시)를 통해) 연결된다. 또한, 도시된 바와 같이, 제2 금속층(222)의 부분은 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있다.
도 3c는 이미터(202)에 대한 제3 금속층(222)의 평면도를 도시한 도면이고, 여기서 제3 금속층(222)은 이미터(202)에 연결되지 않는다. 제3 금속층(222)의 배열을 예시할 목적으로, 제3층(222)만이 도 3c에 도시되지만, 다른 금속층(222)이 제3 금속층(222)의 위 및/또는 아래에 존재할 수도 있다. 도 3c에 도시된 실시예에서, 이미터(202)는 제3 금속층(222) 아래에 있는 또 다른 금속층(222) 상에 접촉된다. 예를 들어, 도 3c의 제3 금속층(222)은 도 2e의 금속층(222-3), 도 2e의 금속층(222-2b) 또는 도 2f의 금속층(222-3)에 해당할 수도 있다.
도 3c에 도시된 바와 같이, 제3 금속층(222)은 분리층(216)의 부분 및 이미터(202)를 둘러싸는 산화 트렌치(230) 위에 존재할 수도 있다. 일부 구현예에서, 도시된 바와 같이, 제3 금속층(222)은 접촉층(218)의 부분 위에 존재하지 않을 수도 있다. 또한, 제3 금속층(222)의 부분은 이미터(202)의 방출 영역 위에 존재하지 않을 수도 있다.
위에서 나타낸 바와 같이, 도 3a 내지 도 3c는 단지 금속층(222)의 가능한 배열을 예시하기 위한 실시예로써 제공된다. 다른 실시예가 가능하고 그리고 도 3a 내지 도 3c와 관련하여 설명된 것과는 상이할 수도 있다.
일부 구현예에서, 하단-방출 이미터를 포함하는 이미터 어레이는 동일한 다이 영역 상에 이미터의 임의의 분류를 제공하기 위해서(예를 들어, 위에서 설명된 방식과 유사한 방식으로, 임의의 다중-패터닝된 구조형 광이 제공되게 하기 위해서) 다수의 금속층을 포함할 수도 있다.
도 4a 내지 도 4g는 하단 방출되는 이미터(402)를 포함하는 예시적인 이미터 어레이(400)와 연관된 도면이다. 이미터(402)는 이미터의 하단 방출을 행하도록 변화되는 이미터(202)의 구조와 유사할 수도 있다. 예를 들어, 미러 층(214, 210)은 기판층(204)을 통해 하단부 외부로 방출을 허용하도록 상이하게 구성될 수도 있다. 그러나, 유전체층(220)은 구멍 위에 존재하지 않을 수도 있고 그리고 이미터(402)의 금속층(222)은 상이하게 배열될 수도 있다. 더 상세히 도시되는 이미터의 단면은 도 4d 내지 도 4g에 대해 설명될 것이다.
하단-방출 이미터(402)를 가진 이미터 어레이(400)에 대해, 금속층(222)은 레이저 광 출력을 방해하지 않는다(즉, 방출 영역이 이미터(402)의 하단부에 있기 때문에 방출 개구가 이미터(402)의 방출 영역을 방지하게 하도록 금속층(222)이 있을 필요가 없다). 도 4a 내지 도 4d는 상이한 군의 이미터(402)가 다수의 금속층(222)을 통해 각각의 양극(201)에 연결될 수 있는 방식을 예시한다.
도 4a에 도시된 바와 같이, 금속층 부분(222-1a) 및 금속층(222-1b)을 포함하는, 금속층(222-1)이 형성될 수도 있다. 도시된 바와 같이, 금속층(222-1)은 더 높은 금속층(222)에 의해 접촉될 이미터(402) 위의 금속층 부분(222-1a)이 금속층(222-1b)으로부터 분리되도록 개구(링-형상의 개구가 도시됨)를 포함하도록 형성될 수도 있다. 개구는 (양극(201-2) 및 양극(201-3), 각각에 연결될) 이미터(402-2) 및 이미터(402-3)가 양극(201-1)에 연결되는 것을 방지한다. 추가로 도시된 바와 같이, 금속층(222-1b)은 (예를 들어, 각각의 이미터(402-1)와 연관된 접촉층을 통해) 이미터(402-1)(예를 들어, 도 4a에서 점선으로 된 원으로 식별됨)의 군의 각각을 양극(201-1)에 연결한다. 여기서, 양극(201-1)으로부터 미리 결정된 이미터(402-1)로의 전기적 경로는 금속층(222-1b)을 통과한다.
추가로 도시된 바와 같이, 이미터(402)가 하단-방출되기 때문에, 각각의 이미터(402)의 방출 영역은 금속층(222-1b) 또는 금속층 부분(222-1a)에 의해 덮일 수도 있다. 일부 구현예에서, 분리층(미도시)은 금속층(222-1b)을 금속층(222-1b) 뒤에 증착된 금속층으로부터 분리하도록 금속층(222-1b) 상에 증착된다. 일부 구현예에서, 분리층(224)은 이미터의 다른 군과 연관된 이미터(402) 위의 금속층 부분(222-1a) 상에 (예를 들어, 금속층 부분(222-1a)으로의 전기적 경로를 제공하도록) 형성되지 않는다.
도 4b에 도시된 바와 같이, 금속층 부분(222-2a) 및 금속층(222-2b)을 포함하는, 금속층(222-2)이 형성될 수도 있다. 도시된 바와 같이, 금속층(222-2)은 더 높은 금속층(222)에 의해 접촉될 이미터(402) 위의 금속층 부분(222-2a)이 금속층(222-2b)으로부터 분리되도록 개구(링-형상의 개구가 도시됨)를 포함하도록 형성될 수도 있다. 예를 들어, 개구는 (양극(201-3)에 연결될 수도 있는) 이미터(402-3)가 양극(201-2)에 연결되는 것을 방지한다. 추가로 도시된 바와 같이, 금속층(222-2b)은 (예를 들어, 각각의 이미터(402-2)와 연관된 접촉층 및 각각의 이미터 위의 각각의 금속층 부분(222-1a)을 통해) 이미터(402-2)(예를 들어, 도 4b에서 점선으로 된 원으로 식별됨)의 군의 각각을 양극(201-2)에 연결한다. 여기서, 양극(201-2)으로부터 미리 결정된 이미터(402-2)로의 전기적 경로는 미리 결정된 이미터(402-2) 위의 금속층 부분(222-1a) 및 금속층(222-2b)을 통과한다. 양극(201-1)은 (예를 들어, 금속층(222-2) 내의 추가의 개구에 의해) 금속층(222-2)으로부터 전기적으로 절연된다.
추가로 도시된 바와 같이, 이미터(402)가 하단-방출되기 때문에, 각각의 이미터(402)의 방출 영역은 금속층(222-2b) 또는 금속층 부분(222-2a)에 의해 덮일 수도 있다. 일부 구현예에서, 분리층(미도시)은 금속층(222-2b)을 금속층(222-2b) 뒤에 증착된 금속층으로부터 분리하도록 금속층(222-2b) 상에 증착된다. 일부 구현예에서, 분리층(224)은 이미터의 다른 군과 연관된 이미터(402) 위의 금속층 부분(222-2a) 상에 (예를 들어, 금속층 부분(222-2a)을 통한 전기적 경로를 제공하도록) 형성되지 않는다.
도 4c에 도시된 바와 같이, 금속층(222-3)이 형성될 수도 있다. 도시된 바와 같이, 금속층(222-3)은 금속층(222-2b)이 (예를 들어, 각각의 이미터(402-3)와 연관된 접촉층, 각각의 이미터 위의 각각의 금속층 부분(222-1a) 및 각각의 이미터 위의 각각의 금속층 부분(222-2a)을 통해) 이미터(402-3)(예를 들어, 도 4c에서 점선으로 된 원으로 식별됨)의 군의 각각을 양극(201-3)에 연결하도록 형성될 수도 있다. 여기서, 양극(201-3)으로부터 미리 결정된 이미터(402-3)로의 전기적 경로는 금속층(222-3), 미리 결정된 이미터 위의 금속층 부분(222-2a) 및 미리 결정된 이미터(402-2) 위의 금속층 부분(222-1a)을 통과한다. 양극(201-1) 및 양극(201-2)은 (예를 들어, 금속층(222-3) 내의 추가의 개구에 의해) 금속층(222-3)으로부터 전기적으로 절연된다.
추가로 도시된 바와 같이, 이미터(402)가 하단-방출되기 때문에, 각각의 이미터(402)의 방출 영역은 금속층(222-3)에 의해 덮인다. 일부 구현예에서, 분리층(미도시)은 금속층(222-3)을 분리하도록 금속층(222-3) 상에 증착된다.
이 방식으로, 이미터 어레이(400)(예를 들어, VCSEL 어레이)의 다수의 금속층(222)은 임의로 배열된 (별도로 어드레스 가능한) 이미터(402)의 군이 미리 결정된 쌍의 이미터(402) 간의 피치를 증가시킬 필요 없이 동일한 다이 영역 상에 제공되게 할 수도 있다. 또한, 다수의 금속층(222)의 사용은 단일의 금속층을 사용하는 VCSEL 어레이와 비교하여 증가된 제작 능력을 제공할 수도 있고 그리고 전기 저항을 낮출 수도 있다(이에 따라 전기-대-광학 효율을 개선함).
도 4d는 예시적인 하단-방출 이미터 어레이(400)의 예시적인 단면이다. 도 4d에 도시된 바와 같이, 금속층(222) 및 분리층(224)은 이미터(402-2)가 금속층(222-1, 222-2 및 222-3)의 부분에 의해 (예를 들어, 분리층(224) 내의 비아를 통해) 양극(201-2)에 연결되도록 배열될 수 있다. 유사하게, 금속층(222) 및 분리층(224)은 이미터(402-3)가 금속층(222-1, 222-2 및 222-3)의 부분에 의해 (예를 들어, 분리층(224) 및 금속층(222) 내의 비아를 통해) 양극(201-3)에 연결되도록 배열될 수 있다. 또한, 도 4d의 단면에 예시되지 않지만, 금속층(222) 및 분리층(224)은 이미터(402-1)가 금속층(222-1, 222-2 및 222-3)의 부분에 의해 (예를 들어, 분리층(224) 내의 비아를 통해) 양극(201-1)에 연결되도록 배열될 수 있다. 일부 구현예에서, 도시된 바와 같이, 이미터 어레이(400)의 후면층(203)은 이미터(402)(예를 들어, 이미터 어레이(400)의 후면층의 교차된 평행선 무늬의 부분에 의해 식별됨)의 방출 영역 위에 반사-방지 코팅을 포함할 수도 있고 그리고 다른 경우에는 금속성 접촉층을 포함할 수도 있다.
일부 구현예에서, 하단 방출 이미터 어레이(400)의 에피택셜 면 상의 다수의 금속층(222)의 사용은 금속 열 패드가 양극(201)을 단락시키는 일 없이 이미터(402) 위에 배치되게 한다.
상단 방출 VCSEL에 대해 설명된 바와 같이, 금속층의 일부의 부분은 상이한 분류로 증착될 수도 있지만, 동일하게 발생된 전기적 구성을 갖는다. 비슷하게, 이 방식은 하단-방출 이미터(402)의 단면을 도시하는 도 4e 내지 도 4g에 예시된다. 도 4e는 금속층(222-1)에 의해 접촉되는 이미터(402-1)의 예시적인 단면이다. 이 경우에, 단면은 도 4d의 이미터(402-1)와 동일하다. 도 4f는 금속층(222-2)에 의해 접촉되는 이미터(402-2)의 예시적인 단면이고 그리고 도 4g는 금속층(222-3)에 의해 접촉되는 이미터(402-3)의 예시적인 단면이다.
도 4e에 도시된 바와 같이, 이미터(402-1)의 접촉층(218)은 금속층(222-1)에 연결되고, 금속층(222-1)은 양극(201-1)(즉, 이미터(402-1)의 군과 연관되는 양극(201))에 연결될 수 있다. 도 4e에 도시된 바와 같이, 일부 구현예에서, 이미터(402-1)의 금속층(222-1) 및 분리층(224)은 금속층(222-1)이 금속층(222-2) 및 금속층(222-3)으로부터 분리되도록 형성될 수도 있다.
도 4f에 도시된 바와 같이, 이미터(402-2)의 접촉층(218)은 금속층(222-2)에 연결되고, 금속층(222-2)은 양극(201-2)(즉, 이미터(402-2)의 군과 연관되는 양극(201))에 연결될 수 있다. 도 4f에 도시된 바와 같이, 이미터(402-2) 근처에, 금속층(222-1)은 금속층(222-1)이 이미터(402-2)의 접촉층(218) 위에 존재하지 않도록 형성될 수도 있다. 이와 같이 그리고 도 4f에 나타낸 바와 같이, 금속층(222-2)이 형성될 때, 금속층(222-2)은 이미터(402-2)의 접촉층(218)과 접촉한다. 추가로 도시된 바와 같이, 일부 구현예에서, 이미터(402-2)의 분리층(224)은 금속층(222-2)이 금속층(222-1) 및 금속층(222-3)으로부터 분리되도록 형성될 수도 있다.
도 4g에 도시된 바와 같이, 이미터(402-3)의 접촉층(218)은 금속층(222-3)에 연결되고, 금속층(222-3)은 양극(201-3)(즉, 이미터(402-3)의 군과 연관되는 양극(201))에 연결될 수 있다. 도 4g에 도시된 바와 같이, 이미터(402-3) 근처에, 금속층(222-2) 및 금속층(222-1) 둘 다는 금속층(222-2) 및 금속층(222-1)이 이미터(402-3)의 접촉층(218) 위에 존재하지 않도록 형성될 수도 있다. 이와 같이 그리고 도 4g에 나타낸 바와 같이, 금속층(222-3)이 형성될 때, 금속층(222-3)은 이미터(402-3)의 접촉층(218)과 접촉한다. 추가로 도시된 바와 같이, 일부 구현예에서, 이미터(402-3)의 분리층(224)은 금속층(222-3)이 금속층(222-1) 및 금속층(222-3)으로부터 분리되도록 형성될 수도 있다.
도 4a 내지 도 4g에 도시된 이미터 및 층의 수 및 배열이 실시예로써 제공된다. 실제로, 이미터 어레이(400)는 도 4a 내지 도 4g에 도시된 것보다, 추가의 이미터(402), 더 적은 이미터(402), 상이한 이미터(402), 상이하게 배열된 이미터(402) 등을 포함할 수도 있다. 유사하게, 이미터(402)는 도 4a 내지 도 4g에 도시된 것보다, 추가의 층, 더 적은 층, 상이한 층, 상이하게 배열된 층, 상이한 두께 또는 상대적인 두께를 가진 층 등을 포함할 수도 있다. 예를 들어, 이미터(402)는 도 4a 내지 도 4g와 연관되어 도시 및 설명된 것과는 상이한 수(예를 들어, 2개, 3개 초과) 및/또는 배열의 금속층(222)을 포함할 수도 있다. 또한, 3개의 금속층(222)이 3개의 양극(201)에 대해 도시되지만, 단일의 층 상에서 일부 연결을 결합하는 것이 또한 가능할 수도 있다. 즉, 일부 구현예에서, 금속층(222)의 수는 양극(201)의 수와 같지 않을 수도 있다(예를 들어, 미만일 수도 있다). 부가적으로, 이미터(402)의 층(예를 들어, 하나 이상의 층)의 세트는 이미터(402)의 층의 또 다른 세트에 의해 수행되는 것으로서 설명되는 하나 이상의 기능을 수행할 수도 있다.
본 명세서에 설명된 일부 구현예는 이미터의 임의로 배열된 군이 동일한 다이 영역으로부터 (예를 들어, 3D-감지 적용에서의 사용을 위해) 제공되게 하는 다수의 금속층(222)을 포함하는 이미터 어레이(예를 들어, 또한 VCSEL 어레이로서 지칭되는, VCSEL의 어레이)를 제공한다. 일부 구현예에서, 다수의 금속층(222)은 다이 영역의 사용의 효율을 (예를 들어, 다수의 패턴이 동일한 다이 영역에서 디스플레이되게 함으로써) 증가시키고, 이에 따라 (예를 들어, 별개의 다이 영역을 사용하는 것과 비교하여) 다이 비용, 광학기기 비용 및/또는 조립 비용을 낮춘다. 부가적으로, 다수의 금속층(222)을 가진 이미터 어레이(200)는 단일의 금속층을 사용하는 VCSEL 어레이와 비교하여 증가된 제작 능력을 가질 수도 있고 그리고 전기 저항을 낮출 수도 있다(이에 따라 전기-대-광학 효율을 개선함). 또한, 금속층의 구성이 이미터의 군을 획정할 수 있기 때문에, 이미터의 어레이의 에피택셜 성장은 이미터의 군의 구성을 변화시킬 때 변화될 필요가 없을 수도 있다. 즉, 템플레이트 VCSEL 어레이가 성장될 수도 있고 이는 나중에 구조형 광의 패턴 또는 이미터의 상이한 군을 위해 (금속층을 획정함으로써) 구성될 수 있다.
일부 구현예에서, VCSEL 어레이는 기판의 비-에피택셜 면 상에 광을 방출시키도록 제1 VCSEL을 포함할 수도 있다. 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층에 전기적으로 연결될 수도 있다. 제1 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 VCSEL 어레이 위에 실질적으로 형성될 수도 있다. VCSEL 어레이는 기판의 비-에피택셜 면 상에 광을 방출시키도록 제2 VCSEL을 포함할 수도 있다. 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제2 금속층에 전기적으로 연결될 수도 있다. 제2 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층 위에 실질적으로 형성될 수도 있다.
일부 구현예에서, VCSEL 어레이는 기판의 비-에피택셜 면 상에 광을 방출시키도록 제1 VCSEL을 포함할 수도 있다. 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층에 전기적으로 연결된다. 제1 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 VCSEL 어레이 위에 실질적으로 형성될 수도 있다. 제1 금속층은 VCSEL 어레이의 VCSEL을 위한 방출 개구를 포함할 수도 있다. VCSEL 어레이는 기판의 에피택셜 면 상에 광을 방출시키도록 제2 VCSEL을 포함할 수도 있다. 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제2 금속층에 전기적으로 연결될 수도 있다. 제2 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층 위에 실질적으로 형성될 수도 있다. 제2 금속층은 VCSEL 어레이의 VCSEL을 위한 방출 개구를 포함할 수도 있다.
일부 구현예에서, VCSEL 어레이는 기판의 방출면 상에 광을 방출시키도록 제1 VCSEL을 포함할 수도 있다. 기판의 방출면은 기판의 에피택셜 면(예를 들어, 예를 들어, VCSEL 어레이의 VCSEL이 상단-방출 VCSEL일 때 기판의 상단면 또는 정면) 또는 기판의 비-에피택셜 면(예를 들어, VCSEL 어레이의 VCSEL이 하단-방출 VCSEL일 때 기판의 후면)일 수도 있다. 제1 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층에 전기적으로 연결될 수도 있다. 제1 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 VCSEL 어레이 위에 실질적으로 형성될 수도 있다. VCSEL 어레이는 기판의 방출면 상에 광을 방출시키도록 제2 VCSEL을 포함할 수도 있다. 제2 VCSEL의 접촉부는 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제2 금속층에 전기적으로 연결될 수도 있다. 제2 금속층은 기판의 에피택셜 면 상에 있을 수도 있고 그리고 제1 금속층 위에 실질적으로 형성될 수도 있다. 일부 구현예에서, 기판의 방출면이 기판의 에피택셜 면일 때, 제1 금속층 및 제2 금속층은 제1 VCSEL 및 제2 VCSEL을 위한 방출 개구를 포함할 수도 있다.
앞서 말한 개시내용이 예시 및 설명을 제공하지만, 총망라하도록 그리고 구현예를 개시된 정확한 형태로 제한하도록 의도되지 않는다. 수정 및 변형이 위의 개시내용에 비추어 가능하거나 또는 구현예의 실행으로부터 획득될 수도 있다.
피처의 특정한 조합이 청구항에 언급되고/되거나 명세서에 개시되지만, 이 조합은 가능한 구현예의 개시내용을 제한하고자 의도되지 않는다. 실제로, 이 피처 중 대다수는 특별히 청구항에 언급되고/되거나 명세서에 개시되지 않은 방식으로 조합될 수도 있다. 이하에 나열된 각각의 종속항이 단 하나의 청구항에 직접적으로 따를 수도 있지만, 가능한 구현예의 개시내용은 청구항 세트 내의 모든 다른 청구항과 조합하여 각각의 종속항을 포함한다.
본 명세서에 사용되는 구성요소, 행위 또는 명령은 달리 이와 같이 분명히 설명되지 않는 한 중요하거나 본질적인 것으로서 해석되어서는 안 된다. 또한, 본 명세서에서 사용될 때, 단수표현은 하나 이상의 항목을 포함하는 것으로 의도되고 그리고 "하나 이상"과 교환 가능하게 사용될 수도 있다. 또한, 본 명세서에서 사용될 때, 용어 "세트"는 하나 이상의 항목(예를 들어, 관련된 항목, 비관련된 항목, 관련된 항목과 비관련된 항목의 조합 등)을 포함하는 것으로 의도되고 그리고 "하나 이상"과 교환 가능하게 사용될 수도 있다. 단 하나의 항목을 의도하는 경우에, 용어 "하나" 또는 유사한 언어가 사용된다. 또한, 본 명세서에서 사용될 때, 용어 "갖는", "구비하는" 등은 개방형 용어인 것으로 의도된다. 또한, 어구 "기초하여"는 달리 명확히 언급되지 않는 한 "적어도 부분적으로 기초하여"를 의미하는 것으로 의도된다.

Claims (20)

  1. 광학 장치로서,
    설계 파장을 가진 수직-공동부 표면-방출 레이저(vertical-cavity surface-emitting laser: VCSEL)의 어레이로서, 각각의 VCSEL은 방출 영역을 갖는, 상기 VCSEL의 어레이;
    상기 어레이를 실질적으로 덮고, 각각의 방출 영역을 위한 개구를 포함하는, 제1 금속층;
    상기 제1 금속층을 실질적으로 덮는 제2 금속층;
    상기 제1 금속층과 상기 제2 금속층 간의 전기 절연층으로서,
    상기 제1 금속층의 부분과 상기 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 상기 전기 절연층; 및
    각각의 VCSEL의 상기 방출 영역 위에 배치된 유전체로서,
    상기 각각의 방출 영역 위의 상기 유전체는 두께 및 면적을 갖고,
    상기 유전체의 상기 면적의 적어도 대략 90%에 걸친 상기 유전체의 두께의 변동은 상기 설계 파장의 대략 2% 미만이고, 그리고
    각각의 VCSEL의 상기 방출 영역 둘레의 적어도 상기 제1 금속층에 의해 형성된 우물의 깊이는 상기 방출 영역의 폭의 적어도 대략 10%와 같은, 상기 유전체를 포함하는, 광학 장치.
  2. 제1항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 비등각 코팅을 포함하는, 광학 장치.
  3. 제1항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 등각 코팅의 부분을 포함하고,
    상기 등각 코팅은 상기 VCSEL의 어레이를 실질적으로 덮고 그리고 상기 VCSEL의 어레이에서 VCSEL의 전기적 접촉부와 상기 제1 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 광학 장치.
  4. 제3항에 있어서, 상기 등각 코팅은 제1 유전체 코팅이고 그리고 상기 각각의 방출 영역 위의 상기 유전체는 상기 제1 유전체 코팅 상의 제2 유전체 코팅을 더 포함하는, 광학 장치.
  5. 제4항에 있어서, 상기 제2 유전체 코팅은 비등각 코팅인, 광학 장치.
  6. 제4항에 있어서, 상기 제2 유전체 코팅은 상기 설계 파장의 대략 5% 미만인 두께를 가진 등각 코팅인, 광학 장치.
  7. 제1항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 박막 코팅을 포함하는, 광학 장치.
  8. 제1항에 있어서,
    상기 제2 금속층을 실질적으로 덮는 제3 금속층, 및
    상기 제2 금속층과 상기 제3 금속층 간의 전기 절연층으로서,
    상기 제2 금속층의 부분과 상기 제3 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 상기 제2 금속층과 상기 제3 금속층 간의 상기 전기 절연층을 더 포함하는, 광학 장치.
  9. 제1항에 있어서, 상기 제1 금속층 또는 상기 제2 금속층 중 적어도 하나는 양극층인, 광학 장치.
  10. 제1항에 있어서, 상기 제1 금속층 또는 상기 제2 금속층 중 적어도 하나는 음극층인, 광학 장치.
  11. 제1항에 있어서, 상기 VCSEL의 어레이는 다중-패터닝된 구조형 광을 제공하기 위한 것인, 광학 장치.
  12. 제1항에 있어서, 상기 VCSEL의 어레이는 3D-감지 적용과 연관되는, 광학 장치.
  13. 이미터 어레이로서,
    이미터의 세트를 포함하고 설계 파장을 가진 이미터 어레이로서,
    상기 이미터의 세트의 각각은 각각의 방출 영역을 가진, 상기 이미터 어레이;
    제1 금속층으로서,
    상기 제1 금속층은 상기 이미터 어레이를 실질적으로 덮고, 그리고
    상기 각각의 방출 영역을 위한 개구를 포함하는, 상기 제1 금속층;
    제2 금속층으로서,
    상기 제1 금속층을 실질적으로 덮는, 상기 제2 금속층;
    전기 절연층으로서,
    상기 전기 절연층은 상기 제1 금속층과 상기 제2 금속층 간에 있고, 그리고
    상기 제1 금속층의 부분과 상기 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 상기 전기 절연층; 및
    상기 각각의 방출 영역 위의 유전체로서,
    상기 각각의 방출 영역 위의 상기 유전체는 설계 파장의 대략 2% 미만인 상기 유전체의 면적의 적어도 대략 90%에 걸쳐 두께의 변동을 갖고, 그리고
    상기 방출 영역 둘레의 적어도 상기 제1 금속층에 의해 형성된 우물의 깊이는 상기 방출 영역의 폭의 적어도 대략 10%와 같은, 상기 유전체를 포함하는, 이미터 어레이.
  14. 제13항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 비등각 코팅을 포함하는, 이미터 어레이.
  15. 제13항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 등각 코팅의 부분을 포함하고,
    상기 등각 코팅은 상기 이미터 어레이를 실질적으로 덮고 그리고 상기 이미터의 세트의 전기적 접촉부와 상기 제1 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 이미터 어레이.
  16. 제15항에 있어서, 상기 등각 코팅은 제1 유전체 코팅이고 그리고 상기 각각의 방출 영역 위의 상기 유전체는 상기 제1 유전체 코팅 상의 제2 유전체 코팅을 더 포함하는, 이미터 어레이.
  17. 제16항에 있어서, 상기 제2 유전체 코팅은 비등각 코팅이거나 또는 상기 설계 파장의 대략 5% 미만인 두께를 가진 등각 코팅인, 이미터 어레이.
  18. 제13항에 있어서, 상기 각각의 방출 영역 위의 상기 유전체는 박막 코팅을 포함하는, 이미터 어레이.
  19. 제13항에 있어서,
    상기 제2 금속층을 실질적으로 덮는 제3 금속층, 및
    상기 제2 금속층과 상기 제3 금속층 간의 전기 절연층으로서,
    상기 제2 금속층의 부분과 상기 제3 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하는, 상기 제2 금속층과 상기 제3 금속층 간의 상기 전기 절연층을 더 포함하는, 이미터 어레이.
  20. 수직-공동부 표면-방출 레이저(VCSEL)로서,
    상기 VCSEL의 방출 영역을 위한 개구를 포함하는 제1 금속층;
    상기 제1 금속층을 실질적으로 덮는 제2 금속층;
    상기 제1 금속층과 상기 제2 금속층 간의 전기 절연층으로서,
    상기 전기 절연층은,
    상기 제1 금속층의 부분과 상기 제2 금속층의 부분을 전기적으로 연결하기 위한 비아를 포함하거나, 또는
    상기 제1 금속층의 부분을 상기 제2 금속층의 부분으로부터 분리시키는, 상기 전기 절연층; 및
    상기 방출 영역 위에 배치된 유전체로서,
    상기 방출 영역 위의 유전체는 두께 및 면적을 갖고,
    상기 유전체의 상기 면적의 적어도 대략 90%에 걸친 상기 두께의 변동은 상기 VCSEL과 연관된 설계 파장의 대략 2% 미만이고, 그리고
    상기 방출 영역 둘레의 적어도 상기 제1 금속층에 의해 형성된 우물의 깊이는 상기 방출 영역의 폭의 적어도 대략 10%와 같은, 상기 유전체를 포함하는, 수직-공동부 표면-방출 레이저(VCSEL).
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