KR20190031313A - 통합 메모리 디바이스 및 이를 동작시키는 방법 - Google Patents

통합 메모리 디바이스 및 이를 동작시키는 방법 Download PDF

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게리 에프. 더번윅
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Abstract

집적 회로 메모리는 판독 사이클의 판독 감지 부분의 일 부분 또는 모두 동안 플로팅하지 않는 비트 라인에 연결된 메모리 셀을 포함한다. 메모리 셀은 데이터 저장 디바이스를 포함한다. 데이터 저장 디바이스는 메모리 셀의 특정 데이터 상태에 대응하는 비트 라인 상에 전하를 둘 수 있는 강유전성 커패시터, 선형 커패시터, 플로팅 게이트 트랜지스터, 자기 디바이스, 저항성 디바이스 또는 다른 유형의 데이터 저장 디바이스일 수 있다. 비트 라인 및 참조 비트 라인은 차동 증폭기에 연결되며 특정 전압들로 프리차징된다. 바람직하게는, 자기-무효화 감지 증폭기 회로는 비트 라인들 상에서 부가적인 전하를 인가함으로써 감지 증폭기 오프셋을 보상하는 비트 라인들에 연결된다. 대안적으로, 전하 소스들은 판독 사이클 동안 비트 라인 상에서 부가적인 전하를 제공하기 위해 비트 라인들에 연결될 수 있다. 본 발명에 따른 메모리 셀은 참조 비트 라인에 대한 참조 셀을 제공하도록 구성될 수 있다.

Description

통합 메모리 디바이스 및 이를 동작시키는 방법
본 발명은 집적 회로 디바이스들 및 그것의 동작 방법들에 관한 것이며, 보다 특히 비트 라인들을 따라 메모리 셀의 데이터 상태를 감지하는 집적 회로 메모리 디바이스들 및 그것의 동작 방법들에 관한 것이지만, 그 범위는 본 발명의 특징들을 사용할 수 있는 임의의 메모리 셀들 및 메모리 어레이들에 적용한다. 메모리 디바이스는 반도체 메모리 칩, 내장된 메모리 어레이 또는 메모리 매크로일 수 있지만 또한 다른 것들 중에서, 데이터 또는 정보의 로직 상태들을 저장할 수 있는 임의의 래치들일 수 있다.
집적 회로 메모리 디바이스들은 다른 것들 중에서, 개인 컴퓨터들, 랩탑 컴퓨터들, 태블릿들, 휴대 전화들, 데이터 서버들, 디지털 카메라들 및 비디오 레코더들을 포함한 매우 다양한 전자 디바이스들에 정보를 저장하기 위해 사용된다. 예를 들면, 집적 회로 메모리 디바이스는 마이크로프로세서 또는 유사한 데이터 프로세싱 디바이스에 의한 검색 및 프로세싱을 위해 데이터를 저장하기 위해 사용될 수 있다. 메모리 디바이스에 저장된 데이터를 판독하기 위해, 마이크로프로세서는 통상적으로 집적 회로 디바이스의 어드레스 입력으로 메모리 어드레스를 공급하며, 예로서 마이크로프로세서 및 메모리 디바이스가 연결되는 어드레스 버스를 구동한다. 마이크로프로세서 및 메모리 디바이스는 동일한 실리콘 칩 상에 또는 별개의 실리콘 칩들 상에 있을 수 있다. 이에 응답하여, 메모리 디바이스는 출력 포트에서 원하는 메모리 위치에 저장된 데이터를 생성한다. 내부적으로, 메모리 디바이스는 메모리 어드레스를 취하고, 적절한 메모리 위치들을 액세스하고, 메모리 셀들의 로직 상태들을 판독하며 그 후 정보를 출력 포트로 라우팅하는 회로를 가져야 한다.
메모리 어레이는 통상적으로 하나의 방향으로 구동하는 복수의 워드 라인들 및 워드 라인들에 직교하여 구동하는 복수의 비트 라인들을 가져서, 각각의 메모리 셀이 특정 워드 라인 및 특정 비트 라인에 의해 어드레싱되도록 허용한다. 판독 동작 동안, 신호는 데이터 저장 디바이스에 의해 비트 라인 상에서 발생되며 이 신호는 판독 데이터가 출력 포트로 라우팅되기 전에 비트 라인에 연결된 감지 증폭기에 의해 판독된다.
집적 회로 메모리들에 대한 주요 목표는 비트당 비용이 가장 낮을 것이며 단일 실리콘 칩 상에서의 메모리 용량 또는 밀도가 가장 높도록 최소 메모리 셀 크기를 사용하는 것이다. 문제는 종래의 메모리 설계들에 의해 달성 가능한 판독 신호 마진이 사용될 수 있는 최소 크기 메모리 저장 디바이스를 제한하며 그러므로 최소 메모리 셀 크기를 제한한다는 것이다.
판독 신호 마진은 통상적인 메모리 설계들에서 두 개의 중요한 이슈들에 의해 제한된다. 첫 번째로, 제조 프로세스 변화들 때문에, 비트 라인들을 따라 메모리 셀들의 데이터 상태들을 판독하는 통상적인 래칭 감지 증폭기 회로들은 비트 라인들 상에서의 매우 작은 신호 차이들을 신뢰 가능하게 검출하기 위한 이들 감지 증폭기들의 능력을 제한하는 변수 소위 오프셋들을 가진다. 두 번째로, 전하 저장 커패시터들 상에 데이터를 저장하는 메모리들이 판독 사이클의 감지 부분에 대해 플로팅 비트 라인들을 사용할 때, 커패시터 분압기 효과는 판독 신호 마진을 감소시킨다.
종래의 선행 기술의 메모리들의 판독 사이클은 두 개의 필요한 단계들을 포함한다. 첫 번째로, 비트 라인들은 미리 결정된 전압, 통상적으로 흔히 Vss로 불리우는 접지 전위로 프리차징된다. 두 번째로, 전하는 메모리 셀들과 비트 라인들 사이에서 전달된다. 메모리 셀에 의해 비트 라인 상에 증착된 전하의 양은 메모리 셀이 이전에 로직 "1" 또는 로직 "0" 상태에서 프로그램되었는지를 결정한다. 전하 저장 커패시터들을 포함하는 메모리 셀들에 대해, 통상적으로 비트 라인들은 이들 두 개의 단계들 사이에서 플로팅하며, 이는 그것들이 단지 주변 회로 노드들에 용량성 결합된다는 것을 의미한다. 이러한 2단계 판독 프로세스는 그 외 달성 가능할 수 있는 판독 신호 세기를 제한한다.
제 1 이슈에 대해서, 감지 증폭기는 활성 입력 및 기준 입력을 가진다. 감지 증폭기는 가능한 최소 비트 라인 신호들을 검출하기 위해 활성 및 기준 입력들에 대하여 가능한 대칭으로 설계되고 물리적으로 배치되어야 한다. 감지 증폭기들의 동작에서 대칭의 부족은 흔히 감지 증폭기가 하나의 데이터 상태 또는 다른 것을 판독하는 것을 원하게 하는 감지 증폭기 오프셋으로서 불리우는 것에 의해 종종 특성화된다.
반도체 산업은 가능한 적은 오프셋을 가진 래칭 감지 증폭기들을 설계하는데 상당한 노력을 들여왔다. 그러나, 레티클 정렬 정확성들을 포함한 제조 프로세스 변화들은 오프셋이 달라지며 이들 감지 증폭기들이 얼마나 잘 수행할 수 있는지를 제한하게 한다. 이들 변화들은 실리콘의 동일한 칩의 상이한 부분들 상에서의 회로들뿐만 아니라 실리콘의 상이한 칩들 및 실리콘의 상이한 제조 로트들 상에서의 회로들에 영향을 줄 수 있어서, 감지 증폭기들의 불-균일한 거동을 제공한다. 감지 증폭기 오프셋은 비트 라인들이 판독 사이클의 감지 부분 동안 플로팅하는지 여부에 관계없이 비트 라인들을 사용하는 사실상 모든 유형의 집적 회로 메모리에 영향을 준다. 감지 증폭기 오프셋은 이 기술분야의 숙련자들에게 잘 알려져 있다.
제 2 이슈에 대해서, 전하 저장 커패시터들 상에 데이터를 저장하며 판독 감지 동작을 위해 플로팅 비트 라인들을 사용하는 두 개의 공통적인 유형들의 집적 회로 메모리들은 데이터가 커패시터들 상에 저장된 전하에 의해 유지되는 동적 랜덤 액세스 메모리들(DRAM들) 및 데이터가 강유전성 커패시터들 내에서 분극 필드의 방향에 의해 유지되는 강유전성 랜덤 액세스 메모리들(FRAM들)이다. DRAM 전하 저장 커패시터는 때때로 그것을 강유전성 커패시터로부터 구별하기 위해 선형 커패시터로서 불리우지만, DRAM 전하 저장 커패시터는 몇몇 비-선형 특성들을 가질 수 있다.
DRAM들은 전력이 메모리에 인가된 채로 있을지라도 데이터가 손실되기 때문에 규칙적인 짧은 간격들(통상적으로 100 밀리초 미만의 리프레시 시간)로 메모리에서 리프레싱되어야 한다. FRAM들은 강유전성 커패시터 내에서의 분극 필드가 남아있기 때문에 전력이 제거될 때에도 데이터가 남아있다는 점에서 비휘발성이다. 통상적인 DRAM들 및 FRAM들은 메모리 셀에서의 로직 상태가 판독 동작 동안 손실된다는 파괴적 의미인 판독 사이클들을 가진다. 이 경우에, 메모리 셀에서의 데이터는, 종종 판독 사이클의 복원 또는 재기록 부분으로 불리우는, 판독 사이클의 끝에서 교체된다.
DRAM들 및 FRAM들의 통상적인 동작은 판독 감지 동작을 위해 플로팅 비트 라인의 정전 용량과 직렬로 구성된 전하 저장 커패시터를 가진다. DRAM 커패시터 또는 FRAM 강유전성 커패시터로부터의 전하는 전하 저장 커패시터의 정전용량과 비트 라인 정전용량 사이에서 공유한다. 이러한 전하 공유는 비트 라인 상에서 획득 가능한 판독 신호 세기를 감소시킨다. FRAM의 경우에, 직렬 정전용량 효과는 또한 강유전성 커패시터에 걸쳐 인가될 수 있는 스위칭 전압의 크기를 제한한다.
커패시터 분압기 효과가 통상적인 FRAM에서 판독 신호 감쇠 및 스위칭 전압의 크기 양쪽 모두에 영향을 주기 때문에, 통상적인 FRAM의 동작을 검토하는 것이 유용하다. 도 1은 n-채널 구현을 위한 종래 기술에 따른 통상적인 FRAM의 구성의 개략도를 도시한다. 단순성을 위해, n-채널 트랜지스터 구현 및 IT/IC 메모리 셀들에 기초한 개략도들이 현재 특허에서 도시된다. 개략도들은 n-채널 트랜지스터들 대신에 p-채널 트랜지스터들을 사용하여 구현될 수 있다는 것이 이 기술분야의 숙련자에게 명백하다. 동일한 드라이브에 대해, p-채널 워드 라인 트랜지스터들은 더 커서 비트 라인에 보다 많은 정전용량을 부가하지만 전리 방사선 후 누설 전류에서의 증가를 보여주는 n-채널 트랜지스터들이 메모리 어레이에서 사용되지 않기 때문에 방사선 경화 회로들과 같은 특정한 애플리케이션들에서 이점들을 가질 수 있다. n-채널로부터 p-채널로 회로들을 변환하는 것은 이 기술분야의 숙련자에게 간단하다. DRAM은 강유전성 커패시터(22)가 선형 커패시터에 의해 교체되며 판독 사이클의 감지 부분을 위해 선형 DRAM 커패시터의 전극(29)이 통상적으로 접지 전위(Vss)에 있다는 점을 제외하고 도 1에 도시된 회로와 유사하다. 접지 전위(Vss) 및 전력 공급 전압(Vdd)은 통상적으로 전력 공급 레일들로 불리운다.
통상적인 FRAM은 워드 라인(28)에 평행하여 구동되는 판 라인(32)을 갖지만, 몇몇 경우들에서 판 라인(32)은 비트 라인(30)에 평행하여 구동할 수 있다. 강유전성 커패시터(22)의 일 전극(29)은 전압이 변경될 수 있는 판 라인(32)에 연결된다. 강유전성 커패시터(22)의 반대 전극(27)은 메모리 셀이 판독 동작을 위해 선택될 때 워드 라인 트랜지스터(25)를 통해 비트 라인(30)에 연결된다. 강유전성 메모리 셀은 강유전성 커패시터(22) 및 워드 라인 트랜지스터(25)로 이루어진다. 강유전성 메모리 커패시터(22)는 메모리 셀의 로직 상태를 판독하기 위해 비트 라인 기생 정전용량(23)과 직렬로 있다. 비트 라인 정전용량(23)은 실제로 비트 라인의 길이를 따라 분배되지만 명료성을 위해 그것은 도 1에서 집중 정전용량으로서 도시된다. 판독 사이클의 감지 부분에 대해, 비트 라인(30)은 플로팅하며, 이는 그것이 단지 이웃 노드들에 용량성 결합된다는 것을 의미한다.
통상적으로, FRAM 메모리 셀의 로직 상태는, 이 기술분야의 숙련자에게 익숙한 바와 같이, 강유전성 메모리 커패시터(22) 내에서 분극 필드의 두 개의 방향들 중 하나에 의해 저장된다. 두 개의 상이한 분극 방향들은 강유전성 커패시터(22)로 프로그램될 수 있으며, 하나는 충분한 양의 전기 전압이 판 라인(32)으로부터 비트 라인(30)으로 인가될 때 발생하며 다른 하나는 충분한 양의 전기 전압이 비트 라인(30)으로부터 판 라인(32)으로 인가될 때 발생한다. 뒤이은 판독 동작을 위해, 온인 워드 라인 트랜지스터(25)를 가진 판 라인 및 플로팅하는 비트 라인(30) 상에서 강유전성 커패시터(22)에 인가된다면, 강유전성 커패시터(22)에서의 분극 방향은 로직 상태 "1" 또는 로직 상태 "0"이 이전에 강유전성 커패시터(22)로 기록되었는지에 의존하여 반대 분극 방향으로 스위칭하거나(통상적으로 반대 상태로 불리우는) 또는 동일한 방향에 남아있을 것이다(통상적으로 동일한 상태로 불리우는). 양쪽 분극 경우들 모두에서, 강유전성 커패시터(22)의 선형 정전용량으로 인해 강유전성 커패시터(22) 밖에서 플로팅 비트 라인(30)으로 흐를 선형 전하가 있다. 이러한 선형 전하는 로직 상태들("1" 또는 "0")에 대해 동일할 것이다. 그러나, 강유전성 커패시터(22)의 분극이 판독 사이클의 감지 부분 동안 반대 상태로 스위칭하면, 통상적으로 스위칭 전하로 불리우는, 부가적인 전하가 플로팅 비트 라인(30)으로 흘러서 플로팅 비트 라인(30) 상에서 발생된 전압이 단지 선형 전하만이 비트 라인(30)으로 흐르는 경우보다 더 높도록 한다. 판독 사이클의 감지 부분 동안 저장된 로직 상태("1" 또는 "0")에 대한 비트 라인(30) 상에서의 전압의 차이는 비트 라인(30)에 연결되며 판독 사이클 동안 미리 결정된 시간에 동력을 공급받은 래칭 감지 증폭기에 의해 로직 상태 "1"이 로직 상태 "0"으로부터 구별되도록 허용한다. 감지 증폭기들의 설계 및 동작은 이 기술분야의 숙련자에게 잘 알려져 있다. 이러한 FRAM 판독은 파괴적이기 때문에, 데이터는 판 라인(32)이 전압에서 사이클링되는 동안 비트 라인(30) 상에서 적절한 전압을 제공하는 감지 증폭기를 갖고 판독 사이클의 끝에서 강유전성 메모리 커패시터(22)로 재기록된다.
판독 사이클의 감지 부분 동안 판독 사이클 타이밍 및 동작은 이 기술분야의 숙련자에게 잘 알려져 있다. 본 발명을 위해, 판독 사이클의 감지 부분은 비트 라인(30)의 프리차징(통상적으로 접지 전위(Vss)로)이 트랜지스터(24)를 사용하여 완료될 때와 래칭 감지 증폭기가 데이터를 래칭하기 위해 동력을 공급받는 시간 사이에서의 시간으로서 정의된다.
판독 사이클의 감지 부분의 처음에, 감지 증폭기는 동력을 공급받지 않는다. 비트 라인(30)은 트랜지스터(24)를 턴 온함으로써 접지 전위로 프리차징된다. 트랜지스터(24)는 그 후 턴 오프되어 비트 라인(30)이 플로팅하도록 허용한다. 트랜지스터(25)는 턴 온되어, 플로팅 비트 라인(30)에 강유전성 커패시터(22)의 전극(27)을 연결한다. 강유전성 커패시터(22)의 분극 상태를 스위칭하기에 충분한 전압은 그 후 판 라인(32)에 인가된다. 판 라인(32) 상에서의 전압이 증가됨에 따라, 판독 사이클의 감지 부분 동안 비트 라인(30)이 올라가는 전압은 강유전성 커패시터(22)에서 이전에 설정된 분극의 방향 및 강유전성 커패시터(22)의 분극 방향이 스위칭하는지에 의존한다. 비트 라인(30) 상에서의 전압이 여전히 전력 공급 전압 미만인 미리 결정된 양의 시간 후, 비트 라인(30)에 연결된 래칭 감지 증폭기는 메모리 셀의 데이터 상태를 래칭하기 위해 동력을 공급받으며, 메모리의 출력 포트로 향해질 데이터의 준비로 판독 사이클의 감지 부분을 완료한다.
문제는 플로팅 비트 라인(30)에 대해, 강유전성 커패시터(22) 및 비트 라인 기생 정전용량(23)이, 판독 사이클의 감지 부분 동안, 통상적으로 커패시터 분압기로 알려진, 직렬 전기 회로 구성에 있다는 것이다. 전압이 판독 사이클의 감지 부분 동안 강유전성 커패시터(22)의 판 라인(32)에 인가될 때, 전압은 강유전성 커패시터(22) 및 비트 라인 정전용량(23) 사이에서 나뉘며, 그에 의해 강유전성 커패시터(22)의 분극 방향의 적절한 스위칭을 야기하기 위해 이용 가능한 전압의 양을 감소시킨다. 이것은 보다 적은 판독 신호 진폭 및 마진을 야기할 수 있다. 강유전성 커패시터(22)에 걸친 스위칭 전압에 대하여, 이러한 커패시터 분압기 효과는 보다 작은 비트 라인 정전용량(23)을 가진 보다 짧은 비트 라인(30)에 대해 더 심각해진다. 그러므로, 커패시터 부할기 효과는 그것의 분극 방향이 스위칭하게 하기 위한 강유전성 커패시터(22)에 걸친 전압이 부적절할 수 있기 때문에 사용될 수 있는 최소 비트 라인 정전용량(23)을 제한한다.
반대로, 판독 사이클의 감지 부분 동안 강유전성 커패시터(22)에 걸친 이러한 스위칭 전압 감소의 효과를 감소시키기 위해, 보다 많은 정전용량(23)을 가진 비트 라인(30)이 사용될 수 있다. 그러나, 비트 라인(30) 상에서의 보다 높은 정전용량(23)은 커패시터 분압기 효과 때문에 판독 신호(비트 라인(30) 상에서 발생된 전압)를 감쇠시키며, 감지 증폭기에 의해 신뢰 가능하게 구별될 로직 상태 "1" 및 로직 상태 "0" 사이에서 비트 라인(30) 상에서의 부적절한 전압 차를 야기한다. 따라서 비트 라인 정전용량(23) 대 강유전성 커패시터(22)의 선형 정전용량의 비에 의해 결정된 이러한 종래의 FRAM의 설계에서 심각한 트레이드 오프가 있다. 이러한 트레이드 오프는 사용될 수 있는 최소 면적 강유전성 커패시터(22), 사용될 수 있는 최소 크기 메모리 셀 및 FRAM 기술을 보다 작은 기술 노드들로 스케일링하기 위한 능력을 제한한다. 이들 인자들은 통상적인 FRAM의 비트당 비용을 증가시킨다.
DRAM에 대하여, 비트 라인 상에서의 보다 높은 정전용량은 판독 신호가 FRAM의 것과 유사하게 감쇠되게 한다. 그러나, DRAM 메모리 커패시터는 전압을 판 라인에 인가함으로써 스위칭할 필요가 없으며, 따라서 DRAM은 스위칭 전압 이슈를 갖지 않는다.
도 2는 비트 라인 대 강유전성 메모리 저장 커패시터 정전용량 비의 함수로서 판독 신호 세기 및 스위칭 신호 세기를 보여줌으로써 커패시터 분압기 트레이드-오프를 요약한다. 이러한 비에 대해, 강유전성 커패시터의 정전용량은 강유전성 커패시터의 선형 정전용량이다. 예를 들면, 오늘날의 FRAM 설계들을 대표할 수 있는 5 대 1 비트 라인 정전용량 대 셀 정전용량 비에 대해, 스위칭 전압은 전력 공급 전압의 80%보다 클 수 있지만, 판독 신호 세기는 5배 이상(20% 미만 판독 신호 세기) 감소된다. 1 대 1 비트 라인 정전용량 대 셀 정전용량 비에 대해, 판독 신호 세기는 50%의 보다 적은 양만큼 감소되지만, 스위칭 전압은 2의 보다 큰 배수만큼 감소된다.
이들 신호 세기 문제들 때문에, FRAM들은 통상적으로 각각의 메모리 셀에 대해 도 1에 도시된 회로들의 쌍을 사용한다. 이것은 종종 2 트랜지스터, 2 커패시터(2T/2C) 메모리 셀로서 불리운다. 하나의 회로는 래칭 감지 증폭기의 일 측면으로 가며 다른 회로는 래칭 감지 증폭기의 기준 측면으로 간다. 2개의 강유전성 커패시터들 중 하나는 하나의 분극 방향으로 프로그램되며 다른 강유전성 커패시터는 감지 증폭기로 보다 강한 차동 신호를 제공하기 위해 반대 분극 방향으로 프로그램된다. 판독 사이클의 감지 부분 동안, 강유전성 커패시터들 중 하나의 분극 방향은 스위칭하며(반대 상태) 다른 강유전성 커패시터의 분극 방향은 스위칭하지 않는다(동일한 상태). 판독 사이클의 감지 부분 동안 두 개의 플로팅 비트 라인들 상에서 발생된 전압 차는 판독 동작 동안 미리 결정된 시간에 동력을 공급받은 래칭 감지 증폭기에 의해 감지된다. 분극 방향을 스위칭하는 두 개의 커패시터들 중 어떤 것이 2T/2C 메모리 셀의 로직 상태가 "1" 또는 "0"인지를 결정한다.
2T/2C 메모리 셀들은 단일 강유전성 커패시터를 이용하는 메모리 셀들의 크기의 대략 두 배이다. 이들 후자의 유형들의 메모리 셀들은 통상적으로 1T/1C 메모리 셀들로 불리우지만, 산업은 로직 상태 "1"이 로직 상태 "0"으로부터 신뢰 가능하게 구별되도록 허용하는 감지 증폭기 기준 신호를 개발하는데 힘든 시간을 보내왔다. 이러한 어려움은 비트 라인들 상에서의 낮은 판독 신호 세기 및 감지 증폭기 오프셋 때문에 발생한다. 또한, 절대 비트 라인 전압들은 판독 사이클의 감지 부분 동안 시간에 따라 및 시간에 걸친 강유전성 커패시터들의 분극의 감소에 따라서와 같은, 다수의 인자들에 의존하여 달라질 수 있다. 고정된 기준 전압은 그러므로 1T/1C FRAM 구성에 대한 최상의 유형의 기준이 아니다. 주어진 기술 노드에 대해, 2T/2C 메모리 셀들은 1T/1C 메모리 셀의 비트당 비용의 두 배가 되며 실리콘의 주어진 면적에 대한 메모리 용량(데이터 비트들의 총 수) 또는 밀도를 절반만큼 감소시킨다.
DRAM의 동작에 대해서, 데이터는 도 1에서의 것과 거의 동일한 회로를 사용하여 선형 커패시터 상에서 전하의 형태로 저장된다. 그러나, 이전에 주지된 바와 같이, 강유전성 커패시터(22)는 그것 내에 분극이 없는 선형 커패시터에 의해 대체되며 판 라인은 판독 및 기록 동작들 양쪽 모두를 위해 접지 전위에서 유지된다. 기록 동작 동안, 전하가 인가되며 하나의 로직 상태에 대해 비트 라인 상에 인가된 전압에 의해 DRAM 커패시터 상에 저장된다. 다른 로직 상태에 대해, 전하는 접지 전위에서 비트 라인 상에 전압을 유지함으로써 DRAM 커패시터 상에 인가되지 않는다. 판독 사이클의 감지 부분 동안, FRAM과 대조적으로, 그것은 비트 라인으로 흐르는 스위칭 전하보다는 DRAM 커패시터 상에 저장된 전하이다. FRAM처럼, 이러한 전하는 플로팅 비트 라인 정전용량의 것과 공유한다. 그러므로, 도 2에 도시된 판독 신호 세기 감쇠는 DRAM들로 인가한다.
앞서 말한 것을 고려하여, 본 발명의 목적은 비트 라인들을 프리차징하며 비트 라인들과 메모리 셀들 사이에서 전하를 전달하는 두 개의 단계들 사이에서 부가적인 전하가 비트 라인들에 인가되는 부가적인 단계를 판독 사이클에 부가함으로써 판독 신호 마진을 증가시키는 새로운 판독 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 판독 신호 마진을 개선하기 위해 판독 사이클의 감지 부분의 일 부분 또는 모두 동안 플로팅 비트 라인들을 사용하지 않는 메모리 회로 구성을 사용함으로써 전하 저장 커패시터들을 사용하는 메모리들에 대해 이러한 새로운 판독 방법을 사용하는 것이다. 본 발명의 또 다른 목적은 그것의 전압 오프셋을 무효로 하며 비트 라인들 상에서 작은 전압 이탈들을 신뢰 가능하게 감지하기 위해 비-플로팅 비트 라인들을 갖고 동작하는 전치 증폭기를 제공하여, 판독 신호 마진을 개선함으로써 새로운 판독 방법을 사용하는 것이다. 본 발명의 또 다른 목적은 보다 작은 메모리 저장 디바이스를 사용하여, 실리콘 칩 상에서 더 많은 메모리 용량을 제공하는 보다 밀집한 메모리 구성을 야기하며 비트당 비용을 감소시키는 것이다. 본 발명의 또 다른 목적은 보다 높은 내구 비휘발성 메모리 애플리케이션들을 위한 감소된 판독 전압을 FRAM에 제공하기 위해 새로운 판독 방법을 사용하는 것이다. 본 발명의 또 다른 목적은 1T/1C FRAM 메모리 셀 구성에 대한 신뢰 가능한 기준을 제공하는 참조 메모리 셀을 제공하기 위해 새로운 판독 방법을 사용하는 것이다. 본 발명의 추가 목적은 DRAM 메모리 셀 구성에 대한 신뢰 가능한 기준을 제공하는 참조 메모리 셀을 제공하기 위해 새로운 판독 방법을 사용하는 것이다.
이들 및 다른 목적들, 특징들 및 이점들은 보다 높은 용량, 비트당 보다 낮은 비용 및 보다 신뢰 가능한 반도체 메모리들이 제조될 수 있는 집적 회로 메모리 디바이스들 및 방법들에 의해 본 발명에 따라 제공된다.
본 발명은 자기-무효화 특징을 가진 집적 회로 전치 증폭기 및 상기 전치 증폭기로 하여금 비-플로팅 비트 라인들 상에서 작은 판독 신호 전압 차들을 감지하도록 허용하는 상기 전치 증폭기의 오프셋을 제거하는 연관된 기준 회로들을 제공한다. 이러한 자기-무효화 전치 증폭기 회로는 비트 라인들 상에서 작은 신호들이 검출될 필요가 있는 거의 임의의 유형의 집적 회로 메모리에서 데이터 상태들을 판독하는데 사용될 수 있다.
본 발명은 비트 라인들이 통상적으로 판독 사이클의 감지 부분에 대해 플로팅 비트 라인들을 사용하여 온 집적 회로 메모리들에 대한 판독 사이클의 판독 감지 부분의 부분 또는 모두 동안 플로팅하지 않는 동작의 방법을 제공한다. FRAM들에 대해, 비-플로팅 비트 라인들의 사용은 동시에 판독 신호들이 신뢰 가능하게 감지되도록 허용하면서 판독 사이클의 감지 부분 동안 강유전성 커패시터 상에서의 스위칭 전압에 대한 제한을 감소시킨다. DRAM들에 대해, 비-플로팅 비트 라인들의 사용은 비트 라인들 상에서 작은 신호 차들을 감지하며 래칭 감지 증폭기들에 공통된 오프셋들을 극복할 수 있는 자기-무효화 전치 증폭기가 사용되도록 허용함으로써 판독 신호 마진을 증가시킨다.
본 발명의 목적들인 메모리 셀들 및 동작 방법들은 1T/1C 및 2T/2C FRAM 메모리 셀들의 로직 상태를 신뢰 가능하게 감지하는데 사용되는 참조 셀들을 제공하도록 구성될 수 있다. 본 발명의 이들 유형들의 참조 셀들 및 메모리 어레이 아키텍처들은 또한 플로팅 비트 라인들을 사용하는 종래 기술의 FRAM 아키텍처들에 적용할 수 있다. 본 발명은 또한 DRAM들에 대해 신뢰 가능하게 사용될 참조 셀들을 제공한다.
주어진 기술 노드 또는 설계 규칙에 대해, 이들 개선들의 조합된 효과는 종래 기술의 메모리 셀들보다 적은 실리콘 면적을 요구하는 메모리 셀들을 야기하여, 주어진 실리콘 칩 면적에 대한 메모리 용량을 개선하고, 비트당 비용을 감소시키고, 보다 높은 레벨의 신뢰성을 제공하며, 메모리 셀이 보다 작은 기술 노드들로 스케일링하도록 허용할 수 있다.
본 발명은 집적 회로 메모리 디바이스를 제공하며, 상기 집적 회로 메모리 디바이스는: 메모리 저장 디바이스, 판독 사이클의 판독 감지 부분의 일 부분 또는 모두 동안 플로팅하지 않는 비트 라인, 및 상기 판독 사이클 동안 상기 비트 라인으로 부가적인 전하를 인가하기 위한 회로를 포함한다. 비-플로팅 비트 라인들 상에서 전압 또는 전하를 감지하는 자기-무효화 전치 증폭기가 사용될 수 있거나 또는, 대안적으로, 전하 소스들이 비트 라인들로 직접 인가될 수 있다. 상기 전하 소스는 전류 소스, 충분한 유효 직렬 저항을 가진 전압 소스, 또는 비트 라인 상에서 적절한 전압을 제공할 수 있는 임의의 다른 디바이스일 수 있다. 상기 메모리 저장 디바이스는 메모리 셀의 상태를 판독하기 위해 상기 비트 라인 상에서 전하를 제공할 수 있는 FRAM 강유전성 커패시터, DRAM 선형 커패시터 또는 임의의 다른 유형의 메모리 저장 디바이스일 수 있다.
본 발명은 또한 비-플로팅 비트 라인들을 갖고 동작하는 집적 회로 메모리 디바이스 참조 셀을 제공하며: 반대 데이터 상태들로 프로그램되며 감지 증폭기에 대해 신뢰 가능한 기준 신호를 제공하기 위해 상기 판독 사이클 동안 미리 결정된 시간에 병렬 회로 구성으로 연결된 메모리 저장 디바이스들의 쌍을 포함한다.
본 발명은 또한 자기-무효화 전치 증폭기를 갖고 작동하는 DRAM 집적 회로 메모리 디바이스 참조 셀을 제공하며: 활성 메모리 셀에 대한 프로그래밍 전압보다 작은 전압으로 프로그램된 커패시터를 포함한다.
본 발명은 또한 자기-무효화 전치 증폭기를 갖고 작동하는 DRAM 집적 회로 메모리 디바이스 참조 셀을 제공하며: 활성 메모리 셀에서의 것보다 적은 정전용량 값을 가진 커패시터를 포함한다.
도 1은 FRAM의 종래 기술의 메모리 셀의 개략도이다.
도 2는 판독 사이클의 감지 부분에 대해 플로팅 비트 라인들에 대한 비트 라인 대 셀 정전용량의 비의 함수로서 강유전성 커패시터에 걸친 이론적 판독 신호 세기 및 스위칭 전압 세기를 보여주는 테이블이다.
도 3은 감지 증폭기에 대한 분리형 자기-무효화 전치 증폭기를 사용한 본 발명에 따른 FRAM 메모리 디바이스의 바람직한 실시예의 개략도이다.
도 4는 감지 증폭기에 대한 자립형 자기-무효화 전치 증폭기를 사용한 본 발명에 따른 FRAM 메모리 디바이스의 바람직한 실시예의 개략도이다.
도 5는 FRAM에 대한 판독 감지 동작에 앞서 자기-무효화 동작 동안 자기-무효화 전치 증폭기 출력 전압들 및 비트 라인 전압들의 시뮬레이션이다.
도 6은 DRAM에 대한 판독 감지 동작에 앞서 자기 무효화 동작 동안 자기-무효화 전치 증폭기 출력 전압들 및 비트 라인 전압들의 시뮬레이션이다.
도 7은 전하 소스가 비트 라인에 연결될 때 본 발명에 따른 FRAM의 바람직한 실시예의 개략도이다.
도 8은 도 7의 p-채널 등가 회로에 대응하는 대략 6:1의 비트 라인 대 셀 정전용량 비에 대한 판독 신호의 측정 플롯이다.
도 9는 도 7의 p-채널 등가 회로에 대응하는 대략 2:1의 비트 라인 대 셀 정전용량 비에 대한 판독 신호의 측정 플롯이다.
도 10은 본 발명에 따른 FRAM 참조 셀 메모리 디바이스의 개략도이다.
도 11은 도 10의 p-채널 등가 회로에 대응하는 FRAM 기준 신호의 측정 플롯이다.
DRAM들 및 FRAM들과 같은, 플로팅 비트 라인들을 사용하여 온 종래 기술의 메모리들과 대조적으로, 본 발명의 바람직한 실시예는 (1) 판독 사이클의 감지 부분 동안 비-플로팅 비트 라인들을 갖고 동작하고, (2) 비트 라인들 상에서 작은 데이터 신호들이 감지될 수 있도록 전치 증폭기에서 오프셋을 제거하기 위해 비-플로팅 비트 라인들에 부가적인 전하를 인가하는 자기-무효화 차동 전치 증폭기를 사용하고, (3) 데이터를 래칭하기 위해 전치 증폭기의 출력들에 연결된 래칭 감지 증폭기를 사용하며, (4) 전치 증폭기에 대한 기준 신호를 제공하기 위해 본 발명에 기초한 참조 메모리 셀 설계를 사용한다.
FRAM에 대한 본 발명의 대안적인 실시예는 (1) 판독 사이클의 감지 부분 동안 비-플로팅 비트 라인들을 갖고 동작하고, (2) 판독 사이클의 감지 부분 동안 비트 라인들로 부가적인 전하를 인가하며, (3) 감지 증폭기에 대한 신뢰 가능한 기준 신호를 제공하기 위해 본 발명에 기초한 참조 메모리 셀 설계를 사용한다. 대안적으로, 고정된 기준 전압 또는 다른 유형의 기준과 같은, 감지 증폭기에 대한 상이한 기준은 본 발명에 기초한 참조 메모리 셀 설계 대신에 사용될 수 있다.
판독 사이클의 판독 감지 부분 이전에 가능한 한 거의 동일한 전압으로 비트 라인들을 프리차징하며 가능한 0에 가까운 오프셋을 가진 래칭 감지 증폭기들을 설계하기 위한 상당한 산업 노력과 대조적으로, 본 발명은 자기-무효화 차동 전치 증폭기에서 출력 전압 오프셋을 제거하기 위해 판독 사이클의 판독 감지 부분 이전에 자기-무효화 차동 전치 증폭기의 입력들에 연결된 적어도 한 쌍의 비-플로팅 비트 라인들 상에서 작은 보상 차동 전하들을 의도적으로 인가하기 위해 자기-무효화 차동 증폭기에서 내부 피드백을 사용함으로써 상이한 접근법을 취한다. 판독 사이클의 감지 부분의 끝에서 동력을 공급받은 래칭 감지 증폭기의 입력에 인가되는 이러한 전치 증폭기의 증폭된 출력은 이러한 종래의 래칭 감지 증폭기들에서 임의의 오프셋 전압들을 극복한다. 그것이 메모리 셀을 판독할 때 비트 라인들 상에서 전압들의 뒤이은 작은 이탈들을 검출하고 래칭 감지 증폭기로 증폭된 신호를 제공할 수 있게 하는 것이 이러한 전치 증폭기 회로의 이러한 자기-무효화 혁신이다. 이러한 접근법으로, 래칭 감지 증폭기들에 공통된 오프셋 레벨들은 더 이상 판독 사이클 동안 제한을 야기하지 않으며 비트 라인들 상에서 매우 작은 판독 신호들이 신뢰 가능하게 검출될 수 있다.
정상 동작 하에서, 자기-무효화 동작 동안 비트 라인들에 인가된 전하의 결과로서 비트 라인들 상에서 발생한 작은 차동 전압의 크기는 대략 전치 증폭기의 이득으로 나눈 그것의 오프셋만큼 야기된 전치 증폭기의 차동 출력 전압이다. 일단 출력 오프셋이 무효화되었다면, 무효화 회로는 턴 오프되며 비트 라인 차동 전압에서의 임의의 작은 뒤이은 변화는 전치 증폭기의 출력이 대략 차동 비트 라인 전압에서의 변화 곱하기 증폭기의 이득만큼 변하게 할 것이다. 바람직하게는, 전치 증폭기의 이득은 메모리 아키텍처 및 메모리 유형에 의존하여 약 20 내지 100이다.
요약하면, 전치 증폭기는 메모리 셀의 데이터 상태를 감지하기 전에 전치 증폭기 회로에서 오프셋을 무효로 하는 비교적 작은 변화들을 비트 라인들 상에서 제공하기 위해 그것에 연결된 비-플로팅 비트 라인들을 사용한다. 이러한 자기-무효화 특징은 회로에서의 오프셋이 프로세싱 파라미터들, 레티클 정렬 정확성, 실리콘 칩, 실리콘 웨이퍼, 실리콘 제조 로트 등에 따라 변하기 때문에 매우 중요하며, 그러므로 매우 제어 가능하지 않다. 그러나, 전치 증폭기는 실제 오프셋이 무엇이든 자기-무효화할 것이다. 전치 증폭기는 비트 라인들 상에서 수 펨토쿨롬의 전하 차에 의해 야기된 수 밀리볼트가 판독 가능하다는 점에서 민감하다. 이제 검출될 수 있는 작은 비트 라인 신호들 때문에, 공통 모드 잡음 제거에 대한 폴딩 비트 라인들 및 다른 설계들과 같은, 잡음 제거를 위한 양호한 회로 설계 기술들이, 이 기술분야의 숙련자가 이해할 수 있는 바와 같이, 비트 라인들 상에서 매우 작은 신호 이탈들을 감지하는데 중요할 수 있다. 자기-무효화 전치 증폭기는 또한 보다 효율적인 메모리 레이아웃들을 야기할 수 있는 보다 많은 기생 정전용량을 가진 보다 긴 비트 라인 구현들을 허용한다.
자기-무효화 전치 증폭기의 바람직한 실시예에 대해, 전류 미러 회로들이 사용되지만, 대안적으로 다른 회로들이 사용될 수 있다. 통상적으로, 전류 미러 회로들은 그것들이 트랜지스터 파라미터들에서의 작은 변화들에 민감하기 때문에 감지 증폭기들을 위해 사용되지 않는다. 그러나, 본 발명의 전치 증폭기는 그것의 자기-무효화 특징에 의해 이러한 문제를 피한다. 바람직하게는, 자기-무효화 전치 증폭기는 보다 전통적인 래칭 감지 증폭기의 입력에 연결된 그것의 출력 노드들 중 하나 또는 두 개를 갖는 차동 전압 전치 증폭기로서 구성된 전류 미러 회로를 사용한다. 전압 증폭을 증가시키기 위해 n-채널 미러와 조합된 p-채널 미러로 이루어진 전류 미러 회로를 사용하는 것이 바람직하다. 전류 미러의 4개의 트랜지스터들은 그것들이 그것들을 통해 임의의 작은 전류 변화들에 매우 민감한 동작의 포화 영역(즉, 전류-전압 트랜지스터 곡선의 편평한 부분)에서 바이어싱된다.
도 3은 판독 사이클의 감지 부분에 대해 전하 소스에 의해 구동되는 판 라인을 갖고 비-플로팅 비트 라인들을 가진 FRAM에 대한 본 발명의 바람직한 실시예의 개략도를 도시한다. 워드 라인 트랜지스터, 강유전성 커패시터 및 판 라인이 어떻게 활성 비트 라인(480) 상에서 구성되는지에 대해 도 1을 참조하자. 판 라인은 주어진 워드 라인에 대해 연속적일 수 있거나, 또는 대안적으로, 그것은 메모리 상에서 보다 작은 내부 워드 길이들 및 보다 적은 전체 내구 응력을 제공하기 위해 세그먼트들로 분할될 수 있다. 자기-무효화 전치 증폭기는 두 개의 부분들, 즉 메모리 어레이 세그먼트에서 활성 비트 라인들의 각각을 갖고 위치된 우측 수신기 부분(다수의 인스턴스들) 및 동일한 메모리 어레이 세그먼트에서 참조 셀 비트 라인들을 갖고 위치된 좌측 전송 부분(일 인스턴스)으로 분리된다. 전송 부분은, 설계의 세부사항들에 의존하여, 8 내지 32개 수신 부분들까지 구동할 수 있다. 비트 라인(Bx)(430)에 대한 참조 셀은 동일한 메모리 어레이 세그먼트에서 비트 라인들의 부가적인 컬럼들에 의해 제공된다. 비트 라인(430)에 부착된 바람직한 참조 셀 회로가 나중에 논의된다.
대안적으로, 비트 라인들(Bx)(430)에 대한 참조 셀들은 인접한 메모리 세그먼트 B에서 참조 셀들의 로우에 의해 제공될 수 있다. 이 경우에, 도 3에서 분리형 전치 증폭기는 도 4에서 도시된 바와 같이 각각의 활성 비트 라인에 대한 것으로 조합된다. 도 3 및 도 4에 도시된 메모리 회로들이 전치 증폭기를 전송 및 수신 부분들로 나눈다는 것을 제외하고 동일하기 때문에, 디바이스들 및 노드들은 동일하게 넘버링된다. 도 4에서, 활성 비트 라인은 바람직하게는 Ax(480)이며 참조 비트 라인은 바람직하게는 Bx(430)이다. 다시, 워드 라인 트랜지스터, 강유전성 커패시터 및 판 라인이 어떻게 비트 라인(Ax)(480) 상에서 구성되는지에 대해 도 1을 참조하자. 대안적으로, 도 4에서의 회로는 각각의 활성 비트 라인이 그 자신의 참조 비트 라인을 갖는 2T/2C FRAM 구성을 위해 사용될 수 있다.
도 4에서의 회로에서, 대안적으로 트랜지스터(463)를 제거하며 노드들(471 및 477)을 함께 연결하는 것이 가능하다. 그러나, 이러한 구성은 판독 사이클의 끝에서 재기록 동작 동안 부가적인 전류 흐름을 야기할 수 있다. 대안적으로, 도 3 및 도 4 양쪽 모두에서의 개략도들은 또한 DRAM들 및 다른 메모리 유형들을 위해 사용될 수 있다.
도 1과의 비교는 이중 전류 미러 전치 증폭기가 동력을 공급받으며 비트 라인들에 연결되기 때문에 비트 라인들이 도 3 및 도 4에서 회로들에 대해 플로팅하지 않음을 보여준다. 이중 전류 미러는 공통 드레인 노드(464)에 연결된 모두 4개의 트랜지스터들의 게이트들을 가진 트랜지스터들(453, 452, 443 및 442)로 이루어진다. 이 기술분야의 숙련자에게 익숙한 보다 일반적인 전류 미러 구성은 p-채널 트랜지스터들(453 및 443)의 게이트들이 연결된 채로 있지만 n-채널 트랜지스터들(452 및 442)의 연결된 게이트들로부터 분리될 때이며, 여기에서 p-채널 트랜지스터 게이트들은 공통 드레인 노드(464 또는 462)에 연결되며 n-채널 게이트들은 반대 공통 드레인 노드에 연결할 것이다. 전류 미러 구성들 양쪽 모두는 전치 증폭기에 대해 유사한 전압 이득을 제공한다. 그러나, 도 3 및 도 4에서의 구성은 노드(462)에서 출력 전압의 전체 범위에 걸쳐 전류 미러의 양쪽 측면들 모두를 통해 보다 일관된 전류들의 이점을 가진다. 또 다른 이점은 전력 공급 전압(Vdd)의 대략 절반의 매우 안정된 전압이 노드(464) 상에 존재한다는 것이다. 또 다른 이점은 도 3 및 도 4에 도시된 전류 미러 구성이 작동 시작 시 스타트-업 이슈들을 갖지 않는 반면 보다 일반적인 구성은 부가적인 회로 없이 특정한 인스턴스들에서 시작하는데 실패할 수 있다는 점이다.
트랜지스터(433)를 턴 온함으로써 자기-무효화 전치 증폭기를 활성화시킨 후, 비트 라인들(430 및 480) 상에서의 작은 전압들은 전치 증폭기에 의해 그것들에 인가된 전하에 의해 판독 사이클의 감지 부분의 시작 전에 발생한다. 판 라인에 전하 소스를 인가하기 전에, 비트 라인들(430 및 480) 상에서의 전압들은 자기-무효화 프로세스 동안 수 밀리볼트만큼 변한다. 그것은 이 시간 동안, 회로에서의 오프셋들에 의해 야기된, 노드들(462 및 464) 상에서의 출력들에서의 전압 차들은 비트 라인들(430 및 480) 상에 생성된 작은 보상 전압 차들의 결과로서 소거된다는 것이다.
일단 오프셋 전압이 출력 노드(462) 상에서 무효로 되면, 무효화 기능은 트랜지스터들(461 및 463)을 턴 오프함으로써 비활성화되고, 워드 라인 트랜지스터들인 온 되어야 하며 판 라인(432) 상에서의 전압은 판독 사이클의 감지 부분에 대해 증가된다. 자기-무효화 프로세스의 처음에 턴 온된 워드 라인 트랜지스터들을 갖는 것이 바람직하다. 이러한 회로의 민감한 출력 노드(462) 및 노드(464)가 오프셋 무효화 기간 동안 균형을 이루어 왔기 때문에, 노드(462)는 이제 비트 라인들(430 및 480)(서로에 대하여 측정된 바와 같이 참조 및 판독 셀 비트 라인들) 사이에서의 전압 차에서 임의의 작은 변화를 검출하기 위해 포이징(poise)된다. 판독 사이클의 감지 부분 동안, 비트 라인들(430 및 480) 상에서의 전압들은 활성 및 참조 메모리 셀들에 의해 그것들에 인가된 전하 때문에 수십 밀리볼트까지 변할 수 있다. 비트 라인들(430 및 480) 상에서의 이들 전압 변화들이 판독 사이클의 감지 부분 동안 비교적 작기 때문에, 비트 라인들(430 및 480)의 커패시터 분압기 효과들은 추가로 개선된 판독 신호 마진을 허용하는 비-플로팅 비트 라인 아키텍처에 의해 완화된다.
바람직하게는, 출력 노드들(462 및 464)은 래칭 감지 증폭기의 입력 노드들에 직접 연결된다. 대안적으로, 출력 노드들(462 및 464)은 다중화기들을 통해 래칭 감지 증폭기들의 입력 노드들에 연결될 수 있다. 래칭 감지 증폭기는 래칭 감지 증폭기가 비트 라인들에 단지 작은 양의 정전용량만을 부가하도록 판독 사이클의 무효화 및 감지 부분들 동안 동력을 공급받지 않는다는 것을 주의하자. 출력 노드(462) 상에서의 전압은 접지 전위(Vss) 이상의 대략 하나의 트랜지스터 임계 전압의 값에 도달한다는 것이 주의되어야 한다. 그러나, 출력 노드(464) 상에서의 전압은 전력 공급 전압(Vdd)의 대략 1/2이며 많이 달라지지 않는다. 그러므로, 대안적으로, 전력 공급 전압(Vdd)의 대략 1/2의 기준 전압은 노드(464)를 이용하는 대신에 종래의 래칭 감지 증폭기에 인가될 수 있다.
래칭 감지 증폭기의 출력 노드들은 비트 라인들에 연결된다. 이것은 상기 주지된 바와 같이 판독 사이클들의 무효화 및 감지 부분들에 대해 거의 영향을 미치지 않지만 래칭 감지 증폭기들이 판독 사이클의 끝에서 재기록 사이클에 대해 비트 라인들에 적절한 전압들을 인가하도록 허용한다.
도 3 및 도 4에서의 회로들의 동작에 대해서, 트랜지스터들(452 및 453)은 비트 라인(430)에서 베이스 전류를 설정할 것이다. 대략 10 마이크로암페어의 전류는 1 피코패럿 비트 라인 정전용량 100 밀리볼트를 하전시키는데 10 나노초 걸릴 것이라는 점에서 적정한 타겟이다. 비트 라인(430)에서의 전류는 트랜지스터들(442 및 443)을 통해 비트 라인(480)에서 반영하려고 계속 노력할 것이다. 노드(462)는 민감하며 서로에 대하여 비트 라인들(430 및 480) 상에서의 단지 수 밀리볼트의 전압에서의 변화만이 노드(462) 상에서의 증폭된 전압으로 하여금 수백 밀리볼트의 전력 공급 전압(Vdd) 또는 접지 전위(Vss) 내에 있게 할 수 있다.
트랜지스터들(451 및 441)은 프로세스 및 제조 변화들에 의해 야기된 오프셋을 보상하기 위해 사용된다. 예를 들면, 노드(462)로 하여금 회로가 접지 전위(Vss)로 프리차징된 비트 라인들(430 및 480)로 활성화될 때 노드(464)보다 전압이 더 높게 하는 회로에서의 트랜지스터 편차가 있다고 가정하자. 동시에 활성화된 트랜지스터들(451 및 441)에 대해, 트랜지스터(441) 상에서의 보다 높은 게이트 전압은 그것으로 하여금 트랜지스터(451)가 비트 라인(430)으로부터 단락시키는 것보다 비트 라인(480)으로부터 멀리 보다 많은 전류를 단락시키게 할 것이며 따라서 또한 노드(464) 상에서 전압에서의 약간의 상승을 야기하는 비트 라인(430) 상에서의 상대적 전압 증가를 야기한다. 이것은 결과적으로 트랜지스터(442)의 드라이브를 약간 강화하면서 트랜지스터(443)의 드라이브를 약간 약화시킨다. 노드(462)는 결과로서 전압이 수정적으로 떨어져야 한다. 이것은 전치 증폭기의 이득으로 나눈 전치 증폭기의 초기 오프셋과 거의 동일한 비트 라인들(430 및 480) 상에 남아있는 전압 차를 가진 전치 증폭기를 무효화한다. 판 라인(432) 상에서의 전압은 그 후 증가되며 전치 증폭기는 이제 비트 라인(480)에 전기적으로 연결된 메모리 저장 디바이스 및 참조 비트 라인(430) 상에서의 기준 전하 저장 디바이스들에 의해 그것들 상에 놓아진 동일하지 않은 전하들에 의해 야기된 비트 라인들(430 및 480)의 전압들에서의 추가의 상대적 변화들을 검출하기 위해 이제 포이징된다.
도 4에서의 회로에서 무효화 트랜지스터들(441 및 451)은 재기록 동작이 판독 사이클의 끝에서 발생하도록 허용하기 위해 구성된다. 재기록 동작에 대해, 래칭 감지 증폭기는 판독 데이터에 따라 반대 로직 상태들로 비트 라인들(430 및 480)을 이끈다. 무효화 트랜지스터(441)의 게이트가 출력 노드(462)에 연결되며 무효화 트랜지스터(451)의 게이트가 출력 노드(464)에 연결되기 때문에, 무효화 트랜지스터들(441 및 451)이 판독 사이클의 재기록 부분 동안 양쪽 모두 턴 온하지 않는 것이 중요하다. 트랜지스터들(461 및 463)은 이것이 그 경우임을 보장한다.
강유전성 커패시터에 대한 스위칭 전압은 전하 소스에 의해 야기된 판 라인 상에서의 전압의 증가에 의해 제공된다. 판 라인 상에서 전압의 상승 시간을 제어하기 위해, 충분한 직렬 저항을 가진 전류 소스 또는 전압 소스와 같은, 전류를 제한하는 전하 소스를 사용하는 것이 바람직하다. 판 라인 상에서 전압의 상승 시간은 비교적 일정할 수 있다(즉, 시간에 따른 전압에서의 변화는 일정하다). 비-스위칭 강유전성 커패시터(데이터 로직 상태들 중 하나)에 대해, 비트 라인(480)에서의 전류는 강유전성 커패시터의 선형 정전용량에 관련된 대략 일정한 값에 빠르게 도달한다. 스위칭 강유전성 커패시터(다른 데이터 로직 상태)에 대해, 선형 전류 더하기 스위칭 전류는 또한 대략 일정한 값에 도달하며 강유전성 커패시터의 분극 상태가 반대 상태로 변하기 전에 잘 흐른다. 바람직하게는, 판독 사이클의 감지 부분은 강유전성 커패시터에 인가된 전압이 보자 전압에 도달할 때(강유전성 도메인들의 절반이 스위칭 방향을 갖는 포인트) 종료한다. 이것은 분극이 완전히 스위칭하기 전에 뒤이은 판독이 수행될 수 있는 의사 비-파괴적 판독을 달성한다. 뒤이은 판독은 강유전성 커패시터의 추가 스위칭을 보장하기 위해 이전 판독보다 높은 전압에서 수행되어야 한다.
판독 신호 마진은 의사 비-파괴적 판독을 위해 희생되지만, 의사 비-파괴적 판독은 FRAM의 내구(강유전성 커패시터의 분극 스위칭이 심각하게 저하되기 전에 판독/기록 사이클들의 수)가 증가될 수 있다는 이점을 가진다. 그것은 또한 인접한 메모리 세그먼트에서 강유전성 참조 메모리 셀들의 워드 라인이 참조 메모리 셀들의 내구 제한들에 대한 부가된 우려 없이 도 4에서의 회로를 사용하여 1T/1C 메모리 아키텍처들에 대한 기준들로서 사용될 수 있다는 이점을 가진다. 그러나, 감소된 전압 판독은 동일한 상태 분극에서 감소를 야기하는 강유전성 커패시터의 부분 스위칭을 야기한다. 그러므로, 판독 사이클의 끝에서 재기록 동작 없이, 메모리 셀은 통상적으로 한 번 더 판독될 수 있다. 바람직하게는, 데이터는 모든 판독 사이클의 끝에서 재기록 동작에서 복원된다. 이전 재기록 없이 뒤이은 판독 사이클은 방사선-유도 단일 이벤트 업셋에 의해 야기될 수 있는 바와 같이, 판독 사이클 동안 메모리 동작에서 작은 문제가 있는 경우 유용할 수 있다. 재기록은 각각의 메모리 어드레스에 대한 작동 시작 후 제 1 판독 사이클 상에서 발생해야 한다.
판독 사이클 시뮬레이션은 도 4에 도시된 회로에 대한 하나의 메모리 셀 로직 상태에 대해 도 5에서 도시된다. 다른 메모리 셀 로직 상태는 유사하게 행동한다. 첫 번째로, 비트 라인들은 특정 전압들로 프리차징된다. 통상적으로, 비트 라인들(430 및 480)은 동일한 전압, 보통 접지 전위(Vss)로 프리차징될 것이다. 그러나, 그것들은, 증폭기가 그것으로 설계된 특정 오프셋을 갖는 경우와 같은, 특정한 설계들에서 상이한 전압들로 프리차징될 수 있다. 도 5는 사이클의 무효화 부분이 시작하기 전에 양쪽 비트 라인들 모두가 0 볼트들로 프리차징되었음을 도시한다.
도 5의 하반부는 비트 라인들(430 및 480) 상에서 시뮬레이션된 전압들을 도시하며 도 5의 상반부는 판 라인 상에서의 전압뿐만 아니라 출력 노드들(462 및 464) 상에서의 시뮬레이션된 전압들을 도시한다. 수직 스케일들은 비트 라인들 상에서의 작은 신호들이 분해될 수 있도록 비트 라인들 및 출력 노드들에 대해 상이하다. 수직 스케일에서 "m"은 밀리볼트를 의미한다. 수평 스케일은 초에 있다. 수평 스케일에서의 "n"은 나노초를 의미한다. 노드들은 도 4에서의 것들에 대응하여 라벨링된다. 전력 공급 전압은 1.5 볼트이며 판독 사이클의 감지 부분 동안 최대 판 라인 전압은 1.0 볼트이다.
전류 미러에 대해, 가능한 가장 잘 매칭된 미러의 어느 한 측면 상에서 n-채널 및 p-채널 트랜지스터들의 비를 갖는 것이 중요하다. 도 5에서의 시뮬레이션을 위해, 회로에서의 트랜지스터들은 집적 회로 프로세싱 변화들의 효과들에 대한 실제 경우를 나타내기 위해 약 5%만큼 미스매칭되었다. 이러한 미스매치는 0과 같은 시간에 대해 전치 증폭기의 출력 노드들 상에서의 상이한 전압들을 야기한다. 거의 400 밀리볼트의 전압에서의 이러한 간격은 프로세스 변화들로 인해 전치 증폭기에서의 오프셋을 나타낸다. 이러한 오프셋은 무효화 사이클의 끝맺음에서 무효로 된다는 것을 주의하자. 전치 증폭기에서 초기 오프셋을 최소화하기 위해, 전치 증폭기 회로는 가능한 한 많이 프로세스 및 레티클 정렬 변화들을 보상하기 위해 레티클들 상에서 기하학적으로 배치되어야 한다.
다시 도 5를 참조하면, 비트 라인들(430 및 480) 상에서 발생된 차동 전압들은 무효화 후 약 수 밀리볼트이다. 감지 증폭기를 위한 전치 증폭기에 대한 무효화 시간은 약 10 나노초이지만, 이러한 무효화는 그것이 판독 사이클 동안 다른 기능들과 동시에 발생하며 전체 판독 사이클의 속도를 눈에 띄게 늦추지 않도록 메모리 어드레스가 메모리로 공급된 거의 직후 시작할 수 있다. 무효화 시간은 전치 증폭기에서 트랜지스터 파라미터들을 수정함으로써 조정될 수 있다.
판독 사이클의 감지 부분은 10 나노초 내지 12 나노초 사이에서 판 라인에 인가된 전압 램프를 갖고 대략 10 나노초에서 시작한다. 비트 라인들 상에서의 전압들은 이러한 시간 프레임에서 선형적으로 올라간다는 것이 이해될 수 있다. 이것은 선형 스위칭 전류가 시간에 따라 일정하며 강유전성 커패시터 스위칭 전류가 일단 스위칭이 시작되면 시간에 따라 거의 일정하기 때문이다. 비트 라인 상에서의 전하는 전류의 수학 적분에 따라 증가하며 고정된 기생 비트 라인 정전 용량에 대해 비트 라인 상에서의 전압은 그러므로 또한 선형적으로 증가한다. 도 5에 대해, 전치 증폭기 노드들(462 및 464)에 연결된 감지 증폭기를 래칭하기 위한 시간은 바람직하게는 약 12 내지 14 나노초 사이에 있다.
도 5는 이러한 시뮬레이션에서 검출될 비트 라인 신호들이 대략 7 밀리볼트임을 도시한다. 종래 기술의 구성들의 경우에서처럼 그것의 고유 오프셋을 갖는 래칭 감지 증폭기로 이러한 전압을 제공하는 것은 적은 신호 마진을 제공한다. 그러나, 비트 라인 상에서 7 밀리볼트 신호에 대한 자기-무효화 전치 증폭기는 대략 350 밀리볼트의 출력 전압을 래칭 감지 증폭기로 제공하여, 래칭 감지 증폭기에서 임의의 오프셋을 쉽게 극복한다. 이것은 자기-무효화 전치 증폭기를 사용하는 주요 이점이다.
대안적으로, 판 라인 전압이 래칭 감지 증폭기에 동력을 공급하기 직전에 접지 전위로 복귀되는 것이 바람직할 수 있다. 이것은 판 라인이 판 라인 전압의 접지 전위로의 복귀에 앞서, 강유전성 커패시터로부터 비트 라인들로의 적절한 스위칭 전하 전달을 허용하기 위해 전압이 상승됨을 의미한다. 이러한 사이클은 강유전성 커패시터들의 선형 정전용량으로 인한 비트 라인들 상에서의 전하가 상쇄되게 하여, 감지될 강유전성 커패시터로부터 단지 스위칭 전하만을 남길 것이다. 이것은 강유전성 커패시터들의 선형 정전용량 및 비트 라인들의 기생 정전용량과 같은, 파라미터들에서의 미스매치들에 대한 판독 동작의 민감성을 감소시킨다. 예를 들면, 비트 라인 정전용량들이 대략 20%만큼 미스매칭되면, 도 5에 도시된, 극단적 미스매치, 사이클은 메모리 셀을 부정확하게 판독할 것이지만, 이 단락에서 논의된 판 라인 사이클은 메모리 셀을 정확하게 판독한다. 이 단락에서 논의된 판 라인 사이클은 메모리 어레이 아키텍처에 의존하여 도 3의 전치 증폭기의 소스 부분에 대해 요구된 드라이브를 감소시키는 부가적인 이점을 가질 수 있다.
대안적으로, 전류 감지 감지 증폭기 구성이 사용될 수 있다. 판독 사이클의 감지 부분 동안 그것들에 걸쳐 약 100 밀리볼트 미만의 전압들을 가진 작은 저항 값들의 저항기들이 도 3 및 도 4에서의 비트 라인들(430 및 480)과 직렬로 접지 전위(Vss)에 연결된다면, 도 3 및 도 4에서의 회로들은 비트 라인들(430 및 480)에서 흐르는 차동 전류들에 대략 비례하는 신호를 측정할 것이다. 그것이 이러한 저항기들을 형성하기 위해 상당한 실리콘 면적을 취할 수 있기 때문에, 비트 라인들(430 및 480)을 통해 흐르는 차동 전류보다는 비트 라인들(430 및 480) 상에 형성된 차동 전하를 감지하는 저항기들 없이 자기-무효화 전치 증폭기를 사용하는 것이 바람직하다. 그러나, 비트 라인들 상에서 직렬 저항기들의 사용 없이 전류를 감지하는 감지 증폭기들은 현실적이게 될 수 있다.
자기-무효화 전치 증폭기는, DRAM들을 포함하여, 이 기술분야에서의 숙련자가 이해할 수 있는 바와 같이, 판독 감지를 위한 비트 라인들을 사용하는 임의의 집적 회로 메모리들을 위해 사용될 수 있다. 통상적인 DRAM의 동작은 이 기술분야의 숙련자에게 잘 알려져 있다. DRAM에 대한 종래 기술의 경우에, 워드 라인 트랜지스터에 전기적으로 연결되지 않은 메모리 셀에서의 선형 커패시터의 전극은 접지 전위에서 유지되며 보통 판 라인으로 불리우지 않는다(본 발명의 목적들을 위해, 선형 커패시터는, 강유전성 커패시터와 같은, 분극시키지 않는 커패시터로서 정의될 것이다). 비트 라인들은 접지 전위로 프리차징되며 워드 라인 트랜지스터는 그 후 비트 라인 플로팅으로 턴 온된다. 워드 라인 트랜지스터에 연결된 선형 커패시터 상에 전하가 없다면, 비트 라인은 접지 전위에 남아있다. 이전 기록 사이클로부터, 워드 라인 트랜지스터에 연결된 선형 커패시터 상에 전하가 있다면, 비트 라인 전하는 선형 커패시터 및 비트 라인 전하들과 약간 공유한다. 비트 라인에 연결된 래칭 감지 증폭기가 하전된 비트 라인 상에서의 전압과 접지 전위 사이에서 감지 증폭기로의 기준 입력으로 동력을 공급받을 때, 감지 증폭기는 래칭한다. 메모리 셀의 로직 상태는 비트 라인 상에서의 전압이 기준 전압보다 높은지 또는 낮은지에 의해 결정된다.
비-플로팅 비트 라인들로의 이전 단락에서 설명된 DRAM의 종래 기술의 판독 동작의 변환은 이 기술분야의 숙련자에게 비교적 간단하다. 자기-무효화 전치 증폭기는 비트 라인에 연결되며 자기-무효화 전치 증폭기의 출력은 종래의 래칭 감지 증폭기의 입력에 연결된다. 그것의 오프셋을 무효로 하는 자기-무효화 전치 증폭기는 그것의 고유 오프셋을 가진 래칭 감지 증폭기보다 비트 라인 상에서 더 작은 신호를 감지할 수 있다. 전치 증폭기의 증폭 때문에, 비트 라인 전압에서의 매우 작은 이탈들이 신뢰 가능하게 감지될 수 있다. 전치 증폭기의 증폭된 출력은 래칭 감지 증폭기에서의 오프셋을 극복한다.
도 6은 양쪽 로직 상태들 모두에 대해 통상적인 DRAM의 경우에 대한 시뮬레이션된 타이밍 도를 도시한다. 도 6에 대해, DRAM은 활성 메모리 셀 및 참조 셀을 포함하며 양쪽 모두는 25 펨토패럿 선형 저장 커패시터 및 워드 라인 액세스 트랜지스터를 포함한다. 참조 셀들은 바람직하게는 인접한 메모리 어레이 세그먼트에서 워드 라인 로우 상에 있으며 여기에서 각각의 활성 메모리 셀은 그러므로 그 자신의 참조 셀을 가진다. 이 예에서, 회로는 활성 메모리 셀들에 대해 1 볼트 Vdd 전력 공급에서 동작한다. 신뢰 가능한 기준 전압을 제공하기 위해, 참조 셀은 참조 셀 선형 커패시터 상에서 1/2 Vdd(0.5 볼트)를 갖고 프로그램된다. 활성 메모리 셀은 활성 메모리 셀에서의 선형 커패시터 상에서 프로그램된 로직 "1" 상태에 대해 1 볼트 또는 로직 "0" 상태에 대해 0 볼트를 가질 것이다. 도 6에 대한 비트 라인 정전용량은 1피코패럿이어서 40의 비트 라인 대 메모리 셀 정전용량 비를 야기한다. 도 6의 최하부 절반은 5 밀리볼트 그리드 상에서의 비트 라인들을 도시하지만 최상부 절반은 100 밀리볼트 그리드 상에서 전치 증폭기 신호들을 도시한다.
일단 전치 증폭기 출력 무효화가 완료되면, 워드 라인 전압이 상승되어 워드 라인 트랜지스터를 턴 온하며 참조 비트 라인 상에서의 전압이 기준 선형 커패시터 상에 저장된 12.5 펨토쿨롬의 참조 셀 전하와 일치하는 부가적인 대략 12.5 밀리볼트를 올리게 한다. 활성 메모리 셀 비트 라인은 도 6에 표시된 바와 같이 메모리 셀의 로직 상태에 의존하여 부가적인 25 밀리볼트 또는 0 밀리볼트를 올릴 것이다. 자기-무효화 전치 증폭기 없이, 래칭 감지 증폭기로의 신호 세기는 이 예에 대해 대략 15 밀리볼트일 것이다. 반대로, 자기-무효화 전치 증폭기는 로직 상태 "0" 및 로직 상태 "1" 양쪽 모두에 대해 대략 400 밀리볼트의 래칭 감지 증폭기로 증폭된 출력 신호를 제공한다. 자기-무효화 전치 증폭기는 래칭 감지 증폭기에서 임의의 오프셋을 극복하기 위해 전치 증폭기의 출력들에서 충분하고도 남는 신호 마진이 있도록 2 밀리볼트 미만의 상대 비트 라인 움직임을 검출할 수 있다. 분명히, 오프셋을 갖는 래칭 감지 증폭기에 의해 검출될 2 밀리볼트 비트 라인 신호는 현실적이지 않을 것이며, 따라서 자기-무효화 전치 증폭기는 중요한 이점을 제공한다. 보다 작은 DRAM 선형 커패시터들이 사용될 수 있어서 실리콘의 단일 칩 상에서 보다 많은 메모리 용량, 비트당 보다 낮은 비용, 및 보다 긴 비트 라인들을 잠재적으로 제공하는 것이 사용될 수 있어서 보다 효율적인 DRAM 아키텍처들을 제공한다.
FRAM들 및 DRAM들에 대한 상기 예들은 전하 저장 커패시터들과 함께 플로팅 비트 라인들을 사용하여 온 종래 기술의 메모리들에 대한 자기-무효화 전치 증폭기를 사용하는 이점들을 도시한다. FRAM들 및 DRAM들 양쪽 모두는 판독 감지 동작 동안 비트 라인들로 한정된 전하 패킷들을 제공한다. 그러나, 자기-무효화 전치 증폭기는 통상적으로 비-플로팅 비트 라인들을 사용하여 온 종래 기술의 메모리들에 대한 이점들을 제공할 수 있다. 이들 후자의 유형들의 메모리들은 로직 상태들 "1" 및 "0"로 프로그램된 셀들 사이에서의 저항 차이들을 감지하는 자기 랜덤 액세스 메모리들(MRAM들), 저항성 랜덤 액세스 메모리들(RRAM들), 칼코게나이드 랜덤 액세스 메모리들(CRAM들), 및 상 변화 랜덤 액세스 메모리들(PCRAM들)을 포함할 것이다. 일반적으로, CRAM들 및 PCRAM들은 단지 상이한 명명법을 가진 동일한 유형들의 메모리들이다. 이들 후자의 유형들의 메모리들은 또한 플래시 메모리들 및 정적 랜덤 액세스 메모리들(SRAM들)을 포함할 것이다. 일반적으로, 모든 이들 후자의 유형들의 종래 기술의 메모리들은 한정된 전하 패킷들보다는 비트 라인들로 연속적인 전류들을 제공할 수 있다. 그러나, 이들 후자의 유형들의 메모리들은 잠재적으로 본 발명의 자기-무효화 전치 증폭기를 사용하며 비트 라인들로 적절한 전하 패킷들을 제공하기 위해 판독 사이클에서 타이밍을 조정함으로써 판독 신호 마진 이득들을 가질 수 있다.
대안적으로, FRAM의 특정 경우에서, FRAM은 판독 사이클의 감지 부분에 대한 판 라인 대신에 비트 라인으로 전하 소스를 인가함으로써 개선된 판독 신호 마진을 가진 비-플로팅 비트 라인들로 변환될 수 있다. 이러한 구성에서, 셀 및 비트 라인 정전용량들은 판독 사이클의 감지 부분 동안 등가 병렬 회로로 구성된다. 이것은 강유전성 커패시터의 분극 방향을 스위칭하기 위해 강유전성 커패시터에 걸쳐 거의 전체 전압을 제공하는 강유전성 커패시터에 걸친 스위칭 전압을 감소시키는 커패시터 분압기 효과를 제거한다. 그러나, 판독 신호 마진의 전하 공유 및 감소는 여전히 메모리 셀로부터의 스위칭 전하에 의해 비트 라인 상에 발생된 전압에 대해 발생한다. 이러한 판독 신호 감쇠를 감소시키기 위해, 이 단락에서 논의된 대안적인 구성은, 보다 짧은 비트 라인들 또는 보다 작은 워드 라인 트랜지스터들을 사용함으로써와 같은, 보다 낮은 비트 라인 대 셀 정전용량 비가 사용될 수 있게 한다. 이러한 대안적인 방법을 위해, 종래의 래칭 감지 증폭기 또는 자기-무효화 전치 증폭기가 사용될 수 있다.
도 7은 전하 소스가 비트 라인에 연결되며 래칭 감지 증폭기가 사용되는 이러한 대안적인 경우들에 대해 FRAM에 대한 본 발명의 개략도를 도시한다. 전하 소스는 메모리 셀에 의해 비트 라인 상에서의 전하 개량 및 비트 라인 프리차지 동작 사이에서 비트 라인으로 부가적인 전하를 인가한다. 도 7에 도시된 구성은, 풀-다운 트랜지스터(124)를 사용하여 비트 라인으로 스위칭될 수 있는 전하 소스(131)가 부가된다는 점을 제외하고, 종래 기술에 대해 도 1에 도시된 것과 유사하다. 판 라인(132) 상에서의 전압이 강유전성 커패시터(122)의 스위칭을 제공하기 위해 판독 사이클 동안 증가되는 메모리 셀의 종래의 동작과 대조적으로, 판 라인(132)은 접지 전위에서 유지된다. 종래 기술과 비교할 때, 스위칭 전압은 판독 사이클의 감지 부분 동안 판 라인(132) 대신에 비트 라인(130) 상에서 증가하기 때문에, 메모리 셀의 동일한 상태 및 반대 상태는 역전되지만 이것은 메모리 셀들에 저장된 로직 상태들의 검출에 영향을 주지 않는다.
타이밍에 대하여, 바람직하게는, 판독 사이클의 시작에 가깝게, 비트 라인(130)에 연결된 전하 소스(131)는 트랜지스터(124)를 통해 접지 전위(Vss)로 흐르는 초기 전하를 갖고 턴 온된다. 이것은 전하 소스(131) 밖으로 흐르는 전류를 안정화시킨다. 트랜지스터(124)를 턴 온 하는 것은 또한 비트 라인을 접지 전위(Vss)로 프리차징한다. 그 후 트랜지스터(124)는 턴 오프되어 전하 소스(131)로부터 흐르는 전하가 비트 라인(130)으로 흐르도록 허용한다. 이러한 전하는 비트 라인(130) 상에서의 전압이 강유전성 커패시터(122)에 걸친 전압 차가 강유전성 커패시터(122)의 스위칭 전압을 초과할 때까지 증가하게 한다. 이때 비트 라인(130) 상에서의 전압은 강유전성 커패시터(122)가 각각 분극을 스위칭하는지 여부에 의존하여 기준 전압보다 낮거나 또는 높을 것이다. 그 후 감지 증폭기는 동력을 공급받아서 메모리 셀의 상태가 감지 증폭기로 래칭되도록 허용한다.
전하 소스(131)와 유사한 전하 소스는 또한 감지 증폭기에 대한 참조 비트 라인에 인가될 수 있다. 비트 라인들 상에서의 전압들이 강유전성 커패시터가 반대 분극 상태에 있는 경우 분극의 방향의 스위칭을 야기하기 위해 판독 사이클의 감지 부분 동안 충분히 높아져야 하기 때문에, 비트 라인(130) 및 참조 비트 라인 상에서의 전하 소스들 대 감지 증폭기가 꽤 매칭되는 것이 중요하다. 대략 5퍼센트의 미스매치가 메모리 어레이 설계에 의존하여 수용 가능할 수 있다.
벤치 탑 셋 업이 p-채널 구현을 위한 이러한 대안적인 구성에 대응하는 신호 세기들을 측정하기 위해 사용되었다. 이러한 벤치 탑 셋 업은 회로상에서 계측의 로딩 효과들을 감소시키기 위해 실제 반도체 회로에서 사용된 것들보다 훨씬 더 큰 강유전성 커패시터들을 사용하였다. 이러한 벤치 탑 셋 업은 또한 보다 큰 강유전성 커패시터들 때문에 판독 사이클 시간들을 더 길게 한다. 그러나, 벤치 탑 셋 업은 반도체 회로에서 발생하는 것들에 대응하는 신호 세기들을 직접 측정한다.
벤치 탑 셋 업을 사용하여, 도 8은 전하 소스가 오늘날의 FRAM들 중 일부에 대해 통상적인, 대략 6 대 1의 비트 라인 대 셀 정전용량 비를 위해 비트 라인에 인가된 후 시간의 함수로서 로직 상태 "0" 및 로직 상태 "1" 모두에 대한 측정된 데이터를 도시한다. 다시, 벤치 탑 셋 업을 사용하여, 도 9는 전하 소스가 대략 2 대 1의 비트 라인 대 셀 정전용량 비를 위해 비트 라인에 인가된 후 시간의 함수로서 로직 상태들 "0" 및 "1" 양쪽 모두에 대한 측정된 데이터를 도시한다. 도 8 및 도 9는 스코프 플롯들의 실제 이미지들이며 스케일들은 이미지들 상에서 박스들로 정의된다. 이들 스케일들이 다음의 단락에서 관찰들을 하기 위해 설명되는 것은 중요하지 않다.
도 8에 도 9를 비교함으로써, 각각의 도면에서 두 개의 곡선들 사이에서의 간격에 의해 결정된 바와 같이 보다 작은 비트 라인 정전용량에 대해 훨씬 더 강한 판독 신호가 분명하다. 판독 사이클의 감지 부분 동안 비트 라인에 전하 소스를 연결하는 것은 강유전성 커패시터에 걸쳐 스위칭 전압 세기를 희생시키지 않고 이들 보다 강한 판독 신호들을 획득하기 위해 보다 낮은 비트 라인 정전용량들이 사용되도록 허용한다.
본 발명의 바람직한 실시예는 반대 분극 방향들로 프로그램된 강유전성 메모리 셀들의 쌍으로 이루어진 자기-무효화 전치 증폭기에 대한 참조 셀을 포함한다. 이러한 동일한 참조 셀은 전하 소스들이 비트 라인들에 연결되는 대안적인 구성을 위해 사용될 수 있다. 판독 사이클의 감지 부분 동안 미리 결정된 시간에서, 이들 강유전성 메모리 셀들에 개별적으로 연결된 비트 라인들은 함께 단락된다. 이들 단락된 비트 라인들이 상승하는 전압은 로직 상태 "1"에 대한 및 로직 상태 "0"에 대한 1T/1C 비트 라인 상에서 발생된 전압들 사이의 대략 중간에 있다. 다시 말해서, 참조 비트 라인 상에 형성하는 전하는 비-스위칭 강유전성 커패시터를 가진 1T/1C 비트 라인 및 스위칭 강유전성 커패시터를 가진 1T/1C 비트 라인 상에서 형성하는 전하 사이의 대략 중간에 있다. 이러한 동일한 참조 셀은 또한 전하 소스가 판 라인보다는 비트 라인에 인가되는 대안적인 FRAM 구성에 적용 가능하다. 이러한 동일한 참조 셀은 또한 플로팅 비트 라인들을 사용하는 종래 기술의 FRAM들에 적용 가능하다.
판독 사이클의 전체 감지 부분 동안 함께 단락된 참조 셀의 두 개의 비트 라인들을 갖는 것이 가능하다. 이 경우에, 기준 회로에서 비트 라인들의 각각에 대한 전하 소스는 요구되지 않으며, 데이터 메모리 셀에 대한 것의 드라이브의 두 배를 가진 단일 전하 소스가 사용될 수 있다.
두 개의 분극 방향들의 세기들이 대략 동일한 한, 두 개의 강유전성 커패시터들의 프로그램된 상태들이 강하게 분극되는 것은 필요하지 않다. 대안적으로, 중립 분극 상태들(보자 전압에서 프로그램된 강유전성 커패시터들)이 사용될 수 있지만, 보다 강하게 분극된 상태들을 사용하는 것이 더 현실적이며 재생 가능하다.
대안적으로, 참조 셀에서 두 개의 강유전성 커패시터들에 연결된 하나의 비트 라인이 사용될 수 있다. 그러나, 참조 셀의 바람직한 실시예는 메모리 어레이의 규칙적인 패턴이 유지되며 판독 사이클의 끝에서 반대 분극 방향들로 기준 강유전성 커패시터들을 재기록하는 것이 더 용이하기 때문에 그것들 각각의 강유전성 커패시터들에 연결된 두 개의 별개의 비트 라인들을 사용한다.
도 10은 FRAM의 바람직한 실시예에 대한 본 발명에 따른 참조 셀의 개략도를 도시한다. 전하 소스가 비트 라인에 인가되는 대안적인 경우에 대해, 참조 셀은 전하 소스들이 판 라인(232) 대신에 비트 라인들(230 및 280)에 인가된다는 점을 제외하고 도 10에서의 것과 동일할 것이다. 양쪽 경우들 모두에서, 비트 라인들은 판독 사이클의 감지 부분에 대해 플로팅하지 않는다. 도 10에 도시된 비트 라인 회로들은 부가적인 디바이스들이 판독 사이클의 재기록 부분 동안 강유전성 커패시터들(222 및 272)에서 반대 분극 상태들의 프로그래밍을 허용하기 위해 부가되며 부가적인 디바이스들이 판독 사이클 동안 비트 라인들의 단락을 허용하기 위해 부가된다는 것을 제외하고 활성 메모리 셀들에 대한 것들과 유사하다. 인버터(252)는 판독 사이클의 재기록 부분 동안 강유전성 커패시터들(222 및 272)에서 반대 분극 방향들을 설정하기 위해 참조 셀에 부가된다. 바람직하게는, 비트 라인들(230 및 280) 상에서의 로딩은 비트 라인들 중 단지 하나 상에서의 단일 트랜지스터 대신에 트랜지스터들(255 및 256)의 쌍을 사용함으로써 유사하게 유지된다. 트랜지스터(256)는 재기록 사이클 동안 비트 라인(280) 상에서 전체 전압을 제공하기 위해 p-채널 트랜지스터이며 인버터(252)는 트랜지스터(256) 상에서 정확한 게이트 전압을 제공하기 위해 사용된다. 재기록 사이클에 대해, 노드(250)는 동력을 공급받아 트랜지스터들(255 및 256)이 턴 온하게 한다. 인버터(252)는 그 후 비트 라인들(230 및 280) 상에서 반대 전압들을 설정하여 반대 분극 방향들이 사이클의 끝에서 강유전성 커패시터들(222 및 272)로 프로그램되게 한다. 판독 사이클의 무효화 및 감지 부분들 동안, 트랜지스터들(255 및 256)은 오프이다. 판독 사이클 동안 미리 결정된 시간에서, 트랜지스터(253)는 비트 라인들(230 및 280)을 함께 단락시키기 위해 턴 온된다. 전하 소스가 판 라인에 인가되는 바람직한 실시예에 대해, 이러한 미리 결정된 시간은 바람직하게는 무효화 동작의 시작에 있다. 전하 소스가 비트 라인에 인가되는 대안적인 구성에 대해, 이러한 미리 결정된 시간은 바람직하게는 판독 사이클의 감지 부분의 처음에 있다. 단락된 비트 라인들(230 및 280)은 그러므로 도 3, 도 4 및 도 7에서 참조 비트 라인을 구성한다. 비트 라인(230) 또는 비트 라인(280)은 궁극적으로 비트 라인들(230 및 280)이 함께 단락되기 때문에 도 3 및 도 4에서 비트 라인(430)에 연결될 수 있다.
반대 분극 방향들로 프로그램된 강유전성 커패시터들(222 및 272)과 함께 비트 라인들(230 및 280)을 단락시키는 것은 단락된 비트 라인들(230 및 280) 상에서의 기준 전압이 판독 사이클의 감지 부분 동안의 시간에 관계없이 로직 상태들 "1" 및 "0"에 대해 활성 비트 라인들 상에서 발생된 전압들 사이의 대략 중간에 있도록 허용한다. 이것은 고정된 전압 기준을 사용하는 것에 대한 주요 이점이다. 이전처럼 동일한 벤치 탑 셋 업을 사용하여, 이것은 전하 소스들이 비트 라인들에 인가되는 대안적인 경우에 대해 도 11에서 가장 쉽게 도시된다. 도 8 및 도 9에 대한 도 11의 비교는 도 10에서의 회로에 의해 발생된 기준 전압이 도 7에서의 비트 라인(130) 상에서 로직 상태들 "1" 및 "0"에 대해 발생된 전압들 사이의 대략 중간에 있음을 도시한다. 이것은 판독 사이클의 감지 부분에서 감지 증폭기들이 데이터를 래칭하기 위해 동력을 공급받을 때에 관해서 많은 민감성 없이 FRAM 메모리 셀들에 연결된 감지 증폭기들에 대한 신뢰 가능한 기준 전압을 제공한다. 이러한 참조 셀은 또한 감지 증폭기에 대한 참조 셀이 실제 강유전성 메모리 셀들에 의해 생성되기 때문에 온도 및 다른 동작 조건들로 활성 강유전성 메모리 셀들을 추적할 것이다.
참조 셀에서 두 개의 강유전성 커패시터들의 분극 방향들은 참조 셀이 액세스되는 매 시간 후 교번될 수 있다. 분극 방향들을 교번시킴으로써, 강유전성 커패시터가 바람직한 분극 방향을 발생시키는 임프린트와 같은, 참조 셀에 악 영향을 미칠 수 있는 강유전성 효과들이 완화된다.
이 기술분야의 숙련자에 의해 이해될 수 있는 바와 같이, 참조 비트 라인들을 포함하는 본 발명에서 설명된 참조 셀 아키텍처는 판독 사이클의 판독 감지 부분 동안 플로팅 비트 라인들을 사용하는 종래 기술의 강유전성 메모리들에 대한 기준으로서 사용될 수 있다.
통상적인 고 밀도 집적 회로 메모리 설계는 메모리 어레이를 보다 작은 메모리 어레이 세그먼트들로 분할한다. 참조 셀들은 데이터 메모리 셀들과 동일한 메모리 어레이 세그먼트에서 부가적인 비트 라인들을 사용함으로써 생성될 수 있다. 이 경우에, 도 10에 도시된 회로는 도 3에서 이전에 도시된 바와 같이 활성 비트 라인들을 가진 회로의 다수의 인스턴스들을 구동하기 위해 적절한 드라이브를 갖고 설계되어야 한다. 대안적으로, 전류 미러 구성에 기초한 전압 팔로워 회로는 기준 회로로부터의 노드(464)로부터 부가적인 드라이브를 제공하기 위해 사용될 수 있다. 전압 팔로워 회로들은 이 기술분야의 숙련자에게 잘 알려져 있다. 전압 팔로워 회로에서의 임의의 오프셋이 또한 자기-무효화 회로에 의해 관리될 것이지만, 기준 전압들은 이러한 전압 팔로워 회로들의 설계가 다루기 힘들며 잡음 제거에 대해 신중한 주의가 기울여져야 하도록 작을 수 있다는 것을 주의하자.
대안적으로, 메모리 어레이의 상이한 및 바람직하게는 인접한 메모리 세그먼트에서 참조 메모리 셀들의 워드 라인은 상기 주어진 메모리 세그먼트에서 모든 워드 라인들에 대한 기준을 제공하기 위해 1T/1C FRAM 메모리 셀들의 주어진 메모리 세그먼트와 함께 사용될 수 있다. 이 경우에, 두 개의 비트 라인들은 기준 워드 라인에서 두 개의 강유전성 커패시터들을 위해 사용되며, 따라서 각각의 참조 셀은 바람직하게는 주어진 메모리 세그먼트에서 두 개의 감지 전치 증폭기들을 구동하여 1T/1C 비트 라인들 및 참조 셀 비트 라인들 상에서의 로딩을 대략 동일하게 유지한다. 그러나, 참조 메모리 셀들은 세그먼트에서의 임의의 워드 라인이 판독될 때마다 응력을 받아서 참조 셀들에서의 강유전성 커패시터들의 저하가 내구 제한들 때문에 개개의 워드 라인들의 것보다 많게 한다. 예를 들면, 세그먼트에서 1024개 워드 라인들이 있으며 각각의 워드 라인이 한 번 판독된다면, 각각의 워드 라인은 단지 한 번 응력을 받을 수 있지만 기준 워드 라인들은 1024회 응력을 받을 수 있다. 내구가 이슈가 아니라면, 이러한 접근법은 수용 가능하다. 또한, 의사 비-파괴적 판독은 참조 메모리 셀들의 워드 라인이 가능한 내구 이슈들에 대한 너무 많은 우려 없이 사용되도록 허용한다.
대안적으로, 기준 강유전성 커패시터들이 판독 사이클의 재기록 부분 동안 강유전성 커패시터로 보자 전압을 인가함으로써 중립 분극 상태들로 프로그램된다면, 단지 하나의 참조 셀 및 하나의 참조 비트 라인만이 요구될 수 있다. 그러나, 강유전성 커패시터 히스테리시스 곡선은 보자 전압 주위의 전압에 대해 비교적 가파를 수 있기 때문에, 중립 분극 상태를 정확하게 프로그램하는 것은 어려울 수 있다. 그러므로, 본 발명의 바람직한 실시예는 1T/1C FRAM 아키텍처들에 대한 참조 셀에 대해 반대 상태들로 프로그램된 두 개의 강유전성 커패시터들을 사용한다.
DRAM에 대한 자기-무효화 전치 증폭기 및 비-플로팅 비트 라인들을 사용하는 대안적인 경우에서, 참조 셀은 바람직하게는 활성 메모리 셀들을 위해 사용된 것보다 낮은 전압에서 프로그램된 단일 비트 라인 상에서의 DRAM 메모리 커패시터로 이루어진다. 바람직하게는, 이러한 보다 낮은 전압은 참조 비트 라인 상에서의 전압이 데이터 상태 "1" 또는 "0"을 판독할 때 비트 라인 상에서 발생된 전압 사이의 대략 중간에 있도록 허용하기 위해 활성 메모리 셀의 프로그래밍 전압의 대략 1/2이다. DRAM 경우에 대해, 상기 주어진 메모리 세그먼트에서 모든 워드 라인들에 대한 기준을 제공하기 위해 메모리 어레이의 상이한 및 바람직하게는 인접한 메모리 세그먼트에서 참조 메모리 셀들의 워드 라인을 사용하는 것이 바람직하다. 내구는 선형 DRAM 메모리 저장 커패시터들에 대한 이슈가 아니다.
대안적으로, 인접한 메모리 세그먼트에서 기준 워드 라인 상에서의 DRAM 메모리 커패시터의 크기는 활성 메모리 셀 선형 커패시터의 크기의 대략 1/2일 수 있지만, 이것은 메모리 어레이의 규칙적 패턴에서 분열을 야기하는 단점을 가질 것이다. 대안적으로, FRAM의 경우에서처럼, 로직 상태 "1" 및 로직 상태 "0"으로 프로그램되며 그 후 판독 사이클의 감지 부분 동안 미리 결정된 시간에서 함께 단락되는 선형 DRAM 커패시터들을 가진 비트 라인들의 쌍으로 이루어진 DRAM 참조 셀이 사용될 수 있지만, 이러한 구성은 참조를 위해 단일 선형 DRAM 커패시터를 사용하는 것에 대해 어떤 지각된 이점도 제공하지 않는다.
DRAM과 함께 사용될 때 본 발명의 자기-무효화 전치 증폭기에 대해, 고정된 전압 기준보다는 상기 논의된 바와 같이 참조 비트 라인을 사용하는 것이 바람직하다. 참조 셀의 신호는 또한, 이 기술분야의 숙련자에 의해 이해될 수 있는 바와 같이, DRAM의 리프레시 시간 및 실리콘에서 소수 캐리어들의 재조합 레이트에 의존하여 활성 메모리 셀들의 것들을 추적할 것이다.

Claims (43)

  1. 집적 회로 메모리의 로직 상태를 판독하는 방법에 있어서,
    제 1 비트 라인에 제 1 전압을 인가하는 단계,
    상기 제 1 비트 라인에 제 1 부가 전하를 인가하는 단계,
    상기 제 1 비트 라인에 제 1 메모리 셀을 연결하는 단계,
    상기 제 1 비트 라인과 상기 제 1 메모리 셀 사이에서 전하를 전달하는 단계, 및
    상기 제 1 메모리 셀의 상기 로직 상태를 감지하는 단계를 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  2. 청구항 1에 있어서,
    제 2 비트 라인에 제 2 전압을 인가하는 단계,
    상기 제 2 비트 라인에 제 2 부가 전하를 인가하는 단계,
    상기 제 2 비트 라인에 제 2 메모리 셀을 연결하는 단계, 및
    상기 제 2 비트 라인과 상기 제 2 메모리 셀 사이에서 전하를 전달하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  3. 청구항 2에 있어서,
    상기 제 1 메모리 셀의 상기 로직 상태는 차동 감지 증폭기를 사용하여 감지되며,
    상기 비트 라인들에 연결된 차동 감지 증폭기의 출력 오프셋 전압을 감지하는 단계,
    상기 차동 감지 증폭기의 상기 오프셋 전압을 무효화하기 위해 상기 제 1 비트 라인에 상기 제 1 부가 전하를 인가하고 상기 제 2 비트 라인에 상기 제 2 부가 전하를 인가하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  4. 청구항 3에 있어서,
    상기 집적 회로 메모리는 동적 랜덤 액세스 메모리이며,
    기준 신호를 제공하도록 상기 제 1 메모리 셀을 프로그램하기 위해 사용된 것보다 적은 전압으로 상기 제 2 메모리 셀을 프로그램하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  5. 청구항 3에 있어서,
    상기 집적 회로 메모리는 동적 랜덤 액세스 메모리이며,
    기준 신호를 제공하기 위해 상기 제 1 메모리 셀의 정전용량보다 적은 정전용량으로 상기 제 2 메모리 셀을 생성하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  6. 청구항 2에 있어서,
    제 3 비트 라인에 제 3 전압을 인가하는 단계,
    상기 제 3 비트 라인에 제 3 메모리 셀을 연결하는 단계,
    상기 제 3 메모리 셀과 상기 제 3 비트 라인 사이에서 전하를 전달하는 단계,
    하나의 이진 로직 상태로 상기 제 2 메모리 셀을 프로그램하는 단계,
    상기 제 2 메모리 셀의 반대 이진 로직 상태로 상기 제 3 메모리 셀을 프로그램하는 단계, 및
    기준 신호를 제공하기 위해 상기 제 2 및 제 3 비트 라인들을 함께 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  7. 청구항 3에 있어서,
    미리 결정된 시간에 동력을 공급받은 래칭 감지 증폭기의 제 1 입력으로 상기 차동 감지 증폭기의 제 1 출력을 인가하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  8. 청구항 7에 있어서,
    상기 래칭 감지 증폭기의 제 2 입력으로 상기 차동 감지 증폭기의 제 2 출력을 인가하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  9. 청구항 3에 있어서,
    상기 차동 감지 증폭기는 전류 미러 전압 증폭기인, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  10. 청구항 9에 있어서,
    상기 차동 감지 증폭기는 상기 제 2 비트 라인에 연결된 전류 미러 소스 및 복수의 상기 제 1 비트 라인들에 연결된 복수의 전류 미러 수신기들로서 구성되는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  11. 청구항 2에 있어서,
    상기 제 1 및 제 2 비트 라인들은 제 1 메모리 세그먼트에 위치되는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  12. 청구항 11에 있어서,
    제 1 워드 라인에 연결된 스위치들을 사용하여, 상기 제 1 및 제 2 메모리 셀들을 각각 상기 제 1 및 제 2 비트 라인들에 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  13. 청구항 6에 있어서,
    상기 제 1, 제 2 및 제 3 비트 라인들은 제 1 메모리 세그먼트에 위치되는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  14. 청구항 13에 있어서,
    상기 제 1 워드 라인에 연결된 스위치들을 사용하여, 상기 제 1, 제 2 및 제 3 메모리 셀들을 각각 상기 제 1, 제 2 및 제 3 비트 라인들에 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  15. 청구항 2에 있어서,
    상기 제 1 비트 라인은 제 1 메모리 세그먼트에 위치되며 상기 제 2 비트 라인은 제 2 메모리 세그먼트에 위치되는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  16. 청구항 6에 있어서,
    상기 제 1 비트 라인은 제 1 메모리 세그먼트에 위치되며 상기 제 2 및 제 3 비트 라인들은 제 2 메모리 세그먼트에 위치되는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  17. 청구항 16에 있어서,
    두 개의 감지 증폭기들의 하나의 입력 각각에 상기 기준 신호들을 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  18. 청구항 1에 있어서,
    상기 메모리 셀들은 강유전성 커패시터들을 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  19. 청구항 2에 있어서,
    상기 메모리 셀들은 강유전성 커패시터들을 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  20. 청구항 18에 있어서,
    상기 제 1 비트 라인에 상기 제 1 메모리 셀을 연결하는 단계는 상기 비트 라인들로 상기 부가 전하들을 인가하기 전에 발생하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  21. 청구항 19에 있어서,
    상기 비트 라인들에 상기 메모리 셀들을 연결하는 단계들은 상기 비트 라인들로 상기 부가 전하들을 인가하기 전에 발생하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  22. 청구항 19에 있어서,
    기준 신호를 제공하기 위해 완전한 분극 스위칭을 위해 요구된 것보다 적은 전압으로 상기 제 2 메모리 셀을 프로그램하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  23. 청구항 19에 있어서,
    상기 제 1 메모리 셀의 의사 비-파괴적 판독 동작을 제공하기 위해 완전한 분극 스위칭을 위해 요구된 것보다 적은 전압을 상기 제 1 메모리 셀에 인가하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  24. 청구항 23에 있어서,
    기준 신호를 제공하기 위해 상기 제 1 메모리 셀의 상기 의사 비-파괴적 판독 동작을 위해 사용된 것보다 적은 전압으로 상기 제 2 메모리 셀을 프로그램하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  25. 청구항 19에 있어서,
    상기 제 1 메모리 셀의 반대 분극 방향으로 상기 제 2 메모리 셀을 프로그램하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  26. 청구항 18에 있어서,
    병렬 회로 구성에서 상기 강유전성 커패시터 및 비트 라인 정전용량으로 상기 제 1 메모리 셀의 분극 방향을 감지하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  27. 청구항 18에 있어서,
    상기 제 1 비트 라인에 제 1 전하 소스를 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  28. 청구항 19에 있어서,
    상기 제 1 비트 라인에 제 1 전하 소스를 연결하는 단계, 및
    상기 제 2 비트 라인에 제 2 전하 소스를 연결하는 단계를 더 포함하는, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  29. 청구항 27에 있어서,
    상기 전하 소스는 전류 소스인, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  30. 청구항 28에 있어서,
    상기 전하 소스들은 전류 소스들인, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  31. 청구항 28에 있어서,
    상기 전하 소스들은 그것의 오프셋 전압을 무효화하는 차동 감지 증폭기인, 집적 회로 메모리의 로직 상태를 판독하는 방법.
  32. 집적 회로 메모리 디바이스에 있어서,
    제 1 비트 라인,
    참조 비트 라인,
    적어도 제 1 전극을 포함한 제 1 메모리 셀,
    상기 제 1 비트 라인에 상기 제 1 전극을 연결하기 위한 수단,
    차동 증폭기의 제 1 및 제 2 입력들을 각각, 상기 제 1 비트 라인 및 상기 참조 비트 라인에 연결하기 위한 수단, 및
    상기 제 1 비트 라인 및 상기 참조 비트 라인 상에 전하들을 인가함으로써 그것의 오프셋 전압을 무효화하는 상기 차동 증폭기를 위한 수단을 포함하는, 집적 회로 메모리 디바이스.
  33. 청구항 32에 있어서,
    상기 차동 증폭기는 전류 미러 전압 증폭기인, 집적 회로 메모리 디바이스.
  34. 청구항 33에 있어서,
    상기 참조 비트 라인을 가진 상기 차동 증폭기를 사용하여 복수의 제 1 비트 라인들을 구동하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  35. 청구항 32에 있어서,
    적어도 제 1 전극을 가진 제 2 메모리 셀, 및
    상기 제 2 메모리 셀의 상기 제 1 전극을 상기 참조 비트 라인에 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  36. 청구항 35에 있어서,
    제 1 전하 소스, 및
    상기 제 1 전하 소스를 상기 제 1 및 제 2 메모리 셀들의 제 2 전극들에 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  37. 청구항 35에 있어서,
    제 1 전하 소스,
    상기 제 1 전하 소스를 상기 제 1 비트 라인에 연결하기 위한 수단,
    제 2 전하 소스, 및
    상기 제 2 전하 소스를 상기 참조 비트 라인에 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  38. 청구항 35에 있어서,
    제 3 비트 라인,
    적어도 제 1 전극을 가진 제 3 메모리 셀,
    상기 제 3 메모리 셀의 상기 제 1 전극을 상기 제 3 비트 라인에 연결하기 위한 수단, 및
    미리 결정된 시간에 상기 참조 비트 라인 및 제 3 비트 라인을 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  39. 청구항 33에 있어서,
    상기 차동 증폭기는,
    상기 차동 증폭기의 제 1 출력,
    상기 차동 증폭기의 제 2 출력,
    전력 공급 레일,
    제 1 및 제 2 전극들 및 게이트 전극을 가진 제 1 스위치,
    제 1 및 제 2 전극들 및 게이트 전극을 가진 제 2 스위치,
    제 1 비트 라인,
    제 2 비트 라인,
    상기 제 1 비트 라인에 연결된 상기 제 1 스위치의 상기 제 1 전극,
    상기 제 2 비트 라인에 연결된 상기 제 2 스위치의 상기 제 1 전극,
    상기 제 1 스위치의 상기 제 2 전극을 상기 전력 공급 레일에 연결하기 위한 수단,
    상기 제 2 스위치의 상기 제 2 전극을 상기 전력 공급 레일에 연결하기 위한 수단,
    상기 차동 증폭기의 상기 제 1 출력에 연결된 상기 제 1 스위치의 상기 게이트, 및
    상기 차동 증폭기의 상기 제 2 출력에 연결된 상기 제 2 스위치의 상기 게이트를 포함하는, 집적 회로 메모리 디바이스.
  40. 집적 회로 메모리 디바이스에 있어서,
    제 1 비트 라인,
    강유전성 커패시터를 포함한 제 1 메모리 셀,
    제 1 전하 소스,
    상기 제 1 메모리 셀을 상기 제 1 비트 라인에 연결하기 위한 수단,
    상기 제 1 전하 소스를 상기 제 1 비트 라인에 연결하기 위한 수단, 및
    상기 제 1 비트 라인에 연결된 감지 증폭기를 포함하는, 집적 회로 메모리 디바이스.
  41. 청구항 40에 있어서,
    강유전성 커패시터를 포함한 제 2 메모리 셀,
    제 2 비트 라인,
    제 2 전하 소스,
    상기 제 2 메모리 셀을 상기 제 2 비트 라인에 연결하기 위한 수단,
    상기 제 2 전하 소스를 상기 제 2 비트 라인에 연결하기 위한 수단, 및
    상기 제 2 비트 라인을 상기 감지 증폭기에 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  42. 청구항 41에 있어서,
    강유전성 커패시터를 포함한 제 3 메모리 셀,
    제 3 비트 라인,
    상기 제 3 메모리 셀을 상기 제 3 비트 라인에 연결하기 위한 수단, 및
    상기 제 2 및 제 3 비트 라인들을 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.
  43. 청구항 42에 있어서,
    제 3 전하 소스, 및
    상기 제 3 전하 소스를 상기 제 3 비트 라인에 연결하기 위한 수단을 더 포함하는, 집적 회로 메모리 디바이스.

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