KR20190030473A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20190030473A
KR20190030473A KR1020170117961A KR20170117961A KR20190030473A KR 20190030473 A KR20190030473 A KR 20190030473A KR 1020170117961 A KR1020170117961 A KR 1020170117961A KR 20170117961 A KR20170117961 A KR 20170117961A KR 20190030473 A KR20190030473 A KR 20190030473A
Authority
KR
South Korea
Prior art keywords
transistors
row
column
gate
subpixels
Prior art date
Application number
KR1020170117961A
Other languages
English (en)
Other versions
KR102436065B1 (ko
Inventor
권오선
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170117961A priority Critical patent/KR102436065B1/ko
Publication of KR20190030473A publication Critical patent/KR20190030473A/ko
Application granted granted Critical
Publication of KR102436065B1 publication Critical patent/KR102436065B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 개구율 감소 없이 DRD(Double Rate Driving) 방식으로 구동되는 표시 장치에 관한 것이다. 본 발명은 2열로 배치되는 복수의 서브 픽셀, 제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터, 제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터, 열 방향으로 배치되는 데이터 라인 및행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고, 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고, 복수의 제1 트랜지스터 중 적어도 일부는 복수의 제2 트랜지스터와 일대일로 연결된다. 본 발명은 복수의 트랜지스터를 연결하는 연결 라인을 구비함으로써, DRD 또는 TRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 개구율 감소 없이 DRD(Double Rate Driving) 방식으로 구동되는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Panel), 유기 발광 표시 장치 (Organic Light Emitting Display Device) 등과 같은 여러 가지 표시 장치가 활용되고 있다.
이러한 표시 장치는 데이터 라인들과 게이트 라인들이 배치되고 데이터 라인들과 게이트 라인들이 서로 교차하는 지점에 배치된 화소들을 구비하는 표시 패널을 포함한다. 또한, 표시 장치는, 데이터 라인들로 데이터 전압을 공급하는 데이터 구동부와, 게이트 라인들로 게이트 신호를 공급하는 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하는 타이밍 제어부 등을 포함한다.
최근, 표시 장치가 대형화 및 고 해상도화됨에 따라 요구되는 데이터 구동부의 수는 증가하고 있다.
이에, 당업자들은 데이터 구동부의 수를 줄이기 위하여 표시 장치의 게이트 라인들의 수는 2배로 늘리는 반면에 데이터 라인들의 수를 1/2로 줄임으로써, 필요로 하는 데이터 구동부의 수를 1/2로 줄여 기존과 동일 해상도를 구현하는 DRD(Double Rate Driving) 방식으로 구동되는 표시 장치를 제안하였다.
그러나, DRD 방식으로 인한 게이트 라인의 증가는 표시 패널의 개구율을 감소시켜, 표시 장치의 투과율을 저하시키는 문제점을 초래한다.
이에, 본 발명이 해결하고자 하는 과제는 게이트 라인을 증가시키지 않고 DRD 또는 TRD 방식으로 구동될 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 2열로 배치되는 복수의 서브 픽셀, 제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터, 제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터, 열 방향으로 배치되는 데이터 라인 및행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고, 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고, 복수의 제1 트랜지스터 중 적어도 일부는 복수의 제2 트랜지스터와 일대일로 연결된다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 3열로 배치되는 복수의 서브 픽셀, 제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터, 제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터, 제3 열의 복수의 서브 픽셀에 연결되는 복수의 제3 트랜지스터, 열 방향으로 배치되는 데이터 라인 및 행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고, 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고, 복수의 제1 트랜지스터 중 적어도 일부는 상기 복수의 제2 트랜지스터와 일대일로 연결되고, 복수의 제2 트랜지스터 중 적어도 일부는 상기 복수의 제3 트랜지스터와 일대일로 연결된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 트랜지스터를 연결하는 연결 라인을 구비함으로써, DRD(Double Rate Driving) 또는 TRD(Triple Rate Driving) 방식으로 구동되는 표시 장치에서 게이트 라인의 개수를 증가시키지 않을 수 있다.
따라서, DRD 또는 TRD 방식으로 구동되는 표시 장치에서 게이트 라인의 증가로 인한 게이트 구동부의 증가를 방지할 수 있어, 표시 장치의 베젤 확장을 방지할 수 있다.
또한, DRD 또는 TRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있어, 표시 패널의 휘도를 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이고, 도 4a 내지 도 4d는 각각의 수평 기간 동안에 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀에 인가되는 데이터 전압을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 표시 패널을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이고, 도 7a 내지 도 7f는 각각의 수평 기간 동안에 본 발명의 다른 실시예에 따른 표시 장치의 서브 픽셀에 인가되는 데이터 전압을 설명하기 위한 도면이다.
도 8 은 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 제어부(140)를 포함한다.
표시 패널(110)은 유리 또는 플라스틱을 이용한 기판 상에 매트릭스 형태로 교차 형성된 복수의 게이트 라인(GL1 내지 GLp)과 복수의 데이터 라인(DL1 내지 DLq)을 포함한다. 그리고 복수의 게이트 라인(GL1 내지 GLp)과 데이터 라인(DL1 내지 DLq)의 교차 지점에 복수의 화소(Px)가 정의되어 있다. 여기서 p, q는 자연수를 의미한다.
그리고, 각각의 화소(Px)는 복수의 서브 픽셀(R, G, B)를 포함할 수 있고, 각각의 서브 픽셀(R, G, B)는 특정 컬러의 빛을 구현할 수 있다. 예를 들어, 복수의 서브 픽셀(R, G, B)는 적색을 구현하는 적색 서브 픽셀(R), 녹색을 구현하는 녹색 서브 픽셀(G) 및 청색을 구현하는 청색 서브 픽셀(B)로 구성될 수 있으나 이에 제한되지는 않는다. 이러한 복수의 서브 픽셀(R, G, B) 각각은 적어도 하나의 박막 트랜지스터와 연결된다.
그리고, 본 발명의 일 실시예에 따른 표시 장치가 액정 표시 장치의 경우에는 박막 트랜지스터의 게이트 전극은 게이트라인(GL1 내지 GLp)에 연결되어 있고, 소스 전극은 데이터라인(DL1 내지 DLq)에 연결되어 있고, 드레인 전극은 복수의 서브 픽셀(R, G, B)에 연결되어 복수의 서브 픽셀(R, G, B)에 인가되는 전압을 제어하게 된다. 이로써, 복수의 서브 픽셀(R, G, B)에 구비되는 액정의 움직임을 제어하여 액정 표시 장치의 계조를 구현한다. 구체적인 박막 트랜지스터의 연결 관계에 대해서는 도 2를 참조하여 후술한다.
전술한 바와 같이, 표시 장치(100)는 액정 표시 장치에 한정되지 않고, 유기 발광 표시 장치 등 다양한 형태의 표시 장치일 수 있다.
타이밍 제어부(140)는 데이터 구동부(120) 및 게이트 구동부(130)로 다양한 제어 신호(DCS, GCS) 및 영상 데이터(RGB)를 공급하여, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.
구체적으로, 타이밍 제어부(140)는 외부 호스트 시스템으로부터 수신되는 타이밍 신호(TS)에 기초하여, 각 프레임에서 구현하는 타이밍에 맞춰 스캔을 시작한다. 그리고, 타이밍 제어부(140)는 외부 호스트 시스템으로부터 수신되는 영상 신호(VS)를 데이터 구동부(120)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여, 영상 데이터(RGB)를 출력한다. 이로써, 타이밍 제어부(140)는 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
타이밍 제어부(140)는 영상 신호(VS)와 함께, 수직 동기 신호(Vsync), 수직 동기 신호(Hsync), 데이터 인에이블(DE: Data Enable) 신호, 데이터 클럭 신호(DCLK) 등을 포함하는 다양한 타이밍 신호(TS)들을 외부 호스트 시스템으로부터 수신한다.
타이밍 제어부(140)는 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수직 동기 신호(Hsync), 데이터 인에이블 신호(DE), 데이터 클럭 신호(DCLK) 등의 타이밍 신호(TS)를 입력 받아, 다양한 제어 신호들(DCS, GCS)을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.
예를 들어, 타이밍 제어부(140)는 게이트 구동부(130)를 제어하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 다양한 게이트 제어 신호(Gate Control Signal; GCS)들을 출력한다.
여기서, 게이트 스타트 펄스는 게이트 구동부(130)를 구성하는 하나 이상의 게이트 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 회로의 타이밍 정보를 지정하고 있다.
또한, 타이밍 제어부(140)는 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Souce Output Enable; SOE) 등을 포함하는 다양한 데이터 제어 신호(Data Control Signal; DCS)들을 출력한다.
여기서, 소스 스타트 펄스는 데이터 구동부(120)를 구성하는 하나 이상의 데이터 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동부(120)의 출력 타이밍을 제어한다.
타이밍 제어부(140)는 데이터 구동부(120)가 본딩된 소스 인쇄 회로 기판과 가요성 플랫 케이블(Flexible Flat Cable; FFC) 또는 가요성 인쇄 회로(Flexible Printed Circuit; FPC) 등의 연결 매체를 통해 연결된 제어 인쇄 회로 기판(Control Printed Circuit Board)에 배치될 수 있다.
제어 인쇄 회로 기판에는 표시 패널(110), 데이터 구동부(120) 및 게이트 구동부(130) 등으로 다양한 전압 또는 전류를 공급해주거나 공급할 다양한 전압 또는 전류를 제어하는 전원 제어부가 더 배치될 수 있다. 전원 제어부는 전원 관리 집적 회로(Power Management IC; PMIC)로 지칭될 수 있다.
상술한 소스 인쇄 회로 기판과 제어 인쇄 회로 기판은, 하나의 인쇄 회로 기판으로 구성될 수도 있다.
게이트 구동부(130)는 타이밍 제어부(140)의 제어에 따라, 하이 레벨 또는 로우 레벨의 게이트 신호를 게이트 라인(GL1 내지 GLp)에 순차적으로 공급한다.
게이트 구동부(130)는 구동 방식에 따라서, 표시 패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는 양측에 위치할 수도 있다.
게이트 구동부(130)는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 방식 또는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다.
게이트 구동부(130)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
데이터 구동부(120)는 타이밍 제어부(140)로부터 수신한 영상 데이터(RGB)를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인(DL1 내지 DLq)에 출력한다.
데이터 구동부(120)는 테이프 오토메티드 본딩 방식 또는 칩 온 글래스 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다.
또한, 데이터 구동부(120)는 칩 온 필름(Chip On Film; COF) 방식으로 구현될 수 있다. 이 경우, 데이터 구동부(120)의 일 단은 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시 패널(110)에 본딩될 수 있다.
데이터 구동부(120)는 레벨 쉬프터, 래치부 등의 다양한 회로를 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(110)의 일부를 예로 들어, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(110)의 구성 요소의 연결 관계를 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(110)은 전술한 바와 같이, 데이터 라인(DL1 내지 DL3), 게이트 라인(GL1 내지 GL3), 복수의 서브 픽셀(SP11 내지 SP34) 및 복수의 서브 픽셀(SP11 내지 SP34)을 구동하기 위한 복수의 트랜지스터(T11 내지 T34)를 포함할 뿐만 아니라, 복수의 트랜지스터(T11 내지 T34)를 연결시키는 복수의 연결 라인(CL1 내지 CL4)을 더 포함한다.
일례로 도 2에 도시된 바와 같이, 표시 패널(110)에 열 방향으로 배치되는 제1 데이터 라인 내지 제3 데이터 라인(DL1 내지 DL3)이 배치되고, 행 방향으로 배치되는 제1 게이트 라인 내지 제3 게이트 라인(GL1 내지 GL3)이 배치된다.
그리고, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 2열로 배치되는 제1 열의 복수의 서브 픽셀(SP11, SP21, SP31) 및 제2 열의 복수의 서브 픽셀(SP12, SP22, SP32)이 배치되고, 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에는 2열로 배치되는 제 3열의 복수의 서브 픽셀(SP13, SP23, SP33) 및 제4열의 복수의 서브 픽셀(SP14, SP24, SP34)이 배치된다.
여기서 제1 열의 복수의 서브 픽셀(SP11, SP21, SP31)은 적색을 구현하는 적색 서브 픽셀(R)일 수 있고, 제2 열의 복수의 서브 픽셀(SP12, SP22, SP32)은 녹색을 구현하는 녹색 서브 픽셀(G)일 수 있고, 제3 열의 복수의 서브 픽셀(SP13, SP23, SP33)은 청색을 구현하는 청색 서브 픽셀(B)일 수 있고, 제4 열의 복수의 서브 픽셀(SP14, SP24, SP34)은 적색을 구현하는 적색 서브 픽셀(R)일 수 있다.
각각의 서브 픽셀(SP11 내지 SP34)은 구동을 위하여 복수의 트랜지스터(T11 내지 T34)와 연결된다.
구체적으로, 제1 열의 복수의 서브 픽셀(SP11, SP21, SP31)에 연결되는 제 1열의 복수의 트랜지스터(T11, T21, T31)를 복수의 제1 트랜지스터(T11, T21, T31)로 정의하고, 제2 열의 복수의 서브 픽셀(SP12, SP22, SP32)에 연결되는 제 2열의 복수의 트랜지스터(T12, T22, T32)를 복수의 제2 트랜지스터(T12, T22, T32)로 정의하고, 제3 열의 복수의 서브 픽셀(SP13, SP23, SP33)에 연결되는 제 3열의 복수의 트랜지스터(T13, T23, T33)를 복수의 제3 트랜지스터(T13, T23, T33)로 정의하고, 제4 열의 복수의 서브 픽셀(SP13, SP23, SP33)에 연결되는 제 4열의 복수의 트랜지스터(T14, T24, T34)를 복수의 제4 트랜지스터(T14, T24, T34)로 정의한다.
복수의 제1 트랜지스터(T11, T21, T31)는 제1 데이터 라인(DL1)과 연결되나, 복수의 제2 트랜지스터(T12, T22, T32)는 데이터 라인(DL1 내지 DL3)과 연결되지 않는다. 이와 마찬가지로, 복수의 제3 트랜지스터(T13, T23, T33)는 제2 데이터 라인(DL2)과 연결되나, 복수의 제4 트랜지스터(T14, T24, T34)는 데이터 라인(DL1 내지 DL4)과 연결되지 않는다.
즉, 복수의 제1 트랜지스터(T11, T21, T31)의 소스 전극들은 제1 데이터 라인(DL1)과 연결되고, 복수의 제3 트랜지스터(T13, T23, T33)의 소스 전극들은 제2 데이터 라인(DL2)과 연결된다.
여기서, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제2 트랜지스터(T12, T22, T32)는 복수의 제1 트랜지스터(T21, T31)와 연결된 제1 연결 라인(CL1) 및 제2 연결 라인(CL2)에 연결되고, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제4 트랜지스터(T14, T24, T34)는 복수의 제3 트랜지스터(T23, T33)와 연결된 제3 연결 라인(CL3) 및 제4 연결 라인(CL4)에 연결된다.
구체적으로, 제1행의 제2 트랜지스터(T12)는 제2행의 제1 트랜지스터(T21)와 제1 연결 라인(CL1)을 통해 연결되어 있고, 제2행의 제2 트랜지스터(T22)는 제3행의 제1 트랜지스터(T31)와 제2 연결 라인(CL2)을 통해 연결되어 있고, 제1행의 제4 트랜지스터(T14)는 제2행의 제3 트랜지스터(T23)와 제3 연결 라인(CL3)을 통해 연결되어 있고, 제2행의 제4 트랜지스터(T24)는 제3행의 제3 트랜지스터(T33)와 제4 연결 라인(CL4)을 통해 연결되어 있다.
이를 일반화하면, 복수의 제1 트랜지스터(T21 내지 Tp1) 중 제 n+1 (n은 자연수) 행에 배치되는 제 1 트랜지스터(T(n+1)1)는 복수의 제2 트랜지스터(T12내지 Tp2) 중 제 n행에 배치되는 제2 트랜지스터(Tn2)와 복수의 연결 라인(CL)을 통해 연결되고, 복수의 제3 트랜지스터(T33 내지 Tp3) 중 제 n+1 (n은 자연수) 행에 배치되는 제 3 트랜지스터(T(n+1)3)는 복수의 제4 트랜지스터(T14 내지 Tp4) 중 제 n행에 배치되는 제4 트랜지스터(Tn4)와 복수의 연결 라인(CL)을 통해 연결된다.
그리고 제1 행의 제1 트랜지스터 내지 제4 트랜지스터(T11, T12, T13, T14)는 제1 게이트 라인(GL1)과 연결되고, 제2 행의 제1 트랜지스터 내지 제4 트랜지스터(T21, T22, T23, T24)는 제2 게이트 라인(GL2)과 연결되고, 제3 행의 제1 트랜지스터 내지 제4 트랜지스터(T31, T32, T33, T34)는 제3 게이트 라인(GL3)과 연결된다.
이렇게 표시 패널이 복수의 트랜지스터를 연결하는 연결 라인을 구비함으로써, DRD(Double Rate Driving) 방식으로 구동되는 표시 장치에서 게이트 라인의 개수를 증가시키지 않을 수 있다.
따라서, DRD 방식으로 구동되는 표시 장치에서 게이트 라인의 증가로 인한 게이트 구동부의 증가를 방지할 수 있어, 표시 장치의 베젤 확장을 방지할 수 있다.
또한, DRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있어, 표시 패널의 휘도를 향상시킬 수 있다.
이하에서는 도 3 내지 4d를 참조하여, 전술한 표시 패널(110)의 신호 인가 방식에 대하여 2 x 2 매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP22)을 기준으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이고, 도 4a 내지 도 4d는 각각의 수평 기간 동안에 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀에 인가되는 데이터 전압을 설명하기 위한 도면이다.
도3에 도시된 바와 같이, 제1 내지 제4 수평 기간(H1 내지 H4) 동안에 2 x 2 매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP22)에 인가되는 데이터 전압(Vdata)이 제1 데이터 라인(DL1)을 통해 인가된다.
구체적으로, 제1 수평 기간(H1)에는 데이터 전압(Vdata)은 제1 레벨(G1)로 인가되고, 제2 수평 기간(H2)에는 데이터 전압(Vdata)은 제2 레벨(R1)로 인가되고, 제3 수평 기간(H3)에는 데이터 전압(Vdata)은 제3 레벨(G2)로 인가되고, 제4 수평 기간(H4)에는 데이터 전압(Vdata)은 제4 레벨(R2)로 인가된다.
여기서 제1 레벨(G1)과 제3 레벨(G2)은 녹색 서브 픽셀(G)인 제2 열의 복수의 서브 픽셀(SP12, SP22)들을 구동하기 위한 데이터 전압(Vdata)의 레벨이고, 제2 레벨(R1)과 제4 레벨(R2)은 적색 서브 픽셀(R)인 제1 열의 복수의 서브 픽셀(SP11, SP21)들을 구동하기 위한 데이터 전압(Vdata)의 레벨이다.
보다 상세하게는, 제1 및 제2 수평 기간(H1, H2) 동안에 제1 행의 배치되는 복수의 서브 픽셀(SP11, SP12)에 제1 레벨(G1) 및 제2 레벨(R1)의 데이터 전압(Vdata)이 인가되고, 제3 및 제4 수평 기간(H3, H4) 동안에 제2 행의 배치되는 복수의 서브 픽셀(SP21, SP22)에 제3 레벨(G2) 및 제4 레벨(R2)의 데이터 전압(Vdata)이 인가된다.
그리고, 제1 수평 기간(H1) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)도 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)는 로우 레벨이다.
이에 따라, 제1 행 및 제2 행에 배치되는 복수의 트랜지스터(T11, T12, T21, T22)는 턴온되고, 제3 행에 배치되는 복수의 트랜지스터(T31, T32)는 턴오프된다.
따라서 도 4a에 도시된 바와 같이, 제1열에 배치되는 제1 행 제 1열의 서브 픽셀(SP11) 및 제2 행 제1 열의 서브 픽셀(SP21)에는 제1 레벨(G1)의 데이터 전압(Vdata)이 인가되고, 제2행 및 제1 열의 서브 픽셀(SP21)과 전기적으로 연결된 제1행 제2 열의 서브 픽셀(SP12)에도 제1 레벨(G1)의 데이터 전압(Vdata)이 인가되게 된다.
다음으로, 제2 수평 기간(H2) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 로우 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 로우 레벨이다.
이에 따라, 제1 행에 배치되는 복수의 트랜지스터(T11, T12)는 턴온되고, 제2 행 및 제3 행에 배치되는 복수의 트랜지스터(T21, T22, T31, T32)는 턴오프된다.
따라서 도 4b에 도시된 바와 같이, 제1 행 제 1열의 서브 픽셀(SP11)에는 제2 레벨(R1)의 데이터 전압(Vdata)이 인가되고 제2 행 제 1열의 서브 픽셀(SP21)에는 제1 레벨(G1)의 데이터 전압(Vdata)이 유지되고, 제2행 및 제1 열의 서브 픽셀(SP21)과 전기적으로 연결된 제1행 제2 열의 서브 픽셀(SP12)에도 제1 레벨(G1)의 데이터 전압(Vdata)이 유지되게 된다.
다음으로, 제3 수평 기간(H3) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 로우 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 하이 레벨이다.
이에 따라, 제1 행에 배치되는 복수의 트랜지스터(T11, T12)는 턴오프되고, 제2 행 및 제3 행에 배치되는 복수의 트랜지스터(T21, T22, T31, T32)는 턴온된다.
따라서 도 4c에 도시된 바와 같이, 제1열에 배치되는 제2 행 제 1열의 서브 픽셀(SP21) 및 제3 행 제1 열의 서브 픽셀(SP31)에는 제3 레벨(G2)의 데이터 전압(Vdata)이 인가되고, 제3행 및 제1열의 서브 픽셀(SP31)과 전기적으로 연결된 제2행 제2 열의 서브 픽셀(SP22)에도 제3 레벨(G2)의 데이터 전압(Vdata)이 인가되게 된다.
마지막으로, 제4 수평 기간(H4) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 로우 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 로우 레벨이다.
이에 따라, 제2 행에 배치되는 복수의 트랜지스터(T21, T22)는 턴온되고, 제1 행 및 제3 행에 배치되는 복수의 트랜지스터(T11, T12, T31, T32)는 턴오프된다.
따라서 도 4d에 도시된 바와 같이, 제2 행 제 1열의 서브 픽셀(SP21)에는 제4 레벨(R2)의 데이터 전압(Vdata)이 인가되고 제3 행 제 1열의 서브 픽셀(SP31)에는 제3 레벨(G2)의 데이터 전압(Vdata)이 유지되고, 제3행 및 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2행 제2 열의 서브 픽셀(SP22)에도 제3 레벨(G2)의 데이터 전압(Vdata)이 유지되게 된다.
전술한 바와 같이, 제1 내지 제4 수평 기간(H1 내지 H4) 동안에, 2 x 2 매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP22)에 데이터 전압(Vdata)이 제1 데이터 라인(DL1)을 통해 인가될 수 있다.
이렇게, 게이트 라인의 개수를 증가시키지 않으면서 DRD방식으로 표시 패널을 구동할 수 있다.
따라서, DRD 방식으로 구동되는 표시 장치에서 게이트 라인의 증가로 인한 게이트 구동부의 증가를 방지할 수 있어, 표시 장치의 베젤 확장을 방지할 수 있다.
또한, DRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있어, 표시 패널의 휘도를 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 표시 패널을 설명하기 위한 도면이다.
본 발명의 다른 실시예에 따른 표시 장치의 표시 패널은 전술한 바와 같이, 데이터 라인(DL1 내지 DL3), 게이트 라인(GL1 내지 GL3), 복수의 서브 픽셀(SP11 내지 SP46) 및 복수의 서브 픽셀(SP11 내지 SP46)을 구동하기 위한 복수의 트랜지스터(T11 내지 T46)를 포함할 뿐만 아니라, 복수의 트랜지스터(T11 내지 T46)를 연결시키는 복수의 연결 라인(CL1 내지 CL12)을 더 포함한다.
일례로 도 5에 도시된 바와 같이, 표시 패널(210)에 열 방향으로 배치되는 제1 데이터 라인 내지 제3 데이터 라인(DL1 내지 DL3)이 배치되고, 행 방향으로 배치되는 제1 게이트 라인 내지 제4 게이트 라인(GL1 내지 GL4)이 배치된다.
그리고, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 3열로 배치되는 제1 열의 복수의 서브 픽셀 내지 제3 열의 복수의 서브 픽셀(SP11 내지 SP43)이 배치되고, 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에는 3열로 배치되는 제4 열의 복수의 서브 픽셀 내지 제6 열의 복수의 서브 픽셀(SP14 내지 SP46)이 배치된다.
여기서 제1 열 및 제4열의 복수의 서브 픽셀(SP11, SP21, SP31, SP41, SP14, SP24, SP34, SP44)은 적색을 구현하는 적색 서브 픽셀(R)일 수 있고, 제2 열 및 제5 열의 복수의 서브 픽셀(SP12, SP22, SP32, SP42, SP15, SP25, SP35, SP45)은 녹색을 구현하는 녹색 서브 픽셀(G)일 수 있고, 제3 열 및 제 6열의 복수의 서브 픽셀(SP13, SP23, SP33, SP43 SP16, SP26, SP36, SP46)은 청색을 구현하는 청색 서브 픽셀(B)일 수 있다.
각각의 서브 픽셀(SP11 내지 SP46)은 구동을 위하여 복수의 트랜지스터(T11 내지 T46)와 연결된다.
구체적으로, 제1 열의 복수의 서브 픽셀(SP11, SP21, SP31, SP41)에 연결되는 제 1열의 복수의 트랜지스터(T11, T21, T31, T41)를 복수의 제1 트랜지스터(T11, T21, T31, T41)로 정의하고, 제2 열의 복수의 서브 픽셀(SP12, SP22, SP32, SP42)에 연결되는 제 2열의 복수의 트랜지스터(T12, T22, T32, T42)를 복수의 제2 트랜지스터(T12, T22, T32, T42)로 정의하고, 제3 열의 복수의 서브 픽셀(SP13, SP23, SP33, SP43)에 연결되는 제 3열의 복수의 트랜지스터(T13, T23, T33, T43)를 복수의 제3 트랜지스터(T13, T23, T33, T43)로 정의하고, 제4 열의 복수의 서브 픽셀(SP14, SP24, SP34, SP44)에 연결되는 제 4열의 복수의 트랜지스터(T14, T24, T34, T44)를 복수의 제4 트랜지스터(T14, T24, T34, T44)로 정의하고, 제5 열의 복수의 서브 픽셀(SP15, SP25, SP35, SP45)에 연결되는 제5 열의 복수의 트랜지스터(T15, T25, T35, T45)를 복수의 제5 트랜지스터(T15, T25, T35, T45)로 정의하고, 제6 열의 복수의 서브 픽셀(SP16, SP26, SP36, SP46)에 연결되는 제6 열의 복수의 트랜지스터(T16, T26, T36, T46)를 복수의 제6 트랜지스터(T16, T26, T36, T46)로 정의한다.
복수의 제1 트랜지스터(T11, T21, T31, T41)는 제1 데이터 라인(DL1)과 연결되나, 복수의 제2 트랜지스터(T12, T22, T32, T42) 및 복수의 제3트랜지스터(T13, T23, T33, T43)는 데이터 라인(DL1 내지 DL3)과 연결되지 않는다. 이와 마찬가지로, 복수의 제4 트랜지스터(T14, T24, T34, T44)는 제2 데이터 라인(DL2)과 연결되나, 복수의 제5 트랜지스터(T15, T25, T35, T45) 및 복수의 제6 트랜지스터(T16, T26, T36, T46)는 데이터 라인(DL1 내지 DL3)과 연결되지 않는다.
즉, 복수의 제1 트랜지스터(T11, T21, T31, T41)의 소스 전극들은 제1 데이터 라인(DL1)과 연결되고, 복수의 제4 트랜지스터(T14, T24, T34, T44)의 소스 전극들은 제2 데이터 라인(DL2)과 연결된다.
여기서, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제2 트랜지스터(T12, T22, T32, T42)는 복수의 제1 트랜지스터(T21, T31, T41)와 연결된 제1 연결 라인 내지 제3 연결 라인(CL1 내지 CL3)에 연결되고, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제3 트랜지스터(T13, T23, T33, T43)는 복수의 제2 트랜지스터(T22, T32, T42)와 연결된 제4 연결 라인 내지 제6 연결 라인(CL4 내지 CL6)에 연결되고, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제5 트랜지스터(T15, T25, T35, T45)는 복수의 제4 트랜지스터(T24, T34, T44)와 연결된 제6 연결 라인 내지 제9 연결 라인(CL6 내지 CL9)에 연결되고, 데이터 라인(DL1 내지 DL3)과 연결되지 않는 복수의 제6 트랜지스터(T16, T26, T36, T46)는 복수의 제5 트랜지스터(T25, T35, T45)와 연결된 제9 연결 라인 및 제12 연결 라인(CL9 내지 CL12)에 연결된다.
구체적으로, 제1 행의 제2 트랜지스터(T12)는 제2행의 제1 트랜지스터(T21)와 제1 연결 라인(CL1)을 통해 연결되어 있고, 제2행의 제2 트랜지스터(T22)는 제3행의 제1 트랜지스터(T31)와 제2 연결 라인(CL2)을 통해 연결되어 있고, 제3행의 제2 트랜지스터(T32)는 제4행의 제1 트랜지스터(T41)와 제3 연결 라인(CL3)을 통해 연결되어 있다.
그리고, 제1 행의 제3 트랜지스터(T13)는 제2행의 제2 트랜지스터(T22)와 제4 연결 라인(CL4)을 통해 연결되어 있고, 제2행의 제3 트랜지스터(T23)는 제3행의 제2 트랜지스터(T32)와 제5 연결 라인(CL5)을 통해 연결되어 있고, 제3행의 제3 트랜지스터(T33)는 제4행의 제2 트랜지스터(T42)와 제6 연결 라인(CL6)을 통해 연결되어 있다.
그리고, 제1 행의 제5 트랜지스터(T15)는 제2행의 제4 트랜지스터(T24)와 제7 연결 라인(CL7)을 통해 연결되어 있고, 제2행의 제5 트랜지스터(T25)는 제3행의 제4 트랜지스터(T34)와 제8 연결 라인(CL8)을 통해 연결되어 있고, 제3행의 제5 트랜지스터(T35)는 제4행의 제4 트랜지스터(T44)와 제9 연결 라인(CL9)을 통해 연결되어 있다.
그리고, 제1 행의 제6 트랜지스터(T16)는 제2행의 제5 트랜지스터(T25)와 제10 연결 라인(CL10)을 통해 연결되어 있고, 제2행의 제6 트랜지스터(T26)는 제3행의 제5 트랜지스터(T35)와 제11 연결 라인(CL11)을 통해 연결되어 있고, 제3행의 제6 트랜지스터(T36)는 제4행의 제5 트랜지스터(T45)와 제12 연결 라인(CL12)을 통해 연결되어 있다.
이를 일반화하면, 복수의 제1 트랜지스터(T31 내지 Tp1) 중 제 n+2 (n은 자연수) 행에 배치되는 제 1 트랜지스터(T(n+2)1)는 복수의 제2 트랜지스터(T22, 내지 Tp2) 중 제 n+1행에 배치되는 제2 트랜지스터(T(n+1)2)와 복수의 연결 라인(CL)을 통해 연결되고, 복수의 제2 트랜지스터(T22 내지 Tp2) 중 제 n+1 행에 배치되는 제 2 트랜지스터(T(n+1)2)는 복수의 제3 트랜지스터(T13 내지 Tp3) 중 제 n행에 배치되는 제3 트랜지스터(Tn3)와 복수의 연결 라인(CL)을 통해 연결된다.
그리고 제1 행의 제1 트랜지스터 내지 제6 트랜지스터(T11, T12, T13, T14, T15, T16)는 제1 게이트 라인(GL1)과 연결되고, 제2 행의 제1 트랜지스터 내지 제6 트랜지스터(T21, T22, T23, T24, T25, T26)는 제2 게이트 라인(GL2)과 연결되고, 제3 행의 제1 트랜지스터 내지 제6 트랜지스터(T31, T32, T33, T34, T35, T36)는 제3 게이트 라인(GL3)과 연결되고, 제4 행의 제1 트랜지스터 내지 제6 트랜지스터(T41, T42, T43, T44, T45, T46)는 제4 게이트 라인(GL4)과 연결된다.
이렇게 표시 패널이 복수의 트랜지스터를 연결하는 연결 라인을 구비함으로써, TRD(Triple Rate Driving) 방식으로 구동되는 표시 장치에서 게이트 라인의 개수를 증가시키지 않을 수 있다.
따라서, TRD 방식으로 구동되는 표시 장치에서 게이트 라인의 증가로 인한 게이트 구동부의 증가를 방지할 수 있어, 표시 장치의 베젤 확장을 방지할 수 있다.
또한, TRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있어, 표시 패널의 휘도를 향상시킬 수 있다.
이하에서는 도 6내지 7f를 참조하여, 전술한 표시 패널의 신호 인가 방식에 대하여 2 x 3매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP23)을 기준으로 설명한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이고, 도 7a 내지 도 7f는 각각의 수평 기간 동안에 본 발명의 다른 실시예에 따른 표시 장치의 서브 픽셀에 인가되는 데이터 전압을 설명하기 위한 도면이다.
도6에 도시된 바와 같이, 제1 내지 제6 수평 기간(H1 내지 H6) 동안에 2 x 3 매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP23)에 인가되는 데이터 전압(Vdata)이 제1 데이터 라인(DL1)을 통해 인가된다.
구체적으로, 제1 수평 기간(H1)에는 데이터 전압(Vdata)은 제1 레벨(B1)로 인가되고, 제2 수평 기간(H2)에는 데이터 전압(Vdata)은 제2 레벨(G1)로 인가되고, 제3 수평 기간(H3)에는 데이터 전압(Vdata)은 제3 레벨(R1)로 인가되고, 제4 수평 기간(H4)에는 데이터 전압(Vdata)은 제4 레벨(B2)로 인가되고, 제5 수평 기간(H5)에는 데이터 전압(Vdata)은 제5 레벨(G2)로 인가되고, 제6 수평 기간(H6)에는 데이터 전압(Vdata)은 제6 레벨(R2)로 인가된다.
여기서 제1 레벨(B1)과 제4 레벨(B2)은 청색 서브 픽셀(B)인 제3 열의 복수의 서브 픽셀(SP13, SP23)들을 구동하기 위한 데이터 전압(Vdata)의 레벨이고, 제2 레벨(G1)과 제5 레벨(G2)은 녹색 서브 픽셀(G)인 제2 열의 복수의 서브 픽셀(SP12, SP22)들을 구동하기 위한 데이터 전압(Vdata)의 레벨이고, 제3 레벨(R1)과 제6 레벨(R2)은 적색 서브 픽셀(R)인 제1 열의 복수의 서브 픽셀(SP11, SP21)들을 구동하기 위한 데이터 전압(Vdata)의 레벨이다.
보다 상세하게는, 제1 내지 제3 수평 기간(H1 내지 H3) 동안에 제1 행의 배치되는 복수의 서브 픽셀(SP11, SP12, SP13)에 제1 레벨 내지 제3 레벨(B1, G1, R1)의 데이터 전압(Vdata)이 인가되고, 제4 내지 제6 수평 기간(H4 내지 H6) 동안에 제2 행의 배치되는 복수의 서브 픽셀(SP21, SP22, SP23)에 제4 레벨 및 제6 레벨(B2, G2, R2)의 데이터 전압(Vdata)이 인가된다.
그리고, 제1 수평 기간(H1) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)도 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 하이 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)는 로우 레벨이다.
이에 따라, 제1 행, 제2 행 및 제3 행에 배치되는 복수의 트랜지스터(T11 내지 T33)는 턴온되고, 제4 행에 배치되는 복수의 트랜지스터(T41 내지 T43)는 턴오프된다.
따라서 도 7a에 도시된 바와 같이, 제1 열에 배치되는 제1 행 제 1열의 서브 픽셀(SP11), 제2 행 제1 열의 서브 픽셀(SP21) 및 제3 행 제1 열의 서브 픽셀(SP31)에는 제1 레벨(B1)의 데이터 전압(Vdata)이 인가되고, 제2행 제1 열의 서브 픽셀(SP21)과 전기적으로 연결된 제1행 제2 열의 서브 픽셀(SP12) 및 제3 행 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2행 제2 열의 서브 픽셀(SP22)에도 제1 레벨(B1)의 데이터 전압(Vdata)이 인가되고, 제2행 및 제2 열의 서브 픽셀(SP22)과 전기적으로 연결된 제1행 제3 열의 서브 픽셀(SP13)에도 제1 레벨(B1)의 데이터 전압(Vdata)이 인가되게 된다.
다음으로, 제2 수평 기간(H2) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)도 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)는 로우 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)도 로우 레벨이다.
이에 따라, 제1 행 및 제2 행에 배치되는 복수의 트랜지스터(T11 내지 T23)는 턴온되고, 제3 행 및 제4 행에 배치되는 복수의 트랜지스터(T31내지 T43)는 턴오프된다.
따라서 도 7b에 도시된 바와 같이, 제1열에 배치되는 제1 행 제 1열의 서브 픽셀(SP11) 및 제2 행 제1 열의 서브 픽셀(SP21)에는 제2 레벨(G1)의 데이터 전압(Vdata)이 인가되고, 제2 행 및 제1 열의 서브 픽셀(SP21)과 전기적으로 연결된 제1행 제2 열의 서브 픽셀(SP12)에도 제2 레벨(G1)의 데이터 전압(Vdata)이 인가되게 된다.
이에 반해, 제3 행 제 1열의 서브 픽셀(SP31)에는 제1 레벨(B1)의 데이터 전압(Vdata)이 유지되고, 제3행 및 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2 행 제2 열의 서브 픽셀(SP22) 및 제2행 및 제2 열의 서브 픽셀(SP22)과 전기적으로 연결된 제1행 제3 열의 서브 픽셀(SP13) 에도 제1 레벨(B1)의 데이터 전압(Vdata)이 유지되게 된다.
다음으로, 제3 수평 기간(H3) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 로우 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 로우 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)도 로우 레벨이다.
이에 따라, 제1 행에 배치되는 복수의 트랜지스터(T11 내지 T13)는 턴온되고, 제2 행 내지 제4 행에 배치되는 복수의 트랜지스터(T21 내지 T43)는 턴오프된다.
따라서 도 7c에 도시된 바와 같이, 제1 행 제 1열의 서브 픽셀(SP11)에는 제3 레벨(R1)의 데이터 전압(Vdata)이 인가되고 제2 행 제 1열의 서브 픽셀(SP21)에는 제2 레벨(G1)의 데이터 전압(Vdata)이 유지되고, 제2행 및 제1 열의 서브 픽셀(SP21)과 전기적으로 연결된 제1행 제2 열의 서브 픽셀(SP12)에도 제2 레벨(G1)의 데이터 전압(Vdata)이 유지되게 된다.
그리고, 제4 수평 기간(H4) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 로우 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 하이 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)도 하이 레벨이다.
이에 따라, 제1 행에 배치되는 복수의 트랜지스터(T11 내지 T13)는 턴온되고, 제2 행, 제3 행 및 제4 행에 배치되는 복수의 트랜지스터(T21 내지 T43)는 턴오프된다.
따라서 도 7d에 도시된 바와 같이, 제1 열에 배치되는 제2 행 제 1열의 서브 픽셀(SP21), 제3 행 제1 열의 서브 픽셀(SP31) 및 제4 행 제1 열의 서브 픽셀(SP41)에는 제4 레벨(B2)의 데이터 전압(Vdata)이 인가되고, 제3 행 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2 행 제2 열의 서브 픽셀(SP22) 및 제4 행 제1 열의 서브 픽셀(SP41)과 전기적으로 연결된 제3 행 제2 열의 서브 픽셀(SP32)에도 제4 레벨(B2)의 데이터 전압(Vdata)이 인가되고, 제3 행 및 제2 열의 서브 픽셀(SP32)과 전기적으로 연결된 제2 행 제3 열의 서브 픽셀(SP23)에도 제4 레벨(B2)의 데이터 전압(Vdata)이 인가되게 된다.
다음으로, 제5 수평 기간(H5) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 로우 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)도 하이 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)는 로우 레벨이다.
이에 따라, 제1 행 및 제4 행에 배치되는 복수의 트랜지스터(T11, T12, T13, T41, T42, T43)는 턴오프되고, 제2 행 및 제3 행에 배치되는 복수의 트랜지스터(T21 내지 T33)는 턴온된다.
따라서 도 7e에 도시된 바와 같이, 제1열에 배치되는 제2 행 제 1열의 서브 픽셀(SP21) 및 제3 행 제1 열의 서브 픽셀(SP31)에는 제5 레벨(G2)의 데이터 전압(Vdata)이 인가되고, 제3 행 및 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2 행 제2 열의 서브 픽셀(SP22)에도 제5 레벨(G2)의 데이터 전압(Vdata)이 인가되게 된다.
이에 반해, 제4 행 제 1열의 서브 픽셀(SP41)에는 제4 레벨(B2)의 데이터 전압(Vdata)이 유지되고, 제4 행 및 제1 열의 서브 픽셀(SP41)과 전기적으로 연결된 제3 행 제2 열의 서브 픽셀(SP32) 및 제3 행 및 제2 열의 서브 픽셀(SP32)과 전기적으로 연결된 제2 행 제3 열의 서브 픽셀(SP23) 에도 제4 레벨(B2)의 데이터 전압(Vdata)이 유지되게 된다.
다음으로, 제6 수평 기간(H6) 동안에 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 로우 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)는 로우 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)도 로우 레벨이다.
이에 따라, 제2 행에 배치되는 복수의 트랜지스터(T21 내지 T23)는 턴온되고, 제1 행, 제3 행 및 제4 행에 배치되는 복수의 트랜지스터(T11, T12, T13, T31, T32, T33, T41, T42, T43)는 턴오프된다.
따라서 도 7f에 도시된 바와 같이, 제2 행 제 1열의 서브 픽셀(SP31)에는 제6 레벨(R2)의 데이터 전압(Vdata)이 인가되고 제3 행 제 1열의 서브 픽셀(SP31)에는 제5 레벨(G2)의 데이터 전압(Vdata)이 유지되고, 제3 행 및 제1 열의 서브 픽셀(SP31)과 전기적으로 연결된 제2 행 제2 열의 서브 픽셀(SP22)에도 제5 레벨(G2)의 데이터 전압(Vdata)이 유지되게 된다.
전술한 바와 같이, 제1 내지 제6 수평 기간(H1 내지 H6) 동안에, 2 x 3 매트릭스 형태로 배치된 복수의 서브 픽셀(SP11 내지 SP23)에 데이터 전압(Vdata)이 제1 데이터 라인(DL1)을 통해 인가될 수 있다.
이렇게, 게이트 라인의 개수를 증가시키지 않으면서 TRD방식으로 표시 패널을 구동할 수 있다.
따라서, TRD 방식으로 구동되는 표시 장치에서 게이트 라인의 증가로 인한 게이트 구동부의 증가를 방지할 수 있어, 표시 장치의 베젤 확장을 방지할 수 있다.
또한, TRD 방식으로 구동되는 표시 장치에서 게이트 라인이 증가되지 않아 표시 패널의 개구율을 확보할 수 있어, 표시 패널의 휘도를 향상시킬 수 있다.
이하에서는, 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 표시 장치에 대하여 설명한다. 본 발명의 또 다른 실시예와 본 발명의 다른 실시예는 게이트 신호의 차이만 있으므로, 중복되는 내용은 생략한다.
도 8 은 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 신호 및 데이터 전압을 설명하기 위한 타이밍도이다.
도 8에 도시된 바와 같이, 제1 데이터 라인(DL1)에 제1 레벨 내지 제6 레벨(R1, G1, B1, R2, G2, B2)의 데이터 전압(Vdata)이 인가되는 제1 수평 기간 내지 제6 수평 기간(H1 내지 H6) 이전에, 기준 레벨의 데이터 전압(Vdata)이 인가되는 블랭크 기간(H0)을 더 포함할 수 있다.
여기서 기준 레벨이라 함은, 서브 픽셀(SP)이 특정 컬러를 구현하지 않게 하는 데이터 전압(Vdata)의 레벨을 의미한다. 서브 픽셀(SP)이 특정 컬러를 구현하지 않는다는 의미는 일반적으로 서브 픽셀(SP)이 0 gray의 계조를 표현하는 것을 의미한다.
도 8에 도시된 바와 같이, 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)는 제1 수평 기간 내지 제3 수평 기간(H1 내지 H3)에 걸쳐 하이 레벨이고, 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)는 블랭크 기간(H0) 및 제1 수평 기간 내지 제2 수평 기간(H1, H2) 및 제4 수평 기간 내지 제6 수평 기간(H4 내지 H6)에 걸쳐 하이 레벨이고, 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)는 블랭크 기간(H0) 및 제1 수평 기간(H1) 및 제3 수평 기간 내지 제5 수평 기간(H3 내지 H5)에 걸쳐 하이 레벨이고, 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)는 제1 수평 기간 내지 제4 수평 기간(H1 내지 H4) 및 제6 수평 기간(H6)에 걸쳐 하이 레벨이다.
즉 본 발명의 또 다른 실시예와 본 발명의 다른 실시예를 비교하면, 게이트 신호(GS)가 하이 레벨이 되는 시점이 당겨질 수 있다.
구체적으로, 제2 게이트 신호(GS2)는 제1 수평 기간(H1) 이전에 블랭크 기간(H0)부터 하이 레벨일 수 있고, 제3 게이트 신호(GS3)는 제1 수평 기간(H1) 이전에 블랭크 기간(H0)부터 하이 레벨일 수 있고, 제4 수평 기간(H4) 이전에 제3 수평 기간(H3)부터 하이 레벨일 수 있고, 제4 게이트 신호(GS4)는 제4 수평 기간(H4) 이전에 제2 수평 기간(H2)부터 하이 레벨일 수 있다.
이렇게, 게이트 신호를 미리 하이 레벨로 변환시켜, 복수의 트랜지스터를 미리 턴온 시킬 수 있다. 이로써, 각각의 서브 픽셀에 데이터 전압이 충분하게 충전될 시간을 확보할 수 있다. 따라서, 본 발명의 또 다른 표시 장치의 영상 품질은 향상될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 2열로 배치되는 복수의 서브 픽셀, 제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터, 제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터, 열 방향으로 배치되는 데이터 라인 및 행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고, 상기 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고, 상기 복수의 제1 트랜지스터 중 적어도 일부는 상기 복수의 제2 트랜지스터와 일대일로 연결된다.
본 발명의 다른 특징에 따르면, 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 연결시키는 연결 라인을 더 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 제1 트랜지스터 중 제 n+1 (n은 자연수) 행에 배치되는 제 1 트랜지스터는 상기 복수의 제2 트랜지스터 중 제 n행에 배치되는 제2 트랜지스터와 연결된다.
본 발명의 또 다른 특징에 따르면, 상기 제 n행에 배치되는 2개의 서브 픽셀에 제1 및 제2 수평기간 동안에 데이터 전압이 인가되고, 상기 제 n행에 배치되는 2개의 서브 픽셀은 제 n 게이트 라인과 연결되고, 상기 제 n+1행에 배치되는 2개의 서브 픽셀은 제 n+1 게이트 라인과 연결되고, 상기 제1 수평기간 동안에 상기 제n 게이트 라인 및 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제2 수평기간 동안에 상기 제n 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제 n+1 게이트 라인에 로우 레벨의 게이트 신호가 인가된다.
본 발명의 또 다른 특징에 따르면, 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 상기 제1 수평 기간 이전부터 인가된다.
본 발명의 일 실시예에 따른 표시 장치는 2 x 2 매트릭스 형태로 배치되는 복수의 서브 픽셀 및 상기 복수의 서브 픽셀에 각각 연결되는 복수의 트랜지스터를 포함하고, 제1 열의 복수의 트랜지스터는 하나의 데이터 라인을 공유하고, 제2 행 1열의 트랜지스터는 제1 행 2열의 트랜지스터와 연결된다.
본 발명의 다른 특징에 따르면, 상기 제2 행 1열의 트랜지스터와 상기 제 1행 2열의 트랜지스터를 연결시키는 연결 라인을 더 포함한다.
본 발명의 또 다른 특징에 따르면, 제1 행의 복수의 서브 픽셀은 제1 및 제2 수평 기간 동안에 데이터 전압이 인가되고, 상기 제1 수평 기간에 상기 제2 행 1열의 트랜지스터와 상기 제 1행 2열의 트랜지스터는 모두 턴온되고, 상기 제2 수평 기간에 상기 제2 행 1열의 트랜지스터는 턴오프 되고 상기 제1 행 2열의 트랜지스터는 턴온된다.
본 발명의 다른 실시예에 따른 표시 장치는 3열로 배치되는 복수의 서브 픽셀, 제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터, 제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터, 제3 열의 복수의 서브 픽셀에 연결되는 복수의 제3 트랜지스터, 열 방향으로 배치되는 데이터 라인 및 행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고, 상기 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고, 상기 복수의 제1 트랜지스터 중 적어도 일부는 상기 복수의 제2 트랜지스터와 일대일로 연결되고, 상기 복수의 제2 트랜지스터 중 적어도 일부는 상기 복수의 제3 트랜지스터와 일대일로 연결된다.
본 발명의 다른 특징에 따르면, 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 연결시키는 제1 연결 라인 및 상기 복수의 제2 트랜지스터와 상기 복수의 제3 트랜지스터를 연결시키는 제2 연결 라인을 더 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 제1 트랜지스터 중 제 n+2 (n은 자연수) 행에 배치되는 제 1 트랜지스터는 상기 복수의 제2 트랜지스터 중 제 n+1행에 배치되는 제2 트랜지스터와 연결되고 상기 복수의 제2 트랜지스터 중 상기 제 n+1 행에 배치되는 제 2 트랜지스터는 상기 복수의 제3 트랜지스터 중 제 n행에 배치되는 제3 트랜지스터와 연결된다.
본 발명의 또 다른 특징에 따르면, 상기 제 n행에 배치되는 3개의 서브 픽셀에 제1 내지 제3 수평기간 동안에 데이터 전압이 인가되고, 상기 제 n행에 배치되는 2개의 서브 픽셀은 제 n 게이트 라인과 연결되고, 상기 제 n+1행에 배치되는 2개의 서브 픽셀은 제 n+1 게이트 라인과 연결되고, 상기 제 n+2행에 배치되는 2개의 서브 픽셀은 제 n+2 게이트 라인과 연결되고, 상기 제1 수평기간 동안에 상기 제n 게이트 라인, 상기 제 n+1 게이트 라인 및 상기 제 n+2 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제2 수평기간 동안에 상기 제n 게이트 라인 및 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제 n+2 게이트 라인에 로우 레벨의 게이트 신호가 인가되고, 상기 제3 수평기간 동안에 상기 제n 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 및 제 n+1 게이트 라인 및 상기 제 n+2 게이트 라인에 로우 레벨의 게이트 신호가 인가된다.
본 발명의 또 다른 특징에 따르면, 상기 제 n+2 게이트 라인에 하이 레벨의 게이트 신호가 상기 제2 수평 기간 이전부터 인가되고 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 상기 제1 수평 기간 이전부터 인가된다.
본 발명의 다른 실시예에 따른 표시 장치는 3 x 3 매트릭스 형태로 배치되는 복수의 서브 픽셀 및 상기 복수의 서브 픽셀에 각각 연결되는 복수의 트랜지스터를 포함하고, 제1 열의 복수의 트랜지스터는 하나의 데이터 라인을 공유하고, 제3 행 제1 열의 트랜지스터는 제2 행 제2 열의 트랜지스터와 연결되고, 상기 제2 행 제2 열의 트랜지스터는 제1 행 제3 열의 트랜지스터와 연결된다.
본 발명의 다른 특징에 따르면, 상기 제3 행 제1 열의 트랜지스터와 상기 제2 행 제2 열의 트랜지스터를 연결시키는 제1 연결 라인 및 상기 제2 행 제2 열의 트랜지스터와 상기 제1 행 제3 열의 트랜지스터를 연결시키는 제2 연결 라인을 더 포함한다.
본 발명의 또 다른 특징에 따르면, 제1 행의 복수의 서브 픽셀은 제1 내지 제3 수평 기간 동안에 데이터 전압이 인가되고, 상기 제1 수평 기간에 상기 제3 행 제1 열의 트랜지스터와 상기 제 2행 제2 열의 트랜지스터와 상기 제 1행 제3 열의 트랜지스터는 모두 턴온되고, 상기 제2 수평 기간에 상기 제3 행 제1 열의 트랜지스터는 턴오프되고, 상기 제 2행 제2 열의 트랜지스터와 상기 제 1행 제3 열의 트랜지스터는 턴온되고, 상기 제3 수평 기간에 상기 제3 행 제1 열의 트랜지스터와 상기 제 2행 제2 열의 트랜지스터는 턴오프되고, 상기 제 1행 제3 열의 트랜지스터는 턴온된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 제어부
SP: 서브 픽셀
T: 트랜지스터
DL: 데이터 라인
GL: 게이트 라인
CL: 연결 라인

Claims (16)

  1. 2열로 배치되는 복수의 서브 픽셀;
    제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터;
    제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터;
    열 방향으로 배치되는 데이터 라인 및
    행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고,
    상기 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고,
    상기 복수의 제1 트랜지스터 중 적어도 일부는 상기 복수의 제2 트랜지스터와 일대일로 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 연결시키는 복수의 연결 라인을 더 포함하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 제1 트랜지스터 중 제 n+1 (n은 자연수) 행에 배치되는 제 1 트랜지스터는 상기 복수의 제2 트랜지스터 중 제 n행에 배치되는 제2 트랜지스터와 연결되는, 표시 장치.
  4. 제4 항에 있어서,
    상기 제 n행에 배치되는 2개의 서브 픽셀에 제1 및 제2 수평기간 동안에 데이터 전압이 인가되고,
    상기 제 n행에 배치되는 2개의 서브 픽셀은 제 n 게이트 라인과 연결되고,
    상기 제 n+1행에 배치되는 2개의 서브 픽셀은 제 n+1 게이트 라인과 연결되고,
    상기 제1 수평기간 동안에 상기 제n 게이트 라인 및 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 인가되고,
    상기 제2 수평기간 동안에 상기 제n 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제 n+1 게이트 라인에 로우 레벨의 게이트 신호가 인가되는, 표시 장치.
  5. 제5 항에 있어서,
    상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 상기 제1 수평 기간 이전부터 인가되는, 표시 장치.
  6. 2 x 2 매트릭스 형태로 배치되는 복수의 서브 픽셀 및
    상기 복수의 서브 픽셀에 각각 연결되는 복수의 트랜지스터를 포함하고,
    제1 열의 복수의 트랜지스터는 하나의 데이터 라인을 공유하고,
    제2 행 1열의 트랜지스터는 제1 행 2열의 트랜지스터와 연결되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 행 1열의 트랜지스터와 상기 제 1행 2열의 트랜지스터를 연결시키는 연결 라인을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    제1 행의 복수의 서브 픽셀은 제1 및 제2 수평 기간 동안에 데이터 전압이 인가되고,
    상기 제1 수평 기간에 상기 제2 행 1열의 트랜지스터와 상기 제 1행 2열의 트랜지스터는 모두 턴온되고,
    상기 제2 수평 기간에 상기 제2 행 1열의 트랜지스터는 턴오프 되고 상기 제1 행 2열의 트랜지스터는 턴온되는, 표시 장치.
  9. 3열로 배치되는 복수의 서브 픽셀;
    제1 열의 복수의 서브 픽셀에 연결되는 복수의 제1 트랜지스터;
    제2 열의 복수의 서브 픽셀에 연결되는 복수의 제2 트랜지스터;
    제3 열의 복수의 서브 픽셀에 연결되는 복수의 제3 트랜지스터;
    열 방향으로 배치되는 데이터 라인 및
    행 방향으로 평행하게 배치되는 복수의 게이트 라인을 포함하고,
    상기 복수의 제1 트랜지스터는 상기 데이터 라인과 연결되고,
    상기 복수의 제1 트랜지스터 중 적어도 일부는 상기 복수의 제2 트랜지스터와 일대일로 연결되고,
    상기 복수의 제2 트랜지스터 중 적어도 일부는 상기 복수의 제3 트랜지스터와 일대일로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터를 연결시키는 복수의 제1 연결 라인 및
    상기 복수의 제2 트랜지스터와 상기 복수의 제3 트랜지스터를 연결시키는 복수의 제2 연결 라인을 더 포함하는, 표시 장치.
  11. 제9 항에 있어서,
    상기 복수의 제1 트랜지스터 중 제 n+2 (n은 자연수) 행에 배치되는 제 1 트랜지스터는 상기 복수의 제2 트랜지스터 중 제 n+1행에 배치되는 제2 트랜지스터와 연결되고,
    상기 복수의 제2 트랜지스터 중 상기 제 n+1 행에 배치되는 제 2 트랜지스터는 상기 복수의 제3 트랜지스터 중 제 n행에 배치되는 제3 트랜지스터와 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제 n행에 배치되는 3개의 서브 픽셀에 제1 내지 제3 수평기간 동안에 데이터 전압이 인가되고,
    상기 제 n행에 배치되는 2개의 서브 픽셀은 제 n 게이트 라인과 연결되고,
    상기 제 n+1행에 배치되는 2개의 서브 픽셀은 제 n+1 게이트 라인과 연결되고,
    상기 제 n+2행에 배치되는 2개의 서브 픽셀은 제 n+2 게이트 라인과 연결되고,
    상기 제1 수평기간 동안에 상기 제n 게이트 라인, 상기 제 n+1 게이트 라인 및 상기 제 n+2 게이트 라인에 하이 레벨의 게이트 신호가 인가되고,
    상기 제2 수평기간 동안에 상기 제n 게이트 라인 및 상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 제 n+2 게이트 라인에 로우 레벨의 게이트 신호가 인가되고
    상기 제3 수평기간 동안에 상기 제n 게이트 라인에 하이 레벨의 게이트 신호가 인가되고, 상기 및 제 n+1 게이트 라인 및 상기 제 n+2 게이트 라인에 로우 레벨의 게이트 신호가 인가되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제 n+2 게이트 라인에 하이 레벨의 게이트 신호가 상기 제2 수평 기간 이전부터 인가되고
    상기 제 n+1 게이트 라인에 하이 레벨의 게이트 신호가 상기 제1 수평 기간 이전부터 인가되는, 표시 장치.
  14. 3 x 3 매트릭스 형태로 배치되는 복수의 서브 픽셀 및
    상기 복수의 서브 픽셀에 각각 연결되는 복수의 트랜지스터를 포함하고,
    제1 열의 복수의 트랜지스터는 하나의 데이터 라인을 공유하고,
    제3 행 제1 열의 트랜지스터는 제2 행 제2 열의 트랜지스터와 연결되고,
    상기 제2 행 제2 열의 트랜지스터는 제1 행 제3 열의 트랜지스터와 연결되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 행 제1 열의 트랜지스터와 상기 제2 행 제2 열의 트랜지스터를 연결시키는 제1 연결 라인 및
    상기 제2 행 제2 열의 트랜지스터와 상기 제1 행 제3 열의 트랜지스터를 연결시키는 제2 연결 라인을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    제1 행의 복수의 서브 픽셀은 제1 내지 제3 수평 기간 동안에 데이터 전압이 인가되고,
    상기 제1 수평 기간에 상기 제3 행 제1 열의 트랜지스터와 상기 제 2행 제2 열의 트랜지스터와 상기 제 1행 제3 열의 트랜지스터는 모두 턴온되고,
    상기 제2 수평 기간에 상기 제3 행 제1 열의 트랜지스터는 턴오프되고, 상기 제 2행 제2 열의 트랜지스터와 상기 제 1행 제3 열의 트랜지스터는 턴온되고,
    상기 제3 수평 기간에 상기 제3 행 제1 열의 트랜지스터와 상기 제 2행 제2 열의 트랜지스터는 턴오프되고, 상기 제 1행 제3 열의 트랜지스터는 턴온되는 표시 장치.
KR1020170117961A 2017-09-14 2017-09-14 표시 장치 KR102436065B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170117961A KR102436065B1 (ko) 2017-09-14 2017-09-14 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170117961A KR102436065B1 (ko) 2017-09-14 2017-09-14 표시 장치

Publications (2)

Publication Number Publication Date
KR20190030473A true KR20190030473A (ko) 2019-03-22
KR102436065B1 KR102436065B1 (ko) 2022-08-23

Family

ID=65949380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170117961A KR102436065B1 (ko) 2017-09-14 2017-09-14 표시 장치

Country Status (1)

Country Link
KR (1) KR102436065B1 (ko)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0990423A (ja) * 1995-09-28 1997-04-04 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示パネルおよび該液晶表示パネルの駆動方法
KR19980032980A (ko) * 1996-10-22 1998-07-25 가나이 츠토무 액정패널 및 액정표시장치
KR20010017524A (ko) * 1999-08-12 2001-03-05 윤종용 도트 반전 구동 방식의 박막 트랜지스터 액정 표시 장치
KR20050101672A (ko) * 2004-04-19 2005-10-25 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR20100009507A (ko) * 2008-07-18 2010-01-27 소니 주식회사 디스플레이 장치 및 그 구동 방법
KR20110014016A (ko) * 2009-08-04 2011-02-10 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR20120119411A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 액정표시장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0990423A (ja) * 1995-09-28 1997-04-04 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示パネルおよび該液晶表示パネルの駆動方法
KR19980032980A (ko) * 1996-10-22 1998-07-25 가나이 츠토무 액정패널 및 액정표시장치
KR20010017524A (ko) * 1999-08-12 2001-03-05 윤종용 도트 반전 구동 방식의 박막 트랜지스터 액정 표시 장치
KR20050101672A (ko) * 2004-04-19 2005-10-25 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR20100009507A (ko) * 2008-07-18 2010-01-27 소니 주식회사 디스플레이 장치 및 그 구동 방법
KR20110014016A (ko) * 2009-08-04 2011-02-10 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR20120119411A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 액정표시장치

Also Published As

Publication number Publication date
KR102436065B1 (ko) 2022-08-23

Similar Documents

Publication Publication Date Title
JP2019074764A (ja) 有機発光表示装置、有機発光表示パネル、有機発光表示装置の映像駆動方法、並びに有機発光表示装置の有機発光ダイオード劣化センシング駆動方法
WO2015059966A1 (ja) 表示装置およびその駆動方法
JP6900431B2 (ja) データ駆動回路、コントローラ、表示装置、及びその駆動方法
KR20180061525A (ko) 표시장치
KR102662562B1 (ko) 표시장치, 구동회로, 및 구동방법
US9311895B2 (en) Display device and method for driving same
US11195473B2 (en) Display device using inverted signal and driving method thereof
KR20210144402A (ko) 데이터 구동회로와 이를 이용한 표시장치
US11942042B2 (en) Display device
KR20170047465A (ko) 컨트롤러, 데이터 드라이버, 표시장치 및 그 구동방법
GB2603627A (en) Display device and driving method thereof
US11501717B2 (en) Gate driver that outputs gate voltage based on different signals and display device including the same
KR20160055324A (ko) 유기발광표시장치 및 유기발광표시패널
KR20170006350A (ko) 유기발광표시장치
CN111108544B (zh) 有机发光显示装置
KR20180073788A (ko) 표시소자, 표시장치 및 데이터 구동부
KR102436065B1 (ko) 표시 장치
KR20230089118A (ko) 전계 발광 표시장치와 그 구동방법
KR102420492B1 (ko) 시리얼 인터페이스를 이용한 레벨 쉬프터부를 갖는 디스플레이 장치
US10672358B2 (en) Driving circuit with filtering function and display device having the same
CN113129791B (zh) 显示装置和感测方法
KR102601635B1 (ko) 표시장치, 게이트 구동회로 및 구동방법
KR20190021594A (ko) Oled 표시 장치
US20240185802A1 (en) Display Device
KR20160147186A (ko) 컨트롤러, 유기발광표시장치 및 그 구동방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant