KR20190026471A - Epitaxial wafer and method for fabricating the same - Google Patents

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Abstract

According to an embodiment, disclosed is an epitaxial wafer comprising: a substrate; an epi-layer disposed on the substrate; and a first layer disposed between the substrate and the epi-layer. The substrate, the first layer, and the epi-layer comprise a silicon carbide and a dopant. A doping concentration of the first layer is less than a doping concentration of the substrate.

Description

에피택셜 웨이퍼 및 그 제조 방법{EPITAXIAL WAFER AND METHOD FOR FABRICATING THE SAME}[0001] EPITAXIAL WAFER AND METHOD FOR FABRICATING THE SAME [0002]

실시예는 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.An embodiment relates to an epitaxial wafer and a method of manufacturing the epitaxial wafer.

에피택셜 성장은 통상적으로 화학 기상 증착 프로세스를 포함하며, 단결정 실리콘 웨이퍼와 같은 기판은 기상/액상/고상의 실리콘 복합물이 웨이퍼 표면에 걸쳐 전달되어 열분해 또는 분해에 영향을 미치는 동안 가열된다. Epitaxial growth typically involves a chemical vapor deposition process wherein a substrate such as a monocrystalline silicon wafer is heated while a vapor / liquid / solid phase silicon composite is delivered across the wafer surface to effect pyrolysis or decomposition.

단결정 실리콘 웨이퍼가 기판으로 사용될 때, 실리콘은 단결정 구조의 성장을 지속시키는 방식으로 적층된다. 또한 이때, 특정 극성(N-type 또는 P-type)을 갖는 기판을 제작하고자 하는 경우, 그 에피택셜 성장 과정에 소정의 도핑 가스를 함께 주입하게 된다. When a single crystal silicon wafer is used as a substrate, the silicon is deposited in such a way as to sustain growth of the single crystal structure. At this time, when a substrate having a specific polarity (N-type or P-type) is to be manufactured, a predetermined doping gas is injected together with the epitaxial growth process.

에피택셜층(epitaxial layer)을 성장함에 있어서 박막 내부 및 표면의 결함은 전력 소자의 성능 저하 및 장시간 신뢰성에 많은 제약을 가지게 한다. 그러나, 에피 성장 과정에서 기판에 전위가 에피택셜층으로 전파되어 표면 결함이 발생하는 문제가 있다.In the growth of an epitaxial layer, defects in the inside and the surface of the thin film have many limitations on the performance degradation and long term reliability of the power device. However, there is a problem that a potential is propagated to the epitaxial layer on the substrate during the epitaxial growth process to cause surface defects.

실시예는 전위 밀도가 감소한 에피택셜 웨이퍼를 제공한다.The embodiment provides an epitaxial wafer with reduced dislocation density.

실시예는 표면 조도가 우수한 에피택셜 웨이퍼를 제공한다.The embodiment provides an epitaxial wafer excellent in surface roughness.

실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problems to be solved in the embodiments are not limited to these, and the objects and effects that can be grasped from the solution means and the embodiments of the problems described below are also included.

실시예에 따른 에피택셜 웨이퍼는 기판; 상기 기판상에 배치되는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고, 상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 제1 층의 도핑 농도는 상기 기판의 도핑 농도보다 작다.An epitaxial wafer according to an embodiment includes a substrate; An epi layer disposed on the substrate; And a first layer disposed between the substrate and the epi layer, wherein the substrate, the first layer, and the epi layer comprise silicon carbide and a dopant, wherein the doping concentration of the first layer is greater than a doping Concentration.

상기 제1 층의 도핑 농도가 5×1015cm-3보다 작을 수 있다.The doping concentration of the first layer may be less than 5 x 10 15 cm -3 .

상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 포함할 수 있다.And a buffer layer disposed between the first layer and the epi layer or between the first layer and the substrate.

상기 제1 층의 도핑 농도가 상기 버퍼층의 도핑 농도보다 작을 수 있다.The doping concentration of the first layer may be less than the doping concentration of the buffer layer.

본 발명의 실시예에 따른 에피택셜 웨이퍼 제조방법은 챔버 내에 기판을 배치하는 단계; 및 상기 챔버 내에 탄소원과 실리콘원을 공급하며, 상기 기판 상에 제1 층과 에피층을 순서대로 성장시키는 단계;을 포함하고, 상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층의 도펀트가 상기 기판의 도펀트보다 작도록 도핑 농도 조절한다.A method of manufacturing an epitaxial wafer according to an embodiment of the present invention includes: disposing a substrate in a chamber; And sequentially supplying a carbon source and a silicon source into the chamber and sequentially growing a first layer and an epilayer on the substrate, wherein in the step of growing the first layer and the epilayer in order, The doping concentration of the layer is controlled so as to be smaller than the dopant of the substrate.

상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 성장시킬 수 있다.The buffer layer disposed between the first layer and the epi layer or between the first layer and the substrate may be further grown in the step of growing the first layer and the epi layer in sequence.

상기 제1 층의 도핑 농도가 5×1015cm-3보다 작도록 도핑 물질을 투입할 수 있다.The doping material may be doped so that the doping concentration of the first layer is less than 5 x 10 15 cm -3 .

상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 탄소원과 실리콘원 중 적어도 하나의 공급량을 조절할 수 있다.The supply amount of at least one of the carbon source and the silicon source can be controlled in the step of sequentially growing the first layer and the epi layer.

실시예에 따른 반도체 소자는 에피택셜 웨이퍼; 및 상기 에피택셜 웨이퍼 상에 배치되는 소스 및 드레인을 포함하고, 상기 에피택셜 웨이퍼는, 기판; 상기 기판상에 배치되는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고, 상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 제1 층의 도핑 농도가 상기 기판의 도핑 농도보다 작다.A semiconductor device according to an embodiment includes: an epitaxial wafer; And a source and a drain disposed on the epitaxial wafer, the epitaxial wafer comprising: a substrate; An epi layer disposed on the substrate; And a first layer disposed between the substrate and the epi layer, wherein the substrate, the first layer, and the epi layer comprise silicon carbide and a dopant, wherein a doping concentration of the first layer is less than a doping Concentration.

실시예에 따르면, 에피택셜 웨이퍼의 전위 밀도를 감소시킬 수 있다.According to the embodiment, the dislocation density of the epitaxial wafer can be reduced.

또한, 에피택셜 웨이퍼의 표면 조도를 향상시킬 수 있다.Further, the surface roughness of the epitaxial wafer can be improved.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.

도 1은 본 발명의 제1 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 2는 본 발명의 제2 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 3은 본 발명의 제3 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 4a 내지 도 4c는 실시예에 따른 에피텍셜 웨이퍼의 내부 결함을 관찰한 사진이고,
도 5는 본 발명의 다양한 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 6은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이고,
도 7은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조방법을 설명하기 위한 도면이다.1 is a conceptual view of an epitaxial wafer according to a first embodiment of the present invention,
2 is a conceptual view of an epitaxial wafer according to a second embodiment of the present invention,
3 is a conceptual view of an epitaxial wafer according to a third embodiment of the present invention,
4A to 4C are photographs showing internal defects of an epitaxial wafer according to an embodiment,
5 is a conceptual view of an epitaxial wafer according to various embodiments of the present invention,
6 is a conceptual diagram of an epitaxial wafer manufacturing apparatus according to an embodiment of the present invention,
7 is a view for explaining a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.

본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.

특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.

예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.

실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiments, in the case where one element is described as being formed "on or under" another element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 제1 실시예에 따른 에피택셜 웨이퍼의 개념도이고, 도 2는 본 발명의 제2 실시예에 따른 에피택셜 웨이퍼의 개념도이고, 도 3은 본 발명의 제3 실시예에 따른 에피택셜 웨이퍼의 개념도이다.FIG. 1 is a conceptual view of an epitaxial wafer according to a first embodiment of the present invention. FIG. 2 is a conceptual view of an epitaxial wafer according to a second embodiment of the present invention. Is a conceptual view of an epitaxial wafer.

도 1을 참조하면, 실시예에 따른 에피택셜 웨이퍼는, 반도체 기판(11), 제1 층(12) 및 반도체 기판(11)상에 배치되는 에피층(13)을 포함한다. 반도체 기판(11)은 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)일 수 있으며, 이에 따라 에피층(13)도 도핑된 실리콘 카바이드 계열로 형성될 수 있다.Referring to FIG. 1, an epitaxial wafer according to an embodiment includes a semiconductor substrate 11, a first layer 12, and an epi layer 13 disposed on a semiconductor substrate 11. The semiconductor substrate 11 may be a silicon carbide-based wafer (4H-SiC wafer), whereby the epitaxial layer 13 may also be formed of a doped silicon carbide series.

반도체 기판(11)이 실리콘 카바이드(SiC)인 경우, 에피층(13)은 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피층(13)은 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.When the semiconductor substrate 11 is silicon carbide (SiC), the epitaxial layer 13 may be all formed of an n-type conductive silicon carbide system, that is, silicon carbide nitride (SiCN). However, the epitaxial layer 13 is not necessarily limited to this, and the epi layer 13 may be formed entirely of p-type conductive silicon carbide type, that is, aluminum silicon carbide (AlSiC).

반도체 기판(11)은 오프각이 3도~10도일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 반도체 기판(11)이 기울어진 각도로 정의할 수 있다. The off-angle of the semiconductor substrate 11 may be 3 degrees to 10 degrees. Here, the off-angle can be defined as an angle at which the semiconductor substrate 11 is inclined with respect to the (0001) Si plane and the (000-1) C plane.

반도체 기판(11)의 도핑 농도는 1×1018 cm- 3내지 1×1020 cm-3일 수 있으나 반드시 이에 한정하지 않는다. 반도체 기판(11)의 도핑 농도는 두께 방향으로 일정할 수 있으나 반드시 이에 한정하지 않는다, 이하에서 도핑 농도는 각 층의 도펀트의 농도와 동일할 수 있다.The doping concentration of the semiconductor substrate 11 is 1 × 10 18 cm - 3 to 1 × 10 20 cm -3 days, but not necessarily limited to this. The doping concentration of the semiconductor substrate 11 may be constant in the thickness direction, but is not necessarily limited thereto. Hereinafter, the doping concentration may be the same as the doping concentration of each layer.

제1 층(12)은 반도체 기판(11) 상에 배치될 수 있다. 제1 층(12)은 도핑 농도가 3×1015cm- 3 보다 작을 수 있다. 바람직하게는 제1 층(12)은 도핑 농도가 1×1015cm-3이하일 수 있다.The first layer 12 may be disposed on the semiconductor substrate 11. The first layer 12 has a doping concentration of 3 × 10 15 cm - may be less than three. Preferably, the first layer 12 may have a doping concentration of 1 x 10 15 cm -3 or less.

이러한 구성에 의하여, 제1 층(12)의 도핑 농도는 반도체 기판(11)의 도핑 농도 대비 농도 차이가 300배 이상 차이날 수 있다. 이러한 구성에 의하여, 에피층(13)에서 발생하는 내부 결함을 종단할 수 있다. 구체적으로, 제1 층(12)은 기저면 전위(Basal Plane Dislocation, BPD)를 칼날 전위(threading edge dislocation, TED)로 변경할 수 있다.With this configuration, the doping concentration of the first layer 12 may be 300 times or more different from the doping concentration of the semiconductor substrate 11. With this structure, internal defects generated in the epi-layer 13 can be terminated. Specifically, the first layer 12 may change the basal plane dislocation (BPD) to a threading edge dislocation (TED).

일반적으로 반도체 기판에 존재하는 전위는 기저면 전위(Basal Plane Dislocation, BPD)와 칼날 전위(threading edge dislocation, TED)로 구분될 수 있다. 이 중에서 기저면 전위는 다이오드를 장시간 통전했을 때 저항을 증가시키고 전력 소자의 신뢰성을 악화시킬 수 있다. 이에 반해 칼날 전위에 의한 전력 소자에 대한 영향이 상대적으로 적을 수 있다. Generally, a potential existing in a semiconductor substrate can be divided into a basal plane dislocation (BPD) and a threading edge dislocation (TED). Among them, the base potential can increase the resistance when the diode is energized for a long time and deteriorate the reliability of the power device. On the other hand, the effect on the power device due to the blade edge potential may be relatively small.

에피층(13)은 제1 층(12) 상에 배치될 수 있다. 에피층(13)의 도핑 농도는 1×1015cm-3 내지 5×1018cm-3일 수 있다. 에피층(13)은 두께 방향으로 도핑 농도가 변화할 수 있다. 예시적으로 도핑 농도는 두께 방향으로 증가할 수도 있고 감소할 수도 있다.The epi layer 13 may be disposed on the first layer 12. The doping concentration of the epi layer 13 may be 1 x 10 15 cm -3 to 5 x 10 18 cm -3 . The doping concentration of the epi layer 13 may vary in the thickness direction. Illustratively, the doping concentration may increase or decrease in the thickness direction.

이 때, 반도체 기판(11)상에 에피층(13)을 형성하는 경우 반도체 기판에 존재하는 기저면 전위는 에피층으로 전파될 수 있다. 따라서, 반도체 기판(11)에 형성된 기저면 전위가 에피층(13)으로 전파될 때 이를 칼날 전위로 변환하는 것이 바람직할 수 있다.At this time, when the epi layer 13 is formed on the semiconductor substrate 11, the base potential present in the semiconductor substrate can be propagated to the epi layer. Therefore, it may be desirable to convert the base surface potential formed on the semiconductor substrate 11 to the blade potential when it propagates to the epi layer 13.

그리고 반도체 기판(11)에 존재하는 기저면 전위를 종단하기 위해 반도체 기판(11)과 에피층(13) 사이에 반도체 기판(11)과 도핑 농도 차이가 큰 층인 제1 층(12)을 형성하여 반도체 기판의 기저면 전위를 칼날 전위로 변환할 수 있다. 즉, 제1 층(12)은 기저면 전위가 칼날 전위로 변환되는 효율(이하 BPD 변환 효율)을 향상시킬 수 있다. 제1 층(12)의 도펀트 농도가 낮을수록 반도체 기판(11)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.A first layer 12 having a large difference in doping concentration from the semiconductor substrate 11 is formed between the semiconductor substrate 11 and the epi layer 13 to terminate the underlying surface potential present in the semiconductor substrate 11, The base surface potential of the substrate can be converted into the blade potential. That is, the first layer 12 can improve the efficiency (hereinafter referred to as BPD conversion efficiency) of converting the base potential into the blade potential. The lower the dopant concentration of the first layer 12, the greater the difference in dopant concentration between the semiconductor substrate 11 and the BPD conversion efficiency can be.

실시예에 따르면, 반도체 기판(11)과 제1 층(12)의 경계면에서는 도핑 농도 차이가 존재하여 기저면 전위가 칼날 전위로 변환되는 BPD 변환이 발생할 수 있다.또한, 제1 층(12)은 두께 방향으로 도핑 농도가 연속적으로 감소할 수 있다. 여기서, 두께 방향은 반도체 기판(11)에서 에피층(13)을 향한 방향일 수 있다. According to the embodiment, there is a difference in doping concentration at the interface between the semiconductor substrate 11 and the first layer 12, so that the BPD conversion in which the base surface potential is converted to the blade potential may occur. The doping concentration can be continuously decreased in the thickness direction. Here, the thickness direction may be a direction from the semiconductor substrate 11 toward the epi layer 13.

예컨대, 제1 층(12)은 성장시 실리콘원을 연속적으로 증가시켜 도핑 농도를 감소시킬 수 있다. 예를 들어, 제1 층(12)은 SiH4을 소정의 성장시간 동안 연속적으로 증가시켜 주입할 수 있다. 이에 따라, 제1 층(12)은 내부 결함을 종단하여 에피층(13)의 표면(상부층)까지 발생하는 결함을 방지하여 BPD 변환 효율을 개선할 수 있다.For example, the first layer 12 may continuously increase the silicon source upon growth to reduce the doping concentration. For example, the first layer 12 may be implanted with SiH 4 continuously increased for a predetermined growth time. Accordingly, the first layer 12 terminates internal defects and prevents defects occurring on the surface (upper layer) of the epi layer 13, thereby improving the BPD conversion efficiency.

제1 층(12)은 하부에 배치된 반도체 기판(11)과의 도핑 농도 차이로 인해 도펀트 농도가 큰 반도체 기판(11)으로부터 압축응력이 발생하여 제1 층(12) 내부 결정이 축소하여 BPD 변환이 발생할 수 있다. 구체적으로, 반도체 기판(11)은 탄화규소(SiC)을 포함하고, 도펀트로 질소(N)를 주입할 수 있다. 이 경우, 도펀트의 직경이 탄소의 직경보다 작아 도펀트가 주입된 부분은 조밀해질 수 있다. 그리고 제1 층(12)은 도펀트 농도가 반도체 기판(11)의 도펀트 농도보다 작아 두께 방향으로 압축 응력이 발생할 수 있다. 그리고 압축 응력은 제1 층(12)의 내부 결정을 축소할 수 있다. 이에, 반도체 기판(11)에서부터 존재하는 기저면 전위는 제1 층(12)에서 칼날 전위로 방향 전환이 이루어질 수 있다. 그리고 기저면 전위가 칼날 전위로 변환되는 BPD 변환은 제1 층(12)과 반도체 기판(11) 사이의 경계면에서 대부분 발생할 수 있다. 다만, BPD 변환은 일부 제1 층(12) 내에서 발생할 수도 있다. 그리고 반도체 기판(11)과 제1 층(12) 사이의 도펀트 농도 차이가 클수록 압축응력이 커져 BPD 변환 효율도 커질 수 있다.Compressive stress is generated in the first layer 12 from the semiconductor substrate 11 having a large dopant concentration due to the difference in doping concentration with the semiconductor substrate 11 disposed at the lower portion thereof so that the internal crystal of the first layer 12 is reduced, Conversion may occur. Specifically, the semiconductor substrate 11 includes silicon carbide (SiC), and nitrogen (N) can be implanted as a dopant. In this case, since the diameter of the dopant is smaller than the diameter of the carbon, the doped portion can be dense. In the first layer 12, the dopant concentration is smaller than the dopant concentration of the semiconductor substrate 11, so that compressive stress can be generated in the thickness direction. And the compressive stress can shrink the inner crystals of the first layer 12. Thus, the underlying surface potential existing from the semiconductor substrate 11 can be redirected from the first layer 12 to the blade potential. The BPD conversion in which the base potential is converted to the blade potential can be mostly generated at the interface between the first layer 12 and the semiconductor substrate 11. However, BPD conversion may occur in some first layer 12. As the dopant concentration difference between the semiconductor substrate 11 and the first layer 12 increases, the compressive stress increases and the BPD conversion efficiency also increases.

제1 층(12)은 이하에서 설명하는 바와 같이 반도체 기판(11) 상에 배치될 수 있고, 반도체 기판(11) 상에 배치된 버퍼층(14) 상에 배치될 수 도 있으며, 반도체 기판(11)과 버퍼층 사이에 배치될 수 있다. 제1 층(12)은 반도체 기판(11), 버퍼층(14) 및 에피층(13)보다 도핑 농도가 낮을 수 있다. The first layer 12 may be disposed on the semiconductor substrate 11 as described below and may be disposed on the buffer layer 14 disposed on the semiconductor substrate 11, ) And the buffer layer. The first layer 12 may have a lower doping concentration than the semiconductor substrate 11, the buffer layer 14 and the epi layer 13. [

제1 층(12)은 도펀트의 농도가 3×1015cm-3보다 큰 경우에는 반도체 기판(11)과 제1 층(12) 사이의 도펀트 농도 차이가 작아져 BPD 변환 효율이 감소할 수 있다.When the dopant concentration of the first layer 12 is greater than 3 x 10 15 cm -3 , the dopant concentration difference between the semiconductor substrate 11 and the first layer 12 is reduced, and the BPD conversion efficiency may decrease .

제1 층(12)은 두께가 0.1㎛ 내지 1㎛일 수 있다. 다만, 반드시 이에 한정하지 않으며, 제1 층(12)의 두께는 성장 조건에 따라 적절히 조절될 수 있다.The first layer 12 may have a thickness of 0.1 탆 to 1 탆. However, the thickness of the first layer 12 is not necessarily limited to this, and the thickness of the first layer 12 may be appropriately adjusted in accordance with growth conditions.

제1 층(12)에서 도펀트의 초기 농도와 말기 농도는 각각 동일할 수 있으나, 이에 한정되는 것은 아니다. (여기서, 초기 농도는 각 층에서 기판에 거리가 가장 가까운 부분에서 도펀트의 농도를 의미하고, 말기 농도는 기판에서 거리가 가장 먼 부분에서 도펀트의 농도를 의미한다)In the first layer 12, the initial concentration and the terminal concentration of the dopant may be the same, but are not limited thereto. (Where the initial concentration means the concentration of the dopant in the portion closest to the substrate in each layer and the terminal concentration means the concentration of the dopant in the portion farthest from the substrate)

도 2를 참조하면, 제2 실시예에 따른 에피택셜 웨이퍼는 제1 층(12)과 에피층(13) 사이에 버퍼층(14)을 더 포함할 수 있다. 버퍼층(14)은 반도체 기판(11)과 에피층(13) 간의 격자 상수 불일치로 인한 결정 결함을 줄이기 위하여 마련된 층으로, 에피층(13)보다 높은 도핑 농도를 가질 수 있다. Referring to FIG. 2, the epitaxial wafer according to the second embodiment may further include a buffer layer 14 between the first layer 12 and the epi layer 13. The buffer layer 14 is provided to reduce crystal defects due to lattice constant mismatch between the semiconductor substrate 11 and the epi layer 13 and may have a higher doping concentration than the epi layer 13. [

버퍼층(14)은 두께 방향으로 도핑 농도가 변화할 수 있다. 예시적으로 도핑 농도는 두께 방향으로 증가할 수도 있고 감소할 수도 있다. The doping concentration of the buffer layer 14 may vary in the thickness direction. Illustratively, the doping concentration may increase or decrease in the thickness direction.

실시예에 따르면, 버퍼층(14)은 도핑 농도가 일정하게 유지될 수 있다. 버퍼층(14)은 두께가 0.5㎛ 내지 1㎛일 수 있다 According to the embodiment, the buffer layer 14 can keep the doping concentration constant. The buffer layer 14 may have a thickness of 0.5 탆 to 1 탆

버퍼층(14)은 두께가 0.5㎛보다 작은 경우에 기판(11), 제1 층(12) 및 에피층(13)의 격자 부정합을 효과적으로 완화하기 어려울 수 있으며, 두께가 1㎛보다 큰 경우에 생산 수율이 저하될 수 있다.The buffer layer 14 may be difficult to effectively mitigate the lattice mismatch between the substrate 11, the first layer 12 and the epi layer 13 when the thickness is less than 0.5 占 퐉, The yield may be lowered.

에피층(13)은 버퍼층(14)이 형성된 이후, 어닐링 공정이 진행된 후에 버퍼층(14) 상에 형성될 수 있다. 이때, 에피층(13)은 두께 방향으로 도핑 농도가 균일할 수 있으나 반드시 이에 한정하지 않는다.The epi layer 13 may be formed on the buffer layer 14 after the buffer layer 14 is formed and after the annealing process. At this time, the epitaxial layer 13 may have a uniform doping concentration in the thickness direction, but it is not limited thereto.

도 3을 참조하면, 버퍼층(14)은 반도체 기판(11)과 제1 층(12) 사이에 배치될 수 있다. 앞서 설명한 바와 같이, 에피층(13)의 평균 도핑 농도는 버퍼층(14)의 평균 도핑 농도보다 작을 수 있다. 또한, 에피층(13)과 버퍼층(14)은 동일한 조성(SiC)을 가질 수 있다.Referring to FIG. 3, the buffer layer 14 may be disposed between the semiconductor substrate 11 and the first layer 12. As described above, the average doping concentration of the epi layer 13 may be smaller than the average doping concentration of the buffer layer 14. In addition, the epi-layer 13 and the buffer layer 14 may have the same composition (SiC).

제1 층(12)은 버퍼층(14) 상부에 형성되고, 반도체 기판(11) 및 버퍼층(14)과 도핑 농도 차이가 클 수 있다. 이러한 구성에 의하여, 제1 층(12)은 반도체 기판(11)과 버퍼층(14) 상에 존재하는 기저면 전위를 종단할 수 있다. 제1 층(12)은 반도체 기판과 버퍼층(14)의 기저면 전위를 칼날 전위로 변환할 수 있다. 즉, 제1 층(12)은 BPD 변환 효율을 향상시킬 수 있다. 제1 층(12)의 도펀트 농도가 낮을수록 반도체 기판(11) 및 버퍼층(14)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.The first layer 12 is formed on the buffer layer 14, and the doping concentration difference between the semiconductor layer 11 and the buffer layer 14 may be large. With this configuration, the first layer 12 can terminate the underlying surface potential present on the semiconductor substrate 11 and the buffer layer 14. [ The first layer 12 can convert the base surface potential of the semiconductor substrate and the buffer layer 14 into a blade potential. That is, the first layer 12 can improve the BPD conversion efficiency. The lower the dopant concentration of the first layer 12, the greater the difference in dopant concentration between the semiconductor substrate 11 and the buffer layer 14, and thus the BPD conversion efficiency can be improved.

도 4a 내지 도 4c는 실시예에 따른 에피텍셜 웨이퍼의 내부 결함을 관찰한 사진이다.4A to 4C are photographs showing internal defects of the epitaxial wafer according to the embodiment.

하기 표 1은 제1 실시예에 따라 제작한 에피택셜 웨이퍼(실시예 1)와 제1 층이 존재하지 않는 에피택셜 웨이퍼층(비교예 1) 의 기저면 전위 결함 개수와 표면 결함 개수를 측정한 표이다.Table 1 below shows the results of measurement of the number of surface dislocation defects and the number of surface defects of the epitaxial wafer (Example 1) manufactured according to the first embodiment and the epitaxial wafer layer (Comparative Example 1) having no first layer to be.

기저면 전위 결함 개수(ea)Number of basal plane dislocation defects (ea) 표면 결합(ea/cm2)Surface bond (ea / cm2) 실시예 1Example 1 1One 0.30.3 비교예 1Comparative Example 1 44 1One

실시예 1은 4H-SiC 반도체 기판(11)을 서셉터에 장착하고, 챔버의 내부를 진공 분위기로 한 후, 수소가스를 210L 흘려 보내면서 압력을 80mbar로 조절하였다. 그리고 압력을 일정하게 유지하면서 챔버의 온도를 1580℃까지 승온시켰다. 그리고 성장가스는 10초, 도펀트인 N2는 0.1sccm~20sccm으로 5회 반복 공급하였다. 또한, 실리콘원인 SiH4 100sccm 내지 250sccm, C/Si ratio는 1.05을 선택하였다. 성장 시간은 1시간으로하여 SiC 에피택셜 막을 성장하였다. 성장 종료시는 H2 가스 이외의 모든 가스의 공급을 중지하고 냉각을 진행하였다.In Example 1, a 4H-SiC semiconductor substrate 11 was attached to a susceptor, and a chamber was evacuated to a vacuum atmosphere. Then, 210 L of hydrogen gas was supplied to adjust the pressure to 80 mbar. The temperature of the chamber was raised to 1580 DEG C while maintaining the pressure constant. The growth gas was supplied 10 times and the dopant N2 was supplied 5 times repeatedly at 0.1 sccm to 20 sccm. Also, SiH4 of 100 sccm to 250 sccm and C / Si ratio of 1.05 were selected. The SiC epitaxial film was grown at a growth time of 1 hour. At the end of the growth, the supply of all the gases other than the H 2 gas was stopped and the cooling was continued.

얻어진 SiC 에피택셜 웨이퍼는 FT-IR 장치를 사용하여 막두께를 측정하여 11.8um의 두께로 SiC 에피택셜 막이 형성된 것을 확인하였다. 다음으로 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가하였다. 그 결과 BPD 결함은 1ea, 표면 결함은 0.3ea/cm2임을 확인 하였다.The resulting SiC epitaxial wafer was measured for film thickness using an FT-IR apparatus, and it was confirmed that a SiC epitaxial film was formed with a thickness of 11.8 μm. Next, the number of crystal defects was evaluated with a crystal defect analyzer (CS920, manufactured by KLA-Tencor). As a result, it was confirmed that the BPD defect was 1ea and the surface defect was 0.3ea / cm2.

비교예 1는 실시예 1과 동일한 조건에서 제1 층을 제거하여 실험하였다. 상기 표 1을 참조하면, 실시예 1의 경우 기저면 전위가 1개로 매우 작음을 알 수 있다. 이는 비교예 1과 비교할 때 제1 층이 기저면 전위 개수 및 표면 결함이 매우 효과적으로 감소함을 확인할 수 있다. Comparative Example 1 was carried out by removing the first layer under the same conditions as in Example 1. Referring to Table 1, it can be seen that, in the case of Embodiment 1, the base potential is one, which is very small. It can be confirmed that the number of the basal plane dislocations and the surface defects of the first layer are significantly reduced as compared with Comparative Example 1.

도 4a는 비교예 1의 경우 내부 결함을 관찰한 사진이다. 도 4a에서 내부 결함(B)은 반도체 기판에서 발생한 기저면 전위(BPD)에 기인하여 발현됨을 확인할 수 있다. 또한, 에피층에 기저면 전위가 존재하지 않고 버퍼층에서 내부 결함이 종단된 경우(T)도 존재함을 확인할 수 있다.4A is a photograph of the internal defect observed in Comparative Example 1. FIG. In FIG. 4A, it is confirmed that the internal defect (B) is caused by the basal plane potential (BPD) generated in the semiconductor substrate. It can also be seen that there is also a case (T) in which the underlying surface potential is not present in the epi layer and the internal defect is terminated in the buffer layer.

그리고 도 4b 내지 도 4c는 실시예 1의 경우 내부 결함을 관찰한 사진이다. 도 4b 내지 도 4c에서 제1 층과 버퍼층에서 반도체 기판에서 존재하는 기저면 전위(BPD)를 제1 층과 버퍼층에서 종단(T1, T2)함을 확인할 수 있다. 또한, 에피층과 버퍼층 사이의 경계면에서 기저면 전위(BPD)가 종단된 경우도 존재함을 확인할 수 있다. 이에 따라, 실시예에 따른 에피택셜 웨이퍼는 BPD 효율을 개선함을 확인할 수 있다.And FIGS. 4B to 4C are photographs showing internal defects observed in Example 1. FIG. 4B to 4C, it can be confirmed that the base layer potential (BPD) existing in the semiconductor substrate in the first layer and the buffer layer is terminated (T 1 , T 2 ) in the first layer and the buffer layer. In addition, it can be confirmed that the basal plane potential (BPD) is terminated at the interface between the epi layer and the buffer layer. Thus, it can be confirmed that the epitaxial wafer according to the embodiment improves the BPD efficiency.

도 5는 본 발명의 다양한 실시예에 따른 에피택셜 웨이퍼의 개념도이다.5 is a conceptual view of an epitaxial wafer according to various embodiments of the present invention.

도 5a 내지 도 5d를 참조하면, 에피텍셜 웨이퍼는 제2 층(15)을 포함할 수 있다. 먼저, 제2 층(15)은 기판(11)과 제1 층(12) 사이에 배치될 수 있다. 제2 층(15)은 실리콘 카바이드보다 밴드 갭이 작을 수 있다. 예컨대, 제2 층(15)은 게르마늄(germanium, Ge)을 포함할 수 있다. 제2 층(15)은 반도체 기판(11)과의 에너지 밴드 갭 차이를 통해 반도체 기판(11)에 존재하는 기저면 전위(BPD)를 칼날 전위(threading edge dislocation, TED)로 변경할 수 있다.Referring to Figures 5A-5D, the epitaxial wafer may comprise a second layer 15. First, the second layer 15 may be disposed between the substrate 11 and the first layer 12. The second layer 15 may have a smaller band gap than silicon carbide. For example, the second layer 15 may comprise germanium (Ge). The second layer 15 can change the base potential (BPD) existing in the semiconductor substrate 11 to a threading edge dislocation (TED) through the energy band gap difference with the semiconductor substrate 11.

예컨대, 제2 층(15)은 밴드 갭 에너지가 0.7eV일 수 있다 이러한 구성에 의하여, 제2 층(15)은 에너지 밴드 갭이 반도체 기판(11)의 에너지 밴드갭과 차이가 2.5eV이상일 수 있다. For example, the second layer 15 may have a band gap energy of 0.7 eV. With this configuration, the energy band gap of the second layer 15 may be 2.5 eV or more different from the energy band gap of the semiconductor substrate 11 have.

뿐만 아니라, 앞서 설명한 바와 같이 기판(11)과 버퍼층(14)은 동일한 성분으로 이루어져, 제2 층(15)은 버퍼층 상에 배치될 수 있다. 뿐만 아니라, 기판(11)과 마찬가지로 실리콘 카바이드로 이루어진 제1 층(11) 상에 제2 층(12)이 배치될 수 있다. 이로서, 다양한 실시예에 따른 에피텍셜 웨이퍼는 BPD 효율을 개선할 수 있다.In addition, as described above, the substrate 11 and the buffer layer 14 are made of the same component, and the second layer 15 can be disposed on the buffer layer. In addition, the second layer 12 may be disposed on the first layer 11 made of silicon carbide like the substrate 11. As such, epitaxial wafers according to various embodiments can improve BPD efficiency.

실시예에 따른 에피택셜 웨이퍼는 금속 반도체 전계효과 트랜지스터(MESFET)에 적용될 수 있다. 예를 들면, 본 발명에 따른 에피택셜층 위에 소스 및 드레인을 포함하는 오믹 콘택층을 형성함으로써 전계 효과 트랜지스터(MOSFET)를 제작할 수 있다. 이외에도 다양한 반도체 소자에 적용될 수 있다.An epitaxial wafer according to an embodiment may be applied to a metal semiconductor field effect transistor (MESFET). For example, a field effect transistor (MOSFET) can be fabricated by forming an ohmic contact layer comprising a source and a drain over an epitaxial layer according to the present invention. The present invention can be applied to various semiconductor devices.

도 6은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이고, 도 7은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조방법을 설명하기 위한 도면이다.FIG. 6 is a conceptual diagram of an epitaxial wafer manufacturing apparatus according to an embodiment of the present invention, and FIG. 7 is a view for explaining a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.

도 6을 참조하면, 에피택셜 웨이퍼 제조장치(100)는 반도체 기판(11)이 배치되는 수용부를 포함하는 복수 개의 회전판(120), 복수 개의 회전판(120)을 지지하는 메인 플레이트(110), 및 회전판(120)에 가스를 분사하는 가스 분배 장치(130)를 포함할 수 있다.6, an apparatus for manufacturing an epitaxial wafer 100 includes a plurality of rotating plates 120 including a receiving portion in which a semiconductor substrate 11 is disposed, a main plate 110 supporting a plurality of rotating plates 120, And a gas distribution device 130 that injects gas to the rotating plate 120. [

메인 플레이트(110)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(110)의 외측에는 히터(140)가 배치되어 열을 메인 플레이트(110)에 전달할 수 있다. 메인 플레이트(110)는 일반적인 서셉터의 구조가 모두 적용될 수 있다.The main plate 110 may be a circular plate having a predetermined area and may be rotated. A heater 140 may be disposed outside the main plate 110 to transmit heat to the main plate 110. The main plate 110 may have any structure of a general susceptor.

복수 개의 회전판(120)은 메인 플레이트(110) 상에 배치되고 내부에 웨이퍼(10)가 배치되며 독립적으로 회전할 수 있다. 회전판(120)은 메인 플레이트(110)를 통해 히터(140)의 열을 전달받을 수 있다.The plurality of rotary plates 120 are disposed on the main plate 110, the wafers 10 are disposed therein, and can rotate independently. The rotation plate 120 can receive the heat of the heater 140 through the main plate 110.

가스 분배 장치(130)는 성장 가스 및 도핑가스를 반도체 기판(11)에 분사할 수 있다. The gas distribution device 130 may inject the growth gas and the doping gas onto the semiconductor substrate 11.

도 7을 참조하면, 실시예에 따른 에피택셜 웨이퍼 제조방법은 에피택셜 웨이퍼 제조장치의 회전판에 웨이퍼를 배치시키는 준비단계, 및 에피택셜 웨이퍼 제조장치에 반응 소스를 주입하여 에피택셜 성장시키는 단계를 포함할 수 있다.Referring to FIG. 7, the method for manufacturing an epitaxial wafer according to the embodiment includes a step of arranging a wafer on a rotating plate of an epitaxial wafer producing apparatus, and a step of epitaxially growing a reactive source into a epitaxial wafer producing apparatus can do.

에피택셜 성장시키는 단계는 예열단계(S10), 성장단계(S20), 및 냉각단계(S30)를 포함할 수 있다. 예열 단계(S10)는 온도를 약 1000도까지 1차 가열하고, 약 1500도 내지 1700도까지 2차 가열할 수 있다. 1차 가열은 웨이퍼(10) 표면의 오염물질을 제거하는 단계일 수 있다.The epitaxial growth step may include a preheating step S10, a growth step S20, and a cooling step S30. The preheating step S10 may be a primary heating to about 1000 degrees and a secondary heating to about 1500 to 1700 degrees. The primary heating may be a step of removing contaminants on the surface of the wafer 10. [

성장단계(S20)는 약 1500도 내지 1700도의 온도로 조절된 챔버에 성장 가스와 도핑 가스, 및 희석 가스를 포함하는 반응 소스를 주입하여 에피택셜층을 성장시킬 수 있다. In the growth step S20, the epitaxial layer can be grown by injecting a reaction source containing a growth gas, a doping gas, and a diluting gas into a chamber adjusted to a temperature of about 1500 to 1700 degrees.

이때, 회전판의 고속 회전에 의해 웨이퍼의 중앙은 가스의 농도가 상대적으로 낮을 수 있다. 그러나, 웨이퍼의 중앙은 상대적으로 온도가 높을 수 있다. At this time, the concentration of the gas may be relatively low in the center of the wafer due to the high rotation of the rotary plate. However, the temperature of the center of the wafer may be relatively high.

이와 반대로 웨이퍼의 가장자리는 고속 회전에 의해 가스의 농도가 높을 수 있다. 그러나, 웨이퍼의 가장자리는 상대적으로 온도가 낮다. 또한, 에피 성장을 위해 분사된 가스의 일부가 웨이퍼의 가장자리를 냉각시킬 수 있다. 따라서, 웨이퍼의 가장자리는 온도 편차가 심화될 수 있다.Conversely, the edge of the wafer may have a high gas concentration due to high-speed rotation. However, the edge of the wafer is relatively low in temperature. In addition, some of the gas injected for epitaxial growth can cool the edge of the wafer. Therefore, the edge of the wafer can be subjected to increased temperature variations.

즉, 웨이퍼(10)의 중앙은 가스 농도는 낮은 반면 온도가 높고, 웨이퍼(10)의 가장자리는 가스 농도가 높은 반면 온도가 낮을 수 있다. 따라서, 웨이퍼(10)의 중앙과 가장자리에서 성장되는 에피택셜층의 두께는 균일해질 수 있다. 이후 성장이 완료되는 챔버를 냉각하여 성장을 종료할 수 있다. That is, the center of the wafer 10 has a low gas concentration while the temperature is high, and the edge of the wafer 10 may have a high gas concentration and a low temperature. Therefore, the thickness of the epitaxial layer grown at the center and the edge of the wafer 10 can be made uniform. Thereafter, the chamber in which the growth is completed can be cooled to terminate the growth.

이 때, 성장 단계에서 앞서 설명한 바와 같이 성장 가스 및 도핑가스를 투입하여 반도체 기판 상에 제1 층 및 에피층을 형성할 수 있다.At this time, as described above, the growth layer and the epitaxial layer may be formed on the semiconductor substrate by injecting the growth gas and the doping gas.

반도체 기판(11)이 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)인 경우, 성장가스는 반도체 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다. When the semiconductor substrate 11 is a silicon carbide type wafer (4H-SiC wafer), the growth gas may include a material capable of lattice constant matching with the semiconductor substrate.

성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 성장가스는 SiH4 또는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로, 성장가스는 제1 성장가스 및 제2 성장가스를 포함할 수 있으며, 제1 성장가스는 C3H8 이고, 제2 성장가스는 SiH4일 수도 있다. 그리고 제1 성장가스는 탄소원이고, 제2 성장가스는 규소원(실리콘원)일 수 있다.As the growth gas, materials including carbon and silicon such as SiH 4 + C 3 H 8 , MTS (CH 3 SiCl 3 ), TCS (SiHCl 3 ), SixCx and the like can be used. The growth gas may be, but is not necessarily limited to, SiH 4 or C 3 H 8 . Illustratively, the growth gas may comprise a first growth gas and a second growth gas, wherein the first growth gas is C 3 H 8 and the second growth gas may be SiH 4 . The first growth gas may be a carbon source, and the second growth gas may be a silicon source.

도핑가스는 웨이퍼 상에 적층될 에피층(13)을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.The doping gas may be a material of a Group 5 element such as nitrogen gas (N2) when the epitaxial layer 13 to be deposited on the wafer is to be doped N-type. As the diluent gas (carrier gas), hydrogen gas (H2) may be used, but not always limited thereto.

전술 한 바와 같이 반도체 기판 및 버퍼층보다 낮은 도핑 농도를 갖는 제1 층을 에피층 하부에 형성하는 경우 BPD 효율이 향상될 수 있다. As described above, when the first layer having a lower doping concentration than the semiconductor substrate and the buffer layer is formed under the epi layer, the BPD efficiency can be improved.

성장가스는 균일하게 투입할 수 있다. 즉 성장가스는 연속적으로 동일한 양이 투입될 수 있다. 뿐만 아니라, 성장가스는 연속적으로 증가하여 제1 층을 형성할 수도 있다. The growth gas can be injected uniformly. That is, the same amount of growth gas can be continuously injected. In addition, the growth gas may continuously increase to form the first layer.

제1 층은 성장 속도를 7㎛/hour 이하일 수 있다. 이러한 구성에 의하여, 성장 속도가 낮아 반도체 기판 상에 원자들이 고르게 분포할 수 있다. 이에, 에피텍셜 웨이퍼는 내부 결함이 감소할 수 있다. 다만, 성장 속도가 1㎛/hour 이하인 경우 도핑 농도가 높아져 원하는 도핑 농도를 얻기 어려울 수 있다.The first layer may have a growth rate of less than 7 [mu] m / hour. With such a configuration, the growth rate is low, and the atoms can be evenly distributed on the semiconductor substrate. Thus, epitaxial wafers can reduce internal defects. However, if the growth rate is 1 탆 / hour or less, the doping concentration becomes high and it may be difficult to obtain the desired doping concentration.

또한, 제1 층은 버퍼층보다 성장 온도가 높을 수 있다. 이에 따라, 도핑가스의 원자 간 이동도가 활발해져 고른 성장이 가능한 환경이 마련될 수 있다. Also, the first layer may have a higher growth temperature than the buffer layer. Accordingly, the inter-atom mobility of the doping gas becomes active and an environment in which uniform growth can be achieved can be provided.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

Claims (10)

기판;
상기 기판 상에 배치되는 에피층; 및
상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고,
상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
상기 제1 층의 도핑 농도는 상기 기판의 도핑 농도보다 작은 에피택셜 웨이퍼.
Board;
An epi layer disposed on the substrate; And
And a first layer disposed between the substrate and the epi layer,
Wherein the substrate, the first layer and the epi layer comprise silicon carbide and a dopant,
Wherein the doping concentration of the first layer is less than the doping concentration of the substrate.
제1항에 있어서,
상기 제1 층의 도핑 농도가 5×1015cm-3보다 작은 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the doping concentration of the first layer is less than 5 x 10 15 cm -3 .
제1항에 있어서,
상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 포함하는 에피택셜 웨이퍼.
The method according to claim 1,
And a buffer layer disposed between the first layer and the epilayer or between the first layer and the substrate.
제3항에 있어서,
상기 제1 층의 도핑 농도가 상기 버퍼층의 도핑 농도보다 작은 에피택셜 웨이퍼.
The method of claim 3,
Wherein the doping concentration of the first layer is less than the doping concentration of the buffer layer.
제2항에 있어서,
상기 제1 층은 두께가 0.1㎛ 내지 1㎛이고,
상기 버퍼층은 두께가 0.5㎛ 내지 1㎛인 에피택셜 웨이퍼.
3. The method of claim 2,
Wherein the first layer has a thickness of 0.1 탆 to 1 탆,
Wherein the buffer layer has a thickness of 0.5 占 퐉 to 1 占 퐉.
챔버 내에 기판을 배치하는 단계; 및
상기 챔버 내에 탄소원과 실리콘원을 공급하며, 상기 기판 상에 제1 층과 에피층을 순서대로 성장시키는 단계;을 포함하고,
상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층의 도펀트가 상기 기판의 도펀트보다 작도록 도핑 농도 조절하는 에피택셜 웨이퍼 제조방법.
Disposing a substrate within the chamber; And
Supplying a carbon source and a silicon source into the chamber and sequentially growing a first layer and an epilayer on the substrate,
Wherein the step of growing the first layer and the epitaxial layer sequentially controls the doping concentration so that the dopant of the first layer is smaller than the dopant of the substrate.
제6항에 있어서,
상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 성장시키는 에피택셜 웨이퍼 제조방법.
The method according to claim 6,
Wherein the step of growing the first layer and the epitaxial layer further includes growing a buffer layer disposed between the first layer and the epilayer or between the first layer and the substrate.
제6항에 있어서,
상기 제1 층의 도핑 농도가 5×1015cm-3보다 작도록 도핑 물질을 투입하는 에피택셜 웨이퍼 제조방법.
The method according to claim 6,
And doping the doping material so that the doping concentration of the first layer is less than 5 x 10 15 cm -3 .
제6항에 있어서,
상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 탄소원과 실리콘원 중 적어도 하나의 공급량을 조절하는 에피택셜 웨이퍼 제조방법.
The method according to claim 6,
Wherein the supply amount of at least one of the carbon source and the silicon source is controlled in the step of sequentially growing the first layer and the epi layer.
에피택셜 웨이퍼; 및
상기 에피택셜 웨이퍼 상에 배치되는 소스 및 드레인을 포함하고,
상기 에피택셜 웨이퍼는,
기판;
상기 기판 상에 배치되는 에피층; 및
상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고,
상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
상기 제1 층의 도핑 농도가 상기 기판의 도핑 농도보다 작은 반도체 소자.Epitaxial wafers; And
A source and a drain disposed on the epitaxial wafer,
In the epitaxial wafer,
Board;
An epi layer disposed on the substrate; And
And a first layer disposed between the substrate and the epi layer,
Wherein the substrate, the first layer and the epi layer comprise silicon carbide and a dopant,
Wherein a doping concentration of the first layer is smaller than a doping concentration of the substrate.
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