KR20150002066A - Epitaxial wafer - Google Patents

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Abstract

The present invention relates to an epitaxial wafer. The epitaxial wafer includes an epitaxial structure which includes a substrate, a buffer layer which is formed on the substrate, and an active layer which is formed on the buffer layer. The active layer is formed on the buffer layer and includes a first section in which a doping concentration is gradually reduced far away from the buffer layer and a second section which is formed on the first section and maintains a preset doping concentration.

Description

에피택셜 웨이퍼{EPITAXIAL WAFER}EPITAXIAL WAFER < RTI ID = 0.0 >

본 발명은 에피택셜 웨이퍼에 관한 것으로, 보다 상세하게는 표면 결함 (Surface Defect)이 감소된 에피택셜 웨이퍼에 관한 것이다.The present invention relates to epitaxial wafers, and more particularly to epitaxial wafers with reduced surface defects.

에피택셜 성장(epitaxial growth)은 단결정 기판 상에 단결정층을 형성하는 성장 방법이다. Epitaxial growth is a growth method for forming a single crystal layer on a single crystal substrate.

에피택셜 웨이퍼(epitaxial wafer)는 화학 증착법을 이용해 실리콘 웨이퍼 위에 단결정막을 성장시킨 것으로서, 전기적 특성이 우수하여 다양한 분야에 적용된다. An epitaxial wafer is obtained by growing a monocrystalline film on a silicon wafer by a chemical vapor deposition method. The epitaxial wafer is applied to various fields because of its excellent electrical characteristics.

에피택셜 웨이퍼의 제조 시 형성되는 결함(이하, '에피 결함'이라 칭함)은, 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함, 웨이퍼 표면에서 생성된 결함 등 그 종류가 다양하다. Defects (hereinafter referred to as "epi-defects") that are formed in the production of epitaxial wafers vary in kind, such as defects generated from the basal plane of the lattice, defects due to lattice distortion, and defects generated on the wafer surface.

이러한 에피 결함들 중 특히 표면 결함은 에피택셜 웨이퍼의 품질에 직접적으로 영향을 미칠 수 있다.Of these epitaxial defects, especially surface defects, can directly affect the quality of the epitaxial wafer.

따라서 표면 결함을 억제하여 특성 및 수율이 우수한 고품질의 에피택셜 웨이퍼를 제조하기 위한 방법이 필요하다.Therefore, there is a need for a method for manufacturing high quality epitaxial wafers with excellent properties and yield by suppressing surface defects.

본 발명이 해결하고자 하는 기술적 과제는 표면 결함을 줄임으로써 고품질의 에피택셜 웨이퍼를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a high-quality epitaxial wafer by reducing surface defects.

본 발명의 일 실시 예에 따른 에피택셜 웨이퍼는 기판, 그리고 상기 기판 상에 형성된 버퍼층과 상기 버퍼층 상에 형성된 활성층을 포함하는 에피택셜 구조체를 포함하되, 상기 활성층은 상기 버퍼층 상에 형성되며, 상기 버퍼층에서 멀어질수록 도핑 농도가 점차적으로 감소하는 제1구간, 그리고 상기 제1구간 상에 형성되며, 소정의 도핑 농도를 유지하는 제2구간을 포함한다.An epitaxial wafer according to an embodiment of the present invention includes an epitaxial structure including a substrate, a buffer layer formed on the substrate, and an active layer formed on the buffer layer, wherein the active layer is formed on the buffer layer, And a second section formed on the first section and maintaining a predetermined doping concentration. The first section includes a first section where the doping concentration gradually decreases as the second doping concentration increases.

상기 제1구간의 도핑 농도는 연속적으로 변화할 수 있다. The doping concentration of the first section may vary continuously.

상기 제1구간의 도핑 농도는 선형적 또는 비선형적으로 변화할 수 있다. The doping concentration of the first section may vary linearly or non-linearly.

상기 에피택셜 구조체의 기저면 전위 결함 밀도는 0.1개/cm2이하일 수 있다. The base surface dislocation defect density of the epitaxial structure may be 0.1 number / cm 2 or less.

상기 활성층의 표면 결함 밀도는 0.1개/cm2이하일 수 있다. The surface defect density of the active layer may be 0.1 / cm 2 or less.

본 발명의 실시 예에 의하면, 기판과 활성층 사이에 저속 성장된 버퍼층을 마련하여, 에피택셜 구조체의 초기 성장 단계에서 발생하는 내부 결함인 기저면 전위 결함의 밀도를 0.1개/cm2 이하로 줄일 수 있다.According to the embodiment of the present invention, the buffer layer grown at a low speed between the substrate and the active layer can be provided to reduce the density of the underlying surface dislocation defects, which are internal defects generated in the initial growth stage of the epitaxial structure, to 0.1 / cm 2 or less .

또한, 활성층의 초기 성장 단계에서 도핑 농도를 점차적으로 감소시키는 구간을 마련함으로써, 격자 내부의 결함을 줄이고 전자의 빠른 이동이 이루어지도록 하여 전류 밀도, 브레이크다운 전압 및 순방향 전류를 향상시키는 효과가 있다. 또한, 반도체 소자의 성능을 좌우하는 표면 결함 밀도 또한 0.1개/cm2 이하로 제어하는 것이 가능하다. Also, by providing a period in which the doping concentration is gradually reduced in the initial growth stage of the active layer, it is possible to reduce the defects in the lattice and to make the electrons move fast, thereby improving the current density, the breakdown voltage and the forward current. It is also possible to control the density of surface defects that determine the performance of the semiconductor device to be 0.1 / cm 2 or less.

또한, 도핑 농도를 연속적으로 변화시키는 성장 공정을 통해서 버퍼층 성장 공정과 활성층 성장 공정을 단속시키지 않고 자연스럽게 연이어 진행할 수 있다. 즉, 버퍼층 성장 공정으로부터 활성층 성장 공정에 이르기까지, 반응 소스의 주입을 중단시키지 않는 상태로(성장 공정을 중단하지 않는 상태로) 연속적으로 진행될 수 있다.In addition, the buffer layer growth step and the active layer growth step can be performed successively without interruption through a growth step in which the doping concentration is continuously changed. That is, from the buffer layer growth step to the active layer growth step, the growth can be continuously performed without stopping the injection of the reaction source (without stopping the growth step).

도 1은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다. 1 is a cross-sectional view of an epitaxial wafer according to an embodiment of the present invention.
2 is a flowchart showing a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated and described in the drawings. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. The terms including ordinal, such as second, first, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the second component may be referred to as a first component, and similarly, the first component may also be referred to as a second component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.When a portion of a layer, a film, an area, a plate, or the like is on another portion, it includes not only the portion directly above another portion but also the case where another portion exists in the middle. Conversely, when a part is directly above another part, it means that there is no other part in the middle.

이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings, wherein like or corresponding elements are denoted by the same reference numerals, and redundant description thereof will be omitted.

본 발명의 실시 예에 따르면, 에피택셜 웨이퍼의 표면 결함 밀도(surface defect density)를 줄일 수 있는 방법을 제공한다. 이러한 에피택셜 웨이퍼의 표면 결함 밀도는 초기에 투입되는 반응 가스의 양(flux), 성장 온도, 압력, 전체 반응 가스의 양, 탄소/실리콘(C/Si) 비율(ratio), 실리콘/수소(Si/H2)비율 등의 변수들에 의해서 달라질 수 있다. According to an embodiment of the present invention, there is provided a method of reducing a surface defect density of an epitaxial wafer. The density of surface defects of such epitaxial wafers is determined by the amount of reaction gas initially introduced, the growth temperature, the pressure, the amount of the total reaction gas, the carbon / silicon (C / Si) ratio, / H 2 ) ratio and the like.

본 발명의 실시 예에서는 이러한 표면 결함 밀도를 0.1/cm2 이하(즉, 1 cm2 당 0.1개 이하의 결함)로 줄이기 위한 방법을 제공하며, 이를 위해 성장 과정 중 도핑 농도를 제어하는 방법을 이용한다. 이는 이하 첨부된 도면들에 관한 상세한 설명을 통해 명확히 이해될 수 있을 것이다.Embodiments of the present invention provide a method for reducing such surface defect density to less than 0.1 / cm 2 (i.e., less than 0.1 defects per cm 2 ), and a method for controlling the doping concentration during the growth process is used for this purpose . This can be clearly understood from the following detailed description of the attached drawings.

도 1은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.1 is a cross-sectional view of an epitaxial wafer according to an embodiment of the present invention.

도 1을 참조하면, 에피택셜 웨이퍼(100)는 기판(110), 기판(110) 상에 형성된 버퍼층(buffer layer, 120), 버퍼층(120) 상에 형성된 활성층(active layer, 130)을 포함한다. 버퍼층(120) 및 활성층(130)은 모두 에피택셜 성장에 의하여 형성되는 것으로, 이를 통칭하여 에피택셜 구조체라고 할 수 있다.Referring to FIG. 1, an epitaxial wafer 100 includes a substrate 110, a buffer layer 120 formed on the substrate 110, and an active layer 130 formed on the buffer layer 120 . Both the buffer layer 120 and the active layer 130 are formed by epitaxial growth, and they are collectively referred to as an epitaxial structure.

기판(110)은 최종 제작하고자 하는 소자, 제품에 따라 상이해질 수 있다. The substrate 110 may be different depending on devices and products to be finally fabricated.

일 예로, 기판(110)은 실리콘 카바이드(Silicon Carbide: SiC) 계열의 웨이퍼(4H-SiC웨이퍼 또는 6H-SiC 웨이퍼)일 수 있다. For example, the substrate 110 may be a silicon carbide (SiC) type wafer (a 4H-SiC wafer or a 6H-SiC wafer).

기판(110)이 실리콘 카바이드 계열의 웨이퍼인 경우, 에피택셜 구조체도 도핑된 실리콘 카바이드 계열로 형성될 수 있다. 또한, 기판(110)이 실리콘 카바이드(SiC) 계열의 웨이퍼인 경우, 에피택셜 구조체는 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 에피택셜 구조체는 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.If the substrate 110 is a silicon carbide based wafer, the epitaxial structure may also be formed of a doped silicon carbide series. In addition, when the substrate 110 is a silicon carbide (SiC) based wafer, the epitaxial structure may be formed entirely of an n-type conductive silicon carbide system, that is, silicon carbide nitride (SiCN). However, the epitaxial structure is not necessarily limited to this, and the epitaxial structure may be all formed of a p-type conductive silicon carbide system, that is, aluminum silicon carbide (AlSiC).

기판(110)은 1×1018/cm3내지 1×1019/cm3 의 도핑 농도를 가지며, 50μm 내지 360 μm의 두께를 가지도록 마련될 수 있다.The substrate 110 has a doping concentration of 1 × 10 18 / cm 3 to 1 × 10 19 / cm 3 and may have a thickness of 50 μm to 360 μm.

버퍼층(120)은 기판(110)과 활성층(130) 간의 격자 상수(lattice constant) 불일치로 인한 결정 결함을 줄이고 누설 전류 및 브레이크다운 전압(break down voltage)의 완충 작용을 위하여 마련된 층이다. The buffer layer 120 is a layer provided to reduce crystal defects due to a lattice constant mismatch between the substrate 110 and the active layer 130 and to buffer leakage current and a breakdown voltage.

버퍼층(120)의 도핑 농도는 5×1017/cm3내지 1×1018/cm3 이며, 0.5μm 내지 1 μm의 두께를 가지도록 마련될 수 있다. The doping concentration of the buffer layer 120 is 5 × 10 17 / cm 3 to 1 × 10 18 / cm 3 , and may have a thickness of 0.5 μm to 1 μm.

활성층(130)은 버퍼층(120) 상에 형성되며, 도핑 농도가 연속적으로 변하는 제1구간(section)(131)과, 도핑 농도가 일정하게 유지되는 제2구간(132)을 포함할 수 있다. The active layer 130 is formed on the buffer layer 120 and may include a first section 131 in which the doping concentration continuously changes and a second section 132 in which the doping concentration is maintained constant.

제1구간(131)의 도핑 농도는 버퍼층(120)으로부터 멀어질수록 점차적으로 감소할 수 있다. 이에 따라, 제1구간(131)이 버퍼층(120)과 접하는 경계면(A)에서의 도핑 농도와 제1구간(131)이 제2구간(132)과 접하는 경계면(B)에서의 도핑 농도가 서로 상이할 수 있다. 즉, 제1구간(131)의 도핑 농도는 버퍼층(120)과 접하는 경계면(A)에서 멀어질수록 점차적으로 감소하여, 제2구간(132)과 접하는 경계면(B)에서는 제2구간(132)의 도핑 농도와 같아지도록 선형적 또는 비선형적으로 감소할 수 있다. The doping concentration of the first section 131 may gradually decrease as the distance from the buffer layer 120 increases. The doping concentration at the interface A between the first section 131 and the buffer layer 120 and the doping concentration at the interface B between the first section 131 and the second section 132 are different from each other Can be different. That is, the doping concentration of the first section 131 gradually decreases as the distance from the interface A that is in contact with the buffer layer 120 decreases and the doping concentration of the second section 132 decreases at the interface B that contacts the second section 132. [ Lt; RTI ID = 0.0 > non-linear < / RTI >

예를 들어, 제1구간(131)의 도핑 농도는 버퍼층(120)과 접하는 경계면(A)에서는 5×1016/cm3 내지 1×1018/cm3이고, 제2구간(132)에 가까워질수록 점차적으로 감소하여 제2구간(132)과의 경계면(B)에서는 1×1015/cm3 내지 5×1015/cm3일 수 있다. For example, the doping concentration of the first section 131 is 5 × 10 16 / cm 3 to 1 × 10 18 / cm 3 at the interface A in contact with the buffer layer 120, and is close to the second section 132 And may be 1 × 10 15 / cm 3 to 5 × 10 15 / cm 3 at the interface (B) with the second section 132.

한편, 제1구간(131)은 0.5㎛ 내지 1㎛의 두께를 가지도록 마련될 수 있다. On the other hand, the first section 131 may have a thickness of 0.5 탆 to 1 탆.

제2구간(132)은 소정의 도핑 농도를 유지하도록 마련될 수 있다. 예를 들어, 제2구간(132)의 도핑 농도는 1×1015/cm3 내지 1×1016/cm3 일 수 있다. The second section 132 may be provided to maintain a predetermined doping concentration. For example, the doping concentration of the second section 132 may be 1 x 10 15 / cm 3 to 1 x 10 16 / cm 3 .

한편, 제2구간(132)은 활성층(130)의 목표에 맞는 두께로 제조될 수 있다. On the other hand, the second section 132 may be formed to have a thickness suitable for the target of the active layer 130.

전술한 구조의 에피택셜 웨이퍼는, 기저면 전위 결함(Basal Plane Dislocation, BPD) 밀도가 0.1개/cm2이하이고, 표면 결함 밀도가 0.1개/cm2이하로 제작될 수 있다. The epitaxial wafer having the above-described structure can be fabricated with Basal Plane Dislocation (BPD) density of 0.1 / cm 2 or less and surface defect density of 0.1 / cm 2 or less.

이러한 에피택셜 웨이퍼는 다양한 반도체 소자에 적용될 수 있다.Such an epitaxial wafer can be applied to various semiconductor devices.

도 2는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다. 2 is a flowchart showing a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.

도 2를 참조하면, 반응 챔버 내에 기판(도 1의 도면부호 110 참조)을 마련한다(S110). 여기서, 기판(110)은 그 표면에 발생된 자연 산화막이 제거되도록 세정된 상태로 마련된다. 또한, 반응 챔버는 그 내부가 클리닝(cleaning)된 상태로 준비된다. Referring to FIG. 2, a substrate (see reference numeral 110 in FIG. 1) is provided in a reaction chamber (S110). Here, the substrate 110 is cleaned to remove the natural oxide film generated on the surface thereof. Further, the reaction chamber is prepared in a state that its inside is cleaned.

다음으로, 챔버 내에 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 소스 및 희석 가스를 포함하는 반응 가스를 주입하며, 소정의 도핑 농도를 가지는 버퍼층(도 1의 도면부호 120 참조)을 성장 시킨다(S120). Next, a growth gas for epitaxial growth, a doping source for doping, and a reactive gas containing a diluting gas are injected into the chamber to grow a buffer layer (see reference numeral 120 in FIG. 1) having a predetermined doping concentration S120).

여기서, 에피택셜 구조체를 성장시키기 위한 성장 소스는 에피택셜 구조체의 피적층 대상인 기판(110)의 재질 및 종류에 따라서 상이해질 수 있다. 또한 실제 도핑에 관여할 도핑 소스 또한 도핑될 타입(N 타입 또는 P 타입)에 따라 상이해질 수 있다.Here, the growth source for growing the epitaxial structure may be different depending on the material and the type of the substrate 110 to be laminated on the epitaxial structure. Also, the doping source to be involved in the actual doping may be different depending on the type (N type or P type) to be doped.

일 예로, 기판(110)으로 실리콘 카바이드 계열의 웨이퍼가 이용되는 경우, 에피택셜 성장을 위한 성장 소스로는 그 기판과 격자 상수 일치가 가능한 물질로서 SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등의 탄소 및 규소를 포함하는 실리콘 화합물이 이용될 수 있다. 그리고 기판(110) 상에 형성될 에피택셜 구조체를 N 타입으로 도핑하고자 하는 경우, 도핑 소스로는 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다.For example, when a silicon carbide-based wafer is used as the substrate 110, as a growth source for epitaxial growth, SiH 4 + C 3 H 8 + H 2 , MTS ( CH 3 SiCl 3 ), TCS (SiHCl 3 ), Si x C x, and the like can be used. When the epitaxial structure to be formed on the substrate 110 is to be doped to the N type, the doping source may be a material of a Group 5 element such as nitrogen gas (N 2 ).

아래에서는, 설명의 편의 및 집중을 위해, 실리콘 카바이드 계열의 기판에 질소 가스(N2)를 도핑 소스로 하여 에피택셜 도핑 성장을 시키는 경우를 가정하여 설명하기로 한다. 또한 도핑 소스인 질소 가스를 희석할 용도의 희석 가스로는 수소 가스(H2)가 이용되는 것으로 가정하여 설명한다.Hereinafter, for convenience and concentration of explanation, it is assumed that a silicon carbide-based substrate is epitaxially doped grown using nitrogen gas (N 2 ) as a doping source. Further, it is assumed that hydrogen gas (H 2 ) is used as a dilution gas for diluting nitrogen gas as a doping source.

상기 S120 단계의 버퍼층 성장 공정에서, C/Si 몰 비는 0.7 내지 1.2, 희석 가스인 수소 가스(H2)의 주입량은 40ml/min 내지 100ml/min, 도핑 소스인 질소 가스(N2)의 주입량은 2ml/min 내지 100ml/min을 만족하도록 조절될 수 있다. 또한, 성장 온도는 1500°C 내지 1700°C 로 유지될 수 있다. In the step of growing the buffer layer in the step S120, the C / Si molar ratio is 0.7 to 1.2, the hydrogen gas (H 2 ) as the diluting gas is injected at 40 ml / min to 100 ml / min, the nitrogen gas (N 2 ) Can be adjusted to satisfy 2 ml / min to 100 ml / min. In addition, the growth temperature can be maintained at 1500 ° C to 1700 ° C.

이에 따라, 도핑 농도가 5×1017/cm3 내지 1×1018/cm3 인 버퍼층(120)이 0.5㎛ 내지 1㎛ 두께로 얻어질 수 있다. Accordingly, the doping concentration is in the range of 5 × 10 17 / cm 3 to 1 × 10 18 / cm 3 The buffer layer 120 can be obtained with a thickness of 0.5 to 1 mu m.

다음으로, 챔버 내에 반응 가스를 연이어 주입하되, 도핑 농도를 연속적으로 감소시키면서 활성층(130)을 1차 성장 시킨다. 이에 따라, 활성층(130)의 제1구간(131)이 성장된다(S130). Next, a reactive gas is continuously injected into the chamber, and the active layer 130 is primarily grown while the doping concentration is continuously decreased. Accordingly, the first section 131 of the active layer 130 is grown (S130).

상기 S130 단계의 활성층 1차 성장 공정에서, 다른 성장 조건을 유지한 상태에서 성장 소스의 주입량을 조절하여 도핑 농도가 연속적으로 감소하도록 제어할 수 있다. The doping concentration can be controlled so as to be continuously decreased by adjusting the amount of the growth source injected while maintaining the different growth conditions in the active layer first growth step of step S130.

활성층 1차 성장 공정에서 성장 소스의 양은, 버퍼층(120)의 도핑 농도를 만족시키는 양으로부터 활성층 성장 공정에서의 도핑 농도를 만족시키는 양까지 연속적으로 증가하도록 조절될 수 있다. 이에 따라, 도핑 농도가 연속적으로 감소하는 제1구간(131)을 얻을 수 있다. 예를 들어, 버퍼층(120)과 접하는 경계면(A)에서는 도핑 농도가 5×1016/cm3 내지 5×1017/cm3이고, 버퍼층(120)에서 멀어질수록 도핑 농도가 점차적으로 감소하여, 제2구간(132)과의 경계면(B)에서는 도핑 농도가 1×1015/cm3 내지 5×1015/cm3인 제1구간(131)을 얻을 수 있다. The amount of the growth source in the active layer primary growth process can be adjusted so as to continuously increase from the amount satisfying the doping concentration of the buffer layer 120 to the amount satisfying the doping concentration in the active layer growing step. Thus, the first section 131 in which the doping concentration is continuously decreased can be obtained. For example, the doping concentration is 5 × 10 16 / cm 3 to 5 × 10 17 / cm 3 at the interface A that contacts the buffer layer 120, and the doping concentration gradually decreases as the distance from the buffer layer 120 increases A first section 131 having a doping concentration of 1 × 10 15 / cm 3 to 5 × 10 15 / cm 3 can be obtained at the interface (B) with the second section 132.

활성층 1차 성장 공정에서 활성층(130)의 제1구간(131)은 0.5㎛ 내지 1㎛의 두께로 성장될 수 있다. In the active layer first growth step, the first section 131 of the active layer 130 may be grown to a thickness of 0.5 to 1 占 퐉.

다음으로, 챔버 내에 반응 가스를 연이어 주입하되, 소정의 도핑 농도를 유지시키면서 활성층(130)을 2차 성장 시킨다. 이에 따라, 활성층(130)의 제2구간(132)이 성장된다(S140). Next, a reactive gas is continuously injected into the chamber, and the active layer 130 is secondarily grown while maintaining a predetermined doping concentration. Accordingly, the second section 132 of the active layer 130 is grown (S140).

상기 S140 단계의 활성층 2차 성장 공정에서, 성장 소스의 주입량을 일정하게 유지함으로써 소정 도핑 농도를 유지할 수 있다. In the active layer second growth process of step S140, the predetermined doping concentration can be maintained by keeping the injection amount of the growth source constant.

활성층 2차 성장 공정에서, 성장 소스의 주입량은 활성층의 목표 도핑 농도를 만족시키는 양으로 유지될 수 있다. 예를 들어, 성장 소스의 주입량은 활성층(130)의 제2구간(132)의 도핑 농도가 1×1015/cm3 내지 5×1015/cm3을 만족하도록 조절될 수 있다. In the active layer secondary growth process, the implantation amount of the growth source can be maintained in an amount satisfying the target doping concentration of the active layer. For example, the implantation amount of the growth source may be adjusted so that the doping concentration of the second section 132 of the active layer 130 satisfies 1 × 10 15 / cm 3 to 5 × 10 15 / cm 3 .

활성층(130)의 2차 성장 공정은 제2구간(132)의 두께가 활성층의 목표 두께를 만족시키도록 킬 때까지 유지될 수 있다. The second growth process of the active layer 130 can be maintained until the thickness of the second section 132 satisfies the target thickness of the active layer.

한편, 버퍼층(120) 및 활성층(130)을 포함하는 에피택셜 구조체의 성장 시간은 각 층의 성장률에 따라서 변동될 수 있다. 일 예로, 에피택셜 구조체의 성장 시간은 2min 내지 60min이 소요될 수 있다. On the other hand, the growth time of the epitaxial structure including the buffer layer 120 and the active layer 130 may vary according to the growth rate of each layer. For example, the growth time of the epitaxial structure may be 2 min to 60 min.

한편, 도 2에서는 반응 가스를 연속으로 주입하여 버퍼층 성장 공정과 활성층 성장 공정을 연속으로 진행하는 연속 성장 공정으로 에피택셜 구조체를 성장시키는 경우를 예로 들어 설명하였으나, 에피택셜 구조체는 각 층을 나누어 성장시키는 단속 성장 공정을 통해서 성장할 수도 있다. 2, an epitaxial structure is grown by successively growing the buffer layer and the active layer by successively growing the epitaxial structure. However, the epitaxial structure is divided into growth layers The growth rate may be increased.

전술한 본 발명의 실시 예에 따르면, 기판과 활성층 사이에 저속 성장된 버퍼층을 마련하여, 에피택셜 구조체의 초기 성장 단계에서 발생하는 내부 결함인 기저면 전위 결함(BPD)의 밀도를 0.1개/cm2 이하로 줄일 수 있다.According to an embodiment of the present invention described above, by providing the low-speed growth buffer layer between the substrate and the active layer, 0.1 more the density of the inner defects in basal plane dislocation defect (BPD) occurring in the initial stage of growth of the epitaxial structure / cm 2 Or less.

또한, 활성층의 초기 성장 단계에서 도핑 농도를 점차적으로 감소시키는 구간을 마련함으로써, 격자 내부의 결함을 줄이고 전자의 빠른 이동이 이루어지도록 하여 전류 밀도(current density), 브레이크다운 전압(breakdown voltage) 및 순방향 전류(forward current)를 향상시키는 효과가 있다. 또한, 반도체 소자의 성능을 좌우하는 표면 결함 밀도 또한 0.1개/cm2 이하로 제어하는 것이 가능하다. In addition, by providing a period in which the doping concentration is gradually reduced in the initial growth stage of the active layer, it is possible to reduce the defects in the lattice and to make the electrons move fast, so that the current density, the breakdown voltage, Thereby improving the forward current. It is also possible to control the density of surface defects that determine the performance of the semiconductor device to be 0.1 / cm 2 or less.

또한, 도핑 농도를 연속적으로 변화시키는 성장 공정을 통해서 버퍼층 성장 공정과 활성층 성장 공정을 단속시키지 않고 자연스럽게 연이어 진행할 수 있다. 즉, 버퍼층 성장 공정으로부터 활성층 성장 공정에 이르기까지, 반응 소스의 주입을 중단시키지 않는 상태로(성장 공정을 중단하지 않는 상태로) 연속적으로 진행될 수 있다.In addition, the buffer layer growth step and the active layer growth step can be performed successively without interruption through a growth step in which the doping concentration is continuously changed. That is, from the buffer layer growth step to the active layer growth step, the growth can be continuously performed without stopping the injection of the reaction source (without stopping the growth step).

이상에서는 본 발명의 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the following claims And changes may be made without departing from the spirit and scope of the invention.

Claims (5)

기판, 그리고
상기 기판 상에 형성된 버퍼층과 상기 버퍼층 상에 형성된 활성층을 포함하는 에피택셜 구조체를 포함하되,
상기 활성층은
상기 버퍼층 상에 형성되며, 상기 버퍼층에서 멀어질수록 도핑 농도가 점차적으로 감소하는 제1구간, 그리고
상기 제1구간 상에 형성되며, 소정의 도핑 농도를 유지하는 제2구간을 포함하는 에피택셜 웨이퍼.Substrate, and
An epitaxial structure including a buffer layer formed on the substrate and an active layer formed on the buffer layer,
The active layer
A first section formed on the buffer layer and gradually decreasing in doping concentration away from the buffer layer, and
And a second section formed on the first section and maintaining a predetermined doping concentration. 제1항에 있어서,
상기 제1구간의 도핑 농도는 연속적으로 변화하는 에피택셜 웨이퍼.The method according to claim 1,
Wherein the doping concentration in the first section varies continuously. 제2항에 있어서,
상기 제1구간의 도핑 농도는 선형적 또는 비선형적으로 변화하는 에피택셜 웨이퍼. 3. The method of claim 2,
Wherein the doping concentration in the first section varies linearly or non-linearly. 제1항에 있어서,
상기 에피택셜 구조제의 기저면 전위 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼.The method according to claim 1,
And the base surface dislocation defect density of the epitaxial structure is 0.1 / cm 2 or less. 제4항에 있어서,
상기 활성층의 표면 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼.5. The method of claim 4,
Wherein the active layer has a surface defect density of 0.1 / cm < 2 > or less.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140137795A (en) * 2013-05-24 2014-12-03 엘지이노텍 주식회사 Epitaxial wafer
US9966375B2 (en) 2015-04-24 2018-05-08 Samsung Electronics Co., Ltd. Semiconductor device
KR20180063715A (en) * 2016-12-02 2018-06-12 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same
KR20190026472A (en) * 2017-09-05 2019-03-13 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same
KR20190026471A (en) * 2017-09-05 2019-03-13 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250693A (en) * 2006-03-14 2007-09-27 Mitsubishi Materials Corp SiC SUBSTRATE, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE
KR20100050562A (en) * 2007-09-12 2010-05-13 쇼와 덴코 가부시키가이샤 Epitaxial sic single crystal substrate and method for manufacturing epitaxial sic single crystal substrate
KR100984261B1 (en) * 2002-03-19 2010-09-30 자이단호징 덴료쿠추오켄큐쇼 METHOD FOR PREPARING SiC CRYSTAL AND SiC CRYSTAL
JP2012246168A (en) * 2011-05-26 2012-12-13 Central Research Institute Of Electric Power Industry Silicon carbide substrate, silicon carbide wafer, method for manufacturing silicon carbide wafer, and silicon carbide semiconductor device
JP2013014469A (en) * 2011-07-04 2013-01-24 Panasonic Corp Sic epitaxial substrate and method for manufacturing the same
KR20130045492A (en) * 2011-10-26 2013-05-06 엘지이노텍 주식회사 Wafer and method of fabrication thin film

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100984261B1 (en) * 2002-03-19 2010-09-30 자이단호징 덴료쿠추오켄큐쇼 METHOD FOR PREPARING SiC CRYSTAL AND SiC CRYSTAL
JP2007250693A (en) * 2006-03-14 2007-09-27 Mitsubishi Materials Corp SiC SUBSTRATE, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE
KR20100050562A (en) * 2007-09-12 2010-05-13 쇼와 덴코 가부시키가이샤 Epitaxial sic single crystal substrate and method for manufacturing epitaxial sic single crystal substrate
JP2012246168A (en) * 2011-05-26 2012-12-13 Central Research Institute Of Electric Power Industry Silicon carbide substrate, silicon carbide wafer, method for manufacturing silicon carbide wafer, and silicon carbide semiconductor device
JP2013014469A (en) * 2011-07-04 2013-01-24 Panasonic Corp Sic epitaxial substrate and method for manufacturing the same
KR20130045492A (en) * 2011-10-26 2013-05-06 엘지이노텍 주식회사 Wafer and method of fabrication thin film

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140137795A (en) * 2013-05-24 2014-12-03 엘지이노텍 주식회사 Epitaxial wafer
US9966375B2 (en) 2015-04-24 2018-05-08 Samsung Electronics Co., Ltd. Semiconductor device
KR20180063715A (en) * 2016-12-02 2018-06-12 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same
KR20190026472A (en) * 2017-09-05 2019-03-13 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same
KR20190026471A (en) * 2017-09-05 2019-03-13 엘지이노텍 주식회사 Epitaxial wafer and method for fabricating the same

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