KR20190018603A - 신규 이미지 센서 디바이스 - Google Patents
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Abstract
반도체 디바이스는 기판 내에 형성된 포토다이오드; 및 제 1 부분 및 제 1 부분의 단부에 결합된 제 2 부분을 포함하는 게이트 피처를 갖는 적어도 하나의 트랜지스터를 포함하고, 제 1 부분은 기판의 주 표면 위에 배치되어 기판의 주 표면을 따라 연장되고, 제 2 부분은 기판의 주 표면으로부터 기판 내로 연장되며, 포토다이오드 및 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성한다.
Description
관련 출원의 교차 참조
본 출원은 그 전체가 여기에 참조에 의해 통합되는 2017년 8월 15일자로 출원된 미국 가특허 출원 제62/545,677호의 우선권을 주장한다.
집적 회로(integrated circuit; IC) 기술은 끊임없이 개선되고 있다. 이러한 개선은 종종 디바이스 지오메트리를 스케일링 다운하여 더 낮은 제조 비용, 더 높은 디바이스 집적 밀도, 더 높은 속도, 더 좋은 성능을 달성하게 하는 것을 포함한다. 이러한 지오메트리 사이즈 감소로 인한 다양한 이점과 함께, IC 디바이스, 예를 들어 이미지 센서 디바이스에 대해 직접적으로 개선이 이루어지고 있다.
일반적으로, 이미지 센서 디바이스는 입사 광을 검출하고 입사 광의 강도(또는 밝기)를 기록하기 위한 픽셀 어레이(또는 그리드)를 포함한다. 각 픽셀은 입사 광을 검출하고 검출된 입사 광을 전기 신호(예를 들어, 광전류/전류 신호)로 변환하도록 구성된 적어도 하나의 감광성 다이오드(이하, "포토다이오드"), 및 검출된 입사 광의 강도 또는 밝기를 기록하기 위해 전기 신호(들)를 처리하도록 집합적으로 구성된 광다이오드에 결합된 복수의 트랜지스터(이하, "픽셀 트랜지스터")를 포함한다.
이미지 센서 디바이스의 성능을 평가하기 위해, 이미지 센서 디바이스의 다양한 특성이 일반적으로 고려되며, 그들 중 중요한 하나는 이미지 센서 디바이스의 양자 효율이다. 이러한 양자 효율은 전형적으로 이미지 센서 디바이스의 "필 팩터(fill factor)"에 의해 결정된다. 필 팩터는 각각의 픽셀의 총 칩 면적으로 나눠진 포토 다이오드(들)에 의해 점유된 칩 면적의 비율로서 계산된다. 그러나, 종래의 이미지 센서 디바이스에서, 상기 언급된 픽셀 트랜지스터 중 적어도 하나는 평탄하게 형성된다. 즉, 적어도 하나의 픽셀 트랜지스터의 각각의 게이트 피처는 픽셀의 주 표면을 따라 측면 방향으로만 연장된다. 이와 같이 완전히 수직 방식으로 게이트 피처를 형성하는 경우, 주어진 칩 면적에 걸쳐 포토다이오드를 배치하기 위해 이용가능한 칩 면적이 상당히 감소될 수 있기 때문에 필 팩터가 감소되어 바람직하지 않을 수 있다.
따라서, 기존의 이미지 센서 디바이스 및 이를 제조하는 방법은 완전히 만족스럽지 않다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 다양한 피처들은 반드시 일정한 비율로 되시되지 않음이 유의되어야 한다. 실제, 다양한 피처의 치수 및 지오메트리는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따라 반도체 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n, 및 도 2o는 일부 실시예에 따른 도 1의 방법에 의해 제조된, 다양한 제조 단계 동안의 예시적인 반도체 디바이스의 단면도를 예시한다.
도 3은 일부 실시예에 따라, 도 1의 방법에 의해 제조된 예시적인 반도체 디바이스의 예시적인 상면도를 예시한다.
도 1은 일부 실시예에 따라 반도체 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n, 및 도 2o는 일부 실시예에 따른 도 1의 방법에 의해 제조된, 다양한 제조 단계 동안의 예시적인 반도체 디바이스의 단면도를 예시한다.
도 3은 일부 실시예에 따라, 도 1의 방법에 의해 제조된 예시적인 반도체 디바이스의 예시적인 상면도를 예시한다.
다음의 발명개시는 본 특허 대상의 상이한 피처들을 구현하기 위한 다양한 예시적인 실시예을 설명한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
본 발명개시는 이미지 센서 디바이스 및 그 형성 방법의 다양한 실시예를 제공한다. 일부 실시예에 있어서, 개시된 이미지 센서 디바이스는 반도체 기판 상에 형성된 복수의 픽셀을 포함하고, 각각의 픽셀은 반도체 기판 내에 형성된 적어도 하나의 포토다이오드, 및 적어도 부분적으로 반도체 기판 내로 연장되는 각각의 게이트 피처를 갖는 적어도 하나의 픽셀 트랜지스터를 포함한다. 이러한 방식으로 복수의 픽셀 각각에 적어도 하나의 픽셀 트랜지스터를 형성함으로써, 픽셀 트랜지스터가 연장되는 만큼의 측면 방향 거리가 감소될 수 있기 때문에 개시된 이미지 센서 디바이스의 대응하는 필 팩터(fill factor)가 상당히 증가될 수 있고, 이는 주어진 칩 면적에 걸쳐 더 많은 포토다이오드가 배치될 수 있게 한다. 이와 같이, 개시된 이미지 센서 디바이스의 성능(예를 들어, 양자 효율)은 개시된 이미지 센서 디바이스가 형성되는 면적이 변하지 않는채로 남겨두면서, 기존의 이미지 센서 디바이스에 비해 상당히 개선될 수 있다.
도 1은 본 발명개시의 하나 이상의 실시예에 따른 반도체 디바이스를 형성하는 방법(100)의 흐름도를 예시한다. 상기 방법(100)은 단지 예시이며, 본 발명개시를 제한하도록 의도되지 않음이 유의된다. 일부 실시예에 있어서, 반도체 디바이스는 이미지 센서 디바이스의 적어도 일부이다. 본 발명에 의해 채용된 바와 같이, 이미지 센서 디바이스는 광 신호(예를 들어, 광자)를 검출하여 이를 전기 신호로 변환하고, 전기 신호를 처리 할 수 있는 임의의 디바이스를 말한다. 예를 들어, 이미지 센서 디바이스는 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서(CMOS image sensor; CIS) 디바이스, 능동 픽셀 센서 디바이스, 전하 결합 디바이스(charge coupled device; CCD) 또는 수동 픽셀 센서 디바이스일 수 있다. 도 1의 방법(100)은 완전한 이미지 센서 디바이스를 생산하지 않음이 유의된다. 완전한 이미지 센서 디바이스는 상보성 금속 산화물 반도체(CMOS) 기술 처리를 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100)의 이전, 동안, 및/또는 이후에 추가의 동작이 제공될 수 있고, 일부 다른 동작은 여기서 단지 간략히 설명될 수 있다는 것이 이해된다.
일부 실시예에 있어서, 방법(100)은 기판이 제공되는 동작(102)으로 시작한다. 일부 실시예에 있어서, 기판은 제 1 도핑 유형(예를 들어, p형)으로 내인성(intrinsically) 또는 외인성(extrinsically) 도핑된다. 방법(100)은 리세스된 영역이 기판 위에 형성되는 동작(104)으로 계속된다. 일부 실시예에 있어서, 링형 구조로서 형성되는 리세스된 영역은 그 전방 표면으로부터 기판 내로 연장된다. 방법(100)은 격리 유전체 재료가 기판 위에 성막되는 동작(106)으로 계속된다. 일부 실시예에 있어서, 격리 유전체 재료는 기판의 전방 표면을 덮고(overlay), 따라서 리세스된 영역을 충전한다. 방법(100)은 격리 피처가 형성되는 동작(108)으로 계속된다. 일부 실시예에 있어서, 격리 피처는 기판의 전방 표면이 재노광될 때까지 격리 유전체 재료 상에 연마 공정[예를 들어, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정]를 수행함으로써 형성된다. 이와 같이, 격리 피처는 리세스된 영역의 프로파일(예를 들어, 링형 구조)을 따를 수 있다. 다시 말해, 격리 피처는 적어도 픽셀이 형성될 활성 영역을 정의한다(예를 들어, 둘러싼다). 방법(100)은 제 1 반도체 영역이 기판 위에 형성되는 동작(110)으로 계속된다. 일부 실시예에 있어서, 제 1 반도체 영역은 제 1 도핑 유형(예를 들어, n형)에 반대인 제 2 도핑 유형으로 도핑된다. 그리고, 제 1 반도체 영역은 격리 피처(즉, 상술된 활성 영역 내에서)에 의해 측면 방향으로 둘러싸이고, 제 1 깊이로 기판 내로 내향하여 연장된다. 방법(100)은 제 2 반도체 영역이 제 1 반도체 영역 위에 형성되는 동작(112)으로 계속된다. 일부 실시예에 있어서, 제 2 반도체 영역은 제 1 도핑 유형(예를 들어, p형)으로 도핑된다. 그리고, 제 2 반도체 영역은 제 1 깊이보다 얕은 제 2 깊이로 기판(또는 제 1 반도체 영역) 내로 내향하여 연장된다. 이와 같이, 2개의 상이한 도핑 유형(2개의 상이한 전도 유형)과 통신하는 접합부가 기판 내에 형성되어 격리 피처에 의해 둘러싸일 수 있다.
다음에, 방법(100)은 적어도 격리 피처의 일부분이 리세스되는 동작(114)으로 계속된다. 일부 실시예에 있어서, 적어도 격리 피처의 일부분이 리세스된 후에, 격리 유전체 재료에 의해 충전된 리세스된 영역[동작(104)에서 형성됨]의 일부가 재노광될 수 있다. 방법(100)은 게이트 유전체 층이 형성되는 동작(116)으로 계속된다. 일부 실시예에 있어서, 게이트 유전체 층은 기판의 전방 표면 위에 형성되고, 그에 따라 격리 피처의 리세스된 부분을 라이닝한다. 방법(100)은 게이트 재료가 게이트 유전체 층 위에 형성되는 동작(118)으로 계속된다. 이러한 게이트 재료는 예를 들어 폴리실리콘 재료를 포함할 수 있다. 일부 실시예에 있어서, 게이트 재료 층[동작(116)에서 형성됨]은 실질적으로 얇기 때문에, 게이트 유전체 층의 형성에 후속하여 "트렌치"가 여전히 존재할 수 있다. 이와 같이, 전형적으로 상대적으로 두꺼운 층으로서 형성된 게이트 재료는 트렌치를 재충전하여 기판의 전방 표면을 덮을 수 있다. 다르게 언급하면, 게이트 재료 층의 일부에 의해 라이닝된 게이트 재료의 일부는 격리 피처에 의해 기판 내로 내향하여 연장되며, 이는 이하에서 더 상세히 설명될 것이다. 방법(100)은 게이트 스택이 기판 위에 형성되는 동작(120)으로 계속된다. 일부 실시예에 있어서, 게이트 스택은 패터닝된 게이트 유전체 층, 및 기판 내로 연장되고 기판의 전방 표면으로부터 돌출하는 게이트 재료를 포함한다.
일부 실시예에 있어서, 방법(100)의 동작들은 각각 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i 및 도 2j에 도시된 바와 같은 다양한 제조 단계에서의 반도체 디바이스의 단면도와 연관될 수 있다. 일부 실시예에 있어서, 반도체 디바이스(200)는 이미지 센서 디바이스의 복수의 픽셀 중 하나만을 포함할 수 있다. 이미지 센서 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(integrated circuit; IC) 내에 포함될 수 있다. 또한, 도 2a 내지 도 2j는 본 개시의 발명 개념을 더 잘 이해하기 위해서 간략화된 것이다. 예를 들어, 도면은 이미지 센서 디바이스(200)를 도시하지만, 이미지 센서 디바이스(200)가 형성되는 IC는 저항기, 커패시터, 인덕터, 퓨즈 등, 및 도시된 픽셀과 각각 실질적으로 유사한 다른 픽셀들을 포함한 임의의 원하는 수의 다른 디바이스들을 포함할 수 있고, 이들은 도시의 명료함을 위해 도 2a 내지 2j에 도시되지는 않음이 이해된다.
도 1의 동작(102)에 대응하여, 도 2a는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 제공되는 기판(202)을 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 기판(202)은 전방 표면(전방 측이라고도 함)(203) 및 후방 표면(후방 측이라고도 함)(205)을 포함한다. 기판(202)은 붕소와 같은 제 1 도핑 유형의 도펀트(예를 들어, p형 도펀트)로 도핑 된 실리콘 기판을 포함하며, 이 경우 기판(202)은 p형 기판이다. 일부 다른 실시예에 있어서, 기판(202)은 또 다른 적절한 반도체 재료를 포함할 수 있다. 예를 들어, 기판(202)은 인 또는 비소와 같은 상이한 도핑 유형의 도펀트(예를 들어, n형 도펀트)로 도핑된 실리콘 기판일 수 있고, 이 경우 기판(202)은 n형 기판이다. 일관성을 위해, 하기 설명에서 p형 도펀트 및 n형 도펀트는 각각 "제 1 유형 도펀트"및 "제 2 유형 도펀트"라고 한다. 여전히 일부 다른 실시예에 있어서, 기판(202)은 게르마늄 및 다이아몬드와 같은 다른 원소 반도체를 포함할 수 있다. 기판(202)은 화합물 반도체 및/또는 합금 반도체를 선택적으로 포함할 수 있다. 또한, 일부 다른 실시예에 있어서, 기판(202)은 에피택셜 층(에피 층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있다.
도 1의 동작(104)에 대응하여, 도 2b는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 리세스된 영역(206)을 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 리세스된 영역(206)은 전방 표면(203)으로부터 기판(202)으로 내향하여 연장되도록 형성된다. 일부 실시예에 있어서, 상부에서 볼 때, 리세스된 영역(206)은 활성 영역 (207)을 둘러싸도록 링형 구조로 형성될 수 있고, 후술하는 바와 같이, 이러한 활성 영역(207)은 적어도 하나의 포토다이오드 및 하나의 픽셀 트랜지스터를 포함하는 이미지 센서 디바이스(200)의 적어도 하나의 픽셀을 형성하는데 사용될 수 있다.
일부 실시예에 있어서, 리세스된 영역(206)은 다음의 공정들: 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스핀-온 코팅 및/또는 다른 적합한 기술을 사용하여 기판(202)의 전방 표면(203) 위에 하나 이상의 제거가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)을 성막하는 공정; 하나 이상의 제거가능한 층을 통해 개구부를 형성하도록 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 공정; 마스크로서 기능하는 패터닝된 제거가능한 층(들)을 이용한 하나 이상의 (건식 및/또는 습식) 에칭 공정을 이용하여 기판(202)의 상부 부분을 리세스하는 공정; 및 하나 이상의 제거가능한 층을 제거하는 공정 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1의 동작(106)에 대응하여, 도 2c는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 성막되는 격리 유전체 재료(208)를 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 격리 유전체 재료(208)는 기판(202)의 전방 표면(203)을 덮어 리세스된 영역(206)을 충전하도록 형성된다. 일부 실시예에 있어서, 격리 유전체 재료(208)는 예를 들어 실리콘 산화물과 같은 다양한 산화물 재료 중 어느 것을 포함할 수 있다. 일부 실시예에 있어서, 리세스된 영역(206)은 기판(202)의 전방 표면(203)을 덮도록 CVD, PVD 및/또는 다른 적합한 성막 기술을 사용하여 격리 유전체 재료(208)에 의해 충전된다.
도 1의 동작(108)에 대응하여, 도 2d는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 격리 피처(210)를 포함하는 이미지 센서 디바이스(200)의 단면도이다. 일부 실시예에 있어서, 격리 피처(210)는 리세스된 영역(206)을 충전하는 격리 유전체 재료이다. 따라서, 격리 피처(210)는 리세스된 영역(206)과 동일한 프로파일, 즉 활성 영역(207)을 둘러싸는 링형 구조를 따를 수 있다. 격리 피처(210)는 전형적으로 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 피처라고 한다. 도 2d(및 하기의 도면들)의 예시된 실시예에는 도시되지 않지만, 다른 격리 피처(예를 들어, 딥 트렌치 격리 피처) 중 하나 이상이 격리 피처(210) 주위에 형성되어, 본 발명개시의 범위 내에 남아있으면서 격리 피처(210)의 격리 능력(예를 들어, 인접한 픽셀들 사이의 크로스-토크 감소)을 더욱 향상시킬 수 있다. 일부 실시예에 있어서, 격리 피처(210)는 기판(202)의 전방 표면(203)이 재노광될 때까지 격리 유전체 재료(도 2c) 상에 연마 공정[예를 들어, 화학 기계적 연마(CMP) 공정]를 수행함으로써 형성될 수 있다.
도 1의 동작(110)에 대응하여, 도 2e는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 제 1 반도체 영역(212)을 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 1 반도체 영역(212)은 기판(202)의 전방 표면(203)을 따라 형성되어 기판(202)의 부분(213)이 노출된 상태에서 기판(202)을 부분적으로 덮고, 깊이(212')만큼 전방 표면(203)으로부터 기판(202) 내로 내향하여 연장된다. 일부 실시예에 있어서, 제 1 반도체 영역(212)은 기판(202)의 도핑 유형과 반대인 제 2 도핑 유형(n형)으로 도핑된다. 일부 대안적인 실시예에 있어서, 제 1 반도체 영역(212)은 기판(202)의 전방 표면(203)을 따라 형성되어 기판(202)을 완전히 덮을 수 있다[즉, 그러한 노출된 부분(213)은 존재하지 않는다].
일부 실시예에 있어서, 제 1 반도체 영역(212)은 다음의 공정들: 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스핀-온 코팅 및/또는 다른 적합한 기술을 사용하여 기판(202) 위에 제거가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)을 성막하는 공정; 제거가능한 층을 통해 개구부를 형성하도록 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 공정 - 개구부는 격리 피처(210)에 의해 둘러싸임 - ; 마스크로서 기능하는 패터닝된 제거가능한 층을 이용하여 기판(202)으로 제 2 도핑 유형(n형)으로 복수의 도펀트를 통합하도록 도핑 공정(예를 들어, 이온 주입 공정, 확산 공정 등)을 수행하는 공정; 제거가능한 층을 제거하는 공정; 및 광 어닐링 공정을 수행하여 통합된 도펀트를 활성화하는 공정 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1의 동작(112)에 대응하여, 도 2f는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 제 2 반도체 영역(214)을 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 2 반도체 영역(214)은 기판(202)의 전방 표면(203)을 따라 형성되어, 제 1 반도체 영역(212)의 일부분(215)이 노출된 채로 제 1 반도체 영역(212)을 부분적으로 덮고, 제 1 반도체 영역(212)의 깊이(212')보다 얕은 깊이(214')만큼 제 1 반도체 영역(212) 내로 내향하여 연장된다.
일부 실시예에 있어서, 기판(202)과 마찬가지로, 제 2 반도체 영역(214)은 또한 제 1 도핑 유형(p형)으로, 그러나 높은 농도로 도핑된다. 이와 같이, 제 1 반도체 영역(212)과 제 2 반도체 영역(214) 사이의 계면에는 pn 접합부(215)가 형성될 수 있고, 일부 실시예에서는[pn 접합부(215)와 함께] 제 1 반도체 영역(212) 및 제 2 반도체 영역은 격리 피처(210)에 의해 둘러싸인 픽셀의 포토다이오드로서 기능할 수 있다. 본 발명개시에 의해 채용되는 그러한 포토다이오드는 전방 표면(203) 또는 후방 표면(205) 중 어느 하나로부터 입사되는 복사선 소스(예를 들어, 광)를 전기 전류 신호로 변환하도록 구성될 수 있고, 이는 이하 더 상세히 설명될 것이다. 또한, 일부 실시예에 따르면, 적어도 부분적으로 높은 도핑 농도로 인해, 전형적으로 "피닝된(pinned) 층"으로 지칭되는 제 2 반도체 영역(214)은 제 1 반도체 영역(212)에 격리 피처를 제공하도록 구성될 수 있다.
일부 실시예에 있어서, 제 2 반도체 영역(214)은 다음의 공정들: 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스핀-온 코팅 및/또는 다른 적합한 기술을 사용하여 기판(202) 위에 제거가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)을 성막하는 공정; 제거가능한 층을 통해 개구부를 형성하도록 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 공정 - 개구부는 제 1 반도체 영역(206)과 정렬됨[예를 들어, 제 1 반도체 영역(206)에 의해 정의된 면적 내에서 측면 방향으로 제한됨] - ; 마스크로서 기능하는 패터닝된 제거가능한 층을 이용하여 제 1 반도체 영역(206)으로 제 1 도핑 유형(p형)으로 복수의 도펀트를 통합하도록 도핑 공정(예를 들어, 이온 주입 공정, 확산 공정 등)을 수행하는 공정; 제거가능한 층을 제거하는 공정; 및 광 어닐링 공정을 수행하여 통합된 도펀트를 활성화하는 공정 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1의 동작(114)에 대응하여, 도 2g는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 격리 피처(210)의 일부분이 리세스되는 이미지 센서 디바이스(200)의 단면도이다. 도 2g(및 후속하는 도면들)의 예시된 실시예에 도시된 바와 같이, 격리 피처(210)의 리세스된 부분은 전방 표면(203)의 노출된 부분(213)에 측면 방향으로 인접하고, 그것은 전방 표면(203)의 노출된 부분(213)에 측면 방향으로 인접한 트렌치(218)를 형성한다. 전면 트렌치(218)는 리세스된 영역(206)(도 2b)의 일부임이 주목된다. 보다 구체적으로, 일부 실시예에 있어서, 트렌치(218)의 형성 후에, 적어도 리세스된 영역(206)의 측벽들[또한 트렌치(218)의 측벽들(218-1)]의 각각의 상부 부분 및/또는 적어도 리세스된 영역(206)의 하단 경계[또한 트렌치(218)의 하단 경계]의 일부분이 각각 재노광된다.
일부 실시예에 있어서, 트렌치(218)는 다음의 공정들: 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스핀-온 코팅 및/또는 다른 적합한 기술을 사용하여 기판(202)의 전방 표면(203) 위에 하나 이상의 제거가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)을 성막하는 공정; 하나 이상의 제거가능한 층을 통해 개구부를 형성하도록 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 공정 - 개구부는 트렌치(218)가 형성될 면적과 정렬됨 - ; 마스크로서 기능하는 패터닝된 제거가능한 층(들)을 이용한 하나 이상의 (건식 및/또는 습식) 에칭 공정을 이용하여 격리 피처(210)의 일부분을 리세스하는 공정; 및 하나 이상의 제거가능한 층을 제거하는 공정 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1의 동작(116)에 대응하여, 도 2h는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 게이트 유전체 층(220)을 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 게이트 유전체 층(220)은 기판(202)을 덮도록 형성된다. 보다 구체적으로는, 게이트 유전체 층(220)은 격리 피처(210), 제 1 및 제 2 반도체 영역(212 및 214), 기판(202)의 전방 표면(203)의 노출된 부분(213) 및 트렌치(218)를 덮는다. 일부 실시예에 있어서, 게이트 유전체 층(220)은 실질적으로 얇고 컨포멀하기 때문에, 게이트 유전체 층(220)은 트렌치(218)를 완전히 충전하지 않으면서, 트렌치(218)를 라이닝하도록, 즉 측벽(218-1) 및 하단 경계(218-2)를 따라 연장되도록 형성될 수 있다.
일부 실시예에 있어서, 게이트 유전체 층(220)은 높은 유전 상수(이하, "하이-k" 또는 "HK") 재료로 형성된다. 상기 하이-k 재료는 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속 산질화물 , 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 또는 다른 적합한 조성물일 수 있다. 예시적인 하이-k 재료는 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 및/또는 다른 적합한 재료를 포함할 수 있다. 대안적으로, 하이-k 재료는 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfLaO, HfSiO, LaSiO, AlSiO, (Ba,Sr) TiO3 (BST), Al2O3, Si3N4 및/또는 다른 적합한 재료과 같은 다른 하이-k 유전체를 포함할 수 있다. 하이-k 재료를 포함하는 실시예로 여기에 설명되었지만, 다른 유전체 재료(예를 들어, SiO2)가 가능하며 본 발명개시의 범위 내에 있다. 일부 실시예에 있어서, 게이트 유전체 층(220)은 원자 층 증착(ALD), CVD 또는 PVD 기술을 사용하여 기판(202) 위에 상기 언급된 유전체 재료 중 적어도 하나를 성막함으로써 형성될 수 있다.
도 1의 동작(118)에 대응하여, 도 2i는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 게이트 재료(222)를 포함하는 이미지 센서 디바이스(200)의 단면도이다. 도시된 바와 같이, 게이트 재료(222)는 기판(202)을 덮고, 게이트 재료(222)는 실질적으로 수축되도록 형성되기 때문에, 트렌치(218)는 게이트 재료(222)로 재충전된다. 일부 실시예에 따르면, 폴리실리콘 재료를 포함한 게이트 재료(222)는 예를 들어 CVD 또는 PVD 기술을 사용하여 기판(202) 위에 폴리실리콘을 성막함으로써 형성될 수 있다.
도 1의 동작(120)에 대응하여, 도 2j는 일부 실시예에 따라 제조의 다양한 단계 중 하나에서 형성되는 게이트 스택(226)를 포함하는 이미지 센서 디바이스(200)의 단면도이다. 일부 실시예에 따르면, 게이트 스택(226)은 패터닝된 게이트 유전체 층(220') 및 패터닝된 게이트 재료(222')를 포함한다. 도 2j에 예시된 실시예에 있어서, 게이트 스택(226)은 적어도 두 부분; 기판(202)의 전방 표면(203)을 따라 측면 방향으로 연장하는 제 1 부분(226-1), 및 전방 표면(203)으로부터 기판(202) 내로 내향하여 연장되는 제 2 부분(226-2)을 포함한다. 또한, 일부 실시예에 있어서, 제 1 부분(226-1)은 제 1 반도체 영역(212)의 부분(215)을 적어도 부분적으로 덮도록 기판(202)의 전방 표면(203)을 따라 측면 방향으로 연장된다.
일부 실시예에 있어서, 트렌치(226)는 다음의 공정들: 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스핀-온 코팅 및/또는 다른 적합한 기술을 사용하여 기판(202)의 전방 표면(222) 위에 하나 이상의 제거가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)을 성막하는 공정; 하나 이상의 제거가능한 층을 통해 개구부를 형성하도록 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 공정 - 개구부는 트렌치(226)가 형성될 면적과 정렬됨 - ; 마스크로서 기능하는 패터닝된 제거가능한 층(들)을 이용한 하나 이상의 (건식 및/또는 습식) 에칭 공정을 이용하여 게이트 유전체 층(220) 및 게이트 재료(222)의 각각의 부분을 리세스하는 공정; 및 하나 이상의 제거가능한 층을 제거하는 공정 중 적어도 일부를 수행함으로써 형성될 수 있다.
상술된 바와 같이, 제 1 및 제 2 반도체 영역(212 및 214)은 격리 피처(210)에 의해 둘러싸인 픽셀의 포토다이오드를 형성한다. 일부 실시예에 있어서, 게이트 스택(226)은 픽셀의 트랜스퍼 트랜지스터의 "트랜스퍼 게이트"로서 형성될 수 있다. 동작 중에, 포토다이오드는 먼저 전방 표면(203) 또는 후방 표면(205) 중 어느 하나로부터 입사된 복사선 소스를 흡수하고, 복사선 소스를 제 1 반도체 영역(212)[예를 들어, 부분(215)에 가까움]에서 복수의 전자-정공 쌍으로 변환한다. 그 후, 일부 실시예에 있어서, 게이트 스택(226)은 생성된 전자-정공 쌍(즉, 전기 전류 신호)의 "플로우"를 플로팅 확산 영역(도 2j의 단면도에 도시되지 않음)으로 제어(변조)하기 위해 게이트로서 기능하도록 구성된다. 이러한 확산 영역은 픽셀의 하나 이상의 다른 트랜지스터(예를 들어, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 셀렉터 트랜지스터 등)에 또한 결합되어, 하나 이상의 다른 트랜지스터들이 생성된 전기 전류 신호를 더 처리하게 한다.
종래의 이미지 센서 디바이스에서, 상술된 트랜스퍼 트랜지스터의 게이트 스택은 전형적으로 전방 표면(203)을 따라서만 연장되도록 형성된다[즉, 제 2 부분(226-2)은 없다]. 이와 같은 완벽한 측면 구성으로 트랜스퍼 트랜지스터의 게이트 스택을 형성할 때 다양한 문제가 야기될 수 있다. 예를 들어, 종래의 이미지 센서 디바이스의 복수의 픽셀들 각각에서 트랜스퍼 트랜지스터의 게이트 스택은 단일 방향을 따라서만 연장되기 때문에, 상기 언급된 플로팅 확산 영역은 단일 방향을 따라서만 형성될 수 있다. 이와 같이, 복수의 픽셀 위에 포토다이오드를 형성하기 위해 이용가능한 방향을 따른 주어진 거리를 가로지르는 각각의 피치는 상당히 제한된다. 따라서, 포토다이오드를 형성하기 위해 이용가능한 "면적"은 감소되고, 이는 불리하게 필 팩터를 낮추어, 결국 종래의 이미지 센서 디바이스의 성능을 저하시킨다.
도 3은 다양한 실시예에 따른 이미지 센서 디바이스(200)의 예시적인 상면도(300)를 예시한다. 도 2a 내지 도 2j에 걸쳐 도시된 단면도는 상면도(300)의 라인 A-A를 따라 각각 취해짐이 주목된다. 따라서, 도 2j에 도시된 바와 같이 제 1 및 제 2 부분(226-1 및 226-2)에 더하여, 게이트 스택 (226)은 제 1 부분(226-1)으로부터 측면 방향으로 연장되며, 구체적으로는 제 1 부분(226-1)으로부터 경사진다. 일부 실시예에 있어서, 그러한 경사진 부분(226-3)은 전방 표면(203)(도 2j) 위에 배치될 수 있고, 즉 기판(202) 내로 연장되지 않으며, 이것은 [제 1 및 제 2 반도체 영역(212 및 214)에 의해 형성된] 포토다이오드가 경사진 부분(226-3)의 하나의 측면(301) 상에 배치되게 하고, 상술된 플로팅 확산 영역(도 3의 예시된 실시예에서, 305)이 경사진 부분(226-3)의 측면(301)과 반대인 다른 측면(303) 상에 배치되게 한다. 이와 같이, 라인 A-A를 따른 추가 거리가 할애될 수 있어, 개시된 이미지 센서 디바이스(200)의 복수의 픽셀 위에 포토 다이오드를 형성하는데 이용가능한 각각의 피치를 상당히 증가시킬 수 있다. 따라서, 종래의 이미지 센서 디바이스에 비해, 개시된 이미지 센서 디바이스(200)의 성능이 유리하게 향상될 수 있다.
일실시예에 있어서, 반도체 디바이스는, 기판 내에 형성된 포토다이오드; 및 적어도 부분적으로 기판의 주 표면으로부터 기판 내로 연장되는 게이트 피처를 갖는 적어도 하나의 트랜지스터를 포함하고, 포토다이오드 및 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성한다.
다른 실시예에 있어서, 반도체 디바이스는 기판 내에 형성된 포토다이오드; 및 제 1 부분 및 제 1 부분의 단부에 결합된 제 2 부분을 포함하는 게이트 피처를 갖는 적어도 하나의 트랜지스터를 포함하고, 제 1 부분은 기판의 주 표면 위에 배치되어 기판의 주 표면을 따라 연장되고, 제 2 부분은 기판의 주 표면으로부터 기판 내로 연장되며, 포토다이오드 및 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성한다.
또다른 실시예에 있어서, 방법은, 기판 내로 연장되는 격리 피처를 형성하는 단계; 격리 피처에 의해 둘러싸인 기판 내의 제 1 반도체 영역 및 제 2 반도체 영역을 형성하는 단계; 제 1 반도체 영역 및 제 2 반도체 영역과 대면하지만 제 1 반도체 영역 및 제 2 반도체 영역으로부터 측면 방향으로 이격된 격리 피처의 측벽을 노출시키도록 격리 피처의 일부분을 리세스하는 단계; 및 기판의 주 표면을 따라 연장되고 격리 피처의 리세스된 부분을 충전하는 게이트 피처를 형성하는 단계를 포함한다.
상술한 내용은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시형태들의 피처를 개괄한 것이다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1.
반도체 디바이스에 있어서,
기판 내에 형성된 포토다이오드; 및
적어도 부분적으로 상기 기판의 주 표면으로부터 상기 기판 내로 연장되는 게이트 피처를 갖는 적어도 하나의 트랜지스터
를 포함하고,
상기 포토다이오드 및 상기 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성하는 것인 반도체 디바이스.
실시예 2.
실시예 1에 있어서,
상기 포토다이오드는,
제 1 도핑 유형으로 도핑되는 기판 내의 제 1 반도체 영역; 및
제 2 도핑 유형으로 도핑되는 상기 제 1 반도체 영역 위의 제 2 반도체 영역을 포함하는 것인 반도체 디바이스.
실시예 3.
실시예 2에 있어서,
상기 제 1 도핑 유형 및 상기 제 2 도핑 유형은 서로 상이한 것인 반도체 디바이스.
실시예 4.
실시예 2에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처는 상기 기판의 주 표면 위로 연장되는 제 1 부분, 및 상기 기판의 주 표면으로부터 상기 기판 내로 연장되는 제 2 부분을 포함하는 것인 반도체 디바이스.
실시예 5.
실시예 4에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 1 부분은 상기 제 1 반도체 영역에 측면 방향으로 결합되고, 상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 2 부분은 상기 제 1 반도체 영역으로부터 측면 방향으로 이격되는 것인 반도체 디바이스.
실시예 6.
실시예 1에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처는, 상기 기판의 주 표면을 따라 연장되는 측면 부분 및 상기 기판 내로 연장되는 수직 부분을 각각 포함하는 게이트 산화물 층 및 폴리실리콘 층을 포함하는 것인 반도체 디바이스.
실시예 7.
실시예 1에 있어서,
상기 적어도 하나의 트랜지스터는 상기 픽셀의 트랜스퍼 게이트 트랜지스터인 것인 반도체 디바이스.
실시예 8.
실시예 1에 있어서,
상기 기판 내로 연장되고, 상기 포토다이오드 및 상기 적어도 하나의 트랜지스터를 둘러싸는 격리 피처
를 더 포함하는 반도체 디바이스.
실시예 9.
반도체 디바이스에 있어서,
기판 내에 형성된 포토다이오드; 및
제 1 부분 및 상기 제 1 부분의 단부에 결합된 제 2 부분을 포함하는 게이트 피처를 갖는 적어도 하나의 트랜지스터
를 포함하고,
상기 제 1 부분은 상기 기판의 주 표면 위에 배치되어 상기 기판의 주 표면을 따라 연장되고, 상기 제 2 부분은 상기 기판의 주 표면으로부터 상기 기판 내로 연장되며,
상기 포토다이오드 및 상기 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성하는 것인 반도체 디바이스.
실시예 10.
실시예 9에 있어서,
상기 포토다이오드는,
제 1 도핑 유형으로 도핑되는 기판 내의 제 1 반도체 영역; 및
제 2 도핑 유형으로 도핑되는 상기 제 1 반도체 영역 위의 제 2 반도체 영역을 포함하는 것인 반도체 디바이스.
실시예 11.
실시예 10에 있어서,
상기 제 1 도핑 유형 및 상기 제 2 도핑 유형은 서로 상이한 것인 반도체 디바이스.
실시예 12.
실시예 10에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 1 부분은 상기 제 1 반도체 영역에 측면 방향으로 결합되고, 상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 2 부분은 상기 제 1 반도체 영역으로부터 측면 방향으로 이격되는 것인 반도체 디바이스.
실시예 13.
실시예 9에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처는, 상기 기판의 주 표면을 따라 연장되는 측면 부분 및 상기 기판 내로 연장되는 수직 부분을 각각 포함하는 게이트 산화물 층 및 폴리실리콘 층을 포함하는 것인 반도체 디바이스.
실시예 14.
실시예 9에 있어서,
상기 적어도 하나의 트랜지스터는 상기 픽셀의 트랜스퍼 게이트 트랜지스터인 것인 반도체 디바이스.
실시예 15.
실시예 9에 있어서,
상기 기판 내로 연장되고, 상기 포토다이오드 및 상기 적어도 하나의 트랜지스터를 둘러싸는 격리 피처
를 더 포함하는 반도체 디바이스.
실시예 16.
실시예 15에 있어서,
상기 격리 피처의 적어도 일부분은 상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 2 부분과 직접 접촉하는 것인 반도체 디바이스.
실시예 17.
방법에 있어서,
기판 내로 연장되는 격리 피처를 형성하는 단계;
상기 격리 피처에 의해 둘러싸인 상기 기판 내의 제 1 반도체 영역 및 제 2 반도체 영역을 형성하는 단계;
상기 제 1 반도체 영역 및 상기 제 2 반도체 영역과 대면하지만 상기 제 1 반도체 영역 및 상기 제 2 반도체 영역으로부터 측면 방향으로 이격된 상기 격리 피처의 측벽을 노출시키도록 상기 격리 피처의 일부분을 리세스하는 단계; 및
상기 기판의 주 표면을 따라 연장되고 상기 격리 피처의 리세스된 부분을 충전하는 게이트 피처를 형성하는 단계
를 포함하는 방법.
실시예 18.
실시예 17에 있어서,
상기 제 1 반도체 영역 및 상기 제 2 반도체 영역은 이미지 센서 디바이스의 픽셀의 포토다이오드를 형성하는 것인 방법.
실시예 19.
실시예 18에 있어서,
상기 게이트 피처는 상기 포토다이오드에 결합되는 상기 이미지 센서 디바이스의 픽셀의 트랜스퍼 게이트 트랜지스터의 일부인 것인 방법.
실시예 20.
실시예 17에 있어서,
상기 게이트 피처는, 상기 기판의 주 표면을 따라 연장되는 측면 부분 및 상기 기판 내로 연장되는 수직 부분을 각각 포함하는 게이트 산화물 층 및 폴리실리콘 층을 포함하는 것인 방법.
Claims (10)
- 반도체 디바이스에 있어서,
기판 내에 형성된 포토다이오드; 및
적어도 부분적으로 상기 기판의 주 표면으로부터 상기 기판 내로 연장되는 게이트 피처를 갖는 적어도 하나의 트랜지스터
를 포함하고,
상기 포토다이오드 및 상기 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성하는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 포토다이오드는,
제 1 도핑 유형으로 도핑되는 기판 내의 제 1 반도체 영역; 및
제 2 도핑 유형으로 도핑되는 상기 제 1 반도체 영역 위의 제 2 반도체 영역을 포함하는 것인 반도체 디바이스. - 제 2 항에 있어서,
상기 제 1 도핑 유형 및 상기 제 2 도핑 유형은 서로 상이한 것인 반도체 디바이스. - 제 2 항에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처는 상기 기판의 주 표면 위로 연장되는 제 1 부분, 및 상기 기판의 주 표면으로부터 상기 기판 내로 연장되는 제 2 부분을 포함하는 것인 반도체 디바이스. - 제 4 항에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 1 부분은 상기 제 1 반도체 영역에 측면 방향으로 결합되고, 상기 적어도 하나의 트랜지스터의 상기 게이트 피처의 상기 제 2 부분은 상기 제 1 반도체 영역으로부터 측면 방향으로 이격되는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 적어도 하나의 트랜지스터의 상기 게이트 피처는, 상기 기판의 주 표면을 따라 연장되는 측면 부분 및 상기 기판 내로 연장되는 수직 부분을 각각 포함하는 게이트 산화물 층 및 폴리실리콘 층을 포함하는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 적어도 하나의 트랜지스터는 상기 픽셀의 트랜스퍼 게이트 트랜지스터인 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 기판 내로 연장되고, 상기 포토다이오드 및 상기 적어도 하나의 트랜지스터를 둘러싸는 격리 피처
를 더 포함하는 반도체 디바이스. - 반도체 디바이스에 있어서,
기판 내에 형성된 포토다이오드; 및
제 1 부분 및 상기 제 1 부분의 단부에 결합된 제 2 부분을 포함하는 게이트 피처를 갖는 적어도 하나의 트랜지스터
를 포함하고,
상기 제 1 부분은 상기 기판의 주 표면 위에 배치되어 상기 기판의 주 표면을 따라 연장되고, 상기 제 2 부분은 상기 기판의 주 표면으로부터 상기 기판 내로 연장되며,
상기 포토다이오드 및 상기 적어도 하나의 트랜지스터는 적어도 부분적으로 픽셀을 형성하는 것인 반도체 디바이스. - 방법에 있어서,
기판 내로 연장되는 격리 피처를 형성하는 단계;
상기 격리 피처에 의해 둘러싸인 상기 기판 내의 제 1 반도체 영역 및 제 2 반도체 영역을 형성하는 단계;
상기 제 1 반도체 영역 및 상기 제 2 반도체 영역과 대면하지만 상기 제 1 반도체 영역 및 상기 제 2 반도체 영역으로부터 측면 방향으로 이격된 상기 격리 피처의 측벽을 노출시키도록 상기 격리 피처의 일부분을 리세스하는 단계; 및
상기 기판의 주 표면을 따라 연장되고 상기 격리 피처의 리세스된 부분을 충전하는 게이트 피처를 형성하는 단계
를 포함하는 방법.
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2020
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