KR20190013602A - 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터 - Google Patents

반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터 Download PDF

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Abstract

챔버 내에 기판을 준비하는 단계, 상기 기판 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막을 형성하는 단계를 포함하되, 상기 제1 박막 및 상기 제2 박막은 진공 공정으로 형성되는 것을 포함하는 반도체 박막의 제조 방법 이 제공될 수 있다.

Description

반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터{Semiconductor thin film, and method for manufacturing same, and thin film transistor containing same}
본 발명은 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터에 관련된 것으로, 주석(Sn) 및 산소(O)를 포함하는 제1 박막, 및 주석(Sn) 및 황(S)을 포함하고 비정질(amorphous)인 제2 박막을 교대로 그리고 반복적으로 적층하여, 높은 전하 이동도 및 우수한 on/off 전류비를 갖는 반도체 박막을 제조하는 방법, 및 이를 포함하는 트랜지스터와 관련된 것이다.
현재 디스플레이 시장에서 주로 사용되는 비정질 실리콘(a-Si; Amorphous Silicon) 또는 저온다결정 실리콘(LTPS; Low-Temperature Polycrystalline)은 낮은 전하이동도 및 신뢰성 문제로 고해상도 및 대화면 디스플레이를 구현하는데 어려움이 있다. 또한, 최근에는 디스플레이 패널이 기계적으로 유연하게 접히는 플렉서블 디스플레이의 중요성이 더욱 강조됨에 따라 상대적으로 공정 온도가 낮고, 제조 공정이 단순한 반도체 소재 제조 기술에 대한 관심이 매우 높다.
따라서, 현재 기존의 비정질 실리콘 및 저온다결정 실리콘을 대체하여 전하이동도 및 신뢰성 특성이 개선되고, 플렉서블 디스플레이 등에 적용 가능한 다양한 산화물 반도체 소재에 대한 연구가 활발히 진행되고 있다.
예를 들어, 대한민국 특허 등록 공보 KR1372734B1 (출원번호 KR20120015171A, 출원인: 연세대학교 산학협력단)에는, 액상공정을 통해 아연화합물, 인듐화합물, 갈륨화합물, 주석화합물 및 탄탈륨화합물로 이루어진 군 중에서 선택된 적어도 1종의 산화화합물을 이용하여 적어도 두개의 산화물 반도체 층을 구비하고, 게이트 측으로부터 먼 쪽에 구비된 산화물 반도체층 중 적어도 어느 하나의 산화물 반도체층의 산소공공(oxygen vacancy) 억제물질의 함량을 상기 게이트 층에 인접한 산화물 반도체층보다 높게 함으로써, 높은 이동도 및 신뢰성을 갖는 안정된 활성층을 제조하는 방법이 개시되어 있다.
현재 높은 전하 이동도 구현을 통해 소자 특성을 향상시키는 기술 개발뿐만 아니라, 반도체 소재의 공급 안정성, 공급 단가 절감, 및 산업화 적용을 위한 생산성이 뛰어난 반도체 소재를 개발하기 위한 연구가 필요한 실정이다.
본 발명이 해결하고자 하는 일 기술적 과제는, 높은 전하 이동도를 갖는 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 트랜지스터 적용시 우수한 on/off 전류비 특성을 갖는 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 재료 공급 단가가 절감된 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 재료의 공급 안정성이 우수한 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 저온 공정이 가능한 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 반도체 박막, 및 그 제조 방법, 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 반도체 박막의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 반도체 박막의 제조 방법은, 챔버 내에 기판을 준비하는 단계, 상기 기판 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막을 형성하는 단계를 포함하되, 상기 제1 박막 및 상기 제2 박막은 진공 공정으로 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막을 형성하는 단계는, 상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 챔버 내에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고, 상기 제2 박막을 형성하는 단계는, 상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 챔버 내에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며, 상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고, 상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고, 상기 제1 및 제2 단위 공정은 교대로 그리고 반복적으로 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막을 형성하는 단계는, 상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 기판 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고, 상기 제2 박막을 형성하는 단계는, 상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 기판 상에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며, 상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고, 상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고, 상기 제1 박막 및 상기 제2 박막이 교대로 그리고 반복적으로 적층되되, 상기 제1 단위 공정을 복수회 반복하여 상기 제1 박막이 형성되고, 상기 제2 단위 공정을 복수회 반복하여 상기 제2 박막이 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 산소 전구체의 반응 잔여물을배출하는 제1 퍼지(purge) 단계를 더 포함하고, 상기 제2 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 황 전구체의 반응 잔여물을 배출하는 제2 퍼지 단계를 더 포함하며, 상기 제1 퍼지 단계가 수행되는 시간보다 상기 제2 퍼지 단계가 수행되는 시간이 더 긴 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막 및 상기 제2 박막을 형성하는 단계는, 원자층 증착(Atomic Layer Deposition, ALD) 공정에 의해 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 박막은 비정질(amorphous)이고, 상기 제2 박막을 형성하는 공정 온도에 따라, 상기 제2 박막의 비정질화(amorphization) 정도가 조절되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 박막은 비정질이고, 상기 제2 박막의 상기 비정질화 정도는, 상기 제2 박막의 두께에 따라 조절되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 박막의 제조 방법은, 상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 상기 비정질화 정도가 증가하는 것을 포함할 수 있다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 반도체 박막을 제공한다.
일 실시 예에 따르면, 상기 반도체 박막은, 주석(Sn) 및 산소(O)를 포함하는 제1 영역, 및 주석(Sn) 및 황(S)을 포함하는 제2 영역을 포함하되, 상기 제2 영역의 비정질화(amorphization) 정도가 상기 제1 영역의 상기 비정질화 정도보다 큰 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 영역은 주석 및 산소를 포함하는 제1 박막을 포함하고, 상기 제2 영역은 주석 및 황을 포함하는 제2 박막을 포함하되, 상기 제1 영역은 상기 제1 박막이 복수회 반복하여 적층되고, 상기 제2 영역은 상기 제2 박막이 복수회 반복하여 적층되는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 절연막은, 상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 비정질화(amorphization) 정도가 증가하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 박막에서 산소 및 황의 비율이 9:1인 것을 포함할 수 있다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 게이트 전극(gate electrode), 상기 게이트 전극 상의 게이트 절연막(gate insulator), 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되며, 본 발명의 실시 예에 따른 상기 반도체 박막을 포함하는 활성막(active layer), 및 상기 활성막 상의 소스(source) 및 드레인(drain) 전극을 포함할 수 있다.
본 발명의 실시 예에 따르면, 챔버 내에 기판을 준비하는 단계, 상기 기판 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막을 형성하는 단계를 통해, 높은 전하 이동도 및 우수한 on/off 전류비를 갖는 반도체 박막, 및 이를 포함하는 트랜지스터가 제공될 수 있다.
먼저, 주석 및 황을 포함하는 상기 제2 박막은, 주석 및 산소를 포함하는 상기 제1 박막보다 전하 농도는 낮으나, 비정질 형태로 형성되므로, 본 발명의 실시 예에 따른 반도체 박막의 전하 이동도는 낮을 수 있다. 이에 따라, 상기 반도체 박막를 채널층으로 사용하는 경우, 작동시 on/off 전류비 특성이 개선될 수 있다.
또한, 상기 제2 박막의 상기 비정질화 정도는, 상기 원자층 증착 공정의 온도 및/또는 상기 제2 박막의 두께에 따라 조절될 수 있다. 이에 따라, 상기 원자층 증착 공정의 온도 및/또는 상기 제2 박막의 두께를 조절하는 간단한 방법으로, 상기 제2 박막의 상기 비정질화 정도가 조절되어, 상기 제2 박막 내 전하 농도 및 전하 이동도가 용이하게 조절될 수 있다.
뿐만 아니라, 상기 제1 및 제2 박막을 형성하기 위한 제1 및 제2 단위 공정이 복수회 반복되는 상기 횟수를 조절함으로써, 게이트 절연막에 인접하는 상기 채널층 계면 부분의 산소 및 황의 농도가 용이하게 조절될 수 있다. 따라서, 상기 상기 채널층의 전하 이동도 및 on/off 전류비가 용이하게 조절되어, 우수한 스위칭(switching) 특성을 갖는 상기 박막 트랜지스터가 제공될 수 있다.
또한, 상기 원자층 증착 공정에 의한 진공 공정으로, 상기 반도체 박막이 제조되므로, 공정이 비교적 쉽고, 두께 제어가 용이하며, 저온 공정이 가능할 수 있다. 이에 따라, 상기 반도체 박막을 대면적으로 균일하게 제작하는 것이 용이하므로, 산업화 적용을 위한 생산성이 우수한 상기 반도체 박막이 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 박막의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시 예에 따른 반도체 박막의 공정 사이클(cycle)을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 박막을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 박막의 에너지 밴드(energy band) 구조를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 박막을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 실시 예에 따른 bottom gate 구조의 박막 트랜지스터를 설명하기 위한 도면이다.
도 8의 (a) 및 (b)는 본 발명의 실시 예에 따른 top gate 구조의 박막 트랜지스터를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 발광강도(intensity)를 나타내는 그래프이다.
도 10은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 라만 스펙트럼(Raman spectra)를 나타내는 그래프이다.
도 11은 본 발명의 실시 예에 따른 2.3nm 두께의 제2 박막에 대한 TEM 이미지이다.
도 12는 본 발명의 실시 예에 따른 11.2nm 두께의 제2 박막에 대한 TEM 이미지이다.
도 13은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 Sn 3d에 대한 XPS 그래프이다.
도 14는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 S 2p에 대한 XPS 그래프이다.
도 15는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 광학 이미지들이다.
도 16은 본 발명의 실시 예에 따른 반도체 박막 내 두께가 상이한 제2 박막의 파장별 투과율을 나타내는 그래프이다.
도 17은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 optical band gap을 나타내는 그래프이다.
도 18은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 저항(resistivity)를 나타내는 그래프이다.
도 19는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 저항(resistivity)를 나타내는 그래프이다.
도 20은 본 발명의 실시 예에 따른 반도체 박막 내 제1 박막 및 제2 박막의 비율에 따른 Vg에 따른 Id를 측정한 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
또한, 본 출원 명세서에서 비정질화 정도는, 규칙적인 격자상 내 원자 배열이 흐트러지는 정도의 의미로 해석된다.
도 1은 본 발명의 실시 예에 따른 반도체 박막의 제조 방법을 설명하기 위한 순서도이고, 도 2는 본 발명의 실시 예에 따른 반도체 박막의 공정 사이클(cycle)을 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 반도체 박막을 설명하기 위한 도면이고, 도 4는 본 발명의 실시 예에 따른 반도체 박막의 에너지 밴드(energy band) 구조를 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 챔버 내에 기판(100)이 준비될 수 있다(S100). 상기 기판(100)의 종류에 제한이 없을 수 있다. 예를 들어, 상기 기판(100)은, 금속 기판, 유리 기판, 실리콘 반도체 기판, 화합물 반도체 기판, 또는 플라스틱 기판일 수 있다. 일 실시 예에 따르면, 상기 기판(100)은, p-type Si 또는 SiO2/p-type Si을 포함하는 기판일 수 있다.
상기 기판(100) 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막(10)이 형성될 수 있다(S100). 상기 제1 박막(10)은, 원자층 증착(Atomic Layer Deposition, ALD) 공정에 의해 형성될 수 있다. 구체적으로, 상기 제1 박막(10)을 형성하는 단계는, 상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계, 및 상기 챔버 내에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함할 수 있다. 상기 챔버 내에 제공된 상기 주석 전구체 및 상기 산소 전구체가 서로 반응하여 상기 기판(100) 상에 주석 및 산소를 포함하는 상기 제1 박막(10)이 형성될 수 있다. 일 실시 예에 따르면, 상기 챔버 내에 주석(Ⅳ) 전구체, 및 상기 산소 전구체인 H2O, H2O2, O2 플라즈마, N2O, 또는 O3가 제공되는 경우, SnO2를 포함하는 상기 제1 박막(10)이 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 박막(10)을 형성하는 단계는, 상기 산소 전구체가 제공된 후, 제1 퍼지(purge) 단계를 수행하는 것을 더 포함할 수 있다. 상기 제1 퍼지 단계를 통해, 상기 챔버 내에 잔존하는 상기 주석 전구체, 및 상기 산소 전구체의 반응 잔여물이 배출될 수 있다.
또한, 도 2에 도시된 바와 같이, 상기 주석 전구체가 상기 챔버 내로 제공되고, 상기 산소 전구체가 상기 챔버 내로 제공되기 전, 중간 퍼지 단계가 더 수행될 수 있다.
상기 제1 박막(10) 상에 주석(Sn) 및 (S)을 포함하는 제2 박막(20)이 형성될 수 있다(S300). 상기 제2 박막(20)은, 상기 제1 박막(10)과 마찬가지로, 원자층 증착 공정에 의해 형성될 수 있다. 구체적으로, 상기 제2 박막(20)을 형성하는 단계는, 상기 챔버 내에 상기 주석 전구체를 제공하는 단계, 및 상기 챔버 내에 황(S)을 포함하는 황 전구체를 제공하는 단계를 포함할 수 있다. 상기 챔버 내에 제공된 상기 주석 전구체 및 상기 황 전구체가 서로 반응하여 상기 제1 박막(10) 상에 주석 및 황을 포함하는 상기 제2 박막(20)이 형성될 수 있다. 일 실시 예에 따르면, 상기 챔버 내에 주석(Ⅳ) 전구체, 및 상기 황 전구체인 S 파우더, H2S, 또는 S 기반의 가스가 제공되는 경우, SnS2를 포함하는 상기 제2 박막(20)이 형성될 수 있다.
주석 및 황을 포함하는 상기 제2 박막(20)은, 주석 및 산소를 포함하는 상기 제1 박막(10)보다 전하 농도(carrier concentration)는 낮으나, 비정질(amorphous) 형태로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)의 전하 이동도는 낮을 수 있다. 이에 따라, 상기 반도체 박막(50, 50a)을 채널층으로 사용하는 경우, 작동시 on/off 전류비 특성이 개선될 수 있다.
도 4의 (a) 및 (b)를 참조하면, 주석 및 산소를 포함하는 상기 제1 박막(10)의 경우, fermi level이 conduction band 근처에 존재하므로, 전하 농도가 높을 수 있다. 하지만, 상기 제1 박막(10) 상에 상기 제2 박막(20)이 형성되는 경우, 페르미 레벨이 deep level 쪽으로 이동하여 전하 농도가 감소될 수 있다.
따라서, 상기 제1 박막(10) 상에 상기 제2 박막(20)이 형성되어 제조된 상기 반도체 박막(50, 50a)을 박막 트랜지스터의 채널층(channel layer)으로 사용하는 경우, 작동 시 on/off 전류비 특성이 향상된 상기 박막 트랜지스터가 제공될 수 있다.
일 실시 예에 따르면, 상기 제2 박막(20)을 형성하는 공정 온도에 따라, 상기 제2 박막(20)의 비정질화(amorphization) 정도가 조절될 수 있다. 일 실시 예에 따르면, 원자층 증착 공정의 온도는 150℃보다 낮은 경우, 비정질 형태의 상기 제2 박막(20)이 형성될 수 있다.
또한, 상기 제2 박막(20)의 비정질화 정도는, 상기 제2 박막(20)의 두께에 따라 조절될 수 있다. 상기 제2 박막(20)의 두께가 얇을수록, 상기 제2 박막(20) 내 Sn4+-S2- 결합 비율은 감소하는 반면, Sn2+-S2- 결합 비율은 증가될 수 있다. 이에 따라, 상기 제2 박막(20) 내 결정화도(crystallinity)는 감소하고, 상기 비정질화 정도는 증가될 수 있다. 따라서, 상기 제2 박막(20)의 두께가 얇을수록, 상기 제2 박막(20)의 비정질화 정도가 증가될 수 있다.
상술된 바와 같이, 상기 제2 박막(20)의 비정질화 정도는, 상기 원자층 증착 공정의 온도 및/또는 상기 제2 박막(20)의 두께에 따라 조절될 수 있다. 이에 따라, 원자층 증착 공정의 온도 및/또는 상기 제2 박막(20)의 두께를 조절하는 간단한 방법으로, 상기 제2 박막(20)의 비정질화 정도를 조절함으로써, 상기 제2 박막(20) 내 전하 농도 및 전하 이동도가 용이하게 조절될 수 있다.
일 실시 예에 따르면, 상기 제2 박막(20)을 형성하는 단계는, 상기 황 전구체가 제공된 후, 제2 퍼지 단계를 수행하는 것을 더 포함할 수 있다. 상기 제2 퍼지 단계를 통해, 상기 챔버 내에 잔존하는 상기 주석 전구체 및 상기 황 전구체의 반응 잔여물이 배출될 수 있다.
또한, 도 2에 도시된 바와 같이, 상기 주석 전구체가 상기 챔버 내로 제공되고, 상기 황 전구체가 상기 챔버 내로 제공되기 전, 중간 퍼지 단계가 더 수행될 수 있다.
도 2를 참조하면, 상기 주석 전구체 및 상기 산소 전구체의 상기 반응 잔여물이 배출되는 상기 제1 퍼지 단계가 수행되는 시간보다, 상기 주석 전구체 및 상기 황 전구체의 상기 반응 잔여물이 배출되는 상기 제2 퍼지 단계가 수행되는 시간이 더 길 수 있다. 상기 황 전구체는 상기 산소 전구체보다 상기 주석 전구체와의 반응성이 높을 수 있다. 이에 따라, 상기 주석 전구체 및 상기 황 전구체의 상기 반응 잔여물을 배출하기 위한 상기 제2 퍼지 단계의 수행 시간은, 상기 주석 전구체 및 상기 산소 전구체의 상기 반응 잔여물을 배출하기 위한 상기 제1 퍼지 단계 수행시간보다 길 수 있다.
일 실시 예에 따르면, 상기 제1 박막(10)을 형성하기 위한 상기 주석 전구체를 제공하는 단계, 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의될 수 있다. 또한, 상기 제2 박막(20)을 형성하기 위한 상기 주석 전구체를 제공하는 단계, 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의될 수 있다. 상기 제1 및 제2 단위 공정은 교대로 그리고 반복적으로 수행될 수 있다.
도 3의 (a)를 참조하면, 상기 제1 단위 공정 및 상기 제2 단위 공정은 1:1의 비율로, 교대로 그리고 반복적으로 수행될 수 있다. 상기 제1 박막(10) 및 상기 제2 박막(20)은 나노미터(nanometer) 단위의 두께로 형성되므로, 실질적으로, 경계면에 의한 상기 반도체 박막(50) 내 상기 제1 박막(10) 및 상기 제2 박막(20)의 구분은 용이하지 않을 수 있다. 다시 말해서, 상기 제1 및 제2 단위 공정은 교대로 그리고 반복적으로 수행되는 경우, 주석(Sn), 산소(O), 및 황(S)의 화합물을 포함하는 상기 반도체 박막(50)이 제조될 수 있다.
반면, 도 3의 (b)를 참조하면, 상기 제1 박막(10) 및 상기 제2 박막(20)이 교대로 그리고 반복적으로 적층되되, 상기 제1 단위 공정이 복수회 반복되어 상기 제1 박막(10)이 형성되고, 상기 제2 단위 공정이 복수회 반복되어 상기 제2 박막(20)이 형성될 수 있다. 이 경우, 상기 제1 박막(10) 및 상기 제2 박막(20)의 구분이 용이할 수 있다. 이에 따라, 주석 및 산소를 포함하는 상기 제1 박막(10) 및 주석 및 황을 포함하는 상기 제2 박막(20)이 bi-layer한 구조를 갖는 상기 반도체 박막(50a)이 제조될 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 단위 공정이 복수회 반복되는 횟수를 조절하여, 상기 반도체 박막(50a) 내 상기 제1 박막(10) 및 상기 제2 박막(20)의 형성 비율이 조절될 수 있다. 이에 따라, 상기 반도체 박막(50a)을 상기 박막 트랜지스터의 상기 채널층으로 사용하는 경우, 상기 제1 및 제2 단위 공정이 복수회 반복되는 상기 횟수를 조절하는 간단한 방법으로, 게이트 절연막에 인접하는 상기 채널층 계면 부분의 산소 및 황의 농도가 용이하게 조절될 수 있다. 따라서, 상기 상기 채널층의 전하 이동도 및 on/off 전류비가 용이하게 조절되어, 우수한 스위칭(switching) 특성을 갖는 상기 박막 트랜지스터가 제공될 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 박막이 설명된다.
도 5는 본 발명의 실시 예에 따른 반도체 박막을 설명하기 위한 도면이다.
도 5에 도시된 본 발명의 실시 예에 따른 반도체 박막을 설명함에 있어서, 앞서 도 1 내지 도 4에 도시된 본 발명의 실시 예에 따른 반도체 박막의 제조 방법에 대한 설명에 중복되는 부분에 대해서는 도 1 내지 도 4를 참조하기로 한다.
도 5를 참조하면, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)은, 주석 및 산소를 포함하는 제1 영역(10a)과 주석 및 황을 포함하는 제2 영역(20a)을 포함할 수 있다.
주석 및 산소를 포함하는 상기 제1 영역(10a)은, 도 4의 (a) 및 (b)를 참조하여 설명된 바와 같이, 전하 농도가 높으므로, 고 이동도 특성을 가질 수 있다. 일 실시 예에 따르면, 상기 제1 영역(10a)은, 주석 및 산소를 포함하는 상기 제1 박막(10)이 복수회 반복하여 적층된 구조일 수 있다. 예를 들어, 상기 제1 영역(10a)은, SnO2를 포함하는 상기 제1 박막(10)이 복수회 반복하여 적층된 구조일 수 있다.
주석 및 황을 포함하는 상기 제2 박막(20)은, 주석 및 산소를 포함하는 상기 제1 박막(10)보다 전하 농도는 낮으나, 비정질 형태로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)의 전하 이동도는 낮을 수 있다. 이에 따라, 상기 반도체 박막(50, 50a)를 채널층으로 사용하는 경우, 작동시 on/off 전류비 특성이 개선될 수 있다.
일 실시 예에 따르면, 상기 제2 영역(20a)은, 주석 및 황을 포함하는 상기 제2 박막(20)이 복수회 반복하여 적층된 구조일 수 있다. 예를 들어, 상기 제2 영역(20a)은, SnS2를 포함하는 상기 제2 박막(20)이 복수회 반복하여 적층된 구조일 수 있다.
상술된 바와 같이, 상기 반도체 박막(50, 50a)은, 전하 농도가 높은 상기 제1 영역(10a), 및 상대적으로 전하 농도가 낮은 상기 제2 영역(20a)을 포함하므로, 페르미 레벨이 deep level 쪽으로 이동하여 전하 농도가 감소될 수 있다. 이에 따라, 상기 제1 영역(10a), 및 상기 제2 영역(20a)을 포함하는 상기 반도체 박막(50, 50a)을 상기 박막 트랜지스터의 채널층으로 사용하는 경우, 작동 시 on/off 전류비 특성이 향상되어, 우수한 소자 특성을 갖는 상기 박막 트랜지스터가 제공될 수 있다.
상술된 바와 같이, 상기 제1 영역(10a) 내 상기 제1 박막(10) 및 상기 제2 영역(20a) 내 상기 제2 박막(20)이 1:1의 비율로 교대로 그리고 반복적으로 적층된 경우, 도 3의 (a)에 도시된 상기 반도체 박막(50)과 마찬가지로, 주석(Sn), 산소(O), 및 황(S)의 화합물을 포함하는 상기 반도체 박막(50)이 제공될 수 있다.
반면, 상기 제1 박막(10)이 복수회 반복하여 적층된 구조의 상기 제1 영역(10a), 및 상기 제2 박막(20)이 복수회 반복하여 적층된 구조의 상기 제2 영역(20a)을 포함하는 경우, 도 3의 (b)에 도시된 상기 반도체 박막(50a)과 마찬가지로, 주석 및 산소를 포함하는 상기 제1 영역(10a) 및 주석 및 황을 포함하는 상기 제2 영역(20a)이 bi-layer한 구조를 갖는 상기 반도체 박막(50a)이 제공될 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 영역(10a, 20a) 내 상기 제1 및 제2 박막(10, 20)이 반복하여 적층되는 횟수에 따라, 상기 반도체 박막(50a) 내 주석 및 산소를 포함하는 상기 제1 영역(10a) 및 주석 및 황을 포함하는 상기 제2 영역(20a)의 비율이 조절될 수 있다. 이에 따라, 상기 반도체 박막(50a)을 상기 채널층으로 사용하여 상기 박막 트랜지스터를 제조하는 경우, 상기 제1 및 제2 박막(10, 20)이 반복하여 적층되는 횟수에 따라, 상기 게이트 절연막에 인접하는 상기 채널층 계면 부분의 산소 및 황의 농도가 조절되어, 상기 상기 채널층의 전하 이동도 및 on/off 전류비가 용이하게 조절될 수 있다.
또한, 상기 제2 영역(20a) 내 상기 제2 박막(20)의 두께에 따라, 상기 제2 박막(20)의 비정질화 정도가 조절될 수 있다. 일 실시 예에 따르면, 상기 제2 박막(20)의 두께가 얇을수록, 상기 제2 박막(20)의 비정질화 정도는 증가될 수 있다. 구체적으로, 상기 제2 박막(20)의 두께가 얇을수록, 상기 제2 박막(20) 내 Sn4+-S2- 결합 비율이 감소되는 반면, Sn2+-S2- 결합 비율은 증가될 수 있다. 이에 따라, 상기 제2 박막(20)의 결정성은 감소되고, 비정질화 정도는 증가되어, 상기 제2 박막(20)의 전하 이동도는 감소될 수 있다. 결과적으로, 높은 이동도를 갖는 상기 제1 박막(10), 및 상대적으로 낮은 전하 이동도를 갖는 상기 제2 박막(20)을 포함하는 상기 반도체 박막(50, 50a)을 상기 박막 트랜지스터의 상기 채널층으로 사용하는 경우, 작동시 on/off 전류비 특성이 우수한 상기 트랜지스터가 제공될 수 있다.
이하, 본 발명의 실시 예에 따른 박막 트랜지스터가 설명된다.
도 6 및 도 7은 본 발명의 실시 예에 따른 bottom gate 구조의 박막 트랜지스터를 설명하기 위한 도면이고, 도 8 및 도 9는 본 발명의 실시 예에 따른 top gate 구조의 박막 트랜지스터를 설명하기 위한 도면이다.
도 6 내지 도 9에 도시된 본 발명의 실시 예에 따른 반도체 박막을 설명함에 있어서, 앞서 도 1 내지 도 5에 도시된 본 발명의 실시 예에 따른 반도체 박막의 제조 방법, 및 이를 이용한 반도체 박막에 대한 설명에 중복되는 부분에 대해서는 도 1 내지 도 5를 참조하기로 한다.
도 6 및 도 7을 참조하면, 본 발명의 실시 예에 따른 bottom gate 구조의 박막 트랜지스터(1000)는, 게이트 전극(gate electrode, 200), 게이트 절연막(gate insulator, 300), 소스 및 드레인 전극(source & drain electrode, 400s&400d), 활성막(50, 50a)을 포함할 수 있다.
상기 게이트 전극(200)은, 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(200)은, 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(200)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다. 또는, 상기 게이트 전극(200)은, 투명한 도전성 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(200)은, 실리콘(Si)으로 형성될 수 있다.
상기 게이트 절연막(300)은, 상기 게이트 전극(200) 상에 형성될 수 있다. 상기 게이트 절연막(300)은, 절연 물질로 형성될 수 있다. 예를 들어, 상기 게이트 절연막(300)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등을 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 절연막(300)은, SiOx를 포함할 수 있다.
상기 소스 및 드레인 전극(400s, 400d)은, 상기 게이트 절연막(300) 상에 형성될 수 있다. 일 실시 예에 따르면, 상기 소스 및 드레인 전극(400s, 400d)은, Ti/Al 전극 또는 Mo 전극일 수 있다.
상기 활성막(50, 50a)은, 상기 게이트 절연막(300)을 사이에 두고, 상기 게이트 전극(200)과 이격되어 형성될 수 있다. 상기 활성막(50, 50a)은, 도 1 내지 도 5를 참조하여 설명된 본 발명의 실시 예에 따른 상기 반도체 박막(50, 50a)과 동일할 수 있다. 이에 따라, 상기 활성막(50, 50a)의 상기 제1 및 제2 영역(10a, 20a) 내 상기 제1 및 제2 박막(10, 20)이 반복하여 적층되는 횟수에 따라, 상기 활성막(50, 50a) 내 주석 및 산소를 포함하는 상기 제1 영역(10a) 및 주석 및 황을 포함하는 상기 제2 영역(20a)의 비율이 조절될 수 있다. 이와 같이, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)을 상기 박막 트랜지스터(1000, 1000a)의 상기 활성막(50, 50a)으로 사용하는 경우, 상기 제1 및 제2 박막(10, 20)이 반복하여 적층되는 횟수에 따라, 상기 게이트 절연막(300)에 인접하는 상기 활성막(50, 50a) 계면 부분의 산소 및 황의 농도가 조절되어, 상기 활성막(50, 50a)의 전하 이동도 및 on/off 전류비가 용이하게 조절될 수 있다. 이에 따라, 우수한 스위칭 특성을 갖는 상기 박막 트랜지스터(1000, 1000a)가 제공될 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)을 상기 박막 트랜지스터(1000, 1000a)의 상기 활성막(50, 50a)으로 사용하는 경우, 도 6 및 도 7을 참조하여 설명된 바와 같이, 전하 이동도 및 on/off 전류비가 용이하게 조절 가능한 top gate 구조의 상기 박막 트랜지스터(1000, 1000a)가 제공될 수 있다.
상술된 본 발명의 실시 예와 달리, 현재 트랜지스터는 실리콘 박막을 이용하여 상용화되고 있으며, 상기 실리콘 박막으로 비정질 실리콘(a-Si) 및 저온에서 다결정된 실리콘(LTPS)이 가장 많이 사용되고 있다. 상기 비정질 실리콘은, 상대적으로 공정이 쉽고, 제조 단가가 낮은 장점이 있지만, 전하 이동도가 낮아 고해상도 및 대화면 디스플레이 적용에 한계가 있다. 또한, 상기 저온에서 다결정된 실리콘은 상기 비절질 실리콘 대비 전하 이동도가 높아 우수한 해상도 특성을 갖고, 대화면 및 저전력 디스플레이 적용이 용이하다. 하지만, 상기 저온에서 다결정된 실리콘은 공정이 복잡하고, 제조 단가가 높으며, 대면적에 대한 균일한 결정화가 어렵고, 유연성이 떨어지는 문제점이 있다.
상술된 문제점을 해결하기 위해, 현재 상기 비정질 실리콘 및 상기 저온에서 다결정된 실리콘을 대체하여 IGZO를 중심으로 한 산화물 반도체의 상용화를 위한 공정 연구가 활발히 진행되고 있다. 다만, In 및 Ga은 희귀금속이므로, 추후 공급 단가가 상승되거나, 공급이 어려워지는 상황에 대비하여, 상기 희귀금속을 사용하지 않는 상기 산화물 반도체에 대한 연구가 필요한 실정이다.
본 발명의 실시 예에 따르면, 챔버 내에 기판(100)을 준비하는 단계, 상기 기판(100) 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막(10)을 형성하는 단계, 및 상기 제1 박막(10) 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막(10)을 형성하는 단계를 통해, 높은 전하 이동도 및 우수한 on/off 전류비를 갖는 반도체 박막(50, 50a), 및 이를 포함하는 트랜지스터(1000, 1000a)가 제공될 수 있다.
먼저, 주석 및 황을 포함하는 상기 제2 박막(20)은, 주석 및 산소를 포함하는 상기 제1 박막(10)보다 전하 농도(carrier concentration)는 낮으나, 비정질(amorphous) 형태로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 박막(50, 50a)의 전하 이동도는 낮을 수 있다. 이에 따라, 상기 반도체 박막(50, 50a)를 채널층으로 사용하는 경우, 작동시 on/off 전류비 특성이 개선될 수 있다.
또한, 상기 제2 박막(20)의 상기 비정질화 정도는, 상기 원자층 증착 공정의 온도 및/또는 상기 제2 박막(20)의 두께에 따라 조절될 수 있다. 이에 따라, 상기 원자층 증착 공정의 온도 및/또는 상기 제2 박막(20)의 두께를 조절하는 간단한 방법으로, 상기 제2 박막(20)의 상기 비정질화 정도를 조절되어, 상기 제2 박막(20) 내 전하 농도 및 전하 이동도가 용이하게 조절될 수 있다.
뿐만 아니라, 상기 제1 및 제2 박막(10, 20)을 형성하기 위한 제1 및 제2 단위 공정이 복수회 반복되는 상기 횟수를 조절하는 간단한 방법으로, 게이트 절연막에 인접하는 상기 채널층 계면 부분의 산소 및 황의 농도가 용이하게 조절될 수 있다. 따라서, 상기 상기 채널층의 전하 이동도 및 on/off 전류비가 용이하게 조절되어, 우수한 스위칭(switching) 특성을 갖는 상기 박막 트랜지스터가 제공될 수 있다.
또한, 상기 원자층 증착 공정에 의한 진공 공정으로, 상기 반도체 박막(50, 50a)이 제조되므로, 공정이 비교적 쉽고, 두께 제어가 용이하며, 저온 공정이 가능할 수 있다. 이에 따라, 상기 반도체 박막(50, 50a)을 대면적으로 균일하게 제작하는 것이 용이하므로, 산업화 적용을 위한 생산성이 우수한 상기 반도체 박막(50, 50a)이 제조 방법이 제공될 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 박막의 특성 평가가 설명된다.
실시 예에 따른 제2 박막의 제조 방법
원자층 증착 공정을 이용하여, 150℃의 온도에서 챔버 내에 주석 전구체인 tetrakis(dimethylamino)tin(TDMASn, [(CH3)2N]4Sn) 및 황 전구체인 hydrogen sulfide(H2S)를 제공하여, 기판(Si, SiO2/Si, glass) 상에 주석 및 황(SnS2)을 포함하는 제2 박막을 형성하였다. 상기 제2 박막의 두께에 따른 화학적 및 광학적 특성을 확인하기 위해, 상기 주석 전구체 및 상기 황 전구체를 제공하는 제2 단위 공정의 반복 회수를 조절하여, 2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm 두께의 상기 제2 박막을 형성하였다.
도 10은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 발광강도(intensity)를 나타내는 그래프이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조하였다. XRD(X-Ray Diffraction) 기기를 이용하여, 상기 제2 박막의 X선 흡수에 따른 발광강도(intensity)를 측정하였다.
도 10을 참조하면, 상기 제2 박막의 두께가 2.3nm 및 4.6nm인 경우, 결정 구조를 나타내는 피크(prak)가 나타나지 않는 것을 확인하였다. 반면, 상기 제2 박막의 두께가 11.2nm 이상인 경우, 육방 구조(hexagonal structure)를 나타내는, 결정 구조를 나타내는 피크가 약 14.9°에서 나타나는 것을 알 수 있었다. 이로부터, 상기 원자층 공정의 온도가 150℃인 경우, 상기 제2 박막의 두께가 11.2nm 이상인 경우, 결정 구조를 갖는 상기 제2 박막이 형성되는 것을 확인하였다. 또한, 상기 제2 박막의 두께가 증가함에 따라, 상기 결정 구조를 나타내는 발광 강도가 증가하는 것을 확인하였다. 이로부터, 상기 제2 박막의 두께가 증가함에 따라, 상기 제2 박막의 결정성이 증가하는 것을 알 수 있었다.
도 11은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 라만 스펙트럼(Raman spectra)를 나타내는 그래프이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조한 후, Raman shift에 따른 발광강도를 측정하였다.
도 11을 참조하면, 상기 제2 박막의 두께가 2.3nm 및 4.6nm인 경우, SnS2를 나타내는 피크가 나타나지 않는 반면, 상기 제2 박막의 두께가 11.2nm 이상인 경우, 311cm-1에서 SnS2를 나타내는 강한 피크가 나타나는 것을 확인하였다.
도 12 및 도 13은 본 발명의 실시 예에 따른 2.3nm 및 11.2nm 두께의 제2 박막에 대한 TEM 이미지이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 2.3nm 및 11.2nm인 상기 제2 박막을 제조한 후, TEM(Transmission Electron Microscope) 기기를 이용하여, 상기 제2 박막의 회절 패턴 특성을 확인하였다.
도 12 및 도 13을 참조하면, 상기 제2 박막의 두께가 2.3nm인 경우, crystal orientation 없이, 비정질 형태의 SnS2를 포함하는 상기 제2 박막이 형성된 것을 확인하였다. 반면, 상기 제2 박막의 두께가 11.2nm인 경우, 결정 구조의 SnS2를 포함하는 상기 제2 박막이 형성된 것을 확인하였다.
도 10 내지 도 13의 결과로부터, 상기 제2 박막의 두께가 두꺼울수록, 상기 제2 박막 내 결정화 정도는 증가하고, 상기 제2 박막의 두께가 얇을수록, 상기 제2 박막 내 비정질화 정도는 증가하는 것을 알 수 있었다. 도 9 내지 도 12의 결과에서 알 수 있듯이, 상기 제2 박막을 형성하기 위한 공정 온도가 150℃인 경우, 상기 제2 박막의 두께가 11.2nm 보다 두꺼운 경우, 결정 구조의 SnS2를 포함하는 상기 제2 박막이 형성되는 반면, 상기 제2 박막의 두께가 11.2nm 보다 얇은 경우(2.3nm 및 4.6nm), 비정질한 형태의 SnS2를 포함하는 상기 제2 박막이 형성되는 것을 알 수 있었다.
도 14 및 도 15는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 XPS 그래프이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조한 후, XPS(X-ray Photoelectron Spectroscopy) 기기를 이용하여, 본 발명의 실시 예에 따른 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막에 대하여, X선 흡수에 의한 SnS2 내 Sn 3d 및 S 2p의 결합에너지(binding energy)에 따른 발광강도(intensity)를 측정하였다.
도 14 및 도 15를 참조하면, 상기 제2 박막의 두께가 11.2nm 이상인 경우, SnS2의 결정화 정도에 영향을 미치는 multi-phase SnSx (with a less Sn2+ state)가 거의 없는 것을 확인하였다.
도 16은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 광학 이미지들이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조한 후, 광학 이미지를 측정하여, 상기 제2 박막의 두께에 따른 샘플의 색 변화를 확인하였다.
도 16을 참조하면, 상기 제2 박막의 두께에 따른 광학적 밴드 갭(optical band gap)의 차이로 인해, 상기 제2 박막의 두께에 따라 상기 제2 박막을 통해 보여지는 상기 샘플의 색이 서로 다른 것을 확인하였다.
도 17은 본 발명의 실시 예에 따른 반도체 박막 내 두께가 상이한 제2 박막의 파장별 투과율을 나타내는 그래프이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조한 후, 파장별 투과율(transmittance)를 측정하였다.
도 17을 참조하면, 상기 제2 박막의 두께가 2.3nm인 경우, 파장에 따른 투과율 변화가 거의 없는 것을 확인하였다. 반면, 상기 제2 박막의 두께가 두꺼울수록, 낮은 파장 영역에서의 투과율 감소가 큰 것을 확인하였다. 이로부터, 상기 제2 박막의 두께가 두꺼울수록, 낮은 파장 영역일수록 상기 제2 박막의 투과율은 감소하는 것을 알 수 있었다.
도 18은 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께에 따른 optical band gap을 나타내는 그래프이다.
본 발명의 실시 예에 따른 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막에 대하여, 아래 [식 1]을 통해 상기 제2 박막 두께에 따른 밴드갭 변화를 도출하였다.
[식 1]
(h)1/n= A(h-)
(α: absorption coefficient, hv: photon energy, A: constant, Eg: optical band gap energy, n=1/2)
도 18 및 상기 [식 1]로부터 상기 제2 박막의 두께가 2.3nm인 경우 도출된 optical band gap 값은 3.0eV이고, 상기 제2 박막의 두께가 증가함에 따라, 상기 optical band gap 값은 감소하는 것을 확인하였다. 상기 제2 박막의 두께가 44.8nm인 경우, optical band gap 값은 2.4eV으로, 가장 낮은 optical band gap 값을 갖는 것을 확인하였다. 이로부터, 상기 제2 박막의 두께가 증가함에 따라, 상기 optical band gap 값은 감소하고, 상기 제2 박막의 결정화도에 증가하는 것을 알 수 있었다.
도 19는 본 발명의 실시 예에 따른 반도체 박막 내 제2 박막의 두께별 저항(resistivity)를 나타내는 그래프이다.
본 발명의 실시 예에 따른 제2 박막의 제조 방법에 따라, 두께가 상이한(2.3 nm, 4.6 nm, 11.2 nm, 22.4 nm, 및 44.8 nm) 상기 제2 박막을 제조한 후, 상기 제2 박막의 두께별 저항값을 측정하였다.
도 19를 참조하면, 상기 제2 박막의 두께가 2.3nm 또는 4.6nm인 경우, 약 1011Ω㎝의 높은 저항값을 갖고, 상기 제2 박막의 두께가 44.8nm인 경우, 약 106~107Ω㎝의 낮은 저항값을 갖는 것을 확인하였다. 또한, 상기 제2 박막의 두께가 11.2nm로 증가함에 따라, 상기 제2 박막의 저항값이 급격하게 감소하는 것을 확인하였다. 트랜지스터 채널층 소재가 갖는 적합한 저항값이 ~106Ω㎝ 인 것을 고려하면, 상기 제2 박막을 포함한 본 발명의 실시 예에 따른 반도체 박막은, 추후 트랜지스터, 센서, 및 전자 소자 등에 용이하게 적용 가능할 것으로 판단된다.
이로부터, 주석 및 황을 포함하는 상기 제2 박막은, 두께가 얇을수록 비정질화 정도가 증가되어, 전하 이동도가 감소되므로 높은 저항값을 갖는 것을 확인하였다. 또한, 상기 제2 박막의 두께가 두꺼울수록, 낮은 파장 영역에서 투과율 감소가 크게 나타나는 것을 확인하였다. 따라서, 적용되는 반도체 소자 특성에 따라, 적합한 전기적 및 광학적 특성을 갖도록 상기 제2 박막의 두께 및 상기 제2 박막의 형성 공정 온도 등을 조절하는 경우, 우수한 반도체 소재 특성을 갖는 반도체 박막이 제공될 수 있다.
도 20은 본 발명의 실시 예에 따른 반도체 박막 내 제1 박막 및 제2 박막의 비율에 따른 Vg에 따른 Id를 측정한 그래프이다.
주석 전구체로 TDMASn을 준비하고, 황 전구체로 H2S 가스를 준비하고, 산소 전구체로 H2O 가스를 준비하였다. 150℃ 온도의 챔버 내에 기판을 배치하였다. 이후, 상기 주석 전구체 및 상기 산소 전구체를 교대로 주입하는 제1 단위 공정을 반복 수행하여 SnO2 박막을 제조하고, 상기 SnO2 박막을 활성층으로 갖는 박막 트랜지스터를 제조하였다. 또한, 상기 제1 단위 공정, 및 상기 주석 전구체 및 상기 황 전구체를 교대로 주입하는 제2 단위 공정을 수행하되, 상기 제1 단위 공정 및 상기 제2 단위 공정의 비율을 7:3으로 조절하여 SnOS(7:3) 박막을 제조하고, 상기 SnOS(7:3) 박막을 활성층으로 갖는 박막 트랜지스터를 제조하였다. 또한, 상기 제1 단위 공정 및 상기 제2 단위 공정의 비율을 9:1로 조절하여 SnOS(9:1) 박막을 제조하고, 상기 SnOS(9:1) 박막을 활성층으로 갖는 박막 트랜지스터를 제조하였다.
도 20을 참조하면, 상술된 방법으로 제조된 박막 트랜지스터의 Vg에 따른 Id를 측정하였다. 도 20에서 알 수 있듯이, 황이 도핑되지 않은 상기 SnO2 박막을 포함하는 박막 트랜지스터의 경우 스위칭 특성이 실질적으로 관찰되지 않는 것을 확인할 수 있다. 또한, 상기 SnOS(7:3) 박막을 포함하는 박막 트랜지스터의 경우 Vg 값에 따른 Id 값이 불안정하여 스위칭 소자로 신뢰성이 낮은 것을 확인할 수 있다. 하지만, 상기 SnOS(9:1) 박막을 포함하는 박막 트랜지스터의 경우, Vg 값에 따라 Id 값이 안정적으로 증가하여 스위칭 소자로 구동될 수 있음을 확인할 수 있다. 다시 말하면, 주석, 산소, 및 황을 포함하는 반도체 박막에서 산소 및 황의 비율을 9:1로 제어하는 것이, 반도체 박막의 스위칭 특성을 향상시키는 효율적인 방법인 것을 확인할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
10: 제1 박막
10a: 제1 영역
20: 제2 박막
20a: 제2 영역
50, 50a: 반도체 박막
100: 기판
200: 게이트 전극
300: 게이트 절연막
400s, 400d: 소스 및 드레인 전극
1000, 1000a: 박막 트랜지스터

Claims (13)

  1. 챔버 내에 기판을 준비하는 단계;
    상기 기판 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계; 및
    상기 제1 박막 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막을 형성하는 단계를 포함하되,
    상기 제1 박막 및 상기 제2 박막은 진공 공정으로 형성되는 것을 포함하는 반도체 박막의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 박막을 형성하는 단계는,
    상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 기판 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고,
    상기 제2 박막을 형성하는 단계는,
    상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 기판 상에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며,
    상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고,
    상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고,
    상기 제1 및 제2 단위 공정은 교대로 그리고 반복적으로 수행되는 것을 포함하는 반도체 박막의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 박막을 형성하는 단계는,
    상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 챔버 내에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고,
    상기 제2 박막을 형성하는 단계는,
    상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 챔버 내에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며,
    상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고,
    상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고,
    상기 제1 박막 및 상기 제2 박막이 교대로 그리고 반복적으로 적층되되, 상기 제1 단위 공정을 복수회 반복하여 상기 제1 박막이 형성되고, 상기 제2 단위 공정을 복수회 반복하여 상기 제2 박막이 형성되는 것을 포함하는 반도체 박막의 제조 방법.
  4. 제2 항에 있어서,
    상기 제1 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 산소 전구체의 반응 잔여물을배출하는 제1 퍼지(purge) 단계를 더 포함하고,
    상기 제2 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 황 전구체의 반응 잔여물을 배출하는 제2 퍼지 단계를 더 포함하며,
    상기 제1 퍼지 단계가 수행되는 시간보다 상기 제2 퍼지 단계가 수행되는 시간이 더 긴 것을 포함하는 반도체 박막의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 박막 및 상기 제2 박막을 형성하는 단계는, 원자층 증착(Atomic Layer Deposition, ALD) 공정에 의해 수행되는 것을 포함하는 반도체 박막의 제조 방법.
  6. 제1 항에 있어서,
    상기 제2 박막은 비정질(amorphous)이고,
    상기 제2 박막을 형성하는 공정 온도에 따라, 상기 제2 박막의 비정질화(amorphization) 정도가 조절되는 것을 포함하는 반도체 박막의 제조 방법.
  7. 제2 항에 있어서,
    상기 제2 박막은 비정질이고,
    상기 제2 박막의 상기 비정질화 정도는, 상기 제2 박막의 두께에 따라 조절되는 것을 포함하는 반도체 박막의 제조 방법.
  8. 제7 항에 있어서,
    상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 상기 비정질화 정도가 증가하는 것을 포함하는 반도체 박막의 제조 방법.
  9. 주석(Sn) 및 산소(O)를 포함하는 제1 영역; 및
    주석(Sn) 및 황(S)을 포함하는 제2 영역을 포함하되,
    상기 제2 영역의 비정질화(amorphization) 정도가 상기 제1 영역의 상기 비정질화 정도보다 큰 것을 포함하는 반도체 박막.
  10. 제9 항에 있어서,
    상기 제1 영역은 주석 및 산소를 포함하는 제1 박막을 포함하고,
    상기 제2 영역은 주석 및 황을 포함하는 제2 박막을 포함하되,
    상기 제1 영역은 상기 제1 박막이 복수회 반복하여 적층되고, 상기 제2 영역은 상기 제2 박막이 복수회 반복하여 적층되는 것을 더 포함하는 반도체 박막.
  11. 제9 항에 있어서,
    상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 비정질화(amorphization) 정도가 증가하는 것을 포함하는 반도체 박막.
  12. 제9 항에 있어서,
    산소 및 황의 비율이 9:1인 것을 포함하는 반도체 박막
  13. 게이트 전극(gate electrode);
    상기 게이트 전극 상의 게이트 절연막(gate insulator);
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되며, 제9 항 내지 제11 항에 따른 반도체 박막을 포함하는 활성막(active layer); 및
    상기 활성막 상의 소스(source) 및 드레인(drain) 전극을 포함하는 박막 트랜지스터.
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