KR20180133606A - 멀티 코어를 갖는 마이크로콘트롤러 유닛을 감시하는 감시장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 복수의 코어들을 구비한 마이크로콘트롤러 유닛을 감시하는 감시장치의 동작 방법은, 상기 복수의 코어들 중 제 1 코어로 질의 메시지를 전송하는 단계; 상기 복수의 코어들 중 제 2 코어로부터 응답 메시지를 수신하는 단계, 상기 응답 메시지를 이용하여 상기 마이크로콘트롤러 유닛의 동작이 비정상인 지를 판별하는 단계, 상기 마이크로콘트롤러 유닛의 동작이 비정상일 때, 상기 복수의 코어들 중에서 제 2 코어를 제외한 코어들로부터 응답 메시지들을 수신하는 단계, 및 상기 수신된 응답 메시지들을 이용하여 상기 복수의 코어들의 각각의 에러를 검출하는 단계를 포함할 수 있다.

Description

멀티 코어를 갖는 마이크로콘트롤러 유닛을 감시하는 감시장치 및 그것의 동작 방법{APPARATUS AND OPERATING METHOD FOR MONITORING MICRO CONTROLLER UNIT HAVING MULTI-CORE}
본 발명은 멀티 코어를 갖는 마이크로콘트롤러 유닛을 감시하는 감시장치 및 그것의 동작 방법에 관한 것이다.
ECU(electronic control unit)는 차량의 주요 어셈블리를 제어하고 관리하는 기능을 가진 제어장치이다. ECU 중 멀티코어 ECU는, 어셈블리를 제어하고 관리하는 기능을 수행하는 ECU 코어와, ECU 코어의 기능적 결함을 모니터링 하여 평가하기 위한 PCP(peripheral control processor) 코어와, ECU를 관제하기 위해 독립적으로 구성된 워치독(watchdog) 장치를 포함할 수 있다. 일반적으로 워치독 장치는 차량 내부에 존재하고, ISO26262 표준에 따라 구현된다.
한국공개특허: 10-2005-0124014, 공개일: 2007년 06월 20일, 발명의 명칭: 차량 전자제어시스템. 미국등록특허: US 8,090,982, 공개일: 2012년 01월 03일, 발명의 명칭: "Multiprocessor system enabling controlling with specific processor under abnormal operation and control method thereof".
본 발명의 목적은 멀티 코어 시스템 내의 코어에 대한 감시 동작의 신뢰성을 향상시키는 감시장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 코어들을 구비한 마이크로콘트롤러 유닛을 감시하는 감시장치의 동작 방법은: 상기 복수의 코어들 중 제 1 코어로 질의 메시지를 전송하는 단계; 상기 복수의 코어들 중 제 2 코어로부터 응답 메시지를 수신하는 단계; 상기 응답 메시지를 이용하여 상기 마이크로콘트롤러 유닛의 동작이 비정상인 지를 판별하는 단계; 상기 마이크로콘트롤러 유닛의 동작이 비정상일 때, 상기 복수의 코어들 중에서 제 2 코어를 제외한 코어들로부터 응답 메시지들을 수신하는 단계; 및 상기 수신된 응답 메시지들을 이용하여 상기 복수의 코어들의 각각의 에러를 검출하는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 제 1 코어는 메인 코어이고, 상기 제 2 코어는 서브 코어이다.
실시 예에 있어서, 상기 복수의 코어들의 각각은 질의 응답 회로를 구비하고, 상기 질의 응답 회로는 이웃한 어느 하나의 코어의 질의 응답 회로로부터 응답 메시지를 질의 메시지로 수신하고, 상기 수신된 질의 메시지에 응답하여 응답 메시지를 연산하고, 이웃한 다른 하나의 코어의 질의 응답 회로로 상기 연산된 응답 메시지를 질의 메시지로 전송할 수 있다.
실시 예에 있어서, 상기 에러의 개수가 제 1 기준값 이상일 때, 대응하는 코어를 리셋시키는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 에러의 개수가 제 2 기준값 이상일 때, 대응하는 코어에 플래그를 설정하거나 상기 대응하는 코어를 리셋시키는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 질의 메시지를 전송한 뒤 상기 응답 메시지를 수신할 때까지 응답 시간을 모니터링 하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 응답 시간인 사전에 결정된 값 이상일 때, 상기 마이크로콘트롤러 유닛의 동작을 비정상으로 판별하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 복수의 코어들 중 감시 동작을 수행할 코어를 선택하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 메인 코어와 서브 코어들을 갖는 마이크로콘트롤러 유닛; 및 상기 마이크로콘트롤러 유닛의 동작을 감시하는 감시장치를 포함하고, 상기 메인 코어 및 상기 서브 코어들의 각각은 질의 메시지를 수신하여 응답 메시지를 생성하는 질의 응답 회로를 포함하고, 상기 메인 코어 및 상기 서브 코어들 중에서 제 1 코어의 응답 메시지는 상기 제 1 코어와 다른 제 2 코어의 질의 메시지가 되고, 상기 감시장치는 상기 메인 코어 및 상기 서브 코어들 중에서 선택된 코어에 대하여 질의 응답 방식에 따라 감시 동작을 수행할 수 있다.
실시 예에 있어서, 상기 감시장치는 직렬 통신 방식에 따라 상기 마이크로콘트롤러 유닛과 통신을 수행할 수 있다.
실시 예에 있어서, 상기 감시장치는 상기 메인 코어로 질의 메시지를 송신하고, 상기 서브 코어들 중 어느 하나의 응답 메시지를 수신하고, 상기 수신된 응답 메시지가 오답인지 판별하고, 상기 수신된 응답 메시지가 오답일 경우 나머지 코어들로부터 응답 메시지들을 수신할 수 있다.
실시 예에 있어서, 상기 감시장치는 상기 메인 코어로 질의 메시지를 송신할 때부터 상기 어느 하나의 서브 코어로부터 응답 메시지를 수신할 때까지 시간을 모니터링 하는 워치독 타이머를 더 포함할 수 있다.
실시 예에 있어서, 상기 메인 코어 및 상기 서브 코어들의 질의 응답 회로들은 서로 다른 방식에 따라 질의 메시지에 대한 응답 메시지를 생성할 수 있다.
실시 예에 있어서, 상기 마이크로콘트롤러 유닛은 상기 메인 코어 및 상기 서브 코어들 중에서 상기 감시장치로부터 감시 동작을 수행할 선택된 코어에 대한 정보를 저장하는 워치독 선택 레지스터를 더 포함할 수 있다.
본 발명의 실시 예에 따른 감시장치 및 그것의 동작 방법은, 복수의 코어들 각각은 질의 응답 방식에 따라 독립적으로 감시함으로써, 멀티 코어 시스템의 감시 동작의 신뢰성을 크게 향상시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 실시 예에 따른 멀티 코어 시스템(10)을 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 질의 응답 회로(112, 122, 132) 동작 관련한 테이블을 예시적으로 보여주는 도면이다.
도 3은 MCU(100)의 동작에 에러가 존재하지 않았을 때 멀티 코어 시스템(10)의 감시 동작의 흐름을 예시적으로 보여주는 도면이다.
도 4는 MCU(100)의 동작에 에러가 존재하지 않았을 때 멀티 코어 시스템(10)의 감시 동작의 흐름을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 멀티 코어 시스템(20)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다.
도 8는 본 발명의 다른 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 멀티 코어 시스템의 감시 동작에 대한 래더 다이어그램을 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 혹은 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 멀티 코어 시스템(10)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 멀티 코어 시스템(10)은 마이크로콘트롤러 유닛(microcontroller unit, MCU, 100) 및 그것을 감시하는 감시장치(ASIC, 200)을 포함할 수 있다.
MCU(100)는 복수의 코어들(110, 120, 130)을 포함할 수 있다. 도 1에 도시된 코어들(110, 120, 130)의 개수는 3개이지만, 본 발명의 코어의 개수가 여기에 제한되지 않는다고 이해되어야 할 것이다. 아래에서는 설명의 편의를 위하여 3개의 코어들(110, 120, 130)을 이용하여 본 발명을 설명하겠다. 복수의 코어들(110, 120, 130) 중 적어도 하나는 메인 코어(110)이고, 나머지는 서브 코어(120, 130)이다.
메인 코어(110)는 MCU(100)의 주요 기능을 수행하도록 구현될 수 있다. 실시 예에 있어서, 메인 코어(110)는 감시장치(200)와 통신 인터페이스를 통하여 통신을 수행할 수 있다. 예를 들어, 통신 인터페이스는 SPI(serial peripheral interface), I2C(inter integrated circuit), SCI(serial communication interface), eCAN(enhanced controller area network) 등 일 수 있다.
또한, 메인 코어(110)는 메인 코어(110)이 정상적으로 동작하는 지 알려 주기 위한 제 1 질의 응답 회로(112)를 포함할 수 있다. 제 1 질의 응답 회로(112)는 수신된 제 1 질의 메시지(Q1)에 응답하여 제 1 응답 메시지(A1)를 생성하도록 구현될 수 있다. 실시 예에 있어서, 질의 메시지(Q1)는 직렬 통신 방식(예, SPI 등)에 따라 감시장치(200)로부터 수신될 수 있다. 실시 예에 있어서, 제 1 질의 메시지(Q1)는 씨드(seed) 값이고, 제 1 응답 메시지(A1)는 키(key) 값일 수 있다.
실시 예에 있어서, 제 1 질의 응답 회로(112)는 제 1 질의 메시지(Q1)를 저장하는 버퍼 혹은 제 1 응답 메시지(A1)를 저장하는 버퍼를 더 포함할 수 있다.
서브 코어들(120, 130)의 각각은 MCU(100)의 보조 기능을 수행하거나, 메인 코어(110)의 이상 동작시 대체 동작을 수행하도록 구현될 수 있다. 서브 코어들(120, 130)과 메인 코어(110)는 내부적으로 직렬 통신 방식(예, SPI 등)에 따라 통신을 수행하도록 구현될 수 있다.
제 1 서브 코어(120)는 서브 코어(120)가 정상적으로 동작하는 지 알려주는 제 2 질의 응답 회로(122)를 포함할 수 있다. 제 2 질의 응답 회로(122)는 수신된 제 2 질의 메시지(Q2)에 응답하여 제 2 응답 메시지(A2)를 생성하도록 구현될 수 있다. 실시 예에 있어서, 제 2 질의 메시지(Q2)는 메인 코어(110)로부터 제 1 응답 메시지(A1)를 포함할 수 있다.
실시 예에 있어서, 제 2 질의 응답 회로(122)는 제 2 질의 메시지(Q2)를 저장하는 버퍼 혹은 제 2 응답 메시지(A2)를 저장하는 버퍼를 더 포함할 수 있다.
제 2 서브 코어(130)는 서브 코어(130)가 정상적으로 동작하는 지 알려주는 제 3 질의 응답 회로(132)를 포함할 수 있다. 제 3 질의 응답 회로(122)는 수신된 제 3 질의 메시지(Q3)에 응답하여 제 3 응답 메시지(A3)를 생성하도록 구현될 수 있다. 실시 예에 있어서, 제 3 질의 메시지(Q3)는 제 1 서브 코어(120)로부터 제 2 응답 메시지(A2)를 포함할 수 있다. 실시 예에 있어서, 제 3 응답 메시지(A3)는 메인 코어(110)로 출력될 수 있다.
실시 예에 있어서, 제 3 질의 응답 회로(132)는 제 3 질의 메시지(Q3)를 저장하는 버퍼 혹은 제 3 응답 메시지(A3)를 저장하는 버퍼를 더 포함할 수 있다.
한편, 메인 코어(110)는 감시장치(200)로부터 제 1 질의 응답 메시지(Q1)에 응답하여 최종적으로 제 3 응답 메시지(A3)를 감시장치(200)로 출력할 수 있다. 제 3 응답 메시지(A3)가 에러(error)를 지시할 때, 메인 코어(110)는 감시장치(200)의 요청에 응답하여 제 1 응답 메시지(A1) 및 제 2 응답 메시지(A2)를 감시장치(200)로 출력할 수 있다.
감시장치(200)는 MCU(100)의 정상 동작 유무를 모니터링 하도록 구현될 수 있다. 실시 예에 있어서, 감시장치(200)는 ASIC(application specific integrated circuit)로 구현될 수 있다.
또한, 감시장치(200)는 질의 메시지(Q1)를 생성/출력하고, 응답 메시지(A3)를 수신하고, 수신된 응답 메시지(A1, A2, A3)가 에러를 지시하는 지를 판별하도록 구현될 수 있다. 도시되지 않았지만, 감시장치(200)는 메인 코어(110), 서브 코어들(120, 130)의 각각에 대한 에러 개수를 카운팅하거나 저장하거나 리셋하도록 구현될 수 있다.
실시 예에 있어서, 감시장치(200)는, 메인 코어(110)의 에러 개수가 사전에 결정된 값 이상일 때, 메인 코어(110)를 리셋하기 위한 명령/신호를 발생할 수 있다.
실시 예에 있어서, 감시장치(200)는, 서브 코어(120, 130)의 각각의 에러 개수가 사전에 결정된 값 이상일 때, 대응하는 서브 코어(120, 130)를 리셋하거나 플래그 설정하기 위한 명령/신호를 발생할 수 있다.
한편, 감시장치(200)는 제 1 질의 메시지(Q1)가 출력될 때부터 제 3 응답 메시지(A3)가 수신될 때까지의 시간을 모니터링 하고, 이러한 시간이 사전에 결정된 값을 초과할 때 MCU(100)의 동작을 에러로 판별하도록 구현될 수 있다. 감시장치(200)는 관련한 워치독 타이머(watchdog timer)를 더 포함할 수 있다.
한편, 도 1에서 멀티 코어 시스템(10)은 MCU(100)과 감시장치(200)는 분리된 구조로 도시되었다. 하지만 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. MCU(100)와 감시장치(200)는 하나의 회로로 집적화될 수 있다고 이해되어야 할 것이다.
일반적으로 MCU를 감시하는 장치로는 워치독(watchdog)이 있다. 워치독은 MCU로부터 주기적인 신호를 받아 이상 상태인 경우 리셋 신호를 전송한다. 차량에 들어가는 전자 제어 유닛(electronic control unit, ECU)는 각각의 MCU와 이를 감시하는 워치독이 존재한다. 최근에 MCU의 역할이 커지면서 멀티 코어를 적용한 E
CU가 증가하고 있다. 하지만 일반적인 기술은 서로의 코어가 감시하는 방식이다. 이러한 경우 패키지 내부에서 진행되는 MCU 감시의 신뢰성이 떨어질 수 있다. 종래의 기술은 하나의 패키지에서 멀티 코어가 서로를 감시하는 방식으로 패키지 내부에서 발생될 수 있는 오류(fault)에 의해 정확한 감시를 수행하지 못할 수 있다.
반면에, 본 발명의 멀티 코어 시스템(10)은, 멀티 코어(MCU, 100)와 독립적인 감시장치(ASIC, 200)를 적용하여 멀티 코어(MCU)를 감시할 수 있다. 감시장치(200)는 단수 혹은 복수의 워치독 요청(request, 질의 메시지)를 전달하고, 멀티 코어(10)는 각각의 코어에 대응하는 응답(response, 응답 메시지)를 전달해주는 방법으로 동작 상태를 확인할 수 있다. 감시 방식에 대한 제한은 없으며, 응답 메시지의 결과에 따라 에러 플래그(error flag) 혹은 리셋(reset) 신호가 생성될 수 있다. 또한, 멀티 코어는 각각의 코어 별 워치독 사용 여부에 대한 설정이 가능하다.
본 발명의 실시 예에 따른 멀티 코어 시스템(10)은, 종래의 멀티 코어가 서로를 감시하는 방법과 다르게 멀티 코어(MCU, 100)의 외부에서 각각의 코어를 감시하는 감시장치(200)를 구비함으로써, 감시 동작의 신뢰성을 향상시킬 수 있다.
도 2는 도 1에 도시된 질의 응답 회로(112, 122, 132) 동작 관련한 테이블을 예시적으로 보여주는 도면이다. 도 2에 도시된 테이블은 설명의 편의를 위해 질의 메시지에 대한 응답 메시지를 예시적으로 보여준 것으로, 질의 메시지에 대한 응답 메시지의 테이블은 대응하는 질의 응답 회로(112, 122, 132)에 따라 다른 테이블 형태로 존재할 수 있다.
도 3은 MCU(100)의 동작에 에러가 존재하지 않았을 때 멀티 코어 시스템(10)의 감시 동작의 흐름을 예시적으로 보여주는 도면이다. 도 2의 테이블 및 도 3을 참조하면, 감시 동작은 다음과 같이 진행될 수 있다. 감시장치(200)는 '1'의 질의 메시지(A1)를 메인 코어(110)에 전송할 수 있다. 메인 코어(110)의 제 1 질의 응답 회로(112)는, 메인 코어(110)가 정상적으로 동작한다면 '1'의 질의 메시지(A1)을 수신하고 '3'의 응답 메시지(Q1)를 생성할 수 있다. 제 1 서브 코어(120)의 제 2 질의 응답 회로(122)는, 제 1 서브 코어(120)가 정상적으로 동작한다면 '3'의 질의 메시지(A2)를 수신하고, 'C'의 응답 메시지(Q2)를 생성할 수 있다. 제 2 서브 코어(130)의 질의 응답 회로(132)는, 제 2 서브 코어(130)가 정상적으로 동작하면 'C'의 질의 메시지(A2)를 수신하고, '3C'의 응답 메시지(Q3)를 생성할 수 있다.
최종적으로 MCU(100)는 '1'의 질의 메시지(A1)의 응답하여 '3C'의 응답 메시지(Q3)를 감시장치(200)로 출력할 수 있다.
감시장치(200)는 도 2에 도시된 테이블로부터 '1'의 질의 메시지(A1)에 대응하는 '3C'의 응답 메시지(Q3)를 확인하고, MCU(100)가 정상적으로 동작하고 있음을 판별할 수 있다.
도 4는 MCU(100)의 동작에 에러가 존재하지 않았을 때 멀티 코어 시스템(10)의 감시 동작의 흐름을 예시적으로 보여주는 도면이다. 도 2의 테이블 및 도 4을 참조하면, 감시 동작은 다음과 같이 진행될 수 있다. 감시장치(200)는 '1'의 질의 메시지(A1)를 메인 코어(110)에 전송할 수 있다. 설명의 편의를 위하여 메인 코어(110)이 비정상적으로 동작하고, 나머지 코어들(120, 130)을 정상적으로 동작한다고 가정하겠다.
메인 코어(110)의 제 1 질의 응답 회로(112)는, 메인 코어(110)가 비정상적으로 동작하기 때문에 '1'의 질의 메시지(A1)을 수신하고 '3'의 응답 메시지(Q1)를 생성하지 않고 다른 값, 예를 들어 '2'의 응답 메시지(Q1)을 생성할 수 있다. 제 1 서브 코어(120)의 제 2 질의 응답 회로(122)는, 제 1 서브 코어(120)가 정상적으로 동작한다면 '2'의 질의 메시지(A2)를 수신하고, 'B'의 응답 메시지(Q2)를 생성할 수 있다. 제 2 서브 코어(130)의 질의 응답 회로(132)는, 제 2 서브 코어(130)가 정상적으로 동작하면 'B'의 질의 메시지(A2)를 수신하고, '2B'의 응답 메시지(Q3)를 생성할 수 있다.
최종적으로 MCU(100)는 '1'의 질의 메시지(A1)의 응답하여 '2B'의 응답 메시지(Q3)를 감시장치(200)로 출력할 수 있다.
감시장치(200)는 도 2에 도시된 테이블로부터 '1'의 질의 메시지(A1)에 대응하는 '2B'의 응답 메시지(Q3)를 확인하고, MCU(100)가 비정상적으로 동작하고 있음을 판별할 수 있다.
MCU(100)의 동작에 에러가 있다고 판별되면, 감시장치(200)는 메인 코어(110)의 제 1 응답 메시지(A1)와 서브 코어(120)의 제 2 응답 메시지(A2)를 MCU(100)에 요청할 수 있다. 감시장치(200)는 이러한 요청에 응답하여 MCU(100)로부터 '2'의 제 1 응답 메시지(A1)와 'B'의 제 2 응답 메시지(A2)를 수신할 수 있다. 감시장치(200)는 도 2에 도시된 테이블을 이용하여 수신된 '2'의 제 1 응답 메시지(A1)와 'B'의 제 2 응답 메시지(A2)로부터 메인 코어(110)의 동작이 비정상이고, 서브 코어(120)의 동작이 정상이라는 것을 판별할 수 있다.
한편, 상술된 에러 판별 동작은 실시 예에 불과하고, 상술된 방법 이외에도 다양한 방법으로 코어 동작의 에러가 판별될 수 있다고 이해되어야 할 것이다.
한편, 본 발명의 멀티 코어 시스템은 코어 별로 감시장치(워치독)의 감시 동작 여부를 선택하도록 구현될 수도 있다.
도 5는 본 발명의 다른 실시 예에 따른 멀티 코어 시스템(20)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 멀티 코어 시스템(20)는 MCU(100a) 및 감시장치(200a)를 포함할 수 있다. 도 1에 도시된 그것과 비교하여, 멀티 코어 시스템(20)은 서브 코어들(120, 130)의 감시 동작 사용 여부를 결정하는 값을 저장하는 워치독 선택 레지스터(102)를 더 포함할 수 있다. 워치독 선택 레지스터(102)는 MCU(200a) 내부의 코어들의 감시 동작 사용 여부를 지시하는 값을 저장할 수 있다. 감시장치(200a)는 워치독 선택 레지스터(102)에 저장된 값을 읽고, 저장된 값에 따라 MCU(100a)의 감시 동작을 다르게 할 수 있다. 실시 예에 있어서, 감시장치(200a)는, 저장된 값에 대응하여 도 1 내지 도 4에 도시된 바와 같이 MCU(200a) 내부의 모든 코어들(110, 120, 130)에 대한 감시 동작을 수행할 수 있다. 다른 실시 예에 있어서, 감시장치(200a)는, 저장된 값에 대응하여 MCU(200a) 내부의 코어들(110, 120, 130) 중 일부에 대한 감시 동작을 수행할 수 있다. 예를 들어, 일부 코어는 메인 코어(110)일 수 있다.
도 6은 본 발명의 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다. 도 1 내지 도 6을 참조하면, 멀티 코어 시스템(10, 도 1 참조)은 동작은 다음과 같이 진행될 수 있다.
직렬 통신(예를 들어, SPI)에 의해 메인 코어(110) 및 복수의 서브 코어들(120, 130)의 각각은 질의 응답 동작을 수행할 수 있다(S110). 최종 질의 응답 동작을 수행한 결과값이 감시장치(200)에 전송되고, 감시장치(200)는 최종적인 질의 응답 동작의 응답 메시지에 따라 MCU(100)의 동작의 정상/비정상을 판별할 수 있다. MCU 동작(100)이 비정상일 때, 각각의 코어들(110, 120)로부터 응답 메시지(A1, A2)를 수신하여, 코어들(110, 120, 130) 중에서 비정상적인 동작을 수행하는 코어를 판별할 수 있다. 비정상적인 동작을 수행하는 코어의 에러 개수가 누적될 수 있다. 이때 누적된 메인 코어(110)의 에러 개수가 제 1 기준값(PDV1) 이상인 지 판별될 수 있다(S120). 만일 메인 코어(110)의 에러 개수가 제 1 기준값(PDV1) 이상일 때 감시장치(200)는 메인 코어(110)를 리셋하기 위란 리셋 신호를 발생할 수 있다(S130).
도 7은 본 발명의 다른 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다. 도 1 내지 도 7을 참조하면, 멀티 코어 시스템(10, 도 1 참조)은 동작은, S210 단계는 도 6에서 설명된 S110 단계와 동일하고, 도 6의 제 1 기준값(PDV1)와 동일하거나 다른 제 2 기준값(PDV2)에 의해 판별 동작을 수행하고(S220), 그리고 에러의 개수가 제 2 기준값(PDV2) 이상일 때 코어에 대한 플래그를 설정하거나 리셋하는 단계(S230)를 포함할 수 있다.
도 8는 본 발명의 다른 실시 예에 따른 멀티 코어 시스템의 감시 동작을 예시적으로 보여주는 도면이다. 도 5 및 도 8를 참조하면, 멀티 코어 시스템(20)의 동작은 다음과 같이 진행될 수 있다.
감시장치(200a, 도 5 참조)는 MCU(100a)의 워치독 선택 레지스터(102)에 저장된 값을 읽음으로써 서브 코어(120, 130)에 대한 워치독 사용 여부를 판별할 수 있다(S310). 감시장치(200a)는 질의 응답 동작을 통해 선택된 코어에 대한 감시 동작을 수행할 수 있다(S320).
도 9는 본 발명의 실시 예에 따른 멀티 코어 시스템의 감시 동작에 대한 래더 다이어그램을 예시적으로 보여주는 도면이다. 도 1 내지 도 9를 참조하면, 멀티 코어 시스템의 감시 동작을 다음과 같이 진행될 수 있다.
ASIC(워치독)는 질의 메시지(Q1)를 코어1에 전송할 수 있다. 코어1은 질의 메시지(Q1)에 응답하여 질의 응답 연산을 수행함으로써 제 1 응답 메시지(A1)를 출력할 수 있다. 코어2는 코어1으로부터 제 1 응답 메시지(A2)를 수신하고, 제 1 응답 메시지(A2)에 응답하여 질의 응답 연산을 수행함으로써 제 2 응답 메시지(A2)를 출력할 수 있다. 이와 같은 방법으로, n번째 코어n는 제 n-1 응답 메시지(An-1)를 수신하고, 제 n-1 응답 메시지(An-1)에 응답하여 질의 응답 연산을 수행함으로써 최종적으로 응답 메시지(An)를 출력할 수 있다.
ASIC는 최종적으로 수신된 응답 메시지(An)를 분석함으로써 복수의 코어들의 동작의 패스/페일을 체크할 수 있다. 즉, ASIC는 복수의 코어들의 각각의 에러를 검출할 수 있다.
만일 복수의 코어들의 동작이 페일 이라면, ASIC은 나머지 코어들로부터 응답 메시지들(A1, A2, … , An-1)를 요청하고, 응답 메시지들(A1, A2, … , An-1)을 분석함으로써 에러가 발생된 코어를 판별할 수 있다. 에러가 발생된 코어에 에러 카운팅은 증가될 수 있다. 이후 코어의 에러 개수가 기준값 이상일 때 대응하는 코어는 플래그 설정되거나 리셋 처리될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 차량 전자제어 시스템
10, 20: 멀티 코어 시스템
100, 100a MCU
110: 메인 코어
120, 130: 서브 코어
112, 122, 132: 질의 응답 회로
200, 200a: 감시장치
102: 워치독 선택 레지스터

Claims (14)

  1. 복수의 코어들을 구비한 마이크로콘트롤러 유닛을 감시하는 감시장치의 동작 방법에 있어서:
    상기 복수의 코어들 중 제 1 코어로 질의 메시지를 전송하는 단계;
    상기 복수의 코어들 중 제 2 코어로부터 응답 메시지를 수신하는 단계;
    상기 응답 메시지를 이용하여 상기 마이크로콘트롤러 유닛의 동작이 비정상인 지를 판별하는 단계;
    상기 마이크로콘트롤러 유닛의 동작이 비정상일 때, 상기 복수의 코어들 중에서 제 2 코어를 제외한 코어들로부터 응답 메시지들을 수신하는 단계; 및
    상기 수신된 응답 메시지들을 이용하여 상기 복수의 코어들의 각각의 에러를 검출하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 코어는 메인 코어이고, 상기 제 2 코어는 서브 코어인 방법.
  3. 제 1 항에 있어서,
    상기 복수의 코어들의 각각은 질의 응답 회로를 구비하고,
    상기 질의 응답 회로는 이웃한 어느 하나의 코어의 질의 응답 회로로부터 응답 메시지를 질의 메시지로 수신하고, 상기 수신된 질의 메시지에 응답하여 응답 메시지를 연산하고, 이웃한 다른 하나의 코어의 질의 응답 회로로 상기 연산된 응답 메시지를 질의 메시지로 전송하는 방법.
  4. 제 1 항에 있어서,
    상기 에러의 개수가 제 1 기준값 이상일 때, 대응하는 코어를 리셋시키는 단계를 더 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 에러의 개수가 제 2 기준값 이상일 때, 대응하는 코어에 플래그를 설정하거나 상기 대응하는 코어를 리셋시키는 단계를 더 포함하는 방법.
  6. 제 1 항에 있어서,
    상기 질의 메시지를 전송한 뒤 상기 응답 메시지를 수신할 때까지 응답 시간을 모니터링 하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 응답 시간인 사전에 결정된 값 이상일 때, 상기 마이크로콘트롤러 유닛의 동작을 비정상으로 판별하는 단계를 더 포함하는 방법.
  8. 제 1 항에 있어서,
    상기 복수의 코어들 중 감시 동작을 수행할 코어를 선택하는 단계를 더 포함하는 방법.
  9. 메인 코어와 서브 코어들을 갖는 마이크로콘트롤러 유닛; 및
    상기 마이크로콘트롤러 유닛의 동작을 감시하는 감시장치를 포함하고,
    상기 메인 코어 및 상기 서브 코어들의 각각은 질의 메시지를 수신하여 응답 메시지를 생성하는 질의 응답 회로를 포함하고,
    상기 메인 코어 및 상기 서브 코어들 중에서 제 1 코어의 응답 메시지는 상기 제 1 코어와 다른 제 2 코어의 질의 메시지가 되고,
    상기 감시장치는 상기 메인 코어 및 상기 서브 코어들 중에서 선택된 코어에 대하여 질의 응답 방식에 따라 감시 동작을 수행하는 멀티 코어 시스템.
  10. 제 9 항에 있어서,
    상기 감시장치는 직렬 통신 방식에 따라 상기 마이크로콘트롤러 유닛과 통신을 수행하는 멀티 코어 시스템.
  11. 제 9 항에 있어서,
    상기 감시장치는 상기 메인 코어로 질의 메시지를 송신하고, 상기 서브 코어들 중 어느 하나의 응답 메시지를 수신하고, 상기 수신된 응답 메시지가 오답인지 판별하고, 상기 수신된 응답 메시지가 오답일 경우 나머지 코어들로부터 응답 메시지들을 수신하는 멀티 코어 시스템.
  12. 제 11 항에 있어서,
    상기 감시장치는 상기 메인 코어로 질의 메시지를 송신할 때부터 상기 어느 하나의 서브 코어로부터 응답 메시지를 수신할 때까지 시간을 모니터링 하는 워치독 타이머를 더 포함하는 멀티 코어 시스템.
  13. 제 9 항에 있어서,
    상기 메인 코어 및 상기 서브 코어들의 질의 응답 회로들은 서로 다른 방식에 따라 질의 메시지에 대한 응답 메시지를 생성하는 멀티 코어 시스템.
  14. 제 9 항에 있어서,
    상기 마이크로콘트롤러 유닛은 상기 메인 코어 및 상기 서브 코어들 중에서 상기 감시장치로부터 감시 동작을 수행할 선택된 코어에 대한 정보를 저장하는 워치독 선택 레지스터를 더 포함하는 멀티 코어 시스템.
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