KR20180127276A - 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자 - Google Patents
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Abstract
본 발명은 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가진 플로팅 바디를 구비하고, 상기 입계를 전하저장소로 이용함으로써, 소자의 바디 두께가 최대 공핍층 두께보다 작아도 공핍층에서 생성된 과잉 홀이나 전자가 바디의 입계에 저장되어 1T DRAM 등의 휘발성 메모리 소자나 단기기억이 가능한 시냅스 모방 소자로 사용될 수 있고, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성함으로써, 휘발성 메모리와 비휘발성 메모리 소자를 동시 구현 가능하고, 전하저장층이 포함된 게이트 절연막 스택이 형성된 제 2 게이트를 통해 장기기억 전환이 가능한 시냅스 모방 소자를 구현할 수 있으며, 3차원 적층이 가능한 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 채널영역에 있는 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자에 관한 것이다.
지금까지 반도체 소자는 스위칭 소자로 사용되든 혹은 메모리 소자로 사용되든 채널 저항을 최대한 낮추어 저전력으로 구동하기 위한 목적으로 개발되어 왔다.
따라서, 종래 채널 영역은 단결정 반도체 기판에 형성하거나, 다결정 또는 비정질 반도체 물질로 형성하더라도 결정을 열 공정 등을 통해 최대한 키워 채널 영역에 최소의 입계(결정립계, grain boundary)가 존재하도록 하고, 그 입계로 전하가 포획되어 구동전류에 영향을 주지 않도록 불순물로 채널 도핑을 하는 것이 일반적이다.
또한, 한국 등록특허 제10-1425857호에서와 같이 플로팅 바디에 전하를 저장하여 단기기억 수단으로 하는 시냅스 모방 소자로 이용하거나, 한국 등록특허 제10-0860744호의 종래기술에 개시된 바와 같이 별도 커패시터 없이도 플로팅 바디에 전하를 저장하여 1T DRAM의 메모리 소자로 이용하는 기술이 개발되어 왔다.
이는 모두 플로팅 바디 효과를 이용하는 것인데, 이러한 플로팅 바디 효과를 제대로 얻기 위해서는 해당 소자의 바디 두께가 소자의 최대 공핍층 두께보다 두꺼워야 하는 문제점이 있다.
이에 본 발명은 다결정 또는 비정질 반도체 물질의 입계를 전하저장소로 적극 활용하여 종래 문제점을 해결하고, 3차원 적층이 가능하며, 1T DRAM 등 메모리 소자는 물론 단기기억과 장기기억이 가능한 시냅스 모방 소자로 사용될 수 있는 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자는 특정 도전형 반도체 물질로 형성된 소스와 드레인; 상기 소스와 드레인 사이에서 상기 도전형과 반대 타입의 반도체 물질로 형성되어 상기 소스와 드레인을 포함한 주변과 전기적으로 고립된 플로팅 바디; 상기 플로팅 바디 상에 게이트 절연막을 사이에 두고 형성된 제 1 게이트를 포함하여 구성되되, 상기 플로팅 바디는 상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고, 상기 입계를 전하저장소로 이용하고, 상기 드레인 또는 상기 소스 쪽의 공핍층에서 충격이온화로 생성되어 상기 입계에 저장되는 과잉 반송자는 상기 플로팅 바디에 채널을 형성하는 반송자와 반대 타입이고, 상기 입계에 저장된 과잉 반송자는 상기 채널을 형성하는 반송자에 대하여 입계의 전위장벽을 낮추는 것을 특징으로 한다.
상기 플로팅 바디를 사이에 두고 상기 제 1 게이트와 마주보는 위치에 제 2 게이트가 더 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.
상기 플로팅 바디와 상기 제 2 게이트 사이에는 전하저장층이 포함된 게이트 절연막 스택이 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.
상기 플로팅 바디는 다결정 반도체 물질로 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.
본 발명은 소스와 드레인 사이에 하나 이상의 입계를 가진 플로팅 바디를 구비하고, 상기 입계를 전하저장소로 이용함으로써, 소자의 바디 두께가 최대 공핍층 두께보다 작아도 공핍층에서 생성된 과잉 홀이나 전자가 바디의 입계에 저장되어 1T DRAM 등의 휘발성 메모리 소자나 단기기억이 가능한 시냅스 모방 소자로 사용될 수 있다.
또한, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성함으로써, 휘발성 메모리와 비휘발성 메모리 소자를 동시 구현 가능하고, 전하저장층이 포함된 게이트 절연막 스택이 형성된 제 2 게이트를 통해 장기기억 전환이 가능한 시냅스 모방 소자를 구현할 수 있는 효과가 있다.
나아가, 본 발명에 의한 플로팅 바디는 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능한 효과가 있다.
도 1은 본 발명의 일 실시 예에 의한 반도체 소자로, 플로팅 바디에 하나의 입계를 가진 구조를 보인 개념적 단면도이다.,
도 2는 본 발명의 다른 실시 예에 의한 반도체 소자로, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성한 구조를 보여주는 개념적 사시도이다.
도 3은 도 1의 구조로 시뮬레이션한 결과를 보여주는 전기적 특성도로, 구형파 드레인 전압에 대한 드레인 전류 특성을 보여준다.
도 2는 본 발명의 다른 실시 예에 의한 반도체 소자로, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성한 구조를 보여주는 개념적 사시도이다.
도 3은 도 1의 구조로 시뮬레이션한 결과를 보여주는 전기적 특성도로, 구형파 드레인 전압에 대한 드레인 전류 특성을 보여준다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
본 발명에 의한 반도체 소자는 기본적으로, 도 1 및 도 2에 공통으로 도시된 바와 같이, 제 1 도전형(예컨대, p형) 반도체 물질로 주변과 전기적으로 고립된 플로팅 바디(20); 상기 제 1 도전형과 반대 타입의 제 2 도전형(예컨대, n형) 반도체 물질로 상기 플로팅 바디(20)를 사이에 두고 상기 플로팅 바디의 양측과 접하며 서로 이격되어 형성된 소스(10)와 드레인(30); 및 상기 플로팅 바디(20) 상에 게이트 절연막(40)을 사이에 두고 형성된 제 1 게이트(50; 52)를 포함하여 구성되되, 상기 플로팅 바디(20)는 상기 소스(10)와 드레인(30) 사이에 하나 이상의 입계(grain boundary, 22)를 가지고, 상기 입계(22)를 전하저장소로 이용하는 것을 특징으로 한다.
여기서, 상기 플로팅 바디(20)는 소스(10)/드레인(30)을 포함한 주변과 전기적으로 고립된 것으로, 자체에 충격이온화로 발생된 반송자(carrier, 과잉 홀이나 전자)를 저장할 수 있으나, 본 발명은 플로팅 바디(20)를 이루는 반도체 물질의 입계(22)에 저장되도록 함으로써, 소자의 바디 두께가 소스(10)/드레인(30)과의 경계에서 생기는 공핍층(미도시)의 최대 두께보다 작아도 채널 전도도에 영향을 줄 수 있도록 한 것에 본 발명의 기술적 사상이 있다.
상기 플로팅 바디(20)가 주변과 전기적으로 고립되기 위한 구체적인 구조는 다양할 수 있으나, 우선 양측으로 접하는 소스(10) 및 드레인(30)과는 반도체 도전형을 달리하여, pn 접합에 의한 공핍층(공핍 영역)으로 격리되도록 하고, 다른 주변과는 절연막이나 공기층을 사이에 두거나 비접촉 방식으로 격리하게 할 수 있다. 물론, 소스(10) 및 드레인(30) 이외의 다른 주변과도 pn 접합에 의한 공핍 영역으로 격리시킬 수 있다.
상기 입계(22)는 소스(10)와 드레인(30) 사이로 동작시 채널이 형성되는 채널 영역(미도시)에만 형성될 수도 있고, 채널 영역 밑에만 형성될 수도 있으며, 채널 영역을 포함한 플로팅 바디(20) 전 영역에 형성될 수도 있다. 이때, 상기 입계(22)가 플로팅 바디(20) 중 채널 영역 밑에만 형성함이 가장 바람직하나, 공정 측면을 고려하면 플로팅 바디(20) 전 영역에 형성함이 용이하다.
상기 입계(22)가 채널 영역에 형성될 경우에는 소스(10)에서 주입된 반송자(구동용 반송자)의 일부가 저장하게 되어, 이로써, 차후 구동시 채널 전도도에 영향을 주게 되므로, 드레인(30) 쪽의 공핍 영역에서 충격이온화(impact ionization)로 과잉 홀(excess hole)을 유도하여 입계(22)에 저장할 필요가 없으므로, 드레인(30)에 낮은 전압을 인가해도 되는 장점이 있게 된다.
상기 실시 예에서, 채널 영역에 형성되는 입계(22)는 1~10개로 함이 바람직하다. 이는 10개를 초과하여 너무 많이 형성할 경우에는 구동용 반송자가 너무 많이 포획되어 저전력 구동이 어려워지는 문제점이 있고, 그렇다고 1개도 형성하지 않을 경우에는 본 발명의 목적을 달성할 수 없기 때문이다.
또한, 상기 입계(22)는 플로팅 바디(20) 내에서 균일하거나 불규칙하게 형성될 수 있으나, 소스(10) 및 드레인(30) 중 어느 한 쪽에 편중되어 더 많이 형성될 수 있다.
예컨대, n채널 소자 구조에서는 입계(22)가 드레인(30) 쪽으로, p채널 소자 구조에서는 소스(10) 쪽으로, 각각 편중되어 더 많이 형성되게 할 수 있다.
이는 후술하는 실시 예로, 도 2와 같이, 상기 플로팅 바디(20)를 사이에 두고 상기 제 1 게이트(52)와 마주보는 위치에 제 2 게이트(54)가 더 형성된 구조에서, 상기 제 2 게이트(54)에 전하저장층(44)이 포함된 게이트 절연막 스택을 구비하여 비휘발성 메모리 소자를 동시 구현하거나 장기기억 전환이 가능한 시냅스 모방 소자로 구현할 때 더욱 바람직하다.
즉, n채널 소자 구조에서 입계(22)가 드레인(30) 쪽으로 편중되어 더 많이 형성될 경우에는, 드레인(30) 쪽의 공핍 영역에서 충격이온화로 생성된 과잉 홀이 바디로 유입되어, 드레인(30) 가까이 형성된 입계(22)에 점점 많이 저장되면서 드레인(30) 쪽 플로팅 바디의 전도대를 점점 낮추어, 제 2 게이트(54)의 전하저장층(44) 쪽으로 내려오면서 충격이온화가 발생하게 되어, 그 결과로 드레인(30) 쪽의 공핍 영역 중 제 2 게이트(54) 쪽 아래에서 충격이온화로 발생 된 과잉 홀이 전하저장층(44)으로의 유입이 쉬워지기 때문이다.
한편, p채널 소자 구조에서 입계(22)가 스스(10) 쪽으로 편중되어 더 많이 형성될 경우에는, 소스(10) 쪽의 공핍 영역에서 충격이온화로 생성된 과잉 전자가 바디로 유입되어, 소스(10) 가까이 형성된 입계(22)에 점점 많이 저장되면서 소스(10) 쪽 플로팅 바디의 가전자대를 점점 높여, 제 2 게이트(54)의 전하저장층(44) 쪽으로 내려오면서 충격이온화가 발생하게 되어, 그 결과로 소스(10) 쪽의 공핍 영역 중 제 2 게이트(54) 쪽 아래에서 충격이온화로 발생 된 과잉 전자가 전하저장층(44)으로의 유입이 쉬워지기 때문이다.
상술한 바와 같이, 본 발명의 다른 실시 예에 의한 반도체 소자로, 도 2와 같이, 하나 이상의 입계(22)를 가진 플로팅 바디(20)를 사이에 두고 비대칭 제 1, 2 게이트(52, 54)를 형성한 구조를 가질 수 있다.
여기서, 상기 비대칭 제 1, 2 게이트(52, 54)는, 도 2와 같이, 상하 구조로 서로 마주보는 위치로 형성될 수도 있으나, 플로팅 바디(20)를 중심에 두고 수평적 구조 또는 서로 마주보지 않고 하나의 모서리를 사이에 두거나 한 측면 상에 형성될 수도 있다.
* 상기 플로팅 바디(20)와 상기 제 2 게이트(54) 사이에는, 도 2와 같이, 전하저장층(44)이 포함된 게이트 절연막 스택(42, 44, 46)이 형성될 수 있다. 여기서, 상기 전하저장층(44)은 홀이나 정공을 저장할 수 있는 물질층이면 어느 것도 가능하고, 일 예로 질화막(nitride)으로 형성할 수 있다. 기타 게이트 절연막 스택은 터널링 절연막(42)과 블로킹 절연막(46)으로, 각각 산화막으로 형성할 수 있다.
상기 플로팅 바디(20)는 폴리 실리콘이나 폴리 게르마늄 등 입계가 명확한 다결정 반도체 물질로 형성함이 바람직하나, 비정질 반도체 물질로 형성하는 것도 가능하다.
이와 같이, 상기 플로팅 바디(20)를 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능하게 된다.
도 3은 도 1의 구조로 시뮬레이션한 결과를 보여주는 전기적 특성도로, 구형파 드레인 전압에 대한 드레인 전류 특성을 보여준다. 이는 도 1의 소자에서 일시적으로 충격이온화를 발생시키기 위해, 게이트(50)에 1 V의 constant bias, 드레인(30)에는 0.1 V -> 2 V -> 0.1 V의 pulse를 각각 인가하여 얻은 시뮬레이션 결과이다.
도 3에 의하면, 드레인(30)에 구형파인 펄스 전압을 인가 직후 드레인 전류가 곧바로 이전의 전류 레벨로 돌아가지 않고 200 ㎲ 이상에 걸쳐 천천히 감소하는 것을 알 수 있다. 이로부터, 도 1의 입계(22)에 포획된 전자는 천천히 드레인(30)으로 빠져나가게 되므로, 입계(22)에 포획되어 남아 있는 동안 채널 전도도에 영향을 주게 되어, 도 1의 구조로 휘발성 메모리 소자나 단기기억이 가능한 시냅스 모방 소자로 구현할 수 있음을 알 수 있다.
기타, 상술한 각 실시 예에 의한 소자의 동작방법은 종래 동작방법에 따르면 되고, 특히 시냅스 모방 소자로의 동작방법에 대해서는 본 출원인의 한국 등록특허 제10-1425857호를 참조할 수 있다.
10: 소스 20: 플로팅 바디
22: 입계 30: 드레인
40: 게이트 절연막 42: 터널링 절연막
44: 전하저장층 46: 블로킹 절연막
50, 52: 제 1 게이트 54: 제 2 게이트
60: 매몰산화막
22: 입계 30: 드레인
40: 게이트 절연막 42: 터널링 절연막
44: 전하저장층 46: 블로킹 절연막
50, 52: 제 1 게이트 54: 제 2 게이트
60: 매몰산화막
Claims (4)
- 특정 도전형 반도체 물질로 형성된 소스와 드레인;
상기 소스와 드레인 사이에서 상기 도전형과 반대 타입의 반도체 물질로 형성되어 상기 소스와 드레인을 포함한 주변과 전기적으로 고립된 플로팅 바디;
상기 플로팅 바디 상에 게이트 절연막을 사이에 두고 형성된 제 1 게이트를 포함하여 구성되되,
상기 플로팅 바디는 상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고, 상기 입계를 전하저장소로 이용하고,
상기 드레인 또는 상기 소스 쪽의 공핍층에서 충격이온화로 생성되어 상기 입계에 저장되는 과잉 반송자는 상기 플로팅 바디에 채널을 형성하는 반송자와 반대 타입이고, 상기 입계에 저장된 과잉 반송자는 상기 채널을 형성하는 반송자에 대하여 입계의 전위장벽을 낮추는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,
상기 플로팅 바디를 사이에 두고 상기 제 1 게이트와 마주보는 위치에 제 2 게이트가 더 형성된 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,
상기 플로팅 바디와 상기 제 2 게이트 사이에는 전하저장층이 포함된 게이트 절연막 스택이 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 플로팅 바디는 다결정 반도체 물질로 형성된 것을 특징으로 하는 반도체 소자.
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| KR1020180142454A KR101965798B1 (ko) | 2018-11-19 | 2018-11-19 | 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자 |
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Family
ID=64561816
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Country Status (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110416312A (zh) * | 2019-07-19 | 2019-11-05 | 复旦大学 | 一种低功耗神经突触薄膜晶体管及其制备方法 |
| CN111640801A (zh) * | 2020-06-23 | 2020-09-08 | 上海大学 | 一种基于新型量子点复合电解质层的突触器件及制备方法 |
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| US20110032765A1 (en) * | 2009-08-06 | 2011-02-10 | National Taiwan University | Memory Formed By Using Defects |
| KR101039803B1 (ko) * | 2009-12-24 | 2011-06-09 | 고려대학교 산학협력단 | 플로팅 바디 비휘발성 메모리 소자 및 그 제조 방법 |
| KR101425857B1 (ko) * | 2012-09-06 | 2014-07-31 | 서울대학교산학협력단 | 시냅스 모방 반도체 소자 및 그 동작방법 |
-
2018
- 2018-11-19 KR KR1020180142454A patent/KR101965798B1/ko active IP Right Grant
Patent Citations (3)
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| CN111640801A (zh) * | 2020-06-23 | 2020-09-08 | 上海大学 | 一种基于新型量子点复合电解质层的突触器件及制备方法 |
| CN111640801B (zh) * | 2020-06-23 | 2021-03-23 | 上海大学 | 一种基于量子点复合电解质层的突触器件及制备方法 |
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| Publication number | Publication date |
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