KR20180113073A - 반도체 칩 트레이 - Google Patents

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KR20180113073A
KR20180113073A KR1020170044298A KR20170044298A KR20180113073A KR 20180113073 A KR20180113073 A KR 20180113073A KR 1020170044298 A KR1020170044298 A KR 1020170044298A KR 20170044298 A KR20170044298 A KR 20170044298A KR 20180113073 A KR20180113073 A KR 20180113073A
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김영건
서태원
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Abstract

본 발명은 반도체 칩 트레이에 관한 것이다. 본 발명의 제1 실시예에 따른 반도체 칩 트레이는, 내부에 복수의 반도체 칩이 수용된 상태에서 복수의 층으로 적층되는 반도체 칩 트레이에 있어서, 상부면에 복수의 반도체 칩이 수용되는 복수의 포켓 홈이 복수의 행과 열로 배열 형성된 제1 몸체부와, 제1 몸체부의 하단에 연장 형성되며, 하부면에 제1 몸체부가 삽입되는 삽입 홈이 형성된 제2 몸체부 및 복수의 포켓 홈이 배열된 행 방향 또는 열 방향을 따라 길게 형성되며, 삽입 홈으로부터 하부 방향으로 돌출 형성되는 복수의 제1 리브를 포함하며, 복수의 제1 리브는, 복수의 포켓 홈 각각의 하부에 적어도 2 개가 구비되며, 복수의 포켓 홈 각각이 삽입 홈에 투영된 내부를 관통하도록 형성되는 것을 특징으로 한다.

Description

반도체 칩 트레이{Tray for semiconductor chip}
본 발명은 반도체 칩 트레이에 관한 것으로, 보다 상세하게는 반도체 칩이 포켓 홈으로부터 이탈되는 현상을 방지하여 반도체 칩에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있는 반도체 칩 트레이에 관한 것이다.
일반적으로 복수의 미세 반도체 회로 소자들이 집적된 반도체 칩(semiconductor chip)은 일련의 공정을 수행하는 과정에서 반도체 칩 트레이(Tray)에 수용된 상태로 보관되거나 각 공정 위치로 이송될 수 있다.
이러한 반도체 칩 트레이는 상부면에 복수의 행과 열로 형성된 포켓 홈의 내부에 복수의 반도체 칩이 수용된 상태에서 다단으로 적층되어 보관 또는 이송될 수 있다. 또한, 반도체 칩 트레이는 내열, 절연 및 정전기 방지 등을 위해 사출 성형하여 제조될 수 있다.
도 1은 일반적인 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 1의 (a)에서는 반도체 칩 트레이(10)의 상부 형태를 나타내고 있고, 도 1의 (b)에서는 반도체 칩 트레이(10)의 하부 형태를 나타내고 있다.
도 1에 도시된 바와 같이, 반도체 칩 트레이(10)는 상부면에 복수의 반도체 칩(C)이 수용되는 포켓 홈(11a)이 복수의 행과 열로 형성된 상부 몸체(11)와, 하부면에 상부 몸체(11)가 삽입 가능한 삽입 홈(12a)이 형성된 하부 몸체(12)로 구성될 수 있다. 따라서, 복수의 반도체 칩 트레이(10)가 상하로 적층될 때에, 하부에 위치하는 반도체 칩 트레이(10)의 상부 몸체(11)가 상부에 위치하는 반도체 칩 트레이(10)의 하부 몸체(11)에 형성된 삽입 홈(12a)에 삽입되어 상하로 정렬될 수 있다.
그러나, 반도체 칩 트레이(10)는 합성 수지 등으로 사출 성형되어 제작되어 정밀한 평탄도를 가지도록 제작되기는 어려우므로, 보관 또는 이송되는 과정에서 외부로부터의 충격에 의해 휨 또는 굽힘 등(Warpage)이 발생될 수 있고, 이에 따라 반도체 칩(C)이 포켓 홈(11a)의 내부에 안정적으로 수용되지 못하고 반도체 칩(C)이 포켓 홈(11a)의 외부로 이탈되는 현상이 발생한다는 문제점이 있었다.
따라서, 반도체 칩이 포켓 홈으로부터 이탈되는 현상을 방지하여 반도체 칩에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있는 반도체 칩 트레이가 요구된다.
본 발명은 상기한 문제점을 개선하기 위해 발명된 것으로, 본 발명이 해결하고자 하는 과제는, 반도체 칩 트레이의 하부면에 형성된 삽입 홈으로부터 하부 방향으로부터 돌출 형성되는 복수의 제1 리브를 복수의 포켓 홈 각각이 삽입 홈에 투영된 내부를 관통하도록 형성함으로써, 보다 간단한 구조로 반도체 칩이 포켓 홈으로부터 이탈되는 현상을 방지할 수 있으므로 반도체 칩에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있는 반도체 칩 트레이를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 반도체 칩 트레이는, 내부에 복수의 반도체 칩이 수용된 상태에서 복수의 층으로 적층되는 반도체 칩 트레이에 있어서, 상부면에 복수의 반도체 칩이 수용되는 복수의 포켓 홈이 복수의 행과 열로 배열 형성된 제1 몸체부와, 상기 제1 몸체부의 하단에 연장 형성되며, 하부면에 상기 제1 몸체부가 삽입되는 삽입 홈이 형성된 제2 몸체부 및 상기 복수의 포켓 홈이 배열된 행 방향 또는 열 방향을 따라 길게 형성되며, 상기 삽입 홈으로부터 하부 방향으로 돌출 형성되는 복수의 제1 리브를 포함하며, 상기 복수의 제1 리브는, 상기 복수의 포켓 홈 각각의 하부에 적어도 2 개가 구비되며, 상기 복수의 포켓 홈 각각이 상기 삽입 홈에 투영된 내부를 관통하도록 형성되는 것을 특징으로 한다.
이 때, 상기 복수의 제1 리브는, 상기 복수의 포켓 홈 각각에 대해 상기 복수의 포켓 홈 각각의 길이 방향을 따라 대칭되는 위치에 한 쌍이 구비되는 것을 특징으로 한다.
특히, 상기 복수의 포켓 홈 각각에 구비되는 한 쌍의 제1 리브 각각의 위치는 하기 [수학식 1]에 따라 결정되는 것을 특징으로 한다.
[수학식 1]
Figure pat00001
여기서, A는 상기 포켓 홈의 일단으로부터 상기 제1 리브의 일단까지의 거리, X는 상기 반도체 칩 트레이의 휨 또는 굽힘(Warpage)에 따른 상기 제1 리브의 끝단과 상기 포켓 홈의 상단까지의 최소 간격, CL은 상기 반도체 칩의 길이, CT는 상기 반도체 칩의 높이(두께), PD는 상기 포켓 홈의 깊이를 의미한다.
한편, 본 발명의 제2 실시예에 따른 반도체 칩 트레이는, 상기 제1 몸체부의 상부면에서 상기 복수의 제1 리브 각각에 대응하는 위치에 형성되는 복수의 고정 홈을 더 포함하며, 상기 반도체 칩 트레이가 상하로 적층될 때에, 상부에 위치하는 반도체 칩 트레이에 형성된 상기 복수의 제1 리브는 하부에 위치하는 반도체 칩 트레이에 형성된 상기 복수의 고정 홈에 삽입되는 것을 특징으로 한다.
또한, 본 발명의 제3 실시예에 따른 반도체 칩 트레이는, 상기 복수의 포켓 홈 각각에 대해, 상기 제1 몸체부의 상부면에서 상기 적어도 2 개의 제1 리브 중 인접하는 2 개의 제1 리브 사이에 형성되는 적어도 하나의 관통 홈을 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 제4 실시예에 따른 반도체 칩 트레이는, 상기 삽입 홈의 내부에서 상기 복수의 제1 리브와 교차하도록 형성되며, 상기 삽입 홈으로부터 하부 방향으로 돌출 형성되는 복수의 제2 리브를 더 포함하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 칩 트레이에 따르면, 반도체 칩 트레이의 하부면에 형성된 삽입 홈으로부터 하부 방향으로부터 돌출 형성되는 복수의 제1 리브를 복수의 포켓 홈 각각이 삽입 홈에 투영된 내부를 관통하도록 형성함으로써, 보다 간단한 구조로 반도체 칩이 포켓 홈으로부터 이탈되는 현상을 방지할 수 있으므로 반도체 칩에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 칩 트레이에 따르면, 반도체 칩 트레이의 하부면에 형성된 삽입 홈으로부터 하부 방향으로부터 돌출 형성되는 복수의 제1 리브가 삽입되는 복수의 고정 홈을 반도체 칩 트레이의 상부면에 형성함으로써, 반도체 칩이 포켓 홈으로부터 이탈되는 현상을 방지할 뿐 아니라, 반도체 칩 트레이의 휨 또는 굽힘 현상을 최소화하여 반도체 칩에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 칩 트레이에 따르면, 복수의 포켓 홈 각각에 대해, 인접하는 2 개의 제1 리브 사이에 적어도 하나의 관통 홈을 형성함으로써, 반도체 칩에 대한 일련의 공정을 수행할 때에 반도체 칩 트레이에 대한 반도체 칩의 수용 또는 배출 작업을 오동작 없이 정확하게 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 칩 트레이에 따르면, 반도체 칩 트레이의 하부면에 복수의 제1 리브와 교차하는 복수의 제2 리브를 형성함으로써, 반도체 칩 트레이의 휨 또는 굽힘 현상을 최소화할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 일반적인 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 종단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 칩 트레이가 적층될 때의 구조를 나타내는 종단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 종단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 칩 트레이가 적층될 때의 구조를 나타내는 종단면도이다.
도 8 및 도 9는 본 발명의 제3 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
또한, 장치 또는 요소 방향(예를 들어 "전(front)", "후(back)", "위(up)", "아래(down)", "상(top)", "하(bottom)", "좌(left)", "우(right)", "횡(lateral)")등과 같은 용어들에 관하여 본원에 사용된 표현 및 술어는 단지 본 발명의 설명을 단순화하기 위해 사용되고, 관련된 장치 또는 요소가 단순히 특정 방향을 가져야 함을 나타내거나 의미하지 않는다는 것을 알 수 있을 것이다.
이하, 본 발명의 실시예들에 의하여 반도체 칩 트레이(100)를 설명하기 위한 도면들을 참고하여 본 발명에 대해 설명하도록 한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이고, 도 3은 본 발명의 제1 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 종단면도이며, 도 4는 본 발명의 제1 실시예에 따른 반도체 칩 트레이가 적층될 때의 구조를 나타내는 종단면도이다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 칩 트레이(100)는 제1 몸체부(110), 제2 몸체부(120) 및 복수의 제1 리브(130)를 포함하여 구성될 수 있다.
도 2의 (a)에서는 반도체 칩 트레이(100)의 상부 형태를 나타내고 있고, 도 2의 (b)에서는 반도체 칩 트레이(100)의 하부 형태를 나타내고 있다.
제1 몸체부(110)는 상부면에 복수의 반도체 칩(C)이 수용되는 복수의 포켓 홈(111)이 복수의 행(도 2의 ±X 방향)과 열(도 2의 ±Y 방향)로 배열 형성될 수 있다.
도 2의 (a) 및 도 3에 도시된 바와 같이, 각각의 포켓 홈(111)은 반도체 칩(C)이 수용될 수 있도록 반도체 칩(C)에 대응하는 형상으로 제1 몸체부(110)의 상부면으로부터 일정 깊이만큼 함몰되어 형성될 수 있다. 도 2의 (a) 및 도 3에서는 반도체 칩(C)의 형상에 따라 포켓 홈(111)이 길게 형성된 예를 도시하고 있으나, 이에 한정되지는 않으며, 포켓 홈(111)의 형상은 당업자에 의해 얼마든지 변경 가능하다.
제2 몸체부(120)는 제1 몸체부(110)의 하단에 연장 형성되며, 하부면에 제1 몸체부(110)가 삽입되는 삽입 홈(121)이 형성될 수 있다. 도 2의 (a) 및 도 3에 도시된 바와 같이, 제2 몸체부(120)는 제1 몸체부(110)에 대응하는 형상을 가지되, 하부면에 제1 몸체부(110)가 삽입되는 삽입 홈(121)이 형성되도록 제1 몸체부(110)보다 크게 형성될 수 있다. 또한, 도 2의 (b) 및 도 3에 도시된 바와 같이, 삽입 홈(121)은 제1 몸체부(110)의 전체 또는 일부가 삽입될 수 있도록 제1 몸체부(110)의 높이와 동일하거나 낮은 깊이로 형성될 수 있다.
복수의 제1 리브(130)는 복수의 포켓 홈(111)이 배열된 행 방향(도 2의 ±X 방향) 또는 열 방향(도 2의 ±Y 방향)을 따라 길게 형성되며, 삽입 홈(121)으로부터 하부 방향(도 2의 -Z 방향)으로 돌출 형성될 수 있다. 바람직하게는, 도 2에 도시된 바와 같이, 복수의 제1 리브(130)는 복수의 포켓 홈(111) 각각의 폭 방향(도 2의 예에서, ±Y 방향)으로 길게 형성될 수 있다.
한편, 도 3 및 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 칩 트레이(100)에 구비된 복수의 제1 리브(130)는, 복수의 포켓 홈(111) 각각의 하부에 적어도 2 개가 구비되며, 복수의 포켓 홈(111) 각각이 삽입 홈(121)에 투영된 내부(도 3의 S)를 관통하도록 형성될 수 있다. 즉, 도 3에 도시된 바와 같이, 각각의 포켓 홈(111)에 대응하는 적어도 2 개의 제1 리브(130, 도 3의 예에서 131, 132)는 폭 방향의 단면이 포켓 홈(111)이 삽입 홈(121)에 투영된 영역(S)의 내부에 위치하도록 형성될 수 있다.
따라서, 도 4에 도시된 바와 같이, 복수의 반도체 칩 트레이(100A, 100B)가 상하로 적층될 때에, 상부에 위치하는 반도체 칩 트레이(100A)에 구비된 복수의 제1 리브(130A, 도 4의 예에서 131A, 132A)는 하부에 위치하는 반도체 칩 트레이(100B)에 구비된 포켓 홈(111B)의 내부에 위치하므로, 반도체 칩(C)이 포켓 홈(111B)으로부터 이탈되는 현상을 방지할 수 있다. 바람직하게는, 복수의 제1 리브(130)는, 복수의 포켓 홈(111) 각각에 대해 복수의 포켓 홈(111) 각각의 길이 방향을 따라 대칭되는 위치에 한 쌍(도 3의 예에서 131, 132)이 구비될 수 있다.
한편, 도 4에 도시된 바와 같이, 제1 리브(도 4에서 131A)의 끝단은 포켓 홈(111)의 상단(즉, 제1 몸체부(110)의 상부면)에 일치하도록 형성될 수 있다. 이 때, 포켓 홈(111)의 일단으로부터 이격된 제1 리브(131A)의 위치(A)는 [수학식 1]에 의해 결정될 수 있다.
[수학식 1]
Figure pat00002
여기서, CL은 반도체 칩(C)의 길이, CT는 반도체 칩(C)의 높이(두께), PD는 포켓 홈(111)의 깊이를 의미한다.
또한, X는 제1 리브(131A)의 끝단과 포켓 홈(111)의 상단(즉, 제1 몸체부(110)의 상부면)까지의 간격이며, 이는 반도체 칩 트레이(100)의 휨 또는 굽힘(Warpage)에 따른 제1 리브(131A)의 위치 변화에 의해 반도체 칩(C)이 포켓 홈(111)으로부터 이탈될 수 있는 최소 간격을 의미한다. 이러한 제1 리브(131A)의 최소 간격 X는 반도체 칩 트레이(100)의 형상, 재질 등의 조건에 따라 정해질 수 있다.
또한, A는 제1 리브(131A)의 폭 방향(도 2의 ±X 방향)을 따라 포켓 홈(111)의 일단(가장자리)으로부터 제1 리브(131A)의 일단까지의 거리이며, 이는 반도체 칩 트레이(100)의 휨 또는 굽힘(Warpage)에 따른 제1 리브(131A)의 위치 변화가 있더라도 반도체 칩(C)이 포켓 홈(111)으로부터 이탈되는 현상을 방지할 수 있는 최소 거리를 의미한다.
따라서, 반도체 칩(C)의 길이 CL, 반도체 칩(C)의 높이(두께) CT, 포켓 홈(111)의 깊이 PD, 반도체 칩 트레이(100)의 휨 또는 굽힘(Warpage)에 따른 제1 리브(131A)의 최소 간격 X가 정해진 경우, 반도체 칩(C)이 포켓 홈(111)으로부터 이탈되는 현상을 방지할 수 있도록 포켓 홈(111)의 일단로부터 제1 리브(130)의 일단까지의 최소 거리 A는 [수학식 1]에 의해 결정될 수 있다.
예를 들어, 반도체 칩(C)의 길이 CL이 21,000㎛, 반도체 칩(C)의 높이(두께) CT가 200㎛, 포켓 홈(111)의 깊이 PD가 250㎛이고, 반도체 칩 트레이(100)의 휨 또는 굽힘(Warpage)에 따른 제1 리브(131A)의 최소 거리 X가 150㎛이라고 가정하면, 반도체 칩(C)이 포켓 홈(111)으로부터 이탈되는 현상을 방지하기 위한 최소 거리 A는 대략 4,201㎛이다.
이와 같이, 본 발명의 제1 실시예에 따른 반도체 칩 트레이(100)는 반도체 칩 트레이(100)의 하부면에 형성된 삽입 홈(121)으로부터 하부 방향으로부터 돌출 형성되는 복수의 제1 리브(130)를 복수의 포켓 홈(111) 각각이 삽입 홈(121)에 투영된 내부를 관통하도록 형성함으로써, 보다 간단한 구조로 반도체 칩(C)이 포켓 홈(111)으로부터 이탈되는 현상을 방지할 수 있으므로 반도체 칩(C)에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있다.
이하, 도 5 내지 도 7을 참조하여, 본 발명의 제2 실시예에 따른 반도체 칩 트레이(100)의 구조에 대해 설명하기로 한다. 설명의 편의상, 도 2 내지 도 4에 도시된 제1 실시예와 동일한 구조에 대한 설명은 생략하며, 이하 차이점 만을 위주로 설명하기로 한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이고, 도 6은 본 발명의 제2 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 종단면도이며, 도 7은 본 발명의 제2 실시예에 따른 반도체 칩 트레이가 적층될 때의 구조를 나타내는 종단면도이다.
도 5 및 도 6에 도시된 본 발명의 제2 실시예에 따른 반도체 칩 트레이(100)는, 본 발명의 제1 실시예와는 달리, 제1 몸체부(110)의 상부면에 형성된 복수의 고정 홈(140)을 더 포함할 수 있다.
도 5의 (a)에서는 반도체 칩 트레이(100)의 상부 형태를 나타내고 있고, 도 5의 (b)에서는 반도체 칩 트레이(100)의 하부 형태를 나타내고 있다.
도 5의 (a) 및 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 칩 트레이(100)는 제1 몸체부(110)의 상부면에서 복수의 제1 리브(130) 각각에 대응하는 위치에 복수의 고정 홈(140)이 형성될 수 있다.
즉, 도 5 내지 도 7에 도시된 바와 같이, 각각의 고정 홈(140)은 포켓 홈(111)의 상단(즉, 제1 몸체부(110)의 상부면)으로부터 일정한 깊이(t)만큼 함몰되어 형성되고, 이에 대응되는 제1 리브(130)는 삽입 홈(121)으로부터 하부 방향(도 5의 -Z 방향)으로 돌출 형성될 때에, 하부에 위치하는 반도체 칩 트레이(100)에 구비된 제1 몸체부(110)의 상부면이 맞닿는 면(121a)으로부터 일정한 높이(t)만큼 돌출되어 형성될 수 있다.
따라서, 도 7에 도시된 바와 같이, 반도체 칩 트레이(100)가 상하로 적층될 때에, 상부에 위치하는 반도체 칩 트레이(100A)에 형성된 복수의 제1 리브(130A, 도 7에서 131A, 132A)는 하부에 위치하는 반도체 칩 트레이(100B)에 형성된 복수의 고정 홈(140B, 도 7에서 141A, 141B)에 삽입될 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 반도체 칩 트레이(100)는 반도체 칩 트레이(100)의 하부면에 형성된 삽입 홈(121)으로부터 하부 방향으로부터 돌출 형성되는 복수의 제1 리브(130)가 삽입되는 복수의 고정 홈(140)을 반도체 칩 트레이(100)의 상부면에 형성함으로써, 반도체 칩(C)이 포켓 홈(111)으로부터 이탈되는 현상을 방지할 뿐 아니라, 반도체 칩 트레이(100)의 휨 또는 굽힘 현상을 최소화하여 반도체 칩(C)에 대한 일련의 공정을 보다 정확하고 효율적으로 수행할 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 제3 실시예에 따른 반도체 칩 트레이(100)의 구조에 대해 설명하기로 한다. 설명의 편의상, 도 2 내지 도 7에 도시된 제1 실시예 및 제2 실시예와 동일한 구조에 대한 설명은 생략하며, 이하 차이점 만을 위주로 설명하기로 한다.
도 8 및 도 9는 본 발명의 제3 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 8 및 도 9에 도시된 본 발명의 제3 실시예에 따른 반도체 칩 트레이(100)는, 본 발명의 제1 실시예 및 제2 실시예와는 달리, 제1 몸체부(110)의 상부면에 형성된 적어도 하나의 관통 홈(150)을 더 포함할 수 있다.
도 8의 (a) 및 (b)에서는 도 2의 (a)에 도시된 본 발명의 제1 실시예에서 적어도 하나의 관통 홈(150)을 더 포함할 때의 반도체 칩 트레이(100)를 나타내고 있고, 도 9의 (a) 및 (b)에서는 도 5의 (a)에 도시된 본 발명의 제2 실시예에서 적어도 하나의 관통 홈(150)을 더 포함할 때의 반도체 칩 트레이(100)를 나타내고 있다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 칩 트레이(100)는, 복수의 포켓 홈(111) 각각에 대해, 제1 몸체부(110)의 상부면에서 적어도 2 개의 제1 리브(130) 중 인접하는 2 개의 제1 리브(130, 도 8에서 131, 132) 사이에 포켓 홈(111)의 상단(즉, 제1 몸체부(110)의 상부면)으로부터 일정한 깊이(t1)만큼 적어도 하나의 관통 홈(150)이 함몰되어 형성될 수 있다.
이러한 관통 홈(150)은 반도체 칩(C)에 대한 일련의 공정을 수행하는 과정에서, 반도체 칩 트레이(100)에 반도체 칩(C)을 수용하거나 반도체 칩 트레이(100)로부터 반도체 칩(C)을 배출하는 픽앤플레이스(Pick and place) 공정 등을 수행할 때 사용될 수 있다.
도 8 및 도 9에서는 복수의 포켓 홈(111) 각각에 대해, 각각의 포켓 홈(111) 사이에 구비된 한 쌍의 제1 리브(131, 132) 사이에 1 개의 관통 홈(150)이 형성된 예를 도시하고 있으나, 이는 예시적인 것으로서, 관통 홈(150)의 개수 및 배치 형태 등은 당업자에 의해 얼마든지 변경 가능하다.
이와 같이, 본 발명의 제3 실시예에 따른 반도체 칩 트레이(100)는 복수의 포켓 홈(111) 각각에 대해, 인접하는 2 개의 제1 리브(130) 사이에 적어도 하나의 관통 홈(150)을 형성함으로써, 반도체 칩(C)에 대한 일련의 공정을 수행할 때에 반도체 칩 트레이(100)에 대한 반도체 칩(C)의 수용 또는 배출 작업을 오동작 없이 정확하게 수행할 수 있다.
이하, 도 10을 참조하여, 본 발명의 제4 실시예에 따른 반도체 칩 트레이(100)의 구조에 대해 설명하기로 한다. 설명의 편의상, 도 2 내지 도 9에 도시된 제1 실시예, 제2 실시예 및 제3 실시예와 동일한 구조에 대한 설명은 생략하며, 이하 차이점 만을 위주로 설명하기로 한다.
도 10은 본 발명의 제4 실시예에 따른 반도체 칩 트레이의 구조를 나타내는 사시도이다.
도 10에 도시된 본 발명의 제4 실시예에 따른 반도체 칩 트레이(100)는, 본 발명의 제1 실시예 내지 제3 실시예와는 달리, 제2 몸체부(120)의 삽입 홈(121)에 형성된 복수의 제2 리브(160)를 더 포함할 수 있다.
즉, 도 10에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 칩 트레이(100)는, 제2 몸체부(120)에 구비된 삽입 홈(121)의 내부에서 복수의 제1 리브(130)와 교차하도록 형성되며, 삽입 홈(121)으로부터 하부 방향으로 복수의 제2 리브(160)가 돌출 형성될 수 있다.
도 10에서는 도 5의 (b)에 도시된 본 발명의 제2 실시예에 따른 반도체 칩 트레이(100)가 복수의 제2 리브(160)를 더 포함할 때의 반도체 칩 트레이(100)를 나타내고 있다. 이 때, 복수의 제1 리브(130) 각각은 하부에 위치하는 반도체 칩 트레이(100)에 구비된 제1 몸체부(110)의 상부면이 맞닿는 면(121a)으로부터 일정한 높이(t)만큼 돌출되어 형성되나, 복수의 제2 리브(160) 각각은 하부에 위치하는 반도체 칩 트레이(100)에 구비된 제1 몸체부(110)의 상부면이 맞닿는 면(121a)과 동일하게 돌출되어 형성될 수 있다.
이와 같이, 본 발명의 제4 실시예에 따른 반도체 칩 트레이(100)는 반도체 칩 트레이(100)의 하부면에 복수의 제1 리브(130)와 교차하는 복수의 제2 리브(160)를 형성함으로써, 반도체 칩 트레이(100)의 휨 또는 굽힘 현상을 최소화할 수 있다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 칩 트레이
C: 반도체 칩
110: 제1 몸체부 111: 포켓 홈
120: 제2 몸체부 121: 삽입 홈
130: 제1 리브 140: 고정 홈
150: 관통 홈 160: 제2 리브

Claims (6)

  1. 내부에 복수의 반도체 칩이 수용된 상태에서 복수의 층으로 적층되는 반도체 칩 트레이에 있어서,
    상부면에 복수의 반도체 칩이 수용되는 복수의 포켓 홈이 복수의 행과 열로 배열 형성된 제1 몸체부;
    상기 제1 몸체부의 하단에 연장 형성되며, 하부면에 상기 제1 몸체부가 삽입되는 삽입 홈이 형성된 제2 몸체부; 및
    상기 복수의 포켓 홈이 배열된 행 방향 또는 열 방향을 따라 길게 형성되며, 상기 삽입 홈으로부터 하부 방향으로 돌출 형성되는 복수의 제1 리브를 포함하며,
    상기 복수의 제1 리브는,
    상기 복수의 포켓 홈 각각의 하부에 적어도 2 개가 구비되며, 상기 복수의 포켓 홈 각각이 상기 삽입 홈에 투영된 내부를 관통하도록 형성되는 것을 특징으로 하는 반도체 칩 트레이.
  2. 제 1 항에 있어서,
    상기 복수의 제1 리브는,
    상기 복수의 포켓 홈 각각에 대해 상기 복수의 포켓 홈 각각의 길이 방향을 따라 대칭되는 위치에 한 쌍이 구비되는 것을 특징으로 하는 반도체 칩 트레이.
  3. 제 2 항에 있어서,
    상기 복수의 포켓 홈 각각에 구비되는 한 쌍의 제1 리브 각각의 위치는 하기 [수학식 1]에 따라 결정되는 것을 특징으로 하는 반도체 칩 트레이.
    [수학식 1]
    Figure pat00003

    여기서, A는 상기 포켓 홈의 일단으로부터 상기 제1 리브의 일단까지의 거리, X는 상기 반도체 칩 트레이의 휨 또는 굽힘(Warpage)에 따른 상기 제1 리브의 끝단과 상기 포켓 홈의 상단까지의 최소 간격, CL은 상기 반도체 칩의 길이, CT는 상기 반도체 칩의 높이(두께), PD는 상기 포켓 홈의 깊이임.
  4. 제 1 항에 있어서,
    상기 반도체 칩 트레이는,
    상기 제1 몸체부의 상부면에서 상기 복수의 제1 리브 각각에 대응하는 위치에 형성되는 복수의 고정 홈을 더 포함하며,
    상기 반도체 칩 트레이가 상하로 적층될 때에, 상부에 위치하는 반도체 칩 트레이에 형성된 상기 복수의 제1 리브는 하부에 위치하는 반도체 칩 트레이에 형성된 상기 복수의 고정 홈에 삽입되는 것을 특징으로 하는 반도체 칩 트레이.
  5. 제 1 항에 있어서,
    상기 반도체 칩 트레이는,
    상기 복수의 포켓 홈 각각에 대해, 상기 제1 몸체부의 상부면에서 상기 적어도 2 개의 제1 리브 중 인접하는 2 개의 제1 리브 사이에 형성되는 적어도 하나의 관통 홈을 더 포함하는 것을 특징으로 하는 반도체 칩 트레이.
  6. 상기 반도체 칩 트레이는,
    상기 삽입 홈의 내부에서 상기 복수의 제1 리브와 교차하도록 형성되며, 상기 삽입 홈으로부터 하부 방향으로 돌출 형성되는 복수의 제2 리브를 더 포함하는 것을 특징으로 하는 반도체 칩 트레이.
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