KR20180110661A - 칩형 써지 어레스터 - Google Patents

Abstract

과전압 유입에서도 안정된 기능을 구현할 수 있는 정전용량을 가지는 칩형 써지 어레스터가 개시된다. 상기 어레스터의 방전전극의 대향면이 방전전극의 수평 레벨을 기준으로 방전공간 내부로 일정 깊이만큼 유입된다.

Description

칩형 써지 어레스터{Chip type Surge Arrester}

본 발명은 칩형 써지 어레스터에 관한 것으로, 특히 과전압 유입에서도 안정된 기능을 구현할 수 있는 정전용량을 가지는 칩형 써지 어레스터에 관련한다.

최근 금속 소재의 케이스를 사용하는 휴대용 전자장치가 점차 증가하는 추세이다. 금속 케이스는 안테나 등의 회로 유용성 및 내구성 등과 같은 다양한 장점을 구비하고 있으나, 휴대용 전자장치의 케이스는 인체와 직접 접촉하는 면이 많기 때문에 다음과 같은 두 가지 문제점이 존재할 수 있다.

하나는, 전자기기의 배터리를 충전하는 과정에서, 충전기 회로의 전기적 쇼트 발생이 되는 경우, 이 원인에 의한 누설 전류가 회로를 통해 금속 케이스로 유입되고, 이어 금속 케이스에 접촉된 인체에 전기적인 충격 등을 발생시킬 수 있다.

다른 하나는, 주변 환경에 따라서 인체에서 발생하는 정전기 방전 등이 전자기기의 금속 케이스를 통해 내부 회로로 유입되어 반도체 IC 회로 부품을 손상하는 문제이다.

상기 두 가지 문제점을 해결하기 위하여, 금속 케이스와 전자 기기의 내부 회로는 높은 절연 내력을 가지는 수동 소자를 직렬로 연결하여 사용하고 있다. 상기와 같은 수동 소자는 일종의 과전압 보호 기능을 수행하는 것으로 생각할 수 있으며, 부가적으로, 무선 통신을 사용하는 전자기기에서 금속 케이스는 안테나 기능을 하기 때문에, 일정 주파수 범위 이상 또는 이하의 신호에 대해서는 필터링 역할이 필요하다.

상기와 같은 수동소자는 과전압 보호 기능의 써지 어레스터와 주파수 필터 역할을 할 수 있도록 일정한 범위의 정전용량 값을 가지는 커패시터의 복합 기능을 갖는다고 볼 수 있다.

칩형 써지 어레스터에서, 양 전극 사이에는 스파크 갭(spark gap)이라 불리는 빈 공간이 배치되어 있어 비교적 높은 에너지의 써지 전압 또는 정전기 방전 등을 흡수하여 빛으로 소멸하여 안정화함으로써 써지 전류를 차단하는 역할을 하도록 한다.

상기와 같은 써지 어레스터를 칩형으로 구성하는데 있어서, 방전공간에서의 전극의 배열을 다양하게 설계할 수 있다.

먼저, 서로 분리된 한 쌍의 전극이 동일한 수평선 위에 배치되고 이들 사이에 방전공간이 형성되어 전극의 단부면이 방전을 위해 대향하는 경우이다. 이러한 설계는, 수십 회 이상의 정전기 방전을 인가하면 전극의 단부면이 아크 방전에 따른 고온 발생으로 점차 훼손될 수 있기 때문에, 장기간 사용하는 경우, 방전공간 내부를 통한 방전 경로를 이탈하여 칩 외부 표면에서 방전이 발생할 수 있다. 이를 방지하기 위하여, 방전전극으로 사용하는 금속의 함량을 증가시키거나 고온에서 사용가능한 귀금속 재질로 변경 구성할 수 있지만 원가 측면에서 비용 증가가 발생된다는 단점이 있다.

또한, 방전전극이 방전공간의 상부와 하부에 중첩되도록 설계하여 방전에 필요한 전극의 대향 면적을 넓히는 방식이 사용될 수 있다. 이 경우, 상부전극과 하부전극이 방전공간의 내부에서 일정 거리만큼 이격되어 존재하며, 외부에서 유입되는 과전압을 흡수하게 된다. 이격 거리를 가깝게 할수록 과전압에 대한 보호능력이 향상될 수 있다는 것을 의미한다. 그러나 상부전극과 하부전극 간 거리를 줄이는 것은 방전전극 사이의 유전체 세라믹 두께도 감소한다는 의미가 되며, 유전체의 내전압이 저하되는 역효과를 가져오게 되며, 소자의 정격 전압을 일정 범위 이상으로 확보하는데 문제가 있다.

상기 2가지 구성의 방전전극에서, 방전공간 내부에 방전 유도 물질 등을 개재하여 과전압을 낮은 전압 범위로 억제하는 효과를 구현하기도 한다.

이 경우, 과전압 억제 효과는 우수할 수 있으나, 써지 어레스터가 가져야 할 높은 내전압 수준을 유지하는 데는 크게 도움을 주지 못한다. 예를 들어, ZnO 계열의 바리스터는 정전기 방전 등 과전압에 대해 매우 우수한 보호 기능을 보유한 수동소자이다. 하지만, 바리스터는 전압 변화에 대해 소자 자체의 저항이 변화되는 특징을 보유하기 때문에, 정격 이상의 전압 환경에서는 누설 전류의 급격한 상승이 발생되며, 열화 과정을 거쳐서 결국 절연 파괴에 이를 수가 있다. 상술한 바와 같은 방전 유도 물질은 대부분 ZnO 또는 SiC 계열의 바리스터 또는 도체와 절연체의 복합물 조성이기 때문에 절연 내력 또는 내전압이 상대적으로 낮다. 또한, 상기 방전 유도 물질의 전도도 등이 불균일할 수 있어, 정전기 등의 과전압이 유입되는 경우, 내부 방전이 아닌 소자 표면으로 방전 경로의 이탈 현상이 존재할 수 있다.

따라서, 본 발명의 목적은 반복적인 과전압 유입에서도 안정된 기능을 구현할 수 있는 정전용량을 가지는 칩형 써지 어레스터를 제공하는 것이다.

본 발명의 다른 목적은 구조적으로 간단하고 작은 사이즈를 구비하면서도, 유전체 세라믹은 일정 두께로 유지하고 유입되는 정전기를 신뢰성 있게 제거할 수 있는 칩형 써지 어레스터를 제공하는 것이다.

본 발명의 다른 목적은 방전공간의 내부 측면을 통하여 과전압 방전이 더 원활하게 제거될 수 있는 칩형 써지 어레스터를 제공하는 것이다.

본 발명의 다른 목적은 표면 오염에 의한 과전압 방전 경로로 회로 내에서 다른 부품에 이차적인 영향을 미치지 않도록 하는 칩형 써지 어레스터를 제공하는 것이다.

상기의 목적은, 유전체 세라믹; 상기 유전체 세라믹의 대향하는 외면에 각각 형성되는 외부전극; 상기 외부전극에 전기적으로 연결되는 방전전극; 및 상기 방전전극 사이에 상기 방전전극이 서로 노출되는 방전공간을 포함하며, 상기 방전전극은, 상기 방전전극의 수평 레벨을 기준으로 상기 방전공간 내부로 일정 깊이만큼 유입되어 대향면을 형성하고, 상기 방전전극은 일정한 두께를 유지하며, 0.1 × Lb < La < 0.95 × Lb 인 것을 특징으로 하는 칩형 써지 어레스터에 의해 달성된다.

여기서, La은 상기 대향면 사이의 간격이고, Lb는 상기 방전전극 간 간격이다.

바람직하게, 상기 대향면의 폭은 30㎛ ≤ Wa ≤ 350㎛일 수 있다.

바람직하게, 상기 유전체 세라믹의 상면과 하면에서 상기 외부전극을 제외한 부분에 폴리머 계열인 테프론, 폴리이미드, 또는 파릴렌이나 글라스를 포함하는 박막 절연층이 코팅될 수 있다.

상기한 구조에 의하면, 반복적인 과전압 유입에도 안정된 방전 기능을 구현할 수 있으며, 외부 오염에 따른 방전 경로 이탈 현상을 미연에 방지하는 효과를 가진다.

또한, 방전공간의 내부 측벽에 보조 방전전극을 구성함으로써 과전압을 더 원활하게 배출하는 효과를 가진다.

또한, 중첩되는 전극 면적을 조정하거나 부가적인 전극층을 구성함으로써, 유사한 과전압 보호 기능을 가지면서도 단층 구조에서도 다양한 정전용량 구현이 가능하다.

또한, 표면에 절연 코팅층을 형성함으로써 표면의 오염을 방지하여 과전압 발생시 방전 경로를 써지 어레스터 내부로 일정하게 유도하도록 하여, 회로 내에서 다른 부품에 이차적인 영향을 미치지 않도록 하는 미연 방지 효과를 가진다.

도 1(a)은 본 발명의 일 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이고, 도 1(b)은 방전공간을 확대하여 보여준다.
도 2는 본 발명의 다른 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시 예를 상세하게 설명한다.

도 1(a)은 본 발명의 일 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이고, 도 1(b)은 방전공간을 확대하여 보여준다.

이 실시 예에서, 칩형 써지 어레스터를 구성하는 기능성 물질로 유전체를 적용하고, 세라믹 소재, 세라믹과 폴리머의 복합소재 그리고 폴리머 소재를 포함하는 세라믹 중에서 세라믹을 예로 든다.

도 1(a)을 참조하면, 일 실시 예에 따른 칩형 써지 어레스터(100)는, 유전체 세라믹(110), 유전체 세라믹(110)의 내부에 매립되고 각각 외부전극(120, 130)에 전기적으로 연결되는 방전전극(140, 150), 그리고 방전전극 대향면(141, 151)이 서로 대향하도록 유전체 세라믹(110) 내부에 수직으로 형성된 방전공간(112)을 포함한다.

외부전극(120, 130)과 방전전극(140, 150)은 스퍼터링이나 도금 또는 인쇄법 등으로 구성할 수 있으며, 방전전극(140, 150)이 이격되어 형성되는 방전공간(112)은 레이저 가공이나 금형 펀칭 가공을 이용하여 형성할 수 있고, 그 형태는 크게 제한되지 않아, 가령 단면이 원이나 육면체인 통 형상 등 다양한 형태로 변형되어 구성될 수 있다.

이 실시 예에서, 방전전극 대향면(141, 151)은 방전전극(140, 150)의 수평 레벨을 기준으로 방전공간(112) 내부로 일정 깊이만큼 유입된 구조를 가진다.

따라서, 칩형 써지 어레스터(100)의 외부전극(120, 130)을 통해 정전기가 유입되면 정전기는 방전전극(140, 150)으로 전달되고, 방전전극 대향면(141, 151) 사이의 방전공간(112)을 통하여 방전하면서 빛 에너지로 변환 소멸되며, 이때 방전공간(112)은 일종의 방전 경로를 제공하게 된다.

이 실시 예에 의하면, 과전압을 방전하기 위한 여기 전압을 낮출 수 있으며, 방전공간(112) 이외에서 방전전극(140, 150) 사이에 개재된 유전체 세라믹(110)의 두께를 두껍게 유지할 수 있어서 절연 내력을 확보하는데 유리하다. 상기와 같은 절연 내력 확보는 높은 누설전류를 차단하는 안전 기능 구현과 연관된다.

도 1(b)을 참조하면, 방전전극 대향면(141, 151) 사이의 간격 La와 방전전극간 간격 Lb는 Lb > La의 관계에 있으며, 바람직하게는 다음 관계에 의해 조정될 수 있다.

0.1 × Lb < La < 0.95 × Lb

방전공간(112)은 일종의 에어 갭(air gap) 상태로서, La가 좁아지는 경우, 정전기 유입 등과 같은 과전압 보호 기능에는 우수할 수 있으나 내전압이 낮아질 수 있다. 반면, La ≥ Lb 수준으로 적용되는 경우, 방전공간(112)의 내전압은 높아지지만 방전전극(141, 151) 사이에 위치한 유전체 세라믹(110)의 단위 두께당 유전체 강도가 제품의 내전압을 결정하게 되므로, 방전 경로가 방전전극 대향면(141, 151) 사이의 방전공간(112)이 아닌 다른 경로로 이탈될 수 있다.

방전전극 대향면의 폭 Wa는 방전공간의 폭 Wb에 의해 결정되며, Wa가 커지는 경우 과전압 유입에 따른 원활한 방전 기능을 기대할 수 있다. 그러나 Wb이 30㎛ 미만이거나 350㎛를 초과하는 경우, 방전전극 대향면(141, 151) 간의 간격 La를 조정하는데 공정상 어려움이 있다. 즉, Wb가 30㎛ 미만인 경우, La와 Lb는 거의 동일하게 되어 본 발명에서의 효과를 기대하기 어렵고, Wb가 350㎛를 초과하는 경우, La < 0.1 × Lb가 되어 방전전극 대향면(141, 151) 사이의 절연성이 확보되지 않는다.

방전공간(112)을 제외한 방전전극(140, 150)의 중첩 거리 Sa와 Sb는 정전용량을 결정하는 요소가 되며, 이를 조정하거나 부가적인 전극을 추가로 구성함으로써 다양한 정전용량의 구현이 가능하다.

방전전극 대향면(141, 151)은 과전압을 아크 방전으로 배출하는 구성 요소이며, 순간적으로 매우 높은 온도가 발생하면서 전극부의 손상 또는 산화가 진행될 수 있으므로 융점이 높은 재질을 선택하여 적용하는 것이 안전하다.

이 실시 예의 칩형 써지 어레스터는 유전체 세라믹과 방전전극이 1000℃ 이상의 온도와 대기 분위기에서 동시 소성을 통해 구성되기 때문에, Ag-Pd 합금 또는 Pd 중 어느 하나를 선택하여 적용할 수 있다.

이 실시 예에서 일반적인 세라믹 공정을 적용하는 것으로 예를 들었으나, 상기 유전체 세라믹에 해당되는 절연체의 종류가 변화됨에 따라서, Cu, Ni, Ag, Ag-Pd, Pd, Pt, W, Ti 중의 어느 하나를 포함하는 금속을 선택하여 방전전극으로 적용할 수 있다.

도 2는 본 발명의 다른 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이다.

방전공간(112) 내부의 측벽에 더미 전극(160, 162)의 일부가 노출되도록 유전체 세라믹(110) 내부에 매립된다.

도 2와 같이, 더미 전극(160, 162)의 단부가 돌출되어 노출될 수도 있으나, 이에 한정되지 않는다.

더미 전극(160, 162)의 노출 부분은 대략 방전전극 대향면(141, 151) 사이의 중간 부분에 위치할 수 있으며, 과전압 유입에 따른 원활한 방전 유도 효과를 가진다.

더미 전극(160, 162)은 상기와 같은 방전 유도 효과와 더불어, 방전전극(140, 150) 사이에 개재되어 있어 정전용량 값을 조정하는 부가적인 역할을 하게 된다.

이 실시 예에서 더미 전극(160, 162)을 한 쌍으로 구성하였으나, 구조적 설계 및 평가에 따라서 하나 또는 다수의 쌍으로 개수가 변경될 수 있으며, 방전공간(112) 내 위치 조정도 가능하다.

도 3은 본 발명의 다른 실시 예에 따른 칩형 써지 어레스터를 보여주는 단면도이다.

이 실시 예에서, 유전체 세라믹(110)의 상면과 하면에서 외부전극(120, 130)을 제외한 부분에 박막 절연층(180, 182)이 코팅된다.

박막 절연층(180, 182)은 소자를 제조하는 공정뿐만 아니라 표면 실장 및 솔더링 하는 일련의 공정 진행에서의 외부 오염과 PCB 실장 이후 높은 습도의 사용 환경으로부터 소자 표면을 보호하는 기능을 가진다.

구체적으로 설명하면, 유전체 세라믹(110)은 높은 절연성을 가지고 있으며, 세라믹 표면 또한 매우 안정적이기 때문에 통상의 부품 제조에서 절연 코팅을 적용하지 않는다. 하지만, 이 실시 예에 의한 칩형 써지 어레스터는 일종의 전기 안전 소자로서 높은 전압 환경에 노출될 수 있으며, 이런 경우, 예기치 못하게 오염된 표면을 통해 누설 전류의 흐름이 발생할 수 있다. 또한, 정전기 등 과전압이 유입되는 경우, 정상적인 방전 경로로부터 이탈하여 소자 표면으로 아크 방전이 발생할 수도 있으며, 고도로 집적된 회로에서 타 부품으로 방전 경로가 이전되는 문제도 예상할 수 있다.

박막 절연층(180, 182)은 내산성, 내화학성 및 내열성을 가지는 재질이면 모두 사용 가능하다. 예를 들어, 절연 코팅을 위한 유기물질로서 폴리머 계열인 테프론, 폴리이미드, 파릴렌 등이 있으며, 무기물로서는 통상적인 글라스 등이 있다.

전술한 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100, 200, 300: 칩형 써지 어레스터
110: 유전체 세라믹
112: 방전공간
120, 130: 외부전극
140, 150: 방전전극
141, 151: 방전전극 대향면
180, 182: 박막 절연층

Claims (3)

1. 유전체 세라믹;
   상기 유전체 세라믹의 대향하는 외면에 각각 형성되는 외부전극;
   상기 외부전극에 전기적으로 연결되는 방전전극; 및
   상기 방전전극 사이에 상기 방전전극이 서로 노출되는 방전공간을 포함하며,
   상기 방전전극은 상기 유전체 세라믹 내부에 매립되어 일정한 두께를 유지하고,
   상기 방전전극은, 상기 방전전극의 수평 레벨을 기준으로 상기 방전공간 내부로 일정 깊이만큼 유입되어 대향면을 형성하고,
   0.1 × Lb < La < 0.95 × Lb 인 것을 특징으로 하는 칩형 써지 어레스터.
   여기서, La은 상기 대향면 사이의 간격이고, Lb는 상기 방전전극 사이의 간격임.
2. 청구항 1에서,
   상기 대향면의 폭은 30㎛ ≤ Wa ≤ 350㎛인 것을 특징으로 하는 칩형 써지 어레스터.
3. 청구항 1에서,
   상기 유전체 세라믹의 상면과 하면에서 상기 외부전극을 제외한 부분에 폴리머 계열인 테프론, 폴리이미드, 또는 파릴렌이나 글라스를 포함하는 박막 절연층이 코팅되는 것을 특징으로 하는 칩형 써지 어레스터.

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