KR20180107592A - 반도체 소자 및 반도체 소자 패키지 - Google Patents

반도체 소자 및 반도체 소자 패키지 Download PDF

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Abstract

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물; 발광구조물 위에 배치되며, 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 이격되어 배치되고, 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 제2 본딩패드 사이에 배치된 반사층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 제1 본딩패드와 제2 본딩패드 각각은, 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.
실시 예에 의하면, 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 다공성 금속층에 가까운 제1 영역에 배치된 합금층에 포함된 Au 원자 조성비에 비하여 다공성 금속층으로부터 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.

Description

반도체 소자 및 반도체 소자 패키지 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
또한, 반도체 소자는 외부로부터 구동을 위한 전원을 공급받을 수 있는 전극을 포함할 수 있다. 또한, 반도체 소자는 외부로부터 전원을 공급받는 방안의 하나로서 외부의 서브 마운트 또는 리드 프레임 등에 제공된 패드부에 전기적으로 연결될 수 있다. 이때, 반도체 소자는 다이 본딩, 플립칩 본딩, 와이어 본딩 등의 방식으로 패드부에 전기적으로 연결될 수 있다.
한편, 반도체 소자의 전극과 패드부 간의 전기적 연결을 위해 본딩패드가 이용될 수 있다. 본딩패드는 반도체 소자와 패드부 중에서 적어도 하나에 제공될 수 있다. 이때, 낮은 온도에서 작은 압력의 제공으로 반도체 소자와 패드부를 전기적으로 연결하고, 안정적인 본딩 결합력을 제공할 수 있는 방안의 제시가 요청되고 있다.
실시 예는 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층; 을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 상기 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 본딩 금속층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 발광구조물과 상기 다공성 금속층 사이에 배치된 금속층을 더 포함하고, 상기 금속층은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고, 상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층의 두께는 500 나노미터 내지 10 마이크로 미터이고, 상기 본딩 합금층의 두께는 100 나노미터 내지 10 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 Au 층을 포함할 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 금속층은 Sn 또는 In을 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체; 상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층; 상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 금속층; 상기 금속층 위에 배치된 반도체층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 상기 본딩 합금층과 상기 패드부 사이에 배치된 본딩 금속층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고, 상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층의 두께는 500 나노미터 내지 10 마이크로 미터이고, 상기 본딩 합금층의 두께는 100 나노미터 내지 10 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 금속층은 Sn 또는 In을 포함할 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 반도체층에 금속층을 형성하는 단계; 상기 금속층 위에, 제1 금속과 제2 금속이 결합된 합금층을 형성하는 단계; 상기 합금층에 대한 화학적 처리를 통하여 상기 제2 금속을 제거하고, 복수의 기공을 포함하는 제1 금속의 다공성 금속층을 형성하는 단계; 상기 다공성 금속층 위에 본딩 금속층을 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법은, 패드부가 포함된 패키지 몸체를 제공하는 단계; 상기 패드부 위에 반도체 소자가 직접 접촉되도록 제공하는 단계; 열 또는 압력 중에서 적어도 하나를 제공하여, 상기 반도체 소자를 상기 패드부에 본딩시키는 단계; 를 포함하고, 상기 반도체 소자는, 반도체층; 상기 반도체층 위에 배치된 금속층; 상기 금속층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 본딩 합금층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이다.
도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
도 6은 본 발명의 실시 예에 다른 반도체 소자 패키지를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 19는 도 18에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 반사층의 배치 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 표현은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 대해 상세히 설명하도록 한다.
본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 수광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 전력소자에 적용될 수 있다.
먼저, 도 1을 참조하여 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 반도체층(110)을 포함할 수 있다. 도 1에 도시된 반도체 소자(100)는 상기 반도체층(110)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다.
상기 반도체층(110)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
실시 예에 의하면, 상기 반도체층(110)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(110)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(110)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(110)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 금속층(120), 다공성 금속층(130), 본딩 금속층(140)을 포함할 수 있다. 예로서, 상기 금속층(120), 상기 다공성 금속층(130), 상기 본딩 금속층(140)은 총괄하여 본딩패드층으로 지칭될 수도 있다.
한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)과 상기 반도체층(110) 사이에 상기 반도체층(110)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)이 제공되지 않고, 상기 다공성 금속층(130)이 상기 반도체층(110)에 직접 접촉되어 배치될 수도 있다.
실시 예에 의하면, 도 1에 도시된 바와 같이, 상기 금속층(120)은 상기 반도체층(110) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 금속층(120) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 다공성 금속층(130) 위에 배치될 수 있다.
실시 예에 따른 상기 다공성 금속층(130)은 예로서 상기 금속층(120)과 같은 물질을 포함할 수 있다. 상기 금속층(120)은 상기 반도체층(110)과의 접착력이 우수한 물질을 포함할 수 있다. 또한, 상기 금속층(120)은 반사 특성이 우수한 물질을 포함할 수 있다. 상기 금속층(120)은 예로서 Au, Ag, Cu을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 다공성 금속층(130)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 수 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(120)의 형성 방법에 대해서는 뒤에서 더 설명하기로 한다.
실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 본딩 금속층(140)은 상기 패드부와의 접속을 위한 본딩 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 패드부와의 전기적 접속을 위한 주석(Sn)을 포함할 수 있다.
그러면, 도 2 및 도 3을 참조하여 실시 예에 따른 다공성 금속층(130)의 형성 방법을 설명하기로 한다. 도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
실시 예에 의하면, 도 2에 도시된 바와 같이, 기판(105) 위에 제1 금속(131)과 제2 금속(133)이 결합된 합금층을 형성할 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)은 전자빔 증착기 등에 의하여 상기 기판(105) 위에 형성될 수 있다. 상기 제1 금속(131)과 상기 제2 금속(133)은 서로 결합되어 합금층을 만들 수 있는 물성을 만족시키는 물질 중에서 선택될 수 있다.
예로서, 상기 제1 금속(131)은 Au, Ag, Cu를 포함하는 그룹 중에서 선택될 수 있다. 또한, 상기 2 금속(133)은 예로서 Sn, In을 포함하는 본딩 물질 중에서 선택될 수 있다.
이후, 상기 합금층에 대해 화학적 처리를 수행하여, 상기 합금층으로부터 상기 제2 금속(133)을 제거할 수 있다. 상기 합금층에서 상기 제2 금속(133)이 제거됨에 따라 복수의 기공(p)을 포함하는 다공성 금속층(130)이 형성될 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)이 결합된 합금층에서 상기 제2 금속(133)이 제거된 영역에 복수의 기공(p)이 형성될 수 있다. 상기 다공성 금속층(130)에 제공된 상기 복수의 기공(p)은 예로서 나노 크기로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이고, 도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
실시 예에 따른 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성된 것을 볼 수 있으며, 깊이 방향으로도 복수의 기공이 형성되어 있음을 확인할 수 있다. 실시 예에 따른 다공성 금속층(130)은 복수의 기공을 포함하는 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
상기 합금층에 대한 화학적 처리는 예로서 식각액이 이용될 수 있다. 적절한 식각액의 선택에 의하여 상기 합금층으로부터 상기 제2 금속(133)을 제거하여 복수의 기공(p)이 제공된 상기 다공성 금속층(130)을 형성할 수 있다.
예로서, 상기 식각액은 강산의 용액 또는 강알칼리의 용액을 포함할 수 있다. 상기 식각액은 질산(HNO3)을 포함하는 강산 용액 중에서 적어도 하나가 선택될 수 있다. 또한 상기 식각액은 수산화나트륨(NaOH)을 포함하는 강알칼리 용액 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 도 2 및 도 3을 참조하여 설명된 바와 유사한 방법으로 상기 반도체 소자(100)에 적용될 수 있는 상기 다공성 금속층(130)을 형성할 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 반도체층(110) 위에 상기 금속층(120)이 형성될 수 있다.
그리고, 상기 금속층(120) 위에 제1 금속과 제2 금속이 결합된 합금층이 형성될 수 있다. 이어서, 도 2 및 도 3을 참조하여 설명된 바와 같이, 상기 합금층에 대한 화학적 처리를 통하여 제2 금속을 제거하여, 복수의 기공을 포함하는 제1 금속의 다공성 금속층(130)이 형성될 수 있다.
이어서, 상기 다공성 금속층(130) 위에 상기 본딩 금속층(140)이 형성될 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 이러한 과정을 통하여, 상기 반도체층(110)에 전기를 공급할 수 있는 본딩패드층이 형성될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
예로서, 상기 본딩 금속층(140)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 금속층(140)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.
그러면, 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명하기로 한다. 도 6은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 5를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 6에 도시된 반도체 소자 패키지(200)는 반도체 소자에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다.
예로서, 상기 패드부(210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(210)는 회로기판에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 1 내지 도 5를 참조하여 설명된 반도체 소자(100)가 제공될 수 있다. 이때, 상기 반도체 소자(100)의 상기 본딩 금속층(140)이 상기 패드부(210) 위에 접촉되도록 제공될 수 있다.
예로서, 상기 본딩 금속층(140)이 상기 패드부(210)에 직접 접촉되도록 배치될 수 있다. 또한, 다른 실시 예에 의하면, 상기 본딩 금속층(140)과 별도로 상기 패드부(210)와 상기 본딩 금속층(140) 사이에 본딩 물질이 더 제공될 수도 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.
예로서, 상기 본딩 금속층(140)과 상기 패드부(210)가 접촉된 상태에서 열이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 압력이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 열과 압력이 공급될 수도 있다.
실시 예에 의하면, 상기 본딩 금속층(140)과 상기 패드부(210) 사이에 열 또는 압력이 제공됨에 따라, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(130)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(140)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(130)에 포함된 물질 간의 결합에 의한 합금층(135)이 형성될 수 있다. 상기 합금층(135)은 상기 본딩 금속층(140)과 상기 다공성 금속층(130) 사이에 형성될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 일반적으로 알려진 유테틱 본딩을 포함한 본딩 방법에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다. 그리고, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 화학 결합에 의한 금속화합물이 생성될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 생성된 금속화합물은 본딩 전 물질의 용융점에 비해서 상대적으로 높은 용융점을 가질 수 있다. 예로서, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 결합에 의하여 형성된 상기 합금층(135)의 용융점은 상기 본딩 금속층(140)의 용융점에 비해 더 높을 수 있다.
실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)와 본딩 금속층(140)을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 패드부(210) 위에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지(200)는 합금층(135), 다공성 금속층(130), 금속층(120), 반도체층(110)을 더 포함할 수 있다.
상기 합금층(135)은 상기 본딩 금속층(130) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 합금층(135) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다.
상기 합금층(135)은 이상에서 설명된 바와 같이 상기 본딩 금속층(140)에 포함된 물질과 상기 다공성 금속층(130)에 포함된 물질의 결합에 의하여 형성될 수 있다. 예로서, 상기 다공성 금속층(130)이 Au를 포함하고 상기 본딩 금속층(140)이 Sn을 포함하는 경우, 상기 합금층(135)은 AuSn을 포함할 수 있다.
실시 예에 의하면, 상기 합금층(135)의 용융점이 상기 본딩 금속층(140)의 용융점에 비해 더 높게 제공될 수 있다.
예로서, 상기 본딩 금속층(140)의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 합금층(135)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 합금층(135)의 용융점은 상기 합금층(135)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.
상기 금속층(120)은 상기 다공성 금속층(130) 위에 배치될 수 있다. 상기 반도체층(110)은 상기 금속층(120) 위에 배치될 수 있다.
이에 따라, 실시 예에 의하면, 상기 패드부(210)를 통해 공급되는 전원이 상기 반도체층(110)에 인가될 수 있게 된다.
실시 예에 따른 반도체 소자 패키지(200)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(200)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다.
한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.
그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자와 패드부 간에 본딩력을 제공하는 상기 합금층(135)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 형성될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(200)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
한편, 실시 예에 따른 반도체 소자 패키지(200)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(100)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자 패키지(200)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(100)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.
한편, 도 6을 참조하여 설명된 실시 예에 따른 반도체 소자 패키지(200)에서는, 상기 패드부(210) 위에 상기 본딩 금속층(140)이 배치되고, 상기 본딩 금속층(140) 위에 상기 합금층(135)이 배치된 경우를 기준으로 설명되었다.
그러나, 다른 실시 예에 의하면, 상기 본딩 금속층(140)의 두께 조절을 통하여, 상기 반도체 소자(100)와 상기 패드부(210)가 본딩되는 과정에서 상기 본딩 금속층(140)을 이루는 물질이 상기 다공성 금속층(130) 내부로 모두 확산되도록 구현될 수도 있다. 이에 따라, 상기 패드부(210) 위에 상기 합금층(135)이 직접 접촉되어 배치될 수도 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)에 포함된 본딩 물질은 상기 패드부(130)와의 결합력을 제공할 수 있다. 또한, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)에 제공된 복수의 기공으로 확산되면서 금속 간 합성(intermetallic compound)이 형성될 수 있다. 이에 따라, 실시 예에 의하면, 상기 패드부(210)와 상기 합금층(135) 사이에 안정적인 결합력이 제공될 수 있다.
실시 예에 의하면, 본딩 물질의 확산에 의하여 본딩이 수행될 수 있으며, 본딩 후 높은 용융점을 갖는 합금이 형성될 수 있다. 예를 들어, Sn 물질의 확산에 의하여 본딩이 수행되고, 상대적으로 고융점을 갖는 AuSn의 합금이 형성될 수 있다.
한편, 도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다. 도 7을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 6을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 반도체 소자(100), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.
상기 반도체 소자(100)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(100) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(100)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(115)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.
예로서, 상기 제1 본딩층(115)은 도 6을 참조하여 설명된 본딩 금속층(140), 합금층(135), 다공성 금속층(130)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다.
실시 예에 의하면, 도 1 내지 도 6을 참조하여 설명된 바와 같이, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(400) 제조방법에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(115)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(100)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 상기 패키지 몸체(230)는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
한편, 실시 예에 따른 상기 반도체 소자(100)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(100)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(100)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.
한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
그러면, 도 8을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 8을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 7을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.
상기 반도체층(510)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
실시 예에 의하면, 상기 반도체층(510)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(510)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(510)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(510)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(510)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.
상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
실시 예에 의하면, 상기 접착 금속층은 상기 반도체층(510)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 접착 금속층은 예로서, Cr, Ti 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 접착 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 반사 금속층은 상기 반도체 소자(500)로부터 방출되는 빛의 파장 대역에 대해 반사도가 높은 물질을 포함할 수 있다. 상기 반사 금속층은 예로서, Al, Ag, Rh 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 반사 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 배리어 금속층은 상기 반도체 소자(500)가 패키지 몸체 등의 패드부에 본딩되는 과정에서 본딩 물질이 상기 반도체층(510)으로 확산되는 것을 방지할 수 있는 물질을 포함할 수 있다. 상기 배리어 금속층은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 배리어 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.
상기 다공성 금속층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 다공성 금속층(530)은 복수의 기공(porous)을 포함할 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
상기 다공성 금속층(530)은, 도 2 내지 도 5를 참조하여 설명된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 실시 예에 따른 상기 다공성 금속층(530)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성될 수 있으며, 깊이 방향으로도 복수의 기공이 형성될 수 있다. 예로서, 상기 다공성 금속층(530)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(530)은 수백 나노미터 내지 수십 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 500 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(530)이 Sn 물질과 결합하는 경우, Sn의 확산이 상기 발광 구조물 방향으로 확산되어 반도체 소자의 광속이 저하되는 것을 방지하기 위해 500 nm 이상의 두께로 제공되는 것이 적절할 수 있고, 반도체 소자와 패키지 간의 박리 또는 상기 다공성 금속층(530) 자체의 박리를 방지하고, 원가를 절감하기 위해서는 10 마이크로 미터의 두께보다 작게 제공되는 것이 적절할 수 있다.
한편, 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)과 상기 반도체층(510) 사이에 상기 반도체층(510)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)이 제공되지 않고, 상기 다공성 금속층(530)이 상기 반도체층(510)에 직접 접촉되어 배치될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
상기 본딩 합금층(535)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(535)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 다공성 금속층(530)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
예로서, 상기 본딩 합금층(535)의 두께는 수백 나노미터 내지 수십 마이크로 미터로 제공될 수 있다. 상기 본딩 합금층(535)은 100 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다.
한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 본딩 금속층이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 본딩 금속층은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 본딩 금속층은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 도 1 내지 도 5를 참조하여 설명된 본딩 금속층(140)이 다공성 금속층(130)에 증착되는 과정에서, 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산되면서 상기 다공성 금속층(130)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(130)에 제공된 복수의 기공에서 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 물질이 결합될 수 있다.
이에 따라, 도 1에 도시된 상기 다공성 금속층(130)의 일부 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 상기 본딩 합금층(535)에 대응되어 형성될 수 있다. 또한, 도 1에 도시된 상기 다공성 금속층(130)의 나머지 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 다공성 금속층(530)에 대응될 수 있다.
그러면, 도 9 및 도 10을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이고, 도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.
실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
예로서, 상기 본딩 합금층(535)은 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함할 수 있다. 상기 제1 본딩 합금층(535a)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 다공성 금속층(530)으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 제1 본딩 합금층(535a) 위에 배치될 수 있다.
예로서, 상기 본딩 합금층(535)은 Au와 Sn을 포함하는 합금층을 포함할 수 있다. 상기 제1 본딩 합금층(535a)과 상기 제2 본딩 합금층(535b)은 Au와 Sn을 포함하는 합금층으로 제공될 수 있다. 상기 본딩 합금층(535)은 예로서 AuSn 합금층을 포함할 수 있으며, Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 의하면, 본딩 형성에 필요한 충분한 기공을 제공하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상의 조성을 필요로 한다. 또한, 다공성 금속층의 안정적인 강도를 유지하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 2.5:7.5 이하의 조성을 필요로 한다.
상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비가 더 작게 제공될 수 있다. 또한, 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비가 더 크게 제공될 수 있다.
예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 25 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 50 at% 이하로 제공될 수 있다. 예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 50 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 75 at% 이하로 제공될 수 있다.
또한, 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 5 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 25 at% 이하로 제공될 수 있다. 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 75 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)이 Au를 포함하도록 함으로써, 추후 반도체 소자 패키지가 메인 기판 등에 2차 실장되는 경우에 리멜팅(re-melting) 문제가 발생되는 것을 방지할 수 있다. 반도체 소자 패키지에서 리멜팅(re-melting) 문제의 해결에 대해서는 뒤에서 더 살펴 보기로 한다.
또한, 실시 예에 의하면, 이상에서 설명된 상기 본딩 합금층(535)과 상기 다공성 금속층(530)은 소정 크기의 반도체 소자에 대해 본딩을 수행하고 안정적인 결합력을 제공할 수 있다. 예를 들어, 실시 예에 따른 반도체 소자의 가로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있으며, 반도체 소자의 세로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 25 at%, Sn 75 at%의 물질 조성비로 제공될 수 있다. 도 10에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 9 및 도 10에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.
또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 120 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.4 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn 본딩 물질이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 물질이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.
이에 따라, 상기 다공성 금속층(530)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 조성비가 더 크게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 Sn 본딩 물질의 확산에 의하여 상기 다공성 금속층(530)도 Sn 물질을 포함하게 될 수도 있다. 예로서, 상기 다공성 금속층(530)은 Au 원자 조성비가 90 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Au 원자 조성비가 95 at% 이하로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 Sn 원자 조성비가 5 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Sn 원자 조성비가 10 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 95 at%, Sn 5 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(530)의 최소 두께가 500 나노미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 가능하도록 하기 위한 최소한의 두께일 수 있다. 또한, 상기 다공성 금속층(530)의 최대 두께가 10 마이크로 미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 수행될 수 있으며, 또한 적정 본딩력을 확보할 수 있는 최대 두께일 수 있다. 예로서, 상기 다공성 금속층(530)의 두께가 10 마이크로 미터에 비해 더 크게 제공되는 저온 본딩은 수행될 수 있지만, 본딩된 후에 DST(die shear test) 값이 떨어지게 되어 반도체 소자가 쉽게 박리될 수 있는 위험이 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다.
예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다.
상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 예컨대, 상기 제1 금속층(520a)은, 도 9 및 도 10에 도시된 바와 같이, 20 나노미터 두께의 Ti층, 200 나노미터 두께의 Au층, 20 나노미터 두께의 Ti층으로 제공될 수 있다.
상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예컨대, 상기 제2 금속층(520b)은, 도 9 및 도 10에 도시된 바와 같이, 1.5 마이크로 미터 내지 2 마이크로 미터의 두께로 제공될 수 있다.
또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 9 및 도 10에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.
한편, 실시 예에 의하면 도 11에 도시된 바와 같이 상기 본딩 합금층(535) 위에 본딩 금속층(540)이 더 형성되도록 구현될 수도 있다. 도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
그러면, 도 11을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명하도록 한다. 도 11을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.
상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.
상기 다공성 금속층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 다공성 금속층(530)은 복수의 기공(porous)을 포함할 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다.
상기 본딩 합금층(535)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(535)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 다공성 금속층(530)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 금속층(540)을 포함할 수 있다. 상기 본딩 금속층(540)은 상기 본딩 합금층(535) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 상기 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(540)은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 금속층(540)이 상기 다공성 금속층(530)에 증착되는 과정에서, 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산되면서 상기 다공성 금속층(530)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(530)에 제공된 복수의 기공에서 상기 다공성 금속층(530)과 상기 본딩 금속층(540)으로부터 확산된 물질이 결합될 수 있다.
도 11에 도시된 실시 예에 따른 반도체 소자(500)는 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 상기 본딩 금속층(540)이 상기 본딩 합금층(535) 위에 배치된 점에 차이가 있다.
즉, 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에서는 증착된 본딩 금속층이 모두 다공성 금속층 내부로 확산되어, 다공성 금속층의 일부 영역에 본딩 합금층이 형성된 경우를 나타낸 것이다. 그러나, 도 11에 도시된 실시 예에 따른 반도체 소자는 증착된 본딩 금속층의 일부가 다공성 금속층 내부로 확산되어 본딩 합금층을 형성하고, 증착된 본딩 금속층의 일부는 본딩 합금층 위에 존재하는 경우를 나타낸 것이다.
그러면, 도 12 및 도 13을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이고, 도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.
실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
예로서, 상기 본딩 합금층(535)은 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함할 수 있다. 상기 제1 본딩 합금층(535a)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 다공성 금속층(530)으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 제1 본딩 합금층(535a) 위에 배치될 수 있다.
예로서, 상기 본딩 합금층(535)은 Au와 Sn을 포함하는 합금층을 포함할 수 있다. 상기 제1 본딩 합금층(535a)과 상기 제2 본딩 합금층(535b)은 Au와 Sn을 포함하는 합금층으로 제공될 수 있다. 상기 본딩 합금층(535)은 예로서 AuSn 합금층을 포함할 수 있으며, Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비가 더 작게 제공될 수 있다. 또한, 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비가 더 크게 제공될 수 있다.
예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 25 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 50 at% 이하로 제공될 수 있다. 예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 50 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 75 at% 이하로 제공될 수 있다.
또한, 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 5 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 25 at% 이하로 제공될 수 있다. 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 75 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 95 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 20 at%, Sn 80 at%의 물질 조성비로 제공될 수 있다. 도 13에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 12 및 도 13에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.
또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 490 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.8 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn을 기반으로 한 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 기반의 상기 본딩 금속층(540)이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.
이에 따라, 상기 다공성 금속층(530)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 조성비가 더 크게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 Sn 본딩 물질의 확산에 의하여 상기 다공성 금속층(530)도 Sn 물질을 포함하게 될 수도 있다. 예로서, 상기 다공성 금속층(530)은 Au 원자 조성비가 90 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Au 원자 조성비가 95 at% 이하로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 Sn 원자 조성비가 5 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Sn 원자 조성비가 10 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 90 at%, Sn 10 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.2 마이크로 미터의 두께로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 본딩 합금층(535) 위에 배치된 본딩 금속층(540)을 포함할 수 있다.
예로서, 상기 본딩 금속층(540)은 Sn 100 at%로 제공될 수 있다. 또한, 상기 본딩 금속층(540)의 두께는 수 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 본딩 금속층(540)은 예로서 2.8 마이크로 미터의 두께로 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자(500)는 상기 본딩 금속층(540) 위에 제공된 별도의 Au층을 더 포함할 수도 있다. 추후 설명될 반도체 소자 패키징 공정에서 상기 본딩 금속층(540)과 상기 Au층에 의하여 본딩에 필요한 AuSn층이 용이하게 제공될 수 있게 된다.
예로서, 상기 Au층은 수 마이크로 미터 이하로 제공될 수 있다. 상기 Au층은, 패키징 공정에서 저온 본딩이 가능할 수 있도록, 상기 본딩 금속층(540)과 결합하여 Au층으로 존재하지 않을 정도의 두께로 제공되는 것이 좋다. 상기 Au층은 예로서 1 마이크로 미터 이하의 두께로 제공됨으로써, 잔존하는 상기 본딩 금속층(540)과 AuSn층을 형성하고 패키징 공정에서 패드부와의 본딩 결합력을 향상시킬 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다.
예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다. 상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다.
또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 12 및 도 13에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)이 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.
그러면, 도 14를 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 14를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 13을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(600)는, 도 14에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 14에 도시된 반도체 소자 패키지(600)는 반도체 소자(500)에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다.
예로서, 상기 패드부(210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(210)는 회로기판에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 8 내지 도 13을 참조하여 설명된 반도체 소자(500)가 제공될 수 있다. 이때, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 직접 접촉되도록 제공될 수 있다.
예로서, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 사이에 본딩을 위한 별도의 범프 등의 추가 본딩 물질이 제공되지 않을 수 있다. 이에 따라, 실시 예에 따른 반도체 소자 제조방법에 의하면, 제고 공정이 단순화되고 제조 비용이 절감될 수 있게 된다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.
먼저, 도 8을 참조하여 설명된 상기 본딩 합금층(535)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.
실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 8을 참조하여 설명된 상기 본딩 합금층(535)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 합금층(535)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 합금층(535)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다.
예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 8에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 8에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 상기 본딩 합금층(635)에 포함된 본딩 물질이 상기 패드부(210)로 확산됨에 따라 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.
실시 예에 의하면, 도 15 및 도 16에 도시된 바와 같이, 리플로우(reflow) 공정 전과 공정 후에 있어 각 층의 두께에 변화가 발생될 수 있다. 도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이고, 도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.
예를 들어, 리플로우(reflow) 공전 전의 반도체 소자는, 도 15에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(530), 본딩 합금층(535)을 포함할 수 있다. 또한, 리플로우(reflow) 공정 후의 반도체 소자는, 도 16에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(630), 본딩 합금층(635)을 포함할 수 있다.
실시 예에 의하면, 도 15에 도시된 상기 다공성 금속층(530)은 Au를 기반으로 형성될 수 있으며, 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다. 또한, 도 15에 도시된 상기 본딩 합금층(535)은 AuSn 합금층으로 형성될 수 있으며, 예로서 1.6 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 도 16에 도시된 상기 다공성 금속층(630)은 Au를 기반으로 형성될 수 있으며, 예로서 2.1 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 다공성 금속층(630)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 다공성 금속층(530)의 두께에 비해 감소되었음을 확인할 수 있다.
또한, 도 16에 도시된 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 예로서 2.0 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 본딩 합금층(635)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 본딩 합금층(535)의 두께에 비해 증가되었음을 확인할 수 있다.
한편, 도 10을 참조하여 살펴 본 바와 같이, 상기 본딩 합금층(535)은 복수의 합금층을 포함할 수 있으며, 실시 예에 의하면 복수의 합금층의 두께가 리플로우 공정을 통하여 모두 증가될 수 있다. 즉, 상기 본딩 합금층(535)이 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함하는 경우, 리플로우 공정을 통하여 제1 본딩 합금층과 제2 본딩 합금층의 두께가 모두 증가될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간에 일종의 유테틱 본딩이 수행될 수 있다. 실시 예에 의하면, 복수의 기공을 포함하는 상기 다공성 금속층(530)에서 AuSn 합금층이 형성됨에 따라, 일반적으로 알려진 유테틱 본딩에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다.
실시 예에 의하면, 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 상기 Sn 물질 기반의 본딩 금속에 비해 상대적으로 높은 용융점을 가질 수 있다.
예로서, 상기 Sn 물질 기반의 본딩 금속의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 본딩 합금층(635)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 본딩 합금층(635)의 용융점은 상기 본딩 합금층(635)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.
다음으로, 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.
실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 11을 참조하여 설명된 상기 본딩 금속층(540)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(540)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다.
예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 11에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 11에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 같이 존재하지 않게 될 수도 있다. 즉, 상기 본딩 금속층(540)에 포함된 본딩 물질은 상기 본딩 합금층(635) 또는 상기 다공성 금속층(630)으로 모두 확산되어 존재하지 않게 될 수 있다. 또한, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 패드부(210)로 확산될 수 있으며, 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.
한편, 다른 실시 예에 의하면, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 다르게 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하게 될 수도 있다. 이때, 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하는 본딩 금속층의 두께는 수십 나노미터 내지 수백 나노미터로 제한될 수 있다. 본딩 금속층의 두께가 1 마이크로 미터에 비해 더 두껍게 제공되는 경우, 추후 반도체 소자 패키지가 회로기판 등에 재 본딩되는 과정에서 본딩 금속층이 리멜팅(re-melting)되는 문제점이 발생될 수 있다.
따라서, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 존재하지 않고 상기 본딩 합금층(635)이 상기 패드부(210)에 직접 접촉되도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 제 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
또한, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 1 마이크로 미터 이하로 존재하도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
예로서, 이상에서 설명된 리멜팅(re-melting) 문제는 다음과 같은 환경에서 발생될 수 있다.
실시 예에 따른 반도체 소자 패키지(600)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(600)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다.
한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.
그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(500)와 패드부(210) 간에 본딩력을 제공하는 상기 본딩 합금층(635)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 제공될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(600)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
한편, 실시 예에 따른 반도체 소자 패키지(600)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(500)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자 패키지(600)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(500)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.
한편, 도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
그러면, 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 16을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 반도체 소자(500), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다.
상기 반도체 소자(500)는 상기 리세스(recess)를 포함하는 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 상기 패키지 몸체(230)에 제공된 상기 리세스의 바닥 면 위에 제공될 수 있다.
상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.
상기 반도체 소자(500)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(500)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(500) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(500)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(715)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.
예로서, 상기 제1 본딩층(715)은 도 8 내지 도 16을 참조하여 설명된 본딩 합금층(635)과 다공성 금속층(630)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다. 예로서, 상기 제2 본딩층(310)은 Sn, In을 포함하는 저 융점 본딩 물질 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 도 8 내지 도 16을 참조하여 설명된 바와 같이, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(700) 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(715)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(500)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
한편, 실시 예에 따른 상기 반도체 소자(500)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(500)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(500)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(500)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.
그러면, 도 18 내지 도 22를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 18 내지 도 22를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 17을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 19는 도 18에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 18을 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자에 있어서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 예로서 이상에서 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 또한, 실시 예에 따른 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 이상에서 설명된 금속층, 다공성 금속층, 본딩 합금층을 모두 포함할 수도 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1110)을 포함할 수 있다.
상기 기판(1105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(1105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(1110)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(1105) 위에 상기 제1 도전형 반도체층(1111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(1111)과 상기 기판(1105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(1105)과 상기 발광구조물(1110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.
상기 발광구조물(1110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(1110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(1110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(1111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(1111)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(1111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(1112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(1112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(1112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(1112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(1113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(1113)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(1113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 19에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)의 폭은 위에 배치된 제2 전극(1142)의 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(1120)은 상기 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(1130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 내지 도 20에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)과 상기 활성층(1112)을 관통하여 상기 제1 도전형 반도체층(1111)의 일부 영역을 노출하는 리세스에 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다. 또한, 상기 제2 전극(1142)은 상기 오믹접촉층(1130) 위에 배치될 수 있다.
상기 제1 전극(1141)과 상기 제2 전극(1142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 분기되어 배치된 가지 전극을 더 포함할 수 있다. 상기 제1 전극(1141)과 상기 제2 전극(1142)은 가지 전극을 통하여 전류의 집중을 방지하고 전류 흐름을 확산시킬 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 보호층(1150)을 포함할 수 있다.
상기 보호층(1150)은 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제2 전극(1142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다.
또한, 상기 보호층(1150)은 상기 제1 전극(1141) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제1 전극(1141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다.
예로서, 상기 보호층(1150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(1150)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 18, 도 19, 및 도 21에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 보호층(1150) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 보호층(1150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 보호층(1150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(1160)은 금속 물질을 포함할 수도 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1110)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1171)와 제2 본딩패드(1172)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(1163)도 예로서 DBR 구조를 이룰 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(1141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(1142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는, 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층에 관한 설명은 상기 제1 본딩패드(1171) 및 상기 제2 본딩패드(1172)에 적용될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1110)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1110)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1110)에서 방출되는 빛은 상기 발광구조물(1110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(1130)이 생략되고 상기 제2 도전형 반도체층(1113) 위에 상기 제2 전극(1142)이 직접 접촉되도록 배치될 수도 있다.
그러면, 도 22를 참조하여 실시 예에 따른 반도체 소자(1100)에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자(1100)에 의하면, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1110)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 상기 반도체 소자(1100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(1171)와 제2 본딩패드(1172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광 추출 효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(1100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(1171) 및 제2 본딩패드(1172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 22에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광 추출 효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광 추출 효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.
예컨대, 실시 예에 따른 반도체 소자(1100)의 장축 방향 길이가 1250mm이고, 단축 방향 길이가 750mm인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.
상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.
즉, 반도체 소자(1100)의 크기에 따라, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합이 결정되고, 상기 제1 본딩패드(1171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1110)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500 반도체 소자 110, 510 반도체층
115 제1 본딩층 120, 520 금속층
130, 530 다공성 금속층 135 합금층
140, 540 본딩 금속층
200, 400, 600, 700 반도체 소자 패키지
210, 410 패드부 220, 420 리드 프레임
230, 430 패키지 몸체 240, 440 몰딩부
300 메인기판 310 제2 본딩층
535 본딩 합금층

Claims (11)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
    상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드;
    상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드;
    상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층;
    을 포함하고,
    상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 상기 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작고,
    상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고,
    상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하인 반도체 소자.
  3. 제1항에 있어서,
    상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하인 반도체 소자.
  4. 제1항에 있어서,
    상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  6. 제1항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며,
    상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공된 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작은 반도체 소자.
  9. 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체;
    상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층;
    상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층;
    상기 다공성 금속층 위에 배치된 금속층;
    상기 금속층 위에 배치된 반도체층;
    을 포함하는 반도체 소자 패키지.
  10. 제9항에 있어서,
    상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작은 반도체 소자 패키지.
  11. 제9항에 있어서,
    상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하인 반도체 소자 패키지.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100227421A1 (en) * 2009-03-04 2010-09-09 Koninklijke Philips Electronics N.V. Method of bonding a semiconductor device using a compliant bonding structure
KR20120005385A (ko) * 2010-07-08 2012-01-16 삼성엘이디 주식회사 반도체 발광소자 및 이의 제조방법
JP2012138499A (ja) * 2010-12-27 2012-07-19 Rohm Co Ltd 発光素子、発光素子ユニットおよび発光素子パッケージ
KR20130053400A (ko) * 2010-03-19 2013-05-23 후루카와 덴키 고교 가부시키가이샤 도전 접속부재, 및 도전 접속부재의 제작방법
KR20150066405A (ko) * 2013-12-06 2015-06-16 일진엘이디(주) 다층 본딩패드를 가진 발광 다이오드

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100227421A1 (en) * 2009-03-04 2010-09-09 Koninklijke Philips Electronics N.V. Method of bonding a semiconductor device using a compliant bonding structure
KR20130053400A (ko) * 2010-03-19 2013-05-23 후루카와 덴키 고교 가부시키가이샤 도전 접속부재, 및 도전 접속부재의 제작방법
KR20120005385A (ko) * 2010-07-08 2012-01-16 삼성엘이디 주식회사 반도체 발광소자 및 이의 제조방법
JP2012138499A (ja) * 2010-12-27 2012-07-19 Rohm Co Ltd 発光素子、発光素子ユニットおよび発光素子パッケージ
KR20150066405A (ko) * 2013-12-06 2015-06-16 일진엘이디(주) 다층 본딩패드를 가진 발광 다이오드
US20160276558A1 (en) * 2013-12-06 2016-09-22 Iljin Led Co., Ltd. Light emitting diode having multilayer bonding pad

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