KR20190014957A - 반도체 소자 패키지 및 광원 장치 - Google Patents

반도체 소자 패키지 및 광원 장치 Download PDF

Info

Publication number
KR20190014957A
KR20190014957A KR1020170099146A KR20170099146A KR20190014957A KR 20190014957 A KR20190014957 A KR 20190014957A KR 1020170099146 A KR1020170099146 A KR 1020170099146A KR 20170099146 A KR20170099146 A KR 20170099146A KR 20190014957 A KR20190014957 A KR 20190014957A
Authority
KR
South Korea
Prior art keywords
metal layer
frames
disposed
semiconductor device
layer
Prior art date
Application number
KR1020170099146A
Other languages
English (en)
Other versions
KR102391610B1 (ko
Inventor
김기석
박희정
송준오
임창만
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020170099146A priority Critical patent/KR102391610B1/ko
Priority to PCT/KR2018/008583 priority patent/WO2019027192A1/ko
Priority to US16/636,457 priority patent/US11302853B2/en
Publication of KR20190014957A publication Critical patent/KR20190014957A/ko
Priority to KR1020220049943A priority patent/KR102487690B1/ko
Application granted granted Critical
Publication of KR102391610B1 publication Critical patent/KR102391610B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

실시 예에 개시된 반도체 소자 패키지는, 서로 이격되어 배치되는 제1 및 제2 프레임; 상기 제1 및 제2 프레임 사이에 배치되는 몸체; 및 상기 제1 및 제2 프레임 상에 배치되며, 반도체층, 상기 반도체층 상에 배치되는 제1 및 제2 전극을 포함하는 반도체 소자; 를 포함하고, 상기 제1 및 제2 프레임은 다수의 기공을 갖는 제1 금속층을 포함하며, 상기 제1 및 제2 프레임의 제1 금속층은 상기 제1 및 제2 전극과 중첩하는 각각의 영역에 형성되는 결합부를 포함할 수 있다.

Description

반도체 소자 패키지 및 광원 장치{SEMICONDUCTOR DEVICE PACKAGE AND LIGHTING SOURCE UNIT}
실시 예는 반도체 소자를 갖는 소자 패키지 및 광원 장치에 관한 것이다.
실시 예는 발광 소자를 갖는 패키지 및 이를 갖는 광원 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm - 400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm-400nm), UV-B(280nm-315nm), UV-C (200nm-280nm) 세 가지로 나뉠 수 있다. UV-A(315nm-400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm-315nm) 영역은 의료용으로 사용되며, UV-C(200nm-280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.
또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지의 프레임과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
또한, 반도체 소자 패키지에 있어, 공정 효율 향상 및 구조 변경을 통하여 제조 단가를 줄이고 제조 수율을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 다공성 금속층을 갖는 전도성 프레임 또는 리드 프레임을 갖는 반도체 소자 패키지 또는 발광 소자 패키지를 제공한다.
실시 예는 다공성 금속층과 반도체 소자 또는 발광 소자의 패드 사이에 결합부를 갖는 반도체 소자 패키지 또는 발광 소자 패키지를 제공한다.
실시 예는 다공성 금속층을 이루는 금속을 갖는 결합부가 저온 본딩될 수 있는 반도체 소자 패키지 또는 발광 소자 패키지를 제공한다.
실시 예는 반도체 소자 또는 발광 소자의 패드를 이루는 금속을 갖는 결합부가 저온 본딩될 수 있도록 한 반도체 소자 패키지 또는 발광 소자 패키지를 제공한다.
실시 예는 반도체 소자 또는 발광 소자 패키지가 회로 기판 등에 본딩되는 과정에서 소자의 본딩 부분이 리멜팅(re-melting)되는 것을 방지할 수 있는 반도체 소자 패키지, 발광 소자 패키지 또는 광원 장치를 제공할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서로 이격되어 배치되는 제1 및 제2 프레임; 상기 제1 및 제2 프레임 사이에 배치되는 몸체; 및 상기 제1 및 제2 프레임 상에 배치되며, 반도체층, 상기 반도체층 상에 배치되는 제1 및 제2 전극을 포함하는 반도체 소자; 를 포함하고, 상기 제1 및 제2 프레임은 다수의 기공을 갖는 제1 금속층을 포함하며, 상기 제1 및 제2 프레임의 제1 금속층은 상기 제1 및 제2 전극과 중첩하는 각각의 영역에 형성되는 결합부를 포함할 수 있다.
실시 예에 의하면, 상기 결합부는 상기 전극의 면적보다 넓은 면적을 가질 수 있다.
실시 예에 의하면, 상기 제2금속층은 Cu, Au, Ag, Al 중 적어도 하나를 포함하며, 상기 전극은 Ti, Cr, Ni, Sn, In, Pd, Cu, Au, Ag 중 적어도 하나를 포함할 수 있다.
실시 예에 의하면, 상기 결합부는 AgxIny, CuxSny, AgxSny, AuxSny, CuxNiy, AlxSny 중 적어도 하나를 포함하며, 상기 x는 0<x<1이며, 상기 y=1-x의 관계를 가질 수 있다.
실시 예에 의하면, 상기 제2금속층은 상기 반도체 소자와 수직 방향으로 중첩되는 영역에 배치될 수 있다.
실시 예에 의하면, 상기 프레임은 서로 이격된 제1프레임과 제2프레임을 포함하며, 상기 제2금속층은 상기 제1 및 제2프레임의 제1금속층의 일부 영역 또는 전 영역 상에 배치될 수 있다.
실시 예에 의하면, 상기 제1 및 제2프레임과 결합되는 패키지 몸체를 포함하며, 상기 패키지 몸체의 캐비티의 바닥에는 상기 제1,2프레임의 제2금속층이 노출되며, 상기 반도체 소자의 전극은 상기 캐비티 내에서 상기 제1 및 제2프레임과 대응될 수 있다.
실시 예에 의하면, 상기 리세스의 바닥에 수지 재질의 반사부를 포함하며, 상기 반사부는 상기 반도체 소자와 상기 제1 및 제2프레임 위에 배치되며, 상기 반도체 소자는 발광 소자를 포함할 수 있다.
실시 예에 의하면, 상기 제2금속층은 상기 패키지 몸체와 중첩된 영역에 배치되며, 상기 패키지 몸체의 일부는 상기 제2금속층의 기공 내에 배치될 수 있다.
실시 예에 의하면, 상기 제2금속층은 내부에 개구부 및 오목한 홈 중 적어도 하나를 갖고 상기 개구부 및 오목한 홈 중 적어도 하나에 상기 몸체 또는 수지 재질의 반사부가 배치될 수 있다.
실시 예에 의하면, 상기 제2금속층은 상기 패키지 몸체의 측면으로 노출될 수 있다.
실시 예에 의하면, 상기 몸체는 오목한 리세스 또는 관통되는 개구부를 가지며, 상기 몸체와 상기 반도체 소자 사이에 접착제를 포함하며, 상기 접착제는 상기 리세스 또는 개구부에 배치될 수 있다.
실시 예에 따른 발광 소자 패키지를 갖는 광원 장치를 포함할 수 있다.
실시 예는 다공성 금속층 내에 결합부가 형성되므로 페이스트(paste)의 넘침에 따른 쇼트 문제를 방지할 수 있다.
실시 예는 플럭스(flux)에 의한 패키지 몸체의 변형을 방지할 수 있다.
실시 예는 발광 소자의 광 효율이 개선될 수 있다.
실시 예는 다공성 금속 금속층과 접합되는 결합부에 의해 저온에서 높은 강도를 갖고 발광 소자를 본딩시켜 줄 수 있다.
실시 예는 저온 본딩에 의해 패키지 몸체의 변형이나 변색을 줄여줄 수 있다.
실시 예에 따른 발광 소자를 저온의 결합부로 본딩시켜 줌으로써, 소자 패키지를 회로 기판 상에 재 본딩되는 과정에서 소자 패키지 내의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있다.
실시 예는 반도체 소자 패키지 또는 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
실시 예는 반도체 소자 패키지 또는 발광 소자 패키지를 갖는 모듈의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 소자 패키지의 평면도이다.
도 2는 도 1의 반도체 소자 패키지의 A-A측 단면도이다.
도 3은 도 2의 부분 확대도이다.
도 4는 도 1에서 반도체 소자가 제거된 예로서, 다공성 금속층을 나타낸 예이다.
도 5는 실시 예에 따른 프레임의 상세 구성을 나타낸 도면이다.
도 6은 실시 예에 따른 프레임의 상세 구성에서 베이스층의 다른 예이다.
도 7은 도 1의 반도체 소자 패키지에서 프레임의 제1변형 예이다.
도 8은 도 7의 프레임을 갖는 반도체 소자 패키지의 제1변형 예이다.
도 9는 도 7의 프레임을 갖는 반도체 소자 패키지의 제2변형 예이다.
도 10은 도 1의 소자 패키지에서 프레임의 제2변형 예이다.
도 11은 도 10의 프레임을 갖는 반도체 소자 패키지의 제3변형 예이다.
도 12는 도 10의 프레임을 갖는 반도체 소자 패키지의 제4변형 예이다.
도 13은 도 2의 반도체 소자 패키지에서 프레임을 변형한 제5변형 예이다.
도 14는 실시 예에 따른 반도체 소자 패키지의 제6변형 예이다.
도 15는 실시 예에 따른 반도체 소자 패키지의 제7변형 예이다.
도 16은 제2실시 예에 따른 반도체 소자 패키지의 측 단면도이다.
도 17은 도 16의 반도체 소자 패키지의 제1변형 예이다.
도 18은 도 2의 반도체 소자 패키지의 제8변형 예이다.
도 19는 도 2의 반도체 소자 패키지의 제9변형 예이다.
도 20은 제3실시 예에 따른 소자 패키지의 측 단면도이다.
도 21 내지 도 24는 실시 예에 따른 소자 패키지의 제조 과정을 설명한 도면이다.
도 25는 실시 예에 따른 프레임의 다공성 금속층의 제조 과정을 설명한 도면이다.
도 26은 도 2의 소자 패키지를 갖는 모듈의 측 단면도이다.
도 27은 실시 예에 따른 소자 패키지의 소자 예로서, 발광 소자의 평면도이다.
도 28은 도 27의 발광 소자의 B-B측 단면도이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 소자 패키지에 대해 상세히 설명하도록 한다. 상기 소자 패키지에서 소자는 반도체 소자로서, 자외선, 적외선 또는 가시광선의 광을 발광하는 발광소자이거나, 비 발광 소자이거나, 파장이나 열을 감지하는 센싱 소자이거나, 제너 다이오드와 같은 보호 소자일 수 있다. 이하에서는 소자의 예로서 발광 소자의 예로 설명하며, 소자가 적용된 패키지, 모듈 또는 광원 장치로 정의할 수 있다.
도 1은 제1실시 예에 따른 소자 패키지의 평면도이며, 도 2는 도 1의 소자 패키지의 A-A측 단면도이고, 도 3은 도 2의 부분 확대도이며, 도 4는 도 1에서 소자가 제거된 예로서, 다공성 금속층을 나타낸 예이고, 도 5는 실시 예에 따른 프레임의 상세 구성을 나타낸 도면이며, 도 6은 실시 예에 따른 프레임의 상세 구성에서 베이스층의 다른 예이다.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 소자 패키지(100)는, 프레임(121,131) 및 상기 프레임(121,131) 위에 소자(151)가 배치되며, 상기 프레임(121,131) 중 적어도 하나 또는 모두는 상기 소자(151)와 연결되는 결합부(141,143)를 포함할 수 있다. 상기 소자(151)는 발광 소자나 반도체 소자 또는 다른 센싱 또는 보호 소자를 포함할 수 있으며, 이하 설명의 편의를 위해 반도체 소자의 일 예로 설명하기로 한다.
상기 프레임(121,131)은 하나 또는 복수일 수 있으며, 전도성 재질일 수 있다. 상기 복수의 프레임(121,131)은 서로 이격된 제1 및 제2프레임(121,131)을 포함할 수 있다. 상기 복수의 프레임(121,131) 중 적어도 하나 또는 2개는 상기 반도체 소자(151)와 전기적으로 연결될 수 있다. 상기 제1 및 제2프레임(121,131)은 도 1에서 X 방향(X)으로 이격되어 배치되며, X,Y방향으로 캐비티(112)의 바닥 너비 및 바닥 길이보다 길게 배치될 수 있다.
상기 복수의 프레임(121,131)은 몸체(113)에 결합될 수 있다. 상기 몸체(113)은 제1 및 제2프레임(121,131) 사이에 배치될 수 있다. 패키지 몸체(110)는 상기 제1,2프레임(121,131)과 상기 몸체(113) 상에 배치될 수 있다. 상기 패키지 몸체(110)는 상기 몸체(113)를 포함하거나, 별도로 재질로 형성될 수 있다. 상기 몸체(113)는 상기 제1 및 제2 프레임(121,131) 사이에 배치되고, 상기 제1 및 제2 프레임(121,131)은 상기 몸체(113)를 통해 서로 절연될 수 있고, 물리적으로 서로 이격될 수 있다.
상기 몸체(113)는 수지 재질 또는 절연 재질일 수 있다. 상기 몸체(113)는 예컨대, 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 실리콘 몰딩 컴파운드(SMC), 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3) 등을 포함하는 그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 또한, 상기 몸체(113)는 에폭시 재질에 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다. 상기 몸체(113)는 반사성 수지 재질일 수 있다. 다른 예로서, 상기 몸체(113)는 투명 또는 비 투명 재질일 수 있다. 상기 몸체(113)는 세라믹 재질일 수 있다.
상기 패키지 몸체(110)는 상기 몸체(113)과 동일한 재질이거나, 다른 절연 재질일 수 있다. 상기 패키지 몸체(110)는 투명 또는 반사성 재질일 수 있다. 상기 패키지 몸체(110)는 상기 제1,2프레임(121,131)과 상기 몸체(113)를 포함할 수 있다.
상기 제1프레임(121)과 제2프레임(131)은 몸체(113)에 의해 서로 분리될 수 있다. 상기 몸체(113)는 상기 제1프레임(121) 및 제2프레임(131)이 전도성 재질이거나 전극인 경우, 전극 분리 부재로서, 절연 재질로 형성될 수 있다.
상기 제1프레임(121)은 상기 패키지 몸체(110)의 제1측면으로 연장되는 제1연장부(129)를 포함할 수 있으며, 상기 제1연장부(129)는 단일 개 또는 복수개로 돌출될 수 있다. 상기 패키지 몸체(110)의 제1측면의 반대측 면은 제2측면일 수 있다. 상기 제1프레임(121)은 상기 패키지 몸체(110)와 수직 방향으로 중첩되는 영역에 적어도 하나의 개구부 또는/홈을 구비하며, 상기 패키지 몸체(110)의 일부와 결합될 수 있다.
상기 제2프레임(131)은 상기 패키지 몸체(110)를 통해 상기 패키지 몸체(110)의 제2측면으로 연장되는 제2연장부(139)를 포함할 수 있으며, 상기 제2연장부(139)은 단일 개 또는 복수개로 돌출될 수 있다. 상기 제2프레임(131)은 상기 패키지 몸체(110)와 수직 방향으로 중첩되는 영역에 적어도 하나의 개구부 또는/홈을 구비하며, 상기 패키지 몸체(110)의 일부와 결합될 수 있다.
상기 패키지 몸체(110)는 캐비티(112)를 포함할 수 있다. 상기 캐비티(112)는 상기 패키지 몸체(110)의 상부가 개방될 수 있으며, 상기 제1프레임(121) 및 제2프레임(131)이 노출될 수 있다. 상기 캐비티(112)의 바닥에는 상기 프레임(121,131)이 노출될 수 있다. 상기 몸체(113)는 상기 캐비티(112)의 바닥에 노출될 수 있다. 상기 캐비티(112)의 측면(116)은 패키지(100)의 바닥면에 대해 경사진 면이거나 수직한 면이거나, 경사진 면과 수직한 면을 구비할 수 있다. 상기 캐비티(112)의 상면은 원 형상, 타원 형상 또는 다각형 형상을 포함할 수 있다. 또한, 상기 캐비티(112)의 제1 및 제2 방향의 길이는 상기 반도체 소자의 제1 및 제2 방향의 길이보다 클 수 있다. 여기서 상기 제2 방향은 상기 제1 프레임(121)에서 상기 제2 프레임(131)으로 향하는 제1방향에 대해 수직인 방향일 수 있다.
상기 프레임(121,131)은 전도성 재질일 수 있으며, 예컨데 금속 재질을 포함할 수 있다. 상기 프레임(121,131)은 다층으로 구성될 수 있다.
상기 제1 및 제2프레임(121,131) 중 적어도 하나의 위 또는 모두의 위에는 반도체 소자(151)가 배치될 수 있다. 상기 반도체 소자(151)는 제1 및 제2프레임(121,131)과 전기적으로 연결될 수 있다. 상기 반도체 소자(151)는 상기 제1 및 제2프레임(121,131)과 Z 방향으로 중첩될 수 있고, 상기 Z 방향은 상기 몸체(113)의 하면에서 상면으로 향하는 제3방향일 수 있다. 상기 반도체 소자(151)의 하부에는 전극(P5,P6)이 배치되며, 상기 전극(P5,P6)은 제1프레임(121)과 대응되는 제1전극(P5) 및 상기 제2프레임(131)과 대응되는 제2전극(P6)을 포함할 수 있다. 상기 반도체 소자(151)의 전극(P5,P6)은 상기 결합부(141,143)를 통해 제1프레임(121) 및 제2프레임(131)과 연결될 수 있고 전원을 공급받을 수 있다.
상기 반도체 소자(151)가 발광 소자인 경우, 상기 발광 소자는 II족과 VI족 원소의 화합물 반도체, 또는/및 III족과 V족 원소의 화합물 반도체로 형성될 수 있다. 예컨대 발광소자는 AlInGaN, InGaN, AlGaN, GaN, GaAs, InGaP, AllnGaP, InP, InGaAs와 같은 계열의 화합물 반도체를 이용하여 제조된 반도체 소자를 선택적으로 포함할 수 있다. 상기 발광 소자는, 적색, 녹색, 청색, 자외선, 백색, 적외선과 같은 광을 방출할 수 있다. 상기 발광 소자는 상기 프레임(121,131) 위 또는 캐비티(112) 내에 하나 또는 복수로 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 반도체 소자(151)는 하부에 전극(P5,P6)가 배치되며, 상기 전극(P5,P6)은 패드를 포함할 수 있다.
실시 예에 따른 상기 프레임(121,131)은 도 2와 같이, 다수의 기공(20)을 포함할 수 있다. 상기 다수의 기공(20)은 상기 프레임(121,131)의 상부에 형성되거나 부분적으로 형성될 수 있다. 또는 상기 다수의 기공(20)을 포함하는 박막과 상기 다수의 기공(20)을 포함하지 않는 박막이 결합될 수 있다. 상기 프레임(121,131)은 제1금속층(21) 및 상기 제1금속층(21) 상에 다수의 기공(20)을 갖는 제2금속층(23)을 포함할 수 있다. 상기 제2금속층(23)은 다공성의 층이거나, 다공성을 갖는 금속층이거나, 다공성의 전도층으로 정의될 수 있다.
상기 제1금속층(21)은 금속 예컨대, 백금(Pt), 티타늄(Ti), 니켈(Ni), 구리(Cu), 금(Au), 탄탈늄(Ta), 알루미늄(Al), 은(Ag) 중 적어도 하나를 포함할 수 있으며, 단층이거나 서로 다른 금속 층을 갖는 다층으로 형성될 수 있다. 상기 제1금속층(21)은 도 5와 같이, 베이스층(21A), 상기 베이스층(21A) 상에 접착층(21B), 상기 접착층(21B) 상에 보호층(21C)을 포함할 수 있다. 상기 베이스층(21A)은 Cu와 같은 금속을 포함하며, 220㎛ 이하로 제공될 수 있으며, 예컨대 180㎛ 내지 220㎛의 범위로 제공될 수 있어, 열 전도성 및 전기 전도성을 개선시켜 줄 수 있다. 상기 베이스층(21A)의 두께가 너무 얇을 경우, 패키지 몸체(110)와의 사출 성형시 휘어지거나 크랙이 발생될 수 있고 방열 특성이 저하될 수 있다. 상기 제1금속층(21)은 리드 전극 또는 리드 프레임일 수 있다. 상기 제1,2금속층(21,23)을 갖는 프레임(121,131)은 리드 전극 또는 리드 프레임일 수 있다. 상기 제1,2금속층(21,23)은 하나의 프레임으로 정의하여 설명하였으나, 예시적으로 제1금속층(21)은 리드 프레임으로, 제2금속층(23)은 다공성의 금속층으로 구분될 수 있다.
상기 접착층(21B)은 상기 보호층(21C)의 형성을 위해 베이스층(21A)에 접착되며, 예컨대, Ni, Ti, Cr, Pd 중 적어도 하나를 포함할 수 있다. 상기 보호층(21C)은 외부 표면이 산화되는 것을 방지하기 위한 층일 수 있으며, 예컨대 Ag, Au 등으로 형성될 수 있다. 상기 보호층(21C) 및 접착층(21B)은 100nm 내지 500nm의 범위로 형성되어, 접착력 및 표면 보호를 수행할 수 있다.
상기 제2금속층(23)은 상기 제1금속층(21)의 보호층(21C)에 접착되거나 본딩될 수 있다. 상기 제2금속층(23)은 상기 제1금속층(21)과 전기적으로 연결되며, 금속간 접합이거나 일체로 접착될 수 있다. 상기 제2금속층(23)은 Cu, Au, Ag, Al 중 적어도 하나를 포함하거나 상기 금속 중 적어도 하나를 갖는 합금을 포함할 수 있다.
도 6과 같이, 상기 제1금속층(21)은 베이스층(21A) 및 접착층(21B)이 형성될 수 있고, 도 5의 접착층이 제거된 구조이다. 상기 제2금속층(23)은 상기 제1금속층(21)의 접착층(21B)에 접착되거나 본딩될 수 있다.
상기 프레임(121,131)의 제2금속층(23)은 상기 프레임(121,131)의 상면 전체에 형성되거나, 일부 영역에 형성될 수 있다. 상기 제2금속층(23)은 상기 제1금속층(21) 상에 적층되는 구조이므로, 상기 제1금속층(21)의 상면 전체에 적층되거나, 부분 영역에 적층될 수 있다. 예를 들면, 도 7과 같이 제2금속층(23A)은 캐비티(112) 바닥에 배치되고 상기 패키지 몸체(110)의 외측 영역에는 제공되지 않을 수 있다. 이 경우 패키지 몸체(110)와 프레임(121,131) 간의 접착 력이 개선될 수 있고 상기 제2금속층(23A)을 보호할 수 있다. 상기 제2금속층(23A)는 몸체(113)와 접촉될 수 있어, 몸체(113)의 접착면적을 증가시켜 줄 수 있다.
도 10과 같이, 상기 제2금속층(23C)은 반도체 소자(151) 예컨대, 발광 소자나 반도체 소자가 배치되는 영역과 중첩되는 영역에 배치될 수 있고, 그 외의 캐비티(112) 바닥에는 제1금속층(21)이 노출되거나, 몸체(113)의 재질로 형성하거나 다른 재질로 형성할 수 있다. 이 경우 상기 제2금속층(23C)은 상기 제1,2프레임(121,131)의 제1금속층(21)의 일부 영역에 배치되어고 캐비티(112)의 에지로부터 이격될 수 있어, 제2금속층(23C)을 보호할 수 있고 캐비티(112) 내에서 광 손실을 줄여줄 수 있다.
상기 제1,2프레임(121,131)에는 하나 또는 복수의 개구부 또는/및 홈이 형성될 수 있으며, 상기 개구부 또는/및 홈으로 상기 몸체(113)나 패키지 몸체(110)가 결합될 수 있다. 이러한 개구부 또는/홈을 이용하여 프레임(121,131)을 지지할 수 있고 패키지 몸체(110) 바닥에 배치된 프레임(121,131)과의 결합을 강화시켜 줄 수 있다.
상기 프레임(121,131) 상에 배치된 제2금속층(23)에는 도 3 및 도 4와 같이, 다수의 기공(20)이 형성될 수 있다. 상기 기공(20)은 1nm 이상의 직경 또는 너비를 가질 수 있으며, 예컨대 1nm 내지 500nm의 범위를 포함할 수 있다. 상기 기공(20)의 사이즈는 불균일한 크기이거나 균일한 크기일 수 있다. 상기의 기공(20)은 서로 연결될 수 있어, 상기 제2금속층(23)은 그물(net, mesh) 형태의 입체 형상으로 형성될 수 있다. 상기 제2금속층(23)의 두께는 상기 제1금속층(21)과 동일한 두께이거나 더 작은 두께일 수 있다. 상기 제2금속층(23)의 두께는 상기 프레임(121,131) 두께의 1/2 내지 1/6의 범위일 수 있으며, 이러한 두께 범위에서 결합부(141,143)와 결합될 수 있다. 상기 다공성의 제2금속층(23)은 열 전도 및 전기 전도 특성이 제1금속층(21)에 비해 낮기 때문에 상기 제1금속층(21)의 두께 이하로 제공하여, 프레임(121,131)의 열 전도 및 전기 전도 특성이 저하되는 것을 최소화할 수 있다.
상기 프레임(121,131)의 기공(20)에는 상기 결합부(141,143)가 배치될 수 있다. 상기 결합부(141,143)는 반도체 소자(151)와 프레임(121,131) 사이를 본딩시켜 주어 전기적으로 연결시켜 줄 수 있다. 상기 결합부(141,143)는 상기 반도체 소자(151)가 포함하는 금속 물질이 상기 제2금속층(23)으로 확산되어 형성될 수 있다. 예를 들어 상기 제2금속층(23)으로 확산되는 물질이 Sn이고 상기 제2금속층(23)을 구성하는 물질이 Au, Ag, Cu, Al 등의 물질일 경우, 상기 제2금속층(23)의 상면에 가까운 영역에 AgSn, AuSn, CuSn 등의 물질로 구성되는 결합부(141,143)가 형성될 수 있다. 따라서, 상기 결합부(141,143)는 상기 제2금속층(23)과 상기 반도체 소자(151)의 전극(P5,P6) 사이에 형성될 수 있고, 제2 금속층(23)의 상면에 가깝게 배치될 수 있다. 상기 결합부(141,143)는 금속간 화합물(IMC: intermetallic compound)층이거나 금속간 화합물 영역으로 정의될 수 있다. 상기 결합부(141,143)의 용융점은 상기 반도체 소자 패키지(100)가 도 26의 회로 기판(201) 또는 다른 지지 부재 상에 배치하는 공정에서 사용되는 열의 온도보다 높기 때문에 상기 반도체 소자 패키지(100)가 도 26의 회로 기판(201) 또는 다른 지지 부재 상에 배치하는 공정 중에 상기 반도체 소자 패키지(100)와 상기 반도체 소자(151) 간 리멜팅(re-melting) 발생을 방지할 수 있다.
상기 결합부(141,143)는 상기 프레임(121,131)을 구성하는 금속 중 적어도 하나를 포함할 수 있다. 상기 결합부(141,143)는 상기 프레임(121,131)의 제2금속층(23)을 구성하는 금속 중 적어도 하나를 포함할 수 있다. 상기 결합부(141,143)는 반도체 소자(151)의 전극(P5,P6)을 구성하는 금속 중 적어도 하나를 포함할 수 있다. 상기 결합부(141,143)는 상기 반도체 소자(151)의 전극(P5,P6)을 구성하는 금속 중 적어도 하나와 상기 제2금속층(23)을 구성하는 금속 중 적어도 하나를 갖는 화합물일 수 있다. 상기 결합부(141,143)는 상기 제2금속층(23)을 구성하는 금속 중 적어도 하나와 다른 금속과의 화합물일 수 있다.
상기 반도체 소자(151)의 전극(P5,P6)은 Ti, Cr, Ni, Sn, In, Pd, Cu, Ag 중 적어도 하나를 포함하며, 단층 또는 다층일 수 있다. 상기 반도체 소자(151)의 전극(P5,P6)은 하층부터 Ag/Sn, Cu/Sn, Ag/In, Cu/In, 또는 Cu/Ni의 적층 구조를 포함할 수 있다.
상기 결합부(141,143)를 이루는 제1금속은 Ag, Cu, Au, Cu, Al 중 적어도 하나이고, 제2금속은 Sn, In, Ni 중 적어도 하나를 포함할 수 있다. 상기 결합부(141,143)는 Ag-In계 화합물, Cu-Sn계 화합물, Ag-Sn계 화합물, Au-Sn계 화합물, Cu-Ni계 화합물 중 어느 하나를 포함할 수 있다. 상기 결합부(141,143)는 예컨대, AgxIny, CuxSny, AgxSny, AuxSny, CuxNiy, AlxSny중 적어도 하나를 포함하며, 상기 x는 0<x<1이며, 상기 y=1-x의 관계를 가질 수 있다. 상기 결합부(141,143)에서 제1금속이 Ag, Cu, Au, Cu, Al 중 적어도 하나이고, 제2금속이 Sn, In, Ni 중 적어도 하나인 경우, 상기 제1금속이 너무 많을 경우 결합부(141,143)를 형성하기 위한 온도가 높아지기 때문에 상기 반도체 소자(151)와 반도체 소자 패키지(100) 간의 결합부(141,143)를 구성하기 어려울 수 있으나, 상기 결합부(141,143)의 용융점이 더 높아져 상기 반도체 소자(151)와 반도체 소자 패키지(151) 간의 리멜팅 문제가 줄어들 수 있고, 상기 제2금속이 너무 많을 경우 상기 결합부(141,143)를 형성하기 위한 온도가 낮아지기 때문에 상기 반도체 소자(151)와 상기 반도체 소자 패키지(100) 간의 결합부(141,143)를 구성하기는 쉬울 수 있으나 상기 결합부(141,143)의 용융점이 낮아지기 때문에 상기 반도체 소자(151)와 반도체 소자 패키지(100) 간의 리멜팅 문제가 커질 수 있다. 이러한 제1,2금속의 질량 퍼센트는 접착력이나 리멜팅을 고려하여 조절할 수 있다.
여기서, 상기 결합부(141,143)를 위한 저온 본딩은 예컨대, 250℃ 이하의 온도에서 본딩될 수 있다. 예로서, 비교 예의 솔더 페이스트에 의한 본딩 공정이 280℃ 내지 320℃에서 진행되어 반도체 소자 패키지(100)의 리플로우 공정에서 리멜팅되는 문제가 발생될 수 있다. 즉, 상기 결합부(141,143)의 용융점은 상기 반도체 소자 패키지(100)가 도 26의 회로 기판(201) 또는 다른 지지 부재 상에 배치하는 공정에서 사용되는 열의 온도보다 높기 때문에 상기 반도체 소자 패키지(100)가 도 26의 회로 기판(201) 또는 다른 지지 부재 상에 배치하는 공정 중에 상기 반도체 소자 패키지(100)와 상기 반도체 소자 간 리멜팅(re-melting) 발생을 방지할 수 있다.
상기 프레임(121,131)의 제2금속층(23)이 다수의 기공(20)을 갖게 되므로, 상기 패키지 몸체(110)와 몸체(113)가 사출성형되는 재질인 경우, 도 2와 같이 상기 패키지 몸체(110)의 일부가 상기 기공(20)에 채워질 수 있다. 상기 프레임(121,131)의 제2금속층(23)이 상기 패키지 몸체(110)와 수직 방향으로 중첩된 영역에서 서로 접촉되므로, 상기 패키지 몸체(110)의 일부가 상기 기공(20) 내에 배치될 수 있다. 즉, 상기 패키지 몸체(110)의 하부는 상기 제2금속층(23)의 상면보다 낮게 배치될 수 있다.
몰딩부(181)는 상기 캐비티(112) 내에 배치될 수 있다. 상기 몰딩부(181)는 투명한 수지 재질을 포함할 수 있다. 상기 몰딩부(181)는 투명한 실리콘 또는 에폭시와 같은 재질을 포함할 수 있다. 상기 몰딩부(181)는 상기 반도체 소자(151)를 덮을 수 있다. 상기 몰딩부(181)는 반도체 소자(151)로부터 방출된 광을 투과시켜 줄 수 있다. 상기 몰딩부(181)는 단층 또는 다층으로 배치될 수 있으며, 다층인 경우 상기 몰딩부(181)의 상면 방향으로 갈수록 굴절률이 낮은 수지 물질이 배치될 수 있다. 상기 패키지 몸체(110)과 상기 캐비티(112)는 제거될 수 있으며, 이 경우 상기 몰딩부(181)는 상기 반도체 소자(151)와 몸체(113)를 덮는 형태로 제공될 수 있다.
상기 몰딩부(181)는 내부에 형광체를 포함할 수 있다. 상기 형광체는 적색, 녹색, 및 황색, 청색 형광체 중 적어도 하나를 포함할 수 있다. 상기 몰딩부(181)의 상면은 수평한 평면이거나, 오목한 곡면 또는 볼록한 곡면 중 적어도 하나를 포함할 수 있다. 상기 몰딩부(181) 상에는 광학 렌즈(미도시)가 배치될 수 있으며, 상기 광학 렌즈는 상기 몰딩부(181)를 통해 방출된 광의 지향 특성을 조절할 수 있다. 상기 몰딩부(181)를 통해 방출되는 광은 적색, 녹색, 황색, 청색, 백색과 같은 가시광선이거나 적외선일 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩부(181)는 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 프레임(121,131)의 제2금속층(23)의 기공(20)에는 상기 캐비티(112)를 덮는 몰딩부(181)가 접촉되거나, 다른 수지 재질이 접촉될 수 있다. 상기 캐비티(112)에 채워지는 몰딩부(181)나 다른 수지 재질은 액상의 상태로 채워지므로, 상기 기공(20)에 채워질 수 있다. 즉, 상기 몰딩부(181)나 수지 재질의 하부는 상기 제2금속층(23)의 상면보다 낮게 배치될 수 있다.
도 3과 같이, 반도체 소자(151)의 전극(P5,P6)의 바닥 너비(B1) 또는 면적은 상기 금속간 화하물층의 바닥 너비(B2) 또는 면적보다 작을 수 있다. 이러한 반도체 소자(151)의 전극(P5,P6)보다 넓은 너비 또는 면적을 제공하는 결합부(141,143)에 의해 접촉 면적이 증가될 수 있어, 반도체 소자(151)의 전극(P5,P6)과 프레임(121,131)을 효과적으로 연결시켜 줄 수 있다.
도 2 및 도 4와 같이, 상기 프레임(121,131)의 제2금속층(23)은 상기 프레임(121,131)의 연장부(129,139) 상에 더 배치될 수 있다. 이러한 경우, 반도체 소자 패키지(100)를 본딩할 때, 본딩 물질과의 접착력이 개선될 수 있다.
도 7 및 도 8을 참조하여, 반도체 소자 패키지의 제1변형 예를 설명하면, 제1프레임(121)의 연장부(129,139)에는 제2금속층(23)이 제거되고, 제2프레임(131)의 연장부(139)에는 제2금속층(23)이 제거될 수 있다.
상기 프레임(121,131)의 제2금속층(23A)은 상기 캐비티(112)와 수직 방향으로 중첩된 프레임(121,131) 예컨대, 제1금속층(21) 상에 배치될 수 있다. 이에 따라 다공성의 제2금속층(23A)이 캐비티(112) 바닥에 배치되고 패키지 몸체(110)와 중첩되지 않거나 외부에 노출되지 않게 되므로, 상기 제2금속층(23A)을 보호할 수 있고 습기의 침투를 방지할 수 있고, 패키지 몸체(110)와 프레임(121,131)의 결합을 강화시켜 줄 수 있다. 또한 제2금속층(23A) 내에 결합부(141,143)가 저온 본딩되어, 반도체 소자(151)의 전극(P5,P6)과 프레임(121,131)을 연결시켜 주므로, 리멜팅 문제를 해결할 수 있다.
상기 제2금속층(23A)의 상기 캐비티(112)의 바닥 너비보다 작은 너비로 배치되고 상기 캐비티(112)의 측면과 접촉될 수 있다. 이에 따라 상기 캐비티(112)의 측면 일부가 상기 제2금속층(23A)의 기공에 배치될 수 있어, 제2금속층(23A)의 들뜸을 억제할 수 있다.
도 7 및 도 9를 참조하면, 상기 제1,2프레임(121,131)의 제2금속층(23A)의 일부는 상기 패키지 몸체(110)와 수직 방향으로 중첩될 수 있다. 상기 제1,2프레임(121,131)의 제2금속층(23A)의 양끝단 사이의 거리는 상기 캐비티(112)의 바닥 너비(D2)보다 넓게 배치될 수 있다. 상기 제2금속층(23A)의 너비(D3)는 제1,2프레임(121,131)의 너비(D4)보다 작을 수 있다. 이러한 제2금속층(23A)이 상기 패키지 몸체(110) 내에서 상기 패키지 몸체(110)와 제1금속층(21) 사이에 배치되므로, 패키지 몸체(110)와의 결합력이 강화될 수 있다. 상기 제2금속층(23A)은 프레임(121,131)과 별도로 정의될 수 있으며, 이 경우 상기 프레임(121,131)은 도 5 및 도 6의 제1금속층(21)일 수 있다.
도 10 및 도 11을 참조하면, 제1금속층(21)은 반도체 소자(151)와 수직 방향으로 오버랩되는 영역에 배치될 수 있어, 반도체 소자(151)의 광 손실을 줄여줄 수 있다. 상기 제1,2프레임(121,131)의 제2금속층(23C)의 상면 면적은 상기 반도체 소자(151)의 하면 면적보다 작을 수 있고, 측면 광의 반사 효율의 저하를 방지할 수 있다. 상기 제2금속층(23C)은 상기 반도체 소자(151)의 전극(P5,P6) 하부 및 그 주변에 배치될 수 있어, 결합부(141,143)의 형성 영역을 제공할 수 있다.
상기 캐비티(112)의 바닥에는 패키지 몸체(110)의 일부(115)가 연장되어, 상기 제2금속층(23C)의 측면과 접촉될 수 있다. 상기 제2금속층(23C)은 프레임(121,131)과 별도로 정의될 수 있으며, 이 경우 상기 프레임(121,131)은 도 5 및 도 6의 제1금속층(21)일 수 있다.
도 10 및 도 12를 참조하면, 프레임(121,131)은 돌출부(27,37)를 가질 수 있으며, 상기 돌출부(27,37)는 단차된 부분으로서, 상기 반도체 소자(151)와 대응되는 부분이 돌출될 수 있다. 상기 프레임(121,131)의 돌출부(27,37) 상에는 다공성의 제2금속층(23C)이 배치될 수 있다. 상기 제2금속층(23C)은 프레임(121,131)과 별도로 정의될 수 있으며, 이 경우 상기 프레임(121,131)은 도 5 및 도 6의 제1금속층(21)일 수 있다.
상기 돌출부(27,37)의 외측에는 단차진 리세스 영역(R3)가 배치될 수 있어, 상기 패키지 몸체(110)의 일부(115)가 배치될 수 있다. 상기 패키지 몸체(110)의 일부(115)는 캐비티(112) 바닥으로 연장되어, 상기 프레임(121,131)의 돌출부(27,37)를 감싸게 된다. 이 경우, 상기 다공성의 제2금속층(23C)은 상기 캐비티(112)의 바닥보다 높은 위치에 배치되어, 반도체 소자(151)의 전극(P5,P6)과 연결될 수 있다.
상기 프레임(121,131)의 연장부(128,138)는 절곡되어 상기 패키지 몸체(110)의 바닥으로부터 이격될 수 있으며, 상기 패키지 몸체(110)의 측면에 노출되거나 돌출될 수 있다.
도 13을 참조하면, 프레임(121,131)은 볼록부(R4,R5)를 구비하며, 상기 볼록부(R4,R5)는 상부가 평면이고 둘레가 곡면을 갖는 형상을 포함할 수 있다. 상기 볼록부(R4,R5) 상에는 다공성의 제2금속층(23C)이 배치되며, 상기 다공성의 제2금속층(23C)에는 결합부(141,143)가 형성되어, 상기 반도체 소자(151)의 전극(P5,P6)과 프레임(121,131)을 연결시켜 줄 수 있다. 상기 볼록부(R4,R5)는 하부가 오목한 함몰 영역을 가질 수 있다. 상기 제2금속층(23C)은 반도체 소자(151)과 수직 방향으로 중첩된 영역 아래에 배치되고, 그 외의 영역에는 제1금속층(21)이 노출될 수 있다.
도 14를 참조하면, 프레임(121,131) 중 적어도 하나에는 개구부(R1,R2)가 배치되며, 상기 개구부(R1,R2)는 제1금속층(21)의 개구부(R2)와 제2금속층(23)의 개구부(R1)의 사이즈가 다를 수 있다. 예컨대, 제2금속층(23)의 개구부(R1)의 사이즈가 제1금속층(21)의 개구부(R1)의 사이즈보다 클 수 있다. 이는 제2금속층(21)의 휨을 방지하기 위해, 제1금속층(21)의 개구부(R1) 상에 제2금속층(23)이 노출되는 것을 차단하여, 제2금속층(23)을 보호할 수 있다. 상기 프레임(121,131)의 개구부(R1,R2)들은 상기 패키지 몸체(110)와 수직 방향으로 오버랩되는 영역에 배치되어, 패키지 몸체(110)의 일부가 상기 개구부(R1,R2)를 통해 돌출될 수 있다.
도 15를 참조하면, 프레임(121,131) 중 적어도 하나에는 제2금속층(23) 상에 홈(C1,C2)을 배치하고, 상기 홈(C1,C2)의 깊이는 상기 제2금속층(23)의 두께보다 작은 깊이를 가질 수 있다. 상기 홈(C1,C2)은 상기 반도체 소자(151)의 길이 또는 너비보다는 길게 배치될 수 있고, 그 폭은 상기 전극(P5,P6)의 폭의 30% 이상 예컨대, 30% 내지 70%의 범위일 있다. 상기 홈(C1,C2)에는 수지 재질의 반사부(163)가 배치될 수 있으며, 상기 반사부(163)는 상기 반도체 소자(151)의 측 방향으로 방출되는 광을 반사시켜 줄 수 있다.
상기 반사부(118)는 수지 재질로서, 예컨대 에폭시(epoxy) 계열의 물질, 실리콘(silicone) 계열의 물질, 에폭시 계열의 물질과 실리콘 계열의 물질을 포함하는 하이브리드(hybrid) 물질 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 반사부(118)는 예로서 Al2O3, SiO2, TiO2 와 같은 고 굴절율의 필러를 포함하는 수지이거나, 화이트 실리콘(white silicone)을 포함할 수 있다. 상기 반사부(118)는 제2금속층(23)의 기공 내에 배치되어, 결합될 수 있다.
도 16을 참조하면, 프레임(121,131) 중 적어도 하나의 제2금속층(23)은 개구부(C3)를 가지며, 상기 개구부(C3)는 제1금속층(21)이 노출될 수 있다. 상기 제2금속층(23)의 개구부(C3)는 캐비티(112)와 수직 방향으로 중첩될 수 있다. 상기 개구부(C3)는 반도체 소자(151)와 수직 방향으로 중첩될 수 있다. 상기 개구부(C3)는 상기 반도체 소자(151)의 전극(P5,P6)과는 수직 방향으로 중첩되지 않는 외측 영역에 배치될 수 있다. 제1,2프레임(121,131)의 제2금속층(23)의 개구부(C3)는 서로 분리되거나, 분리부 상에서 서로 연결될 수 있다.
상기 개구부(C3)에는 수지 재질의 반사부(163)가 배치될 수 있으며, 상기 반사부(163)는 상기 반도체 소자(151)의 측 방향으로 방출되는 광을 반사시켜 줄 수 있다. 상기 제1,2프레임(121,131)의 개구부(C3)에 배치된 상기 반사부(163)는 서로 연결될 수 있다. 즉, 몸체(113) 상에도 상기 반사부(163)가 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2금속층(23) 및 그 기공은 상기 수지 재질의 반사부(163)와 접촉될 수 있다.
상기 반사부(163)는 수지 재질로서, 예컨대 에폭시(epoxy) 계열의 물질, 실리콘(silicone) 계열의 물질, 에폭시 계열의 물질과 실리콘 계열의 물질을 포함하는 하이브리드(hybrid) 물질 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 반사부(163)는 예로서 Al2O3, SiO2, TiO2 와 같은 고 굴절율의 필러를 포함하는 수지이거나, 화이트 실리콘(white silicone)을 포함할 수 있다. 상기 반사부(163)는 제2금속층(23)의 기공 내에 배치되어, 결합될 수 있다.
실시 예는 캐비티(112)의 바닥에서 상기 반도체 소자(151)의 하부 둘레에 반사부(163)를 배치함으로써, 광 반사 효율을 개선시켜 줄 수 있고, 상기 캐비티(112) 바닥에서 전극(P5,P6) 및 그 주변에 제2금속층(23)을 배치하여 결합부(141,143)에 의한 저온 본딩을 통해 반도체 소자(151)와 프레임(121,131)을 연결시켜 주고, 리멜팅을 방지할 수 있다.
도 17을 참조하면, 프레임(121,131)의 제2금속층(23F)은 캐비티(112)의 바닥에 배치되며, 상기 제1금속층(21)은 단차 구조를 갖고 상기 제2금속층(23F)이 배치된 영역은 얇은 두께를 갖고 상기 패키지 몸체(110)와 중첩된 영역은 두꺼운 두께로 제공될 수 있다. 상기 패키지 몸체(110) 내에서 제1금속층(21)의 상면은 상기 제2금속층(23F)의 상면과 같은 평면 상에 배치될 수 있다. 이에 따라 패키지 몸체(110) 내에서의 접착 면적을 증가시키고 방열 효율의 저하를 방지할 수 있다.
상기 제2금속층(23F) 상의 결합부(141,143)에 의해 전극(P5,P6)과 프레임(121,131)을 연결시킨 후, 상기 캐비티(112)의 바닥에 수지 재질의 반사부(163)를 배치할 수 있다. 상기 반사부(163)는 상기 캐비티(112)의 바닥 전체에 배치될 수 있고, 상기 반도체 소자(151)의 하면에 접촉될 수 있다. 상기 반사부(163)는 상기 제2금속층(23F)의 기공에 배치될 수 있고 상기 반도체 소자(151)의 측면 일부에 접촉될 수 있다. 이러한 반사부(163)에 의해 캐비티(112)의 바닥에서의 광 반사 효율을 개선시키고 제2금속층(23F)에 의한 광 손실을 줄여줄 수 있다.
도 18은 도 2의 반도체 소자 패키지의 다른 예이며, 상기에 개시된 실시 예나 변형 예들의 구성은 선택적으로 적용될 수 있다.
도 18을 참조하면, 반도체 소자 패키지에서 캐비티(112)의 바닥에 배치된 몸체(113)는 패키지 몸체(110)와 동일한 재질이거나 다른 재질로 형성될 수 있다. 상기 몸체(113)에는 Z 방향으로 관통되는 개구부(113A)가 형성될 수 있다. 상기 개구부(113A)의 제2방향(도 1의 Y 방향)의 길이는 상기 반도체 소자(151)의 제2방향의 길이와 같거나 작을 수 있다. 상기 제2방향은 도 1에서 Y 방향일 수 있다. 상기 몸체(113)의 홀(113A)이 상기 반도체 소자(151)의 전극(P5,P6)들 사이에 수직 방향으로 중첩되게 배치될 수 있다. 상기 개구부(113A)의 너비(도 1의 X 방향)은 상기 몸체(113)의 너비보다 작을 수 있으며, 예컨대, 1/2 내지 1/5의 범위일 수 있으며, 이러한 범위보다 작은 경우 몸체(113)의 강성이 저하될 수 있고 상기 범위보다 큰 경우 방열 효과가 미미할 수 있다.
상기 반도체 소자(151)와 상기 몸체(113) 사이에는 접착제(164)가 배치될 수 있다. 상기 접착제(164)는 반도체 소자(151)과 상기 몸체(113) 사이에 접착될 수 있으며, 일부는 상기 전극(P5,P6)에 접촉될 수 있다. 상기 접착제(164)는 상기 몸체(113)의 개구부(113A)에 배치되어, 상기 패키지 몸체(110)의 바닥 또는 몸체(113)의 바닥으로 노출될 수 있다. 상기 접착제(164)는 반사성 수지 부재이거나, 방열성 수지 부재일 수 있다.
상기 접착제(164)는 예컨대 에폭시(epoxy) 계열의 물질, 실리콘(silicone) 계열의 물질, 에폭시 계열의 물질과 실리콘 계열의 물질을 포함하는 하이브리드(hybrid) 물질 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 접착제(164)는 실리콘 재질 내에 필러 예컨대, Al2O3, SiO2, TiO2 와 같은 세라믹 재질이거나, 열 전도성 필러를 포함할 수 있다. 상기 접착제(164)는 화이트 실리콘(white silicone)을 포함할 수 있다. 상기 접착제(164)는 상기 반도체 소자(151)과 접촉되어, 방열 경로로 사용될 수 있다. 또한 상기 접착제(164)는 상기 반도체 소자(151)를 지지하는 부재로 사용될 수 있다.
상기 개구부(113A)는 상기 반도체 소자(151) 하부에 일종의 언더필(under fill) 공정이 수행될 수 있는 적정 공간을 제공할 수 있다. 여기서, 상기 언더필(Under fill) 공정은 반도체 소자(151)를 패키지 몸체(110)에 실장한 후 상기 접착제(164)를 상기 반도체 소자(151) 하부에 배치하는 공정일 수 있고, 상기 반도체 소자(151)를 패키지 몸체(151)에 실장하는 공정에서 상기 접착제(164)를 통해 실장하기 위해 상기 접착제(164)를 상기 개구부(113A)에 배치 후 상기 반도체 소자(151)를 배치하는 공정일 수 있다.
도 19는 실시 예에 따른 반도체 소자 패키지의 제3실시 예로서, 상기에 개시된 구성은 본 실시 예에 선택적으로 적용될 수 있다.
도 19를 참조하면, 상기 몸체(113)는 리세스(113B)를 가질 수 있다. 상기 리세스(118B)는 상기 반도체 소자(151)과 중첩된 영역에 배치될 수 있다. 상기 리세스(113B)는 상기 몸체(113)의 상면으로부터 소정 깊이 예컨대, 상기 몸체(113)의 두께보다 작은 깊이로 형성될 수 있다. 상리 리세스(113B)의 깊이는 몸체(113)과 상기 반도체 소자(151) 사이에 배치되는 접착제(164)의 접착력을 고려하여 결정될 수 있다. 상기 접착제(164)는 반도체 소자(151)의 전극(P5,P6)와 접촉될 수 있다.
상기 리세스(113B)의 깊이는 상기 몸체(113)의 안정적인 강도를 고려하거나 및/또는 상기 반도체 소자(151)에서 방출되는 열에 의해 상기 반도체 소자 패키지(100)에 크랙(crack)이 발생하지 않도록 결정될 수 있다. 상기 리세스(113B)는 상기 반도체 소자(151) 하부에 일종의 언더필(under fill) 공정이 수행될 수 있는 적정 공간을 제공할 수 있다. 여기서, 상기 언더필(Under fill) 공정은 반도체 소자(151)를 패키지 몸체(110)에 실장한 후 상기 접착제(164)를 상기 반도체 소자(151) 하부에 배치하는 공정일 수 있고, 상기 반도체 소자(151)를 패키지 몸체(151)에 실장하는 공정에서 상기 접착제(164)를 통해 실장하기 위해 상기 접착제(164)를 상기 리세스(113B)에 배치 후 상기 반도체 소자(151)를 배치하는 공정일 수 있다.
상기 접착제(164)는 예컨대, 에폭시(epoxy) 계열의 물질, 실리콘(silicone) 계열의 물질, 에폭시 계열의 물질과 실리콘 계열의 물질을 포함하는 하이브리드(hybrid) 물질 중에서 적어도 하나를 포함할 수 있다. 또한 예로서, 상기 접착제(164)가 반사 기능을 포함하는 경우 상기 접착제는 화이트 실리콘(white silicone)을 포함할 수 있다. 광 확산 기능, 방열 기능을 수행할 수 있다. 상기 접착제(164)는 는 실리콘 재질 내에 필러 예컨대, Al2O3, SiO2, TiO2 와 같은 세라믹 재질이거나, 열 전도성 필러를 포함할 수 있다.
도 20을 참조하면, 프레임(121,131)은 제1금속층(21)의 상부에 다수의 기공을 갖는 제2금속층(23), 및 상기 제1금속층(21)의 하부에 다수의 기공을 갖는 제3금속층(25)을 포함할 수 있다. 상기 제2 및 제3금속층(23,25)은 상기의 실시 예의 구성 및 설명을 참조하기로 하며, 상기에 기재된 변형 예들을 선택적으로 적용할 수 있다. 예컨대, 상기 제2,3금속층(23,25)은 개구부를 갖거나, 오목한 홈을 갖거나, 2분할 이상으로 분리된 구조로 제공될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제3금속층(25)은 회로 기판과의 본딩 시 솔더의 젖음을 개선시켜 주어, 반도체 소자 패키지(100)의 프레임(121,131)과 회로 기판 사이의 접착제의 접착 면적을 증가시켜 줄 수 있다.
도 21내지 도 23은 실시 예에 따른 반도체 소자 패키지의 제조 방법으로서, 도 21과 같이, 반도체 소자 패키지의 패키지 몸체(110)에 제1,2금속층(21,23)을 갖는 프레임(121,131)이 결합되면, 상기 캐비티(112)의 바닥에 반도체 소자(151)를 탑재할 영역에 접착제(191)를 배치한다. 상기 접착제(191)는 플럭스 재질일 수 있다. 도 22와 같이, 반도체 소자(151)를 상기 접착제(191)에 프리 본딩한 후, 위치를 고정시켜 준다. 여기서, 상기 접착제(191)를 제거할 수 있으며, 이 경우 프리 본딩을 통해 상기 반도체 소자(151)의 전극(P5,P6)을 제2금속층(23)에 본딩시켜 위치 고정할 수 있다.
도 23과 같이, 리플로우 공정을 통해 상기 반도체 소자(151)의 전극(P5,P6)과 상기 제2금속층(23)의 접합에 의해 결합부(141,143)를 형성시켜 준다. 상기 결합부(141,143)는 상기의 설명을 참조하기로 하며, 상기 리플로우 공정시의 온도는 250도 이하이다. 이때 상기 결합부(141,143)의 형성시 상기 제2금속층(23)의 기공 일부는 형태가 변형되거나, 상기 결합부(141,143)가 상기 기공에 채워질 수 있다.
도 24와 같이, 상기 반도체 소자(151)가 프레임(121,131)에 본딩되면, 몰딩부(181)를 채워 상기 반도체 소자(151)를 덮게 된다. 상기 몰딩부(181)의 상세한 구성은 개시된 설명을 참조하기로 한다. 이러한 반도체 소자 패키지가 완성되면, 회로 기판 상에 배열한 후 재 가열하는 본딩 공정을 수행하게 되며, 이때 저온 본딩된 상기 결합부(141,143)는 용해되지 않게 되어, 반도체 소자에 신뢰성을 줄 수 있다.
도 25는 실시 예에 따른 프레임의 제조 공정을 나타낸 예로서, 금속 나노 파티클과 폴리머를 혼합한 혼합물(102)을 수용 용기(101)에 담게 된다(S1). 이때의 금속 나노 파티클은 Cu, Au, Ag, Al과 같은 재질일 수 있으며, 상기 폴리머는 폴리우레탄, 폴리스티렌, 폴리프로필렌, 폴리에틸렌, 폴리옥시메틸렌 또는 다른 적합한 폴리머이거나, 폴리이소시아네이트 및 폴리올을 중합시킨 중합된 폴리우레탄이 제공될 수 있다.
이후 상기 혼합물(102)을 가열하거나 경화하게 되면(S2), 상기 혼합물 내의 폴리머가 제거되며, 이때 상기 폴리머가 제거된 영역에 기공(20)이 남는 금속층(즉, 제2금속층(23))이 형성될 수 있다(S3). 상기 제2금속층(23)을 미리 준비된 제1금속층(21) 상에 접착함으로써, 프레임(121)을 완성할 수 있다.
상기 혼합물의 형태나 틀의 형상에 따라 상기 제2금속층(23)의 형성은 변형될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 제2금속층(23)은 평형한 판 형태이거나, 곡선형 판이거나, 절곡된 판 형태를 가질 수 있다.
도 26은 실시 예에 따른 반도체 소자 패키지를 갖는 모듈 또는 광원 장치의 예이다.
도 26을 참조하면, 반도체 소자 패키지(100)는 회로 기판(201) 상에 배치된다. 상기 회로 기판(201)은 표시 장치, 단말기, 차량 램프, 조명 장치와 같은 라이트 유닛 내에 배열될 수 있다. 상기 회로 기판(201)은 상기 반도체 소자 패키지(100)와 전기적으로 연결되는 회로 층을 포함할 수 있다. 상기 회로 기판(201)은 수지 재질의 PCB, 금속 코어를 갖는 PCB(MCPCB, Metal Core PCB), 비 연성 PCB, 연성 PCB(FPCB, Flexible PCB) 중 적어도 하나를 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
상기 회로 기판(201)에는 제3 및 제4전극패드(211,213)가 배치되며, 상기 제3전극패드(211)는 상기 반도체 소자 패키지(100)의 제1프레임(121)과 전도성 접착제(221)로 접착되며, 상기 제4전극패드(223)는 반도체 소자 패키지(100)의 제2프레임(131)과 전도성 접착제(223)로 접착될 수 있다. 상기 전도성 접착제(221,223)는 예컨대, 솔더 페이스트를 포함할 수 있다.
도 27은 실시 예에 따른 반도체 소자 패키지의 발광 소자를 나타낸 평면도이며, 도 28은 도 27의 소자 패키지의 B-B 선의 측 단면도이다.
도 27을 참조하면, 반도체 소자(151)는 발광 소자의 예로 설명하기로 한다. 상기 반도체 소자(151)는 일측 방향에 제1전극(P5)의 제1패드(371)와 제2전극(P6)의 제2패드(372)가 서로 이격되어 배치된다. 상기 제1전극(P5)에 연결된 제1전극부(341)은 하나 또는 복수개가 제1방향으로 길게 연장되고 제2전극(P6)와 수직 방향으로 중첩될 수 있다. 상기 제2전극(P6)에 연결된 제2전극부(342)은 하나 또는 복수개가 제1방향으로 길게 연장되고 제1전극(P5)와 수직 방향으로 중첩될 수 있다. 상기 제1방향은 반도체 소자의 길이 방향일 수 있으며, 제2방향과 직교하는 방향일 수 있다. 상기 제1,2전극(P5,P6)는 제2 방향으로 긴 길이를 갖고 배치될 수 있다. 도 25에서 P 영역과 N 영역은 서로 다른 반도체층과 연결되는 비아 구조를 나타낸 영역일 수 있다. 상기 전극부(341,342)는 전류를 전 영역으로 확산시켜 줄 수 있다.
도 27 및 도 28과 같이, 반도체 소자(151)는 기판(305) 및 그 위에 배치된 발광구조물(310)을 포함할 수 있다. 상기 기판(305)는 제거될 수 있다. 상기 기판(305)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(305)은 상부 면에 요철 패턴이 형성될 수 있다.
상기 발광구조물(310)은 제1 도전형 반도체층(311), 활성층(312), 제2 도전형 반도체층(313)을 포함할 수 있다. 상기 활성층(312)은 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(311) 위에 상기 활성층(312)이 배치되고, 상기 활성층(312) 위에 상기 제2 도전형 반도체층(313)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(311)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(311)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)이 n형 반도체층으로 제공될 수도 있다. 이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(311)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(313)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(310)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(310)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(310)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 및 제2도전형 반도체층(311,313)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 및 제2 도전형 반도체층(311,313)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 및 제2도전형 반도체층(311,313)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 제1도전형 반도체층(311)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다. 상기 제2도전형 반도체층(313)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
상기 활성층(312)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(312)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(312)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(312)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
발광 구조물(310) 상에 전류확산층(320)과 오믹접촉층(330)이 배치될 수 있다. 상기 전류확산층(320)과 상기 오믹접촉층(330)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(320)은 예컨대, 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(320)의 수평 폭은 위에 배치된 제2 전극(P6)의 수평 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(320)은 상기 제2 전극(P6) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(330)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(330)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(330)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
상기 제1 전극(P5)은 상기 제1 도전형 반도체층(311)에 전기적으로 연결된 제1전극부(341)를 가질 수 있으며, 상기 제1 전극부(341)는 상기 제1 도전형 반도체층(311) 위에 배치될 수 있다. 상기 제1전극부(341)은 상기 제2 도전형 반도체층(313)의 일부와 상기 활성층(312)의 일부가 제거되어 노출된 제1 도전형 반도체층(311)의 상면에 배치될 수 있다.
상기 제2 전극(P6)은 상기 제2 도전형 반도체층(313)에 전기적으로 연결된 제2전극부(342)를 가질 수 있으며, 실시 예에 의하면, 상기 제2 전극부(342)와 상기 제2 도전형 반도체층(313) 사이에 전류확산층(320)이 배치될 수 있다.
상기 제1, 2전극부(341,342)는 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 상기 제1, 2전극부(341,342)은 오믹 전극일 수 있다. 예를 들어, 상기 제1, 2전극부(341,342)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
보호층(350)은 상기 제1 및 제2 전극부(341,342) 위에 배치될 수 있다. 상기 보호층(350)은 개구부(h1,h2)를 갖고 제1 및 제2전극부(341,342)을 노출시켜 줄 수 있다 예로서, 상기 보호층(350)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(350)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
절연성 반사층(361,362)은 보호층(350) 위에 배치될 수 있다. 상기 절연성 반사층(361,361)는 제1,2전극(P5,P6)의 일부일 수 있다. 상기 절연성 반사층(361,362)은 개구부(h3,h4)를 갖고 제1전극부(341) 및 제2전극부(342)을 노출시켜 줄 수 있다 예로서, 상기 절연성 반사층(361,362)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있으며, 예컨대 TiO2와 SiO2 또는 Ta2O5와 SiO2로 제공될 수 있다. 상기 절연성 반도체층(361,362)는 전극 주변에 형성되어, 상기 발광구조물(310)의 활성층(312)에서 발광되는 빛을 반사시켜 광 흡수가 발생되는 것을 최소화하여 광도를 향상시킬 수 있다.
제1패드(361)는 개구부(h4)를 통해 제1전극부(341)와 연결되며, 제2패드(362)은 개구부(h3)를 통해 제2전극부(342)와 연결될 수 있다. 상기 제1,2패드(361,362)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자는 상기 제1 및 제2패드(361,362)을 통해 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예를 들어, 상기 제1 패드(361)와 상기 제2 패드(362)는 Ti, Cr, Ni, Sn, In, Pd, Cu, Au, Ag을 갖고 단층 또는 다층으로 형성됨으로써 본딩 공정이 안정적으로 진행될 수 있다.
실시 예에 따른 반도체 소자는 플립 칩 본딩 방식으로 실장되어 패키지로 구현되는 경우, 상기 발광구조물(310)에서 제공되는 빛은 상기 기판(305)을 통하여 방출될 수 있다. 또한, 실시 예에 따른 반도체 소자에 의하면, 넓은 면적을 갖는 상기 제1 패드(361)와 상기 제2 패드(363)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
실시 예에 따른 기공을 갖는 금속층 또는 프레임은 상기의 실시 예나 변형 예에 적용될 수 있고, 상기에 개시된 실시 예들이나 변형 예들의 구성은 다른 변형 예나 실시 예에 선택적으로 적용될 수 있다.
실시 예에 따른 반도체 소자 패키지 또는 발광부는 광원 장치에 적용될 수 있다. 상기 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 차량 램프 예컨대, 안개등, 차폭등, 방향 지시등, 브레이크등, 후미등, 후진등, 상향등, 하향등, 안개등과 같은 램프에 적용될 수 있다.
상기의 광원 장치는 광 출사 영역에 광학 렌즈 또는 도광판를 갖는 광학 시트 중 적어도 하나를 포함할 수 있다. 광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 발광소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
20: 기공
21: 제1금속층
23: 제2금속층
25: 제3금속층
100: 반도체 소자 패키지
110: 몸체
112: 캐비티
121: 제1프레임
131: 제2프레임
113: 분리부
141,143: 결합부
151: 반도체 소자
163: 반사부
181: 몰딩부
P5,P6: 전극
201: 회로기판
211,213: 전극 패드

Claims (12)

  1. 서로 이격되어 배치되는 제1 및 제2 프레임;
    상기 제1 및 제2 프레임 사이에 배치되는 몸체; 및
    상기 제1 및 제2 프레임 상에 배치되며, 반도체층, 상기 반도체층 상에 배치되는 제1 및 제2 전극을 포함하는 반도체 소자; 를 포함하고,
    상기 제1 및 제2 프레임은 다수의 기공을 갖는 제1 금속층을 포함하며,
    상기 제1 및 제2 프레임의 제1 금속층은 상기 제1 및 제2 전극과 중첩하는 각각의 영역에 형성되는 결합부를 포함하는 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 결합부는 상기 전극의 면적보다 넓은 면적을 갖는 반도체 소자 패키지.
  3. 제2항에 있어서,
    상기 제1금속층은 Cu, Au, Ag, Al 중 적어도 하나를 포함하며,
    상기 전극은 Ti, Cr, Ni, Sn, In, Pd, Cu, Au, Ag 중 적어도 하나를 포함하는 반도체 소자 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 결합부는 AgxIny, CuxSny, AgxSny, AuxSny, CuxNiy, AlxSny중 적어도 하나를 포함하며, 상기 x는 0<x<1이며, 상기 y=1-x의 관계를 가지는 반도체 소자 패키지.
  5. 제4항에 있어서,
    상기 제2금속층은 상기 반도체 소자와 수직 방향으로 중첩되는 영역에 배치되는 반도체 소자 패키지.
  6. 제4항에 있어서,
    상기 프레임은 서로 이격된 제1프레임과 제2프레임을 포함하며,
    상기 제2금속층은 상기 제1 및 제2프레임의 제1금속층의 일부 영역 또는 전 영역 상에 배치되는 반도체 소자 패키지.
  7. 제6항에 있어서,
    상기 제1 및 제2프레임 상에 패키지 몸체를 포함하며,
    상기 패키지 몸체는 상부가 개방되며 상기 제1 및 제2프레임이 노출된 캐비티를 포함하며,
    상기 캐비티의 바닥에는 상기 제1,2프레임의 제2금속층이 노출되며,
    상기 반도체 소자의 전극은 상기 캐비티 내에서 상기 제1 및 제2프레임과 대응되는 반도체 소자 패키지.
  8. 제7항에 있어서,
    상기 캐비티의 바닥에 수지 재질의 반사부를 포함하며,
    상기 반사부는 상기 반도체 소자와 상기 제1 및 제2프레임 위에 배치되며,
    상기 반도체 소자는 발광 소자를 포함하는 반도체 소자 패키지.
  9. 제7항에 있어서,
    상기 제2금속층은 상기 패키지 몸체와 중첩된 영역에 배치되며, 상기 패키지 몸체의 일부는 상기 제2금속층의 기공 내에 배치되는 반도체 소자 패키지.
  10. 제7항에 있어서,
    상기 제2금속층은 내부에 개구부 및 오목한 홈 중 적어도 하나를 갖고 상기 개구부 및 오목한 홈 중 적어도 하나에 상기 몸체 또는 수지 재질의 반사부가 배치되는 반도체 소자 패키지.
  11. 제7항에 있어서,
    상기 제2금속층은 상기 패키지 몸체의 측면으로 노출되는 반도체 소자 패키지.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 몸체는 오목한 리세스 또는 관통되는 개구부를 가지며,
    상기 몸체와 상기 반도체 소자 사이에 접착제를 포함하며,
    상기 접착제는 상기 리세스 또는 개구부에 배치되는 반도체 소자 패키지.
KR1020170099146A 2017-08-04 2017-08-04 반도체 소자 패키지 및 광원 장치 KR102391610B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170099146A KR102391610B1 (ko) 2017-08-04 2017-08-04 반도체 소자 패키지 및 광원 장치
PCT/KR2018/008583 WO2019027192A1 (ko) 2017-08-04 2018-07-27 반도체 소자 패키지 및 광원 장치
US16/636,457 US11302853B2 (en) 2017-08-04 2018-07-27 Semiconductor device package and light source device
KR1020220049943A KR102487690B1 (ko) 2017-08-04 2022-04-22 반도체 소자 패키지 및 광원 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170099146A KR102391610B1 (ko) 2017-08-04 2017-08-04 반도체 소자 패키지 및 광원 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220049943A Division KR102487690B1 (ko) 2017-08-04 2022-04-22 반도체 소자 패키지 및 광원 장치

Publications (2)

Publication Number Publication Date
KR20190014957A true KR20190014957A (ko) 2019-02-13
KR102391610B1 KR102391610B1 (ko) 2022-04-28

Family

ID=65233983

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170099146A KR102391610B1 (ko) 2017-08-04 2017-08-04 반도체 소자 패키지 및 광원 장치
KR1020220049943A KR102487690B1 (ko) 2017-08-04 2022-04-22 반도체 소자 패키지 및 광원 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220049943A KR102487690B1 (ko) 2017-08-04 2022-04-22 반도체 소자 패키지 및 광원 장치

Country Status (3)

Country Link
US (1) US11302853B2 (ko)
KR (2) KR102391610B1 (ko)
WO (1) WO2019027192A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7256946B2 (ja) * 2020-08-25 2023-04-13 日亜化学工業株式会社 発光モジュール
JP7174269B2 (ja) * 2020-08-25 2022-11-17 日亜化学工業株式会社 発光モジュール
US11623018B2 (en) 2020-08-31 2023-04-11 Promethium Limited Photoactivated semiconductor photocatalytic air purification
US11612673B2 (en) * 2020-08-31 2023-03-28 Promethium Limited Photoactivated semiconductor photocatalytic air purification

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080081331A (ko) * 2005-12-22 2008-09-09 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 서브마운트, 서브마운트의 제조방법, 서브마운트의 이용,및 발광장치
WO2015066730A1 (en) * 2013-11-04 2015-05-07 Goldeneye, Inc. Lightweight solid state light source with common light emitting and heat dissipating surface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703394A (en) * 1996-06-10 1997-12-30 Motorola Integrated electro-optical package
US6972438B2 (en) 2003-09-30 2005-12-06 Cree, Inc. Light emitting diode with porous SiC substrate and method for fabricating
US8558438B2 (en) 2008-03-01 2013-10-15 Goldeneye, Inc. Fixtures for large area directional and isotropic solid state lighting panels
JP6484983B2 (ja) 2014-09-30 2019-03-20 日亜化学工業株式会社 発光装置およびその製造方法
KR20160137476A (ko) 2016-11-21 2016-11-30 광주과학기술원 발광 다이오드
US10665576B2 (en) * 2017-06-21 2020-05-26 Stanley Electric Co., Ltd. Optically transparent plate with light emitting function and method of producing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080081331A (ko) * 2005-12-22 2008-09-09 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 서브마운트, 서브마운트의 제조방법, 서브마운트의 이용,및 발광장치
WO2015066730A1 (en) * 2013-11-04 2015-05-07 Goldeneye, Inc. Lightweight solid state light source with common light emitting and heat dissipating surface

Also Published As

Publication number Publication date
KR20220059448A (ko) 2022-05-10
KR102487690B1 (ko) 2023-01-12
KR102391610B1 (ko) 2022-04-28
US11302853B2 (en) 2022-04-12
US20200176654A1 (en) 2020-06-04
WO2019027192A1 (ko) 2019-02-07

Similar Documents

Publication Publication Date Title
JP2021500735A (ja) 発光素子パッケージ及びこれを含む照明装置
KR102487690B1 (ko) 반도체 소자 패키지 및 광원 장치
KR20190001188A (ko) 발광소자 패키지 및 광원 장치
EP3471156B1 (en) Light-emitting device package
KR20180131303A (ko) 발광소자 패키지 및 광원 장치
KR20190083042A (ko) 발광소자 패키지
KR20190006889A (ko) 발광소자 패키지
JP2020533778A (ja) 発光素子パッケージ
KR20190031092A (ko) 발광소자 패키지 및 광원 장치
KR102552655B1 (ko) 발광소자 패키지 및 광원 모듈
KR102380582B1 (ko) 발광 소자 패키지, 발광 소자 패키지 제조 방법 및 광원 장치
KR102539278B1 (ko) 발광소자 패키지
KR102407337B1 (ko) 발광소자 패키지 및 조명 모듈
KR102542297B1 (ko) 발광소자 패키지
KR20190086143A (ko) 발광소자 패키지 및 광원 장치
KR20190065011A (ko) 발광소자 패키지
KR102610607B1 (ko) 발광소자 패키지
KR20190029250A (ko) 발광소자 패키지 및 조명 모듈
KR20190069152A (ko) 발광소자 패키지 및 광원 장치
KR20190044449A (ko) 발광소자 패키지 및 광원 장치
KR102426849B1 (ko) 발광소자 패키지 및 광원 장치
KR102358842B1 (ko) 발광소자 패키지 및 광원 장치
KR102433841B1 (ko) 발광소자 패키지
KR102369245B1 (ko) 발광소자 패키지
KR20190136827A (ko) 발광 소자 패키지, 발광 소자 패키지 제조 방법 및 광원 장치

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant