KR20180105134A - 글로벌 전자 셔터를 포함하는 이미지 센서들 - Google Patents
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Abstract
다양한 실시예들에서, 전자 디바이스는, 예를 들어, 적어도 하나의 감광성 층 및 적어도 하나의 캐리어 선택 층을 포함한다. 디바이스 상에서의 하나의 범위의 바이어스 하에서, 감광성 층은 조명받는 동안에 광전류를 발생시킨다. 디바이스 상에서의 다른 범위의 바이어스 하에서, 감광성은 조명받는 동안에 광전류를 발생시키지 않는다. 캐리어 선택 층은 바이어스의 범위를 확장시키는데, 그 범위에 걸쳐서 감광성 층은 조명받는 동안에 어떠한 광전류도 발생시키지 않는다. 다양한 실시예들에서, 전자 디바이스는, 예를 들어, 적어도 하나의 감광성 층 및 적어도 하나의 캐리어 선택 층을 포함한다. 디바이스 상에서의 제1 범위의 바이어스 하에서, 감광성 층은 조명받는 동안에 광전류를 수집하도록 구성된다. 디바이스 상에서의 제2 범위의 바이어스 하에서, 감광성 층은, 제1 범위의 바이어스 하에서와 비교하여, 조명받는 동안에 적어도 M배 더 낮은 광전류를 수집하도록 구성된다.
Description
관련 출원
본 출원은 2016년 1월 15일자로 출원되고 발명의 명칭이 "High-performance image sensors including those providing global electronic shutter"인 미국 특허 출원 제62/279,611호에 대한 우선권의 이득을 주장하며, 이 출원은 이로써 그 전체가 본 명세서에 참고로 포함된다.
기술분야
본 발명은, 일반적으로, 광감응성 재료, 예컨대 나노결정 또는 다른 광감응성 재료를 포함하는 광학 및 전자 디바이스들, 시스템들 및 방법들, 및 디바이스들 및 시스템들을 제조 및 사용하는 방법들에 관한 것이다.
광전자 디바이스들, 예컨대 이미지 센서들 및 광전지 디바이스들은 광감응성 재료를 포함할 수 있다. 예시적인 이미지 센서들은 감지 기능을 위해 그리고 판독 전자장치 및 멀티플렉싱 기능들을 위해 실리콘을 사용하는 디바이스들을 포함한다. 일부 이미지 센서들에서, 광감응성 실리콘 포토다이오드들 및 전자장치가 단일 실리콘 웨이퍼 상에 형성될 수 있다. 다른 예시적인 이미지 센서들은 감지(광자-전자 변환) 기능을 위해 별개의 재료, 예컨대 InGaAs(단파 IR 감지용) 또는 비정질 셀레늄(x-선 감지용)을 채용할 수 있다. 예시적인 광전지 디바이스들은 광자-전자 변환을 위해 결정질 실리콘 웨이퍼들을 사용하는 태양 전지들을 포함한다. 다른 예시적인 광전지 디바이스들은 비정질 실리콘 또는 다결정질 실리콘 또는 광자-전자 변환을 위한 별개의 재료와 같은 재료의 개별 층을 사용할 수 있다. 그러나, 이러한 이미지 센서들 및 광전지 디바이스들은 다수의 제한점들을 갖는 것으로 알려졌다.
참조에 의한 통합
본 명세서에서 언급되는 각각의 특허, 특허 출원, 및/또는 공개는 각각의 개개의 특허, 특허 출원, 및/또는 공개가 참고로 포함되는 것으로 구체적으로 그리고 개별적으로 나타내진 것과 같은 동일한 범위까지 그 전체가 본 명세서에 참고로 포함된다.
도 1a 및 도 1b는 일 실시예 하에서, 스택 내에 양자점들을 포함하는 재료 스택을 도시한다.
도 2는 일 실시예 하에서, 픽셀의 일부분 위의 재료 스택의 단면을 도시한다.
도 3은 일 실시예 하에서, 픽셀 위의 재료 스택의 단면을 도시한다.
도 4는 2개의 픽셀들을 갖는, 개시되는 주제의 일 실시예의 단면을 도시한다.
도 5a 및 도 5b는 픽셀의 전압이 광전류 수집에 따라 변화하는 실시예들의 그래프들을 도시한다.
도 6은 어레이 내의 픽셀들의 전압들에 큰 차이가 있는 높은 동적 범위(high dynamic range) 이미지들에 대해서도 글로벌 셔터 모드(global shutter mode)에서 높은 셔터 효율을 갖는 일 실시예의 그래프를 도시한다.
도 7은 광전류 대 전압 곡선들의 그래프를 도시한다.
도 8a 내지 도 8c는 다양한 실시예들에 대한 에너지 대역 다이어그램들을 도시한다.
도 9a 내지 도 9c는 재료가 양호한 정공 차단재(hole blocker)인 일 실시예에 대한 에너지 대역 다이어그램들을 도시한다.
도 10은 재료를 통한 정공 전달을 위한 3개의 메커니즘들을 도시한다.
도 2는 일 실시예 하에서, 픽셀의 일부분 위의 재료 스택의 단면을 도시한다.
도 3은 일 실시예 하에서, 픽셀 위의 재료 스택의 단면을 도시한다.
도 4는 2개의 픽셀들을 갖는, 개시되는 주제의 일 실시예의 단면을 도시한다.
도 5a 및 도 5b는 픽셀의 전압이 광전류 수집에 따라 변화하는 실시예들의 그래프들을 도시한다.
도 6은 어레이 내의 픽셀들의 전압들에 큰 차이가 있는 높은 동적 범위(high dynamic range) 이미지들에 대해서도 글로벌 셔터 모드(global shutter mode)에서 높은 셔터 효율을 갖는 일 실시예의 그래프를 도시한다.
도 7은 광전류 대 전압 곡선들의 그래프를 도시한다.
도 8a 내지 도 8c는 다양한 실시예들에 대한 에너지 대역 다이어그램들을 도시한다.
도 9a 내지 도 9c는 재료가 양호한 정공 차단재(hole blocker)인 일 실시예에 대한 에너지 대역 다이어그램들을 도시한다.
도 10은 재료를 통한 정공 전달을 위한 3개의 메커니즘들을 도시한다.
광감응성 디바이스의 다양한 실시예들이 하기에 기술된다. 디바이스는 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부, 및 제1 접촉부와 제2 접촉부 사이의 광감응성 재료를 포함한다. 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 갖는다. 디바이스는 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하는 회로를 포함한다. 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크다. 광감응성 재료는, 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖는다. 제1 접촉부는 전자들의 주입을 제공하고, 정공들의 추출을 차단한다. 제1 접촉부와 광감응성 재료 사이의 계면은 약 1 cm/s 미만의 표면 재결합 속도를 제공한다.
광감응성 디바이스가 하기에 기술된다. 디바이스는 제1 접촉부, n-타입 반도체, p-타입 반도체를 포함하는 광감응성 재료, 및 제2 접촉부를 포함한다. 광감응성 재료 및 제2 접촉부 각각은 약 4.5 eV 더 얕은 일함수를 갖는다. 디바이스는 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하는 회로를 포함한다. 광감응성 재료는, 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖는다. 제1 접촉부는 전자들의 주입을 제공하고, 정공들의 추출을 차단한다. 제1 접촉부와 광감응성 재료 사이의 계면은 약 1 cm/s 미만의 표면 재결합 속도를 제공한다.
광검출기가 하기에 기술된다. 광검출기는 제1 접촉부 및 제2 접촉부를 포함하며, 접촉부 각각은 일함수를 갖는다. 광검출기는 제1 접촉부와 제2 접촉부 사이에 광감응성 재료를 포함하는데, 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 갖는다. 광검출기는 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하는 회로를 포함한다. 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크다. 광검출기는 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하는 회로를 포함한다. 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공한다.
하기의 설명에서, 수많은 특정 세부사항들이 도입되어, 시스템들 및 방법들의 실시예들에 대한 철저한 이해를 제공하고 그들에 대한 설명을 가능하게 한다. 그러나, 당업자는, 이러한 실시예들이 특정 세부사항들 중 하나 이상이 없이 또는 다른 컴포넌트들, 시스템들 등과 함께 실시될 수 있음을 인식할 것이다. 다른 경우들에 있어서, 주지의 구조물들 또는 동작들은 개시되는 실시예들의 태양들을 이해하기 어렵게 하는 것을 피하기 위해 도시되지 않거나 상세히 기술되지 않는다.
이미지 센서들은 광검출기들의 어레이들을 포함한다. 이러한 광검출기들은 광을 감지하여, 이를 광학 신호로부터 전자 신호로 변환한다. 다음은 수많은 특징부들에 대한 설명인데, 그 특징부들 중 임의의 하나 또는 그들의 조합은 일 실시예의 광검출기들에서 발견될 수 있지만, 본 명세서 내의 실시예들은 이러한 특징부들만으로 제한되지는 않는다.
일 실시예의 광검출기들은 이미지 감지 기능과 관련된 다른 회로, 예컨대 전하를 저장하는 회로, 신호 레벨들을 어레이의 주변기기에 중계하는 회로, 이러한 신호 레벨들을 아날로그 도메인에서 조작하는 회로, 아날로그 신호를 디지털 신호로 변환하는 회로, 및 이미지 관련 데이터를 디지털 도메인에서 프로세싱하는 회로와 용이하게 통합가능하다.
일 실시예의 광검출기들은 낮은 암전류와 함께 관심 파장 대역 또는 대역들 내의 광에 대한 최대 감도를 제공한다. 감도는, 종종, 주어진 레벨의 조명에서 측정된 신호-대-잡음비(SNR)를 이용하여 수량화된다. 신호는, 디바이스의 반응도, 양자 효율, 또는 이득이 최대화될 때 최대화된다. 잡음은, 주어진 온도에서 전기 전류들 및 전압들에서의 자연적인 변동에 의해 규정된 한도를 조건으로, 전자 신호들에서의 랜덤 변동이 최소화될 때 최소화된다. 이와 관련하여, 백그라운드 신호에서의 잡음 및 다른 제어되지 않는 또는 예측하기 곤란한 변화들이 암전류의 크기가 감소 또는 최소화될 때 일반적으로 감소 또는 최소화된다.
일 실시예의 광검출기들은 종래의 프로세싱 방법들을 이용하여 형성되는 종래의 광검출기들과 비교할 때 상대적으로 빠른 응답 시간을 제공한다. 비디오 이미징 및 셔터리스(shutterless) 정지 이미지 획득과 같은 응용예들은, 전형적으로, 신호 레벨들이 100밀리초(초당 10개 프레임) 미만, 또는 33밀리초(초당 30개 프레임) 미만, 또는 심지어 1밀리초(정지 이미지의 1/1000초 노출) 내의 과도현상(transient)에 실질적으로 완전히 응답하여 변화하는 광검출기들을 필요로 한다.
일 실시예의 광검출기들은 종래의 전자 회로에 의해 편리하게 프로세싱될 수 있는 방식으로 넓은 범위의 광 세기들의 검출을 제공한다. 이러한 특징부는 높은 동적 범위(HDR)를 제공하는 것으로 알려져 있다. 높은 동적 범위를 제공하는 하나의 방법은 측정된 전자 응답을 입사광 자극의 함수로서 압축하는 것이다. 그러한 압축은 입사 세기에 대한 전기 신호의 부선형(sublinear) 의존성, 예를 들어 기울기 감소에 따른 비선형 의존성으로 지칭될 수 있다. 높은 동적 범위는, 또한, 예컨대 특정 이득을 발생시키는 것으로 알려진 전압 바이어스의 선택을 통해, 이득이 제어될 수 있는 광검출기를 채용함으로써 가능해질 수 있다.
일 실시예의 광검출기들은 전자기 방사의 상이한 스펙트럼 대역들 사이의 판별을 제공할 수 있다. X-선, 자외선, 가시선(청색, 녹색, 및 적색을 포함함), 근적외선, 및 단파장 적외선 대역들이 특정 관심 대상이다.
상부 표면 광검출기들 또는 광검출기들의 어레이들을 안출하고, (예컨대, 회로들과) 통합하고, 다양한 응용예들에서 활용하기 위한 방법들 및 프로세스들에 대한 설명이 이어진다.
본 명세서에서 기술되는 광검출기들 및 광검출기들의 어레이들은, 몇 개만 예를 들어, 스핀 코팅, 스프레이 코팅, 및 드롭 코팅, 스퍼터링, 물리 증착, 화학 증착, 및 자가조립과 같은 방법들에 의해 이미지 센서 회로들 및 시스템들의 다른 부분들과 용이하게 통합될 수 있다. 실시예들은, 일단 필름들이 형성되면, 적절한 전하 캐리어 이동도를 제공할, 보다 짧은 리간드(ligand)에 대한 나노입자 표면들을 부동태화하는 리간드들을 교환하는 것을 포함한다. 실시예들은 어레이에 걸쳐서 허용가능한 지속적 암전류 및 광응답을 갖는 이미지 센서들의 구현화에 필요한 매끄러운 형태의 필름들의 구현화를 가능하게 하는 용액상 교환(solution-phase exchange)을 포함한다.
본 명세서에서 기술되는 광검출기들은 상대적인 최대 감도를 제공한다. 그들은 광전도성 이득을 제공함으로써 신호를 최대화 또는 증가시킨다. 광전도성 이득에 대한 값들은 1 내지 50의 범위에 있어서, 예를 들어 약 0.4 A/W 내지 약 20 A/W의 범위에 있는 가시 파장들에서의 반응도를 초래한다. 실시예들에서, 본 명세서에서 기술되는 광검출기들은, 예컨대 전류가 흐르는 광감응성 층을 구성하는 입자들 사이에서의 실질적인 비-잡음-열화 전기적 통신을 보장하기 위해, 나노결정 코어들을 융합시킴으로써 잡음을 최소화시킨다. 실시예들에서, 본 명세서에서 기술되는 광검출기들은 활성 층의 순도핑(net doping)을 최소화시킴으로써 암전류를 감소 또는 최소화시켜서, 이러한 광감응성 재료들의 암캐리어 밀도 및 이에 따른 암전도도가 최소화 또는 감소됨을 보장한다. 실시예들에서, 본 명세서에서 기술되는 광검출기들은, 예를 들어 평형상태에서 잠재적으로 다수 캐리어를 포함하는 한 가지 타입의 캐리어를 차단하는 전극-나노결정 층 전기 접속을 제공함으로써 암전류를 최소화 또는 감소시킨다. 실시예들에서, p-타입 도핑을 담당하는 산화물, 황산염, 및/또는 수산화물을 제거하는 화학적 기능을 활용하는 가교결합 분자들이 채용된다. 따라서, 실시예들에서, 더 많이 진성인 또는 심지어 n-타입인 광감응성 층이 제공되어, 낮춰진 암전류를 야기할 수 있다. 실시예들에서, 양자점 합성 및/또는 프로세싱 및/또는 디바이스 패키징에서의 많은 단계들이 슈렝크 라인(Schlenk line) 또는 글로브 박스(Glove Box)와 같은 제어된 환경에서 수행될 수 있으며, 광감응성 층들은 반응성 가스, 예컨대 산소 또는 물이 광감응성 층을 현저하게 투과하지 못하도록 하기 위해서, 실질적인 불투과성 층들, 예컨대 산화물, 산질화물, 또는 폴리머, 예컨대 폴리자일릴렌, 또는 에폭시를 사용하여 봉합될 수 있다. 이러한 방식으로, 이득, 암전류, 및 지연(lag)과 같은 속성들의 조합들이 이미지 센서의 유용한 수명에 걸쳐서 보존될 수 있다.
본 명세서에서 기술되는 광검출기들은 대략 100밀리초 미만, 30밀리초 미만, 및 1밀리초 미만만큼 빠를 수 있는 시간 도메인 응답을 제공한다. 실시예들에서, 이것은, 100밀리초, 30밀리초, 또는 1밀리초 미만과 같은 제한된 기간 동안에만 적어도 한 가지 타입의 캐리어를 트랩(trap)하는 광감응성 층과 연관되는 이득 제공 (및 지속성 제공) 트랩 상태를 제공함으로써 달성된다. 실시예들에서, PbS 나노입자들은 PbS의 산화물인 PbSO3으로 데코레이션되어 - 이는 거의 약 20밀리초 내지 약 30밀리초 부근에서 트랩 상태 수명을 갖는 것으로 나타남 -, 많은 비디오 이미징 응용예에 맞는 과도현상 응답을 제공한다. 실시예들에서, 그 대신, 광다이오드들이 콜로이드성 양자점 층들에 기초하여 제공되는데, 여기서 눈에 띄게 상이한 일함수들을 갖는 2개의 전기 접촉부들이 활성 층과 접촉하도록 채용된다. 실시예들에서, 암전류는 눈에 띄는 외부 전압 바이어스의 인가 없이 그러한 디바이스들의 동작을 통해 최소화 또는 감소될 수 있다. 실시예들에서, 벤젠다이티올, 두자리 링커(bidentate linker)와 같은 가교 결합 모이어티(moiety)들이, 그러한 재료들에서, 존재할 수 있거나 발생할 수 있는 소정의 트랩 상태를 제거하고/하거나 부동태화하기 위해 채용될 수 있다.
본 명세서에서 기술되는 광검출기들은 전기 신호(예컨대, 광전류)의 부선형 의존성을 발생시킴으로써 향상된 동적 범위를 제공한다. 낮은 세기 내지 중간 세기의 영역에 걸쳐서, 트랩 상태는 충전될 수 있고, 예를 들어, 일부 중간 지속성, 또는 트랩 상태, 수명, 예컨대 약 30밀리초 이후에 이탈(escape)이 발생한다. 더 큰 세기에서, 이들 트랩 상태는 실질적으로 충전되어, 전하 캐리어들이 보다 낮은 차동 이득에 대응하는 보다 짧은 수명 또는 지속 시간을 경험하게 한다. 그 결과, 이러한 디바이스들은 낮은 세기 내지 중간 세기의 범위에 걸쳐서 실질적으로 일정한 이득을 보이고, 그 뒤에 보다 큰 세기에서 이득의 완만한 롤오프(roll-off)가 이어진다. 다시 말해, 낮은 세기 내지 중간 세기에서, 광전류는 세기에 거의 선형적으로 의존하지만, 보다 큰 세기에서, 광전류는 세기에 대해 부선형 의존성을 보인다. 실시예들에서, 광검출기들이 제공되는데, 여기서 광전도성 이득은 디바이스에 인가되는 바이어스에 의존한다. 이는, 이득이 캐리어 수명을 캐리어 수송 시간으로 나눈 것에 비례하며, 수송 시간은 인가된 장(field)과 역비례하여 변화하기 때문에 발생한다. 실시예들에서, 바이어스에 대한 이득의 이러한 의존성을 활용하여 동적 범위를 증가시키는 회로들이 개발되어 있다.
실시예들에서, 본 명세서에서 기술되는 광검출기들은 상이한 스펙트럼 대역들에 대한 감도를 제공하도록 용이하게 변경되거나 "동조(tune)"된다. 동조는 본 명세서에서 양자 크기 효과를 통해 제공되고, 이에 의해, 합성 제어를 통한 경우, 나노입자 직경이 감소되어, 생성된 양자점들의 유효 밴드갭을 증가시킨다. 동조시키는 다른 방법이 재료 조성의 선택을 통해 제공되는데, 여기서 보다 큰 벌크 밴드갭을 갖는 재료의 사용은, 일반적으로, 상대적으로 더 큰 광자 에너지에서 반응도 온셋(onset)을 갖는 광검출기의 구현화를 가능하게 한다. 실시예들에서, 상이한 흡수 온셋을 갖는 광검출기들은 수직 픽셀들을 형성하도록 중첩될 수 있는데, 여기서 광학 신호의 소스에 더 가까운 픽셀(들)이 전자기 방사의 보다 높은 에너지 대역들을 흡수 및 감지하는 반면, 광학 신호의 소스로부터 더 먼 픽셀(들)은 보다 낮은 에너지 대역들을 흡수 및 감지한다.
도 1a 및 도 1b는, 일 실시예 하에서, 스택 내에 양자점들을 포함하는 재료 스택을 도시한다. 재료 스택은 CMOS(complementary metal-oxide-semiconductor) 실리콘 회로와 통합되지만, 그렇게 제한되지는 않는다. 광전도성 광검출기들 - 상부 표면 광검출기를 포함하고, PbS를 포함하는 콜로이드성 양자점들에 기초한 것들을 포함함 - 에 의해 변환된 신호들을 판독하는 CMOS 실리콘 회로의 사용은 상부 표면 광전도성 재료들과 실리콘 CMOS 전자장치들의 통합을 포함한다. 광전도성 광검출기의 구조 및 구성은 하기에서 더 상세히 기술된다.
도 2는, 일 실시예 하에서, 픽셀의 일부분 위의 재료 스택의 단면을 도시한다. 도 2는 도 1a에 언급된 동일한 재료 스택을 좌측 및 우측 면들 또는 영역들에서 도시한다. 디바이스의 횡방향 중간에는 재료 금속 '1'에 중단부가 포함되는데, 이는 재료 '7'로 대체된다. 재료 '7'은, 일반적으로, 예를 들어 SiO2 또는 SiOxNy과 같은 절연체일 수 있다. 도 2의 실시예들은 횡방향 픽셀의 일부분으로서 지칭될 수 있다. 실시예들에서, 전류는 재료 '2'(계면), 재료 '3'(접착), 및 재료 '4'(감광성 층)를 통해 재료들 '1' 사이를 실질적으로 흐른다. 본 명세서에서 기술되는 재료 스택의 상이한 부분들 또는 영역들은 "재료들" 또는 "층들"로 본 명세서에서 지칭되지만, 그렇게 제한되지는 않는다.
도 3은, 일 실시예 하에서, 픽셀 위의 재료 스택의 단면을 도시한다. 도 3의 실시예들은 수직 픽셀의 일부분으로서 지칭될 수 있다. 도 3은 도 1a를 참조하여 전술된 바와 일반적으로 동일한 재료 스택인 재료들 '1', '2', '3', '4', '5', 및 '6'을 도시한다. 계면 재료 또는 층 '8'은 디바이스의 상단 부분 또는 영역 상에 포함 또는 통합된다. 재료 '8'은 본 명세서에서 재료 '2'로서 기술되는 재료들의 세트들의 부재 또는 부재들을 포함한다. 금속 또는 접촉부 층 또는 재료 '9'는 디바이스의 상단 부분 또는 영역 상에 포함 또는 통합된다. 금속 또는 접촉부 층 '9'는 본 명세서에서 재료 '1'로서 기술되는 재료들의 세트들의 부재 또는 부재들을 포함한다. 실시예들에서, 재료 '9'는 인듐 주석 산화물, 산화주석, 또는 얇은(실질적으로 가시광에 대해 비흡수성인) 금속, 예컨대 TiN, Al, TaN, 또는 재료 '1' 아래의 하기에 인용되는 다른 금속들과 같은 투명 전도성 재료를 포함한다.
재료 '1'은 기판(도시되지 않음) 위에 놓이고 실리콘 CMOS 집적 회로일 수 있는 금속이다. 프로세싱 동안, 그것은, 예를 들어 200 mm 또는 300 mm 웨이퍼; 일반적으로, 다이를 형성하도록 아직 낱개화되지 않은 웨이퍼 또는 다른 기판일 수 있다. 재료 '1'은 CMOS 집적 회로 웨이퍼의 상단 표면에 존재하는 금속을 지칭하는데, 이는 후속 층들과의 물리적, 화학적, 및 전기적 접속을 위해 제시되고 사용가능하다. 금속은, 예를 들어 TiN, TiO2, TixNy, Al, Au, Pt, Ni, Pd, ITO, Cu, Ru, TiSi, Wsi2, 및 이들의 조합들을 포함할 수 있다. 재료 '1'은 접촉부 또는 전극으로서 지칭되지만, 이러한 접촉부의 거동은 금속과 재료 '4'인 광전도성 양자점 층 사이에 존재할 수 있는 얇은 층들에 의한 영향을 받을 수 있다는 것이 본 명세서에서 논의될 것이다.
금속은 특정 일함수를 달성하도록 선택될 수 있으며, 오믹 또는 비-오믹(예컨대, 쇼트키(Schottky)) 접촉부가 그것이 근접해 있는 층들에 대해 형성되는지 여부에 영향을 줄 수 있다. 예를 들어, 금속은 얕은 일함수, 예컨대 일반적으로 약 -2.0 eV 내지 약 -4.5 eV의 값, 예를 들어 약 -2.0 eV 내지 약 -4.2 eV에 놓이는 값들을 제공하도록 선택될 수 있다.
금속은 5 nm 제곱 평균 제곱근(root-mean-squared) 미만의 표면 조도를 달성할 수 있다.
금속은 0.18 마이크로미터 이하의 임계 치수로 패턴화될 수 있다. 금속은, 픽셀-투-픽셀, 즉 (예컨대, 픽셀 중심 전극과 그리드 사이의) 전극들의 간격이 약 1%의 표준 편차를 초과한 것만큼 변화하지 않도록 패턴화될 수 있다.
금속은 네이티브 산화물(native oxide)과 같은 산화물, 예컨대, TiN의 경우에 TiOxNy로 종단될 수 있다. 일반적으로, 이러한 산화물, 또는 그 최상단에 있는 다른 재료들, 예컨대 유기 잔여물, '폴리머'와 같은 무기 잔여물 등은 일정하고 알려진 조성 두께의 것이다.
금속은 전도성 재료일 수 있는데, 여기서 금속을 구성하는 재료의 벌크는 100 microOhm*cm 미만인 비저항을 가질 수 있다.
금속은, 웨이퍼에 걸쳐서, 광감응성 픽셀들이 형성될 모든 영역들에서, 그것이 임의의 추가 산화물들 또는 유기물들 또는 오염물들로 캡핑되지 않도록 프로세싱될 수 있다.
웨이퍼의 상단 표면은, 계면 층의 형성 이전 또는 이후에, 금속 및 절연 재료(예컨대, 절연 산화물)의 영역들을 포함하여, 이러한 표면 상에서의 특징부들의 피크-밸리 거리가 50 nm 미만이 되게 할 수 있다.
감광성 반도체 층의 도입 전, 1.1 μm × 1.1 μm 또는 1.4 μm ×1.4 μm 정사각형 그리드 전극의 중심에서 픽셀 전극 사이를 흐르는 누설 전류는 3 V 바이어스에서 약 0.1 fA 미만이어야 한다.
재료 '1' 위의 층들 또는 재료들은 계면 또는 계면 층을 형성한다. 계면을 형성하는 층들 각각은, 이어서, 하기에서 더 상세히 기술된다.
재료 '2'는 계면 층의 제1 부분 또는 일부분이며, 금속의 최상단에 존재하는 재료를 포함한다. 재료 '2'는 금속의 순수하고 깨끗한 표면을 포함할 수 있다. 이러한 층의 재료는 산화물들을 포함할 수 있는데, 이들은 노출된 금속의 존재의 결과로서, 웨이퍼, 산소, 또는 다른 산화종 중 어느 하나에 대한 노출을 통해 일반적으로 형성되는 것들을 포함하거나; 또는 그것은, 예컨대 급속 열 프로세싱에서, 제어되는 산화 환경에 대한 노출 및 상승된 온도에 대한 노출을 통해 의도적으로 형성될 수 있다. 네이티브 산화물들은, 예를 들어 하기를 포함한다: TiN 최상단의 TiO2 및 TiOxNy; Al 최상단의 Al2O3; Au 최상단의 Au2O3; Pt 최상단의 PtO 또는 PtO2; Ni 최상단의 Ni2O3; W 최상단의 WO3; Pd 최상단의 PdO; 및 ITO 최상단의 산소-풍부(oxygen-rich) ITO. 그것은, 그러한 네이티브 산화물이, 예컨대 에칭을 이용하여, 제거되고 다른 층으로 대체되는 것일 수 있다. 예를 들어, TiOxNy와 같은 네이티브 산화물이 (아르곤 스퍼터링과 같은 공정을 이용하여) 에칭될 수 있고, 이어서, 그의 상단 상에 제어 산화물, 예컨대 TiO2, TiOx, 또는 TiOxNy와 같은 층이 침착될 수 있다. 네이티브 산화물들 및 의도적으로 침착된 산화물들의 두께들의 합은 약 2 nm 내지 약 20 nm일 수 있다.
재료 '2'의 일부분은 가시광의 대부분의 파장 또는 모든 파장들에 대해 실질적으로 투명한 재료일 수 있다. 그것은 약 2 eV 초과 또는 약 2.5 eV 초과 또는 약 3 eV 초과인 밴드갭을 가질 수 있다. 그것은 큰 밴드갭 도핑 반도체일 수 있다. 그것은, 예컨대 TiOx의 경우에, 화학량론을 통한 도핑을 달성할 수 있는데, 여기서 x는 순도핑을 달성하기 위해 재료 '2' 위아래에서 변화된다. X의 값들은 전형적으로 약 1.9여서, 화학량론적 TiO2 위에서 과도한 Ti를 달성하게 할 수 있다. X의 값들은 전형적으로 약 2.1이어서, 화학량론적 TiOx 위에서 과도한 O를 달성하게 할 수 있다. TiOx - 여기서 x는 대략 2 미만임 - 는 화학양론적 TiO2를 환원 환경에 노출시킴으로써 달성될 수 있다. 예를 들어, TiOx에서 x를 값 2에 비해 보다 현저하게 감소시킴으로써 초기 화학양론적 TiO2가 환원되는 범위를 증가시킴으로써, 보다 큰 n-타입 도핑에 대응하는 자유 전자들의 밀도가 증가될 수 있다. TiO2는 그의 자유 캐리어 농도, 일함수, 및 전자 친화도를 개질하기 위해 질소로 도핑될 수 있다. TiO2 또는 TiOx는, 예를 들어 B, C, Co, Fe로 도핑될 수 있다. 그것은 1010 cm-3의 평형상태 캐리어 밀도를 갖는 약하게 도핑된 TiOx와 같은 알맞은 n-타입 재료일 수 있다. 그것은 1016 cm-3의 평형상태 캐리어 밀도를 갖는 TiOx와 같은 중간으로 도핑된 n-타입 재료일 수 있다. 그것은 1018 또는 1019 cm-3의 평형상태 캐리어 밀도를 갖는 TiOx와 같은 더 강하게 도핑된 n-타입 재료일 수 있다. 그것의 전자 친화도는 에너지적으로 금속의 일함수와 실질적으로 긴밀하게 대응할 수 있다. 그것의 일함수는 금속의 일함수와 실질적으로 긴밀하게 대응할 수 있다. 그것의 이온화 전위는 광흡수 층(본 명세서에서 재료 '4'로 기술됨)의 이온화 전위보다 훨씬 더 깊은 에너지에서 존재할 수 있다. 그것은, 예컨대 광흡수 층(하기에서 논의되는 층 '4')과 같은 인접 반도체 층과 접촉할 때 정공에 대한 낮은 표면 재결합 속도를 달성하기 위해 어닐링 공정, 가스상 처리, 또는 화학적 처리, 예컨대 유기 분자들에 대한 노출을 통해 종료될 수 있다.
재료 '3'은, 또한, 계면 층에 존재할 수 있으며, 계면 층의 제1 부분 최상단에 위치되거나 존재할 수 있는 재료를 포함한다. 재료 '3'은 의도적 또는 우발적으로 또는 그들의 일부 조합을 통해 도입된 유기 분자들과 같은 흡착된 유기물들을 포함하는데, 이들은 금속과 직접 접촉하여 또는 금속 산화물과 직접 접촉하여 금속 위에 존재한다. 이러한 분자들은 본 명세서에서 상세히 논의된다.
실시예들은 재료 '2'를 포함하는 반면, 재료 '3'은 없다. 그러한 실시예들은 재료 '3'에 의해 제공된 것과 같은 접착 층이 요구되지 않는 재료들의 선택을 포함한다. 일례로서, 재료 '2'가 티타늄과 같은 금속을 포함하는 경우, 예컨대 재료 '2'가 TiOx를 포함하는 경우, 그리고 재료 '4'가 메르캅토벤조산과 같은 가교 결합제를 포함하는 경우 - 여기서 메르캅토벤조산의 하나의 작용기가 TiOx와 결합함 -, 재료 '4'와 재료 '2' 사이의 접착이 재료 '3'의 명백한 포함 없이 제공될 수 있다.
실시예들에서, 재료 '1', 재료 '2', 및 재료 '3' 모두가 존재할 수 있다. 실시예들은 헤테로접합의 고의적인 도입 없이 쇼트키 접촉이 금속 '1'을 통해 재료 '4'에 대해 이루어지는 경우들을 포함했다. 실시예들은, TiN 또는 TiOxNy가 금속 '1'을 형성하고, 층 '2'가 금속 '1'의 깨끗한 종단부 - 네이티브 산화물의 현저한 형성이 없음 - 이고, 헥사메틸다이실라잔과 같은 접착 층이 재료 '3'에서 제공되는 디바이스를 포함했다.
실시예들에서, 재료 '1', 재료 '2', 및 재료 '3' 모두가 존재할 수 있다. 실시예들은 헤테로접합이 재료 '2'에서의 큰 밴드갭 산화물의 사용을 통해 감광성 층 '4'에 대해 형성되는 경우들을 포함한다. 실시예들은, TiN 또는 TiOxNy가 금속 '1'을 형성하고 층 '2'가 큰 밴드갭 반도체, 예컨대 TiOx(이는 구조적으로 도핑될 수 있거나, 불순물 도핑될 수 있거나, 양측 모두 될 수 있거나 또는 어느 것도 되지 않을 수 있음)를 포함하고, 헥사메틸다이실라잔과 같은 접착 층이 재료 '3'에서 제공될 수 있는 디바이스를 포함한다.
실시예들에서, 재료 '1'은 알루미늄 금속일 수 있고, 재료 '2'는 알루미늄의 네이티브 산화물을 포함할 수 있고 도핑된 Al2O3과 같은 도핑된 전도성 산화물을 포함할 수 있고/있거나, 큰 밴드갭 반도체, 예컨대 TiOx(이는 구조적으로 도핑될 수 있거나, 불순물 도핑될 수 있거나, 양측 모두 될 수 있거나 또는 어느 것도 되지 않을 수 있음)를 포함할 수 있고, 재료 '3'은 재료 '3'에 제공될 수 있는 헥사메틸다이실라잔과 같은 접착 층을 포함할 수 있다.
실시예들에서, 재료 '1'은 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금을 포함할 수 있다. 실시예들에서, 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리가 활용될 수 있다.
실시예들에서, 재료 '2'는 금속의 표면을 포함할 수 있으며, 산화물, 질화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물을 포함할 수 있다. 실시예들에서, 그것은 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함할 수 있다.
실시예들에서, 재료 '2'는 다수의 서브층들을 포함할 수 있다. 실시예들에서, 그것은 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금과 같은 금속으로 이루어진 서브층을 포함할 수 있다. 실시예들에서, 이러한 서브층은 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리를 포함할 수 있다. 실시예들에서, 재료 '2'는 산화물, 질화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물로 이루어진 추가 서브층을 포함할 수 있다. 실시예들에서, 이러한 추가 서브층이 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함한다는 것은 바람직할 수 있다.
재료 '4'로 지칭되는 층은 나노결정 또는 양자점을 포함하는 광흡수 층을 지칭한다. 도 1b에서 '1220'으로 묘사된 양자점(QD)은 나노구조, 예를 들어 3개의 공간 방향들 모두에서 전도대(conduction band) 전자, 가전자대(valence band) 정공, 또는 여기자(exciton)(전도대 전자들과 가전자대 정공들의 결합쌍(bound pair)들)를 한정하는 반도체 나노구조일 수 있다. 한정은, 정전 전위(예컨대, 외부 전극, 도핑, 스트레인, 불순물에 의해 생성됨), (예컨대, 도 1b의 '1221' 내에 포함된 코어-쉘 나노결정 시스템에서의) 상이한 반도체 재료들 사이 또는 반도체와 다른 재료(예컨대, 유기 리간드들에 의해; 또는 유전체, 예컨대 PbO와 같은 산화물, PbSO3과 같은 아황산염, PbSO4와 같은 황산염, 또는 도 1b의 '1221'에 포함되는 SiO2에 의해 데코레이션되는 반도체) 사이의 계면의 존재, 도 1b의 '1221'에 포함되는 반도체 표면의 존재, 또는 이들 중 하나 이상의 것의 조합으로 인한 것일 수 있다. 양자점은 그의 흡수 스펙트럼에서, 이상화된 0-차원 시스템의 이산 양자화된 에너지 스펙트럼의 효과를 보인다. 이러한 이산 에너지 스펙트럼에 대응하는 파동 함수들은 양자점 내에 실질적으로 공간적으로 국부화되지만, 재료의 결정 격자의 많은 주기에 걸쳐서 연장된다. 하나의 예시적인 실시예에서, QD는 반도체 또는 화합물 반도체 재료, 예컨대 PbS의 코어를 가질 수 있다. 리간드들은 외부 표면 중 일부 또는 그 전부에 부착될 수 있거나, 또는 일부 실시예들에서 제거될 수 있다. 일부 실시예들에서, 인접 QD들의 코어들은 함께 융합되어, 나노스케일 특징부들을 갖는 나노결정 재료의 연속적인 필름을 형성한다. 다른 실시예들에서, 코어들은 링커 분자들에 의해 서로 연결될 수 있다. 일부 실시예들에서, 트랩 상태들은 나노결정 재료의 외부 표면 상에 형성될 수 있다. 일부 예시적인 실시예들에서, 코어는 PbS일 수 있고, 트랩 상태들은 코어의 외부 표면 상에 형성된 산화물, 예컨대 PbSO3에 의해 형성될 수 있다.
QD 층은 코어 내의 것과는 상이한 조성의 것, 예컨대 PbSO3과 같은 산화된 코어 재료, 또는 상이한 종류의 반도체인 외부 표면들을 갖는 융합된 QD 코어들의 연속적인 네트워크를 포함할 수 있다. 필름 내의 개별적인 QD 코어들은 밀접하게 접촉되지만, 개별적인 양자점들의 속성들 중 많은 것을 계속해서 보인다. 예를 들어, 단독(융합되지 않은) 양자점은 그의 크기, 예를 들어 1 nm 내지 10 nm와 관련된 양자 효과로부터 발생하는 잘 특성화된 여기자 흡수 파장 피크를 갖는다. 필름 내의 융합된 QD들의 여기자 흡수 파장 피크는 융합 전에 존재한 중심 흡수 파장으로부터 현저하게 시프트되지 않는다. 예를 들어, 중심 흡수 파장은 융합될 때 약 10% 이하만큼 변화할 수 있다. 따라서, 필름 내의 QD들은, 그들이 거시적 구조의 통합 부분일 수 있다는 사실에도 불구하고 그들의 양자 효과를 유지한다. 일부 실시예들에서, QD 코어들은 하기에 추가로 기술되는 바와 같은 링커 분자들에 의해 링크된다. 이는, 전류가, 링크되지 않고 융합되지 않은 QD들을 통한 것보다 더 용이하게 흐르게 한다. 그러나, 코어들을 융합하는 것 대신에 QD들의 연속적인 필름을 형성하기 위한 링커 분자들의 사용은 일부 광전도체 및 이미지 센서 실시예들의 경우에 암전류를 감소시킬 수 있다.
일부 실시예들에서, QD 층은 예외적으로 방사선 감응성이다. 이러한 감도는 낮은 방사선 이미징 응용예들에 특히 유용하다. 동시에, 디바이스의 이득은 QDPC가 포화하도록, 즉 추가 광자들이 판독 전자 회로에 의해 파악될 수 있는 추가의 유용한 정보를 계속해서 제공하도록 동적으로 조절될 수 있다. 이득의 동조는, 주어진 디바이스, 예를 들어 픽셀에 걸쳐서 전압 바이어스, 및 그에 따라 생성된 전기장을 변화시킴으로써 편리하게 달성될 수 있다. QD 디바이스들의 일부 실시예들은 QD 층 및 맞춤설계형 또는 조립식(pre-fabricated) 전자 판독 집적 회로를 포함한다. 이어서, QD 층은 맞춤설계형 또는 조립식 전자 판독 집적 회로 상에 직접 형성된다. QD 층은, 추가로, 그것이 개별 아일랜드들을 형성하도록 패턴화될 수 있다. 일부 실시예들에서, QD 층이 회로 위에서 어디에 놓이든, 그것은 회로의 특징부들 중 적어도 일부와 연속으로 중첩 및 접촉한다. 일부 실시예들에서, QD 층이 회로의 3차원 특징부들 위에 놓이는 경우, QD 층은 이러한 특징부들에 순응할 수 있다. 다시 말해, QD 층과 하부의 전자 판독 집적 회로 사이에 실질적으로 인접한 계면이 존재한다. 회로 내의 하나 이상의 전극들은 QD 층과 접촉하고, QD 층에 관한 정보, 예를 들어 QD 층 상에서의 방사선의 양과 관련된 전자 신호를 판독 회로에 중계할 수 있다. QD 층은, 판독 회로와 같은 전체 하부 회로를 커버하도록 연속적인 방식으로 제공될 수 있거나, 또는 패턴화될 수 있다. QD 층이 연속적인 방식으로 제공되는 경우, 충전율(fill factor)은 약 100%에 근접할 수 있고, 패턴화에 따라, 충전율은 감소하지만, 실리콘 광다이오드들을 사용하는 일부 예시적인 CMOS 센서들의 경우에 전형적인 35%보다 여전히 훨씬 더 클 수 있다. 많은 실시예들에서, QD 광학 디바이스들은 종래의 CMOS 디바이스들을 제조하는 데 보통 사용되는 설비에서 이용가능한 기법들을 이용하여 용이하게 제조된다. 예를 들어, QD들의 층이, 예를 들어 표준 CMOS 공정인 스핀-코팅을 이용하여 조립식 전자 판독 회로 상에서 용액-코팅될 수 있고, 디바이스에서의 사용을 위해 최종 QD 층을 제공하도록 다른 CMOS 호환가능 기법들로 선택적으로 추가 프로세싱될 수 있다. QD 층이 제조하기 어렵거나 실험적인 기법들을 필요로 하지 않지만, 그 대신, 표준 CMOS 공정들을 이용하여 제조될 수 있기 때문에, QD 광학 디바이스들은 대량으로, 그리고 현재 CMOS 공정 단계들에 비해 (재료들 이외의) 자본 비용의 어떠한 현저한 증가 없이도 제조될 수 있다.
QD 재료는 대략적으로 가시 파장 범위의 가장자리, 예컨대 약 650 nm에서 흡수 컷오프를 가질 수 있다. QD 재료는, 예컨대 흡수 컷오프가 700 nm 내지 900 nm 내에 있을 때, 전체 가시광에 걸쳐서 높은 흡수율을 보장하기 위해, 보다 긴 파장들에서 흡수 컷오프를 가질 수 있다.
QD 필름은 종래의 스핀-온 공정, 잉크-젯 프린팅 공정, 랭뮤어-블로드젯(Langmuir-Blodgett) 필름 침착, 동전기 스프레이, 또는 나노-인상(nano-imprint)을 이용하여 침착될 수 있다. QD 필름은 약 30 RPM으로의 웨이퍼 상에서의 QD 용액의 분배, 그 뒤의 3-단계 스핀 공정을 이용하여 침착될 수 있다.
QD 용액 흡수 시의 피크의 스펙트럼 위치는 약 740 nm +/- 10 nm에 있도록 특정될 수 있다. 740 nm 근처의 QD 흡수 피크 및 이러한 피크의 약간 청색에 대한 밸리에서의 흡수율의 비는 약 1.2가 되도록 특정될 수 있다.
양자점 층의 두께는 300 nm +/- 50 nm가 되도록 특정될 수 있다. 양자점 층의 두께는, 약 400 nm 내지 약 640 nm의 스펙트럼 범위에 걸쳐서, 필름 상에 입사되는 모든 광의 90% 초과가 흡수됨을 보장하도록 선택될 수 있다. 양자점 필름의 조도(제곱 평균 제곱근)는 약 5 nm 미만이 되도록 특정될 수 있다.
1.1 μm × 1.1 μm 픽셀에서의 암전류는 적합한 바이어스, 예컨대 3 V 바이어스 하에서 약 0.5 fA 미만일 수 있다. 이득은 1.1 μm × 1.1 μm 픽셀에서 약 10 초과일 수 있다.
알칼리 금속 불순물들은 양자점 필름에서 5E17 cm-3 미만 농도에서 존재할 수 있다. 크기가 약 0.16 마이크로미터 초과의 결함들이 200 mm 웨이퍼에 걸쳐서 약 20개 미만일 수 있다. 유동 캐리어의 이동도는 1E-5 ㎠/Vs를 초과할 수 있다. 필름 내의 나노결정들의 로딩 분율은 약 30 체적%를 초과할 수 있다.
재료 '4' 내에는 PbO, PbSO4, PbSO3, 폴리황산염과 같은 화학종들이 포함될 수 있으며, 그들은 또한 O2, N2, Ar, H2, CO2, H2O, 및 H2S와 같은 물리적 흡착종들을 포함할 수 있다.
재료 '4' 내에는 적어도 하나의 나노입자 또는 나노결정 또는 양자점의 표면에 결합되는 분자들이 포함될 수 있다. 이들은 하기를 포함할 수 있다: 벤젠티올, 에탄티올과 같은 티올-말단화된 리간드; 올레산 및 포름산과 같은 카르복실레이트-말단화된 분자; 피리딘, 부틸아민, 옥틸아민과 같은 아민-말단화된 리간드. 그들은 또한 벤젠다이티올, 에탄다이티올, 및 부탄다이티올과 같은 두자리 가교 결합제를 포함할 수 있다. 그들은, 또한, 하기를 포함하는 여러자리(multidentate) 분자들을 포함할 수 있다: (1) 골격; (2) 나노입자 표면에 결합하고 티올, 아민, 카르복실레이트를 포함하는 소정 측기(sidegroup) 및/또는 말단기(endgroup); 및 (3) 극성, 비극성 및 부분 극성 용매에 용해도를 부여하는 것들과 같은 다른 작용기.
재료 '5'는 '4'의 상단 상에 하부 재료의 부동태화를 제공할 수 있는 층들을 포함할 수 있는데, 이는 재료 스택의 층들 '1' 내지 '4'와 재료 스택의 외부 사이에서의 종들의 이동 범위를 최소화시키는 것을 포함한다. 이러한 층은, 또한, 봉합재 층과 같은 상부 층과의 양호한 물리적 접착을 가능하게 할 수 있다.
재료 '6'은 재료 스택의 상단 상에 포함될 수 있는 층 또는 층들을 지칭하며, 재료 스택의 층들 '1' 내지 '4'와 재료 스택의 외부 사이에서의 종들의 이동 범위를 최소화하는 역할을 할 수 있다. 평면 셀 구성에서, 양자점 필름 층은 CFA와의 추가 통합에 적합한 광투명 필름을 제공하는 저온(약 100 oC 미만) PECVD SiO2, SiN, 또는 SiOCN 공정을 이용하여 산소 및 습기 확산에 대해 봉합될 수 있다. 필름은 약 200 nm +/- 10 nm의 두께를 갖도록 특정될 수 있다. 그것은 약 5 nm rms 미만의 표면 조도를 갖도록 특정될 수 있다. 광 투과성은 약 99%를 초과할 수 있다. 접착력이 하부 층들에 제공될 수 있다. 일 실시예는 200 nm 웨이퍼에 걸쳐서 약 20개 미만의 0.1 μm 초과 입자 결함들을 가질 수 있다. 일 실시예는 200 nm 웨이퍼에 걸쳐서 약 20개 미만의 0.1 μm 초과 핀홀들을 가질 수 있다.
전기 접촉부와 광감응성 반도체 사이의 계면의 특성은 디바이스 안정성 및 성능에 대한 중요한 결정인자이다. 예를 들어, 접촉부가 오믹 대 쇼트키인지 여부, 그리고 접촉부와 반도체가 {반도체 및 접촉부} 중 적어도 하나를 부동태화시키는 얇은 계면 층에 의해 분리되는지 여부는 안정성 및 성능 면에서 중요하다.
광전도성 층의 조성 - 예를 들어, 광전도체를 구성하는 반도체 재료 상의 표면 트랩 상태의 존재 - 은 디바이스 성능 및 안정성에 대한 중요한 결정인자이다. 구체적으로, 광전도성 재료들은, 종종, 나노입자 표면 상에서, 가능하게는 원래 가스(예컨대, O2, H2O, CO2)로서 존재하는 물리흡착종 또는 화학흡착종의 존재에 민감하다 - 따라서, 이들은 프로세싱 동안에 조심스럽게 제어되어야 하고, 봉합 및/또는 부동태화 층(들)이 광전도성 층의 위 및/또는 아래에서 사용되어 시간 경과에 따라 지속적 광전도성 특징부들을 보존하게 할 수 있다. 일 실시예의 금속과 반도체 사이의 계면뿐 아니라 일 실시예의 봉합에 대한 추가 설명이 이어진다.
층 '4'는 단결정 실리콘, 다결정질 실리콘, 나노결정질 실리콘, 또는 비정질 실리콘 - 수소화 비정질 실리콘을 포함함 - 을 포함한 실리콘으로 제조될 수 있다.
층 '4'는, 실질적으로 양자 한정되지 않지만, 그 대신, 벌크 반도체의 밴드갭을 실질적으로 유지하는 재료들을 포함할 수 있다. 실시예들은 실리콘, 비화갈륨, 탄소, PbS, PbSe, PbTe, Bi2S3, In2S3, 구리-인듐-갈륨-셀렌화물(또는 황화물), SnS, SnSe, SnTe과 같은 재료들의 결정질 또는 다결정질 또는 나노결정질 또는 비정질 실시예들을 포함하는데, 여기서 임의의 결정질 또는 부분결정질 부단위의 특성 크기는, 전형적으로, 채용된 반도체 재료에서의 보어(Bohr) 여기 반경(전자-정공 쌍의 특성 공간 범위)보다 작지 않다.
일 실시예의 계면 형성은 재료 '1'의 세척 및 종단을 포함할 수 있다.
일 실시예의 계면은 재료 '2'의 일부로서 네이티브 산화물을 포함하는, 재료 '1' 상에 형성된 산화물을 포함할 수 있다. 이러한 산화물의 두께는 디바이스 성능의 중요한 결정인자이다. 과도한 산화물 두께(예컨대, 약 10 nm 내지 약 20 nm를 초과하는 두께)는 광전도성 필름과 직렬로 과도한 접촉 저항을 제공하여, 바이어싱 회로로부터의 바람직하지 못하게 증가된 바이어스의 인가를 필요하게 만들 수 있다. 실시예들에서, 이러한 네이티브 산화물의 두께는 약 5 nm 미만의 범위에서 유지된다.
일 실시예의 계면은, 상단에 배치될 반도체와의 계면의 일함수를 개질하기 위해 일반적으로 포함되는, TiO2와 같은 재료 '2'의 일부분으로서 추가의 얇은 층을 포함할 수 있다. 이러한 층은, 실시예들에서, 한 가지 타입의 전하 캐리어에 유리한 선택도를 제공할 수 있는데, 예를 들어, TiO2는, 동작 바이어스에서, 그것이 전자들을 광전도성 반도체 층의 전도대 내에 효율적으로 주입하지만, 이러한 동일 바이어스에서, 그것이 훨씬 더 낮은 효율로 광전도성 반도체 층의 가전자대로부터 정공들을 인출하도록 구성될 수 있다. TiO2는, 동작 바이어스에서, 그것이 전자들을 광전도성 반도체 층의 전도대로부터 효율적으로 추출하지만, 이러한 동일 바이어스에서, 그것이 훨씬 더 낮은 효율로 광전도성 반도체 층의 가전자대 내에 정공들을 주입하도록 구성될 수 있다.
일 실시예의 계면은, 정공과 같은 한 가지 타입의 전하 캐리어들의 흐름을 가능하게 하는 반면에 전자와 같은 다른 타입의 흐름을 차단하기 위해 일반적으로 포함되는, MEH-PPV와 같은 재료 '2'의 일부분으로서 추가의 얇은 층을 포함할 수 있다.
일 실시예의 계면은, 분자들의 일 측면 상에서 하부 층에 앵커링하도록 그리고 분자의 다른 말단에서는 최상단에 배치될 반도체에 앵커링하도록 설계된 재료 '3'의 일부분으로서의 얇은 층, 가능하게는 자가-조직된 분자 단층(self-organized molecular monolayer)을 포함할 수 있으며, 그 목적은, 제어되는 전자 통신을 보장하고, 또한, 기계적 안정성, 예를 들어 다층 디바이스를 구성하는 재료들 사이에서의 양호한 접착을 보장하는 것이다.
일 실시예의 계층화된 구조는 계면을 통한 효율적인 전하 캐리어 이송을 제공한다. 실시예들에서, 계층화된 구조는 광전도성 반도체 층과 실질적으로 오믹 접촉을 형성하여, 계면 근처에 반도체의 공핍을 거의 또는 전혀 제공하지 않을 수 있고, 적어도 한 가지 타입(예컨대, 전자, 정공)의 전하 캐리어의 효율적인 주입 및 추출을 제공할 수 있다. 실시예들에서, 계층화된 구조는 광전도성 반도체 층과 쇼트키 접촉을 형성하여, 전하 캐리어들이 주입되고/되거나 인출되기 위해 극복되어야 하는 에너지 장벽을 제공할 수 있다. 실시예들에서, 계층화된 구조는 선택적 접촉을 형성하여, 그것이 다른 타입(예컨대, 정공)의 추출을 제공하는 것보다 한 가지 타입의 전하 캐리어(예컨대, 전자)의 현저하게 더 효율적인 주입을 제공할 수 있고/있거나; 그것이 다른 타입(예컨대, 정공)의 주입을 제공하는 것보다 한 가지 타입의 전하 캐리어(예컨대, 전자)의 현저하게 더 효율적인 인출을 제공할 수 있다.
일 실시예의 계층화된 구조는 접촉 표면의 일함수를 제공하는데, 여기서 유효 일함수는 전극의 재료, 계면 층의 재료, 및 그의 두께에 의해 결정된다.
일 실시예의 계층화된 구조는, 예를 들어 p-반도체 광검출기 디바이스의 경우에 금속 전극의 표면 상에 전자 트랩 상태를 제공하는 층으로서, 바람직하지 못한 캐리어 이송을 억제하는 차단 능력을 제공한다.
일 실시예의 계층화된 구조는 감광성 반도체 재료와 금속 전극의 강한 결합을 제공한다.
일 실시예의 계층화된 구조는 금속 전극-반도체 재료 계면의 고온 안정성을 제공한다.
조작된(engineered) 계면 층을 갖는 일 실시예의 전자 디바이스들의 구조 및 구성은 반도체 제조 시에 사용되는 하기와 같은 종래의 재료를 포함하는 금속 전극을 포함하지만 이로 제한되지 않는다: 선택된 화학양론적 조합에서 용이하게 산화되거나, 질화되거나, 또는 산화 및 질화되는 재료, 예컨대 Ti, W, Ta, Hf, Al, Cu, Cr, Ag; 또는 내산화성 또는 내질화성인 재료, 예컨대 Au, Pt, Rh, Ir, Ru, 흑연, 비정질 탄소, 그라핀, 또는 탄소 나노튜브. 이러한 금속 전극들은 또한 합금, 전도성 유리, 및 다양한 전도성 금속간화합물로부터 형성될 수 있다. 생성된 전극들의 일함수는, 예를 들어 특정 시간 동안에 특정 온도에서 산소, 질소, 또는 이들의 조합에 대한 노출을 통해 동조될 수 있다.
일 실시예의 전자 디바이스들의 구조 및 구성은 금속 접촉부의 표면 상에 계면 층을 포함한다. 일 실시예의 계면 층은 접촉부의 오믹 특성을 유지하기에 충분한 최대 두께를 갖지만 전자 트랩 상태를 안출하기에 충분한 최소 두께를 갖는 전극의 요소의 산화물 또는 금속간화합물을 포함한다. 그 구조는 물리 증착(physical vapor deposition, PVD), 원자층 침착(atomic layer deposition, ALD), 화학 증착(chemical vapor deposition, CVD), 이온 클러스터(ion cluster), 이온 빔 침착(ion beam deposition), 이온 주입, 어닐링 또는 다른 필름 침착 방법들을 이용하여 형성 또는 생성될 수 있다. 또한, 그러한 필름은, 수산화물, 산화물, 불화물, 황화물, 황산염, 아황산염, 설폰산염, 인산염, 포스폰산염, 인화물, 질산염, 아질산염, 질화물, 탄산염, 탄화물 및 다른 타입의 염 또는 금속의 착체를 형성하기 위해, 전기화학 기법을 포함할 수 있는 수성 및 비-수성 액체 제형으로부터 형성될 수 있다. 계면 층의 평균 두께는 최종 계면 층의 전도도 및 금속 전극 자체의 일함수에 따라 약 0.1 nm 내지 약 0.2nm로부터 약 10 nm 내지 약 50nm까지 변화할 수 있다.
일 실시예의 계면 층은 전극의 표면 상에 침착되는 다른 산화물을 포함하는데, 그 산화물은 도핑된 TiO2, HfO2, Al2O3, SiO2, Ta2O5, ZnxAlyO, ZnxGayO, ZnInxSnyO, 및 유사한 p-전도성 재료였다. 또한, 이러한 재료들은 먼저 언급된 방법들을 이용하여 침착될 수 있다.
계면 층의 추가 속성들은 반도체 감광성 층의 구성요소들에 대해 상대적으로 강한 화학적 결합, 바람직하게는 공유 결합을 형성하기 위한 필요성에 의해 결정된다. 감광성 층의 구성요소들 중 어느 것도 계면 층과의 화학적 결합을 제공하지 않는 경우, 계면 층의 표면은 유기 이작용성 분자들을 사용하여 개질되는데, 여기서 한 가지 타입의 작용기는 계면 층 표면에 선택적 결합을 제공하는 반면, 제2 타입의 작용기는 리간드에 대해 또는 직접적으로 반도체 나노결정에 대해 결합을 제공한다. 이러한 결합 분자들은 비전도성 알칸 또는 아릴 골격 상에 형성될 수 있거나, 또는 아닐린, 아세틸렌, 또는 다른 타입의 sp2 혼성화된 탄소를 포함하는 전도성 골격 상에 형성될 수 있다. 전극의 산화된 표면 또는 계면 층의 표면에 대한 결합을 제공하는 작용기는 실란, 실록산, 실리잔, 일차, 이차 또는 삼차 아민, 이미드, 인산염, 옥심, 카르복실레이트를 포함하지만 그로 제한되지 않는다. 계면 층을 형성하는 유기 분자의 평균 길이는 전형적으로 약 2개의 탄소 원자 내지 약 16개의 탄소 원자까지 다양할 수 있다.
전극의 금속이 부동태인 경우(예컨대, Au, Pt, Cu, Ag 등), 계면 층은 일 측면 상에서는 금속 표면에 대한 그리고 타 측면 상에서는 나노결정에 대한 직접 결합을 제공하는 2개의 유사한 작용기를 포함하는 분자로부터 형성될 수 있다. 일례가 Au-S-R-S-NC 결합의 형성일 것이다. 또한, 유기 계면 층의 두께 및 전도도는 필요한 전자 디바이스 속성에 의해 정의될 수 있다.
계면 층의 전도도가 (예컨대, 평면 전극 요소에 대한) 전자 디바이스 파라미터가 되는 데 필요한 허용가능한 한도를 초과하고 있는 경우, 연속적인 필름이 종래의 패턴화 기법을 이용하여 패턴화될 수 있다.
적어도 2개의 전극들을 갖는 각각의 전자 디바이스에서, 전극들 중 하나는 하나의 일함수를 갖는 금속으로 제조될 수 있는 반면, 다른 전극은 상이한 일함수 및/또는 상이한 타입(전자 또는 정공)의 전도도를 갖는 것으로 제조될 수 있다.
전자 디바이스의 수직 구성의 경우, 상기와 동일한 접근법이 하부 전극을 위해 이용되는 한편, 상부 상의 계면 층은 유기 분자의 침착 또는 반도체 재료의 얇은 투명 층의 침착에 의해 형성된다.
전술된 분자는 대략 1 내지 대략 10,000의 중합도를 갖는 폴리머이다.
본 명세서에서 기술되는 디바이스를 형성할 시, 일반적으로, 디바이스는 재료 '1' 및 재료 '2'의 지속적이고 신뢰성있는 조합을 포함하도록 형성될 수 있는데, 이러한 조합 뒤에는 제어된 형성 또는 재료 '3' 및 광흡수 층 '4'가 이어질 수 있다. 예를 들어, 일 실시예는 재료 '1'을 통해, 100 microOhm*cm 미만의 비저항을 갖는 고전도성 접촉부, 및 약 -2 eV 내지 약 -4.5 V에 있고 약 -2 eV 내지 약 -4.2 eV에 있는 일함수를 제공할 수 있다. 일 실시예는 재료 '2'를 통해, 뒤이은 감광성 반도체 층 내로의 전자의 주입을 허용하지만 이러한 층으로부터의 정공의 추출을 차단하는 큰 밴드갭 층을 제공할 수 있다. 일 실시예는 재료 '2'의 제1 부분의 일부분으로서, n-타입 TiOx와 같은 도핑된 실질적으로 투명한 산화물의 제어된 두께를 달성할 수 있다. 예를 들어, 일 실시예는 약 2 nm 내지 약 20 nm의 범위의 TiOx 두께를 달성할 수 있는데, 이는 약 1 nm 내지 5 nm 내로 제어되며; 여기서 TiOx는 캐리어 밀도에서 약 +/- 10%와 같은 엄격한 제어 대역을 갖는 1×1018 cm-3의 특별히 선정된 캐리어 밀도를 갖는다.
본 명세서에서 기술되는 디바이스의 층들의 스택 또는 구성의 제조는, 예를 들어 하기를 포함할 수 있다: (1) 예컨대 질소 분위기에서 티타늄의 스퍼터링을 통해 금속을 형성하여, TiN의 형성을 초래함; (2) 네이티브 산화물, 예컨대 TiOxNy 또는 TiOx와 같은 계면 층의 형성을 초래하는 후속 프로세싱(그것은, 이러한 후속 프로세싱이 소정 범위의 가능한 산화물 두께와 도핑 및 캐리어 농도를 초래하도록 하는 것일 수 있음); (3) 에치, 예컨대 황산-수소 과산화물-탈이온수 에치, 또는 과산화암모늄 에치, 또는 아르곤 스퍼터링과 같은 물리적 에치, 또는 아르곤 및 수소와 같은 반응성 스퍼터 에치를 통한 네이티브 산화물 층의 제거 - 일 실시예에서, 이러한 에치는 산화물을 완전히 제거하고, 완전한 제거를 보장하기 위한 보통의 오버에치가 구현될 수 있음 -; (4) 일 실시예는, TiOx, TiOxNy와 같은 산화물의 제어된 두께, 제어된 도핑, 및 제어된 표면 종단의 층, 또는 다른 계면 층을 침착시킨다. 물리 증착과 같은 방법들(예컨대, O2, N2, 또는 이들의 조합의 존재 시, TiOx 소스, TiN 소스, 또는 Ti 소스의 DC 스퍼터링, RF 스퍼터링을 포함함)이 이러한 층들을 침착시키기 위해 채용될 수 있다. 방법들은, 또한, CVD 및 ALD를 포함하는데, 여기서 전구체가 웨이퍼의 표면 상에 먼저 침착되고, 제어된 온도에서 반응이 진행된다. TiOx가 형성되는 경우들에 있어서, 전구체들이 채용될 수 있다.
본 명세서에서 기술되는 디바이스의 층들의 스택 또는 구성의 제조는, 예를 들어 하기를 포함할 수 있다: (1) 예컨대 질소 분위기에서 티타늄의 스퍼터링을 통해 금속을 형성하여, TiN의 형성을 초래함; (2) 계면 층의 이러한 금속의 상부 상에서의 침착으로의 인-시튜(in-situ) 전이. 이들은 TiOx 또는 TiOxNy를 포함할 수 있다. 이러한 층은 TiOx, TiOxNy와 같은 산화물의 제어된 두께, 제어된 도핑, 및 제어된 표면 종단의 층, 또는 다른 계면 층을 소유할 수 있다. 물리 증착과 같은 방법들(예컨대, O2, N2, 또는 이들의 조합의 존재 시, TiOx 소스, TiN 소스, 또는 Ti 소스의 DC 스퍼터링, RF 스퍼터링을 포함함)이 이러한 층들을 침착시키기 위해 채용될 수 있다. 방법들은, 또한, CVD 및 ALD를 포함하는데, 여기서 전구체가 웨이퍼의 표면 상에 먼저 침착되고, 제어된 온도에서 반응이 진행된다. TiOx가 형성되는 경우들에 있어서, 화학적 전구체들이 채용될 수 있다.
전술된 바와 같이, 봉합 및/또는 부동태화 층(들)이 광전도성 층의 위 및/또는 아래에서 사용되어, 시간 경과에 따라 지속적인 광전도성 특징부들을 보존하게 할 수 있다. 본 명세서에서 기술되는 실시예들은 광전도성 층 내에서의 지속적인 가스 환경(또는 가스의 현저한 존재의 결여)을 보장한다. 예를 들어, 진공, 아르곤, 질소, 산소, 수소, 이산화탄소가 다양한 비율로 그리고 다양한 정도로 포함될 수 있거나 또는 배제될 수 있다. 실시예들은 산소, H2O, CO2를 배제할 수 있으며, 가스 분자들 또는 비반응성 재료들, 예컨대 아르곤 및/또는 질소 중 어느 하나만의 부재를 포함할 수 있다. 시간 경과에 따라 지속적인 광전도성 특징부들을 보존하기 위해, 봉합재 층이 포함될 수 있는데, 그의 목적은 광전도성 필름과 이 필름 외부의 영역 사이에서의 가스 교환을 회피시키는 것이다. 이러한 목적을 위해 일 실시예에서 채용되는 재료들은 하기를 포함하지만 그들로 제한되지 않는다: 폴리자일릴렌; As2S3 또는 As2Se3; Si3N4, SiO2, 및 이들의 혼합물들, 예를 들어, SiOxNy; 산화물들, 예컨대 TiO2, HfO2, Al2O3, SiO2, Ta2O5, ZnxAlyO, ZnxGayO, ZnInxSny.
봉합재 재료는, 잠재적으로 실질적인 단분자 단층의 형태로, 부동태화 층에 의해 선행될 수 있다. 이러한 제1 층은 봉합재의 침착 동안에 봉합된 구조물을 보호하는 역할을 할 수 있는데, 예를 들어, 폴리자일릴렌과 같은 재료의 층이, 광전도성 층의 광전자 거동을 유해하게 변경시키지 않는 절차를 이용하여 먼저 침착될 수 있고, 뒤이은 봉합 공정들 동안에 광전도성 층의 보호를 제공한다. 그것은, 예를 들어, SiOx, SiOxNy 등과 같은 산소 함유 봉합재들의 침착 시에 채용되는 소정 공정들 동안에 존재하는 산소 및 그의 라디칼들에 기인한 반응들로부터 필름을 보호할 수 있다.
실시예들에서, 총 봉합재 스택(이는 다수의 층들을 포함할 수 있음)의 전형적인 두께는 단일 단층(전형적으로, 대략 nm 또는 nm 약간 미만, 예컨대 약 5 ㅕ) 내지 전형적으로 약 1 마이크로미터의 범위일 수 있다. 실시예들에서, 총 봉합재 스택의 전형적인 두께는 어레이의 광학 속성들을 최소로 섭동(perturb)시키기 위해 약 1 μm 내지 약 2 μm 미만일 수 있다.
실시예들에서, 층들 '1', '2', '3', '4', 및 '5' 중 적어도 하나에는, 디바이스 내에서 재료들과 반응할 수 있는 분자들을 게터링(gettering)하는 역할을 하는 재료들 - 반응되는 경우, 디바이스의 광전기 속성들을 변경할 수 있는 재료들을 포함함 - 이 포함될 수 있다. 디바이스에 진입할 수 있는 반응성 분자들의 예들은 O2, H2O, 및 O3을 포함한다. 그러한 반응들에 의해 변경되는 광전기 속성들을 가질 수 있는, 디바이스 내의 재료들의 예들은 재료 '4'(NC), 재료 '3'(접착), 재료 '2'(계면), 및 '1'(금속)을 포함한다. 게터링 모이어티들의 예들은 보라존, 테트라하이드로붕산염을 포함하는 수소화붕소, 카테콜보란, L-셀렉트라이드, 수소화붕소리튬, 트라이에틸수소화붕소리튬, 수소화붕소나트륨, 및 수소화붕소우라늄을 포함한다. 모이어티들을 게터링하는 예들은 가수분해성 실록산을 포함한다.
일 실시예의 디바이스들은 반도체 감광성 층의 구성요소들에 대한 강한 화학적 결합(예컨대, 공유 결합)을 포함할 수 있다. 감광성 층의 구성요소들 중 어느 것도 계면 층과의 화학적 결합을 제공하지 않는 경우, 계면 층의 표면은 유기 이작용성 분자들을 사용하여 개질되는데, 여기서 한 가지 타입의 작용기는 계면 층 표면에 선택적 결합을 제공하는 반면, 제2 타입의 작용기는 리간드에 대해 또는 직접적으로 반도체 나노결정에 대해 결합을 제공한다. 이러한 결합 분자들은 비전도성 알칸 또는 아릴 골격 상에 형성될 수 있거나, 또는 아닐린, 아시텔렌, 또는 다른 타입의 sp2 혼성화된 탄소를 포함하는 전도성 골격 상에 형성될 수 있다. 산화물에 대한 결합을 제공하는 작용기는 실란, 실록산, 실리잔, 일차, 이차, 또는 삼차 아민, 이미드, 인산염, 옥심, 카르복실레이트를 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 예를 들어, 약 30초 지속기간의 SC1을 이용하여 깨끗한 건조 공기 분위기 중에 20 oC에서 웨이퍼 사전 세정을 포함할 수 있다. 일 실시예의 디바이스들의 제조 공정들은 깨끗한 건조 공기 분위기 중에 20 oC에서 약 30초 지속기간의 탈이온수에서의 린스(rinse)를 포함할 수 있다. 일 실시예의 디바이스들의 제조 공정들은 웨이퍼를 건조시키는 것을 포함할 수 있는데, 이는 규정된 환경(예컨대, 깨끗한 건조 공기, 진공, 질소, 아르곤, 또는 수소와 같은 환원 분위기, 또는 N2 또는 Ar과 같은 불활성 가스 및 O2와 같은 산화 가스를 함유하는 제어된 산화 분위기)에서 규정된 온도(예컨대, 20 oC, 70 oC, 150 oC, 또는 200 oC)에서 규정된 기간(예컨대, 약 30초 내지 약 24시간) 동안 베이크(bake)를 수반한다.
일 실시예의 디바이스들의 제조 공정들은 다른 공정들 사이에서의 최대, 최소, 및 평균 큐(queue) 시간의 규정을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 규정된 온도, 예컨대 약 25 oC에서, 규정된 시간, 예컨대 20초 동안, 규정된 분위기, 예컨대 N2에서 아세토니트릴 중의 에탄다이티올에 대한 노출을 포함한, 기판 및 양자점 필름의 처리를 포함할 수 있다. 일 실시예의 디바이스들의 제조 공정들은, 규정된 온도, 예컨대 약 25 oC에서, 규정된 시간, 예컨대 약 20초 동안, 규정된 분위기, 예컨대 N2에서 아세토니트릴 중의 헥산다이티올에 대한 노출을 포함한, 기판 및 양자점 필름의 처리를 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 소정 온도, 예컨대 약 100 oC 이하에서, 그리고 100 oC와 같은 유전체 캡핑 층의 특정 두께로, SiO2와 같은 유전체 캡핑 층의 침착을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은 에칭될 영역들의 리소그래피 정의, 그 뒤의 SiO2를 포함한 재료들의 에칭을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 소정 온도, 예컨대 약 100 oC 이하에서, 그리고 100 oC와 같은 유전체 캡핑 층의 특정 두께로, SiN과 같은 유전체 캡핑 층의 침착을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은 에칭될 영역들의 리소그래피 정의, 그 뒤의 SiN을 포함한 재료들의 에칭을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 예를 들어, 200 nm Si 웨이퍼 상에서의 프로세싱을 포함한 실리콘 CMOS 제조, 및 양자점 층의 침착 이전의 0.11 마이크로미터 노드에서의 표준 Al/SiO2 재료 기술을 포함할 수 있다. CMOS 제조 흐름은 TiN과 같은 패턴화된 금속 접촉부로 완성될 수 있다.
일 실시예의 디바이스들의 제조 공정들은, 비아 층의 상단 상에서의 하나의 Cu/TEOS/SiN HM 단일 다마신(damascene) 층의 통합, 그 뒤의 Ni/Au 스택의 선택적 무전해 침착을 포함할 수 있다.
일 실시예의 디바이스들의 제조 공정들은 기판 사전 처리를 포함할 수 있다. 금속 전극 및/또는 유전체 표면 개질은 층들 사이의 전기 접촉 또는 접착을 개선하는 데 활용될 수 있다. 습식 사전 세정 대신, 웨이퍼는 제어된 장벽 높이 및 표면 상태 밀도를 갖는 접착 단층들을 형성하도록 플라즈마에 의해 또는 액체상 또는 증기상 공정에 의해 처리될 수 있다.
일 실시예의 디바이스들의 제조 공정들은 감광성 필름들의 침착을 포함할 수 있는데, 여기서 필름 성능에 대한 산소 및 습기의 영향을 최소화하고/하거나 제어하도록 주변 분위기에 걸친 엄격한 제어가 제공된다. 그들은 O2 및 H2O 공정 모니터들이 장착된 생산 툴들의 사용을 포함할 수 있다. 화학물질 저장 및 저장 용기들로부터 공정 툴 탱크들로의 유체의 전달 동안을 포함한, 공기에 대한 (양자점들 및 그들의 층들과 같은) 재료들의 최소의, 또는 제어되고 지속적인 노출을 보장하는 표준 동작 절차들이 제공될 수 있다. 제조 공정들은 클로로포름 및 다른 용매들과 상용가능할 수 있다.
일 실시예의 디바이스들의 제조 공정들은 양자점들의 층을 안정화시키는 것을 포함할 수 있다. 이들은 아세토니트릴 중의 다이티올 희석액을 사용하는 화학적 후처리를 포함할 수 있다.
대기 중의 산소 및 습기에 대한 QF의 고감도로 인해, QF 침착과 후처리 사이의 큐 시간이 감소 또는 최소화되어야 하고, N2 블랭킷(blanket) 하에서 이루어져야 한다. 동일한 조건들이 후처리(B)와 유전체 캡 침착 사이의 큐 시간에 적용된다.
일 실시예의 디바이스들의 제조 공정들은 디바이스의 수명 동안 산소 및 습기 확산으로부터의 QF 필름의 밀봉을 포함할 수 있다. SiO2/SiN 스택의 저온 침착이 채용될 수 있다. 그러한 공정들은 약 100 oC 미만의 기판 온도에서 그리고 대기압에서 또는 가능한 한 높은 압력에서 수행되어야 한다. 다른 공정 옵션들은 저온 스핀-온 유리 공정들 또는 초박 금속 필름들을 포함할 수 있는데, 이들은 캡핑 층들의 광 투과율에 영향을 미치지 않을 것이다.
일 실시예의 디바이스들의 공정 제어들은 양자점 필름 침착 전의 인입 웨이퍼 검사를 포함할 수 있다. 일 실시예의 검사 단계들은, 예를 들어 하기를 포함할 수 있다: a) 예컨대, 명시야(bright field) 검사를 이용하는 결함 밀도 검사; b) 예컨대, 자외선 광전자 분광법(Ultraviolet Photoelectron Spectroscopy, UPS)(UPS 방법 공정 제어 절차는 블랭킷 공정 모니터 웨이퍼에 대해 수행될 수 있음)을 이용하는 금속 전극 일함수 검사; 및 c) TLM(test pixel array) 구조들에 대해 수행될 누설 전류 및 유전체 전압 항복. 디바이스들의 광전기 응답, 및 필름 속성들은 공정 제어의 일부로서 채용될 수 있다.
실시예들에서, 재료 '4'는, 밴드갭을 갖고 관심 파장들의 범위 내에서 광의 흡수를 제공하는 재료를 포함할 수 있다. 실시예들에서, 감광성 층은 Si, PbS, PbSe, CdS, CdSe, GaAs, InP, InAs, PbTe, CdTe, Ge, In2S3, Bi2S3, 및 이들의 조합들과 같은 재료들을 포함할 수 있다. 실시예들에서, 감광성 층은 포르피린과 같은 강한 광흡수성 재료들을 포함할 수 있다. 실시예들에서, 감광성 층은 에탄티올, 에탄다이티올, 벤젠티올, 벤젠다이티올, 다이벤젠다이티올, 피리딘, 부틸아민과 같은 부동태화 유기 리간드들을 포함할 수 있다.
실시예들에서, 일 실시예의 광검출기들은 적어도 한 가지 타입의 전하 캐리어의 유동을 제어하는 광감응성 에너지 장벽을 채용하는 감광성 디바이스들을 포함한다.
실시예들에서, 광검출기들은 이득을 보일 수 있는데, 여기서 초당 유동하는 추가 전하 단위들의 개수 대 초당 디바이스 상에 충돌하는 광자들의 개수의 비가 1을 초과할 수 있는데, 예를 들어 값들은 약 2 내지 약 60의 대략적인 범위 내에 있다.
실시예들에서, 광검출기들은 높은 정규화된 응답, 즉 낮은 광 레벨에서조차 높은 광전류 대 암전류 비를 보일 수 있다. 예를 들어, 가시광의 150 nW/㎠가 광검출기들 상에 충돌할 때, 광전류 대 명전류(light current)의 비가 20을 초과할 수 있다. 일반적으로, 이러한 값은 (지연, 암전류 균일성, 및 광응답 균일성과 같은 다른 사양들을 충족시키면서) 가능한 한 높아야 한다. 150 nW/㎠에서 정규화된 응답에 대해 100 이상 정도로 높은 값이 가능하다.
실시예들에서, 광검출기들은 빠른 시간 응답을 보일 수 있는데, 이때 광전류(예컨대 픽셀당 1 μW/㎠ 이상의 강렬한 조명을 따르는 것을 포함함)는 약 1초 미만 내에서 암전류에 가까운 값(예컨대, 암전류로부터의 1 최하위비트(least-significant-bit))으로 정착된다. 이상적으로, 광전류는 1/15초, 1/30초, 1/200초, 1/1000초, 또는 이와 유사할 수 있는 하나의 노출 기간 내에 이 값으로 정착된다.
실시예들에서, 어두움 속에서 전류-전압 특성은, 0과 포화 전압으로 알려진 제1 전압 사이에서 단조 증가 함수 관계를 보일 수 있다. 이러한 범위는 턴-온 상태로 지칭될 수 있다. 전류-전압은, 제1 전압과 리치-스루(reach-through) 전압으로 알려진 제2의 보다 큰 전압 사이에서, 0 내지 제1 전압 범위(zero-to-first-voltage range) 동안보다 더 낮은 평균 기울기를 갖는 단조 증가 관계를 보일 수 있다. 이러한 제1 내지 제2 전압 범위는 포화 범위로 지칭될 수 있다. 제2 또는 리치-스루 전압보다 더 큰 전압에서, 전류-전압 관계는 제1 전압 내지 제2 전압 범위에 대해 기울기 증가를 보일 수 있다. 이러한 최고 전압 범위는 사후-리치-스루 범위(post-reach-through range)로 명명될 수 있다.
실시예들에서, 이득은, 바이어스 하에서, 유동 전하 캐리어(예를 들어, 전자들)가 디바이스를 수송하는 시간(예컨대, 도 2에서 좌측 재료 '1'과 우측 재료 '1' 사이와 같은 2개의 접촉부들 사이에서 이동하는 시간, 또는 도 3에서 재료 '1'과 재료 '9' 사이에서 이동하는 시간)이 그 전하 캐리어의 평균 수명을 초과할 때, 유동 전하 캐리어(예를 들어, 전자들)를 주입하는 접촉부가 차단된 캐리어(예를 들어, 정공들)로 명명될 수 있는 다른 타입의 전하 캐리어의 추출을 또한 방지할 때, 그리고 유동 전하 캐리어(예를 들어, 전자들)를 제공하는 접촉부와 반도체 필름 사이의 계면이 차단된 캐리어(예를 들어, 정공들)에 대해 낮은 표면 재결합 속도를 제공할 때 달성될 수 있다. 이러한 계면은 도 1a에서의 재료 '2' 및 재료 '3'에서, 도 2에서의 재료 '2' 및 재료 '3'에서, 그리고 또한 도 2에서의 재료 '7' 및 재료 '3'에서, 그리고 도 3에서의 재료 '2', 재료 '3', 재료 '5', 및 재료 '8'에서 구현될 수 있다.
보다 구체적으로, 이득은, 바이어스 하에서 유동 전하 캐리어(예를 들어, 전자들)가 디바이스를 수송하는 시간이 그 전하 캐리어의 평균 수명을 초과할 때 달성될 수 있다. 정량적으로, 기본 수송 인자 alpha_t가 1 미만이지만 그에 가깝다고 말할 수 있다. 이는, 유동 캐리어에 대한 소수 캐리어 확산 길이가 계면 층들 사이의 거리를 초과하는 경우에 달성될 수 있다.
더욱이, 이득은, 바이어스 하에서, 유동 전하 캐리어(예를 들어, 전자들)를 주입하는 접촉부가 차단된 캐리어(예를 들어, 정공들)로 명명될 수 있는 다른 타입의 전하 캐리어의 추출을 또한 방지할 때 달성될 수 있다. 정량적으로, 이미터 주입 효율 gamma가 약 1 미만이지만 그에 가깝다고 말할 수 있다. 이는, 다른 타입의 전하 캐리어의 추출을 차단하는 유동 캐리어 주입 접촉부 근처에 계면 층을 사용함으로써 달성될 수 있다. 이는 큰 밴드갭 재료로부터 계면 층을 제조함으로써 달성될 수 있는데, 그 재료에서는 하나의 대역(예컨대, 전도대)이 그것이 근접해 있는 금속 접촉부의 일함수와 에너지적으로 실질적으로 긴밀하게 정렬되고, 전하 캐리어들의 추출을 차단하게 될 반도체 내의 대역과 에너지적으로 실질적으로 오정렬된다.
게다가, 이득은, 바이어스 하에서, 유동 전하 캐리어(예를 들어, 전자들)를 제공하는 접촉부와 반도체 필름 사이의 계면이 차단된 캐리어(예를 들어, 정공들)에 대한 낮은 표면 재결합 속도를 제공할 때 달성될 수 있다. 정량적으로, 재결합 인자는 약 1 미만이지만 그에 가깝다고 말할 수 있다. 이는, 유동 캐리어(예를 들어, 전자들)의 소수 캐리어 수명 내에서, 차단된 캐리어(예를 들어, 정공들)의 작은 분률만이, 유동 전하 캐리어(예를 들어, 전자들)를 제공하는 접촉부와 반도체 필름 사이의 계면 근처에서 재결합하는 경우에 달성될 수 있다. 이는, 차단된 캐리어에 대한 표면 재결합 속도가 약 0.1 cm/s 미만, 예를 들어 약 0.01 cm/s 이하일 것을 요구할 수 있다.
도 2를 참조하면, 실시예들은 최좌측 재료 '1'과 최우측 재료 '1' 사이를 통과하는 암전류를 감소시키기 위해 취해지는 방법들 및 구조들을 포함할 수 있다. 실시예들은 접촉부 최좌측 재료 '1'과 접촉부 최우측 재료 '1' 사이에 존재하는 재료 '3'의 일부분에서의 전도성 모이어티들의 제거를 포함할 수 있다. 실시예들은 접촉부 최좌측 재료 '1'과 접촉부 최우측 재료 '1' 사이에 존재하는 전도성 모이어티들, 예컨대 금속 산화물, 금속 수산화물, 유기 오염물, 폴리머, 및 전도성 산화물의 제거를 포함할 수 있다. 도 2를 참조하면, 실시예들은, 재료 '7'과 재료 '4' 사이의 계면의 개질을 포함하여, 이러한 계면에서의 재결합 속도, 트랩핑된 전하, 접착, 또는 복수의 그러한 속성들을 제어할 수 있다.
도 1a를 다시 참조하면, 실시예들은 계면 층들 '2' 및 '3'에 존재하는 것들과 같은 표면 상태들을 제어하는 것을 포함한다. 실시예들은 재료 '1'에서의 TiN과 같은 금속 또는 재료 '2'에서의 TiOx와 같은 금속 수산화물을 크세논 또는 다른 종들로 충돌시키는 것, 또는 표면 상에서의 재결합 속도를 제어 또는 개질하기 위해 아르곤 스퍼터링을 채용하는 것을 포함한다. 실시예들은, 이러한 계면에서 한 가지 타입의 전하 캐리어들에 대한 표면 재결합 속도를 약 0.1 cm/s 미만으로 또는 약 0.01 cm/s 미만으로 감소시키는 것을 포함할 수 있다.
실시예들은 각각의 횡방향 치수에서 약 0.9 μm의 픽셀 피치를 갖는 소형 픽셀들의 구현화를 포함한다. 실시예들은 약 0.15 μm와 같은 좁은 비아들의 사용을 포함한다. 실시예들은 약 0.14 μm의 금속-금속 간격의 사용을 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖고, 제1 접촉부는 전자들의 주입을 제공하고 정공들의 추출의 차단함 -; 및 제1 접촉부와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는 광감응성 디바이스를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부; n-타입 반도체; p-타입 반도체를 포함하는 광감응성 재료; 제2 접촉부 - 광감응성 재료 및 제2 접촉부는 각각 약 4.5 eV 더 얕은 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖고, 제1 접촉부는 전자들의 주입을 제공하고 정공들의 추출의 차단함 -; 및 제1 접촉부와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는 광감응성 디바이스를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 큼 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공하도록 구성된, 광검출기를 포함한다.
일 실시예의 광검출기의 제1 접촉부는 주입용 접촉부이고, 제2 접촉부는 인출용 접촉부이다.
일 실시예의 광검출기의 주입용 접촉부는, 주입용 접촉부가 광감응성 재료로부터 트랩핑된 캐리어를 인출하는 것보다 더 큰 효율로 유동 캐리어를 광감응성 재료 내로 주입하도록 구성된다.
일 실시예의 광검출기의 주입용 접촉부는 인출용 캐리어가 트랩핑된 캐리어를 광감응성 재료 내로 주입하는 것보다 더 큰 효율로 유동 캐리어를 광감응성 재료로부터 인출하도록 구성된다.
일 실시예의 광검출기의 광감응성 재료는 p-타입 반도체 재료이다.
일 실시예의 광검출기의 제1 접촉부는 금속을 포함하고, 제2 접촉부는 금속을 포함한다.
일 실시예의 광검출기의 바이어스는 약 -0.1 볼트 내지 약 -2.8 볼트의 범위 내에 있고, 유동 캐리어는 전자들이다.
일 실시예의 광검출기의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 광검출기의 각각의 나노입자는 그 나노입자의 표면 상의 산화물을 포함한다.
일 실시예의 광검출기의 광감응성 층은 PbSO4, PbO, PbSeO4, PbTeO4, SiOxNy, In2O3, 황, 황산염, 황산화물, 탄소, 및 탄산염으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 광검출기의 나노입자들은 상호연결된다.
일 실시예의 광검출기의 주입용 접촉부 및 인출용 접촉부는 각각 Al, Ag, In, Mg, Ca, Li, Cu, Ni, NiS, TiN, 또는 TaN으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 광검출기의 광감응성 층은 약 100 nm 내지 약 3000 nm의 범위에 있는 광의 입사 방향에 수직인 치수를 갖는다.
일 실시예의 광검출기의 제1 캐리어 타입은 어두움 속에서 다수의 것이고, 제2 캐리어 타입은 조명 하에서 다수의 것이다.
일 실시예의 광검출기의 제1 캐리어 타입은 정공들이고, 제2 캐리어 타입은 전자들이다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 얕은 일함수 금속을 포함한다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 각각 약 4.5 eV보다 더 얕은 일함수를 갖는다.
일 실시예의 광검출기의 제1 접촉부와 제2 접촉부 사이의 거리는 약 200 nm 내지 약 2 μm의 범위 내에 있다.
일 실시예의 광검출기의 유동 캐리어는 적어도 약 1E-5 ㎠/Vs의 이동도를 갖는다.
일 실시예의 광검출기의 p-타입 반도체 재료는 도핑된 p-타입 재료이다.
일 실시예의 광검출기의 바이어스는 약 +0.1 볼트 내지 약 +2.8 볼트의 범위 내에 있고, 유동 캐리어는 정공들이다.
일 실시예의 광검출기의 주입용 접촉부 및 인출용 접촉부는 각각 Au, Pt, Pd, Cu, Ni, NiS, TiN, 및 TaN으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 광검출기의 제1 캐리어 타입은 어두움 속에서 다수의 것이고, 일 실시예의 광검출기의 제2 캐리어 타입은 조명 하에서 다수의 것이다.
일 실시예의 광검출기의 제1 캐리어 타입은 전자들이고, 제2 캐리어 타입은 정공들이다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 깊은 일함수 금속을 포함한다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 각각 약 4.5 eV보다 더 깊은 일함수를 갖는다.
일 실시예의 광검출기의 n-타입 반도체 재료는 도핑된 n-타입 재료이다.
일 실시예의 광검출기의 광감응성 재료는 제1 접촉부 및 제2 접촉부의 일함수보다 적어도 약 0.3 eV만큼 더 깊은 일함수를 갖는다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 각각 Al, Ag, In, Mg, Ca, Li, Cu, Ni, NiS, TiN, TaN, n-타입 폴리실리콘, 및 n-타입 비정질 실리콘으로 이루어진 군으로부터 선택된 재료를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 n-타입 반도체를 포함하고, 제1 접촉부 및 제2 접촉부는 각각 약 4.5 eV 더 깊은 일함수를 가짐 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 광전도성 이득, 및 적어도 약 0.4 A/W의 반응도를 제공하도록 구성된, 광검출기를 포함한다.
일 실시예의 광검출기의 광감응성 재료는 제1 접촉부 및 제2 접촉부의 일함수보다 적어도 약 0.3 eV만큼 더 얕은 일함수를 갖는다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 각각 Au, Pt, Pd, Cu, Ni, NiS, TiN, TaN, p-타입 폴리실리콘, 및 p-타입 비정질 실리콘으로 이루어진 군으로부터 선택된 재료를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 n-타입 반도체를 포함하고, 제1 접촉부 및 제2 접촉부는 각각 쇼트키 접촉 또는 약 4.5 eV 더 깊은 일함수를 가짐 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 정공 수송 시간을 초과하는 정공 수명을 갖는, 광트랜지스터를 포함한다.
일 실시예의 광검출기의 유동 캐리어는 정공들이고, 트랩핑된 캐리어는 전자들이다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 p-타입 반도체를 포함하고, 제1 접촉부 및 제2 접촉부는 각각 쇼트키 접촉 또는 약 4.5 eV 더 얕은 일함수를 가짐 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 전자 수명을 갖고, 광감응성 재료의 전자 이동도, 제1 접촉부와 제2 접촉부 사이의 거리, 및 바이어스 전압은, 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간이 전자 수명 미만이 되도록 선택되는, 광트랜지스터를 포함한다.
일 실시예의 광검출기의 유동 캐리어는 전자들이고, 트랩핑된 캐리어는 정공들이다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 n-타입 반도체를 포함하고, 제1 접촉부 및 제2 접촉부는 각각 쇼트키 접촉 또는 약 4.5 eV 더 깊은 일함수를 가짐 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 정공 수명을 갖고, 광감응성 재료의 정공 이동도, 제1 접촉부와 제2 접촉부 사이의 거리, 및 바이어스 전압은, 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 정공 수송 시간이 정공 수명 미만이 되도록 선택되는, 광트랜지스터를 포함한다.
일 실시예의 광검출기의 유동 캐리어는 정공들이고, 트랩핑된 캐리어는 전자들이다.
일 실시예의 광검출기는 p-도핑된 실리콘을 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 GaAs를 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 양자점들/나노결정들을 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 상호연결된 나노결정들의 네트워크를 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 나노결정들 및 링커 분자들을 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 화합물 반도체를 포함하는 p-타입 반도체를 포함한다.
일 실시예의 광검출기는 PbS, PBSO3을 가진 PbS를 포함하는 p-타입 반도체를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖고, 제1 접촉부는 전자들의 주입을 제공하고 정공들의 추출을 차단함 -; 및 제1 접촉부와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는, 광감응성 디바이스를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부의 일함수는 각각이 약 4.5 eV보다 더 얕다.
일 실시예의 디바이스의 바이어스는 약 -0.1 볼트 내지 약 -2.8 볼트의 범위 내에 있다
일 실시예의 디바이스의 광감응성 재료는 복수의 나노입자들을 포함하는데, 여기서 나노입자들 각각은 각자의 나노입자의 표면 상에 산화물을 갖는다.
일 실시예의 디바이스의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 광감응성 층은 PbSO4, PbO, PbSeO4, PbTeO4, SiOxNy, In2O3, 황, 황산염, 황산화물, 탄소, 및 탄산염으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 광감응성 재료는 복수의 상호연결된 나노입자들을 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 각각 Al, Ag, In, Mg, Ca, Li, Cu, Ni, NiS, TiN, 또는 TaN, TiO2, TixNy, ITO, Ru, TiSi, Wsi2, B로 도핑된 TiOx, C로 도핑된 TiOx, Co로 도핑된 TiOx, Fe로 도핑된 TiOx, Nd로 도핑된 TiOx, N으로 도핑된 TiOx로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리되고, 광감응성 재료에서의 전자 이동도는 적어도 약 1E-5 ㎠/Vs이다.
일 실시예의 디바이스의 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공하도록 구성된다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부; n-타입 반도체; p-타입 반도체를 포함하는 광감응성 재료; 제2 접촉부 - 광감응성 재료의 일함수의 크기는 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 전자 수송 시간을 초과하는 전자 수명을 갖고, n-타입 반도체는 전자들의 주입을 제공하고 정공들의 추출을 차단함 -; 및 n-타입 반도체와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는, 광감응성 디바이스를 포함한다.
일 실시예의 디바이스의 n-타입 반도체는 TiO2, 화학적으로 환원된 TiO2, 산화된 TiO2, CdTe, CdS, CdSe, Si로 이루어진 군으로부터 선택된 재료, 또는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 바이어스는 약 -0.1 볼트 내지 약 -2.8 볼트의 범위 내에 있다
일 실시예의 디바이스의 광감응성 재료는 복수의 나노입자들을 포함하는데, 여기서 나노입자들 각각은 각자의 나노입자의 표면 상에 산화물을 갖는다.
일 실시예의 디바이스의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 광감응성 재료는 복수의 상호연결된 나노입자들을 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리된다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 각각 Al, Ag, In, Mg, Ca, Li, Cu, Ni, NiS, TiN, TaN, TiO2, TixNy, ITO, Ru, TiSi, Wsi2, B로 도핑된 TiOx, C로 도핑된 TiOx, Co로 도핑된 TiOx, Fe로 도핑된 TiOx, Nd로 도핑된 TiOx, N으로 도핑된 TiOx로 이루어진 군으로부터 선택된 재료를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 p-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 크고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 큼 -; 및 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공하도록 구성된, 광검출기를 포함한다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부의 일함수는 각각이 약 4.5 eV보다 더 얕다.
일 실시예의 광검출기의 바이어스는 약 -0.1 볼트 내지 약 -2.8 볼트의 범위 내에 있다
일 실시예의 광검출기의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 광검출기의 광감응성 층은 PbSO4, PbO, PbSeO4, PbTeO4, SiOxNy, In2O3, 황, 황산염, 황산화물, 탄소, 및 탄산염으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 각각 Al, Ag, In, Mg, Ca, Li, Cu, Ni, NiS, TiN, TaN, TiO2, TixNy, ITO, Ru, TiSi, Wsi2, B로 도핑된 TiOx, C로 도핑된 TiOx, Co로 도핑된 TiOx, Fe로 도핑된 TiOx, Nd로 도핑된 TiOx, N으로 도핑된 TiOx로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 광검출기의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리되고, 광감응성 재료에서의 전자 이동도는 적어도 1E-5 ㎠/Vs이다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 N-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 작고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 작고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 정공 수송 시간을 초과하는 정공 수명을 갖고, 제1 접촉부는 정공들의 주입을 제공하고 전자들의 추출을 차단함 -; 및 제1 접촉부와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는, 광감응성 디바이스를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부의 일함수는 각각이 약 4.5 eV보다 더 깊다.
일 실시예의 디바이스의 바이어스는 약 0.1 볼트 내지 약 2.8 볼트의 범위 내에 있다
일 실시예의 디바이스의 광감응성 재료는 복수의 나노입자들을 포함하는데, 여기서 나노입자들 각각은 각자의 나노입자의 표면 상에 산화물을 갖는다.
일 실시예의 디바이스의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 광감응성 층은 PbSO4, PbO, PbSeO4, PbTeO4, SiOxNy, In2O3, 황, 황산염, 황산화물, 탄소, 및 탄산염으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 광감응성 재료는 복수의 상호연결된 나노입자들을 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 각각 Au, Pd, Pt, Ag, In, Cu, Ni, NiS, NiSi, PtSi, TiN, 또는 TaN으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리되고, 광감응성 재료에서의 정공 이동도는 적어도 1E-5 ㎠/Vs이다.
일 실시예의 디바이스의 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 제1 접촉부; p-타입 반도체; n-타입 반도체를 포함하는 광감응성 재료; 제2 접촉부 - 광감응성 재료의 일함수의 크기는 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 작고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 제1 접촉부로부터 제2 접촉부로의 정공 수송 시간을 초과하는 정공 수명을 갖고, p-타입 반도체는 정공들의 주입을 제공하고 전자들의 추출을 차단함 -; 및 p-타입 반도체와 광감응성 재료 사이에 있으면서 약 1 cm/s 미만의 표면 재결합 속도를 제공하는 계면을 포함하는, 광감응성 디바이스를 포함한다.
일 실시예의 디바이스의 p-타입 반도체는 TiO2, 화학적으로 환원된 TiO2, 산화된 TiO2, CdTe, CdS, CdSe, Si로 이루어진 군으로부터 선택된 재료, 또는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 바이어스는 약 0.1 볼트 내지 약 2.8 볼트의 범위 내에 있다.
일 실시예의 디바이스의 광감응성 재료는 복수의 나노입자들을 포함하는데, 여기서 나노입자들 각각은 각자의 나노입자의 표면 상에 산화물을 갖는다.
일 실시예의 디바이스의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 광감응성 재료는 복수의 상호연결된 나노입자들을 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리된다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 각각 Au, Pd, Pt, Ag, In, Cu, Ni, NiS, NiSi, PtSi, TiN, 또는 TaN으로 이루어진 군으로부터 선택된 재료를 포함한다.
본 명세서에서 기술되는 실시예들은, 예를 들어, 각각이 일함수를 갖는 제1 접촉부 및 제2 접촉부; 제1 접촉부와 제2 접촉부 사이의 광감응성 재료 - 광감응성 재료는 n-타입 반도체를 포함하고, 광감응성 재료는 일함수를 가짐 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로 - 광감응성 재료의 일함수의 크기는 제1 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 작고, 또한 제2 접촉부의 일함수의 크기보다 적어도 약 0.4 eV 더 작음 -; 제1 접촉부와 제2 접촉부 사이에 바이어스 전압을 인가하도록 구성된 회로를 포함하고, 광감응성 재료는 바이어스가 제1 접촉부와 제2 접촉부 사이에 인가될 때 적어도 약 0.8 A/W의 반응도를 제공하도록 구성된, 광검출기를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부의 일함수는 각각이 약 4.5 eV보다 더 깊다.
일 실시예의 디바이스의 바이어스는 약 0.1 볼트 내지 약 2.8 볼트의 범위 내에 있다
일 실시예의 디바이스의 광감응성 재료는 PbS, PbSe, PbTe, CdS, CdSe, CdTe, Si, Ge, 또는 C로 이루어진 군으로부터 선택된 나노입자들을 포함한다.
일 실시예의 디바이스의 광감응성 층은 PbSO4, PbO, PbSeO4, PbTeO4, SiOxNy, In2O3, 황, 황산염, 황산화물, 탄소, 및 탄산염으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 각각 Au, Pd, Pt, Ag, In, Cu, Ni, NiS, NiSi, PtSi, TiN, 또는 TaN으로 이루어진 군으로부터 선택된 재료를 포함한다.
일 실시예의 디바이스의 제1 접촉부 및 제2 접촉부는 약 200 nm 내지 약 2 μm의 범위 내의 거리만큼 분리되고, 광감응성 재료에서의 정공 이동도는 적어도 약 1E-5 ㎠/Vs이다.
다양한 실시예들에서, 디바이스는 본 명세서에서 "글로벌 셔터"로 지칭되는 특징부를 가능하게 하는데, 여기서 하기에 논의되는 바와 같은 디바이스의 적절한 바이어싱 하에서, 광전류의 수집은 선택적으로 턴온 및 턴오프될 수 있다. 하기의 논의에서 언급되는 층들은 도 3에 도시된 재료 스택 내의 것들(예컨대, '1', '2', '4', '8', '9')에 대응한다. 글로벌 셔터의 "온" 상태 동안, 실시예들에서, 스택에 걸쳐서 바이어스가 인가되어, 포지티브 전압이 스택의 재료 '1' 측에 인가되고 네거티브 전압이 스택의 재료 '9' 측에 인가되게 할 수 있다. 광이 재료 '4'에 흡수될 때, 전자-정공 쌍들이 생성된다. 스택에 걸친 바이어스는 전자들을 보다 더 포지티브인 전극, 재료 '1'로 그리고 정공들을 보다 더 네거티브인 전극, 재료 '9'를 향해 수송하게 하는데, 이는 판독 집적 회로에 의해 검출될 수 있고 디지털 이미지를 생성하는 데 사용될 수 있는 광전류를 초래한다.
실시예들에서, 스택은, 또한, 하기에 논의되는 바와 같이, 적절한 바이어싱으로 "턴오프"될 수 있다. 도 3에서의 층들을 참조하면, 실시예들에서, 전자들 및 정공들이 광흡수 층, 재료 '4'를 수송하는 속도는 재료 '4'에서의 전기장에 강하게 의존할 수 있다. 실시예들에서, 재료 '4'에서의 전기장은 스택에 걸친 전압 바이어스에 비선형적으로 의존할 수 있으므로, 큰 바이어스로, 예를 들어 약 1 V 초과로, 재료 '4'에서의 전기장은 재료 '4'로부터의 모든 전자들 및 정공들을 빠르게 수송하여 광전류를 생성할 정도로 충분히 클 수 있다. 이러한 시나리오에서, 스택은 "온"으로 간주된다. 실시예들에서, 스택에 걸친 바이어스가 더 작은 경우, 예를 들어 약 1 V 미만인 경우, 재료 '4'에는 훨씬 적은 전기장이 있어서, 전자들 및 정공들이 재료 '4'를 매우 느리게 수송하게 한다. 그들이 재료 '4'를 그렇게 느리게 수송하는 경우, 그들의 재결합 수명은 수송 시간보다 훨씬 적어져서, 광전류가 거의 0으로 감소되게 할 수 있다. 이러한 상태에서, 스택은 "오프"로 간주되는데, 그 이유는 어떠한 광전류도 전극들에서 수집되지 않기 때문이다.
셔터 효율은 스택이 "온"되도록 바이어싱될 때의 광전류 대 스택이 "오프"되도록 바이어싱될 때의 광전류의 비로서 정의될 수 있다. 실시예들에서, 셔터 효율은 약 100 dB을 초과할 수 있다.
도 3에서의 층들을 참조하면, 실시예들에서, "글로벌 셔터"는 재료 '9'에 인가된 바이어스를 교호시켜서 디바이스를 "온" 상태로부터 "오프" 상태로 토글링시킴으로써 달성될 수 있다. 바이어스가 재료 '9'에 인가되어, 디바이스가 고정된 시간 동안 "온"이 되게 한다. 이러한 시간 동안, 광전류는 재료 '1'의 전극에서 수집될 수 있다. 이러한 시간의 말미에, 재료 '9'의 바이어스는 디바이스가 "오프" 상태에 있도록 급속히 변경될 수 있다. "오프" 상태에서, 광전류는 재료 '1'의 전극에서 더 이상 수집되지 않고, 디지털 신호로의 광의 변환이 중지되었다. "오프" 상태에서, 이미지 센서에 의해 판독된 신호는 그에 입사되는 광에 둔감하다.
실시예들에서, 도 3의 스택 재료들의 적절한 선택은 스택이 "오프" 상태에 있게 되는 바이어스들의 범위를 실질적으로 변경할 수 있다. 스택이 이미지 센서로서의 사용을 위해 판독 집적 회로와 커플링되는 실시예들의 경우, 스택이 "오프" 상태에 있게 되는 바이어스들의 범위가 커야 한다는 것은 중요할 수 있다. 이는, 이미지 센서들의 일부 실시예들에서, 하나의 전극의 바이어스가 수집된 광생성 전하를 통합함으로써 생성되고 있는 광전류의 크기를 시그널링하는 데 사용되기 때문이다. 광생성 전자들이 재료 '1'을 향하여 재료 '9'를 수송하는 실시예들에서, 재료 '1'의 전압은 보다 더 포지티브인 값에서 시작하고, 전자들의 수집으로 더 낮은 값으로 감소된다.
그러한 실시예의 일례가 도 5a 및 도 5b에 도시되어 있는데, 이는 2개의 상이한 픽셀들에 대해 시간의 경과에 따른 재료 '9'의 전압(V9) 및 재료 '1'의 전압(V1)을 보여주며, 여기서 재료들의 라벨링은 도 3의 것에 대응한다. 픽셀(A)은 흐릿한 광으로 조명되는 반면, 픽셀(B)은 밝은 광으로 조명된다. 더 밝은 광 하에서, 광전류는 더 커지고, 재료 '1'의 전압은 더 짧은 시간 내에 감소된다. 다시 말해, 스택이 "온" 상태에 있는 주어진 시간 동안, 보다 밝은 광은 재료 '1'의 전압을 광이 흐릿한 경우 또는 광이 없는 경우보다 더 낮게(덜 포지티브하게) 할 것이다. 실시예들에서, "밝은 광"은, 재료 '1'의 전압이 "온" 기간 동안에 약 1 V 초과량만큼 변화하고, 대략 8×1012 cm-2s-1의 광자 플럭스를 갖는 것일 수 있다. 실시예들에서, "흐릿한 광"은, 재료 '1'의 전압이 "온" 기간 동안에 약 0.25 V 미만량만큼 변화하고, 대략 2×1012 cm-2s-1의 광자 플럭스를 갖는 것일 수 있다.
이미지 센서들을 갖는 실시예들에서, 도 3의 재료 '1'은 2개 이상의 개별 픽셀들로 패턴화되어, 이미지가 공간적으로 분해되게 할 수 있다. 이는 도 4에 개략적으로 도시되어 있는데, 도면은 2개의 픽셀들을 갖는 실시예의 단면을 도시한다. 도 4의 스택 내의 재료들의 라벨링(예컨대, '1', '2', '4', '8', '9')은 도 3의 것에 대응한다. 픽셀들의 어레이 내에서 반드시 서로 인접하는 것은 아닌 2개의 픽셀들은 상이한 광량에 노출된다. 도 4에서, 픽셀(A)(401)은 흐릿한 광에 노출되고 도 5a 및 도 5b에서의 곡선(A)에 대응하는 반면, 도 4에서의 픽셀(B)(402)은 밝은 광에 노출되고 도 5a 및 도 5b에서의 곡선(B)에 대응한다. 그러한 실시예들에서, 재료 '9'는 어레이 내의 모든 픽셀들에 공통적이도록 비패턴화될 수 있다. 그러한 실시예들에서, 재료 '1'로 구성된 각각의 픽셀의 전압들은 독립적일 수 있는 반면, 재료 '9'의 전압은 모든 픽셀들에 공통적일 수 있다.
실시예들에서, 재료 '4'에서의 전기장은 동일한 층의 독립적 특징부들을 바이어싱함으로써 생성된다. 실시예들에서, 재료 '1'은 하나 이상의 특징부들로 패턴화될 수 있고, 하나의 특징부는 포지티브로 바이어싱되는 반면, 이웃 특징부는 네거티브로 바이어싱된다. 2개의 특징부들의 상대적 바이어스는 토글링되어, 디바이스를 "온" 상태로부터 "오프" 상태로 변환시킬 수 있다.
높은 동적 범위 장면을 이미징하는 이미지 센서들을 갖는 실시예들에서, 재료 '1'로부터 제조된 픽셀들은 고정된 통합 시간의 말미에 소정 범위의 전압들을 가질 수 있다. 이미지의 밝은 부분에 노출된 픽셀들 - 이들은 더 많은 양의 광전류를 발생시킴 - 은 이미지의 흐릿한 부분에 노출된 픽셀들 - 이들은 매우 적은 광전류를 발생시킴(또는 광전류를 전혀 발생시키지 않음) - 보다 더 네거티브인 전압을 가질 수 있다. 통합 기간의 말미에, 재료 '9'의 전압이 변화되어, 디바이스를 "온" 상태로부터 "오프" 상태로 스위칭할 수 있다. 이미지 센서가 통합 기간의 말미에 그러한 범위의 픽셀 전압들을 갖는 경우, 재료 '9'에 인가될 수 있는 단일의 공통 전압이 없으므로, 재료 '1'에 의해 형성된 모든 독립적인 픽셀들과 재료 '9' 사이에는 0 바이어스가 있게 된다.
이것의 일례가 도 5a의 그래프(501)에 의해 예시된다. "온" 기간의 시작에서, 픽셀들(A, B) 양측 모두는 1.0 V의 재료 '1' 전압(V1)으로 시작한다. 픽셀(B)은 밝은 광을 보는 반면, 픽셀(A)은 흐릿한 광만을 본다. "온" 기간의 말미에, 픽셀(B)은 다수의 광생성 전자들을 수집하여, 그의 전압이 0.0 V로 강하하게 했다. 대조적으로, 픽셀(A)은 흐릿한 광에 있었고, 적은 수의 광생성 전자들만을 수집했으며; 그의 전압은 거의 강하하지 않았고 0.75 V이다. 디바이스를 "오프"로 변환시키는 재료 '9'의 전압은 도 5a에서 0.0 V가 되도록 선택되었다. 재료 '9'의 전압이 0.0 V가 되도록 스위칭되는 경우, 픽셀(B), 즉 밝은 픽셀에 걸친 전압은 ΔVB = V1B -V9 = 0.0 V - 0.0 V = 0.0 V가 되어, 픽셀(B)이 완벽하게 "오프" 상태에 있게 할 것이다. 대조적으로, 픽셀(A), 즉 흐릿한 픽셀에 걸친 바이어스는 ΔVA = V1A -V9 = 0.75 V - 0.0 V = 0.75 V가 되어, 픽셀(A)이 여전히 재료 '1'에서 광생성 전자들의 수집을 위한 구동력을 갖게 하고; 그것은 완벽하게 "오프"인 것이 아닐 수도 있다.
한편, 도 5a의 예에서, 재료 '9'의 전압이 흐릿한 픽셀(픽셀(A))의 전압과 매칭되도록 선택되는 경우, 흐릿한 픽셀은 완벽하게 "오프"가 될 것이지만, 밝은 픽셀은 광전류의 수집을 구동하는 바이어스를 여전히 가질 수 있다.
도 5b의 그래프(502)에 의해 예시된 예에서, "오프" 상태 동안의 재료 '9'의 전압은 0.75 V가 되도록 선택된다. 이제, 픽셀(A), 즉 흐릿한 픽셀에 걸친 바이어스는 ΔVA = V1A -V9 = 0.75 V - 0.75 V = 0.0 V가 될 것이고, 픽셀(A)은 완벽하게 "오프"일 것이다. 대조적으로, 픽셀(B), 즉 밝은 픽셀에 걸친 바이어스는 ΔVB = V1B -V9 = 0.0 V - 0.75 V = -0.75 V가 될 것이고; 픽셀(B)은, 이제, 그것이 광생성 정공들을 수집할 수 있도록 하는 바이어스를 가지며, 완벽하게 "오프"인 것은 아닐 수도 있다.
실시예들에서, 디바이스는 광전류의 수집이 디바이스에 걸친 넓은 범위의 바이어스들에 대해 0에 가깝도록 조작된다. 높은 동적 범위 이미지를 갖는 실시예들에서, 이것은, 밝은 픽셀 및 흐릿한 픽셀이 재료 '9'에 인가되는 전압의 단일 공통 선택을 위해 높은 셔터 효율로 양측 모두가 "턴오프"되게 한다. 이것은 도 7에 도시되어 있는데, 이는 2개의 상이한 실시예들에 대해 광전류 대 전압 곡선들을 도시한다. 도 7의 x-축 상의 전압(ΔV)은 도 3의 재료 '1'과 재료 '9' 사이의 전위차(ΔV = V1 - V9)이다. 곡선(B)의 디바이스는 광전류가 0이 되는 단일 바이어스(ΔV = 0 V)만을 도시한다. 이러한 실시예의 경우, 그에 걸쳐서 0 V 바이어스를 갖지 않는 임의의 픽셀은 실질적인 광전류 수집을 가질 수 있다. 그러한 실시예들의 경우, 생성된 광전류를 판독하는 양호한 회로는 광전류가 수집됨에 따라 픽셀의 전압이 변화하지 않는 회로이다. 그러나, 픽셀의 전압이 도 5a 및 도 5b에 예시된 것과 같은, 광전류 수집에 따라 변화하는 실시예들에서, 높은 동적 범위 이미지의 모든 픽셀들이 "오프"인 것은 아닐 것이다. 대조적으로, 도 7의 곡선(A)의 디바이스는 광전류가 넓은 범위의 바이어스들(V+ 내지 V-)에 대해 거의 0임을 도시하며; 이러한 실시예는 그의 광전류 대 전압 곡선에서 "넓고 편평한 영역"을 갖는 것으로 말해진다. 광전류가 수집됨에 따라 픽셀의 전압이 변화하는 실시예들에서, 이러한 실시예에서의 디바이스는 높은 동적 범위 이미지를 지원할 수 있고, 여전히 모든 픽셀들이 "오프"가 되게 할 수 있다. 그러한 실시예는 도 7에서의 편평한 영역의 폭인 (V+ 내지 V-)와 동등한 소정 범위의 픽셀 전압들을 지원할 수 있다. 실시예들에서, 그 범위의 바이어스들(V+ 내지 V-)에 걸친 광전류는 최대 광전류보다 최대 약 100 dB 더 작아서, 어레이 내의 모든 픽셀들이 약 100 dB보다 큰 셔터 효율을 갖게 할 수 있다.
광전류-전압 곡선에서 넓고 편평한 영역을 갖는 실시예들에서, 디바이스는 전극들 및 계면 재료들의 적절한 선택에 의해 조작된다. 도 3의 층들을 참조하면, 재료 '8' 및 재료 '2', 즉 광흡수 층 재료 '4'와 연결되는 2개의 층이 금속인 실시예들에서, 전극들 및 정공들 양측 모두는 각각의 전극에서 용이하게 수집될 수 있다. 이는, 그러한 실시예에 대한 에너지 대역 다이어그램들을 보여주는 도 8a 내지 도 8c에 개략적으로 도시되어 있다. 도 8a 내지 도 8c에서의 재료들은 도 3에서의 것들에 대응하도록 라벨링된다.
도 8a의 에너지 대역 다이어그램(801)은 (0 인가 바이어스 하에서) 평형상태의 실시예를 도시한다. 도 8b의 에너지 대역 다이어그램(802)은 "온"으로 바이어싱되어(V1 > V9), 전자들이 재료 '1'에서 수집되고 정공들이 재료 '9'에서 수집되도록 하는 일 실시예를 도시한다. 도 8-03의 에너지 대역 다이어그램(803)은 전자들이 재료 '9'에서 수집되고 정공들이 재료 '1'에서 수집되도록 바이어싱되는(V1 < V9) 일 실시예를 도시한다. 그러한 실시예들에서, 광전류 대 전압 특성들은 도 7에서의 곡선(B)의 것들과 유사할 것인데, 이는 편평한 영역이 없음을 보여준다. 그러한 실시예는, 광전류가 수집됨에 따라 픽셀 전압이 변화하지 않는 판독 회로와 페어링될 때 모든 픽셀들에 대해 양호한 셔터 효율을 보여줄 수 있다. 광전류가 수집됨에 따라 픽셀 전압이 변화하는 실시예들에서, 그러한 실시예는 낮은 동적 범위 이미지들에 대한 글로벌 셔터 동작에서의 양호한 셔터 효율을 보여주어, 이미지 내의 모든 픽셀들이 유사한 전압들을 갖게 할 것이다.
도 3의 재료 '2'가 양호한 정공 차단재인 실시예들에서, 광전류 전압 곡선은, 도 7에서 곡선(A)에 의해 보여진 바와 같은 넓고 편평한 영역을 달성할 수 있다. 그러한 실시예는 어레이 내의 픽셀들의 전압들에 큰 차이가 있는 높은 동적 범위 이미지들에 대해서도 글로벌 셔터 모드에서 높은 셔터 효율을 가질 수 있다. 이것은 도 6에 예시되어 있는데, 이는 상이한 조명 조건들 하에서 재료 '1' 및 재료 '9'의 전압들 대 2개의 픽셀들에 대한 시간을 보여준다. 도 6에서의 재료들 '1' 및 '9'는 도 3에서의 동일한 층들에 대응하도록 라벨링된다. 재료 '9'의 "오프" 상태 전압은 픽셀에 대해 최고 가능한 전압, 이러한 예시적인 실시예에서, 약 1.0 V와 매칭하도록 선택될 수 있다. 이제, 디바이스가 "온" 기간의 말미에 "턴오프"될 때, 픽셀들(A, B) 양측 모두에 대해 재료 '1'을 향해 광생성 정공들을 구동할 바이어스가 있다. 픽셀(A)에 걸친 바이어스는 ΔVA = V1A -V9 = 0.75 V - 1.0 V = -0.25 V이고, 픽셀(B)에 걸친 바이어스는 ΔVB = V1B -V9 = 0 V - 1.0 V = -1.0 V이다. 그러나, 광전류 대 전압 곡선의 편평한 영역이 완전히 ΔV = -1.0 V로 연장되는 경우, 바이어스에도 불구하고, 픽셀들(A, B) 양측 모두의 재료 '1'에서의 정공 수집은 거의 없을 것이다. 따라서, 넓고 편평한 영역은 높은 동적 범위 이미지 내의 픽셀들이 모두 "오프"가 될 수 있게 한다.
도 9a 내지 도 9c는 재료 '2'가 양호한 정공 차단재인 실시예에 대한 에너지 대역 다이어그램들을 도시한다. 도 9에서의 층들은 도 3에서의 것들에 대응하도록 라벨링된다. 도 9a의 에너지 대역 다이어그램(901)은 평형상태의 실시예를 도시한다. 도 9b의 에너지 대역 다이어그램(902)은 그것이 "온"이고 전자들이 재료 '1'에서 수집되도록 바이어싱되는 실시예를 보여준다. 도 9c의 에너지 대역 다이어그램(903)은, 그것이 "오프"이고 전자들 또는 정공들 중 어느 것도 재료 '1'에서 수집되지 않도록 바이어싱되는 실시예를 보여준다.
실시예들에서, 넓고 편평한 영역이 얻어질 수 있는데, 그 이유는 재료 '2'가 재료 '1'에서의 정공 수집에 장애가 되기 때문이다. 그러한 실시예들에서, 바이어스가, 정공들이 재료 '1'을 향해 구동되도록 인가될 때, 재료 '2'를 통한 정공 수송을 위한 3개의 메커니즘들이 있을 수 있다. 이러한 3개의 메커니즘들(1001, 1002, 1003)의 실시예들은 도 10에 도시되어 있다. 높은 글로벌 셔터 효율을 갖는 실시예들에서, 모든 3개의 메커니즘들이 가능한 한 느린 것이 바람직하다. 도 10에서의 층들('1', '2', '4', '9')은 도 3에서의 것들에 대응하도록 라벨링되며, 재료 '1'에서의 정공 수집을 위한 구동력이 있도록 V1 < V9로 바이어싱된다.
도 10을 계속 참조하면, 메커니즘(1001)은 정공 차단 층, 즉 재료 '2'의 가전자대 내로의 정공들의 열전자 방출이다. 가전자대 가장자리가 광흡수 층, 즉 재료 '4'의 가전자대 가장자리보다 훨씬 더 깊은 경우, 정공 수송을 위한 이러한 메커니즘은 매우 느릴 수 있다. 이것은 도 10에 도시되어 있는데, 이는 재료 '4'와 재료 '2' 사이의 큰 가전자대 가장자리 오프셋을 보여준다. 그러한 실시예들에서, 광전류 전압 곡선의 편평한 영역은 매우 넓을 수 있다.
도 10에서, 메커니즘(1002)에서, 정공들은 재료 '2'에서의 전자들과의 재결합에 의해 재료 '2'를 통해 수집된다. 재료 '2'의 전도대에 매우 적은 전자들이 있는 경우, 이러한 공정은 느릴 수 있다. 그러한 실시예들에서, 재료 '2'는 효과적인 정공 차단재이며, 광전류 대 전압 곡선은 넓고 편평한 영역을 가질 수 있다. 재료 '2'에서의 전자들은 2개의 소스들로부터 유래할 수 있다. 첫째, 재료 '2'가 n-타입 도핑된 경우, 그의 전도대에는 용이하게 입수가능한 평형상태 집단의 전자들이 있는데, 이들은 재료 '4'에서 광생성 정공들과 재결합할 수 있다. 따라서, 실시예들에서, 양호한 정공 차단재가 충분히 공핍되어, 그의 전도대에서의 전자 밀도가 낮게 할 수 있다. 충분히 공핍되도록 하기 위해, 재료 '2'는 얇을 수 있거나 또는 약하게 도핑될 수 있다. 예를 들어, 재료 '2'가 10 nm 두께인 경우, 그것은 1×1019 cm-3 미만의 자유 전자 밀도를 가질 수 있다. 둘째, 재료 '2'의 전도대 내의 전자들은 재료 '1'로부터 주입될 수 있다. 그러한 주입의 속도는 재료 '1'의 일함수와 재료 '2'의 전도대 가장자리 사이의 에너지 차이에 의해 제어된다. 이것은 도 10에서 φ b 에 의해 주어지며, 주입의 속도는 에너지 장벽 및 로컬 전기장에 따라 열전자 방출 또는 파울러-노드하임 터널링(Fowler-Nordheim tunneling)에 의해 좌우될 것이다. 이 에너지 장벽이 큰 경우, 이러한 메커니즘은 느릴 수 있고, 재료 '2'는 효과적인 정공 차단재일 수 있다. 그러한 실시예들에서, 광전류 대 전압 곡선은 넓고 편평한 영역을 가질 수 있다.
그러한 실시예들에서, 재료 '1'의 일함수는 진공 하에서 약 4.5 eV를 초과하여, 전자들의 주입에 대한 장벽(도 10에서 φ b )을 크게 만들 수 있다.
도 10을 계속 참조하면, 메커니즘(1003)에서, 정공들은 점유된 트랩들의 연속적인 대역을 거쳐 재료 '2'를 통해 전도된다. 이러한 메커니즘의 실시예들에서, 정공 트랩들은 공간적으로 가깝고 에너지적으로 가까워서, 정공들이 이러한 필름의 전체 두께를 통해 트랩간에 홉핑(hop)될 수 있게 한다. 재료 '2'가 매우 많은 트랩들을 갖지 않는 경우, 또는 이러한 트랩들이 에너지적으로 고도로 비편재(delocalize)되는 경우, 또는 재료 '2'의 두께가 충분히 큰 경우, 트랩들을 통한 정공들의 홉핑은 매우 느릴 수 있고, 재료 '2'는 효과적인 정공 차단재일 수 있다. 그러한 실시예들에서, 광전류 대 전압 곡선은 넓고 편평한 영역을 가질 수 있다.
효과적인 정공 차단재를 갖는 실시예들에서, 이러한 메커니즘들(1001, 1002, 1003) 3개 모두는 느릴 수 있다. 실시예들에서, "느림"은 디바이스 상에 입사되는 광의 세기에 의해 결정된다. 셔터 효율이 약 100 dB을 초과하는 것인 경우, 재료 '2'를 통한 정공 수송의 속도는 디바이스 상에서의 광자 입사의 속도보다 약 100 dB 더 작아야 한다. 예를 들어, 5440 광자/s와 동등한 광 세기가 디바이스 상에 입사되는 경우, 하나의 광자가 재료 '4'를 통해 대략 18 μs마다 재료 '2'와의 계면으로 수송된다. 셔터 효율이 약 100 dB을 초과하도록 하기 위해, 재료 '2'를 통한 정공 추출을 위한 시간은 10^(100/20) * 18 μs를 초과해야 하는데, 이는 약 18s를 초과한다. 광 세기가 이보다 더 높은 경우, 양호한 셔터 효율을 위한 요건이 완화된다.
예를 들어, 544,000 광자/s와 동등한 광 세기가 디바이스 상에 입사되는 경우, 정공 추출을 위한 시간은 셔터 효율이 100 dB을 초과하게 하기 위해 0.18s를 초과해야 한다. 그러한 실시예들에서, 모든 3개의 메커니즘들(1001, 1002, 1003)에 대한 독립적인 정공 추출을 위한 시간은 이러한 시간보다 더 커서 그러한 셔터 효율을 달성하게 할 수 있다.
재료 '1'이 개별 픽셀들로 패턴화되어 이미징 어레이를 형성하는 실시예들에서, 정공 차단 재료 '2'는 또한 픽셀들로 패턴화될 수 있다. 이는, 재료 '2'의 전도도가 픽셀들을 함께 단락시킬 정도로 충분히 높은 경우에 특히 중요하다. 실시예들에서, 개별 픽셀들로의 재료 '2'의 패턴화는 당업자에게 알려져 있는 바와 같은 마스킹 및 리소그래피에 의해 달성될 수 있다. 실시예들에서, 그것은, 이전에 패턴화된 층으로부터 재료 '2'를 형성함으로써, 예를 들어 TiO2 또는 TiOxNy를 형성하도록 이전에 패턴화된 TiN의 산화에 의해 달성될 수 있다.
재료 '2'가 양호한 정공 차단재인 실시예들에서, 그것은 동시에 전자들의 양호한 전도체일 수 있다. 이는 디바이스가 동작의 "온" 상태 동안에 재료 '1'에서 전자들을 용이하게 수집하게 할 수 있다. 빠른 전자 전도가 있는 실시예들에서, 재료 '2'의 전도대는 광흡수 층, 즉 재료 '4'의 전도대에 가깝거나 그보다 낮을 수 있다. 그러한 실시예들에서, 재료 '2'를 통한 전자 전달을 위한 에너지 장벽이 없다. 실시예들에서, 재료 '2'의 전자 이동도는 높아서(예컨대, 1×10-3 ㎠/V-s를 초과하여), 재료 '2'를 통한 전자들의 빠른 전도를 제공할 수 있다.
다음은 양호한 정공 차단 재료(재료 '2')가 그러한 실시예들에서 가질 수 있는 특성들의 리스트이다:
예시적인 실시예에서, 재료 '4'의 전도대 가장자리가 진공 레벨 하에서 약 4.0 eV이고 재료 '4'의 밴드갭이 약 1.5 eV일 때, 양호한 정공 차단 층(재료 '2')은 하기를 가질 수 있다:
실시예들에서, 재료 '2'는 매우 넓은 밴드갭 반도체 또는 절연체여서, 대역 다이어그램 관점으로부터, 그것은 양호한 정공 차단재, 및 또한 전자 차단재가 되게 할 수 있다. 그러한 실시예들에서, 넓고 편평한 영역이 전술된 바와 같은 정공 차단 속성들에 의해 달성될 수 있다. 그러한 실시예들에서, 재료 '2'는 여전히 전자들의 양호한 전도체여서, 디바이스가 "온"일 때의 광전류 수집이 매우 효율적이 되게 할 수 있다. 전자들의 양호한 전도는 여러 개의 상이한 메커니즘들에 의해 발생할 수 있다. 일부 실시예들에서, 넓은 밴드갭 절연체를 통한 전자들의 양호한 전도가 큰 전기장 하에서의 터널링에 의해 달성될 수 있다. 디바이스가 "온" 상태에 있는 경우, 디바이스에 걸쳐서 인가되는 바이어스는 약 1 V를 초과할 수 있다. 재료 '2'를 통한 전자들의 터널링을 구동하는 전기장은 인가된 바이어스를 재료 '2' 및 재료 '4'의 총 두께로 제산함으로써 대략적으로 알아낼 수 있고, 약 1×104 V/cm를 초과할 수 있다. 대조적으로, 디바이스가 "오프"인 경우, 디바이스에 걸쳐서 인가되는 바이어스는 약 1 V 미만일 수 있다. 재료 '2'를 통한 전자들 또는 정공들의 터널링을 구동하는 전기장은 약 1×104 V/cm 미만일 수 있다. 그러한 실시예들에서, 재료 '2'를 통한 전자들 및 정공들의 터널링 속도는 상이한 전기장들 하에서 매우 상이하여, 디바이스가 약 100 dB을 초과하는 글로벌 셔터 효율을 가질 수 있게 할 수 있다.
재료 '2'가 매우 넓은 밴드갭 반도체 또는 절연체인 실시예들에서, 재료 '2'를 통한 전자들의 양호한 전도가 작은 전기장 하에서도 재료 '2'를 통한 빠른 터널링 또는 홉핑에 의해 발생할 수 있다. 실시예들에서, 재료 '2'를 통한 전자들의 터널링은 재료 '2'의 낮은 두께, 예를 들어 약 3 nm 미만의 경우에 빠를 수 있다. 다른 실시예들에서, 재료 '2'를 통한 전자들의 수송은 트랩 상태들의 분포를 통한 전자 홉핑에 의해 보조될 수 있다. 그러한 실시예들에서, 재료 '2'를 통한 전자들의 전도는, 대역 다이어그램이 전자 전도를 달리 억제할 큰 전도대 오프셋을 보여주는 경우에도, 매우 효율적일 수 있다. 그러한 실시예들에서, 재료 '2'를 통한 정공들의 전도는 여전히 매우 느려서, 재료 '2'가 양호한 정공 차단재가 되고 디바이스가 약 100 dB을 초과하는 글로벌 셔터 효율을 가질 수 있게 할 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 침착된 층일 수 있고, 산화물, 질화물, 황화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물을 포함할 수 있다. 실시예들에서, 그것은 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함할 수 있다. 실시예들에서, 이러한 산화물들은 서브-화학양론적이어서, 그들이 TiO2-x와 같이 다소 산소 결핍이 되게 할 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 원자 층 침착, 스퍼터 침착, 펄스형 레이저 침착, 화학 증착, 플라즈마 개선 화학 증착, 열 증착, 전자 빔 증착에 의해, 또는 스핀 코팅, 침지 코팅, 닥터 블레이딩(doctor blading), 슬롯-다이 코팅, 전기화학 침착과 같은 용액 프로세싱 기법들에 의해 침착될 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 금속의 표면으로부터 형성된 층일 수 있고, 산화물, 질화물, 황화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물을 포함할 수 있다. 실시예들에서, 그것은 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함할 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 티오펜, 카바졸, 비닐렌, 아지드, 이소인디고, 예컨대 P3HT, MEH-PPV, PCDTBT, F8TB를 포함하는 작용화된 공액 기를 포함한 반도체성 폴리머일 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 Alq3, BCP, Spiro-OMeTAD, CuPc와 같은 반도체성 유기 소분자일 수 있다.
실시예들에서, 재료 '2'가 정공 차단재인 경우, 그것은 금속 할로겐화물을 함유한 것들과 같은 금속 유기 페로브스카이트일 수 있다. 이들은 메틸 암모늄 납 요오드화물, 메틸 암모늄 납 염화물, 메틸 암모늄 주석 요오드화물을 포함할 수 있다.
실시예들에서, 전자 차단 층은 글로벌 셔터 효율을 개선할 정공 차단 층의 능력을 향상시킬 수 있다. 정공 차단 층이 재료 '2'로서 추가되어 재료 '1'을 향한 정공들의 추출을 느리게 할 수 있는 반면, 전자 차단 층은 재료 '8'로서 추가되어 재료 '9'를 향한 전자들의 추출을 느리게 할 수 있다. 실시예들에서, 글로벌 셔터 효율은, 재료 '1'에서의 캐리어 추출의 속도가 디바이스가 "오프" 상태에 있을 때 재료 '9'에서의 것과 동일한 경우에 더 높을 수 있다. 그러한 실시예들에서, 단시간 규모로의 디바이스로부터의 전자들 및 정공들의 동등하지 않은 추출로 인해 전하의 축적이 없을 수 있다. 디바이스가 "온" 상태와 "오프" 상태 사이에서 빠르게 토글링되는 실시예들에서, 전하의 축적을 갖지 않는 디바이스는 순 전하의 큰 축적을 갖는 것보다 더 양호한 지연 및 히스테리시스를 갖는다. 전자 차단재는, 전자 차단재가 재료 '9'에서의 전자들의 수집을 느리게 하지만 재료 '9'에서의 정공들의 빠른 수집을 허용할 수 있다는 점을 제외하면, 정공 차단재와 유사한 속성을 가질 수 있다.
실시예들에서, 전자 차단재는 하기의 속성들을 가질 수 있다:
예시적인 실시예에서, 재료 '4'의 가전자대 가장자리가 진공 레벨 하에서 약 5.2 eV이고 재료 '4'의 밴드갭이 약 1.5 eV일 때, 양호한 전자 차단 층(재료 '8')은 하기를 가질 수 있다:
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 침착된 층일 수 있고, 산화물, 질화물, 황화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물을 포함할 수 있다. 실시예들에서, 그것은 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함할 수 있다. 실시예들에서, 이러한 산화물들은 서브-화학양론적이어서, 그들이 TiO2-x와 같이 다소 산소 결핍이 되게 할 수 있다.
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 원자 층 침착, 스퍼터 침착, 펄스형 레이저 침착, 화학 증착, 플라즈마 개선 화학 증착, 열 증착, 전자 빔 증착에 의해, 또는 스핀 코팅, 침지 코팅, 닥터 블레이딩, 슬롯-다이 코팅, 전기화학 침착과 같은 용액 프로세싱 기법들, 및/또는 당업자에게 알려져 있는 다른 기법들에 의해 침착될 수 있다.
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 금속의 표면으로부터 형성된 층일 수 있고, 산화물, 질화물, 황화물, 또는 알루미늄, 갈륨, 인듐, 주석, 납, 비스무스, 마그네슘, 칼슘, 아연, 몰리브덴, 티타늄, 바나듐, 란타늄, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 니오븀, 팔라듐, 은, 하프늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금의 산질화물을 포함할 수 있다. 실시예들에서, 그것은 산화물, 질화물, 또는 표준 CMOS에서 사용되는 금속들, 예컨대 알루미늄, 텅스텐, 탄탈륨, 티타늄, 구리의 산질화물을 포함할 수 있다.
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 티오펜, 카바졸, 비닐렌, 아지드, 이소인디고, 예컨대 P3HT, MEH-PPV, PCDTBT, F8TB를 포함하는 작용화된 공액 기를 포함한 반도체성 폴리머일 수 있다.
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 Alq3, BCP, Spiro-OMeTAD, CuPc와 같은 반도체성 유기 소분자일 수 있다.
실시예들에서, 재료 '8'이 전자 차단재인 경우, 그것은 금속 할로겐화물을 함유한 것들과 같은 금속 유기 페로브스카이트일 수 있다. 이들은 메틸 암모늄 납 요오드화물, 메틸 암모늄 납 염화물, 메틸 암모늄 주석 요오드화물을 포함할 수 있다.
실시예들에서, 디바이스는, "온" 상태에서, 전자들이 재료 '1'에서 수집되고 정공들이 재료 '9'에서 수집되도록 동작한다. 그러한 실시예들에서, 재료 '2'는 정공 차단재일 수 있고 재료 '8'은 전자 차단재일 수 있다. 다른 실시예들에서, 디바이스 동작은, "온" 상태에서, 정공들이 재료 '1'에서 수집되고 전자들이 재료 '9'에서 수집되도록 반전될 수 있다. 그러한 실시예들에서, 재료 '2'는 전자 차단재일 수 있고 재료 '8'은 정공 차단재일 수 있다. 그러한 실시예들에서, 디바이스는 약 100 dB을 초과할 수 있는 글로벌 셔터 효율을 달성할 수 있다.
실시예들에서, 디바이스를 "온" 상태로부터 "오프" 상태로 변환하거나 그 역이 성립하는 재료 '9'(예컨대, 도 3에서 스택으로 지칭됨)의 전압의 토글링이 전압의 일부를 재료 '1'에 커플링시킬 수 있다. 재료 '9'로부터 재료 '1'에 커플링되는 전압의 양은 도 3에 도시된 스택의 상대 용량, 및 판독 회로의 나머지 부분의 용량에 의존할 수 있다. 광전류 신호의 판독이 재료 '1'의 전압에 의존하지 않는 실시예들에서, 이러한 커플링은 신호에 영향을 미치지 않을 수 있다. 광전류의 판독이 재료 '1'의 전압에 의존하는 실시예들, 예컨대 도 5에 주어진 예에서, 이러한 커플링은 판독 신호에 영향을 미칠 수 있다.
디바이스가 "온"으로부터 "오프"로 토글링될 때의 재료들 '9' 및 '1'의 전압들의 커플링이, 디바이스가 "오프"로부터 "온"으로 토글링될 때와 거의 동일한 실시예들에서, 판독 신호에 대한 영향이 없을 수 있다. 이는, 디바이스가 "오프"로부터 "온"으로 토글링될 수 있고 판독 전에 "오프"로 다시 토글링되어, 그에 따라 커플링의 효과를 완전히 무효로 만들 수 있기 때문이다.
도 3의 스택 내의 층들 중 하나 이상의 층의 용량이, 예를 들어 시간, 바이어스, 또는 노광에 따라 변화하는 실시예들에서, 재료 '9'와 재료 '1' 사이에 커플링되는 전압의 양은, 디바이스가 "오프"로부터 "온"으로 토글링될 때보다는 그것이 "온"으로부터 "오프"로 토글링될 때 상이할 수 있다. 판독 광전류가 재료 '1'의 전압에 의존하는 실시예들에서, 이것은 이미징 아티팩트(artifact) 또는 비선형성을 야기할 수 있다. 그러한 실시예들에서, 이미징 아티팩트는 판독 회로의 용량을 도 3에서의 스택의 용량보다 훨씬 더 크게 만듦으로써 경감될 수 있다. 그러한 실시예들에서, 재료 '9'로부터 재료 '1'로의 전압 커플링은 도 3에서의 스택의 용량과는 상당히 독립적일 수 있다. 그러한 실시예들에서, 도 3에서의 스택의 용량이 시간, 바이어스, 또는 노광에 따라 변화하는 경우에도, 그것은 판독 신호에 영향을 미치지 않을 것이다.
광전류의 판독이 재료 '1'의 전압에 의존하는 실시예들에서, 재료 '9'로부터 재료 '1'로의 전압의 커플링으로 인한 이미징 아티팩트는 도 3의 스택에서의 모든 재료들의 용량의 변화를, 예를 들어 시간, 바이어스, 또는 노광으로 최소화 또는 감소시킴으로써 경감될 수 있다. 용량에서의 그러한 변화를 최소화시키기 위해, 재료 스택으로부터의 전자들 및 정공들 양측 모두의 추출은 스택 내에 전하의 축적이 없도록 매우 빠를 수 있다. 그러한 실시예들에서, 도 3에서의 재료들 각각의 전자 및 정공 이동도들이 약 1×10-4 ㎠/V-s를 초과할 수 있다. 그러한 실시예들에서, 2개의 인접 재료들 사이에는 전도대 또는 가전자대 에너지들의 오프셋과 같은, 전자들 및 정공들의 추출을 위한 에너지 장벽이 없을 수 있다. 그러한 실시예들에서, 디바이스가 "온"으로부터 "오프"로 토글링될 때 재료 '9'로부터 재료 '1'로의 전압의 커플링은 디바이스가 "오프"로부터 "온"으로 토글링될 때인 경우와 같아서, 커플링에 의해 도입되는 이미징 아티팩트가 없게 할 수 있다.
실시예들에서, 시간 지연 관련 이미징 아티팩트들은 스택 재료들 중 임의의 것에서의 캐리어 트랩핑이 현저할 때 발생할 수 있다. 실시예들에서, 전자들 또는 정공들은 조명 하에 디바이스에서 깊게 트랩핑되게 될 수 있고, 나중에 탈트랩핑(de-trap)되어, 잔상(after-image) 또는 지연 아티팩트를 발생시킬 수 있다. 실시예들에서, 잔상은 포지티브 잔상(이전 프레임들의 희미한 복사본) 또는 네거티브 잔상(이전 프레임들의 역강도 복사본, 여기서 이전의 밝은 영역들은 어둡게 보이고 이전의 어두운 영역들은 밝게 보임)으로서 나타날 수 있다. 실시예들에서, 캐리어 트랩핑은 디바이스에 인가되는 바이어스에 따라 상이한 정도로 발생할 수 있다. 디바이스가 글로벌 셔터 모드에서 동작하여 디바이스가 "온" 상태와 "오프" 상태 사이에서 토글링하고 있게 하는 실시예들에서, 잔상은 이산화된 것으로 그리고 공간적으로 매우 국소화된 것으로 보일 수 있다. 예를 들어, 디바이스가 "오프" 상태에 있을 때 캐리어들이 트랩핑되게 되는 실시예들에서, 잔상은 밝은 광이 비쳤을 때 "오프" 상태에 있는 픽셀들에 대해 생성될 수 있다. 다른 실시예들에서, 디바이스가 "온" 상태에 있을 때 캐리어들이 트랩핑되게 된 경우, 잔상은 밝은 광이 비추어졌을 때 "온" 상태에 있는 픽셀들에 대해 생성될 수 있지만, 다른 픽셀들은 어떠한 잔상도 생성하지 않을 수도 있다.
실시예들에서, 시간 지연 이미징 아티팩트들은 스택 내의 모든 재료들(예컨대, 재료 '2', 재료 '4', 재료 '9')에서 트랩들의 개수 또는 깊이를 감소시킴으로써 최소화될 수 있다. 트랩들의 개수는 고품질 및 순수 재료들을 얻음으로써, 그리고 봉입물, 보이드, 불포화 결합(dangling bond), 및/또는 이형-계면들의 영역을 최소화 또는 감소시키는 방식으로 재료들을 프로세싱함으로써 감소될 수 있다.
다양한 실시예들에서, 전자 디바이스는, 예를 들어 적어도 하나의 감광성 층 및 적어도 하나의 캐리어 선택 층을 포함한다. 디바이스 상에서의 하나의 범위의 바이어스 하에서, 감광성 층은 조명받는 동안에 광전류를 발생시킨다. 디바이스 상에서의 다른 범위의 바이어스 하에서, 감광성은 조명받는 동안에 광전류를 발생시키지 않는다. 캐리어 선택 층은 바이어스의 범위를 확장시키는데, 그 범위에 걸쳐서 감광성 층은 조명받는 동안에 어떠한 광전류도 발생시키지 않는다.
다양한 실시예들에서, 전자 디바이스는, 예를 들어 적어도 하나의 감광성 층 및 적어도 하나의 캐리어 선택 층을 포함한다. 디바이스 상에서의 제1 범위의 바이어스 하에서, 감광성 층은 조명받는 동안에 광전류를 수집하도록 구성된다. 디바이스 상에서의 제2 범위의 바이어스 하에서, 감광성 층은, 제1 범위의 바이어스 하에서와 비교하여, 조명받는 동안에 적어도 M배 더 낮은 광전류를 수집하도록 구성된다.
전자 디바이스의 다양한 실시예들에서, 적어도 하나의 캐리어 선택 층은 전압 범위를 제2 범위의 바이어스에 대응하게 확장하도록 구성된다. 전자 디바이스의 다양한 실시예들에서, 제1 범위의 바이어스는 약 1 볼트를 초과하는 것이다.
전자 디바이스의 다양한 실시예들에서, 제2 범위의 바이어스는 약 1 볼트를 초과하는 것이다.
전자 디바이스의 다양한 실시예들에서, M은 약 100을 초과한다.
전자 디바이스의 다양한 실시예들에서, M은 약 1,000을 초과한다.
전자 디바이스의 다양한 실시예들에서, M은 약 10,000을 초과한다.
전자 디바이스의 다양한 실시예들에서, M은 약 100,000을 초과한다.
전자 디바이스의 다양한 실시예들에서, 적어도 하나의 캐리어 선택 층은, 제1 범위의 바이어스 하에서, 전자들을 수집하도록 구성된다. 적어도 하나의 캐리어 선택 층은, 제2 범위의 바이어스 하에서, 정공들을 수집하도록 구성된다.
전자 디바이스의 다양한 실시예들에서, 적어도 하나의 캐리어 선택 층은, 제1 범위의 바이어스 하에서, 정공들을 수집하도록 구성된다. 적어도 하나의 캐리어 선택 층은, 제2 범위의 바이어스 하에서, 전자들을 수집하도록 구성된다.
전자 디바이스의 다양한 실시예들에서, 소정 범위의 조명 레벨 하에서, 전자 디바이스에 걸친 전기 바이어스는 전체 통합 시간에 걸쳐서 실질적으로 불변인 상태로 유지된다. 전자 디바이스의 다양한 실시예들에서, 전기 바이어스 변화는 약 0.2 볼트 미만이다. 전자 디바이스의 다양한 실시예들에서, 조명 레벨의 범위는 픽셀당 약 0 lux 내지 약 10 lux의 범위에 걸쳐 있다.
맥락상 명백히 달리 요구하지 않는 한, 상세한 설명 및 청구범위 전체에 걸쳐서, 단어 "포함하다(comprise)", "포함하는(comprising)" 등은 배타적인 또는 총망라하는 의미와는 반대로 포괄적인 의미로, 즉, "포함하지만 그로 제한되지 않는(including, but not limited to)"의 의미로 해석되어야 한다. 단수 또는 복수를 사용한 단어는 또한 복수 또는 단수를 각각 포함한다. 추가로, 단어 "여기서(herein)", "이하(hereunder)", "위(above)", "아래(below)", 및 유사한 의미의 단어는, 본 출원에서 사용될 때, 본 출원의 임의의 특정 부분들을 지칭하는 것이 아니라 전체적으로 본 출원을 지칭한다. 단어 "또는"이 2개 이상의 항목들의 리스트를 참조하여 사용되는 경우, 그 단어는 단어의 하기의 해석 모두를 포괄한다: 리스트 내의 항목들 중 임의의 것, 리스트 내의 항목들 모두, 및 리스트 내의 항목들의 임의의 조합.
실시예들의 상기의 설명은 시스템들 및 방법들을 총망라하거나 또는 개시된 정확한 형태로 제한하고자 하는 것은 아니다. 실시예들 중 특정 실시예들 및 그들에 대한 예들이 본 명세서에서 예시의 목적으로 기술되지만, 당업자가 인식하는 바와 같이, 시스템들 및 방법들의 범주 내에서 다양한 등가의 변형예들이 가능하다. 본 명세서에서 제공된 실시예들의 교시 내용은 전술된 시스템들 및 방법들뿐 아니라 다른 시스템들 및 방법들에도 적용될 수 있다.
상기에 기술된 다양한 실시예들의 요소들 및 동작들은 추가 실시예들을 제공하도록 조합될 수 있다. 이들 및 다른 변화들이 상기의 상세한 설명을 고려하여 실시예들에 대해 이루어질 수 있다.
Claims (13)
- 전자 디바이스로서,
적어도 하나의 감광성 층; 및
적어도 하나의 캐리어 선택 층을 포함하고,
상기 디바이스 상에서의 제1 범위의 바이어스 하에서, 상기 감광성 층은 조명받는 동안에 광전류를 수집하도록 구성되고, 상기 디바이스 상에서의 제2 범위의 바이어스 하에서, 상기 감광성 층은, 상기 제1 범위의 바이어스 하에서와 비교하여, 조명받는 동안에 적어도 M배 더 낮은 광전류를 수집하도록 구성된, 전자 디바이스. - 제1항에 있어서, 상기 적어도 하나의 캐리어 선택 층은 전압 범위를 상기 제2 범위의 바이어스에 대응하게 확장하도록 구성된, 전자 디바이스.
- 제1항에 있어서, 상기 제1 범위의 바이어스는 약 1 볼트를 초과하는 것인, 전자 디바이스.
- 제1항에 있어서, 상기 제2 범위의 바이어스는 약 1 볼트를 초과하는 것인, 전자 디바이스.
- 제1항에 있어서, M은 약 100을 초과하는, 전자 디바이스.
- 제1항에 있어서, M은 약 1,000을 초과하는, 전자 디바이스.
- 제1항에 있어서, M은 약 10,000을 초과하는, 전자 디바이스.
- 제1항에 있어서, M은 약 100,000을 초과하는, 전자 디바이스.
- 제1항에 있어서, 상기 적어도 하나의 캐리어 선택 층은 상기 제1 범위의 바이어스 하에서 전자들을 수집하도록 구성되고, 상기 적어도 하나의 캐리어 선택 층은 상기 제2 범위의 바이어스 하에서 정공들을 수집하도록 구성된, 전자 디바이스.
- 제1항에 있어서, 상기 적어도 하나의 캐리어 선택 층은 상기 제1 범위의 바이어스 하에서 정공들을 수집하도록 구성되고, 상기 적어도 하나의 캐리어 선택 층은 상기 제2 범위의 바이어스 하에서 전자들을 수집하도록 구성된, 전자 디바이스.
- 제1항에 있어서, 소정 범위의 조명 레벨 하에서, 상기 전자 디바이스에 걸쳐진 전기 바이어스는 전체 통합 시간에 걸쳐서 실질적으로 불변인 상태로 유지되는, 전자 디바이스.
- 제11항에 있어서, 상기 전기 바이어스의 변화는 약 0.2 볼트 미만인, 전자 디바이스.
- 제11항에 있어서, 상기 조명 레벨의 범위는 픽셀당 약 0 lux 내지 약 10 lux의 범위에 걸쳐 있는, 전자 디바이스.
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