KR20180104765A - 일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치 - Google Patents

일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치 Download PDF

Info

Publication number
KR20180104765A
KR20180104765A KR1020187026165A KR20187026165A KR20180104765A KR 20180104765 A KR20180104765 A KR 20180104765A KR 1020187026165 A KR1020187026165 A KR 1020187026165A KR 20187026165 A KR20187026165 A KR 20187026165A KR 20180104765 A KR20180104765 A KR 20180104765A
Authority
KR
South Korea
Prior art keywords
film
deposition
etching
precursor
substrate
Prior art date
Application number
KR1020187026165A
Other languages
English (en)
Other versions
KR102469407B1 (ko
Inventor
데이비드 엘. 오메라
안토니 딥
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180104765A publication Critical patent/KR20180104765A/ko
Application granted granted Critical
Publication of KR102469407B1 publication Critical patent/KR102469407B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명의 실시형태들은 일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치를 기술한다. 일 실시형태에 따르면, 본 방법은, 공정 챔버 내의 복수의 기판 지지부 상에 기판을 배열하는 단계로서, 상기 공정 챔버는 상기 공정 챔버 내의 회전축 주위에 규정되는 처리 공간들을 포함하는 것인 상기 기판 배열 단계와, 상기 회전축을 중심으로 상기 복수의 기판 지지부를 회전시키는 단계와, 원자층 퇴적에 의해 각각의 상기 기판 상의 패터닝된 막 상에 제1 막을 퇴적하는 단계와, 각각의 상기 기판에서 상기 제1 막의 일부를 에칭하는 단계로서, 상기 제1 막의 수직 부분은 실질적으로 남겨 두면서 상기 제1 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는, 상기 제1 막의 일부를 에칭하는 단계를 포함한다. 본 방법은 제1 막과는 상이한 재료를 함유하는 제2 막에 대해 퇴적 및 에칭 단계를 반복하는 단계를 더 포함한다.

Description

일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치
<관련 출원과의 교차 참조>
본원은 2016년 2월 12일에 출원한 미국 가출원번호 제62/294,977호에 관한 것으로서 이에 대해 우선권을 주장하며, 이 우선권 주장 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
<발명의 분야>
본 발명은 개괄적으로 반도체 제조에 관한 것이며, 더 구체적으로는 일괄 처리 시스템(batch processing system)에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치에 관한 것이다.
마이크로일렉트로닉스의 치수가 감소하고 이러한 재료에 대한 수요가 증가함에 따라, 더 큰 반도체 영역에 걸쳐 균일한 조성 및 균일한 두께를 갖는 얇은 반도체막이 점점 더 바람해지고 있다. 기판 상에 박막을 퇴적하는데 사용되는 일반적인 공정은 복잡한 디바이스 토포그래피(topography) 상에 비교적 균일한 막을 퇴적할 수 있는 화학적 기상 증착(CVD, Chemical Vapor Deposition)이다. 통상적인 CVD 공정에서는, 기판이 두 가지 이상의 휘발성 전구체에 노출되는데, 이들 전구체는 기판 표면 상에서 반응 및/또는 분해되어 원하는 박막을 생성한다.
이전의 퇴적 기술에 비해 CVD의 개선에도 불구하고, CVD는 몇가지 단점이 있다. 예를 들어, CVD가 플럭스 의존성이기 때문에, 균일한 두께의 원하는 박막을 생성하려면 기판 온도, 압력, 및 가스 유량 등의 퇴적 조건이 정확하고 일관되게 유지되어야 한다. 또한, CVD는 퇴적된 박막에 원하지 않는 반응 생성물을 혼입시키는 경향이 있어, 박막의 순도를 떨어뜨린다.
변형된 CVD를 대표하는 원자층 퇴적(ALD, Atomic Layer Deposition)은 고도로 균일한 동형의 막 퇴적을 달성함에 있어서 잠재적으로 우수한 방법으로서 대두되는 박막 퇴적의 최신 기술이다. ALD는, 각각의 퇴적 단계에서 단일의 원자 단층(monolayer)을 순차적으로 퇴적함으로써 박막을 구성하기 위해 종래의 CVD 공정을 별도의 퇴적 단계로 분할하는 공정이다. ALD의 기술은, 화학흡착(chemisorption)에 의한 반응성 전구체 분자의 포화 단층의 형성 원리에 기반한다. 통상의 ALD 공정은, 포화 단층이 기판 상에 형성될 때까지의 시간 동안 제1 전구체를 주입하는 단계로 구성된다. 그런 다음, 불활성 가스를 사용하여 제1 전구체가 챔버로부터 퍼지된다. 이것에 이어서, 역시 일정한 시간 동안 챔버에 제2 전구체를 주입하는 단계가 행해지고, 그에 따라, 제1 전구체와의 제2 전구체의 반응으로부터 웨이퍼 상에 층이 형성된다. 그런 다음, 제2 전구체가 챔버로부터 퍼지된다. 제1 전구체를 도입하고, 공정 챔버를 퍼징하며, 제2 전구체를 도입하고, 공정 챔버를 퍼징하는 이 공정은 원하는 두께의 막을 달성하기 위해 여러 번 반복된다.
공정 챔버에 주입된 반응성 가스 전구체에 의한 단일 웨이퍼 반응기를 사용하여 ALD 박막이 퇴적될 수 있다. 그러나, 단일 웨이퍼 반응기의 주요 단점은 쓰루풋이 상대적으로 낮기 때문에 상업적 가치가 현저하게 감소한다는 것이다. 다른 단점은 각각의 개별 가스 전구체가 도입되기 전에 공정 챔버를 퍼지해야 한다는 것이다.
본 발명의 실시형태들은 일괄 처리 시스템(batch processing system)에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치를 기술한다. 일 실시형태에 따르면, 본 방법은, a) 공정 챔버 내의 복수의 기판 지지부 상에 기판을 배열하는 단계로서, 상기 공정 챔버는 상기 공정 챔버 내의 회전축 주위에 규정되는 처리 공간들을 포함하는 것인 상기 기판 배열 단계와, b) 상기 회전축을 중심으로 상기 복수의 기판 지지부를 회전시키는 단계와, c) 원자층 퇴적에 의해 각각의 상기 기판 상의 패터닝된 막 상에 제1 막을 퇴적하는 단계와, d) 각각의 상기 기판에서 상기 제1 막의 일부를 에칭하는 단계로서, 상기 제1 막의 수직 부분은 실질적으로 남겨 두면서 상기 제1 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는, 상기 제1 막의 일부를 에칭하는 단계와, e) 원자층 퇴적에 의해 각각의 상기 기판 상의 제1 막 상에 제2 막을 퇴적하는 단계로서, 상기 제2 막은 상기 제1 막과는 상이한 재료를 함유하는 것인 상기 제2 막 퇴적 단계와, f) 각각의 상기 기판에서 제2 막의 일부를 에칭하는 단계로서, 상기 제2 막의 수직 부분은 실질적으로 남겨 두면서 상기 제2 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는 상기 제2 막의 일부를 에칭하는 단계를 포함한다.
첨부 도면에 있어서,
도 1은 본 발명의 일 실시형태에 따른 공정 챔버를 포함하는 퇴적 시스템의 도식적인 평면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따라 기판을 처리하는 방법에 관한 개략적 단면도를 나타낸다.
본 발명의 실시형태들은 단일 웨이퍼 및 다중 웨이퍼 반응기와 연관된 여러 단점들을 해결한다. 이들 단점 중 일부는 단일 웨이퍼 반응기의 상대적으로 낮은 씨루풋을 포함하고, 다중 웨이퍼 반응기는 웨이퍼 기판에 대체로 수직인 축 대칭 방향으로 전구체 가스를 주입하는 샤워헤드 주입기를 채택한다는 특징적인 단점이 있다. 그 결과로서, 공정 시간은 더 빨라지지만, 다중 웨이퍼 ALD 공정 챔버는 두께 균일성이 감소한 박막을 생성할 수 있다.
본 발명의 일부 실시형태들은 임계 치수가 ALD 막 두께에 의해 제어되는 얇은 패터닝 하드 마스크를 형성하기 위하여 퇴적과 에칭 처리를 조합한다. 통상적인 반도체 더블 및 쿼드 패터닝 방법에서는, ALD막이 맨드릴(패터닝된 막) 상에 퇴적된 다음에, 스페이서 에칭 및 맨드릴 제거가 통상 별종의 장비에서 에칭되어서, 후속 패터닝 에칭을 위해 하드 마스크로서 사용되는 스페이서를 분리시킨다.
일괄 처리 시스템에서의 기판 처리 방법이 제공된다. 본 방법은, a) 공정 챔버 내의 복수의 기판 지지부 상에 기판을 배열하는 단계로서, 공정 챔버는 상기 공정 챔버 내의 회전축 주위에 규정되는 처리 공간들을 포함하는 것인 기판 배열 단계와, b) 회전축을 중심으로 복수의 기판 지지부를 회전시키는 단계와, c) ALD에 의해 각각의 기판 상의 패터닝된 막 상에 제1 막을 퇴적하는 단계와, d) 각각의 기판에서 제1 막의 일부를 에칭하는 단계로서, 제1 막의 수직 부분은 실질적으로 남겨 두면서 제1 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는, 제1 막의 일부를 에칭하는 단계를 포함한다. 본 방법은, e) ALD에 의해 각각의 기판 상의 제1 막 상에 제2 막을 퇴적하는 단계로서, 제2 막은 제1 막과는 상이한 재료를 함유하는 것인 제2 막 퇴적 단계와, f) 각각의 기판에서 제2 막의 일부를 에칭하는 단계로서, 제2 막의 수직 부분은 실질적으로 남겨 두면서 제2 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는 제2 막의 일부를 에칭하는 단계를 더 포함한다. 다른 실시형태에 따르면, 본 방법은 단계 c)와 d), e)와 f), 또는 c), d), e) 및 f)를 적어도 1회 반복하는 단계를 더 포함한다.
제1 막은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 다른 금속 또는 비금속 산화물, 질화물, 또는 규화물, 및 하이-k 재료로 이루어진 그룹에서 선택될 수 있다. 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다. 일 실시형태에 따르면, 제1 막 퇴적 단계는, 회전축을 중심으로 제1 협각에 의해 규정되는 제1 처리 공간에 제1 퇴적 전구체를 주입하는 단계와, 각각의 완전 회전 동안 제1 처리 공간에서 각각의 기판의 상단면(top surface)을 제1 퇴적 전구체에 노출시켜서 제1 퇴적 전구체의 분자들을 결합하는 단계와, 각각의 완전 회전 동안 회전축을 중심으로 제2 협각에 의해 규정되는 제2 처리 공간 내에서 각각의 기판을 불활성 분위기에 노출시키는 단계를 포함할 수 있다. 본 방법은, 회전축을 중심으로 제3 협각에 의해 규정되며 제2 처리 공간에 의해 제1 처리 공간과 분리되는 제3 처리 공간에 제2 퇴적 전구체를 주입하는 단계와, 각각의 완전 회전 동안 각각의 기판의 상단면을 제2 퇴적 전구체에 노출시키는 단계와, 회전축을 중심으로 제4 협각에 의해 규정되며 제3 처리 공간에 의해 제2 처리 공간과 분리되는 제4 처리 공간 내에서 각각의 기판을 불활성 분위기에 노출시키는 단계를 더 포함한다. 본 방법은 제1, 제2, 제3 및 제4 처리 공간을 통과하여 기판을 반복 회전시킴으로써 각각의 기판의 상단면을 제1 및 제2 퇴적 전구체에 재노출시켜 각각의 기판 상에 제1 막을 점증적으로 퇴적하는 단계를 더 포함한다.
일 실시형태에 따르면, 제1 퇴적 전구체는 실리콘 전구체, 게르마늄 전구체, 및 금속 함유 전구체로 이루어진 그룹에서 선택될 수 있다. 금속 함유 전구체는 티탄 전구체, 알루미늄 전구체, 하프늄 전구체, 지르코늄 전구체, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다. 제2 퇴적 전구체는 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 둘 다를 포함할 수 있다. 추가로, ALD 사이클을 계속하기 위해 제1 퇴적 분자의 표면 리간드(ligand)를 제거하거나 대체하는 데에 규화물 소스 또는 다른 반응제(reactant agent)가 사용될 수 있다. 일례에 있어서, 산화 소스는 플라즈마 활성 산화 가스(plasma-excited oxidation gas)를 포함할 수 있다. 일례에 있어서, 질화 소스는 플라즈마 활성 질화 가스를 포함할 수 있다.
일 실시형태에 따르면, 제1 막의 일부를 에칭하는 단계는 처리 공간들 중 하나 이상의 처리 공간에 제1 에칭 가스를 주입하는 단계와, 제1 막을 제1 에칭 가스에 노출시켜 제1 막의 일부를 제거하는 단계를 포함할 수 있다. 다른 경우에, 재료 또는 제1 에칭 가스는 제거될 원재료(제1 막)의 특정 깊이 내로 흡수되는 것이 선택될 수 있고, 제2 화학물질은 원재료의 개질된 표면층을 제거 또는 에칭하는데 사용되어, 원자층 에칭 메커니즘(ALE)과 유사하게, 원재료의 층별 에칭 제거를 제공한다. 일례에 있어서, 제1 에칭 가스는 플라즈마 활성 에칭 가스를 포함할 수 있다.
제2 막은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 다른 금속 또는 비금속 산화물, 질화물, 또는 규화물, 및 하이-k 재료로 이루어진 그룹에서 선택될 수 있다. 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다. 일 실시형태에 따르면, 제2 막 퇴적 단계는, 회전축을 중심으로 제1 협각에 의해 규정되는 제1 처리 공간에 제3 퇴적 전구체를 주입하는 단계와, 각각의 완전 회전 동안 제1 처리 공간에서 각각의 기판의 상단면을 제3 퇴적 전구체에 노출시켜서 제3 퇴적 전구체의 분자들을 결합하는 단계와, 각각의 완전 회전 동안 회전축을 중심으로 제2 협각에 의해 규정되는 제2 처리 공간 내에서 각각의 기판을 불활성 분위기에 노출시키는 단계를 포함할 수 있다. 본 방법은, 회전축을 중심으로 제3 협각에 의해 규정되며 제2 처리 공간에 의해 제1 처리 공간과 분리되는 제3 처리 공간에 제4 퇴적 전구체를 주입하는 단계와, 각각의 완전 회전 동안 각각의 기판의 상단면을 제4 퇴적 전구체에 노출시키는 단계와, 회전축을 중심으로 제4 협각에 의해 규정되며 제3 처리 공간에 의해 제2 처리 공간과 분리되는 제4 처리 공간 내에서 각각의 기판을 불활성 분위기에 노출시키는 단계를 더 포함한다. 본 방법은 제1, 제2, 제3 및 제4 처리 공간을 통과하여 기판을 반복 회전시킴으로써 각각의 기판의 상단면을 제3 및 제4 퇴적 전구체에 재노출시켜서 각각의 기판 상에 제2 막을 점증적으로 퇴적하는 단계를 더 포함한다.
일 실시형태에 따르면, 제2 퇴적 전구체는 실리콘 전구체, 게르마늄 전구체, 및 금속 함유 전구체로 이루어진 그룹에서 선택될 수 있다. 금속 함유 전구체는 티탄 전구체, 알루미늄 전구체, 하프늄 전구체, 지르코늄 전구체, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다. 제2 퇴적 전구체는 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 둘 다를 포함할 수 있다. 추가로, ALD 사이클을 계속하기 위해 제1 퇴적 분자의 표면 리간드를 제거하거나 대체하는 데에 규화물 소스 또는 다른 반응제(reactant agent)가 사용될 수 있다. 일례에 있어서, 산화 소스는 플라즈마 활성 산화 가스를 포함할 수 있다. 일례에 있어서, 질화 소스는 플라즈마 활성 질화 가스를 포함할 수 있다.
일 실시형태에 따르면, 제2 막의 일부를 에칭하는 단계는 처리 공간들 중 하나 이상의 처리 공간에 제2 에칭 가스를 주입하는 단계와, 제2 막을 제2 에칭 가스에 노출시켜 제2 막의 일부를 제거하는 단계를 포함할 수 있다. 다른 경우에, 재료 또는 제2 에칭 가스는 제거될 원재료(제2 막)의 특정 깊이 내로 흡수되는 것이 선택될 수 있고, 제2 화학물질은 원재료의 개질된 표면층을 제거 또는 에칭하는데 사용되어, ALE과 유사하게, 원재료의 층별 에칭 제거를 제공한다. 일례에 있어서, 제2 에칭 가스는 플라즈마 활성 에칭 가스를 포함할 수 있다.
도 1을 참조하면, 복수의 기판(200)을 처리하는 일괄 처리 시스템(batch processing system)(10)은 입출력 스테이션(12)과, 로드/록(load/lock) 스테이션(14), 공정 챔버(16), 및 로드/록 스테이션(14)과 공정 챔버(16) 사이에 개재된 반송 챔버(18)를 포함한다. 간략하게 도시되는 일괄 처리 시스템(10)은, 당업자라면 이해하는 바와 같이, 로드/록 스테이션(14)을 반송 챔버(18)와 결합시키고, 공정 챔버(16)를 반송 챔버(18)와 결합시키는 추가 진공-절연 벽 등의 추가 구조를 포함할 수도 있다. 대기압(예컨대, 760 Torr)이거나 대기압에 가까운 입력/출력 스테이션(12)은 FOUP(front opening unified pod) 등의 웨이퍼 카세트(20)를 수용하도록 구성되어 있다. 웨이퍼 카세트(20)는 예컨대 200 내지 300 밀리미터의 직경을 가진 반도체 웨이퍼 등의 복수의 기판(200)을 유지할 수 있는 사이즈 및 형상을 갖는다.
로드/록 스테이션(14)은 대기압에서 진공압으로 배기되고 진공압에서 대기압으로 탈기되도록 구성되며, 공정 챔버(16) 및 반송 챔버(18)는 절연되고 진공 압력 하에 계속 유지된다. 로드/록 스테이션(14)은 입력/출력 스테이션(12)의 대기압 분위기로부터 도입된 복수의 웨이퍼 카세트(20)를 유지한다. 로드/록 스테이션(14)은, 웨이퍼 카세트(20) 중 하나를 각각 지지하고 공정 챔버(16)에 대한 웨이퍼 반송을 도모하도록 수직 인덱싱될 수 있는 플랫폼(21, 23)을 포함한다.
웨이퍼 반송 메커니즘(22)은 진공하에서 로드/록 스테이션(14) 내의 웨이퍼 카세트(20) 중 하나로부터의 기판(200)을, 반송 챔버(18)를 통해 공정 챔버(16)로 반송한다. 또 다른 웨이퍼 메커니즘(24)은 진공하에 공정 챔버(16)에서 처리된 기판(200)을 반송 챔버(18)를 통해 웨이퍼 카세트(20)로 반송한다. 일괄 처리 시스템(10)의 쓰루풋을 향상시키기 위해 서로 독립적으로 동작하는 웨이퍼 반송 메커니즘(22, 24)은 픽 앤 플레이스(pick-and-place) 동작에 일반적으로 사용되는 SCARA(selective compliant articulated/assembly robot) 로봇일 수도 있다. 웨이퍼 반송 메커니즘(22, 24)은 반송 중에 기판(200)을 고정시키도록 구성된 엔드 이펙터(end effector)를 포함한다. 공정 챔버(16)는 공정 챔버(16) 내부의 처리 공간에 접근하기 위해 웨이퍼 반송 메커니즘(22, 24)에 의해 각각 사용되는 별개의 제1 및 제2 밀봉 가능 포트(도시 생략)를 포함할 수 있다. 공정 챔버(16)에서 퇴적 또는 에칭 공정이 진행중일 때에 액세스 포트는 밀봉된다. 도 1에는 웨이퍼 반송 메커니즘(22)이 로드/록 스테이션(14)의 플랫폼(21) 상의 웨이퍼 카세트(20)로부터의 미처리 기판(200)을 공정 챔버(16)로 반송하는 것으로 도시되고 있다. 도 1에는 웨이퍼 반송 메커니즘(24)이 공정 챔버(16)로부터의 처리된 기판(200)을 로드/록 스테이션(14)의 플랫폼(21) 상의 웨이퍼 카세트(20)로 반송하는 것으로 도시되고 있다.
웨이퍼 반송 메커니즘(24)은 또한 공정 챔버(16)로부터 추출된 처리된 기판(200)을, 검사를 위한 계측 스테이션(26)에 또는 기판(200)의 저압 냉각을 후처리하는데 사용되는 냉각 스테이션(28)에 반송할 수도 있다. 계측 스테이션(26)에서 수행되는 공정은 타원편광법(ellipsometry) 등의, 막 두께 및/또는 막 조성을 측정하는데 사용되는 통상의 기술, 및 오염 제어를 위한 입자 측정 기술을 포함할 수 있지만, 이들에 한정되는 것은 아니다.
일괄 처리 시스템(10)에는 일괄 처리 시스템(10)의 동작을 제어 및 조율하도록 프로그래밍된 시스템 컨트롤러(36)가 구비되어 있다. 시스템 컨트롤러(36)는 통상, 다양한 시스템 기능, 챔버 공정 및 지원 하드웨어(예컨대, 검출기, 로봇, 모터, 가스 소스 하드웨어 등)를 제어하고 시스템 및 챔버 공정(예컨대, 챔버 온도, 공정 시퀀스 쓰루풋, 챔버 공정 시간, 입력/출력 신호 등)을 모니터링하기 위한 중앙 처리 장치(CPU)를 포함한다. CPU를 지시하기 위한 소프트웨어 명령어 및 데이터가 코딩되어 메모리 내에 저장될 수 있다. 시스템 컨트롤러(36)에 의해 실행 가능한 소프트웨어 프로그램은 처리 시퀀스 태스크 및 다양한 챔버 공정 레시피 단계의 모니터링 및 실행에 관한 태스크를 포함해, 어떤 태스크가 기판(200) 상에 실행되는지를 결정한다.
서셉터(48)가 공정 챔버(16) 내부에 배치된다. 서셉터(48)는 서셉터(48)의 상단면에 규정되는 복수의 원형 기판 지지부(52)를 포함한다. 각각의 기판 지지부(52)는 공정 챔버(16)의 주변 측벽(40) 내의 반경 방향의 위치에서 기판(200) 중 적어도 하나를 유지하도록 구성된다. 개별 기판 지지부(52)의 수는 예컨대 2 내지 8의 범위일 수 있다. 그러나, 당업자라면 기판(200)의 치수 및 서셉터(48)의 치수에 따라 원하는 수의 기판 지지부(52)를 갖도록 서셉터(48)를 구성할 수 있음을 이해할 것이다. 본 발명의 이 실시형태에서는 기판 지지부(52)를, 원형 또는 라운드형의 기하학적 형상을 갖는 것으로 도시하고 있지만, 당업자라면, 기판 지지부(52)가 적절한 형상의 기판을 수용하도록 임의의 원하는 형상을 가질 수 있음을 이해할 것이다.
일괄 처리 시스템(10)은 200 mm 기판, 300 mm 기판 또는 더 큰 사이즈의 라운드형 기판을 처리하도록 구성될 수 있으며, 이러한 치수는 기판 지지부(52)의 치수에 반영될 것이다. 실제로, 일괄 처리 시스템(10)은 당업자라면 알고 있겠지만, 그 사이즈에 관계없이 기판, 웨이퍼 또는 액정 디스플레이를 처리하도록 구성될 수 있는 것으로 간주된다. 따라서, 본 발명의 양태는 반도체 기판인 기판(200)의 처리와 관련하여 설명될 것이지만, 본 발명이 그렇게 제한되지는 않는다.
기판 지지부(52)는 회전축(54) 상에 중심을 둔 균일한 반경에 대해 서셉터(48) 상에 원주 방향으로 분포된다. 기판 지지부(52)들은, 본 발명이 그렇게 제한되지는 않지만, 방위각축(42)과 실질적으로 동일선 상에 있거나 또는 동축인 회전축(54)을 중심으로 대략 등각의 간격을 갖는다.
기판(200)이 공정 챔버(16)에서 처리될 때, 서셉터(48)의 회전은 연속적일 수도 있고 회전축(54)을 중심으로 일정한 각속도로 발생할 수도 있다. 선택적으로, 각속도는 임의의 기준점에 대한 서셉터(48)의 각도 배향을 조건으로 하여 달라질 수도 있다.
파티션(68, 70, 72, 74)은 서셉터(48) 및 기판 지지부(52)가 회전축(54) 주위로 자유롭게 회전하는 것을 허용하면서, 공정 챔버(16)를 복수의 처리 공간(76, 78, 80, 82)으로 구획한다. 파티션(68, 70, 72, 74)은 주변 측벽(40)을 향해 회전축(54)에 대하여 반경 방향으로 연장된다. 4개의 파티션(68, 70, 72, 74)이 대표적으로 도시되고 있지만, 당업자라면 공정 챔버(16)가 4개와는 상이한 수의 처리 공간을 형성하기 위해 임의의 적절한 복수의 파티션에 의해 세분될 수 있음을 이해할 것이다.
일괄 처리 시스템(10)은 주변 측벽(40)을 관통하는 가스 분사기(30, 34)에 가스 라인을 통해 결합된 퍼지 가스 공급 시스템(84)을 더 포함한다. 퍼지 가스 공급 시스템(84)은 처리 공간(76 및 80)에 퍼지 가스 플로우를 도입하도록 구성된다. 처리 공간(76 및 80)에 도입된 퍼지 가스는 희가스(즉, 헬륨, 네온, 아르곤, 크세논, 크립톤) 또는 질소 또는 수소 등의 불활성 가스를 포함할 수 있다. 기판 처리 중에, 퍼지 가스는 처리 공간(76 및 80)에 연속적으로 도입되어, 처리 공간(78, 82) 간에 제1 및 제2 공정 재료의 이동을 방지하거나 적어도 현저히 제한하는 가스 커튼 또는 배리어를 제공한다. 퍼지 가스는 또한, 처리 공간(76, 80)을 통해 서셉터(48) 상에 반송될 때에, 기판(200)에 수반되는 임의의 공정 재료층이 실질적으로 변하지 않게 하도록 처리 공간(76, 80) 내부에 불활성 분위기를 제공한다. 처리 공간(78)이 처리 공간(76, 80) 사이에 병설되고, 처리 공간(82)이 처리 공간(76, 80) 사이에 병설되어, 처리 공간(76, 80)이 처리 공간(78 및 82)을 분리시킴에 따라 제1 및 제2 처리 재료에 대한 상호 격리를 제공한다.
일괄 처리 시스템(10)은 주변 측벽(40)을 관통하는 가스 주입기(32)에 가스 라인을 통해 결합된 제1 공정 재료 공급 시스템(90)과, 주변 측벽(40)을 관통하는 가스 주입기(38)에 가스 라인을 통해 결합된 제2 공정 재료 공급 시스템(92)을 더 포함한다. 제1 공정 재료 공급 시스템(90)은 처리 공간(78)에 제1 공정 재료를 도입하도록 구성되고, 제2 공정 재료 공급 시스템(92)은 처리 공간(82)에 제2 공정 재료를 도입하도록 구성된다. 제1 및 제2 공정 재료 공급 시스템(90, 92)은 각각, 이러한 공정 재료 공급 시스템에 통상 존재하는, 하나 이상의 재료 소스, 하나 이상의 히터, 하나 이상의 압력 제어 디바이스, 하나 이상의 플로우 제어 디바이스, 하나 이상의 필터, 하나 이상의 밸브, 또는 하나 이상의 플로우 센서를 포함한다.
제1 공정 재료는 예컨대 각각의 기판(200) 상에 형성된 막에 존재하는 주요 원자 또는 분자 종을 갖는 조성물과 같은 전구체를 포함할 수 있다. 예를 들어, 전구체는 고상, 액상 또는 기상으로 생길 수 있고, 기체상 또는 증기상 중 어느 하나로 캐리어 가스의 도움이 있든 없든 처리 공간(78)에 배출될 수 있다. 제2 공정 재료는 예컨대 기판(200) 상에 형성된 막에 존재하는 원자 또는 분자 종을 가질 수도 있는 반응물을 포함할 수 있다. 예를 들어, 반응물은 고상, 액상 또는 기상으로 생길 수 있고, 기체상 또는 증기상 중 어느 하나로 캐리어 가스의 도움이 있든 없든 처리 공간(82)에 배출될 수 있다.
제1 공정 재료 공급 시스템(90)에 의해 공정 챔버(16)에 공급되는 제1 공정 재료와, 제2 공정 재료 공급 시스템(92)에 의해 공정 챔버(16)에 공급되는 제2 공정 재료는 기판 상에 박막으로서 퇴적될 재료의 조성 및 특성에 따라 선택된다. 예를 들어, 제1 공정 재료는 실리콘 전구체 또는 금속 유기 전구체를 포함할 수 있고, 제2 공정 재료는 질소(N2) 또는 산소(O2)를 포함할 수 있다. 제1 및 제2 공정 재료의 온도 및 압력은 또한 박막 성장을 촉진시키도록 선택된다.
일 실시형태에 따르면, 제1 공정 재료 공급 시스템(90), 제2 공정 재료 공급 시스템(92), 및 퍼지 가스 공급 시스템(84) 중 하나 이상은 또한 처리 공간(76, 78, 80, 82) 중 하나 이상에 에칭 가스를 도입하도록 구성될 수 있다.
서셉터(48)가 회전축(54)을 중심으로 회전될 때, 서셉터(48)의 원주를 둘러싼 기판 지지부(52)의 배열로 각각의 기판(200)은 각각의 처리 공간(76, 78, 80, 82) 내부의 상이한 분위기에 순차적으로 노출된다. 예를 들면, 2π 라디안(360)의 폐쇄 경로를 통과해 서셉터(48)가 회전할 때, 각각의 기판(200)은 제1 처리 공간(78) 분위기 내의 제1 처리 재료에, 이어서 제2 처리 공간(80) 분위기를 포함하는 퍼지 가스에, 그 다음 제3 처리 공간(82) 분위기 내의 제2 공정 재료에, 그리고 마지막으로 제4 처리 공간(76) 분위기를 포함하는 퍼지 가스에 연속으로 노출된다. 각각의 기판(200)은 막을 형성하기에 충분한, 각각의 처리 공간(76, 78, 80, 82)에서의 원하는 체류 시간을 가지며, 이 체류 시간은 각각의 기판(200) 상에 퇴적될 막의 특성에 의해 좌우된다.
퇴적 공정은, 박막을 점증적으로 형성 또는 구축하는 자기 제한적인 방식으로 반응하는 적절한 기상 전구체의 교번적 그리고 순차적 도입에 의해, 기판(200) 상에 박막의 각 원자층 또는 그 일부의 퇴적이 제어되는 퇴적 기술이다. 제1 처리 공간(78) 내에서, 제1 공정 재료의 분자들은 각각의 기판(200)의 상단면에 (화학적으로, 흡수에 의해, 흡착 등에 의해) 결합하여 제1 공정 재료의 단층 또는 단층의 일부를 형성한다. 제3 처리 공간(82) 내에서, 제2 공정 재료는 각각의 연속적인 기판(200) 상의 제1 공정 재료의 분자와 반응한다. 기판(200)이 제1 및 제3 처리 공간(78, 82)을 통과하여 회전됨에 따라, 이들 단계는 제1 및 제2 공정 재료에 대한 순차적인 후속 노출로 반복된다. 제1 및 제3 처리 공간(78, 82) 내의 제1 및 제2 처리 재료의 분위기는 제2 및 제4 처리 공간(80, 76) 내부의 화학적으로 반응하지 않는 퍼지 기체 분위기에 의해 서로 격리된다.
기판(200)은 퇴적 공정을 촉진시키기 위해 공정 온도로 가열될 수도 있다. 주로 열에 의해 구동되는 CVD 공정과 비교하여 ALD는 주로 화학적으로 구동된다. 따라서, ALD는 CVD보다 상당히 낮은 기판 온도에서 행해질 수 있다.
본 발명의 일 실시형태에 따르면, 제1 공정 재료 공급 시스템(90)은 이온, 라디칼 또는 이들의 조합을 포함하는 플라즈마 생성물의 형태로 제1 공정 재료를 처리 공간(78)에 공급하는 플라즈마 소스를 포함한다. 또한, 제2 공정 재료 공급 시스템(92)은 이온, 라디칼 또는 이들의 조합을 포함하는 플라즈마 생성물의 형태로 제2 공정 재료를 처리 공간(82)에 공급하는 플라즈마 소스를 포함할 수 있다. 또한, 이방성 에칭을 제공하기 위해, 기판 지지부(52)는 전기적으로 바이어싱될 수도 있다. 일례에 있어서, 서셉터(48)의 회전은 전기 바이어싱 중에 정지되어야 할 수도 있다.
본 발명의 일 실시형태에 따르면, 일괄 처리 시스템에서의 복수의 기판의 다중막 퇴적 및 에칭을 위한 방법이 제공된다. 이제 도 1과 도 2a를 참조하면, 본 방법은 공정 챔버(16) 내의 복수의 기판 상에 기판(200)을 배열하는 단계와, 회전축(54)을 중심으로 복수의 기판 지지부(52)를 회전시키는 단계를 포함한다. 공정 챔버(16)는 해당 공정 챔버(16) 내의 회전축(54) 주위에 규정되는 처리 공간(76, 78, 80, 82)을 포함한다.
일 실시형태에 따르면, 복수의 기판(200)은 패터닝된 막(206), 박막(204), 및 베이스막(202)을 포함한다. 박막(204)은 전도성 층, 비전도성 층, 또는 반전도성 층을 포함할 수 있다. 예를 들어, 박막(204)은, 폴리실리콘, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물 등의 실리콘 함유 재료를 포함하는 적어도 하나의 재료층을 포함할 수 있다. 박막(204)은 SiO2의 유전상수인 대략 4(예컨대, 서멀 실리콘 이산화물의 경우 유전상수가 약 3.8 내지 약 3.9 범위임)보다 공칭 유전상수 값이 더 낮은 저 유전상수(즉, 로우-k) 또는 극저 유전상수(즉, 울트라 로우-k) 유전체층을 포함할 수 있다. 더 구체적으로, 박막(204)은 약 1.6 내지 약 3.7 범위의 유전상수를 가질 수 있다.
이들 유전체층은 유기, 무기, 또는 무기-유기 혼성 재료 중 적어도 하나를 포함할 수 있다. 추가로, 이들 유전체층은 다공성 또는 비공성일 수 있다. 예컨대, 이들 유전체층은 CVD를 이용하여 퇴적된, 탄소 도핑된 실리콘 산화물(또는 유기실록산) 등의, 무기 실리케이트계 재료를 포함할 수도 있다. 이러한 막의 예는, (미국 캘리포니아주 산타 클라라에 소재한) Applied Materials사에서 시판중인 BLACK DIAMOND CVD OSG(organosilicate glass) 막, 또는 (미국 캘리포니아주 산호세에 소재한) Novellus Systems사에서 시판중인 CORAL CVD 막을 포함한다. 대안적으로, 이들 유전체층은 CH3 결합을 갖는 실리콘 산화물계 매트릭스 등의 단일상(single-phase)으로 구성된 다공성 무기-유기 혼성 막을 포함할 수 있는데, 이것은 경화 또는 퇴적 공정 시에 박막(204)의 완전한 치밀화를 방해하여 작은 보이드(공극)를 생성한다. 또한, 이들 유전체층은 경화 공정 중에 분해되고 증발되는 유기 재료(예를 들어, 기공유도물질(porogen))의 공극을 갖는 탄소 도핑된 실리콘 산화물계 매트릭스 등의 적어도 2개의 상(phase)으로 구성된 다공성 무기-유기 혼성 막을 포함할 수도 있다.
또한, 이들 유전체층은 스핀온 유전체(spin-on dielectric, "SOD") 기술을 사용하여 퇴적된, 수소 실세스퀴옥산("HSQ") 또는 메틸 실세스퀴옥산(MSQ) 등의 무기 실리케이트계 재료를 포함할 수도 있다. 이러한 막의 예는 (미국 미시건주 미들랜드에 소재한) Dow Corning사에서 시판중인 FOX HSQ, Dow Corning사에서 시판중인 XLK 다공성 HSQ, 및 (미국 캘리포니아주 서니베일에 소재한) JSR Microelectronics사에서 시판중인 JSR LKD-5109를 포함한다. 또한, 이들 유전체층은 SOD 기술을 사용하여 퇴적된 유기 재료를 포함할 수도 있다. 이들 막의 예는 Dow Chemical사에서 시판중인 SILK-I, SILK-J, SILK-H, SILK-D, 및 다공성 SILK 반도체 유전성 수지, 및 (미국 뉴저지주 모리스타운에 소재한) Honeywell사에서 시판중인 GX-3 및 GX-3P 반도체 유전성 수지를 포함한다.
박막(204)은 CVD, PECVD(plasma enhanced CVD), ALD, PEALD(plasma enhanced ALD), PVD(physical vapor deposition), 또는 iPVD(ionized PVD) 등의 기상 증착 기술, 또는 일본 도쿄도 미나토쿠에 소재한 Tokyo Electron Limited(TEL)사에서 시판중인 Clean Track ACT 8 SOD(spin-on dielectric), ACT 12 SOD, 및 Lithius 코팅 시스템에서 제공되는 것과 같은 스핀온 기술을 이용해서 형성될 수 있다. Clean Track ACT 8 (200 mm), ACT 12 (300 mm), 및 Lithius (300 mm) 코팅 시스템은 SOD 재료를 위한 코팅, 베이킹, 및 경화 툴을 제공한다. 트랙 시스템은 100 mm, 200 mm, 300 mm 이상의 직경을 갖는 기판을 비롯한 다양한 사이즈의 기판을 처리하도록 구성될 수 있다. 기판 상에 박막을 형성하기 위한 다른 시스템 및 방법도 스핀온 기술 및 기상 증착 기술 양쪽 분야의 당업자에게 잘 알려져 있다.
패터닝된 막(206)은 당업계에 공지되어 있는, 표준 포토리소그래피 기술 및 에칭 기술을 이용하여 생성될 수 있는 수평 표면(212)과 수직 표면(210)을 포함한다. 박막(204) 상에 형성된 패터닝된 막(206)은 반사 방지 코팅(anti-reflective coating, ARC) 층, 예컨대 하부 ARC(bottom ARC, BARC)을 포함할 수 있고, 선택사항으로서 여기에는 구체적으로 도시하지 않는 추가 층들을 포함할 수도 있다. ARC층은, 반사 방지 코팅으로서 이용하기에 적합하고 포토레지스트 제거 단계 시에 열화를 견디는 반사 방지 특성을 갖는다. 포토레지스트의 제거 시에 열화에 대한 내성 때문에 희생 구조를 손상시키지 않으면서 표준 플라즈마 애싱 공정을 사용하여 포토 레지스트를 선택적으로 제거할 수 있다.
일부 실시형태에서, 패터닝된 막(206)은 패터닝 공정, ARC층 구조에 대한 등각 퇴적 및 후속 제거 공정을 견딜 수 있는 적절한 기계적 특성을 제공함으로써 박막의 더블 패터닝을 가능하게 하는 실리콘 함유 ARC층을 포함할 수 있다. 패터닝된 막(206)은 하드 마스크 층 또는 박막(204)과 ARC층 사이에 배치된 유기 평탄화층(OPL) 등의 평탄화층을 선택적으로 더 포함할 수 있다. 일부 실시형태에 있어서, 패터닝된 막(206)은 폴리실리콘, 실리콘 질화물 또는 실리콘 산화물을 포함할 수도 있다.
또한, 본 발명의 다른 실시형태에 따르면, ARC층은 에칭될 때에, ARC층 상에의 막의 퇴적과 연관된 응력을 견디기에 충분한 기계적 특성을 갖는다. 예를 들어, 전술 한 실리콘 함유 ARC 재료는 일반적으로 표준 유기 ARC 재료보다 강할 수 있고, 포토레지스트와 ARC층 사이에 보다 우수한 선택성을 제공할 수 있다. 이에, 실리콘 함유 ARC 재료는 스페이서층의 퇴적 시에 유도된 응력 및 박리용/애싱용 플라즈마를 더 잘 견딜 수 있으며, 이에 따라 더 양호한 프로파일 제어가 가능할 것이다. ARC층에 사용하기에 적합한 재료는 예컨대 Dow Corning사, Brewer Science사, JSR사, Rohm and Haas사, Shin Etsu Chemical사에서 시판중인 실리콘을 함유한 반사 방지 코팅제를 포함한다.
대안으로, 패터닝된 막(206)은 실리콘 함유 ARC층보다는, 하나 이상의 실리콘 화합물 및 비정질 탄소 등의, 반사 방지 특성을 갖는 하나 이상의 재료를 포함하는 다층 구성(multi-layer arrangement)을 포함할 수 있다. 실리콘 화합물은 다중 희생막에 강도 및 선택성을 추가한다.
패터닝된 막(206)은 코팅/현상 시스템을 사용하는 습식 패터닝 공정에 의해 도포되고 선택적으로 제거될 수 있지만, 본 발명의 실시형태가 이렇게 한정되는 것은 아니다. 예를 들어, 다른 실시형태에서는, 패터닝된 막(206)이 건식 에칭 툴과 함께 코팅/현상 시스템을 포함하는 건식 패터닝 공정에 의해 도포되고 선택적으로 제거될 수도 있다. 일 실시형태에 있어서, 패터닝된 막(206)의 두께는 약 50 나노미터와 약 100 나노미터 사이일 수 있다. 다른 실시형태에서는, 패터닝된 막(206)의 두께가 약 20 나노미터와 약 50 나노미터 사이일 수도 있다. 또 다른 실시형태에 있어서, 패터닝된 막(206)의 두께는 약 100 나노미터와 약 300 나노미터 사이일 수 있다.
일 실시형태에 따르면, 도 2b에 도시하는 제1 막(208)이 단층 퇴적(monolayer deposition, MLD) 방법에 의해 패터닝된 막(206) 상에 등각으로 형성된다. MLD 방법은 예컨대 화학흡착(chemisorption)에 의한 반응성 전구체 분자의 포화 단층의 형성 원리에 기반한 ALD 방법을 포함할 수 있다. 예를 들어, AB막을 형성하기 위한 통상적인 MLD 공정은 A의 포화 단층이 기판 상에 형성되는 시간 동안 제1 퇴적 전구체 또는 반응물 A(RA)를 주입하는 단계로 구성된다. 그런 다음, 불활성 가스를 사용하여 챔버로부터 RA가 퍼지된다. 이어서, 제2 퇴적 전구체 또는 반응물 B(RB)를 일정 시간 동안 챔버에 주입하여, B와 A를 결합시켜 기판 상에 층 AB를 형성한다. 그런 다음 챔버로부터 RB가 퍼지된다. 전구체 또는 반응물을 도입하고, 반응기를 퍼징하며, 다른 또는 동일한 전구체 또는 반응물을 도입하고, 반응기를 퍼징하는 이러한 공정은 원하는 두께의 AB막을 얻기 위해 여러 번 반복될 수 있다. 매 ALD 사이클마다 퇴적된 AB막의 두께는 약 0.5 옹스트롬 내지 약 2.5 옹스트롬의 범위일 수 있다. 일부 실시형태에 있어서, 제1 막(208)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 및 하이-k 재료로 이루어진 그룹에서 선택될 수 있다. 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 막(208)은 도 1에서 도시하고 설명한 일괄 처리 시스템(10)에서 ALD 퇴적에 의해 퇴적되는 실리콘 이산화물을 포함할 수 있다. 제1 막(208)의 상이한 성분(여기서는 예컨대 금속 및 산소)을 퇴적하기 위해 제1 막(208), 특히 실리콘 이산화물 스페이서층의 퇴적은 순차적 및 교번적 펄스 시퀀스에 의해 진행될 수 있다. ALD 공정이 통상 가스 펄스마다 성분의 단층보다 적은 양을 퇴적하기 때문에, 막의 상이한 성분의 분리된 퇴적 순서를 사용하여 균질한 물질을 형성하는 것이 가능하다. 각각의 가스 펄스는 공정 챔버(16)로부터 미반응 가스 또는 부산물을 제거하기 위한 각각의 퍼지 또는 배기 단계를 포함할 수 있다.
따라서, 일 예시적인 실시형태로서, 패터닝된 막(206)을 갖는 기판(200)은 일괄 처리 시스템(10)의 공정 챔버(16) 내에 배치되고 실리콘을 함유한 가스 펄스 및 산소 함유 가스의 가스 펄스에 순차적으로 노출되는데, 후자의 가스 펄스는 O2, H2O, H2O2, 오존, (예컨대, PEALD 시스템에서 사용하기 위한) 플라즈마 활성 산소, 또는 이들의 조합물, 및 선택적으로 아르곤(Ar)과 같은 불활성 가스를 포함할 수 있다.
실리콘은 패터닝된 막(206)과 박막(204)의 표면에서 반응하여 단층 두께보다 얇은 화학흡착된 층을 형성할 수 있다. 그리고 산소 함유 가스의 가스 펄스로부터의 산소는 화학흡착된 표층과 반응할 수 있다. 이 순차적인 가스 노출을 반복함으로써, 즉 두 가지 노출을 복수회 교대로 함으로써, 원하는 두께가 달성될 때까지 사이클마다 약 1 옹스트롬(10-10 미터) 정도의 층별 성장을 달성할 수 있다.
계속 도 2b를 참조하면서 또한 도 2c도 참조하면, 제1 막(208)의 퇴적에 이어서, 본 방법은 각각의 기판(200)에서 제1 막(208)의 일부를 에칭하는 단계를 포함하고, 여기서 제1 막(208)의 일부를 에칭하는 단계는 제1 막(208)의 수직 부분은 실질적으로 남겨 두면서 제1 막(208)의 적어도 하나의 수평 부분을 제거하는 단계를 포함한다. 더 구체적으로, 패터닝된 막(206)의 수평 표면(212) 상에서의 그리고 박막(204)의 수평 표면(214) 상에서의 제1 막(208)은 에칭에 의해 제거되지만 수직 표면(210) 상의 제1 막(208)은 남게 된다.
다시 도 1을 참조하면, 제1 막(208)의 일부를 에칭하는 것은 처리 공간(76, 78, 80, 82) 중 하나 이상에 제1 에칭 가스를 주입하고 제1 막(208)을 제1 에칭 가스에 노출시켜 제1 막(208)의 일부를 제거함으로써 수행될 수 있다. 일 실시형태에 따르면, 제1 에칭 가스는 플라즈마 활성 에칭 가스를 포함할 수 있다. 일 실시형태에 따르면, 에칭은 ALE를 포함할 수 있고, 여기서 상이한 에칭 가스들이 처리 공간(76, 78, 80, 82) 중 하나 이상에 주입된다. 일례에 있어서, SiO2막을 에칭할 경우, 에칭 가스(예컨대, BCl3)는 처리 공간(78)에 주입될 수 있고, N2 퍼지 가스는 처리 공간(80 및 76)에 주입될 수 있고, 플라즈마 활성 Ar 가스는 처리 공간(82)에 주입될 수 있다. 다른 예로, 에칭 가스는 처리 공간(78 및 82)에 주입될 수 있고, N2 퍼지 가스는 처리 공간(80 및 76)에 주입될 수 있다.
일 실시형태에 따르면, 도 2d에 도시하는 제2 막(216)이 패터닝된 막(206) 상에 그리고 제1 막(208) 상에 등각으로 형성된다. 제2 막(2126)은 제1 막(208)에 대해 설명한 바와 동일하거나 유사하게 퇴적될 수 있다. 일부 실시형태에 있어서, 제2 막(216)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 및 하이-k 재료로 이루어진 그룹에서 선택될 수 있다. 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택될 수 있다.
계속 도 2d를 참조하면서 또한 도 2e도 참조하면, 제2 막(216)의 퇴적에 이어서, 본 발명은 각각의 기판(200)에서 제2 막(216)의 일부를 에칭하는 단계를 포함하고, 여기서 제2 막(216)의 일부를 에칭하는 단계는 제2 막(216)의 수직 부분은 실질적으로 남겨 두면서 제2 막(216)의 적어도 하나의 수평 부분을 제거하는 단계를 포함한다. 더 구체적으로, 패터닝된 막(206)의 수평 표면(212) 상에서의 그리고 박막(204)의 수평 표면(214) 상에서의 제2 막(216)은 에칭에 의해 제거되지만 수직 표면(210) 상의 제1 막(216)은 남게 된다.
다시 도 1을 참조하면, 제2 막의 일부를 에칭하는 것은, 처리 공간(76, 78, 80, 82) 중 하나 이상에 제1 에칭 가스를 주입하고 제2 막(216)을 제1 에칭 가스에 노출시켜 제2 막(218)의 일부를 제거함으로써 수행될 수 있다. 일 실시형태에 따르면, 제1 에칭 가스는 플라즈마 활성 에칭 가스를 포함할 수 있다. 일 실시형태에 따르면, 에칭은 ALE를 포함할 수 있고, 여기서 상이한 에칭 가스들이 처리 공간(76, 78, 80, 82) 중 하나 이상에 주입된다.
이제 도 2f를 참조하면, 본 방법은 패터닝된 막(206) 상에 원하는 수의 제1 막(208)과 제2 막(216)이 형성될 때까지 1회 이상 반복될 수 있다.
이제 도 2g를 참조하면, 제1 막(208)과 제2 막(216)으로 덮이지 않은 패터닝된 막(206)의 부분은 에칭 공정에 의해 제거될 수 있다. 예를 들어, 에칭 공정은 당업자에게 공지되어 있는 습식 또는 건식 에칭의 임의의 조합을 포함할 수 있다. 건식 에칭 공정은 건식 플라즈마 에칭 공정 또는 건식 비플라즈마 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 플루오로카본 화학물질 또는 할로겐 함유 화학물질이 잔여 패터닝된 막(206)을 에칭하는데 사용될 수도 있다. 또, 예를 들어, CxFy계 공정 화학물질, 또는 CxFyHz계 공정 화학물질, 또는 둘 다가 사용될 수도 있다. 또한, 예를 들어, CH2F2 및 CHF3이 잔여 패터닝된 막(206)을 에칭하는데 사용될 수도 있다. 더욱이, SF6계 화학물질이 잔여 패터닝된 막(206)을 에칭하는데 사용될 수 있다. 추가적으로, 에칭할 재료에 따라 염소계 화학물질이 사용될 수도 있다.
패터닝된 막(206)이 제거되면, 제1 막(208) 또는 제2 막(216)의 수직 부분이 제거될 수 있다. 예를 들어, 도 2h에 도시하는 바와 같이, 제1 막(208)은 제거되지만 제2 막(216)은 남아 있다. 그렇기에, 제2 막(216)은 제1 막(208)(예컨대, SiO2)이 에칭되는 동안에 에칭에 저항하는 재료(예컨대, SiN)를 포함할 수 있다. 제1 막(208)의 제거는 여기에 기술하는 다양한 에칭 방법 또는 당업계에 공지되어 있는 다른 제거 방법에 따라 진행될 수 있다.
도 2h에 도시하는 패턴 구조의 형성이 완료되면, 즉 제2 막(216)의 수직 부분만 남는다면, 기판(200)은 원하는 대로 추가 처리될 수 있다. 본 발명의 일 예시적인 실시형태에서 그리고 도 2i에 도시하는 바와 같이, 제2 막(216)의 수직 부분은 하부층의 적어도 일부에 이미지 패턴을 전사하기 위한 마스크로서 이용될 수 있다. 특히, 박막(204)과 필요하다면 베이스막(202)이 에칭될 수 있다. 추가 또는 대안의 공정이 이어질 수 있다.
하나 이상의 실시형태의 설명으로 본 발명을 예시하였고, 그 실시형태를 상당히 상세하게 설명하였지만, 첨부하는 청구범위의 범위를 그러한 세부 사항에 국한시키거나 어떤 식으로도 제한하는 것은 아니다. 부가적인 장점 및 수정이 당업자에게 명백할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 특정 세부 사항, 대표적인 장치와 방법 그리고 도시하고 설명한 예시적인 예들로 제한되지 않는다. 따라서, 일반적인 발명의 사상의 범주를 벗어나지 않는 범위 내에서 그러한 세부 사항으로부터 벗어날 수도 있다.
일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치가 다양한 실시형태로 개시되었다. 본 발명의 실시형태들에 대한 전술한 설명은 예시 및 설명의 목적을 위해 제시되었다. 본 발명을, 개시하는 정확한 형태로 제한하거나 포괄하고자 하는 것은 아니다. 본 설명 및 이어지는 청구범위는, 설명의 목적으로만 사용되며 제한적으로 해석되어서는 안 되는 용어를 포함한다. 당업자라면 이상의 교시에 비추어 많은 수정 및 변형이 가능함을 알 수 있다. 당업자는 도면에 도시하는 다양한 구성요소에 대한 다양한 등가의 조합 및 대체를 인식할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해서가 아니라 오히려 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 일괄 처리 시스템(batch processing system)에서의 기판 처리 방법에 있어서,
    a) 공정 챔버(process chamber) 내의 복수의 기판 기지부 상에 기판을 배열하는 단계로서, 상기 공정 챔버는 상기 공정 챔버 내의 회전축 주위에 규정되는 처리 공간(processing space)들을 포함하는 것인 상기 기판 배열 단계와,
    b) 상기 회전축을 중심으로 상기 복수의 기판 지지부를 회전시키는 단계와,
    c) 원자층 퇴적에 의해 각각의 상기 기판 상의 패터닝된 막 상에 제1 막을 퇴적하는 단계와,
    d) 각각의 상기 기판에서 상기 제1 막의 일부를 에칭하는 단계로서, 상기 제1 막의 일부를 에칭하는 단계는 상기 제1 막의 수직 부분은 실질적으로 남겨 두면서 상기 제1 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는, 상기 제1 막의 일부를 에칭하는 단계와,
    e) 원자층 퇴적에 의해 각각의 상기 기판 상의 제1 막 상에 제2 막을 퇴적하는 단계로서, 상기 제2 막은 상기 제1 막과는 상이한 재료를 함유하는 것인 상기 제2 막 퇴적 단계와,
    f) 각각의 상기 기판에서 상기 제2 막의 일부를 에칭하는 단계로서, 상기 제2 막의 일부를 에칭하는 단계는 상기 제2 막의 수직 부분은 실질적으로 남겨 두면서 상기 제2 막의 적어도 하나의 수평 부분을 제거하는 단계를 포함하는, 상기 제2 막의 일부를 에칭하는 단계
    를 포함하는 일괄 처리 시스템에서의 기판 처리 방법.
  2. 제1항에 있어서,
    단계 c)와 d), e)와 f), 또는 c), d), e) 및 f)를 적어도 1회 반복하는 단계를 더 포함하는 일괄 처리 시스템에서의 기판 처리 방법.
  3. 제1항에 있어서, 상기 제1 막은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 다른 금속 또는 비금속 산화물, 질화물, 또는 규화물, 및 하이-k 재료로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  4. 제1항에 있어서, 상기 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  5. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 단계는,
    상기 처리 공간들 중 하나 이상의 처리 공간에 제1 에칭 가스를 주입하는 단계와,
    상기 제1 막을 상기 제1 에칭 가스에 노출시켜 상기 제1 막의 일부를 제거하는 단계를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  6. 제5항에 있어서, 상기 제1 에칭 가스는 플라즈마 활성 에칭 가스(plasma-exicted etching gas)를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  7. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 단계는,
    원자층 에칭을 포함하고, 상이한 에칭 가스들이 상기 처리 공간들 중 하나 이상의 처리 공간에 주입되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  8. 제1항에 있어서, 상기 제1 막 퇴적 단계는,
    상기 회전축을 중심으로 제1 협각에 의해 규정되는 제1 처리 공간에 제1 퇴적 전구체를 주입하는 단계와,
    각각의 완전 회전 동안 상기 제1 처리 공간에서 각각의 상기 기판의 상단면(top surface)을 상기 제1 퇴적 전구체에 노출시켜서 상기 제1 퇴적 전구체의 분자들을 결합하는 단계와,
    각각의 완전 회전 동안 상기 회전축을 중심으로 제2 협각에 의해 규정되는 제2 처리 공간 내에서 각각의 상기 기판을 불활성 분위기에 노출시키는 단계와,
    상기 회전축을 중심으로 제3 협각에 의해 규정되고 상기 제2 처리 공간에 의해 상기 제1 처리 공간과 분리되는 제3 처리 공간에 제2 퇴적 전구체를 주입하는 단계와,
    각각의 완전 회전 동안 각각의 상기 기판의 상단면을 상기 제2 퇴적 전구체에 노출시키는 단계와,
    상기 회전축을 중심으로 제4 협각에 의해 규정되며 상기 제3 처리 공간에 의해 상기 제2 처리 공간과 분리되는 제4 처리 공간 내에서 각각의 상기 기판을 불활성 분위기에 노출시키는 단계와,
    상기 제1, 제2, 제3 및 제4 처리 공간을 통과하여 상기 기판을 반복 회전시킴으로써 각각의 상기 기판의 상단면을 상기 제1 및 제2 퇴적 전구체에 재노출시켜 각각의 상기 기판 상에 상기 제1 막을 점증적으로 퇴적하는 단계를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  9. 제8항에 있어서, 상기 제1 퇴적 전구체는 실리콘 전구체, 게르마늄 전구체, 금속 함유 전구체, 및 이들의 조합물로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  10. 제8항에 있어서, 상기 제2 퇴적 전구체는 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 둘 다를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  11. 제8항에 있어서, 상기 제2 퇴적 전구체는, 상기 원자층 퇴적을 계속하기 위해 상기 제1 퇴적 전구체의 표면 리간드(ligand)를 제거하거나 대체할 수 있는 규화물 소스 또는 반응물을 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  12. 제1항에 있어서, 상기 제2 막은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 다른 금속 또는 비금속 산화물, 질화물, 또는 규화물, 및 하이-k 재료로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  13. 제12항에 있어서, 상기 하이-k 재료는 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 및 이들의 조합물로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  14. 제1항에 있어서, 상기 제2 막의 일부를 에칭하는 단계는,
    상기 처리 공간들 중 하나 이상의 처리 공간에 제2 에칭 가스를 주입하는 단계와,
    상기 제2 막을 상기 제2 에칭 가스에 노출시켜 상기 제2 막의 일부를 제거하는 단계를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  15. 제14항에 있어서, 상기 제2 에칭 가스는 플라즈마 활성 에칭 가스를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  16. 제1항에 있어서, 상기 제2 막의 일부를 에칭하는 단계는,
    원자층 에칭을 포함하고, 상이한 에칭 가스들이 상기 처리 공간들 중 하나 이상의 처리 공간에 주입되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  17. 제1항에 있어서, 상기 제2 막 퇴적 단계는,
    상기 회전축을 중심으로 제1 협각에 의해 규정되는 제1 처리 공간에 제3 퇴적 전구체를 주입하는 단계와,
    각각의 완전 회전 동안 상기 제1 처리 공간에서 각각의 상기 기판의 상단면을 제3 퇴적 전구체에 노출시켜서 상기 제3 퇴적 전구체의 분자들을 결합하는 단계와,
    각각의 완전 회전 동안 상기 회전축을 중심으로 제2 협각에 의해 규정되는 제2 처리 공간 내에서 각각의 상기 기판을 불활성 분위기에 노출시키는 단계와,
    상기 회전축을 중심으로 제3 협각에 의해 규정되고 상기 제2 처리 공간에 의해 상기 제1 처리 공간과 분리되는 제3 처리 공간에 제4 퇴적 전구체를 주입하는 단계와,
    각각의 완전 회전 동안 각각의 상기 기판의 상단면을 상기 제4 퇴적 전구체에 노출시키는 단계와,
    상기 회전축을 중심으로 제4 협각에 의해 규정되며 상기 제3 처리 공간에 의해 상기 제2 처리 공간과 분리되는 제4 처리 공간 내에서 각각의 상기 기판을 불활성 분위기에 노출시키는 단계와,
    상기 제1, 제2, 제3 및 제4 처리 공간을 통과하여 상기 기판을 반복 회전시킴으로써 각각의 상기 기판의 상단면을 상기 제3 및 제4 퇴적 전구체에 재노출시켜 각각의 상기 기판 상에 상기 제2 막을 점증적으로 퇴적하는 단계를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  18. 제17항에 있어서, 상기 제3 퇴적 전구체는 실리콘 전구체, 게르마늄 전구체, 금속 함유 전구체, 및 이들의 조합물로 이루어진 그룹에서 선택되는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  19. 제17항에 있어서, 상기 제4 퇴적 전구체는 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 둘 다를 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
  20. 제17항에 있어서, 상기 제4 퇴적 전구체는, 상기 원자층 퇴적을 계속하기 위해 상기 제1 퇴적 전구체의 표면 리간드를 제거하거나 대체할 수 있는 규화물 소스 또는 반응물을 포함하는 것인 일괄 처리 시스템에서의 기판 처리 방법.
KR1020187026165A 2016-02-12 2017-02-09 일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치 KR102469407B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662294977P 2016-02-12 2016-02-12
US62/294,977 2016-02-12
PCT/US2017/017216 WO2017139483A1 (en) 2016-02-12 2017-02-09 Method and apparatus for multi-film deposition and etching in a batch processing system

Publications (2)

Publication Number Publication Date
KR20180104765A true KR20180104765A (ko) 2018-09-21
KR102469407B1 KR102469407B1 (ko) 2022-11-21

Family

ID=59559748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187026165A KR102469407B1 (ko) 2016-02-12 2017-02-09 일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치

Country Status (4)

Country Link
US (1) US9831099B2 (ko)
KR (1) KR102469407B1 (ko)
TW (1) TWI658492B (ko)
WO (1) WO2017139483A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102329646B1 (ko) 2021-05-10 2021-11-19 심경식 다수 샤워헤드의 전력 및 가스 공급구조를 구비한 기판처리장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607875B2 (en) * 2013-11-11 2020-03-31 Eryn Smith Automated electrostatic bonding/de-bonding apparatus
JP6584355B2 (ja) * 2016-03-29 2019-10-02 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
US10325777B2 (en) * 2017-08-30 2019-06-18 International Business Machines Corporation Utilizing multiple layers to increase spatial frequency
US20200017969A1 (en) * 2018-07-10 2020-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device, Method, and Tool of Manufacture
JP6921799B2 (ja) * 2018-11-30 2021-08-18 東京エレクトロン株式会社 基板処理方法および基板処理システム
TW202117068A (zh) * 2019-09-19 2021-05-01 美商應用材料股份有限公司 用於在ald程序中控制脈衝形狀的方法
CN113808938A (zh) * 2020-06-11 2021-12-17 中国科学院微电子研究所 一种多重图形化的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090186485A1 (en) * 2008-01-23 2009-07-23 Lam Chung H Sub-lithographic printing method
KR20100020920A (ko) * 2008-08-13 2010-02-23 시너스 테크놀리지, 인코포레이티드 기상 증착 반응기 및 이를 이용한 박막 형성 방법
JP2012049394A (ja) * 2010-08-27 2012-03-08 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体
KR20120039492A (ko) * 2010-10-15 2012-04-25 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법
JP2012255203A (ja) * 2011-05-18 2012-12-27 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2013069909A (ja) * 2011-09-22 2013-04-18 Tokyo Electron Ltd 成膜装置及び基板処理装置
JP2014195043A (ja) * 2013-02-27 2014-10-09 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法並びにガス給排方法
KR20150121150A (ko) * 2013-03-22 2015-10-28 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972055B2 (en) 2003-03-28 2005-12-06 Finens Corporation Continuous flow deposition system
EP1824960A2 (en) 2004-11-22 2007-08-29 Applied Materials, Inc. Substrate processing apparatus using a batch processing chamber
US8043432B2 (en) 2007-02-12 2011-10-25 Tokyo Electron Limited Atomic layer deposition systems and methods
US8465591B2 (en) 2008-06-27 2013-06-18 Tokyo Electron Limited Film deposition apparatus
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US8809169B2 (en) 2011-09-30 2014-08-19 Tokyo Electron Limited Multi-layer pattern for alternate ALD processes
US20130196078A1 (en) * 2012-01-31 2013-08-01 Joseph Yudovsky Multi-Chamber Substrate Processing System
WO2014088918A1 (en) * 2012-12-03 2014-06-12 Applied Materials, Inc Semiconductor device processing tools and methods for patterning substrates
CN107180738B (zh) * 2013-03-15 2019-08-27 应用材料公司 用于旋转压板式ald腔室的等离子体源
KR20140140462A (ko) 2013-05-29 2014-12-09 (주)브이앤아이솔루션 원자층 증착 장치
WO2015103358A1 (en) 2014-01-05 2015-07-09 Applied Materials, Inc. Film deposition using spatial atomic layer deposition or pulsed chemical vapor deposition
WO2015106261A1 (en) * 2014-01-13 2015-07-16 Applied Materials, Inc. Self-aligned double patterning with spatial atomic layer deposition
US9443731B1 (en) * 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090186485A1 (en) * 2008-01-23 2009-07-23 Lam Chung H Sub-lithographic printing method
KR20100020920A (ko) * 2008-08-13 2010-02-23 시너스 테크놀리지, 인코포레이티드 기상 증착 반응기 및 이를 이용한 박막 형성 방법
JP2012049394A (ja) * 2010-08-27 2012-03-08 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体
KR20120039492A (ko) * 2010-10-15 2012-04-25 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법
JP2012255203A (ja) * 2011-05-18 2012-12-27 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2013069909A (ja) * 2011-09-22 2013-04-18 Tokyo Electron Ltd 成膜装置及び基板処理装置
JP2014195043A (ja) * 2013-02-27 2014-10-09 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法並びにガス給排方法
KR20150121150A (ko) * 2013-03-22 2015-10-28 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102329646B1 (ko) 2021-05-10 2021-11-19 심경식 다수 샤워헤드의 전력 및 가스 공급구조를 구비한 기판처리장치

Also Published As

Publication number Publication date
TWI658492B (zh) 2019-05-01
US20170236719A1 (en) 2017-08-17
TW201740431A (zh) 2017-11-16
US9831099B2 (en) 2017-11-28
WO2017139483A1 (en) 2017-08-17
KR102469407B1 (ko) 2022-11-21

Similar Documents

Publication Publication Date Title
KR102469407B1 (ko) 일괄 처리 시스템에서의 다중막 퇴적 및 에칭을 위한 방법 및 장치
US20210343579A1 (en) Method to create air gaps
US10515816B2 (en) Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US20210265173A1 (en) Tin oxide mandrels in patterning
US10784086B2 (en) Cobalt etch back
JP7267926B2 (ja) 半導体デバイス製造における酸化スズ膜
US10319582B2 (en) Methods and apparatus for depositing silicon oxide on metal layers
KR20210072826A (ko) 에칭 챔버의 방향성 증착
KR20170044014A (ko) 로우-k 알루미늄 함유 에칭 정지막들의 형성을 위한 방법들
KR20190050854A (ko) 상호접속 구조체들을 위한 합성 유전체 계면 층들

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant