KR20180102764A - Semiconductor device and semiconductor device package - Google Patents

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KR20180102764A
KR20180102764A KR1020170029305A KR20170029305A KR20180102764A KR 20180102764 A KR20180102764 A KR 20180102764A KR 1020170029305 A KR1020170029305 A KR 1020170029305A KR 20170029305 A KR20170029305 A KR 20170029305A KR 20180102764 A KR20180102764 A KR 20180102764A
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Abstract

According to an embodiment of the present invention, a semiconductor device comprises: a light emitting structure; a first electrode which is electrically connected to a first conductive semiconductor layer of the light emitting structure; a second electrode which is electrically connected to a second conductive semiconductor layer of the light emitting structure; a first bonding pad which is electrically connected to the first electrode; a second bonding pad which is electrically connected to the second electrode; and a third reflective layer which is arranged between the first bonding pad and the second bonding pad. When the semiconductor device is viewed in an upper direction, a sum of an area of the first bonding pad and an area of the second bonding pad is equal to or less than 60% of the total area of the upper surface of the semiconductor device on which the first bonding pad and the second bonding pad are arranged. An area of the third reflective layer is 10-25% of the total area of the upper surface of the semiconductor device. Light generated in the light emitting structure is not emitted through a first area provided between the first bonding pad and the second bonding pad. The light generated in the light emitting structure may be emitted in a second area which is provided between the first bonding pad and the second bonding pad adjacent to a side surface arranged in a long-axis direction of the semiconductor device, and a third area which is provided between the first bonding pad and the second bonding pad adjacent to a side surface arranged in a short-axis direction of the semiconductor device. The present invention is able to enhance light extraction efficiency and electrical characteristics.

Description

반도체 소자 및 반도체 소자 패키지 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}[0001] DESCRIPTION [0002] SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE [

실시 예는 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor element and a method of manufacturing a semiconductor element, and a semiconductor element package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.

특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, a light emitting device such as a light emitting diode or a laser diode using a Group III-V or Group II-VI compound semiconductor material can be used for a variety of applications such as red, Blue and ultraviolet rays can be realized. In addition, a light emitting device such as a light emitting diode or a laser diode using a Group III-V or Group-VI-VI compound semiconductor material can realize a white light source having high efficiency by using a fluorescent material or combining colors. Such a light emitting device has advantages of low power consumption, semi-permanent lifetime, fast response speed, safety, and environment friendliness compared with conventional light sources such as fluorescent lamps and incandescent lamps.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a Group III-V or Group-VI-VI compound semiconducting material, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. Further, such a light receiving element has advantages of fast response speed, safety, environmental friendliness and easy control of element materials, and can be easily used for power control or microwave circuit or communication module.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diode (LED) lighting devices, automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.

발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.The light emitting device can be provided as a pn junction diode having a characteristic in which electric energy is converted into light energy by using a group III-V element or a group II-VI element in the periodic table, Various wavelengths can be realized by adjusting the composition ratio.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, a blue light emitting element, a green light emitting element, an ultraviolet (UV) light emitting element, and a red (RED) light emitting element using a nitride semiconductor are commercially available and widely used.

예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.For example, in the case of an ultraviolet light emitting device, it is a light emitting diode that generates light distributed in a wavelength range of 200 nm to 400 nm. It is used for sterilizing and purifying in the wavelength band, short wavelength, Can be used.

자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다. Ultraviolet rays can be divided into UV-A (315nm ~ 400nm), UV-B (280nm ~ 315nm) and UV-C (200nm ~ 280nm) in the long wavelength order. UV-A (315nm ~ 400nm) is applied in various fields such as UV curing for industrial use, curing of printing ink, exposure machine, discrimination of counterfeit, photocatalytic disinfection and special illumination (aquarium / ) Area is used for medical use, and UV-C (200nm ~ 280nm) area is applied to air purification, water purification, sterilization products and the like.

한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다. On the other hand, a semiconductor device capable of providing a high output has been requested, and a semiconductor device capable of increasing a power by applying a high power source has been studied.

또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.In addition, studies are being made on a method for improving the light extraction efficiency of a semiconductor device and improving the light intensity at a package end in a semiconductor device package. In addition, studies have been made on a method for improving the bonding strength between a package electrode and a semiconductor device in a semiconductor device package.

실시 예는 광 추출 효율을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.The embodiments can provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package capable of improving light extraction efficiency.

실시 예는 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.Embodiments can provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package that can prevent the package body from being deteriorated by light emitted from the semiconductor device.

실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.The embodiment can provide a semiconductor element, a semiconductor element manufacturing method, and a semiconductor element package capable of improving bonding strength between a package electrode and a semiconductor element.

실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.The embodiment can provide a semiconductor element, a semiconductor element manufacturing method, and a semiconductor element package which can prevent the current concentration phenomenon from occurring and improve the reliability.

실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 제3 반사층; 을 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.A semiconductor device according to an embodiment includes: a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode disposed on the first conductive type semiconductor layer and electrically connected to the first conductive type semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed over the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, the second bonding pad being disposed apart from the first bonding pad and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A third reflective layer disposed between the first bonding pad and the second bonding pad; Wherein a sum of an area of the first bonding pad and an area of the second bonding pad is larger than a sum of an area of the first bonding pad and an area of the second bonding pad, Is equal to or smaller than 60% of the total area of the upper surface, the area of the third reflective layer is not less than 10% and not more than 25% of the total area of the upper surface of the semiconductor element, The light generated in the light emitting structure is not transmitted through the first region provided between the pads but is not emitted between the first bonding pad or the second bonding pad, In a second region provided, a third region provided between the side surface disposed in the minor axis direction of the semiconductor element and the neighboring first bonding pad or the second bonding pad, Is the light is transmitted can be released.

실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device have.

실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.According to the embodiment, the first bonding pad or the second bonding pad is provided along the major axis direction of the semiconductor element at a length of x, is provided along the minor axis direction of the semiconductor element at a length of y, The ratio of y may be provided from 1: 1.5 to 1: 2.

실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.According to an embodiment, the distance between the first bonding pad and the second bonding pad may be equal to or greater than 125 micrometers and equal to or less than 300 micrometers.

실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향에 배치된 이웃하는 측면으로부터 b의 길이만큼 떨어져서 배치되고, 상기 반도체 소자의 단축 방향에 배치된 이웃하는 측면으로부터 a의 길이만큼 떨어져서 배치되고, 상기 a는 100 마이크로 미터에 비해 같거나 크고, 상기 b는 40 마이크로 미터에 비해 같거나 크게 제공될 수 있다.According to the embodiment, the first bonding pad or the second bonding pad is disposed at a distance of b from the adjacent side surface disposed in the major axis direction of the semiconductor element, and the adjacent side surface , A is equal to or greater than 100 micrometers, and b is equal to or greater than 40 micrometers.

실시 예에 의하면, 상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment of the present invention, the light generated in the light emitting structure may be transmitted through an area of 20% or more of the upper surface of the semiconductor device on which the first bonding pad, the second bonding pad, and the third reflective layer are disposed .

실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.According to an embodiment of the present invention, light generated in the light emitting structure can be transmitted through four side surfaces of an upper surface, a lower surface, and the like of the semiconductor device.

실시 예에 의하면, 상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고, 상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층일 수 있다.According to an embodiment of the present invention, the first reflective layer is an insulating reflective layer provided with a first opening for electrically connecting the first conductive type semiconductor layer and the first bonding pad, and the second reflective layer includes a second conductive type semiconductor layer, And an insulating reflective layer provided with a second opening for electrically connecting the second bonding pad.

실시 예에 의하면, 상기 제3 반사층은 상기 제1 반사층 및 상기 제2 반사층에 연결된 절연성 반사층일 수 있다.According to an embodiment, the third reflective layer may be an insulating reflective layer connected to the first reflective layer and the second reflective layer.

실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 제3 반사층; 을 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있고, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.A semiconductor device package according to an embodiment includes: a package body including a first package electrode and a second package electrode; And a semiconductor element disposed in the package body, wherein the semiconductor element includes a first conductive type semiconductor layer, a second conductive type semiconductor layer, and a second conductive type semiconductor layer disposed between the first conductive type semiconductor layer and the second conductive type semiconductor layer A light emitting structure including an active layer; A first electrode disposed on the first conductive type semiconductor layer and electrically connected to the first conductive type semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed over the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, the second bonding pad being disposed apart from the first bonding pad and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A third reflective layer disposed between the first bonding pad and the second bonding pad; Wherein a sum of an area of the first bonding pad and an area of the second bonding pad is larger than a sum of an area of the first bonding pad and an area of the second bonding pad, Is equal to or smaller than 60% of the total area of the upper surface, the area of the third reflective layer is not less than 10% and not more than 25% of the total area of the upper surface of the semiconductor element, The light generated in the light emitting structure is not transmitted through the first region provided between the pads but is not emitted between the first bonding pad or the second bonding pad, In a second region provided, a third region provided between the side surface disposed in the minor axis direction of the semiconductor element and the neighboring first bonding pad or the second bonding pad, Wherein the first bonding pad of the semiconductor device is electrically connected to the first package electrode and the second bonding pad of the semiconductor device is electrically connected to the second package electrode .

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 광 추출 효율 및 전기적 특성을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiments, light extraction efficiency and electrical characteristics can be improved.

실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.According to the embodiments, there is an advantage that the package body can be prevented from being deteriorated by the light emitted from the semiconductor device according to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiments, the bonding strength between the package electrode and the semiconductor device can be improved.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiments, it is possible to prevent the current concentration phenomenon from occurring and improve the reliability.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, the bonding process is easily performed by arranging the electrode, the reflective layer, and the bonding pad so as to be suitable for the flip chip bonding method, and the transmittance and the reflectance of the emitted light are increased There is an advantage that the light extraction efficiency can be improved.

도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 12는 도 11에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 보호층이 형성된 단계를 설명하는 도면이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제2 보호층이 형성된 단계를 설명하는 도면이다.
도 19a 및 도 19b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 20a 및 도 20b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 22는 도 21에 도시된 반도체 소자의 C-C 라인에 따른 단면도이다.
도 23은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 24a 및 도 24b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 25a 및 도 25b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 26a 및 도 26b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 27a 및 도 27b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 28a 및 도 28b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 29a 및 도 29b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 30은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 31은 도 30에 도시된 반도체 소자의 D-D 라인에 따른 단면도이다.
도 32는 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다.
도 33은 종래 반도체 소자 패키지에서 발생될 수 있는 문제점을 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 조명장치를 나타낸 도면이다.1 is a plan view of a semiconductor device according to an embodiment of the present invention.
2 is another cross-sectional view taken along the line AA of the semiconductor device shown in Fig.
3 is a view showing an example of arrangement of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present invention.
4 is a view showing an example of the arrangement of first bonding pads and second bonding pads applied to a semiconductor device according to an embodiment of the present invention.
FIGS. 5A and 5B are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 6A and 6B are diagrams illustrating a step in which an ohmic contact layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 7A and 7B illustrate a step of forming a first electrode and a second electrode according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 8A and 8B are diagrams illustrating a step of forming a protective layer by a method for fabricating a semiconductor device according to an embodiment of the present invention.
FIGS. 9A and 9B are diagrams illustrating a step of forming a reflective layer according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 10A and 10B illustrate a step of forming a first bonding pad and a second bonding pad by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
11 is a plan view showing another example of the semiconductor device according to the embodiment of the present invention.
12 is a cross-sectional view of the semiconductor device shown in FIG. 11 taken along line BB.
13 is a view showing an example of the arrangement of the first electrode and the second electrode applied to another example of the semiconductor device according to the embodiment of the present invention.
FIGS. 14A and 14B are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIG.
FIGS. 15A and 15B are views for explaining a step of forming an ohmic contact layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
16A and 16B are views for explaining a step of forming a first protective layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 17A and 17B are views for explaining a step in which a first electrode and a second electrode are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 18A and 18B are diagrams illustrating a step of forming a second protective layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 19A and 19B are diagrams illustrating a step of forming a reflective layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 20A and 20B are views for explaining steps of forming a first bonding pad and a second bonding pad according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
21 is a plan view showing still another example of the semiconductor device according to the embodiment of the present invention.
22 is a cross-sectional view of the semiconductor device shown in Fig. 21 along the CC line.
23 is a view showing an example of the arrangement of the first electrode and the second electrode applied to another example of the semiconductor device according to the embodiment of the present invention.
24A and 24B are views for explaining a step in which a semiconductor layer and a current diffusion layer are formed by a method for manufacturing a semiconductor device according to an embodiment of the present invention.
25A and 25B are views for explaining the step of forming the ohmic contact layer by the method of manufacturing a semiconductor device according to the embodiment of the present invention.
FIGS. 26A and 26B are views illustrating a step of forming a reflective layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 27A and 27B are views for explaining a step of forming a first electrode and a second electrode according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 28A and 28B are diagrams illustrating a step of forming a protective layer by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 29A and 29B are views for explaining a step of forming a first bonding pad and a second bonding pad by the method of manufacturing a semiconductor device according to the embodiment of the present invention.
30 is a plan view showing still another example of the semiconductor device according to the embodiment of the present invention.
31 is a cross-sectional view along the DD line of the semiconductor device shown in Fig.
32 is a view illustrating a semiconductor device package according to an embodiment of the present invention.
33 is a view for explaining a problem that may occur in a conventional semiconductor device package.
FIG. 34 is a diagram illustrating a lighting apparatus according to an embodiment of the present invention.

이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.Hereinafter, embodiments will be described with reference to the accompanying drawings. In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under" the substrate, each layer Quot; on "and" under "are intended to include both" directly "or" indirectly " do. In addition, the criteria for the top, bottom, or bottom of each layer will be described with reference to drawings, but the embodiment is not limited thereto.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 대해 상세히 설명하도록 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다. First, a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG.

한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.1, a first electrode (not shown) disposed under the first bonding pad 171 and the second bonding pad 172 but electrically connected to the first bonding pad 171 141 and the second electrode 142 electrically connected to the second bonding pad 172 can be seen.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.A semiconductor device 100 according to an embodiment may include a light emitting structure 110 disposed on a substrate 105, as shown in FIGS. 1 and 2.

상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.The substrate 105 may be selected from the group consisting of a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP and Ge. For example, the substrate 105 may be provided as a patterned sapphire substrate (PSS) having a concavo-convex pattern formed on its upper surface.

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113. The active layer 112 may be disposed between the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113. For example, the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.

실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. The first conductivity type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity type semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer for convenience of description .

또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 발광구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.In the above description, the case where the first conductive type semiconductor layer 111 is disposed in contact with the substrate 105 has been described. However, a buffer layer may be further disposed between the first conductive type semiconductor layer 111 and the substrate 105. For example, the buffer layer can reduce the difference in lattice constant between the substrate 105 and the light emitting structure 110 and improve the crystallinity.

상기 발광구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.The light emitting structure 110 may be provided as a compound semiconductor. The light emitting structure 110 may be formed of, for example, a Group 2-VI-VI or Group III-V compound semiconductor. For example, the light emitting structure 110 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As) .

상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.The first conductive semiconductor layer 111 may be formed of, for example, a Group 2-VI compound semiconductor or a Group 3B-5 compound semiconductor. For example, the first conductive semiconductor layer 111 may be a semiconductor having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + Material or a semiconductor material having a composition formula of (Al x Ga 1 -x ) y In 1 -y P (0? X ? 1, 0? Y? 1). For example, the first conductive semiconductor layer 111 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, And an n-type dopant selected from the group including Si, Ge, Sn, Se, Te and the like can be doped.

상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.The active layer 112 may be formed of, for example, a Group 2-VI compound semiconductor or a Group 3B-5 compound semiconductor. For example, the active layer 112 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + Al x Ga 1 -x ) y In 1 -y P (0? X? 1, 0 ? Y? 1). For example, the active layer 112 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, For example, the active layer 112 may be provided in a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.

상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.The second conductivity type semiconductor layer 113 may be formed of, for example, a Group 2-VI compound semiconductor or a Group 3-V compound semiconductor. For example, the second conductivity type semiconductor layer 113 may be a semiconductor having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + Material or a semiconductor material having a composition formula of (Al x Ga 1 -x ) y In 1 -y P (0? X ? 1, 0? Y? 1). For example, the second conductive semiconductor layer 113 may be selected from the group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, And a p-type dopant selected from the group including Mg, Zn, Ca, Sr, Ba, etc. may be doped.

실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The semiconductor device 100 according to the embodiment may include the current diffusion layer 120 and the ohmic contact layer 130 as shown in FIG. The current diffusion layer 120 and the ohmic contact layer 130 can improve current diffusion to increase light output. The arrangement position and shape of the current diffusion layer 120 and the ohmic contact layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.

예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)의 수평 폭은 위에 배치된 제2 전극(142)의 수평 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(120)은 상기 제2 전극(142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.For example, the current diffusion layer 120 may be provided as an oxide or a nitride. The horizontal width of the current diffusion layer 120 may be greater than the horizontal width of the second electrode 142 disposed above. Accordingly, the current diffusion layer 120 can improve the luminous flux by preventing the current concentration below the second electrode 142 and improving the electrical reliability.

또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.In addition, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material. For example, the ohmic contact layer 130 may include at least one of ITO (indium tin oxide), IZO (indium zinc oxide), IZON (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO zinc oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / / Au / ITO, Pt, Ni, Au, Rh, and Pd.

실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 3에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142, as shown in FIGS.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다. The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.The first electrode 141 and the second electrode 142 may have a single-layer structure or a multi-layer structure. For example, the first electrode 141 and the second electrode 142 may be ohmic electrodes. For example, the first electrode 141 and the second electrode 142 may be formed of one selected from the group consisting of ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, , At least one of Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au and Hf or an alloy of two or more of them.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다. The semiconductor device 100 according to the embodiment may include a protective layer 150, as shown in FIGS.

상기 보호층(150)은 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다. The passivation layer 150 may be disposed on the second electrode 142. The passivation layer 150 may include a first opening h1 that exposes a portion of the P region of the second electrode 142.

또한, 상기 보호층(150)은 상기 제1 전극(141) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다. In addition, the passivation layer 150 may be disposed on the first electrode 141. The passivation layer 150 may include a second opening h2 exposing a portion of the first electrode 141 on the N region.

예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.For example, the protective layer 150 may be provided as an insulating material. For example, the passivation layer 150 may include SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 And at least one material selected from the group consisting of:

또한, 실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 보호층(150) 위에 배치될 수 있다. In addition, the semiconductor device 100 according to the embodiment may include a reflection layer 160, as shown in FIGS. 1 and 2. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The reflective layer 160 may be disposed on the passivation layer 150.

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제2 전극(142)의 일부 영역 위에 배치될 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142. The first reflective layer 161 may be disposed on a portion of the first electrode 141. The first reflective layer 161 may be disposed on a portion of the second electrode 142.

상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 보호층(150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다. The first reflective layer 161 may include a fourth opening h4 exposing an upper surface of the first electrode 141. [ The first reflective layer 161 may include a fourth opening h4 provided corresponding to an area where the second opening h2 of the protection layer 150 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 전극(141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 일부 영역 위에 배치될 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142. The second reflective layer 162 may be disposed on a portion of the first electrode 141. The second reflective layer 162 may be disposed on a portion of the second electrode 142.

상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 보호층(150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 전극(141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제2 전극(142)의 일부 영역 위에 배치될 수 있다.The second reflective layer 162 may be spaced apart from the first reflective layer 161. The second reflective layer 162 may include a third opening h3 exposing an upper surface of the second electrode 142. [ The second reflective layer 162 may include a third opening h3 provided corresponding to an area where the first opening h1 of the passivation layer 150 is formed. May be disposed on the first electrode 141 and the second electrode 142. The third reflective layer 163 may be disposed on a portion of the first electrode 141. The third reflective layer 163 may be disposed on a portion of the second electrode 142.

상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 금속 물질을 포함할 수도 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a DBR (Distributed Bragg Reflector) layer or an ODR (Omni Directional Reflector) layer. In addition, the reflective layer 160 may include a metal material.

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다. According to the embodiment, the first reflective layer 161 may be disposed to expose the upper surface of the first electrode 141 on a side surface and a part of the upper surface of the first electrode 141. The second reflective layer 162 may be disposed to expose the upper surface of the second electrode 142 on a side surface and a part of the upper surface of the second electrode 142.

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.The first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to form the first bonding pad 161 and the second bonding pad 162 can minimize the occurrence of light absorption and improve the luminous intensity Po.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(163)도 예로서 DBR 구조를 이룰 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance, for example, a DBR structure for reflecting light emitted from the active layer 114 Can be achieved. Also, the third reflective layer 163 may have a DBR structure as an example.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may have a DBR structure in which materials having different refractive indexes are repeatedly arranged. For example, the first reflective layer 161 and the second reflective layer 162 may be formed of TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 Or a laminated structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.The first reflective layer 161 and the second reflective layer 162 are formed on the active layer 112 in accordance with the wavelength of the light emitted from the active layer 112. For example, So as to adjust the reflectivity of the light emitting diode.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first reflective layer 161, as shown in FIGS. In addition, the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.The first bonding pad 171 may contact a part of the N region of the first electrode 141 through the fourth opening h4 and the second opening h2. The second bonding pad 172 may be in contact with a portion of the P region of the second electrode 142 through the third opening h3 and the first opening h1.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다. The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the top surface of the first bonding pad 171 and the top surface of the second electrode pad 172 may be disposed to attach to a submount, leadframe, have.

예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.For example, the first bonding pad 171 and the second bonding pad 172 are formed of Au, AuTi, or the like, so that the packaging factory can be stably operated. The first bonding pad 171 and the second bonding pad 172 may be formed of a metal such as Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Layer or multilayer structure using at least one material or alloy selected from Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / .

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다. In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(130)이 생략되고 상기 제2 도전형 반도체층(113) 위에 상기 제2 전극(142)이 직접 접촉되도록 배치될 수도 있다.In the description of the semiconductor device according to the embodiment, the case where the ohmic contact layer 130 is provided on the second conductivity type semiconductor layer 113 has been described. However, according to another embodiment, the ohmic contact layer 130 may be omitted and the second electrode 142 may be directly contacted with the second conductive semiconductor layer 113.

그러면, 도 4를 참조하여 실시 예에 따른 반도체 소자(100)에 적용된 제1 본딩패드(171)와 제2 본딩패드(172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(171)와 제2 본딩패드(172)의 배치 예를 나타낸 도면이다.4, the arrangement relationship of the first bonding pad 171 and the second bonding pad 172 applied to the semiconductor device 100 according to the embodiment will be described in further detail. 4 is a view showing an example of the arrangement of the first bonding pad 171 and the second bonding pad 172 applied to the semiconductor device according to the embodiment of the present invention.

실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.The sum of the areas of the first bonding pad 171 and the second bonding pad 172 in the upper direction of the semiconductor element 100 is smaller than the sum of the areas of the first bonding pad 171 and the second bonding pad 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the bonding pads 171 and the second bonding pads 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172 to ensure that the electrical characteristics of the semiconductor device 100 are not degraded.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The semiconductor device 100 according to the embodiment may have a structure in which the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is May be selected to be not less than 30% and not more than 60% of the total area of the semiconductor device 100.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.실시 예에 의하면, 상기 제1 본딩패드(171)는, 상기 반도체 소자(100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% The first bonding pads 171 are provided along the major axis direction of the semiconductor device 100 at a length of x1 and extend along the minor axis direction of the semiconductor device 100 to y1 Lt; / RTI > At this time, the ratio of x1 and y1 may be, for example, 1: 1.5 to 1: 2.

또한, 상기 제2 본딩패드(172)는, 상기 반도체 소자(100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.The second bonding pad 172 may be provided along the major axis direction of the semiconductor device 100 at a length of x2 and may be provided along the minor axis direction of the semiconductor device 100 at a length of y2. At this time, the ratio of x2 and y2 may be, for example, 1: 1.5 to 1: 2.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다. The minimum distance d between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than 125 micrometers. The minimum distance d between the first bonding pad 171 and the second bonding pad 172 is determined by considering the interval between the second electrode pad and the first electrode pad of the package body on which the semiconductor device 100 is mounted Can be selected.

예로서, 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다. As an example, a minimum gap between the second electrode pad and the first electrode pad of the package body may be provided at a minimum of 125 micrometers, and may be provided at a maximum of 200 micrometers. In this case, considering the process error, the distance d between the first bonding pad 171 and the second bonding pad 172 may be 125 micrometers or more and 300 micrometers or less, for example.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다. The distance d between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers so that the first bonding pad 171 and the second bonding pad The light emitting area for improving the light extraction efficiency can be secured and the light intensity Po of the semiconductor device 100 can be increased.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다. If the distance d between the first bonding pad 171 and the second bonding pad 172 is less than 300 micrometers, the first electrode pad and the second electrode pad of the semiconductor device package, The first bonding pad 171 and the second bonding pad 172 of the device can be bonded with a sufficient bonding force and the electrical characteristics of the semiconductor device 100 can be secured.

상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다. The minimum distance d between the first bonding pad 171 and the second bonding pad 172 is set to be larger than 125 micrometers in order to secure the optical characteristics and the reliability by the electrical characteristic and the bonding force is secured Lt; RTI ID = 0.0 > 300 < / RTI >

실시 예에서는 상기 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.The embodiment provides a minimum interval (d) of not less than 125 micrometers and not more than 300 micrometers, but is not limited thereto. In order to improve the electrical characteristics or reliability of the semiconductor device package, it may be arranged to be smaller than 125 micrometers, And may be arranged larger than 300 micrometers to improve the characteristics.

실시 예에 의하면, 상기 제1 본딩패드(171)는 상기 반도체 소자(100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.The first bonding pad 171 is disposed at a distance b1 from the adjacent side surface of the semiconductor element 100 in the major axis direction and the first bonding pad 171 is disposed in the minor axis direction of the semiconductor element 100 May be spaced apart from the neighboring side by a length of a1 or a3. In this case, a1 or a3 may be equal to or greater than 40 micrometers, for example, and b1 may be provided equal to or greater than 100 micrometers.

또한, 상기 제2 본딩패드(172)는 상기 반도체 소자(100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.The second bonding pad 172 is disposed at a distance of b2 from the adjacent side surface of the semiconductor element 100 disposed in the longitudinal direction of the semiconductor element 100, Lt; RTI ID = 0.0 > a2 < / RTI > or a4. Here, a2 or a4 may be equal to or greater than 40 micrometers, for example, and b2 may be provided equal to or greater than 100 micrometers.

실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.According to the embodiment, a1, a2, a3, and a4 may be provided with the same value. In addition, b1 and b2 may be provided with the same value. According to another embodiment, at least two of a1, a2, a3 and a4 may have different values, and b1 and b2 may have different values.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다. 4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may correspond to a minimum gap between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted. At this time, the second region may be a region corresponding to b1 and b2.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged. At this time, the third region may be a region corresponding to a1, a2, a3, and a4.

예컨대, 실시 예에 따른 반도체 소자(100)의 장축 방향 길이가 1250mm이고, 단축 방향 길이가 750mm인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.For example, in the case where the longitudinal direction length of the semiconductor device 100 according to the embodiment is 1250 mm and the minor axis length is 750 mm, the above-mentioned variables may have the following values.

상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.When the area of the first bonding pad 171 is equal to the area of the second bonding pad 172 and the sum thereof is 30%, x1: y1 = 1: 2 and the value of d is 125 micrometers If provided, the value of x1 is provided at 265 micrometers, and the value of y1 may be provided at 530 micrometers. Thus, the value of a1 may be less than or equal to 110 micrometers for example, and the value of b1 may be provided as less than or equal to 300 micrometers as an example.

즉, 반도체 소자(100)의 크기에 따라, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합이 결정되고, 상기 제1 본딩패드(171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.That is, the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is determined according to the size of the semiconductor device 100, and the sum of the area of the first bonding pad 171 / Once the vertical ratio and the value of d are determined, the remaining variables can be calculated. Accordingly, the upper limit values of a1, a2, a3, a4, b1, b2, etc. are not shown.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162, The light can be reflected without being incident on the light source. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 of the embodiment, the minimum distance between the first electrode pad and the second electrode pad provided in the package body is taken into consideration, so that the width d of the third reflective layer 163 is minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the sides of the first bonding pad 171 and the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 4를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the accompanying drawings. In explaining the semiconductor device manufacturing method according to the embodiment, description overlapping with those described with reference to FIGS. 1 to 4 may be omitted.

먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5a 및 도 5b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)과 전류확산층(120)이 형성될 수 있다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)과 전류확산층(120)의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.5A and 5B, a light emitting structure 110 and a current diffusion layer 120 may be formed on a substrate 105. Referring to FIG. 5A is a plan view showing the shapes of the light emitting structure 110 and the current diffusion layer 120 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 5B is a sectional view of the semiconductor device shown in FIG. .

실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.According to the embodiment, the light emitting structure 110 may be formed on the substrate 105. For example, the first conductive semiconductor layer 111, the active layer 112, and the second conductive semiconductor layer 113 may be formed on the substrate 105.

그리고, 상기 제2 도전형 반도체층(113)의 일부 영역 위에 전류확산층(120)이 형성될 수 있다. 예로서, 상기 전류확산층(120)은 복수의 선 형상으로 형성될 수 있다.The current diffusion layer 120 may be formed on a portion of the second conductivity type semiconductor layer 113. For example, the current diffusion layer 120 may be formed in a plurality of linear shapes.

다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 6A and 6B, an ohmic contact layer 130 may be formed. FIG. 6A is a plan view showing the shape of the ohmic contact layer 130 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 6B is a process sectional view along the line A-A of the semiconductor device shown in FIG. 6A.

실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 전류확산층(120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 선 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다.According to the embodiment, the ohmic contact layer 130 may be formed on the second conductive semiconductor layer 113. The ohmic contact layer 130 may be formed on the current diffusion layer 120. Meanwhile, according to the embodiment, a part of the first conductivity type semiconductor layer 111 may be exposed through a mesa etching process. The ohmic contact layer 130 may include a mesa opening M for exposing the first conductivity type semiconductor layer 111 by a mesa etching. For example, the mesa opening M may be provided in a plurality of linear shapes. The mesa opening M may also be referred to as a recess.

이어서, 도 7a 및 도 7b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Then, as shown in FIGS. 7A and 7B, the first electrode 141 and the second electrode 142 may be formed. FIG. 7A is a plan view showing the shapes of the first electrode 141 and the second electrode 142 formed according to the method of manufacturing a semiconductor device according to the embodiment, FIG. 7B is a plan view showing the process according to the AA line of the semiconductor device shown in FIG. Fig.

실시 예에 의하면, 상기 메사 개구부(M)에 의하여 노출된 상기 제1 도전형 반도체층(111) 위에 상기 제1 전극(141)이 형성될 수 있다. 상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.The first electrode 141 may be formed on the first conductive semiconductor layer 111 exposed by the mesa opening M. In this case, The first electrode 141 may be formed in a linear shape, for example. In addition, the first electrode 141 may include an N region having a relatively larger area than other linear regions. The N region of the first electrode 141 may be electrically connected to the first bonding pad 171 to be formed later.

또한, 상기 전류확산층(120) 위에 상기 제2 전극(142)이 형성될 수 있다. 상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.Also, the second electrode 142 may be formed on the current diffusion layer 120. The second electrode 142 may be formed, for example, in a linear shape. In addition, the second electrode 142 may include a P region having a relatively larger area than other linear regions. The P region of the second electrode 142 may be electrically connected to the second bonding pad 172 to be formed later.

다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 8A and 8B, a protective layer 150 may be formed. FIG. 8A is a plan view showing the shape of the protective layer 150 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 8B is a process sectional view along the line A-A of the semiconductor device shown in FIG. 8A.

실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142) 위에 상기 보호층(150)이 형성될 수 있다. 상기 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(142)의 P 영역 상의 일부 영역이 노출될 수 있다. 또한, 상기 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(141)의 N 영역 상의 일부 영역이 노출될 수 있다.According to the embodiment, the passivation layer 150 may be formed on the first electrode 141 and the second electrode 142. The passivation layer 150 may include a plurality of openings. For example, the protective layer 150 may include a plurality of first openings h1. A portion of the P region of the second electrode 142 may be exposed through the plurality of first openings h1. In addition, the protective layer 150 may include a plurality of second openings h2. A portion of the N region of the first electrode 141 may be exposed through the plurality of second openings h2.

그리고, 도 9a 및 도 9b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 9a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 9b는 도 9a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.9A and 9B, the reflection layer 160 may be formed. FIG. 9A is a plan view showing the shape of the reflective layer 160 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 9B is a process sectional view along the line A-A of the semiconductor device shown in FIG. 9A.

실시 예에 의하면, 상기 보호층(150) 위에 상기 반사층(160)이 형성될 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 형성될 수 있다.According to the embodiment, the reflective layer 160 may be formed on the passivation layer 150. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The third reflective layer 163 may be formed between the first reflective layer 161 and the second reflective layer 162.

상기 제1 반사층(161)은 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 복수의 제4 개구부(h4)는 상기 복수의 제2 개구부(h2)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(141)의 N 영역 상의 일부 영역이 노출될 수 있다.The first reflective layer 161 may include a plurality of fourth openings h4. For example, the plurality of fourth openings h4 may be provided corresponding to the positions where the plurality of second openings h2 are formed. A portion of the N region of the first electrode 141 may be exposed through the plurality of fourth openings h4 and the plurality of second openings h2.

또한, 상기 제2 반사층(162)은 복수의 제3 개구부(h3)를 포함할 수 있다. 예로서, 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제3 개구부(h3)와 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(142)의 P 영역이 노출될 수 있다.In addition, the second reflective layer 162 may include a plurality of third openings h3. For example, the plurality of third openings h3 may be provided corresponding to positions where the plurality of first openings h1 are formed. The P region of the second electrode 142 may be exposed through the plurality of third openings h3 and the plurality of first openings h1.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

이어서, 도 10a 및 도 10b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 10a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 10b는 도 10a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Then, as shown in FIGS. 10A and 10B, a first bonding pad 171 and a second bonding pad 172 may be formed. 10A is a plan view showing the shapes of the first bonding pad 171 and the second bonding pad 172 formed according to the method of manufacturing a semiconductor device according to the embodiment, And Fig.

실시 예에 의하면, 도 10a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 전극패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다.According to the embodiment, the first bonding pad 171 and the second electrode pad 172 may be formed in the shape shown in FIG. 10A. The first bonding pad 171 may be disposed on the first reflective layer 161. The second electrode pad 172 may be disposed on the second reflective layer 162.

상기 제1 본딩패드(171)의 하부 면이 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제1 본딩패드(171)의 일부 영역은 상기 제4 개구부(h4)와 상기 제2 개구부(h2)에 배치되어 상기 제1 전극(141)의 N 영역 상의 일부 영역에 접촉될 수 있다.The lower surface of the first bonding pad 171 may be in contact with the upper surface of the first electrode 141. A portion of the first bonding pad 171 may be disposed in the fourth opening h4 and the second opening h2 to contact a portion of the N region of the first electrode 141. [

상기 제2 전극패드(172)의 하부 면이 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 제2 전극패드(172)의 일부 영역은 상기 제3 개구부(h3)와 상기 제1 개구부(h1)에 배치되어 상기 제2 전극(142)의 P 영역 상의 일부 영역에 접촉될 수 있다.The lower surface of the second electrode pad 172 may be in contact with the upper surface of the second electrode 142. A portion of the second electrode pad 172 may be disposed in the third opening h3 and the first opening h1 to contact a portion of the P region of the second electrode 142. [

실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다. According to the embodiment, when the power is applied to the first bonding pad 171 and the second electrode pad 172, the light emitting structure 110 can emit light.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다. The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, the upper surface of the first bonding pad 171 and the upper surface of the second electrode pad 172 may be disposed to be attached to a submount, a lead frame, a circuit board, or the like.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided. Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.The sum of the areas of the first bonding pad 171 and the second bonding pad 172 in the upper direction of the semiconductor element 100 is smaller than the sum of the areas of the first bonding pad 171 and the second bonding pad 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the bonding pads 171 and the second bonding pads 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% Can be configured.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다. 4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 of the embodiment, the interval between the first electrode pad and the second electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 is minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 고전압 및 고출력이 필요한 제품에 적용될 수 있는 플립칩 본딩 방식의 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.The semiconductor device and the semiconductor device manufacturing method according to the embodiments can provide a flip chip bonding type semiconductor device and a method of manufacturing a semiconductor device that can be applied to products requiring high voltage and high output.

그러면, 도 11 내지 도 13을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 11 내지 도 13을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Next, another example of the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS. 11 to 13. FIG. 11 to 13, description of elements overlapping with those described above may be omitted in describing the semiconductor device according to the embodiment.

도 11은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이고, 도 12는 도 11에 도시된 반도체 소자의 B-B 라인에 따른 단면도이고, 도 13은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.11 is a cross-sectional view taken along line BB of the semiconductor device shown in FIG. 11, and FIG. 13 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. FIG. 11 is a plan view showing another example of the semiconductor device according to the embodiment of the present invention. The first electrode and the second electrode, which are applied to another example of FIG.

한편, 이해를 돕기 위해, 도 11을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.11, a first electrode (not shown) disposed under the first bonding pad 171 and the second bonding pad 172 but electrically connected to the first bonding pad 171 141 and the second electrode 142 electrically connected to the second bonding pad 172 can be seen.

실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.A semiconductor device 100 according to an embodiment may include a light emitting structure 110 disposed on a substrate 105, as shown in FIGS. 11 to 13.

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113. The active layer 112 may be disposed between the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113. For example, the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.

실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. The first conductivity type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity type semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer for convenience of description .

실시 예에 따른 반도체 소자(100)는, 도 12에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The semiconductor device 100 according to the embodiment may include the current diffusion layer 120 and the ohmic contact layer 130 as shown in FIG. The current diffusion layer 120 and the ohmic contact layer 130 can improve current diffusion to increase light output. The arrangement position and shape of the current diffusion layer 120 and the ohmic contact layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.

예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.For example, the current diffusion layer 120 may be provided as an oxide or a nitride. The current diffusion layer 120 can improve the luminous flux by preventing the current concentration at the lower side of the second electrode 142 and improving the electrical reliability.

또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.In addition, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material.

실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 제1 보호층(150)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first passivation layer 150, as shown in FIGS.

상기 제1 보호층(150)은 상기 오믹접촉층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 전류확산층(120)이 배치될 수 있다.The first passivation layer 150 may include a plurality of first openings h1 for exposing the ohmic contact layer 130. [ The current diffusion layer 120 may be disposed under the region provided with the plurality of first openings h1.

또한, 상기 제1 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.The first passivation layer 150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 111. In addition,

실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142, as shown in FIGS.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 11 내지 도 13에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductive type semiconductor layer 111 through a second opening h2 provided in the first passivation layer 150. [ For example, the first electrode 141 may be in contact with the upper surface of the first conductive type semiconductor layer 111 in a plurality of N regions, as shown in FIGS. 11 to 13.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 11 내지 도 13에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductive type semiconductor layer 113 through a first opening h1 provided in the first passivation layer 150. [ For example, the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113 in a plurality of P regions, as shown in FIGS. 11 to 13.

실시 예에 의하면, 도 11 내지 도 13에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다. According to the embodiment, as shown in FIGS. 11 to 13, the first electrode 141 and the second electrode 142 may be spaced apart from each other.

또한, 실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 제2 보호층(155)을 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다. In addition, the semiconductor device 100 according to the embodiment may include a second protective layer 155, as shown in FIGS. 11 to 13. The second passivation layer 155 may be disposed on the first electrode 141 and the second electrode 142. The second passivation layer 155 may be disposed on the first passivation layer 150.

상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The second passivation layer 155 may include a fourth opening h4 exposing the upper surface of the first electrode 141. [ The second passivation layer 155 may include a plurality of fourth openings h4 that expose a plurality of NB regions of the first electrode 141. [

상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The second passivation layer 155 may include a third opening h3 exposing an upper surface of the second electrode 142. [ The second passivation layer 155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 142. [

또한, 실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.In addition, the semiconductor device 100 according to the embodiment may include the reflection layer 160 as shown in FIGS. 11 to 13. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The reflective layer 160 may be disposed on the second passivation layer 155. The reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142.

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142. The first reflective layer 161 may include a sixth opening h6 exposing an upper surface of the first electrode 141. [ The first reflective layer 161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 141. [ The first reflective layer 161 may include a sixth opening h6 provided corresponding to an area where the fourth opening h4 of the second passivation layer 155 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142. The second reflective layer 162 may be spaced apart from the first reflective layer 161. The second reflective layer 162 may include a fifth opening h5 exposing the upper surface of the second electrode 142. [ The second reflective layer 162 may include a plurality of fifth openings h 5 exposing a plurality of PB regions of the second electrode 142. The second reflective layer 162 may include a fifth opening h5 provided corresponding to an area where the third opening h3 of the second protective layer 155 is formed.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a DBR (Distributed Bragg Reflector) layer or an ODR (Omni Directional Reflector) layer.

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.According to the embodiment, the first reflective layer 161 may be disposed to expose the upper surface of the first electrode 141 on a side surface and a part of the upper surface of the first electrode 141. The second reflective layer 162 may be disposed to expose the upper surface of the second electrode 142 on a side surface and a part of the upper surface of the second electrode 142.

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.The first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to form the first bonding pad 161 and the second bonding pad 162 can minimize the occurrence of light absorption and improve the luminous intensity Po.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance, for example, a DBR structure for reflecting light emitted from the active layer 114 Can be achieved. The third reflective layer 163 may also be provided in a DBR structure.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may have a DBR structure in which materials having different refractive indexes are repeatedly arranged. For example, the first reflective layer 161 and the second reflective layer 162 may be formed of TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 Or a laminated structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.The first reflective layer 161 and the second reflective layer 162 are formed on the active layer 112 in accordance with the wavelength of the light emitted from the active layer 112. For example, So as to adjust the reflectivity of the light emitting diode.

실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first reflective layer 161 as shown in FIGS. In addition, the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may be in contact with the upper surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in a plurality of NB regions. The second bonding pad 172 may be in contact with the upper surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in a plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.According to the semiconductor device 100 of the embodiment, the first bonding pad 171 and the first electrode 141 can be contacted in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may be in contact with each other in a plurality of regions. Thus, according to the embodiment, power can be supplied through a plurality of regions, so that current dispersion effect is generated according to increase of the contact area and dispersion of the contact region, and operation voltage can be reduced.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the top surface of the first bonding pad 171 and the top surface of the second electrode pad 172 may be disposed to attach to a submount, leadframe, have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the first bonding pads 171 and the second bonding pads 172 are formed on the upper surface of the semiconductor device 100. The first bonding pads 171 and the second bonding pads 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pad 171 and the second bonding pad 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% Can be configured.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162, The light can be reflected without being incident on the light source. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 according to the embodiment, the interval d between the N electrode pad and the P electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 can be minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 13을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the accompanying drawings. In explaining the semiconductor device manufacturing method according to the embodiment, description overlapping with those described with reference to FIGS. 1 to 13 may be omitted.

먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 14a 및 도 14b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)과 전류확산층(120)이 형성될 수 있다. 도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)과 전류확산층(120)의 형상을 나타낸 평면도이고, 도 14b는 도 14a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.14A and 14B, a light emitting structure 110 and a current diffusion layer 120 may be formed on a substrate 105. Referring to FIG. FIG. 14A is a plan view showing the shapes of the light emitting structure 110 and the current diffusion layer 120 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 14B is a process sectional view along the BB line of the semiconductor device shown in FIG. .

실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.According to the embodiment, the light emitting structure 110 may be formed on the substrate 105. For example, the first conductive semiconductor layer 111, the active layer 112, and the second conductive semiconductor layer 113 may be formed on the substrate 105.

그리고, 상기 제2 도전형 반도체층(113)의 일부 영역 위에 전류확산층(120)이 형성될 수 있다. 예로서, 상기 전류확산층(120)은 복수의 점 형상으로 형성될 수 있다. 예로서, 상기 전류확산층(120)은 소정 크기를 갖는 복수의 사각 형상으로 형성될 수 있다.The current diffusion layer 120 may be formed on a portion of the second conductivity type semiconductor layer 113. For example, the current diffusion layer 120 may be formed in a plurality of dot shapes. For example, the current diffusion layer 120 may be formed in a plurality of rectangular shapes having a predetermined size.

다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 15A and 15B, an ohmic contact layer 130 may be formed. 15A is a plan view showing the shape of the ohmic contact layer 130 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 15B is a process sectional view along the line B-B of the semiconductor device shown in FIG. 15A.

실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 전류확산층(120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 사각 형상으로 제공될 수 있다.According to the embodiment, the ohmic contact layer 130 may be formed on the second conductive semiconductor layer 113. The ohmic contact layer 130 may be formed on the current diffusion layer 120. Meanwhile, according to the embodiment, a part of the first conductivity type semiconductor layer 111 may be exposed through a mesa etching process. The ohmic contact layer 130 may include a mesa opening M for exposing the first conductivity type semiconductor layer 111 by a mesa etching. For example, the mesa opening M may be provided in a plurality of rectangular shapes.

다음으로, 도 16a 및 도 16b에 도시된 바와 같이, 제1 보호층(150)이 형성될 수 있다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 보호층(150)의 형상을 나타낸 평면도이고, 도 16b는 도 16a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 16A and 16B, the first passivation layer 150 may be formed. FIG. 16A is a plan view showing the shape of the first passivation layer 150 formed by the method of manufacturing a semiconductor device according to the embodiment, and FIG. 16B is a sectional view of a process according to line B-B of the semiconductor device shown in FIG. 16A.

상기 제1 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제1 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(120)이 노출될 수 있다. 또한, 상기 제1 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M) 위에 대응되어 제공될 수 있다.The first passivation layer 150 may include a plurality of openings. For example, the first passivation layer 150 may include a plurality of first openings h1. The current diffusion layer 120 may be exposed through the plurality of first openings h1. In addition, the first passivation layer 150 may include a plurality of second openings h2. The upper surface of the first conductive type semiconductor layer 111 may be exposed through the plurality of second openings h2. The plurality of second openings h2 may be provided corresponding to the plurality of mesa openings M.

이어서, 도 17a 및 도 17b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 17b는 도 17a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Then, as shown in FIGS. 17A and 17B, the first electrode 141 and the second electrode 142 may be formed. 17A is a plan view showing the shapes of the first electrode 141 and the second electrode 142 formed according to the method of manufacturing a semiconductor device according to the embodiment, Fig.

실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to the embodiment, the first electrode 141 and the second electrode 142 may be spaced apart from each other.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 11 내지 도 13에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductive type semiconductor layer 111 through a second opening h2 provided in the first passivation layer 150. [ For example, the first electrode 141 may be in contact with the upper surface of the first conductive type semiconductor layer 111 in a plurality of N regions, as shown in FIGS. 11 to 13.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 11 내지 도 13에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductive type semiconductor layer 113 through a first opening h1 provided in the first passivation layer 150. [ For example, the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113 in a plurality of P regions, as shown in FIGS. 11 to 13.

다음으로, 도 18a 및 도 18b에 도시된 바와 같이, 제2 보호층(155)이 형성될 수 있다. 도 18a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 보호층(155)의 형상을 나타낸 평면도이고, 도 18b는 도 18a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in Figs. 18A and 18B, a second protective layer 155 may be formed. FIG. 18A is a plan view showing the shape of the second passivation layer 155 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 18B is a process sectional view along the line B-B of the semiconductor device shown in FIG.

상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.The second passivation layer 155 may be disposed on the first electrode 141 and the second electrode 142. The second passivation layer 155 may be disposed on the first passivation layer 150.

상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The second passivation layer 155 may include a fourth opening h4 exposing the upper surface of the first electrode 141. [ The second passivation layer 155 may include a plurality of fourth openings h4 that expose a plurality of NB regions of the first electrode 141. [

상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The second passivation layer 155 may include a third opening h3 exposing an upper surface of the second electrode 142. [ The second passivation layer 155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 142. [

그리고, 도 19a 및 도 19b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 19a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 19b는 도 19a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.19A and 19B, a reflective layer 160 may be formed. 19A is a plan view showing the shape of the reflection layer 160 formed according to the method of manufacturing a semiconductor device according to the embodiment, and FIG. 19B is a process sectional view along the line B-B of the semiconductor device shown in FIG. 19A.

상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The reflective layer 160 may be disposed on the second passivation layer 155. The reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142.

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142. The first reflective layer 161 may include a sixth opening h6 exposing an upper surface of the first electrode 141. [ The first reflective layer 161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 141. [ The first reflective layer 161 may include a sixth opening h6 provided corresponding to an area where the second opening h2 of the second passivation layer 155 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142. The second reflective layer 162 may be spaced apart from the first reflective layer 161. The second reflective layer 162 may include a fifth opening h5 exposing the upper surface of the second electrode 142. [ The second reflective layer 162 may include a plurality of fifth openings h 5 exposing a plurality of PB regions of the second electrode 142. The second reflective layer 162 may include a fifth opening h5 provided corresponding to an area where the third opening h3 of the second protective layer 155 is formed.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.According to the embodiment, the first reflective layer 161 may be disposed to expose the upper surface of the first electrode 141 on a side surface and a part of the upper surface of the first electrode 141. The second reflective layer 162 may be disposed to expose the upper surface of the second electrode 142 on a side surface and a part of the upper surface of the second electrode 142.

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.The first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to form the first bonding pad 161 and the second bonding pad 162 can minimize the occurrence of light absorption and improve the luminous intensity Po.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance, for example, a DBR structure for reflecting light emitted from the active layer 114 Can be achieved. The third reflective layer 163 may also be provided in a DBR structure.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may have a DBR structure in which materials having different refractive indexes are repeatedly arranged. For example, the first reflective layer 161 and the second reflective layer 162 may be formed of TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 Or a laminated structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.The first reflective layer 161 and the second reflective layer 162 are formed on the active layer 112 in accordance with the wavelength of the light emitted from the active layer 112. For example, So as to adjust the reflectivity of the light emitting diode.

이어서, 도 20a 및 도 20b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 20a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 20b는 도 20a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 20A and 20B, a first bonding pad 171 and a second bonding pad 172 may be formed. 20A is a plan view showing the shapes of the first bonding pad 171 and the second bonding pad 172 formed according to the method of manufacturing a semiconductor device according to the embodiment, And Fig.

실시 예에 의하면, 도 20a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.According to the embodiment, the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 20A. The first bonding pad 171 may be disposed on the first reflective layer 161. The second bonding pad 172 may be disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may be in contact with the upper surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in a plurality of NB regions. The second bonding pad 172 may be in contact with the upper surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in a plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.According to the semiconductor device 100 of the embodiment, the first bonding pad 171 and the first electrode 141 can be contacted in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may be in contact with each other in a plurality of regions. Thus, according to the embodiment, power can be supplied through a plurality of regions, so that current dispersion effect is generated according to increase of the contact area and dispersion of the contact region, and operation voltage can be reduced.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to attach to a submount, leadframe, have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the first bonding pads 171 and the second bonding pads 172 are formed on the upper surface of the semiconductor device 100. The first bonding pads 171 and the second bonding pads 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pad 171 and the second bonding pad 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. 또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100. In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% Can be configured.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162, The light can be reflected without being incident on the light source. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 according to the embodiment, the interval d between the N electrode pad and the P electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 can be minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

그러면, 도 21 내지 도 23을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 21 내지 도 23을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Next, another example of the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS. 21 to 23. FIG. In describing the semiconductor device according to the embodiment with reference to FIGS. 21 to 23, description of elements overlapping with those described above may be omitted.

도 21은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 22는 도 21에 도시된 반도체 소자의 C-C 라인에 따른 단면도이고, 도 23은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.FIG. 21 is a plan view showing still another example of the semiconductor device according to the embodiment of the present invention, FIG. 22 is a cross-sectional view along the CC line of the semiconductor device shown in FIG. 21, FIG. 5 is a view showing an example of the arrangement of the first electrode and the second electrode applied to another example of the device. FIG.

한편, 이해를 돕기 위해, 도 21을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.21, a first electrode (not shown) disposed under the first bonding pad 171 and the second bonding pad 172 but electrically connected to the first bonding pad 171 141 and the second electrode 142 electrically connected to the second bonding pad 172 can be seen.

실시 예에 따른 반도체 소자(100)는, 도 21 내지 도 23에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.A semiconductor device 100 according to an embodiment may include a light emitting structure 110 disposed on a substrate 105, as shown in FIGS. 21 to 23.

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113. The active layer 112 may be disposed between the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113. For example, the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.

실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. The first conductivity type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity type semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer for convenience of description .

실시 예에 따른 반도체 소자(100)는, 도 22에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The semiconductor device 100 according to the embodiment may include the current diffusion layer 120 and the ohmic contact layer 130 as shown in FIG. The current diffusion layer 120 and the ohmic contact layer 130 can improve current diffusion to increase light output. The arrangement position and shape of the current diffusion layer 120 and the ohmic contact layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.

예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.For example, the current diffusion layer 120 may be provided as an oxide or a nitride. The current diffusion layer 120 can improve the luminous flux by preventing the current concentration at the lower side of the second electrode 142 and improving the electrical reliability.

또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.In addition, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material.

실시 예에 따른 반도체 소자(100)는, 도 21 및 도 22에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a reflection layer 160, as shown in FIGS. 21 and 22. FIG. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.

상기 제1 반사층(161)은 상기 오믹접촉층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 전류확산층(120) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)는 상기 전류확산층(120)이 배치된 영역에 대응되어 제공될 수 있다.The first reflective layer 161 may include a first opening h 1 for exposing the ohmic contact layer 130. The first reflective layer 161 may include a plurality of first openings h1 disposed on the current diffusion layer 120. [ The plurality of first openings h1 may be provided corresponding to a region where the current diffusion layer 120 is disposed.

상기 제2 반사층(162)은 상기 제1 도전형 반도체층(111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.The second reflective layer 162 may include a plurality of second openings h2 exposing the upper surface of the first conductive type semiconductor layer 111. [

상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a DBR (Distributed Bragg Reflector) layer or an ODR (Omni Directional Reflector) layer.

실시 예에 따른 반도체 소자(100)는, 도 21 내지 도 23에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142, as shown in FIGS. 21 to 23.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 21 및 도 22에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductive type semiconductor layer 111 through a second opening h2 provided in the first reflective layer 161. [ For example, the first electrode 141 may be in contact with the upper surface of the first conductivity type semiconductor layer 111 in a plurality of N regions, as shown in FIGS. 21 and 22. FIG.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)과 상기 오믹접촉층(130)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 and the ohmic contact layer 130 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113. [

상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 21 및 도 22에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductive type semiconductor layer 113 through a first opening h1 provided in the second reflective layer 162. [ 21 and 22, the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113 through the ohmic contact layer 130 in a plurality of P regions Can be connected.

실시 예에 의하면, 도 21 내지 도 23에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to the embodiment, as shown in FIGS. 21 to 23, the first electrode 141 and the second electrode 142 may be spaced apart from each other.

실시 예에 따른 반도체 소자(100)는, 도 21 및 도 22에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a protective layer 150, as shown in FIGS. 21 and 22. FIG.

상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 상기 복수의 제3 개구부(h3)는 상기 제2 전극(142)에 제공된 복수의 PB 영역에 대응될 수 있다.The passivation layer 150 may include a plurality of third openings h3 for exposing the second electrode 142. [ The plurality of third openings h3 may correspond to a plurality of PB regions provided to the second electrode 142. [

또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제1 전극(142)에 제공된 복수의 NB 영역에 대응될 수 있다.In addition, the passivation layer 150 may include a plurality of fourth openings h4 that expose the first electrode 141. The plurality of fourth openings h4 may correspond to a plurality of NB regions provided on the first electrode 142. [

실시 예에 따른 반도체 소자(100)는, 도 21 및 도 22에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171)와 제2 본딩패드(172)를 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 and a second bonding pad 172 disposed on the passivation layer 150 as shown in FIGS. have.

상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The first bonding pad 171 may be disposed on the first reflective layer 161. The second bonding pad 172 may be disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may be in contact with the upper surface of the first electrode 141 through a plurality of the fourth openings h4 provided in the protective layer 150 in a plurality of NB regions. The second bonding pad 172 may be in contact with the upper surface of the second electrode 142 through a plurality of the third openings h3 provided in the protective layer 150 in a plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.According to the semiconductor device 100 of the embodiment, the first bonding pad 171 and the first electrode 141 can be contacted in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may be in contact with each other in a plurality of regions. Thus, according to the embodiment, power can be supplied through a plurality of regions, so that current dispersion effect is generated according to increase of the contact area and dispersion of the contact region, and operation voltage can be reduced.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 22에 도시된 바와 같이, 상기 제1 반사층(161)이 상기 제1 전극(141) 아래에 배치되며, 상기 제2 반사층(162)이 상기 제2 전극(142) 아래에 배치된다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 전극(141)과 제2 전극(142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.22, the first reflective layer 161 is disposed under the first electrode 141, and the second reflective layer 162 is disposed under the first electrode 141. In the semiconductor device 100 according to the embodiment, Is disposed below the second electrode (142). The first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to form the first electrode 141 and the second electrode 142, It is possible to minimize the occurrence of light absorption and improve the luminous intensity Po.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance, for example, a DBR structure for reflecting light emitted from the active layer 114 Can be achieved.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may have a DBR structure in which materials having different refractive indexes are repeatedly arranged. For example, the first reflective layer 161 and the second reflective layer 162 may be formed of TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 Or a laminated structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.According to another embodiment, the present invention is not limited to this, and the reflectivity of light emitted from the active layer 112 can be adjusted according to the wavelength of the light emitted from the active layer 112.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to attach to a submount, leadframe, have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the first bonding pads 171 and the second bonding pads 172 are formed on the upper surface of the semiconductor device 100. The first bonding pads 171 and the second bonding pads 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pad 171 and the second bonding pad 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 30%에 비해 작은 경우에는, 예컨대 발광소자 패키지에 실장되는 본딩력이 약화될 수 있다. 또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60%에 비해 더 큰 경우에는, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 충분하지 못하게 될 수 있다.That is, when the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is less than 30%, the bonding force mounted on the light emitting device package may be weakened, for example. If the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 60%, the first bonding pad 171 and the second bonding pad 172 may be separated from each other. The amount of light emitted to the surface on which the light source is disposed may become insufficient.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162, The light can be reflected without being incident on the light source. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 according to the embodiment, the interval d between the N electrode pad and the P electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 can be minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 23을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the accompanying drawings. In explaining the semiconductor device manufacturing method according to the embodiment, description of elements overlapping with those described with reference to FIGS. 1 to 23 may be omitted.

먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 24a 및 도 24b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)과 전류확산층(120)이 형성될 수 있다. 도 24a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)과 전류확산층(120)의 형상을 나타낸 평면도이고, 도 24b는 도 24a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.24A and 24B, the light emitting structure 110 and the current diffusion layer 120 may be formed on the substrate 105. In this case, 24A is a plan view showing the shapes of the light emitting structure 110 and the current diffusion layer 120 formed in accordance with the method of manufacturing a semiconductor device according to the embodiment, and FIG. 24B is a process sectional view along the CC line of the semiconductor device shown in FIG. .

실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.According to the embodiment, the light emitting structure 110 may be formed on the substrate 105. For example, the first conductive semiconductor layer 111, the active layer 112, and the second conductive semiconductor layer 113 may be formed on the substrate 105.

그리고, 상기 제2 도전형 반도체층(113)의 일부 영역 위에 전류확산층(120)이 형성될 수 있다. 예로서, 상기 전류확산층(120)은 복수의 점 형상으로 형성될 수 있다. 예로서, 상기 전류확산층(120)은 소정 크기를 갖는 복수의 사각 형상으로 형성될 수 있다.The current diffusion layer 120 may be formed on a portion of the second conductivity type semiconductor layer 113. For example, the current diffusion layer 120 may be formed in a plurality of dot shapes. For example, the current diffusion layer 120 may be formed in a plurality of rectangular shapes having a predetermined size.

다음으로, 도 25a 및 도 25b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 25a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 25b는 도 25a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 25A and 25B, an ohmic contact layer 130 may be formed. 25A is a plan view showing the shape of the ohmic contact layer 130 formed in accordance with the method of manufacturing a semiconductor device according to the embodiment, and FIG. 25B is a process sectional view along the line C-C of the semiconductor device shown in FIG. 25A.

실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 전류확산층(120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 사각 형상으로 제공될 수 있다.According to the embodiment, the ohmic contact layer 130 may be formed on the second conductive semiconductor layer 113. The ohmic contact layer 130 may be formed on the current diffusion layer 120. Meanwhile, according to the embodiment, a part of the first conductivity type semiconductor layer 111 may be exposed through a mesa etching process. The ohmic contact layer 130 may include a mesa opening M for exposing the first conductivity type semiconductor layer 111 by a mesa etching. For example, the mesa opening M may be provided in a plurality of rectangular shapes.

다음으로, 도 26a 및 도 26b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 26a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 26b는 도 26a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 26A and 26B, a reflection layer 160 may be formed. FIG. 26A is a plan view showing the shape of the reflection layer 160 formed according to the method for manufacturing a semiconductor device according to the embodiment, and FIG. 26B is a process sectional view along the line C-C of the semiconductor device shown in FIG. 26A.

상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The reflective layer 160 may be disposed on the ohmic contact layer 130. The reflective layer 160 may be disposed on the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113.

상기 제2 반사층(162)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제2 반사층(162)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(120)이 노출될 수 있다. 또한, 상기 제1 반사층(161)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M) 위에 대응되어 제공될 수 있다.The second reflective layer 162 may include a plurality of openings. For example, the second reflective layer 162 may include a plurality of first openings h1. The current diffusion layer 120 may be exposed through the plurality of first openings h1. In addition, the first reflective layer 161 may include a plurality of second openings h2. The upper surface of the first conductive type semiconductor layer 111 may be exposed through the plurality of second openings h2. The plurality of second openings h2 may be provided corresponding to the plurality of mesa openings M.

이어서, 도 27a 및 도 27b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 27a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 27b는 도 27a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.27A and 27B, the first electrode 141 and the second electrode 142 may be formed. 27A is a plan view showing the shapes of the first electrode 141 and the second electrode 142 formed in accordance with the method of manufacturing a semiconductor device according to the embodiment, FIG. 27B is a plan view showing a process according to the CC line of the semiconductor device shown in FIG. Fig.

실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to the embodiment, the first electrode 141 and the second electrode 142 may be spaced apart from each other.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 21 및 도 22에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductive type semiconductor layer 111 through a second opening h2 provided in the first reflective layer 161. [ For example, the first electrode 141 may be in contact with the upper surface of the first conductivity type semiconductor layer 111 in a plurality of N regions, as shown in FIGS. 21 and 22. FIG.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 21 및 도 22에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductive type semiconductor layer 113 through a first opening h1 provided in the second reflective layer 162. [ 21 and 22, the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113 through the ohmic contact layer 130 in a plurality of P regions Can be connected.

다음으로, 도 28a 및 도 28b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 28a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 28b는 도 28a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 28A and 28B, a protective layer 150 may be formed. FIG. 28A is a plan view showing the shape of the protective layer 150 formed according to the method for manufacturing a semiconductor device according to the embodiment, and FIG. 28B is a process sectional view along the line C-C of the semiconductor device shown in FIG. 28A.

상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.The passivation layer 150 may be disposed on the first electrode 141 and the second electrode 142. The protective layer 150 may be disposed on the reflective layer 160.

상기 보호층(150)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The passivation layer 150 may include a fourth opening h4 exposing the upper surface of the first electrode 141. [ The passivation layer 150 may include a plurality of fourth openings h4 exposing a plurality of NB regions of the first electrode 141. [

상기 보호층(150)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The passivation layer 150 may include a third opening h3 exposing an upper surface of the second electrode 142. [ The passivation layer 150 may include a plurality of third openings h3 that expose a plurality of PB regions of the second electrode 142.

이어서, 도 29a 및 도 29b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 29a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 29b는 도 29a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.Then, as shown in FIGS. 29A and 29B, a first bonding pad 171 and a second bonding pad 172 may be formed. 29A is a plan view showing the shapes of the first bonding pad 171 and the second bonding pad 172 formed according to the method of manufacturing a semiconductor device according to the embodiment, And Fig.

실시 예에 의하면, 도 29a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.According to the embodiment, the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 29A. The first bonding pad 171 and the second bonding pad 172 may be disposed on the passivation layer 150.

상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The first bonding pad 171 may be disposed on the first reflective layer 161. The second bonding pad 172 may be disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may be in contact with the upper surface of the first electrode 141 through the fourth opening h4 provided in the protective layer 150 in a plurality of NB regions. The second bonding pad 172 may contact the upper surface of the second electrode 142 through the third opening h3 provided in the protective layer 150 in a plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.According to the semiconductor device 100 of the embodiment, the first bonding pad 171 and the first electrode 141 can be contacted in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may be in contact with each other in a plurality of regions. Thus, according to the embodiment, power can be supplied through a plurality of regions, so that current dispersion effect is generated according to increase of the contact area and dispersion of the contact region, and operation voltage can be reduced.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to attach to a submount, leadframe, have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the first bonding pads 171 and the second bonding pads 172 are formed on the upper surface of the semiconductor device 100. The first bonding pads 171 and the second bonding pads 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pad 171 and the second bonding pad 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 30%에 비해 작은 경우에는, 예컨대 발광소자 패키지에 실장되는 본딩력이 약화될 수 있다. 또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60%에 비해 더 큰 경우에는, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 충분하지 못하게 될 수 있다.That is, when the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is less than 30%, the bonding force mounted on the light emitting device package may be weakened, for example. If the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 60%, the first bonding pad 171 and the second bonding pad 172 may be separated from each other. The amount of light emitted to the surface on which the light source is disposed may become insufficient.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted to the first electrode 141 and the second electrode 142 by the first reflective layer 161 and the second reflective layer 162, So that it can be reflected without incidence. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first electrode 141 and the second electrode 142.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 according to the embodiment, the interval d between the N electrode pad and the P electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 can be minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

한편, 도 30은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 31은 도 30에 도시된 반도체 소자의 D-D 라인에 따른 단면도이다.FIG. 30 is a plan view showing still another example of the semiconductor device according to the embodiment of the present invention, and FIG. 31 is a cross-sectional view along the line D-D of the semiconductor device shown in FIG.

이해를 돕기 위해, 도 31을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.31, a first electrode 141, which is disposed under the first bonding pad 171 and the second bonding pad 172 but is electrically connected to the first bonding pad 171, And a second electrode 142 electrically connected to the second bonding pad 172 can be seen.

그러면, 도 30 및 도 31을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 살펴 보기로 한다. 도 30 및 도 31을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Next, another example of the semiconductor device according to the embodiment will be described with reference to FIGS. 30 and 31. FIG. Referring to FIGS. 30 and 31, the description of elements overlapping with those described above in the description of the semiconductor device according to the embodiment may be omitted.

실시 예에 따른 반도체 소자는, 도 30 및 도 31에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.A semiconductor device according to an embodiment may include a light emitting structure 110 disposed on a substrate 105, as shown in FIGS. 30 and 31.

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113. The active layer 112 may be disposed between the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113. For example, the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.

실시 예에 따른 반도체 소자(100)는, 도 32에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.The semiconductor device 100 according to the embodiment may include the current diffusion layer 120 and the ohmic contact layer 130 as shown in FIG. The current diffusion layer 120 and the ohmic contact layer 130 can improve current diffusion to increase light output.

실시 예에 따른 반도체 소자(100)는, 도 31 및 도 32에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142, as shown in FIGS. 31 and 32.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

실시 예에 따른 반도체 소자(100)는, 도 32 도시된 바와 같이, 제1 보호층(150)을 포함할 수 있다. The semiconductor device 100 according to the embodiment may include a first passivation layer 150, as shown in FIG.

상기 제1 보호층(150)은 상기 오믹접촉층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 전류확산층(120)이 배치될 수 있다.The first passivation layer 150 may include a plurality of first openings h1 for exposing the ohmic contact layer 130. [ The current diffusion layer 120 may be disposed under the region provided with the plurality of first openings h1.

또한, 상기 제1 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.The first passivation layer 150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 111. In addition,

실시 예에 따른 반도체 소자(100)는, 도 31 및 도 32에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142, as shown in FIGS. 31 and 32.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. The first electrode 141 may be disposed on the first conductive type semiconductor layer 111. For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 is formed by removing a part of the second conductive type semiconductor layer 113 and a part of the active layer 112, And may be disposed on the upper surface of the conductive type semiconductor layer 111.

상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 31 및 도 32에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductive type semiconductor layer 111 through a second opening h2 provided in the first passivation layer 150. [ For example, the first electrode 141 may be in contact with the upper surface of the first conductivity type semiconductor layer 111 in a plurality of N regions, as shown in FIGS. 31 and 32.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductive type semiconductor layer 113. The second electrode 142 may be disposed on the second conductive type semiconductor layer 113. The current diffusion layer 120 may be disposed between the second electrode 142 and the second conductive type semiconductor layer 113.

상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 31 및 도 32에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductive type semiconductor layer 113 through a first opening h1 provided in the first passivation layer 150. [ 31 and 32, the second electrode 142 is electrically connected to the second conductive type semiconductor layer 113 through the ohmic contact layer 130 in a plurality of P regions Can be connected.

실시 예에 의하면, 도 31 및 도 32에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to the embodiment, as shown in FIGS. 31 and 32, the first electrode 141 and the second electrode 142 may be spaced apart from each other.

또한, 실시 예에 따른 반도체 소자(100)는, 도 31 및 도 32에 도시된 바와 같이, 제2 보호층(155)을 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.In addition, the semiconductor device 100 according to the embodiment may include a second protective layer 155, as shown in FIGS. 31 and 32. The second passivation layer 155 may be disposed on the first electrode 141 and the second electrode 142. The second passivation layer 155 may be disposed on the first passivation layer 150.

상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The second passivation layer 155 may include a fourth opening h4 exposing the upper surface of the first electrode 141. [ The second passivation layer 155 may include a plurality of fourth openings h4 that expose a plurality of NB regions of the first electrode 141. [

상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The second passivation layer 155 may include a third opening h3 exposing an upper surface of the second electrode 142. [ The second passivation layer 155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 142. [

또한, 실시 예에 따른 반도체 소자(100)는, 도 31 및 도 32에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.In addition, the semiconductor device 100 according to the embodiment may include a reflection layer 160, as shown in FIGS. 31 and 32. The reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163. The reflective layer 160 may be disposed on the second passivation layer 155. The reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142.

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142. The first reflective layer 161 may include a sixth opening h6 exposing an upper surface of the first electrode 141. [ The first reflective layer 161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 141. [ The first reflective layer 161 may include a sixth opening h6 provided corresponding to an area where the fourth opening h4 of the second passivation layer 155 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142. The second reflective layer 162 may be spaced apart from the first reflective layer 161. The second reflective layer 162 may include a fifth opening h5 exposing the upper surface of the second electrode 142. [ The second reflective layer 162 may include a plurality of fifth openings h 5 exposing a plurality of PB regions of the second electrode 142. The second reflective layer 162 may include a fifth opening h5 provided corresponding to an area where the third opening h3 of the second protective layer 155 is formed.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162. For example, the third reflective layer 163 may be connected to the first reflective layer 161. The third reflective layer 163 may be connected to the second reflective layer 162. The third reflective layer 163 may be physically in direct contact with the first reflective layer 161 and the second reflective layer 162.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a DBR (Distributed Bragg Reflector) layer or an ODR (Omni Directional Reflector) layer.

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.According to the embodiment, the first reflective layer 161 may be disposed to expose the upper surface of the first electrode 141 on a side surface and a part of the upper surface of the first electrode 141. The second reflective layer 162 may be disposed to expose the upper surface of the second electrode 142 on a side surface and a part of the upper surface of the second electrode 142.

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.The first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to form the first bonding pad 161 and the second bonding pad 162 can minimize the occurrence of light absorption and improve the luminous intensity Po.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance, for example, a DBR structure for reflecting light emitted from the active layer 114 Can be achieved.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may have a DBR structure in which materials having different refractive indexes are repeatedly arranged. For example, the first reflective layer 161 and the second reflective layer 162 may be formed of TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 Or a laminated structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.According to another embodiment, the present invention is not limited to this, and the reflectivity of light emitted from the active layer 112 can be adjusted according to the wavelength of the light emitted from the active layer 112.

실시 예에 따른 반도체 소자(100)는, 도 31 및 도 32에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first reflective layer 161, as shown in FIGS. 31 and 32. In addition, the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may be in contact with the upper surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in a plurality of NB regions. The second bonding pad 172 may be in contact with the upper surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in a plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.According to the semiconductor device 100 of the embodiment, the first bonding pad 171 and the first electrode 141 can be contacted in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may be in contact with each other in a plurality of regions. Thus, according to the embodiment, power can be supplied through a plurality of regions, so that current dispersion effect is generated according to increase of the contact area and dispersion of the contact region, and operation voltage can be reduced.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source in a flip chip bonding manner. For example, in fabricating a semiconductor device package, the top surface of the first bonding pad 171 and the top surface of the second electrode pad 172 may be disposed to attach to a submount, leadframe, have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted by a flip-chip bonding method and is implemented as a semiconductor device package, the light provided by the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 and may be emitted toward the substrate 105.

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure 110 may be emitted in the lateral direction of the light emitting structure 110. The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 from the first bonding pad 171 and the second bonding pad 172, The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. The light emitted from the light emitting structure 110 may be transmitted through the first reflective layer 161 and the second reflective layer 172 among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. The second reflective layer 162, and the third reflective layer 163 are not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110, and the light intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board providing power, The chip bonding process can be performed easily and stably.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the first bonding pads 171 and the second bonding pads 172 are formed on the upper surface of the semiconductor device 100. The first bonding pads 171 and the second bonding pads 172, May be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pad 171 and the second bonding pad 172 are disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by a lateral length and a longitudinal length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 110 . The total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or smaller than 60% of the total area of the semiconductor device 100, The amount of light emitted to the surface where the pads 171 and the second bonding pads 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is preferably less than 30% of the total area of the semiconductor device 100, The same or larger.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pads 171 and the second bonding pads 172 equal to or greater than 30% of the total area of the semiconductor device 100, Stable mounting can be performed through the pads 171 and the second bonding pads 172.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The sum of the areas of the first bonding pads 171 and the second bonding pads 172 may be greater than the sum of the areas of the semiconductor devices 100 ) And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% Can be configured.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, light generated in the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 So that it is not released. At this time, the first region may be a region corresponding to the interval between the first bonding pad 171 and the second bonding pad 172. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. The semiconductor device 100 may further include a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the long side of the semiconductor device 100, The light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, light generated in the light emitting structure may be incident on a third region provided between the first bonding pad 171 or the second bonding pad 172 which is adjacent to the side surface of the semiconductor device 100 in the short axis direction And can be transmitted and discharged.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to the embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171. For example, the area of the first reflective layer 161 may be sufficiently large to cover the area of the first bonding pad 171. The length of one side of the first reflective layer 161 may be greater than the length of one side of the first bonding pad 171 by about 4 micrometers to 10 micrometers, for example.

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172. For example, the area of the second reflective layer 162 may be sufficiently large to cover the area of the second bonding pad 172. The length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.The light emitted from the light emitting structure 110 may be transmitted through the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162, The light can be reflected without being incident on the light source. Accordingly, light generated and emitted from the light emitting structure 110 can be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package, for example, mounted in a flip chip bonding manner. At this time, when the package body on which the semiconductor element 100 is mounted is provided with resin or the like, strong light of a short wavelength emitted from the semiconductor element 100 in the lower region of the semiconductor element 100 causes discoloration Or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since light can be prevented from being emitted between the areas where the first bonding pad 171 and the second bonding pad 172 are disposed, Can be prevented from being discolored or cracked.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다. According to the semiconductor device 100 according to the embodiment, the interval d between the N electrode pad and the P electrode pad provided in the package body is taken into account so that the width d of the third reflective layer 163 can be minimized . By maximally ensuring the spacing b1 and b2 provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface of the semiconductor device 100 in the major axis direction, The amount of light emitted to the side of the first bonding pad 171 and the side of the second bonding pad 172 can be improved.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.The first bonding pad 171, the second bonding pad 172 and the third reflective layer 163 are formed on the upper surface of the semiconductor device 100. In this embodiment, Light generated in the structure 110 can be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased. In addition, it is possible to prevent the package body disposed close to the lower surface of the semiconductor device 100 from being discolored or cracked.

이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.The semiconductor device according to the embodiment described above can be applied to a semiconductor device package. The semiconductor device according to an embodiment may be electrically connected to a substrate or a lead electrode through a flip chip bonding method, a die bonding method, a wire bonding method, or the like to be provided as a semiconductor device package.

한편, 도 32는 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다. 도 32를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 31을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.32 is a view illustrating a semiconductor device package according to an embodiment of the present invention. Referring to FIG. 32, a description of elements overlapping with those described with reference to FIGS. 1 to 31 may be omitted in describing the semiconductor device package according to the embodiment.

실시 예에 따른 반도체소자 패키지는 패키지 몸체(205), 상기 패키지 몸체(205)에 배치된 제1 패키지 전극(211)과 제2 패키지 전극(212), 상기 패키지 몸체(205) 상에 배치된 반도체 소자(100), 상기 반도체 소자(100) 위에 배치된 형광체가 구비된 몰딩부(230)를 포함할 수 있다. 예로서, 상기 반도체 소자(100)는 도 1 내지 도 31을 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.A semiconductor device package according to an embodiment includes a package body 205, a first package electrode 211 and a second package electrode 212 disposed on the package body 205, a semiconductor package 210 disposed on the package body 205, A device 100, and a molding part 230 provided with a phosphor disposed on the semiconductor device 100. For example, the semiconductor device 100 may be a semiconductor device according to the embodiment described with reference to FIGS.

예로서, 상기 패키지 몸체(205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.For example, the package body 205 may be formed of a material selected from the group consisting of polyphthalamide (PPA), polychloro tri phenyl (PCT), liquid crystal polymer (LCP), polyamide 9T, silicone, epoxy molding compound (EMC) , A material including a metal, a ceramic, a photo sensitive glass (PSG), a sapphire (Al2O3), and a printed circuit board (PCB). In addition, the package body 205 may include a high refractive index filler such as TiO 2 and SiO 2 .

상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.The first package electrode 211 and the second package electrode 212 may include a conductive material. For example, the first package electrode 211 and the second package electrode 212 may include at least one of Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, And may be a single layer or multiple layers.

상기 반도체 소자(100)는 상기 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(221), 제2 범프(222)를 통해 반도체 소자(100)는 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 각각 전기적으로 연결될 수 있다.The semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212. For example, the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 through the first bump 221 and the second bump 222. The first bonding pad and the second bonding pad of the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212, respectively.

상기 제1 범프(221)와 상기 제2 범프(222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(221)와 상기 제2 범프(222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.The first bump 221 and the second bump 222 may be formed of at least one of a high-reflectivity metal such as Ag, Au, or Al, or an alloy thereof, to prevent light absorption by the electrode, The efficiency can be improved. For example, the first bump 221 and the second bump 222 may be formed of a material selected from the group consisting of Ti, Cu, Ni, Au, Cr, Ta, And may be formed of at least one of platinum (Pt), tin (Sn), silver (Ag), phosphorus (P), or a selective alloy thereof.

또한 상기 반도체 소자(100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 실장될 수도 있다.Also, the semiconductor device 100 may be mounted on the first package electrode 211 and the second package electrode 212 by bending without a bump.

이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출할 수 있다. As described above, the semiconductor device 100 according to the embodiment can emit light in six plane directions.

실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 31을 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(211) 및 상기 제2 패키지 전극(212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. The semiconductor device 100 according to the embodiment may be formed to have a sufficient bonding force with the first package electrode 211 and the second package electrode 212 as described with reference to FIGS. The area of the first bonding pad and the area of the second bonding pad were selected. In addition, the semiconductor device 100 according to the embodiment may have a structure in which light is transmitted through a region where first bonding pads and second bonding pads are disposed, in order to improve efficiency of light emission in a downward direction as well as bonding power The area of the first bonding pad and the area of the second bonding pad were selected in consideration of the size.

또한, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 제1 본딩패드와 제2 본딩패드가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 구체적으로, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 반사층이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Also, the light emitted from the light emitting structure may be emitted to the outside through the area where the first bonding pad and the second bonding pad are not provided, among the surfaces where the first bonding pad and the second bonding pad are disposed. Specifically, the light emitted from the light emitting structure may be emitted to the outside through a region where the first bonding pad and the second bonding pad are disposed, through a region where the reflection layer is not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure, and the light intensity can be remarkably improved.

한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 제1 본딩패드와 제2 본딩패드의 면적의 합은, 제1 본딩패드와 제2 본딩패드가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.4, the sum of the areas of the first bonding pads and the second bonding pads in the upper direction of the semiconductor element 100 is the sum of the areas of the first bonding pads and the second bonding pads, May be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor element 100 on which the bonding pads and the second bonding pads are disposed.

이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.By thus providing the sum of the areas of the first bonding pad and the second bonding pad equal to or smaller than 60% of the total area of the semiconductor device 100, the first bonding pad and the second bonding pad are arranged The amount of light emitted to the surface can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface direction of the semiconductor device 100 is increased, the light extraction efficiency can be improved and the light intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 제1 본딩패드의 면적과 제2 본딩패드의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.The sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device 100 when viewed from above the semiconductor device.

이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드를 통하여 안정적인 실장이 수행될 수 있게 된다.By thus providing the sum of the areas of the first bonding pad and the second bonding pad equal to or greater than 30% of the total area of the semiconductor device 100, So that the mounting can be performed.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 향상 및 본딩력의 안정성 확보를 고려하여, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.The semiconductor device 100 according to the embodiment may have a structure in which the sum of the areas of the first bonding pad and the second bonding pad is 30 % And not more than 60%.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is 30% or more to 100% or less of the total area of the semiconductor device 100, The electrical characteristics can be ensured and the bonding force to be mounted on the semiconductor device package can be secured, so that stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. When the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is more than 0% to 60% of the total area of the semiconductor device 100, the first bonding pads 171 The light extraction efficiency of the semiconductor device 100 can be improved and the light intensity Po can be increased by increasing the amount of light emitted to the surface on which the second bonding pad 172 and the second bonding pad 172 are disposed.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. 또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In order to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package and increase the light intensity, the area of the first bonding pad 171 and the second bonding pad 172 Is selected to be not less than 30% and not more than 60% of the total area of the semiconductor element 100. In order to secure the electrical characteristics and bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 May be more than 60% and less than 100%. To increase the light intensity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 may be selected to be more than 0% and less than 30% Can be configured.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 4에 도시된 바와 같이, 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(163)의 상기 반도체 소자(100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.4, the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172. In the semiconductor device 100 according to the embodiment, . For example, the length d of the third reflective layer 163 along the major axis direction of the semiconductor device 100 corresponds to the distance between the first bonding pad 171 and the second bonding pad 172 . Also, the length of f may be provided along the minor axis direction of the semiconductor element 100 of the third reflective layer 163. The length f of the third reflective layer 163 along the minor axis direction of the semiconductor element 100 may correspond to the minor axis length of the semiconductor element 100, for example. The area of the third reflective layer 163 may be 10% or more and 25% or less of the entire upper surface of the semiconductor device 100, for example.

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor element 100, the package body disposed under the semiconductor element may be discolored or cracked, , It is advantageous to secure the light extraction efficiency to emit light to the six surfaces of the semiconductor element.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In other embodiments, the area of the third reflective layer 163 may be set to more than 0% and less than 10% of the entire upper surface of the semiconductor element 100 in order to secure a greater light extraction efficiency. And the area of the third reflective layer 163 may be set to more than 25% and less than 100% of the entire upper surface of the semiconductor element 100 in order to prevent discoloration or cracking in the package body .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 제1 본딩패드와 제2 본딩패드 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 제1 본딩패드와 제2 본딩패드 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.According to the semiconductor device 100 of this embodiment, the first region provided between the first bonding pad and the second bonding pad can be provided so that light generated in the light emitting structure 110 is not transmitted through the first region . At this time, the first region may be a region corresponding to an interval between the first bonding pad and the second bonding pad. The first region may correspond to the length d of the third reflective layer 163 disposed in the major axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. In addition, light generated in the light emitting structure 110 may be transmitted through a second region provided between a side surface of the semiconductor device 100 in the major axis direction and a neighboring first bonding pad or a second bonding pad, have.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제3 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.In addition, light generated in the light emitting structure 110 may be transmitted to a third region provided between a side surface of the semiconductor device 100 in a short axis direction and a neighboring first bonding pad or a second bonding pad. have.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. According to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, 171 and the second bonding pads 172. In addition,

한편, 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체(205)가 수지 등으로 제공되는 경우, 도 33에 도시된 바와 같이, 상기 반도체 소자(100)의 하부 영역에서, 상기 제1 본딩패드(171)가 실장되는 상기 제1 패키지 전극(211)과 상기 제2 본딩패드(172)가 실장되는 상기 제2 패키지 전극(212) 사이에 배치된 상기 패키지 몸체(205) 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체(205)가 변색되거나 균열이 발생될 수 있다.On the other hand, as described above, the semiconductor device 100 according to the embodiment may be provided in the form of a semiconductor device package by being mounted, for example, by a flip chip bonding method. 33, in the lower region of the semiconductor device 100, the first bonding pad 171 is electrically connected to the first bonding pad 171, The semiconductor device 100 is formed in the area of the package body 205 disposed between the first package electrode 211 on which the first bonding pad 172 is mounted and the second package electrode 212 on which the second bonding pad 172 is mounted. The package body 205 may be discolored or cracked due to a short-wavelength strong light emitted from the package body 205.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제3 반사층(163)이 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 반도체 소자(100)가 실장되는 패키지 몸체(205)가 수지 등으로 제공되는 경우에도 상기 반도체 소자(100)에 하부에 배치된 패키지 몸체(205)가 변색되거나 균열이 발생되는 것을 방지할 수 있게 된다.However, according to the semiconductor device 100 of the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, the first bonding pad 171 And the second bonding pad 172. In addition, Accordingly, even when the package body 205 on which the semiconductor device 100 is mounted is provided with a resin or the like, the package body 205 disposed below the semiconductor device 100 is discolored or cracked Can be prevented from being generated.

한편, 이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 반도체 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.Meanwhile, a plurality of semiconductor device packages according to the embodiments described above may be arrayed on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like, which are optical members, may be disposed on the optical path of the semiconductor device package. These semiconductor device packages, substrates, and optical members can function as light units.

또한, 실시 예에 따른 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.Further, the display device, the indicating device, and the lighting device including the semiconductor device package according to the embodiment can be realized.

여기서, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Here, the display device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module that emits light and includes a semiconductor element, a light guide plate disposed forward of the reflector and guiding light emitted from the light emitting module forward, An image signal output circuit which is connected to the display panel and supplies an image signal to the display panel; and an image signal output circuit arranged in front of the display panel, Gt; color filter < / RTI > Here, the bottom cover, the reflection plate, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.

또한, 조명 장치는 기판과 실시 예에 따른 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.The lighting device includes a light source module including a substrate and semiconductor devices according to the embodiments, a heat sink for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module can do. For example, the lighting device may include a lamp, a head lamp, or a streetlight.

해드 램프는 기판 상에 배치되는 반도체 소자를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.The head lamp includes a light emitting module including a semiconductor element disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, a lens for refracting light reflected by the reflector forward, And a shade that reflects the light reflected by the reflector and blocks or reflects a part of the light directed toward the lens to form a desired light distribution pattern by a designer.

한편, 도 34는 실시 예에 따른 조명장치의 분해 사시도이다.34 is an exploded perspective view of the illumination device according to the embodiment.

실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 포함할 수 있다.The lighting apparatus according to the embodiment may include a cover 2100, a light source module 2200, a heat discharger 2400, a power supply unit 2600, an inner case 2700, and a socket 2800. Further, the illumination device according to the embodiment may further include at least one of the member 2300 and the holder 2500. The light source module 2200 may include a semiconductor device or a semiconductor device package according to an embodiment.

상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. The light source module 2200 may include a light source unit 2210, a connection plate 2230, and a connector 2250. The member 2300 is disposed on the upper surface of the heat discharging body 2400 and has guide grooves 2310 through which the plurality of light source portions 2210 and the connector 2250 are inserted.

상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. The holder 2500 blocks the receiving groove 2719 of the insulating portion 2710 of the inner case 2700. Therefore, the power supply unit 2600 housed in the insulating portion 2710 of the inner case 2700 is sealed. The holder 2500 has a guide protrusion 2510.

상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The power supply unit 2600 may include a protrusion 2610, a guide 2630, a base 2650, and an extension 2670. The inner case 2700 may include a molding part together with the power supply part 2600. The molding part is a hardened portion of the molding liquid so that the power supply unit 2600 can be fixed inside the inner case 2700.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments can be combined and modified by other persons having ordinary skill in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or scope of the invention.

100 반도체 소자 105 기판
110 발광구조물 111 제1 도전형 반도체층
112 활성층 113 제2 도전형 반도체층
120 전류확산층 130 오믹접촉층
141 제1 전극 142 제2 전극
150 보호층 160 반사층
161 제1 반사층 162 제2 반사층
163 제3 반사층 171 제1 본딩패드
172 제2 본딩패드100 semiconductor device 105 substrate
110 Light emitting structure 111 First conductive semiconductor layer
112 active layer 113 second conductive semiconductor layer
120 current diffusion layer 130 ohmic contact layer
141 First electrode 142 Second electrode
150 Protective layer 160 Reflective layer
161 First reflective layer 162 Second reflective layer
163 Third reflective layer 171 First bonding pad
172 2nd bonding pad

Claims (10)

제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극;
상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극;
상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드;
상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드;
상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층;
상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층;
상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 제3 반사층;
을 포함하고,
반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.A light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer;
A first electrode disposed on the first conductive type semiconductor layer and electrically connected to the first conductive type semiconductor layer;
A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer;
A first bonding pad disposed over the first electrode and the second electrode and electrically connected to the first electrode;
A second bonding pad disposed on the first electrode and the second electrode, the second bonding pad being disposed apart from the first bonding pad and electrically connected to the second electrode;
A first reflective layer disposed between the light emitting structure and the first bonding pad;
A second reflective layer disposed between the light emitting structure and the second bonding pad;
A third reflective layer disposed between the first bonding pad and the second bonding pad;
/ RTI >
The sum of the areas of the first bonding pads and the area of the second bonding pads is larger than the sum of the total area of the upper surface of the semiconductor element on which the first bonding pads and the second bonding pads are disposed And the area of the third reflective layer is not less than 10% and not more than 25% of the total area of the upper surface of the semiconductor element,
Wherein light generated in the light emitting structure is not transmitted through the first region provided between the first bonding pad and the second bonding pad but is not emitted through the first region provided between the first bonding pad and the second bonding pad, In a second region provided between the bonding pad or the second bonding pad and a third region provided between the side surface disposed in the minor axis direction of the semiconductor element and the neighboring first bonding pad or the second bonding pad, And the light generated in the semiconductor device is transmitted and emitted. 제1항에 있어서,
상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.The method according to claim 1,
Wherein the sum of the area of the first bonding pad and the area of the second bonding pad is greater than or equal to 30% of the total area of the semiconductor element when viewed from the upper direction of the semiconductor element. 제1항에 있어서,
상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며,
상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공된 반도체 소자.The method according to claim 1,
Wherein the first bonding pad or the second bonding pad is provided along the major axis direction of the semiconductor element at a length of x and is provided along the minor axis direction of the semiconductor element at a length of y,
Wherein the ratio of x to y is 1: 1.5 to 1: 2. 제1항에 있어서,
상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작은 반도체 소자.The method according to claim 1,
Wherein an interval between the first bonding pad and the second bonding pad is equal to or greater than 125 micrometers and equal to or less than 300 micrometers. 제1항에 있어서,
상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향에 배치된 이웃하는 측면으로부터 b의 길이만큼 떨어져서 배치되고, 상기 반도체 소자의 단축 방향에 배치된 이웃하는 측면으로부터 a의 길이만큼 떨어져서 배치되고,
상기 a는 100 마이크로 미터에 비해 같거나 크고, 상기 b는 40 마이크로 미터에 비해 같거나 큰 반도체 소자.The method according to claim 1,
The first bonding pad or the second bonding pad is disposed at a distance of b from the adjacent side surface disposed in the major axis direction of the semiconductor element, and the length of a from the adjacent side surface disposed in the minor axis direction of the semiconductor element Lt; / RTI >
Wherein a is equal to or greater than 100 micrometers, and b is equal to or greater than 40 micrometers. 제1항에 있어서,
상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.The method according to claim 1,
Wherein light generated in the light emitting structure is transmitted through and emitted from an area of 20% or more of the upper surface of the semiconductor element on which the first bonding pad, the second bonding pad, and the third reflective layer are disposed. 제6항에 있어서,
상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출되는 반도체 소자.The method according to claim 6,
Wherein light generated in the light emitting structure is transmitted through the upper surface, the lower surface, and the four lateral directions of the semiconductor element and is emitted. 제1항에 있어서,
상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고,
상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층인 반도체 소자.The method according to claim 1,
Wherein the first reflective layer is an insulating reflective layer provided with a first opening for electrically connecting the first conductive type semiconductor layer and the first bonding pad,
And the second reflective layer is an insulating reflective layer provided with a second opening for electrically connecting the second conductive type semiconductor layer and the second bonding pad. 제1항에 있어서,
상기 제3 반사층은 상기 제1 반사층 및 상기 제2 반사층에 연결된 절연성 반사층인 반도체 소자.The method according to claim 1,
And the third reflective layer is an insulating reflective layer connected to the first reflective layer and the second reflective layer. 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체;
상기 패키지 몸체에 배치된 제1항 내지 제9항 중의 어느 한 한에 의한 반도체 소자;
를 포함하고,
상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고,
상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결된 반도체 소자 패키지.A package body including a first package electrode and a second package electrode;
A semiconductor element according to any one of claims 1 to 9 arranged on the package body;
Lt; / RTI >
The first bonding pad of the semiconductor device is electrically connected to the first package electrode,
And the second bonding pad of the semiconductor device is electrically connected to the second package electrode.
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