KR20180097174A - 자기 정렬 메탈 게이트 에치 백 프로세스 및 디바이스 - Google Patents

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KR20180097174A
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trench
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체-쳉 창
치-한 린
호릉-후에이 쳉
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Abstract

반도체 디바이스의 형성 방법은 기판 및 게이트 트렌치를 둘러싸는 제1 유전체 층을 갖는 디바이스를 수용하는 단계를 포함한다. 상기 방법은, 게이트 트렌치 내에 게이트 유전체 층 및 게이트 워크 펑션(WF) 층을 성막하는 단계, 및 게이트 WF 층에 의해 둘러싸이는 스페이스 내에 HM(hard mask) 층을 형성하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 게이트 WF 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 WF 층을 리세싱하는 단계를 더 포함한다. 게이트 WF 층의 리세싱 후에, 방법은 게이트 트렌치 내의 HM 층을 제거하는 단계를 더 포함한다. HM 층의 제거 후에, 방법은 게이트 트렌치 내에 메탈 층을 성막하는 단계를 더 포함한다.

Description

자기 정렬 메탈 게이트 에치 백 프로세스 및 디바이스{SELF-ALIGNED METAL GATE ETCH BACK PROCESS AND DEVICE}
[우선권 데이터]
본 출원은, 그 전체가 참조에 의해 여기에 통합되는, "Self-Aligned Metal Gate Etch Back Process and Device"를 명칭으로 하고, 2016년 01월 29일에 출원된 미국 가출원 No. 62/288,507에 대한 이익을 주장한다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. IC 진화 동안에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트(또는 라인)]는 감소하지만 기능적 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 일반적으로 증가하고 있다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다. 또한, 이러한 축소는 IC 프로세싱 및 제조의 복잡도를 증가시킨다.
일부 IC 디자인에서의 하나의 발전(development)은 전통적인 폴리실리콘 게이트를 하이-k/메탈 게이트(HK/MG)로 대체한 것이다. 통상적인 HK/MG는 하이-k 게이트 유전체 층, 워크 펑션(WF: work function), 메탈 층, 및 저 저항 메탈 필링 층(low resistance metal filling layer)을 포함한다. 이러한 구조는 스위칭 파워와 게이트 누설을 감소시키면서 트랜지스터 밀도와 스위칭 속도를 향상시키는 것으로 생각된다. 테크놀로지 노드(technology node)가 계속 감소됨(shrinking)에 따라, HK/MG의 제조에서의 몇가지 어려움이 발생한다. 이 어려움 중의 하나는, 메탈 필링 층이 작은 풋프린트(footprint)를 가질 수 있고, 이에 따라 메탈 필링 층 상에 게이트 콘택트를 적절하게 랜딩(landing)하기 어렵다는 것이다.
본 개시는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 실시형태에 따라 구성된 메탈 게이트 구조체를 구비하는 반도체 디바이스를 예시한다.
도 2a 및 도 2b는 본 개시의 다양한 양상에 따른, 반도체 디바이스를 형성하는 방법의 블록 다이어그램을 나타낸다.
도 3a는, 실시형태에 따른 도 2a 및 도 2b의 방법에 따른, 제조 스테이지 중의 부분적인 반도체 디바이스의 투시도를 예시한다.
도 3b, 3c, 3da, 3db, 3e, 3f, 3g, 3h, 3i, 3j, 3k, 및 3l은 일부 실시형태에 따른 도 2a 및 도 2b의 방법에 따른 타겟 반도체 디바이스의 형성의 단면도를 예시한다.
도 4는 본 개시의 다양한 양상에 따른, 반도체 디바이스를 형성하는 방법의 블록 다이어그램을 나타낸다.
도 5a, 5b 및 5c는 일부 실시형태에 따른 도 4의 방법에 따른 타겟 반도체 디바이스의 형성의 단면도를 예시한다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피처 상에서 또는 그 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피처(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스 및 제조에 관련된다. 특히, 본 개시는 FET(field-effect transistor), 및 그 제조 방법을 위한 HK/MG(high-k metal gate)와 같은 메탈 게이트에 관련된다.
도 1은 본 개시의 다양한 실시형태에 따른 메탈 게이트(130)(점선으로 둘러싸임)를 구비하는 반도체 디바이스를 나타낸다. 도 1을 참조하면, 디바이스(100)는 기판(102), 기판(102) 위에 배치된 게이트 스페이서(108), 및 게이트 스페이서(108)를 둘러싸는 유전체 층(110)을 포함한다. 디바이스(100)는 게이트 유전체 층(116), 워크 펑션(WF) 층(118), 및 게이트 스페이서(108)에 의해 규정되는 공간에 배치되는 메탈 필링 층(128)을 더 포함한다. 메탈 필링 층(128)의 하방 부분은 WF 층(118)에 의해 둘러싸인다. 게이트 유전체 층(116), WF 층(118), 및 메탈 필링 층(128)은 메탈 게이트(130)의 층들이다. 도시되진 않았지만, 실시형태에서, 디바이스(100)는 게이트 유전체 층(116) 아래의 인터페이셜 층(interfacial layer) 등의 다른 피처(feature)들을 포함할 수 있다. 게이트 유전체 층(116)은 하이-k 유전체 물질을 포함할 수 있고, 이에 따라 메탈 게이트(130)를 HK/MG로 만들 수 있다. 디바이스(100)는 다양한 층들(108, 110, 및 128) 위에 다른 유전체 층(132)을 더 포함한다. 디바이스(100)는, 유전체 층(132)을 관통하며, 메탈 게이트(130) 특히 메탈 필링 층(128) 상에 랜딩되는 게이트 콘택트(134)를 더 포함한다.
도 1을 계속 참조하면, 메탈 필링 층(128)의 상부 표면은 게이트 유전체 층(116)과 WF 층(118)의 각각의 상부 표면보다 더 높다. 메탈 필링 층(128)은 게이트 유전체 층(116)과 WF 층(118)보다 비교적 큰 풋프린트(상면도로부터)를 갖는다. 따라서, 게이트 콘택트(134)는 메탈 필링 층(128)에 직접 접촉하지만, 게이트 유전체 층(116) 또는 WF 층(118)에 직접 접촉하지 않는다. 실시형태에서, 메탈 필링 층(128)은 저 저항 메탈을 포함한다. 메탈 필링 층(128)의 큰 풋프린트로 인해, 디바이스(100)는 낮은 게이트 콘택트 저항을 제공한다. 특히, 디바이스(100)는, 메탈 필링 층(128)이 더 작은 풋프린트를 갖고 게이트 콘택트(134)가 WF 층(118) 또는 게이트 유전체 층(116)에 직접 접촉되는 경우보다 낮은 게이트 콘택트 저항을 제공한다. 또한, 메탈 필링 층(128)의 큰 풋프린트는 바람직하게도 게이트 콘택트(134)를 제조하기 위한 프로세스 윈도우를 확장시킨다.
도 2a 및 도 2b를 참조하면, 본 개시의 다양한 양상에 따른 디바이스(100)와 같은 반도체 디바이스를 형성하는 방법(200)이 도시되어 있다. 방법(200)은 실시예이고, 청구범위에 명확하게 기술된(recited) 것 이상의 본 개시를 한정하는 것을 의도하지 않는다. 상기 방법(200) 이전, 도중, 및 이후에 추가 동작들이 제공될 수 있고, 설명한 일부 동작들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 방법(200)은 도 3a 내지 도 3l과 결합하여 이하에 설명된다. 도 3a는 반도체 디바이스(100)의 일부의 투시도를 나타내고, 도 3b 내지 도 3l은 본 개시의 양상에 따른 제조의 다양한 스테이지 중에 도 3a의 "1-1" 라인을 따른 반도체 디바이스의 일부의 단면도를 나타낸다.
도시된 바와 같이, 디바이스(100)는 FinFET 디바이스이다. 이것은, 실시형태를, 임의의 타입의 디바이스들, 임의의 수의 디바이스들, 임의의 수의 영역, 또는 구조체 또는 영역의 임의의 구성에 한정할 필요는 없다. 예컨대, 제공된 주제(subject matter)는, 게이트 콘택트 저항을 감소시키고 게이트 콘택트 제조 중에 프로세스 윈도우를 확장하기 위한, 평면형 FET 디바이스들 및 다른 타입의 멀티 게이트 FET 디바이스의 제조에 적용될 수 있다. 또한, IC 또는 그 일부의 프로세싱 중에 제조되며, SRAM(static random access memory) 및/또는 다른 로직 회로들, 저항기, 커패시터, 및 인덕터와 같은 수동 콤포넌트들과 PFET(p-type FET), NFET(n-type FET), FinFET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀들, 및 이들의 조합을 포함할 수 있는, 중간 디바이스가 될 수 있다.
도 2a를 참조하면, 202에서, 방법(200)은 하나의 프로세싱 상태에서 디바이스(100)를 제공하거나 디바이스(100)가 제공된다. 도 3a 및 도 3b를 함께 참조하면, 디바이스(100)는 기판(102), 기판(102) 위에 배치된 핀(fin)(104), 및 기판(102) 위의 격리 구조체(106)를 포함한다. 핀(104)은 격리 구조체(106) 외측으로 돌출된다. 핀(104)은 채널 영역(104b) 및 2개의 소스/드레인 영역(104a)을 포함한다. 본 실시형태에서, 디바이스(100)는 핀(104) 위에 배치되는 게이트 스페이서(108) 및 격리 구조체(106)를 더 포함한다. 대체 실시형태에서, 게이트 스페이서(108)는 생략될 수 있다. 또한 본 실시형태에서, 디바이스(100)는 게이트 스페이서(108)를 (적어도 게이트 스페이서의 측벽 상에서) 둘러싸는 유전체 층(110)을 포함한다. 게이트 스페이서(108)의 내부 측벽은 "z" 방향을 따라 채널 영역(104b)과 실질적으로 정렬되는 게이트 트렌치(112)를 규정한다. 디바이스(100)의 다양한 콤포넌트들은 이하에 더 설명된다.
기판(102)은 본 실시형태에서 실리콘 기판이다. 대안으로서, 기판(102)은, 게르마늄 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP를 포함하는 합금 반도체; 또는 그것들의 조합을 포함할 수 있다. 또 다른 대안에서, 기판(102)은 SOI(semiconductor-on-insulator) 기판이다. 기판(102)은 에피택셜 피처를 포함할 수 있고, 성능 향상을 위해 긴장될(strained) 수 있고, 그리고/또는 다른 적합한 향상 피처들을 가질 수 있다.
핀(104)은 반도체 물질(들)을 포함하고, p 타입 FinFET 또는 n 타입 FinFET 등의 FinFET을 핀(104) 위에 형성하기에 적합하다. 핀(104)은 포토리소그래피 및 에치 프로세스들을 포함하는 적합한 프로세스들을 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(102) 위에 놓인 포토레지스트(레지스트) 층을 형성하는 단계; 패턴에 레지스트를 노출시키는 단계; 노출후 베이크 프로세스(post-exposure bake process)를 수행하는 단계; 및 레지스트를 포함하는 마스킹 엘리먼트(masking element)를 형성하기 위해 레지스트를 현상하는(developing) 단계를 포함할 수 있다. 이어서, 마스킹 엘리먼트는, 기판(102)에 리세스를 에칭하고 기판(102) 상의 핀(104)을 남기기 위해 사용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 다른 적합한 프로세스들을 포함할 수 있다. 예컨대, 건식 에칭 프로세스는 산소함유기체, 불소함유기체(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소함유기체(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬함유기체(예컨대, HBr 및/또는 CHBR3), 요오드함유기체, 적합한 다른 기체 및/또는 플라즈마, 및/또는 이것들의 조합을 구현할 수 있다. 예컨대, 습식 에칭 프로세스는 DHF(diluted hydrofluoric acid); KOH(potassium hydroxide) 용액; 암모니아; HF(hydrofluoric acid), 질산(HNO3)을 함유하는 용액, 및/또는 아세트산(CH3COOH); 또는 다른 적합한 습식 부식액에 에칭하는 단계를 포함할 수 있다. 일부 실시형태에서, 핀(104)은 DPL(double-patterning lithography) 프로세스에 의해 형성될 수 있다. 기판(102) 상에 핀(104)을 형성하기 위한 방법의 다수의 다른 실시형태가 적합하게 될 수 있다.
격리 구조체(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드(silicon oxynitride), FSG(fluoride-doped silicate glass), 로우-k 유전체 물질, 및/또는 다른 적합한 절연 물질로 형성될 수 있다. 실시형태에서, 격리 구조체(106)는, 예컨대 핀(104) 형성 프로세스의 일부로서, 기판(102) 내의 트렌치를 에칭함으로써 형성된다. 이어서, 트렌치는 CMP(chemical mechanical planarization) 프로세스가 후속되는 격리 물질(isolating material)로 충전될 수 있다. 격리 구조체(106)는 필드 산화물(field oxide), LOCOS(LOCal Oxidation of Silicon), 및/또는 다른 적합한 구조체도 포함할 수 있다. 격리 구조체(106)는 예컨대 하나 이상의 열산화 라이너 층(thermal oxide liner layer)들을 갖는 멀티 층 구조체를 포함할 수 있다.
게이트 스페이서(108)는 실리콘 산화물, 실리콘 질화물, SiCN(silicon carbide nitride), SiON(silicon oxynitride), SiCON(silicon carbide oxynitride), 또는 다른 적합한 유전체 물질을 포함할 수 있다. 게이트 스페이서(108)는 성막 프로세스 및 에칭 프로세스에 의해 형성될 수 있다. 성막 프로세스는 CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 다른 적합한 성막 기술이 될 수 있다. 에칭 프로세스는 일 실시예에서 이방성 건식 에칭 프로세스일 수 있다. 방법(200)이 게이트 교체 프로세스를 포함하는 실시형태에서, 첫번째로 게이트 스페이서(108)는 더미 게이트의 측벽 상에 형성되고, 더미 게이트가 나중에 제거되고, 이에 따라 게이트 스페이서(108)의 대향 측별들 사이에 게이트 트렌치(112)를 제공한다. 게이트 트렌치(112)는 채널 길이 방향이기도 한 "x" 방향을 따라 치수 W1을 갖는다. 치수 W1의 값은 FinFET 디바이스(100)를 형성하기 위한 프로세스 노드들뿐만 아니라 FinFET 디바이스(100)(예컨대, SRAM 디바이스 또는 로직 디바이스)의 타입에 의존한다(예컨대, 22 nm, 10 nm, 7 nm 등).
유전체 층(110)은 TEOS(tetraethylorthosilicate) 산화물 등의 하나 이상의 유전체 물질들, 비도핑 규산염 유리, 또는 BPSG(borophosphosilicate glass) 등의 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전체 물질들을 포함할 수 있다. 유전체 층(110)은 PECVD(plasma enhanced CVD) 프로세스, FCVD(flowable CVD), 또는 다른 적합한 성막 기술에 의해 성막될 수 있다. 실시형태에서, 디바이스(100)는 유전체 층(110) 아래의 에치 스탑 층(미도시)을 더 포함하고, 에치 스탑 층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 다른 물질들을 포함할 수 있다.
동작 204에서, 방법(200)(도 2a)은 게이트 트렌치(112) 내에 게이트 유전체 층(116)을 성막한다. 도 3c를 참조하면, 게이트 유전체 층(116)은 게이트 트렌치(112)의 하부 표면과 측벽 표면들 위에 성막된다. 본 실시형태에서, 게이트 유전체 층(116)의 성막 전에, 방법(200)은 게이트 트렌치(112) 내에 그리고 채널 영역(104b) 위에 인터페이셜 층(114)을 성막한다. 인터페이셜 층(114)은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON) 등의 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적합한 기술에 의해 형성될 수 있다. 대체 실시형태에서, 인터페이셜 층(114)은 생략된다.
도 3c에 도시된 바와 같이 계속해서 본 실시형태에 있어서, 게이트 유전체 층(116)은 인터페이셜 층(114) 위에 성막된다. 게이트 유전체 층(116)은, HfO2(hafnium oxide), ZrO2(zirconium oxide), La2O3(lanthanum oxide), TiO2(titanium oxide), Y2O3(yttrium oxide), SrTiO3(strontium titanate), 다른 적합한 금속 산화물들, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있다. 게이트 유전체 층(116)은 ALD 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
동작 206에서, 방법(200)(도 2a)은 게이트 트렌치(112)의 하부 및 측벽들 위에 게이트 WF 층(118)을 성막한다. 도 3da를 참조하면, 게이트 WF 층(118)은 게이트 유전체 층(116) 위에 성막되고, 게이트 트렌치(112)를 부분적으로 충전한다. 게이트 WF 층(118)은 FinFET(100)의 타입에 따라 p 타입 또는 n 타입의 워크 펑션 층이 될 수 있다. p 타입 워크 펑션 층은 TiN(titanium nitride), TaN(tantalum nitride), Ru(ruthenium), Mo(molybdenum), W(tungsten), Pt(platinum), 또는 이들의 조합의 그룹(이 그룹에 한정되지는 않음)으로부터 선택된 충분히 큰 유효 워크 펑션(sufficiently large effective work function)을 가진 금속을 포함한다. n 타입 워크 펑션 층은 Ti(titanium), Al(aluminum), TaC(tantalum carbide), TaCN(tantalum carbide nitride), TaSiN(tantalum silicon nitride), 또는 이들의 조합의 그룹(이 그룹에 한정되지는 않음)으로부터 선택된 충분히 낮은 유효 워크 펑션(sufficiently low effective work function)을 가진 금속을 포함한다. 게이트 WF 층(118)은 복수의 층들을 포함할 수 있고, CVD, PVD, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 실시형태에서, 방법(200)은 게이트 트렌치(112)의 외측의 게이트 WF 층(118) 및 게이트 유전체 층(116)의 초과 물질(들)을 제거하기 위해, CMP 프로세스를 수행하고, 이에 따라 디바이스(100)의 상부 표면이 평탄화된다.
도 3da를 계속 참조하면, 게이트 WF 층(118)은 "x" 방향을 따라 치수 W2를 갖는 스페이스(120)를 제공한다. 나중에 도시되는 바와 같이, 메탈 필링 층[도 1의 메탈 필링 층(128) 등]은 스페이스(120) 내에 성막될 것이다. 본 실시형태에서, 폭(W2)은 메탈 필링 층(128)을 성막하기 위한 임계 치수와 동일하거나 더 크다. 프로세스 노드들이 더 작아짐에 따라, 스페이스(120)도 더 작아질 수 있다. 도 3db에 도시된 바와 같이, 실시예에서, 게이트 WF 층(118)이 성막된 후에, 게이트 WF 층(118)에 의해 둘러싸인 스페이스(120-1)는 임계 치수보다 작은 치수 W3을 갖는다. 이어서, 메탈 필링 층(128)은 좁은 프로파일로 인해 스페이스(120-1)에 적절하게 충전되지 않을 수 있다. 본 실시예에 추가하여, 방법(200)은, 도 3da에 도시된 바와 같이, 스페이스(120-1)가 확대되는 패터닝 프로세스 및 에칭 프로세스를 통해 스페이스(120-1)를 확장시킨다. 패터닝 프로세스는 포토리소그래피를 포함할 수 있고, 에칭 프로세스는 게이트 WF 층(118)을 에칭하기 위해 선택적으로 조정될(tuned) 수 있다.
동작 208에서, 방법(200)(도 2a)은 층들(108, 110, 116, 및 118) 위에 HM(hard mask) 층(122)을 성막하고, HM 층은 스페이스(120)를 충전한다. 도 3e를 참조하면, HM 층(122)은, SiO2(silicon oxide), SiN(silicon nitride), silicon nitride(silicon carbide nitride), SiCON(silicon carbide oxynitride), SiON(silicon oxynitride)과 같은 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 조합을 포함할 수 있다. HM 층(122)은 ALD, 열 산화, 화학적 산화, CVD, PVD, 또는 다른 성막 기술에 의해 형성될 수 있다. 실시형태에서, HM 층(122)은 레지스트이고, 스핀-코팅(spin-coating)을 포함하는 프로세스에 의해 형성된다. 다양한 실시형태에서, HM 층(122)은 층들(108, 110, 116, 및 118)에 관한 에칭 선택성을 갖는다. 실시형태에서, HM 층(122)은 PFET 및 NFET 모두를 포함하는 디바이스(100)의 전체 표면 위에 성막된다.
동작 210에서, 방법(200)(도 2a)은 HM 층(122)을 에치 백(etch back)한다. 도 3f를 참조하면, 층들(108, 110, 116, 및 118) 위에 놓인 HM 층(122)의 일부는 제거된다. 또한, HM 층(122)의 상부 표면(S122)이 "z" 방향을 따른 치수 D1만큼 유전체 층(110)의 상부 표면(S110) 아래에 있도록, 스페이스(120)(도 3da) 내의 HM 층(122)의 일부가 리세싱된다. 디바이스(100)가 PFET 및 NFET 모두를 포함하는 실시형태에서, HM 층(122)은 NFET(또는 PFET) 영역 내의 마스킹 엘리먼트에 의해 보호되지만 PFET(또는 NFET) 영역 내에서 에치 백될 수 있다. 이것은, PFET 및 NFET을 위한 퍼포먼스의 개별 조정(separate tuning)을 가능하게 한다. 이러한 개별 PFET 및 NFET 조정은 나중에 논의될 동작들(212, 214, 216, 및 218)을 포함하는 후속 동작들에서 마찬가지로 적용될 수 있다. 실시형태에서, 동작 210은 습식 에칭, 건식 에칭, ALE(atomic layer etching), 반응성 이온 에칭, 또는 다른 에치 백 기술을 사용할 수 있다. 또한, 실시형태에서, 동작 210은 층들(108, 110, 116, 및 118)이 실질적으로 변경되지 않고 남지만, HM 층(122)을 에칭하도록 조정되는 선택적 에칭을 사용한다. 또한, HM 층(122)의 에칭은 자기 정렬된다(self-aligned). 즉, HM 층(122)이 상기한 바와 같은 PFET 및 NFET의 개별 조정을 제외하고 포토리소그래피 패터닝 프로세스없이 에칭된다. 동작 210은 일 실시예에서의 타이머 모드를 사용하여 깊이(D1)를 제어할 수 있다.
동작 212에서, 방법(200)(도 2a)은 게이트 트렌치(112) 내에 게이트 WF 층(118)을 리세싱한다. 도 3g를 참조하면, 게이트 WF 층(118)의 상부 표면(S118)이 "z" 방향을 따라 치수 D2만큼 상부 표면(S110)보다 아래에 있도록, 게이트 WF 층(118)이 리세싱된다. 층들(118/122)의 각 상부 표면과 상부 표면(S110) 사이의 스페이스(124)는 상면도로부터 스페이스(120)(도 3da)보다 큰 풋프린트를 갖는다. 실시형태에서, 표면(S118)은 "z" 방향을 따라 표면(S122)보다 높거나 낮게 될 수 있다. 대안으로서, 표면(S118)은 표면(S122)과 실질적으로 동일 레벨이 될 수 있다. 동작 212는 건식 에칭, 습식 에칭, ALE, 또는 다른 에칭 기술을 포함할 수 있다. 또한, 동작 212는 층들(108, 110, 116, 및 122)이 실질적으로 변경되지 않고 남지만, 게이트 WF 층(118)을 에칭하도록 선택적으로 조정되는 에칭 프로세스를 포함한다. HM 층(122)은 에칭 프로세스로부터 게이트 WF 층의 측벽들의 일부와 하부 표면을 보호한다. 동작 212는 일 실시예에서의 타이머 모드를 사용하여 치수(D2)를 제어할 수 있다. 도시되는 바와 같이, 치수(D2)는 메탈 필링 층(128)(도 1)의 두께에 관련된다. 또한, 게이트 WF 층(118)의 에칭은 자기 정렬된다. 즉, 게이트 WF 층(118)은 포토리소그래피 패터닝 프로세스없이 게이트 트렌치(112) 내에서 리세싱된다.
동작 214에서, 방법(200)(도 2b)은 게이트 트렌치(112) 내에 게이트 유전체 층(116)을 리세싱한다. 도 3h를 참조하면, 게이트 유전체 층(116)의 상부 표면(S116)이 "z" 방향을 따라 치수 D3만큼 상부 표면(S110)보다 아래에 있도록, 게이트 유전체 층(116)이 리세싱된다. 동작 214는 또한 "x" 방향을 따라 스페이스(124)를 확장시킨다. 실시형태에서, 표면(S116)은 "z" 방향을 따라 표면(S118)보다 높거나 낮게 될 수 있다. 대안으로서, 표면(S116)은 표면(S118)과 실질적으로 동일 레벨이 될 수 있다. 동작 214는 건식 에칭, 습식 에칭, ALE, 또는 다른 에칭 기술을 포함할 수 있다. 또한, 동작 214는 층들(108, 110, 118, 및 122)이 실질적으로 변경되지 않고 남지만, 게이트 유전체 층(116)을 에칭하도록 선택적으로 조정되는 에칭 프로세스를 포함한다. 동작 214는 일 실시예에서의 타이머 모드를 사용하여 치수(D3)를 제어할 수 있다. 도시되는 바와 같이, 일부 실시형태에서, 치수(D3)도 메탈 필링 층(128)(도 1)의 두께에 관련된다. 또한, 게이트 유전체 층(116)의 에칭은 자기 정렬된다. 즉, 게이트 유전체 층(116)은 포토리소그래피 패터닝 프로세스없이 게이트 트렌치(112) 내에서 리세싱된다.
방법(200)의 실시형태에서, 동작 214는 수행되지 않고, 방법(200)은 게이트 유전체 층(116)을 리세싱하지 않고 동작 212로부터 동작 216으로 진행된다. 방법(200)의 다른 실시형태에서, 동작 212 및 214는 하나의 제조 스텝으로 수행된다. 즉, 게이트 WF 층(118) 및 게이트 유전체 층(116)은 동일 시간에 에칭된다. 본 실시형태에 추가하여, 층들(116 및 118)은 양(both) 층들을 위한 에천트(etchant)를 포함하는 동일 레시피(recipe)를 사용하여 에칭된다. 예컨대, 상기 레시피는 게이트 WF 층(118)을 에칭하기 위해 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6)를 사용할 수 있고, 같은 시간에 게이트 유전체 층(116)을 에칭하기 위해 염소 함유 가스(Cl2, CHCl3, CCl4, 및/또는 BCl3)를 사용할 수 있다.
동작 216에서, 방법(200)(도 2b)은 게이트 트렌치(112)로부터 HM 층(122)을 제거한다. 도 3i를 참조하면, HM 층(122)이 제거된 후의 디바이스(100)가 도시되어 있다. 게이트 트렌치(112) 내에서, 디바이스(100)는 리세싱된 게이트 HM 층(118) 및 리세싱된 게이트 유전체 층(116)을 포함한다. 게이트 트렌치(112) 내에 스페이스가 제공되고, 이 스페이스는 스페이스(120 및 124)를 포함한다. 동작 216의 다수의 양상(respect)들은 다양한 실시형태에서의 동작 210의 양상들과 유사하다. 특히, 동작 216은 층들(108, 110, 116, 및 118)이 실질적으로 변경되지 않고 남지만, HM 층(122)을 에칭하도록 조정되는 선택적 에칭을 사용한다. 동작 216은 스페이스(120 및 124)를 둘러싸는 다양한 표면을 세정하는 세정 프로세스를 수행할 수 있다.
동작 218에서, 방법(200)(도 2b)은 게이트 트렌치(112) 내에 메탈 필링 층(128)[또는 메탈 층(128)]을 성막한다. 도 3j를 참조하면, 메탈 필링 층(128)은 스페이스(120 및 124)을 충전한다. 메탈 필링 층(128)은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 다른 적합한 물질들을 포함할 수 있다. 메탈 필링 층(128)은 CVD, PVD, 플레이팅(plating), 및/또는 다른 적합한 프로세스들에 의해 성막될 수 있다. 실시형태에서, 동작 218은 게이트 트렌치(112)의 외측의 초과 메탈 물질을 제거하고 디바이스(100)의 상부 표면을 평탄화하는 CMP 프로세스를 더 포함한다. 따라서, 메탈 필링 층(128)의 상부 표면(S128)은 표면(S110)과 실실적으로 동일 평면이다. 도 3j를 계속 참조하면, 메탈 필링 층(128)은 2개의 부분, 즉 게이트 WF 층(118)에 의해 둘러싸이는 하부 부분(128L) 및 하부 부분(128L) 위에 있고 각 상부 표면(S118 및 S116) 위에 있는 상부 부분(128U)을 갖는다. 상부 부분(128U)은 상면도로부터 하부 부분(128L)보다 큰 풋프린트(또는 면적)를 갖는다.
동작 220에서, 방법(200)(도 2b)은 메탈 필링 층(128) 위에 게이트 콘택트(134)를 형성한다. 도 3k를 참조하면, 게이트 콘택트(134)는 유전체 층(132)을 관통하고 메탈 필링 층(128)과 전기적으로 접촉한다. 실시형태에서, 동작 220은 성막, CMP, 포토리소그래피, 및 에칭 프로세스를 포함하는 다양한 프로세스들을 포함한다. 예컨대, 동작 220은 층들(108, 110, 및 128) 위에 유전체 층(132)을 성막하고 유전체 층(132)에 CMP 프로세스를 수행한다. 유전체 층(132)은 유전체 층(110)과 유사한 유전체 물질을 포함할 수 있고, PECVD 프로세스, FCVD 프로세스, 또는 다른 적합한 성막 프로세스에 의해 성막될 수 있다. 실시형태에서, 유전체 층(132)은 하나 이상의 물질 층들을 포함할 수 있다. 이어서, 동작 220은 포토리소그래피 패터닝 및 에칭 프로세스를 통해 유전체 층(132) 내에 개구를 형성한다. 개구는 메탈 필링 층(128)을 노출시킨다. 메탈 필링 층(128)의 확대된 풋프린트로 인해, 동작 220은 포토리소그래피 패터닝 프로세스에서 큰 프로세스 윈도우를 갖는다. 이어서, 동작 220은 개구 내에 게이트 콘택트(134)를 형성한다. 도 3k에 도시된 바와 같이, 게이트 콘택트(134)는 메탈 필링 층(128) 상에 완전히 랜딩한다. 메탈 필링 층(128)이 저저항 물질이기 때문에, 전체 게이트 콘택트 저항이 감소된다.
실시형태에서, 게이트 콘택트(134)는 장벽층(barrier layer) 및 장벽층 위의 게이트 비아(gate via)를 포함한다. 장벽층은 탄탈룸(Ta), 탄탄룸 질화물(TaN), 또는 다른 적합한 메탈 확산 장벽 물질을 포함할 수 있고, CVD, PVD, ALD, 또는 다른 적합한 프로세스들을 사용하여 성막될 수 있다. 게이트 비아는 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합, 또는 다른 적합한 물질 등의 도전성 물질을 사용하고, CVD, PVD, 플레이팅(plating)과 같은 적합한 프로세스 및/또는 다른 적합한 프로세스들을 사용하여 성막될 수 있다.
도 3l은 위에서 논의된 바와 같은 동작 214를 겪지 않은 디바이스(100)의 다른 실시형태를 나타낸다. 도 3l을 참조하면, 본 실시형태에서, 메탈 필링 층(128)의 상부 부분(128U)은 게이트 유전체 층(116)에 의해 둘러싸인다. 따라서, 도 3k에서의 실시형태보다 작은 풋프린트를 갖는다. 그러나, 이 풋프린트는 하부 부분(128L)의 풋프린트보다 더 작다.
동작 222에서, 방법(200)(도 2b)은 디바이스(100)의 제조를 완료하기 위해 추가 단계들로 진행된다. 예컨대, 동작 222는 완전한 IC를 형성하기 위해 디바이스(100)의 다수의 콤포넌트들(예컨대, p 타입 FinFET, n 타입 FinFET, 다른 타입의 FET, 저항기, 커패시터, 및 인덕터)을 접속하는 메탈 상호접속을 형성할 수 있다.
도 4는 방법(200)의 실시형태로 고려될 수 있는 방법(400)의 플로우 차트를 예시한다. 방법(400)의 다수의 양상(respect)들은 방법(200)의 양상들과 유사하다. 따라서, 도 5a 내지 도 5c과 관련되어 아래에서 간단히 논의된다.
도 4를 참조하면, 방법(400)은 동작 206으로부터 WF 층(118)(도 5a)에 의해 둘러싸이는 스페이스(120) 내에 HM 층(122)을 성막하는 동작 408로 진행된다. 실시형태에서, 동작 408은 위에서 논의된 바와 같이 동작 208 및 210을 포함하고, 동작 210만 게이트 트렌치(122) 내에서 HM 층(122)을 약간 리세싱한다[즉, 깊이(D1)는 매우 작다]. 다른 실시형태에서, 동작 408은 다양한 층들(108, 110, 116, 및 118)(도 3e 참조) 위에 HM 층(122)을 성막하기 위한 동작(208)을 포함하고, 도 5a에 도시된 바와 같이, HM 층(122)을 에치 백하여 게이트 트렌치(112) 내에 HM 층(122)의 일부를 남기기 위해 CMP 프로세스를 사용하는 동작(210)을 더 포함한다.
방법(400)(도 4)은 도 5b에 도시된 바와 같이, 동작 408로부터 게이트 트렌치(112) 내의 WF 층(118)을 리세싱하는 동작 212로 진행된다. 따라서, 상부 표면(S118)은 상부 표면(S110) 아래에 있다. 본 실시형태에서, WF 층(118)의 리세싱은 자기 정렬, 즉 포토리소그래피 패터닝 프로세스 없이 자기 정렬된다. 이것은, 표면(S118)이 표면(S122) 아래에 있는(또는 더 낮은) 실시예이다. 또한, 동작 212는 도 3g에 관하여 논의되는 선택적 에칭 프로세스를 사용한다.
방법(400)(도 4)은 도 5c에 도시된 바와 같이, 동작 212로부터 게이트 트렌치(112) 내의 게이트 유전체 층(116)을 리세싱하는 동작 214로 진행된다. 따라서, 상부 표면(S116)은 상부 표면(S110) 아래에 있다. 본 실시형태에서, 게이트 유전체 층(116)의 리세싱은 자기 정렬, 즉 포토리소그래피 패터닝 프로세스 없이 자기 정렬된다. 또한, 동작 214는 도 3h에 관하여 논의되는 선택적 에칭 프로세스를 사용한다. 실시형태에서, 방법(400)은 위에서 논의된 바와 같이 동작 214를 생략할 수 있다. 대체 실시형태에서, 방법(400)은, 위에서 논의된 바와 같이, 하나의 제조 단계에서 동작 212 및 214를 수행할 수 있다.
방법(400)(도 4)은 게이트 트렌치(112)로부터 HM 층(122)을 제거하는 동작 216으로 진행된다. 실시형태에서, 이것은 방법(200)(도 2b)의 동작 216과 동일하다. 따라서, 디바이스(100)는 도 3i에 도시된 바와 같이 제1 스페이스(120) 및 제2 스페이스(124)를 제공한다. 그 후에, 방법(400)(도 4)은 도 2b 및 도 3j에 관하여 위에서 논의된 바와 같이 메탈 필링 층(128)을 성막하기 위해 동작 218로 진행된다.
한정을 의도하지 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 반도체 디바이스의 형성에 다수의 장점을 제공한다. 예컨대, 본 개시의 실시형태는, 메탈 필링 층을 성막하기 전에, 게이트 워크 펑션 층 및 게이트 유전체 층을 리세싱한다. 결과로 얻어진 메탈 필링 층은 전형적인 메탈 게이트보다 큰 풋프린트를 제공하는 확대된 상부 부분을 갖는다. 이것은 게이트 콘택트 패터닝 프로세스들을 위한 프로세스 윈도우를 바람직하게 확대한다. 또한, 이것은 게이트 콘택트 저항을 바람직하게 감소시킨다. 또한, 게이트 워크 펑션 층 및 게이트 유전체 층의 리세싱은 자기 정렬, 즉 포토리소그래피 패터닝 프로세스 없이 자기 정렬된다. 본 개시의 실시형태는 메탈 게이트 제조 프로세스들을 향상시키고 디바이스 퍼포먼스를 향상시키기 위한 기존의 제조 플로우(manufacturing flow)에 용이하게 통합될 수 있다.
일 실시예 양상에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관련된다. 방법은 기판 및 기판 위의 제1 유전체 층을 갖는 디바이스를 수용하는 단계를 포함한다. 제1 유전체 층은 게이트 트렌치를 둘러싼다. 방법은, 게이트 트렌치 내에 게이트 유전체 층을 성막하는 단계, 게이트 트렌치 내에 그리고 게이트 유전체 층 위에 게이트 워크 펑션(WF) 층을 성막하는 단계, 및 게이트 트렌치 내에 있고 게이트 WF 층에 의해 둘러싸이는 스페이스 내에 HM(hard mask) 층을 형성하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 게이트 WF 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 WF 층을 리세싱하는 단계를 더 포함한다. 게이트 WF 층의 리세싱 후에, 방법은 게이트 트렌치 내의 HM 층을 제거하는 단계를 더 포함한다. HM 층의 제거 후에, 방법은 게이트 트렌치 내에 메탈 층을 성막하는 단계를 더 포함한다.
다른 실시예 양상에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관련된다. 방법은, 기판, 기판 상의 게이트 스페이서를 갖는 디바이스를 수용하는 단계, 및 게이트 트렌치, 및 기판 위에 있고 게이트 스페이서를 둘러싸는 제1 유전체 층을 제공하는 단계를 포함한다. 방법은, 게이트 트렌치의 하부 및 측벽 상에 게이트 유전체 층을 성막하는 단계, 및 게이트 트렌치 내에 그리고 게이트 유전체 층 위에 게이트 워크 펑션(WF) 층을 성막하는 단계를 더 포함한다. 방법은 기판 위에 HM(hard mask) 층을 형성하는 단계, 게이트 WF 층에 의해 둘러싸이는 스페이스를 충전하는 단계, 및 게이트 트렌치 내의 HM 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 HM 층을 에칭하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 게이트 WF 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 WF 층을 에칭하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 게이트 유전체 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 유전체 층을 에칭하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 HM 층을 제거하고 이에 따라 게이트 WF 층에 의해 둘러싸이는 제1 스페이스 및 게이트 유전체 층과 게이트 WF 층의 각 상부 표면과 제1 유전체 층의 상부 표면 사이의 제2 스페이스를 제공하는 단계를 더 포함한다. 방법은 제1 및 제2 스페이스 내의 메탈 층을 충전하는 단계를 더 포함한다.
다른 실시예 양상에서, 본 개시는 반도체 디바이스에 관련된다. 반도체 디바이스는, 기판; 기판 위에 있고 게이트 트렌치를 둘러싸는 제1 유전체 층; 게이트 트렌치의 하부와 측벽들 위의 게이트 유전체 층; 및 게이트 트렌치 내의 게이트 유전체 층 위의 게이트 워크 펑션(WF) 층을 포함하고, 게이트 WF 층의 상부 표면은 제1 유전체 층의 상부 표면보다 낮다. 반도체 디바이스는, 게이트 트렌치 내의 제1 스페이스 및 제2 스페이스를 충전하는 메탈 층을 더 포함하고, 제1 스페이스는 게이트 WF 층에 의해 둘러싸이고, 제2 스페이스는 게이트 WF 층의 상부 표면과 제1 유전체 층의 상부 표면 사이에 있다.
1) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법은, 기판 및 기판 위에 있고 게이트 트렌치를 둘러싸는 제1 유전체 층을 갖는 디바이스를 수용하는 단계; 게이트 트렌치 내의 게이트 유전체 층을 성막하는 단계; 게이트 트렌치 내에 그리고 게이트 유전체 층 위에 게이트 워크 펑션(WF: work function) 층을 성막하는 단계; 게이트 트렌치 내에 그리고 게이트 WF 층에 의해 둘러싸이는 스페이스 내에 HM(hard mask) 층을 형성하는 단계; 게이트 트렌치 내의 게이트 WF 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 WF 층을 리세싱하는 단계; 게이트 WF 층의 리세싱 후에, 게이트 트렌치 내의 HM 층을 제거하는 단계; 및 HM 층의 제거 후에, 게이트 트렌치 내에 메탈 층을 성막하는 단계를 포함할 수 있다.
2) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법은, 메탈 층의 성막 전에, 게이트 트렌치 내의 게이트 유전체 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 유전체 층을 리세싱하는 단계를 더 포함할 수 있다.
3) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법은, 메탈 층 위에, 메탈 층에 전기적으로 접속되는, 게이트 콘택트를 형성하는 단계를 더 포함할 수 있다.
4) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, 게이트 WF 층의 리세싱은, 제1 유전체 층과 HM 층이 실질적으로 변경되지 않은 상태로 잔류하면서 게이트 WF 층을 에칭하도록 조정되는(tuned) 선택적 에칭 프로세스를 포함할 수 있다.
5) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, 게이트 WF 층의 리세싱은 또한, 게이트 트렌치 내의 게이트 유전체 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록, 게이트 유전체 층을 리세싱할 수 있다.
6) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, HM 층의 제거는, 제1 유전체 층, 게이트 유전체 층, 및 게이트 WF 층이 실질적으로 변경되지 않은 상태로 잔류하면서 HM 층을 에칭하도록 조정되는 선택적 에칭 프로세스를 포함할 수 있다.
7) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법은, HM 층의 형성 전에, 스페이스를 제공하기 위해 게이트 WF 층을 에칭하는 단계를 더 포함할 수 있다.
8) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, HM 층의 형성은, 기판 위에 HM 물질을 성막하고 스페이스를 충전하는 단계; 및 HM 물질을 에치 백(etch back)하는 단계를 포함할 수 있다.
9) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, HM 물질의 에치 백은, 제1 유전체 층, 게이트 유전체 층, 및 게이트 WF 층이 실질적으로 변경되지 않은 상태로 잔류하면서 HM 물질을 에칭하도록 조정되는 선택적 에칭 프로세스를 포함할 수 있다.
10) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, HM 물질의 에치 백은 CMP(chemical mechanical planarization) 프로세스를 포함할 수 있다.
11) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, 디바이스는 게이트 트렌치의 측벽들로서 게이트 스페이서를 더 포함할 수 있다.
12) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법은, 기판 및 기판 위의 게이트 스페이서를 갖는 디바이스를 수용하고, 게이트 트렌치, 및 기판 위에 있고 게이트 스페이서를 둘러싸는 제1 유전체 층을 제공하는 단계; 게이트 트렌치의 하부와 측벽들 상에 게이트 유전체 층을 성막하는 단계; 게이트 트렌치 내에 그리고 게이트 유전체 층 위에 게이트 워크 펑션(WF) 층을 성막하는 단계; 기판 위에 HM(hard mask) 층을 형성하고 게이트 WF 층에 의해 둘러싸이는 스페이스를 충전하는 단계; 게이트 트렌치 내의 HM 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 HM 층을 에칭하는 단계; 게이트 트렌치 내의 게이트 WF 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 WF 층을 에칭하는 단계; 게이트 트렌치 내의 게이트 유전체 층의 상부 표면이 제1 유전체 층의 상부 표면 아래에 있도록 게이트 유전체 층을 에칭하는 단계; 게이트 트렌치 내의 HM 층을 제거하고 이에 따라 게이트 WF 층에 의해 둘러싸이는 제1 스페이스와 게이트 WF 층 및 게이트 유전체 층의 각 상부 표면과 제1 유전체 층의 상부 표면 사이의 제2 스페이스를 제공하는 단계; 및 제1 및 제2 스페이스 내에 메탈 층을 충전하는 단계를 포함할 수 있다.
13) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, HM 층의 에칭 및 HM 층의 제거 각각은, 게이트 스페이서, 제1 유전체 층, 게이트 유전체 층, 및 게이트 WF 층이 실질적으로 변경되지 않은 상태로 잔류하면서 HM 층을 에칭하도록 조정되는 선택적 에칭 프로세스를 포함할 수 있다.
14) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, 게이트 WF 층의 에칭은, 게이트 스페이서, 제1 유전체 층, 및 HM 층이 실질적으로 변경되지 않은 상태로 잔류하면서 게이트 WF 층을 에칭하도록 조정되는 선택적 에칭 프로세스를 포함할 수 있다.
15) 본 개시의 일부 실시예에 따른 반도체 디바이스의 형성 방법에 있어서, 게이트 WF 층의 에칭 및 게이트 유전체 층의 에칭은 하나의 제조 단계에서 수행될 수 있다.
16) 본 개시의 일부 실시예에 따른 반도체 디바이스는, 기판; 기판 위에 있고 게이트 트렌치를 둘러싸는 제1 유전체 층; 게이트 트렌치의 하부 및 측벽들 위의 게이트 유전체 층; 게이트 트렌치 내의 게이트 유전체 층 위의 게이트 워크 펑션(WF) 층으로서, 게이트 WF 층의 상부 표면은 제1 유전체 층의 상부 표면보다 낮은, 게이트 워크 펑션 층; 및 게이트 트렌치 내의 제1 스페이스 및 제2 스페이스를 충전하는 메탈 층을 포함할 수 있고, 제1 스페이스는 게이트 WF 층에 의해 둘러싸이고, 제2 스페이스는 게이트 WF 층의 상부 표면과 제1 유전체 층의 상부 표면 사이에 있을 수 있다.
17) 본 개시의 일부 실시예에 따른 반도체 디바이스는, 게이트 트렌치의 측벽들로서 게이트 스페이서를 더 포함할 수 있다.
18) 본 개시의 일부 실시예에 따른 반도체 디바이스에 있어서, 게이트 유전체 층의 상부 표면은 제1 유전체 층의 상부 표면보다 낮을 수 있고, 메탈 층은 게이트 유전체 층의 상부 표면과 제1 유전체 층의 상부 표면 사이의 제3 스페이스를 충전할 수 있다.
19) 본 개시의 일부 실시예에 따른 반도체 디바이스에 있어서, 게이트 유전체 층은 하이-k 유전체 물질을 포함할 수 있고, 메탈 층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 하나를 포함할 수 있다.
20) 본 개시의 일부 실시예에 따른 반도체 디바이스는, 메탈 층과 직접 접촉하는 게이트 콘택트를 더 포함하고, 게이트 콘택트는 게이트 WF 층과 직접 접촉하지 않을 수 있다.
상기 내용은 통상의 기술자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (5)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 있고 게이트 트렌치를 둘러싸는 제1 유전체 층;
    상기 게이트 트렌치의 하부 및 측벽들 위의 게이트 유전체 층;
    상기 게이트 트렌치 내의 상기 게이트 유전체 층 위의 게이트 워크 펑션(WF) 층으로서, 상기 게이트 WF 층의 상부 표면은 상기 제1 유전체 층의 상부 표면보다 낮은, 상기 게이트 워크 펑션 층;
    상기 게이트 트렌치 내의 제1 스페이스를 충전하는 하부 부분 및 상기 게이트 트렌치 내의 제2 스페이스를 충전하는 상부 부분을 포함하는 메탈 층; 및
    상기 메탈 층 위에 있고 상기 메탈 층과 전기적으로 접촉하는 게이트 콘택트
    를 포함하고,
    상기 제1 스페이스는 상기 게이트 WF 층에 의해 둘러싸이고, 상기 제2 스페이스는 상기 게이트 WF 층의 상기 상부 표면과 상기 제1 유전체 층의 상기 상부 표면 사이에 있는 것이고,
    상면도로부터, 상기 게이트 콘택트는, 상기 메탈 층의 상기 상부 부분의 풋프린트(footprint)보다 작고 상기 메탈 층의 상기 하부 부분의 풋프린트보다 큰 풋프린트를 갖는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 트렌치의 측벽들로서 게이트 스페이서를 더 포함하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 게이트 유전체 층의 상부 표면은 상기 제1 유전체 층의 상부 표면보다 낮고, 상기 메탈 층은 상기 게이트 유전체 층의 상부 표면과 상기 제1 유전체 층의 상부 표면 사이의 제3 스페이스를 충전하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 게이트 유전체 층은 하이-k 유전체 물질을 포함하고, 상기 메탈 층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 하나를 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 게이트 콘택트는 상기 메탈 층과 직접 접촉하며, 상기 게이트 콘택트는 상기 게이트 WF 층과 직접 접촉하지 않는 것인, 반도체 디바이스.
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