KR20180094750A - 반도체 소자 - Google Patents

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KR20180094750A
KR20180094750A KR1020170021276A KR20170021276A KR20180094750A KR 20180094750 A KR20180094750 A KR 20180094750A KR 1020170021276 A KR1020170021276 A KR 1020170021276A KR 20170021276 A KR20170021276 A KR 20170021276A KR 20180094750 A KR20180094750 A KR 20180094750A
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박선우
김청송
문지형
이상열
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엘지이노텍 주식회사
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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층이 노출된 영역에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극;을 포함하고, 상기 제2 전극은 상기 제1 전극과 마주보는 제1측면 및 상기 제1측면을 제외한 나머지 측면을 포함하고, 상기 나머지 측면 중 적어도 하나의 측면은 상기 제2 도전형 반도체층의 측면과 동일 면을 이루고, 상기 제2 전극의 하나의 측면의 경사 각도는 상기 제2 도전형 반도체층의 측면의 경사 각도와 동일하고, 상기 활성층의 면적과 상기 제2 전극의 면적의 비는 1:0.5 내지 1:0.95인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
다만, 반도체 소자의 제조 공정 상 식각 과정에서 발광 구조물의 경사각을 크게 형성하기 어려운 한계가 존재한다. 또한, 경사각이 작아 제2 전극의 면적을 향상시키기 어려운 문제가 존재한다.
실시예는 동작 전압이 감소된 반도체 소자를 제공한다.
또한, 소비전력이 낮은 반도체 소자를 제공한다.
또한, 전극 면적이 향상된 반도체 소자를 제공한다.
또한, 크랙 발생이 개선된 반도체 소자를 제공한다.
본 발명의 실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층이 노출된 영역에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극;을 포함하고, 상기 제2 전극은 상기 제1 전극과 마주보는 제1측면 및 상기 제1측면을 제외한 나머지 측면을 포함하고, 상기 나머지 측면 중 적어도 하나의 측면은 상기 제2 도전형 반도체층의 측면에서 연장되고, 상기 제2 전극의 하나의 측면의 경사 각도는 상기 제2 도전형 반도체층의 측면의 경사 각도와 동일하고, 상기 활성층의 면적과 상기 제2 전극의 면적의 비는 1:0.5 내지 1:0.95이다. 상기 나머지 측면의 폭은 각각 상기 제2도전형 반도체층의 측면의 폭과 동일할 수 있다.
상기 제2 전극의 나머지 측면의 제1 경사각은 70°내지 90°일 수 있다.
상기 활성층은 상기 제1 전극과 제2전극 사이에 배치되는 경사측면을 갖고, 상기 경사측면의 경사 각도는 상기 제1 경사각보다 작을 수 있다.
상기 경사측면의 경사 각도는 20°내지 50°일 수 있다.
상기 제2 저극의 적어도 하나의 측면의 폭은 상기 제2 도전형 반도체층의 측면의 폭과 동일할 수 있다.
제1 방향으로 상기 제2 전극의 폭과 상기 제1 방향으로 활성층의 폭의 비는 1:1.24 내지 1:1.56이고, 상기 제1 방향은 상기 발광 구조물의 두께방향과 수직한 방향일 수 있다.
본 발명의 일실시예에 따른 전자 디바이스는 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스를 포함한다.
실시예에 따르면, 반도체 소자로 디스플레이의 픽셀을 구현할 수 있다.
또한, 동작 전압이 감소된 반도체 소자를 제작할 수 있다.
또한, 소비전력이 낮고 전극 면적이 향상된 반도체 소자를 제작할 수 있다.
또한, 크랙 발생이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 단면도 및 평면도이고,
도 2는 활성층과 제2 전극의 면적비를 보여주는 도면이고,
도 3은 도 1의 변형예이고,
도 4은 다양한 비교예에 따른 반도체 소자의 평면도이고
도 5는 실시 예에 따른 반도체 소자의 동작 전압 및 전류의 그래프이고,
도 6는 실시 예에 따른 반도체 소자의 제2 전극의 면적 대비 전류 밀도가 동일한 경우 동작 전압의 그래프이고,
도 7은 실시 예에 따른 반도체 소자의 활성층의 면적 대비 전류 밀도가 동일한 경우 동작 전압의 그래프이고,
도 8은 실시예에 따른 반도체 소자의 활성층의 면적 대비 반도체 소자의 광출력을 나타낸 그래프이고,
도 9a 내지 도 9f는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이고,
도 10은 실시 예에 따른 반도체 소자를 보여주는 사진이고,
도 11a 내지 도 11c는 제2 경사각의 범위를 설명하기 위한 도면이고,
도 12a 내지 도 11e는 반도체 소자를 전사하는 과정을 보여주는 도면이고,
도 13은 사파이어 기판의 결정 방향을 보여주는 도면이고,
도 14는 발광 구조물의 결정 방향을 보여주는 도면이고,
도 15는 메사 식각이 결정 방향을 따라 이루어진 복수 개의 반도체 소자를 보여주는 도면이고,
도 16은 도 15의 A 부분 확대도이고,
도 17은 도 16의 측면도이고,
도 18은 메사 식각 방향이 결정 방향과 어긋나게 제작된 반도체 소자를 보여주는 도면이고,
도 19는 도 18의 제1변형예이고,
도 20은 도 18의 제2변형예이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 단면도 및 평면도이고, 도 2는 활성층과 제2 전극의 면적비를 보여주는 도면이다.
도 1을 참조하면, 실시예에 따른 반도체 소자는 기판(110), 발광 구조물(120), 제1 전극(131) 및 제2 전극(132)을 포함할 수 있다.
기판(110)은 사파이어(Al2O3), GaAs, SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.. 예시적으로 기판(110)은 금속 또는 반도체 물질을 포함할 수 있다. 필요에 따라 기판(110)은 생략될 수도 있다.
발광 구조물(120)은 기판(110) 상에 배치될 수 있다. 실시예에 따른 발광 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.
제1 도전형 반도체층(121)은 기판(110) 상에 배치될 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(121)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다.
활성층(122)의 제1 방향으로(X축 방향) 폭(L2)은 20㎛ 내지 25㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니며, 반도체 소자의 사이즈에 따라 다양하게 변경될 수 있다. 또한, 여기서 제1 방향(X축 방향)은 발광 구조물(120)의 두께 방향과 수직인 방향이다.
활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다. 활성층(122)은 Al을 포함할 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 배치될 수 있다. 제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제1 전극(131)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 전극(131)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
제1 전극(131)과 제2전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도시되지는 않았으나 반도체 소자는 전극(131, 132)의 일부만을 노출시키며 발광 구조물(120)을 덮도는 절연층을 포함할 수 있다. 절연층에 의하여 발광 구조물(120)은 외부와 절연될 수 있다. 절연층은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
제2 전극(132)의 측면 중 일부(P1, P2, P3)는 발광 구조물(120)과 동일한 식각 공정에 의해 형성될 수 있다. 따라서, 제2 전극(132)의 측면 중 일부(P1, P2, P3)는 평면상에서 발광 구조물(120)의 측면과 서로 일치할 수 있다. 구체적으로, 제2 전극(132)의 측면 중에서 제1 방향(X방향)으로 제1 전극(131)과 마주보는 측면(P4)을 제외한 나머지 측면(P1, P2, P3)은 제2 도전형 반도체층(123)의 측면에서 연장될 수 있어, 나머지 측면(P1, P2, P3)은 제2 도전형 반도체층(123)의 측면과 동일한 면을 이룰 수 있다. 즉, 나머지 측면(P1, P2, P3)은 제2 도전형 반도체층(123)의 측면과 동일 평면으로 형성될 수 있다.
또한, 나머지 측면(P1, P2, P3)의 경사 각도는 제2 도전형 반도체층(123)의 측면의 경사 각도와 동일할 수 있다. 이때, 나머지 측면(P1, P2, P3)의 폭은 제2 도전형 반도체층(123)의 측면의 폭과 각각 동일할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 발광 구조물(120)과 제2 전극(132)의 측면은 1개 또는 2개의 측면만이 일치할 수도 있다. 예시적으로 제2 전극(132)의 측면 중에서 서로 마주보는 제2측면(P2)과 제3측면(P3)만이 평면상 발광 구조물(120)의 측면과 일치할 수도 있다.
실시 예에 따르면, 제2 전극(132)의 측면 중 제1 전극(131)과 마주보는 측면(P4)을 제외한 나머지 측면(P1, P2, P3)이 제2 도전형 반도체층(123)의 측면과 동일한 식각면을 가지므로 제2 전극(132)의 면적을 넓힐 수 있다.
도 2를 참조하면, 활성층(122)의 면적(S2)과 제2 전극(132)의 면적(S1)의 비(활성층 면적: 제2 전극 면적)는 1:0.5 내지 1:0.95일 수 있다. 이때, 활성층(122)과 제2 전극(132)이 중첩되는 면적(S1)은 제2 전극(132)의 면적(S1)과 동일할 수 있다.
활성층(122)의 면적(S2)과 제2 전극(132)의 면적(S1)의 비가 1:0.5보다 작은 경우에 제2 전극(132)의 크기를 소형으로 제작하는데 한계가 존재할 수 있다.
그리고 활성층(122)의 면적(S2)과 제2 전극(132)의 면적(S1)의 비가 1:0.95보다 큰 경우에 반도체 소자의 크기가 커져 대비 동작 전압의 감소 비율이 크지 않으며 반도체 소자의 제작 크기의 한계가 존재할 수 있다.
즉, 반도체 소자는 활성층(122)의 면적 대비 상당한 비율의 제2 전극(132)의 면적을 가질 수 있다. 이에, 제2 전극(132)의 면적당 주입된 전류의 밀도가 커져 동작 전압이 작아질 수 있다.
실시 예에 따른 반도체 소자는 디스플레이의 단위 픽셀을 구성하는 마이크로 발광다이오드일 수 있다. 따라서, 반도체 소자의 크기는 일반적인 발광 다이오드에 비해 매우 작을 수 있다. 예컨대, 실시 예에 따른 반도체 소자는 100㎛이하의 스케일을 가질 수 있다. 따라서, 상대적으로 제2 전극(132)을 크게 제작하는 것이 유리할 수 있다.
도 1을 참조하면, 제2 전극(132)의 제1 방향으로(X축 방향) 폭(L1)은 10㎛ 내지 30㎛일 수 있다. 제1 방향으로 제2 전극(132)의 폭(L1)과 제1 방향으로 활성층(122)의 폭(L2)의 비는 1:1.24 내지 1:1.56일 수 있다.
발광 구조물(120)과 제2 전극(132)의 측면 경사 각도인 제1 경사각(θ1)은 70° 내지 90°일 수 있다.
제1 경사각(θ1)이 70°이상 90°미만인 경우에, 제2 전극(132)과 제2 도전형 반도체층(123)의 측면의 폭은 기판(110)에서 발광구조물(120) 방향측으로 커질 수 있다. 이에 따라, 일 예로 제2 도전형 반도체층(123)의 상면의 측면의 폭과 제2 전극(132) 하면의 측면의 폭이 동일할 수 있다.
또한, 발광 구조물(120)과 제2 전극(132) 측면의 제1 경사각(θ1)이 90°인 경우, 제2 전극(132)의 측면 중 제2 전극(132)과 제1 전극(131) 사이에 위치하는 측면(P4) 이외의 측면(P1, P2, P3)은 활성층(122)의 측면과 평면상 일치하고, 제2 전극(132)와 제2 도전형 반도체층(123)은 제1 방향(X방향)으로 제1 전극(131)과 마주보는 측면을 제외한 나머지 측면의 폭이 모두 동일할 수 있다. 이로써, 발광 구조물(120) 상에 배치된 제2 전극(132)은 상대적으로 대면적을 가질 수 있다.
도 3을 참조하면, 앞서 언급한 바와 같이 발광 구조물(120)과 제2 전극(132)의 측면 경사 각도는 70° 내지 90°일 수 있다. 경사 각도는 다양한 공정 조건에 의해 발생하거나 또는 의도적으로 제어될 수 있다. 이 경우 평면상에서 발광 구조물(120)의 상단 측면과 제2 전극(132)의 하단 측면은 평면상에서 일치할 수 있다. 즉, 발광 구조물(120)의 하단부에서 제2 전극(132)의 상단부를 연결한 선(L3)은 실질적으로 직선일 수 있다.
활성층(122)은 제1 전극(131)과 제2 전극(132) 사이에서 경사면(C1)을 가질 수 있다. 경사면(C1)의 제2 경사각(θ2)은 20°내지 50°를 가질 수 있다.
제2 경사각(θ2)이 50°보다 큰 경우에 반도체 소자의 제조 과정에서 인접한 반도체 소자 사이에 제1 도전형 반도체층(121)이 일부 잔류하는 문제가 발생할 수 있다. 또한, 제2 경사각(θ2)이 20°보다 작은 경우에는 발광 영역의 면적이 작아져 광 출력이 감소하는 문제가 있다. 따라서, 제2 경사각(θ2)은 제1 경사각(θ1) 보다 작을 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고 제2 경사각(θ2)은 발광 구조물(120)의 메사 식각 공정에 따라 다양한 각도를 가질 수도 있다.
도 4은 다양한 비교예에 따른 반도체 소자의 평면도이다.
도 4에서 도 4(a)는 도 2의 반도체 소자에 비해 제2 전극의 면적이 작은 반도체 소자의 평면도(비교예 1)이고, 도 4(b)는 제2 전극의 면적이 도 4(a)에서 제2 전극의 면적보다 크나 도 2에서 제2 전극의 면적보다 작은 반도체 소자의 평면도(비교예 2)이고, 도 4(c)는 반도체 소자의 면적이 도 2의 반도체 소자의 면적에 비해 작은 반도체 소자의 평면도(실시예 2)이고, 도 4(d)는 도 4(c)에서 반도체 소자의 면적보다 크나 도 2에서 반도체 소자의 면적보다 작은 반도체 소자의 평면도(실시예 3)를 도시한 도면이다.
아래의 표 1은 도 2 및 도 4(a) 내지 도 4(d)의 반도체 소자의 활성층(122) 면적, 주입전류, 전류 밀도 및 동작 전압을 측정한 결과를 나타낸다. (표 1에서 발광 영역은 활성층의 상면을 지칭한다)
비고 도 2
(실시예)		 도 4(a)
(비교예1)		 도 4(b)
(비교예2)		 도 4(c)
(실시예2)		 도 4(d)
(실시예3)
발광 영역 472.5 (기준면적) 472.5 (100%) 472.5 (100%) 259.9 (55%) 292.9 (62%)
제2 전극면적 363.8(기준면적) 121.0(33.3%) 159.5(43.8%) 214.9(59.1%) 247.9(68.1%)
주입 전류 (uA) 4.7 47.2 4.7 47.2 4.7 47.2 2.6 26.0 2.9 29.3
전류 밀도 (A/cm2) 1 10 1 10 1 10 1 10 1 10
동작 전압 (V) 2.587 2.758 2.659 2.869 2.634 2.825 2.568 2.746 2.579 2.753
(기준
전압)		 (기준
전압)		 (+0.072) (+0.111) (+0.047) (+0.067) (-0.019) (-0.012) (-0.008) (-0.005)
표 1을 참조하면, 실시예에서 발광 영역에 4.7 uA의 전류를 주입한 경우 전류 밀도는 1 A/cm2인 경우 동작전압은 2.587V이며, 발광 영역에 47.2 uA의 전류를 주입한 경우 전류 밀도는 10 A/cm2인 경우 동작전압은 2.758 V로 나타난다.
그리고 비교예 1(제2 전극의 면적이 실시예 대비 33.3%인 경우)에서 발광 영역에 4.7uA의 전류를 주입한 경우 전류 밀도는 1 A/cm2인 경우 동작전압은 2.659V이며, 발광 영역에 47.2uA의 전류를 주입한 경우 전류 밀도는 10 A/cm2인 경우 동작전압은 2.869V로 나타난다.
또한, 비교예 2(제2 전극의 면적이 실시예 대비 43.8%인 경우)에서 발광 영역에 4.7uA의 전류를 주입한 경우 전류 밀도는 1 A/cm2인 경우 동작전압은 2.634V이며, 발광 영역에 47.2uA의 전류를 주입한 경우 전류 밀도는 10 A/cm2인 경우 동작전압은 2.825V로 나타난다.
그리고 실시예 2(발광 영역이 실시예 대비 55%이고, 제2 전극의 면적이 실시예 대비 59.1%인 경우)에서 발광 영역에 2.6uA의 전류를 주입한 경우 전류 밀도는 1 A/cm2인 경우 동작전압은 2.568V이며, 발광 영역에 26.0uA의 전류를 주입한 경우 전류 밀도는 10 A/cm2인 경우 동작전압은 2.746V로 나타난다.
그리고 실시예 3(발광 영역이 실시예 대비 62%이고, 제2 전극의 면적이 실시예 대비 68.1%인 경우)에서 발광 영역에 2.9uA의 전류를 주입한 경우 전류 밀도는 1 A/cm2인 경우 동작전압은 2.579V이며, 발광 영역에 29.3uA의 전류를 주입한 경우 전류 밀도는 10 A/cm2인 경우 동작전압은 2.753V로 나타난다.
또한, 실시예, 비교예 1, 비교예 2, 실시예 2 및 실시예 3을 비교하면, 발광 영역의 면적당 전류 밀도를 동일하게 하는 경우, 활성층의 면적 대비 제2 전극의 면적이 50%보다 낮은 경우 동작 전압이 높아짐을 나타낸다.
도 5는 실시 예에 따른 반도체 소자의 동작 전압 및 전류의 그래프이다.
도 5를 참조하면, 주입전류가 동일한 경우에 제2 전극의 면적에 따라 동작전압이 변경되는 것을 알 수 있다. 즉, 동작전압은 제2 전극의 면적이 커질수록 작아질 수 있다. 이에 따라, 동작전압을 감소시키기 위해 반도체 소자는 제2 전극의 측면 중 제2 전극과 제2 전극 사이에 위치하는 측면 이외의 나머지 측면이 제2 도전형 반도체층 측면과 동일한 식각면을 가져 제2 전극의 면적을 크게 형성하는 것이 유리할 수 있다.
도 6는 실시 예에 따른 반도체 소자의 제2 전극의 면적 대비 전류 밀도가 동일한 경우 동작 전압의 그래프이다.
도 6를 참조하면, 제2 전극의 면적당 전류 밀도가 동일한 경우 실시예 및 비교예의 동작 전압 그래프를 나타낸다. 도 6와 같이 제2 전극의 면적당 전류 밀도가 동일한 경우 동작 전압도 동일하게 나타난다. 즉, 동작전압은 제2 전극의 면적 당 전류 밀도에 영향을 받을 수 있다.
도 7은 실시 예에 따른 반도체 소자의 활성층의 면적 대비 전류 밀도가 동일한 경우 동작 전압의 그래프이다.
도 7을 참조하면, 도 6과 달리 발광 영역 즉, 활성층의 면적 당 전류 밀도가 동일한 경우에 제2 전극의 면적이 큰 실시예의 동작 전압이 가장 낮은 특성을 나타냄을 알 수 있다.
즉, 도 5 내지 도 7을 비교하면 동작 전압은 발광 영역(활성층의 상면)이 아닌 제2 전극의 면적에 영향을 받음을 알 수 있다. 이에, 제2 전극의 면적을 향상시키는 경우 반도체 소자는 동작 전압이 감소하여 낮은 소비전력을 가질 수 있다. 실시 예에 따르면, 제2 전극의 측면 중 제2 전극과 마주보는 측면을 제외한 나머지 측면은 제2 도전형 반도체층 측면이 동일한 식각면을 가지므로 제2 전극의 면적을 증가시킬 수 있다. 따라서, 동작전압이 감소할 수 있다.
도 8은 실시예에 따른 반도체 소자의 활성층의 면적 대비 반도체 소자의 광출력을 나타낸 그래프이다.
도 8을 참조하면, 발광 영역의 면적(Chip Area)이 커짐에 따라 반도체 소자의 광 출력이 커짐을 알 수 있다.
구체적으로, 제1 실시예의 발광 영역의 면적을 기준으로(100%로 설정), 제2 실시예의 발광 영역의 면적은 제1 실시예의 발광 영역의 면적 대비 84.9%이고, 제3 실시예의 발광 영역의 면적은 제1 실시예의 발광 영역의 면적 대비 87.7%로 나타난다. 그리고 발광 영역의 면적이 커짐에 따라 전자와 정공의 재결합으로 인해 생성되는 광량이 많아져 출력이 개선된다.
즉, 제1 경사각이 큰 경우, 개선된 출력을 갖는 반도체 소자를 제공할 수 있다. 예컨대, 동일한 하부 면적을 갖는 발광 구조물에서 제1 경사각이 큰 경우에 제1 경사각이 작은 경우보다 활성층의 면적(발광 영역의 면적)이 클 수 있다. 즉, 제1 경사각에 따라 활성층의 면적(발광 영역의 면적)이 제어될 수 있다. 이에 따라, 제1 경사각을 70도 이상을 갖도록 제어함으로써 발광 영역의 면적을 증가시켜 개선된 광출력을 갖는 반도체 소자를 제공할 수 있다.
도 9a 내지 도 9f는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
도 9a를 참조하면, 성장 기판(1) 상에 발광 구조물(120)을 성장할 수 있다.
성장 기판(1)은 사파이어(Al2O3), GaAs, SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.
성장 기판(1) 상에 제1 도전형 반도체층(121)이 배치될 수 있다. 제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(121)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1 도전형 반도체층(121) 상에 활성층(122)이 형성될 수 있다. 활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다. 활성층(122)은 Al을 포함할 수 있다.
활성층(122)에 제2 도전형 반도체층(123)이 형성될 수 있다. 제2 도전형 반도체층(123)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
도 9b를 참조하면, 발광 구조물(120)을 메사 식각할 수 있다. 메사 식각은 제1 도전형 반도체층(121)의 일부까지 이루어질 수 있다. 메사 식각의 각도는 20°내지 50°일 수 있다.
메사 식각에 의해, 제1 도전형 반도체층(121)과 활성층(122) 계면의 제2 경사각은 20°내지 50°로 형성될 수 있다.
전극층(130)은 식각된 발광 구조물(120) 상에 형성될 수 있다. 전극층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 9c를 참조하면, 전극층(130)에 마스크(미도시됨)를 이용하여 전극층(130)을 에칭하면, 전극층(130)은 제1 전극(131)과 제2 전극(132)으로 분리될 수 있다. 이로써, 제1 전극(131)은 제1 도전형 반도체층(121) 상에 형성되고, 제2 전극(132)은 제2 도전형 반도체층(123) 상에 형성될 수 있다.
이러한 에칭을 통해 제1 전극(131)과 제2 전극(132)을 전기적으로 분리할 수 있다.
도 9d를 참조하면, 발광 구조물(120), 제1 전극(131) 및 제2 전극(132) 상에 마스크층(210)을 배치할 수 있다. 마스크층(210)은 유기물을 포함할 수 있다. 유기물은 SiO-2, Oxide를 포함할 수 있다.
마스크층(210) 상에 레지스트층(220)을 배치할 수 있다. 레지스트층(220)은 포토 레지스트(Photo Resist)를 포함할 수 있다. 레지스트층(220)은 제작 원하는 반도체 소자의 크기로 마스크층(210) 상에 배치될 수 있다. 이에, 레지스트층(220)은 제1 전극(131) 상에서 제2 전극(132) 상까지 형성될 수 있다.
도 9e를 참조하면, 레지스트층(220)이 형성된 영역 이외의 마스크층(210)은 에칭할 수 있다. 이 때, 에칭은 마스크층(210)에서 이루어질 수 있다. 마스크층(210)은 유기물을 포함하여, 마스크층(210)에 대한 에칭 속도는 발광 구조물(120)에 대한 에칭 속도보다 느릴 수 있다. 예컨대, 마스크층(210)에 대한 에칭 속도는 발광 구조물(120)에 대한 에칭 속도보다 10배 느릴 수 있다. 이로써, 마스크층(210)에 대한 에칭 속도가 느리므로 에칭이 이루어지는 각도를 정교하게 조절할 수 있다.
도 9f를 참조하면, 도 9e에서 이루어진 에칭 각도에 따라 발광 구조물(120) 하부까지 에칭이 이루어질 수 있다. 이로써, 발광 구조물(120)의 측면과 제2 전극(132)의 측면은 동일한 식각면을 가질 수 있다. 또한, 발광 구조물(120)과 제2 전극(132)의 제1 경사각은 70° 내지 90°로 제어될 수 있다. 제1 경사각이 70°보다 작은 경우에는 제2 전극(132)의 면적이 작아져 동작 전압이 상승할 수 있다. 또한, 제1 경사각이 70°보다 작은 경우 레이저 리프트 오프(Laser Lift Off, LLO)에 의하여 성장 기판(1)에서 발광 구조물(120)을 분리할 때, 발광 구조물(120)에 크랙이 발생하여 반도체 소자의 신뢰성에 문제가 발생할 수 있다. 예컨대, 제1 경사각이 작을수록 발광 구조물(120) 하부의 제1 도전형 반도체층(121)은 가장자리의 두께가 점차 얇아질 수 있다. 이로 인해, 성장 기판(1)으로부터 발광 구조물(120)이 분리되면서 제1 도전형 반도체층(121)의 가장자리에 크랙이 발생하는 문제가 존재한다.
또한, 제1 경사각은 바람직하게 85°내지 90°일 수 있다. 이러한 경우, 제1 도전형 반도체층(121)은 가장자리측으로 두께 변화가 적어 앞서 설명한 바와 같이 두께에 의해 크랙이 발생하는 문제가 개선될 수 있다. 뿐만 아니라, 제1 경사각이 커 발광 영역의 면적이 커지고, 이에 따라 반도체 소자는 개선된 광 출력을 제공할 수 있다.
또한, 에칭 시 발광 구조물(120), 제1 전극(131) 및 제2 전극(132)은 동시에 에칭이 수행될 수 있다. 제2 전극(132)의 측면 중 제1 전극(131)과 마주보는 측면을 제외한 나머지 측면은 발광 구조물(120)의 측면과 동일한 경사면을 가질 수 있다. 이로써, 발광 구조물(120) 상에 배치되는 제2 전극(132)의 면적은 증가할 수 있다.
또한, 에칭을 통해 복수 개의 반도체 소자로 각각 아이솔레이션될 수 있다. 구체적으로, 복수 개의 반도체 소자는 성장 기판(1) 상에 배치되어 구조적으로 분리될 수 있다. 즉, 인접한 반도체 소자 사이에 이격 공간(W)이 형성될 수 있다. 이로써, 성장 기판(1) 상에 형성된 복수 개의 반도체 소자는 각각 LLO(Laser Lift Off) 등에 의해 전사기판 등으로 전사(transfer)될 수 있다.
도 10은 실시 예에 따른 반도체 소자를 보여주는 사진이다.
도 10을 참조하면, 식각에 의해 복수 개의 반도체 소자 사이에는 이격 공간(W)이 형성됨을 알 수 있다. 실시 예에 따른 반도체 소자는 장축과 단축을 갖는 직사각형 형상을 가질 수 있다. 또한, 기판에서 멀어지는 방향으로 측면이 기울어져 형성될 수 있다.
도 11a 내지 도 11c는 도 10의 이격 공간에 잔류하는 제1 도전형 반도체층(121)이 형성되는 과정을 설명하는 도면이다.
도 11a를 참조하면, 도 9b에서 발광 구조물(120)에 메사 식각이 이루어진 각도보다 큰 각도로 메사 식각이 이루어진 후 발광 구조물(120) 상에 제1 전극(131), 제2 전극(132), 마스크층(210) 및 레지스트층(220)이 형성될 수 있다.
그리고 도 9e와 마찬가지로 레지스트층(220)이 형성된 영역 이외의 마스크층(210)은 에칭할 수 있다. 다만, 발광 구조물(120) 상에 수행된 메사 식각의 각도가 큰 경우, 단차로 인해 일부 레지스트층(220)이 잔류할 수 있다.
도 11c를 참조하면, 인접한 반도체 소자 사이에서 제1 전극(131)과 제2 전극(132) 사이에 형성된 단차로 인해 레지스트층(220)이 일부 잔류할 수 있다. 이러한 구성에 의하여, 잔류한 레지스트층(220) 하부에 배치된 제1 도전형 반도체층(121)은 에칭 이후에 잔류할 수 있다.
이로써, 발광 구조물(120)의 메사 식각 시 식각 각도가 50°보다 큰 경우에 인접한 반도체 소자 사이에 잔류된 제1 도전형 반도체층(R)이 형성될 수 있다. 발광 구조물(120)의 메사 식각의 각도는 50°보다 작은 경우에 인접한 반도체 소자 사이에서 제1 전극(131)과 제2 전극(132) 사이에 형성된 단차로 인해 레지스트층(22)이 일부 잔류하지 않을 수 있다. 이에, 잔류된 제1 도전형 반도체층(R)의 형성이 방지될 수 있다.
또한, 제2 경사각이 20°보다 작은 경우에는 발광 영역의 면적이 반도체 소자의 면적 대비 적은 비율을 갖는 문제가 있다.
도 12a 내지 도 12e는 반도체 소자를 전사하는 방법을 보여주는 도면이다.
도 12a를 참조하면, 이송부재(2)의 접합층(2a)에 복수 개의 반도체 소자(10) 중 하나를 부착시킬 수 있다. 이송부재(2)는 투광성 재질을 포함할 수 있다. 구체적으로, 접합층(2a)은 사파이어(Al2O3), 유리, SU-8, PDMS(polydimethylsiloxane) 등의 물질을 포함할 수 있다. 접합층(2a)은 UV 감광성 수지로 이루어질 수 있다. 즉, 접합층(2a)은 UV 광에 의하여 물성이 변화되어 접합력을 잃는 물질을 포함할 수 있다.
도 12b를 참조하면, 성장 기판(1)의 하부에 레이저를 조사하여 반도체 소자(10)를 기판(1)으로부터 분리할 수 있다. 기판(1)을 분리하는 기술은 공지된 LLO 기술이 모두 적용될 수 있다. 레이저 광은 접합층(2a)과 접합된 반도체 소자(10)에만 조사될 수 있다. 다만, 이에 한정되는 것은 아니며 복수 개의 반도체 소자(10) 전체에 조사될 수도 있다.
성장 기판(1)은 레이저 광을 투과시키고, 반도체 소자(10)의 하부에 배치된 희생층(124)은 레이저 광을 흡수할 수 있다. 희생층(124)은 레이저 광을 흡수하여 열화학 분해(thermo-chemical dissolution)될 수 있다. 이러한 반응에 의해 희생층(124)의 일부 또는 전부가 제거되고 반도체 소자(10)는 기판(1)으로부터 분리(lift-off)될 수 있다. 희생층(124)은 레이저를 흡수하여 분해될 수 있는 재질이면 특별히 제한되지 않는다.
도 12c를 참조하면, 반도체 소자(10)를 패널 기판(3) 상에 배치할 수 있다. 이 때, 반도체 소자(10)는 이송부재(2)에 접합되어 이동될 수 있다.
패널 기판(3) 상에는 고정층(3a)이 배치될 수 있다. 고정층(3a)에 의하여 반도체 소자(10)는 패널 기판(3) 상에 고정될 수 있다. 고정층(3a)은 접착 물질을 포함할 수 있다. 특히, 고정층(3a)은 UV 광에 의하여 경화되는 물질을 포함할 수 있다.
도 12d를 참조하면, 이송부재(2)에 광을 조사하면 반도체 소자(10)가 이송부재(2)로부터 분리되고 패널 기판(3)에 고정될 수 있다. 이 때, 광은 이송부재(2)의 상부로부터 조사될 수 있다. 반도체 소자(10)에 조사되는 광은 UV(자외선) 광일 수 있다.
UV 광은 접합층(2a)에 흡수될 수 있다. 이 때, 접합층(2a)은 광을 흡수하여 접합력을 잃을 수 있다. 반대로, 고정층(3a)은 광을 흡수하여 경화될 수 있다. 즉, 광이 조사됨에 따라 반도체 소자(10)는 접합층(2a)으로부터 분리될 수 있다. 또한, 광이 조사됨에 따라 반도체 소자(10)는 패널 기판(3) 상에 접합될 수 있다.
이와 같이, 선택적으로 반도체 소자(10)를 전사하고, 이후 선택된 반도체 소자(10)를 패널 상에 전사함으로써 RGB(Red, Green, Blue) 화소의 구현이 용이하게 이루어질 수 있다.
그러나, 반도체 소자(10)를 기판(1)에서 떼어내는 과정에서 활성층(122)의 경사면(C1)에 크랙이 발생할 수 있다. 이하에서 자세히 설명한다.
도 13은 성장 기판의 결정 방향을 보여주는 도면이고, 도 14는 발광 구조물의 결정 방향을 보여주는 도면이다.
도 13을 참조하면, 성장 기판(1)은 육방정계(HCP) 결정 구조를 가질 수 있다. 예시적으로 성장 기판은 사파이어 기판일 수 있다. 육방정계 결정 구조는 복수 개의 결정 방향(Crystal Orientation)을 갖고 있으며 이러한 결정 방향(D1)을 따라 성장한 면은 크랙에 취약할 수 있다.
도 14를 참조하면, GaN 박막은 사파이어 기판(1)의 축에서 30도 회전하여 성장할 수 있다. 이러한 회전은 격자 부정합 때문일 수 있다. 따라서, 결정 방향(D1) 역시 사파이어 기판(1)에 비해 30도 회전하게 된다. 만약, GaN 박막의 식각면이 이러한 결정 방향(D1)을 따라 형성된 경우 쉽게 크랙이 전파될 수 있다.
도 15는 메사 식각이 결정 방향을 따라 이루어진 복수 개의 반도체 소자를 보여주는 도면이고, 도 16은 도 15의 A 부분 확대도이고, 도 17은 도 16의 측면도이다.
도 15를 참조하면, 사파이어 기판(1) 상에 형성된 발광 구조물(120)을 아이솔레이션하여 복수 개의 반도체 소자(10)를 제작할 수 있다. 이때, 제1 전극(131)을 제1 도전형 반도체층상에 배치하기 위해 제1도전형 반도체층의 일부 영역까지 메사 식각할 수 있다. 구체적인 반도체 소자(10) 제조 방법은 도 9a 내지 도 9e와 동일할 수 있다.
도 16 및 도 17을 참조하면, 반도체 소자(10)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 활성층(122)을 포함하는 발광 구조물(120)과, 제1 도전형 반도체층(121)이 노출된 영역에 배치되는 제1 전극(131), 및 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(132)을 포함한다. 각 구성은 도 1에서 설명한 내용이 그대로 적용될 수 있다.
제1 도전형 반도체층(121)을 노출시키기 위해 메사 식각하는 과정에서 활성층(122)은 제1 전극(131)과 제2 전극(132) 사이에 배치된 경사면(C1)이 형성될 수 있다. 전술한 바와 같이 제2 경사각은 30도 내지 50도일 수 있다.
이때, 경사면(C1)의 연장 방향이 발광 구조물(120)의 결정 방향(D1)과 수평하게 제작된 경우 반도체 소자(10)를 전사하는 과정에서 연장 방향으로 크랙이 발생할 수 있다. 즉, 경사면(C1)이 결정격자의 A-면을 갖는 경우 쉽게 크랙이 발생하므로 LLO 공정 후 칩이 쉽게 파손되는 문제가 있다. 도 16에서 경사면(C1)은 Y방향으로 연장되므로 결정 방향(D1)과 수평하므로 쉽게 크랙이 발생할 수 있다.
도 18은 메사 식각 방향이 발광 구조물의 결정 방향과 어긋나게 제작된 반도체 소자를 보여주는 도면이고, 도 19는 도 18의 제1변형예이고, 도 20은 도 18의 제2변형예이다.
도 18을 참조하면, 실시 예에 따른 반도체 소자(10)는 활성층(122)의 경사면(C1)의 연장 방향이 결정 방향(D1)과 어긋나게 배치될 수 있다. 예시적으로 경사면(C1)의 연장 방향(X 방향)은 결정 방향(D1)과 수직한 방향(D2)과 일치할 수 있다. 즉, 경사면(C1)의 연장 방향은 결정 방향(D1)과 수직을 이룰 수 있다. 따라서, 경사면(C1)은 육방정계 결정 격자의 M-면을 가질 수 있다. 따라서, 크랙의 발생이 억제될 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고 도 19 및 도 20과 같이 경사면(C1)의 연장 방향은 결정 방향(D1)과 80° 내지 100°로 어긋나게 배치될 수 있다. 각도가 80°보다 작아지거나 100°보다 커지는 경우에는 이웃한 결정 방향(D1)과 인접해져 크랙이 발생할 확률이 높아질 수 있다. 도 14에 도시된 바와 같이 결정 방향(D1)은 60° 간격으로 배치될 수 있기 때문이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 발광 구조물
121: 제1 도전형 반도체층
122: 활성층
123: 제2 도전형 반도체층
131: 제1 전극
132: 제2 전극

Claims (9)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층이 노출된 영역에 배치되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극;을 포함하고,
    상기 제2 전극은 상기 제1 전극과 마주보는 제1측면 및 상기 제1측면을 제외한 나머지 측면을 포함하고,
    상기 나머지 측면 중 적어도 하나의 측면은 상기 제2 도전형 반도체층의 측면과 동일 면을 이루고,
    상기 제2 전극의 하나의 측면의 경사 각도는 상기 제2 도전형 반도체층의 측면의 경사 각도와 동일하고,
    상기 활성층의 면적과 상기 제2 전극의 면적의 비는 1:0.5 내지 1:0.95인 반도체 소자.
  2. 제1항에 있어서,
    상기 나머지 측면의 폭은 각각 상기 제2 도전형 반도체층의 측면의 폭과 동일한 반도체 소자.
  3. 제1항에 있어서
    상기 제2 전극의 나머지 측면의 제1 경사각은 70°내지 90°인 반도체 소자.
  4. 제3항에 있어서,
    바람직하게 제1 경사각은 85°내지 90°인 반도체 소자.
  5. 제1항에 있어서,
    상기 활성층은 상기 제1 전극과 제2전극 사이에 배치되는 경사측면을 갖고,
    상기 경사측면의 경사 각도는 상기 제1 경사각보다 작은 반도체 소자.
  6. 제5항에 있어서,
    상기 경사측면의 경사 각도는 20°내지 50°인 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 전극의 하면에서 적어도 하나의 측면의 폭은 상기 제2 도전형 반도체층의 상면에서 적어도 하나의 측면의 폭과 동일한
    반도체 소자.
  8. 제1항에 있어서,
    제1 방향으로 상기 제2 전극의 폭과 상기 제1 방향으로 활성층의 폭의 비는 1:1.24 내지 1:1.56이고,
    상기 제1 방향은 상기 발광 구조물의 두께방향과 수직한 방향인 반도체 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 반도체 소자; 및
    상기 반도체 소자를 수용하는 케이스를 포함하는 전자 디바이스.
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