KR20180088111A - Semiconductor device and light emitting device package having thereof - Google Patents
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Abstract
Description
실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
실시 예는 반도체 소자 패키지에 관한 것이다.An embodiment relates to a semiconductor device package.
실시 예는 조명 장치에 관한 것이다.An embodiment relates to a lighting device.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 반도체 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as having a wide and easily adjustable bandgap energy, and can be used variously as semiconductor devices, light receiving devices and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 반도체 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, semiconductor devices such as light emitting diodes and laser diodes using semiconductor materials of Group 3-5 or 2-6 group semiconductors have been developed by thin film growth techniques and device materials, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
예컨대 일반적인 반도체 소자는 활성층에서 p형 반도체층으로부터 제공된 정공과 n형 반도체층으로부터 제공된 전자가 재결합하여 특정 파장을 발생시키는데, 활성층 내에서 정공과 전자의 재결합 확률을 향상시키는 광 효율 향상이 중요한 과제이다.For example, in general semiconductor devices, the holes provided from the p-type semiconductor layer and the electrons provided from the n-type semiconductor layer in the active layer recombine to generate a specific wavelength. It is important to improve the light efficiency to improve the probability of recombination of holes and electrons in the active layer .
실시 예의 해결과제 중의 하나는 동작전압을 유지하면서 광도를 향상시킬 수 있는 반도체 소자 및 이를 갖는 반도체 소자 패키지를 제공할 수 있다.One of the problems of the embodiment is to provide a semiconductor device and a semiconductor device package having the same capable of improving brightness while maintaining an operating voltage.
실시 예의 해결과제 중의 하나는 발광 효율을 향상시킬 수 있는 반도체 소자 및 이를 갖는 반도체 소자 및 이를 갖는 반도체 소자 패키지를 제공할 수 있다.One of the solutions to the problems of the embodiment is to provide a semiconductor element capable of improving the luminous efficiency, a semiconductor element having the semiconductor element, and a semiconductor element package having the semiconductor element.
실시 예의 해결과제 중의 하나는 외부 양자 효율(EQE: external quantum efficiency)을 향상시킬 수 있는 반도체 소자 및 이를 갖는 반도체 소자 패키지를 제공할 수 있다.One of the problems of the embodiment is to provide a semiconductor device capable of improving external quantum efficiency (EQE) and a semiconductor device package having the same.
실시 예의 해결과제 중의 하나는 광도를 향상시킬 수 있고, 정공이 이동을 향상시킬 수 있는 반도체 소자 및 이를 갖는 반도체 소자 패키지를 제공할 수 있다.One of the problems of the embodiment is to provide a semiconductor device capable of improving light intensity and improving the movement of holes and a semiconductor device package having the semiconductor device.
실시 예의 해결과제 중의 하나는 활성층의 우물층과 장벽층 사이의 저항을 개선하여 내부양자효율(IQE)이 향상되고, 드룹(Droop)을 개선함과 동시에 광도를 향상시킬 수 있는 반도체 소자 및 이를 갖는 반도체 소자 패키지를 제공할 수 있다.One of the problems of the embodiment is to provide a semiconductor device capable of improving the internal quantum efficiency (IQE) by improving the resistance between the well layer and the barrier layer of the active layer, improving the droop and improving the light intensity, A semiconductor device package can be provided.
실시 예의 반도체 소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 우물층 및 복수의 장벽층을 포함하는 활성층; 및 상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하고, 상기 복수의 장벽층 각각은 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제2 반도체층 상에 배치된 제3 반도체층, 상기 제2 및 제3 반도체층사이에 배치된 제4 반도체층을 포함하고, 상기 제2 반도체층은 알루미늄 조성을 포함하고, 상기 제1 및 제3 반도체층보다 높은 밴드갭을 포함하고, 상기 제4 반도체층은 인듐 조성을 포함하고, 상기 제2 반도체층과 상기 제3 반도체층 사이의 밴드갭을 포함하고, 상기 제1 반도체층의 두께는 상기 제3 및 제4 반도체층의 전체 두께와 같다. 따라서, 실시 예의 반도체 소자는 동작전압을 유지하면서 광도를 향상시킬 수 있을 뿐만 아니라 정공 주입 효율을 향상시켜 드룹을 개선할 수 있다. The semiconductor device of the embodiment includes a first conductivity type semiconductor layer; An active layer including a plurality of well layers and a plurality of barrier layers on the first conductivity type semiconductor layer; And a second conductive semiconductor layer disposed on the active layer, wherein each of the plurality of barrier layers includes a first semiconductor layer, a second semiconductor layer disposed on the first semiconductor layer, and a second semiconductor layer disposed on the second semiconductor layer And a fourth semiconductor layer disposed between the second and third semiconductor layers, wherein the second semiconductor layer includes an aluminum composition and has a bandgap higher than that of the first and third semiconductor layers, Wherein the fourth semiconductor layer comprises an indium composition and includes a bandgap between the second semiconductor layer and the third semiconductor layer, the thickness of the first semiconductor layer being greater than the thickness of the third and fourth semiconductor layers Lt; / RTI > Therefore, the semiconductor device of the embodiment not only improves the brightness while maintaining the operating voltage, but also improves the droplet by improving the hole injection efficiency.
실시 예의 반도체 소자 패키지는 캐비티를 갖는 몸체; 몸체 내에 배치된 제1 및 제2 리드 프레임을 포함하고, 상기 반도체 소자를 포함하여 동작전압을 유지하면서 광도를 향상시키고, 정공 주입 효율을 향상시킬 수 있다. A semiconductor device package of an embodiment includes: a body having a cavity; And first and second lead frames disposed in the body, wherein the semiconductor device includes the semiconductor element to improve the luminous intensity while maintaining the operating voltage, and to improve the hole injection efficiency.
실시 예는 전류밀도가 증가함에 따라 비교 예보다 외부 양자 효율(EQE)이 향상됨을 알 수 있다.It can be seen that the external quantum efficiency (EQE) is improved as compared with the comparative example as the current density increases.
또한, 실시 예는 제1 및 제3 반도체층보다 밴드갭이 큰 제2 반도체층이 상기 제1 및 제3 반도체층 사이에 배치된 장벽층을 포함하여 전자의 오버플로우를 개선하여 동작전압을 유지한 상태에서 1% 이상 광도를 향상시킬 수 있다.In addition, in the embodiment, the second semiconductor layer having a larger bandgap than the first and third semiconductor layers includes a barrier layer disposed between the first and third semiconductor layers to improve the electron overflow and maintain the operating voltage The light intensity can be improved by 1% or more.
또한 실시 예는 InGaN을 포함하는 제4 반도체층이 제2 및 제3 반도체층 사이에 배치된 장벽층을 포함하여 우물층과 장벽층 사이의 저항을 개선하여 내부양자효율(IQE)을 개선할 수 있다.The embodiment also includes a fourth semiconductor layer comprising InGaN including a barrier layer disposed between the second and third semiconductor layers to improve the resistance between the well layer and the barrier layer to improve the internal quantum efficiency (IQE) have.
또한 실시 예는 InGaN을 포함하는 장벽층을 포함하여 드룹을 개선함과 동시에 광도를 향상시킬 수 있다.In addition, the embodiment may include a barrier layer including InGaN to improve the droplet and improve the brightness.
또한, 실시 예는 정공 주입 효율을 향상시켜 드룹을 개선하여 내부 양자 효율(IQE)이 향상됨을 알 수 있다.In addition, it can be seen that the embodiment improves the internal quantum efficiency (IQE) by improving the hole injection efficiency to improve the droplet.
도 1은 실시 예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 도 1의 발광 구조물을 도시한 단면도이다.
도 3은 실시 예에 따른 반도체 소자의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 4는 전계에 의해 벤딩된 활성층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 5는 비교 예와 실시 예의 내부 양자 효율을 도시한 그래프이다.
도 6은 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다.
도 7은 또 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다.
도 8은 수직 타입 반도체 소자를 도시한 도면이다.
도 9는 도 1 내지 도 8의 반도체 소자를 갖는 발광소자 패키지를 나타낸 도면이다.1 is a cross-sectional view showing a semiconductor device according to an embodiment.
2 is a cross-sectional view illustrating the light emitting structure of FIG.
3 is a diagram showing an energy band diagram of a semiconductor device according to an embodiment.
4 is a diagram showing an energy band diagram of an active layer bent by an electric field.
5 is a graph showing the internal quantum efficiency of the comparative example and the embodiment.
6 is a cross-sectional view showing a semiconductor device according to another embodiment.
7 is a cross-sectional view showing a semiconductor device according to still another embodiment.
8 is a view showing a vertical type semiconductor device.
9 is a view showing a light emitting device package having the semiconductor elements of Figs. 1 to 8. Fig.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
전기 소자는 반도체 소자, 수광소자, 광 변조기, 가스 센서 등 각종 전자 소자 포함할 수 있다. 실시 예는 가스센서를 일 예로 설명하고 있지만, 이에 한정되지 않고, 전기 소자의 다양한 분야에 적용될 수 있다.The electric device may include various electronic devices such as a semiconductor device, a light receiving device, an optical modulator, and a gas sensor. Although the embodiment has been described by way of example of a gas sensor, the present invention is not limited thereto and can be applied to various fields of electric devices.
도 1은 실시 예에 따른 반도체 소자를 도시한 단면도이고, 도 2는 도 1의 발광 구조물을 도시한 단면도이고, 도 3은 실시 예에 따른 반도체 소자의 에너지 밴드 다이어그램을 나타낸 도면이고, 도 4는 전계에 의해 벤딩된 활성층의 에너지 밴드 다이어그램을 나타낸 도면이다.FIG. 1 is a cross-sectional view illustrating a semiconductor device according to an embodiment, FIG. 2 is a cross-sectional view illustrating a light emitting structure of FIG. 1, FIG. 3 is a diagram illustrating an energy band diagram of a semiconductor device according to an embodiment, Fig. 5 is a diagram showing an energy band diagram of an active layer bent by an electric field.
도 1 내지 도 4에 도시된 바와 같이, 제1 실시 예에 따른 반도체 소자(101)는 일정한 파장의 광을 발광하는 발광소자를 일 예로 설명하도록 하지만, 이에 한정되는 것은 아니다.As shown in FIGS. 1 to 4, the
실시 예의 해결과제 중의 하나는 캐리어의 오버플로우(overflow)를 개선하여 동작전압을 유지하면서 광도를 향상시킬 수 있다. 즉, 실시 예의 해결과제 중의 하나는 외부 양자 효율(EQE: external quantum efficiency)을 향상시킬 수 있다. 이를 위해 실시 예의 반도체 소자는 알루미늄 조성을 포함하는 장벽층을 갖는 활성층(50)을 포함할 수 있다. 실시 예의 해결과제 중의 하나는 정공 이동을 향상시키고, 우물층과 장벽층 사이의 저항을 줄여 외부 양자 효율(IQE: internal quantum efficiency)을 향상시킬 수 있다. 이를 위해 실시 예의 반도체 소자는 인듐 조성을 포함하는 장벽층을 갖는 활성층(50)을 포함할 수 있다.One of the problems of the embodiment is to improve the overflow of the carrier to improve the brightness while maintaining the operating voltage. That is, one of the problems of the embodiment can improve the external quantum efficiency (EQE). To this end, the semiconductor device of the embodiment may include an
실시 예의 반도체 소자는 발광 구조물(10), 도전층(80), 제5 반도체층(70), 제1 전극(191) 및 제2 전극(195)을 포함할 수 있다.The semiconductor device of the embodiment may include the
상기 반도체 소자는 제1 도전형 반도체층(40) 아래에 기판(20)을 포함하거나, 상기 기판(20) 및 버퍼층(30)을 포함할 수 있다.The semiconductor device may include a
상기 기판(20)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(20)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(20)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The
상기 버퍼층(30)은 상기 기판(20)과 상기 제1 반도체층(40) 사이에 배치될 수 있다. 상기 버퍼층(30)은 3족-5족 또는 2족-6족의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(30)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(30)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.The
상기 버퍼층(30)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(30)은 상기 기판(20)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(30)의 격자 상수는 상기 기판(20)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(30)은 형성하지 않을 수 있으며, 이에 대해 한정되는 것은 아니다.The
상기 발광 구조물(10)은 제1 도전형 반도체층(40), 활성층(50) 및 제2 도전형 반도체층(60)을 포함할 수 있다.The
<제1 도전형 반도체층>≪ First conductive type semiconductor layer >
상기 제1 도전형 반도체층(40)은 상기 기판(20)과 상기 활성층(50) 사이에 배치될 수 있다. 상기 제1 도전형 반도체층(40)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 도전형 반도체층(40)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 포함할 수 있다. 상기 제1 도전형 반도체층(40)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(40)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. The first
상기 제1 도전형 반도체층(40)은 단층 또는 다층일 수 있다. 예컨대 상기 제1 도전형 반도체층(40)이 다층인 경우, 서로 다른 두 층 또는 세 층이 교대로 반복되어 적층될 수 있으며, 예컨대 InGaN/GaN, AlGaN/GaN, AlInN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 복수의 주기의 초격자 구조를 포함할 수 있다.The first
<활성층>≪ Active layer &
상기 활성층(50)은 상기 제1 도전형 반도체층(40) 상에 배치될 수 있다. 상기 활성층(50)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.The
상기 활성층(50)은 상기 제1 도전형 반도체층(40)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(60)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(50)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 교대로 배치된 복수의 우물층(51)과 복수의 장벽층(53)을 포함할 수 있다.Electrons (or holes) injected through the first conductive
상기 복수의 우물층(51) 및 복수의 장벽층(53)은 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함할 수 있다.The plurality of well layers 51 and the plurality of barrier layers 53 may be formed of a material such as InGaN / GaN, GaN / AlGaN, AlGaN / AlGaN, InGaN / InGaN, InGaN / InGaN, InGaAs / / GaP, AlInGaP / InGaP, and InP / GaAs.
상기 복수의 우물층(51)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있다.The plurality of well layers 51 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + .
상기 복수의 장벽층(53)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있다.The plurality of barrier layers 53 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + .
실시 예의 상기 복수의 장벽층(53)은 제1 내지 제4 반도체층(54, 55, 56, 57)을 포함할 수 있다.The plurality of barrier layers 53 of the embodiment may include first to fourth semiconductor layers 54, 55, 56, and 57.
상기 제1 반도체층(54)은 우물층(51) 상에 배치되고, 상기 우물층(51)과 직접 접할 수 있다. 실시 예의 제1 반도체층(54)은 GaN, InGaN, GaAs, InGaAs, GaP, InP 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 예컨대 실시 예의 상기 제1 반도체층(54)은 GaN 일 수 있다. 상기 제1 반도체층(54)의 두께가 T1, 하나의 장벽층(53) 전체 두께가 T0일 경우, T1:T0 비율은 0.01:1.0 내지 0.1:1.0일 수 있다.The
상기 제3 반도체층(56)은 상기 제4 반도체층(57) 상에 배치되고, 다음 우물층(51)과 직접 접할 수 있다. 실시 예의 제3 반도체층(56)은 GaN, InGaN, GaAs, InGaAs, GaP, InP 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 예컨대 실시 예의 상기 제1 반도체층(54)은 GaN 일 수 있다. 상기 제4 반도체층(57)은 인듐 조성을 포함할 수 있다. 예컨대 상기 제4 반도체층(57)은 InGaN일 수 있다. 상기 제3 및 제4 반도체층(56, 57)의 두께가 T3, 하나의 장벽층(53) 전체 두께가 T0일 경우, T3:T0 비율은 0.1:1.0 내지 0.3:1.0일 수 있다. 상기 제3 및 제4 반도체층(55, 57)을 합한 두께는 상기 제1 반도체층(55)의 두께와 같거나 클 수 있다. 상기 제1 제3 및 제4 반도체층(54, 56, 57)의 두께는 장벽층(53) 내에서 제2 반도체층(55)의 위치를 결정할 수 있다. 예컨대 상기 제3 및 제4 반도체층(56, 57) 전체가 상기 제1 반도체층(54)의 두께보다 큰 경우, 상기 제2 반도체층(55)은 제3 반도체층(56)의 제1 영역(56E)보다 상기 제1 반도체층(54)의 제2 영역(54S)에 더 가깝게 배치될 수 있다. 상기 제1 및 제2 영역(56E, 54S)은 장벽층(53)의 센터 영역으로부터 가장 멀리 위치한 장벽층(53)의 상부 및 하부 영역으로 정의할 수 있다. 제1, 제3 및 제4 반도체층(54, 56, 57)보다 밴드갭이 큰 제2 반도체층(55)은 상기 제1, 제3 및 제4 반도체층(54, 56, 57)의 두께에 의해 장벽층(53) 내에서 제1 도전형 반도체층(40) 방향으로 인접하게 배치되어 전자의 오버플로우를 개선할 수 있다.The
실시 예의 해결과제 중의 하나는 캐리어의 오버플로우를 개선하여 동작전압을 유지하면서 광도를 향상시킬 수 있다. 이를 위해 실시 예의 반도체 소자는 알루미늄 조성을 포함하는 제2 반도체층(55)을 포함하는 복수의 장벽층(53)을 포함할 수 있다.One of the problems of the embodiment is to improve the carrier overflow and improve the brightness while maintaining the operating voltage. To this end, the semiconductor device of the embodiment may comprise a plurality of barrier layers 53 comprising a
상기 제2 반도체층(55)은 상기 제1 및 제4 반도체층(54, 57) 사이에 배치되고, 상기 제1 및 제4 반도체층(54, 57)과 직접 접할 수 있다. 상기 제2 반도체층(55)은 AlGaN, AlGaAs, AlInGaP 중 적어도 하나를 포함할 수 있다. 예컨대 상기 제2 반도체층(55)은 AlzGa1 - zN (0<z<1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. The
상기 제2 반도체층(55)은 상기 제1 반도체층(54)의 제1 밴드갭(G1)보다 큰 제2 배드갭(G2)을 포함할 수 있다. 상기 제2 밴드갭(G2)은 상기 제3 반도체층(56)의 제3 밴드갭(G3)보다 크고, 상기 제1 및 제3 밴드갭(G1, G3)은 서로 같을 수 있으나, 이에 한정되는 것은 아니다. 질화물계 반도체의 상기 활성층(50)의 에너지 밴드는 전계에 의해 벤딩되고, 벤딩된 에너지 밴드에 의해 캐리어 오버플로우가 심화될 수 있다. 실시 예는 상기 제1 및 제3 반도체층(54, 56)보다 높은 제2 밴드갭(G2)을 포함하는 제2 반도체층(55)을 포함하여 벤딩된 에너지 벤드에 의한 캐리어 오버플로우를 개선할 수 있다.The
상기 제2 반도체층(55)의 알루미늄 조성(z)은 1% 내지 15%일 수 있고, 구체적으로 1% 내지 8%일 수 있다. 상기 알루미늄 조성(z)이 1% 미만일 경우, 터널링에 의해 캐리어 오버플로우를 개선하기 어렵고, 상기 알루미늄 조성(z) 15% 초과일 경우, 알루미늄에 따라 결정 품질이 저하될 수 있다.The aluminum composition (z) of the
상기 제2 반도체층(55)의 두께가 T2, 하나의 장벽층(53) 전체 두께가 T0일 경우, T2:T0 비율은 0.6:1.0 내지 0.8:1.0일 수 있다. 구체적으로 상기 제2 반도체층(55)의 두께는 하나의 장벽층(53) 전체 두께의 80%이하일 수 있다. 예컨대 상기 하나의 장벽층(53)의 전체 두께가 5㎚일 경우, 상기 제2 반도체층(55)의 두께는 4㎚이하일 수 있다. When the thickness of the
상기 제2 반도체층(55)의 두께가 하나의 장벽층(53) 전체 두께의 80%를 초과하는 경우, 결정 품질에 영향을 주는 알루미늄 조성(z)을 포함하는 제2 반도체층(55)의 두께가 두꺼워져 결정 품질이 저하될 수 있고, 이에 따라 캐리어 주입 효율 저하 등에 의해 동작전압이 증가할 수 있다. If the thickness of the
실시 예의 해결과제 중의 하나는 정공 이동을 향상시키고, 우물층과 장벽층 사이의 저항을 줄여 외부 양자 효율(IQE: internal quantum efficiency)을 향상시킬 수 있다. 이를 위해 실시 예의 반도체 소자는 인듐 조성을 포함하는 제4 반도체층(57)을 갖는 장벽층(53)을 포함할 수 있다.One of the problems of the embodiment is to improve the hole transport and reduce the resistance between the well layer and the barrier layer to improve the internal quantum efficiency (IQE). To this end, the semiconductor device of the embodiment may comprise a
상기 제4 반도체층(57)은 상기 제2 및 제3 반도체층(55, 56) 사이에 배치되고, 상기 제2 및 제3 반도체층(55, 56)과 직접 접할 수 있다. 상기 제4 반도체층(57)은 인듐 조성을 포함할 수 있다. 예컨대 상기 제4 반도체층(57)은 InqGa1 - qN (0<q<1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. 상기 제4 반도체층(57)은 상기 제2 반도체층(55)과 제3 반도체층(56) 사이의 밴드갭 차이를 개선하고, 정공 주입효율을 개선하여 드룹을 개선하는 기능을 포함할 수 있다.The
상기 제4 반도체층(57)은 상기 제1 반도체층(54)의 제1 밴드갭(G1)보다 큰 제6 배드갭(G6)을 포함할 수 있다. 상기 제6 밴드갭(G6)은 상기 제3 반도체층(56)의 제3 밴드갭(G3)보다 크고, 상기 제2 반도체층(55)의 제2 벤드갭(G2)보다 작을 수 있다. 여기서, 상기 제1 및 제3 밴드갭(G1, G3)은 서로 같을 수 있으나, 이에 한정되는 것은 아니다.The
실시 예는 제2 반도체층(55)에 따라 상승되는 밴드 갭에 의한 드룹 현상을 개선하기 위해 상기 제2 반도체층(55)과 제3 반도체층(56) 사이에 상기 제2 반도체층(55)과 제3 반도체층(56) 사이의 밴드갭을 갖는 제4 반도체층(57)을 포함하여 드룹을 개선할 수 있다.The
상기 제4 반도체층(57)의 인듐 조성(q)은 1% 내지 6%일 수 있고, 구체적으로 1% 내지 4%일 수 있다. 상기 인듐 조성(q)이 1% 미만일 경우, 드룹 개선이 어려울 수 있다. 상기 인듐 조성(q)이 5% 초과일 경우, 결정 품질이 저하되고 드룹 개선이 어려울 수 있다.The indium composition q of the
상기 제4 반도체층(57)의 두께는 0.1㎚ 내지 1㎚일 수 있다. 상기 제4 반도체층(57)의 두께가 0.1㎚미만일 경우, 정공 주입효율이 저하되어 드룹 개선이 어려울 수 있다. 상기 제4 반도체층(57)의 두께가 1㎚초과일 경우, 결정 품질이 저하되고 드룹 개선이 어려울 수 있다.The thickness of the
실시 예는 제1 및 제3 반도체층(54, 56)보다 밴드갭이 큰 제2 반도체층(55)에 의해 캐리어 오버플로우를 개선하여 동작전압을 개선할 수 있고, 상기 제2 반도체층(55)과 제3 반도체층(56) 사이의 밴드갭을 갖는 제4 반도체층(57)에 의해 상기 제2 반도체층(55)과 제3 반도체층(56) 사이의 밴드갭 차이를 개선하고, 정공 주입효율을 개선하여 드룹을 개선할 수 있다.The embodiment can improve the operating voltage by improving the carrier overflow by the
도면에는 도시되지 않았지만, 상기 활성층(50)과 상기 제1 도전형 반도체층(40) 사이 및 상기 활성층(50)과 제2 도전형 반도체층(60) 사이에는 초격자 구조의 반도체층을 더 포함할 수 있다. 상기 초격자 구조의 반도체층은 예컨대 복수의 페어를 포함할 수 있다. 상기 초격자 구조의 반도체층은 전류 퍼짐(current spreading) 및 응력 완화 기능을 포함할 수 있다.Although not shown in the figure, a superlattice structure semiconductor layer is further included between the
<제5 반도체층><Fifth Semiconductor Layer>
제5 반도체층(70)은 활성층(50) 상에 배치될 수 있다. 상기 제5 반도체층(70)은 상기 활성층(50)과 제3 반도체층(60) 사이에 배치될 수 있다. 상기 제5 반도체층(70)은 전자 차단 기능을 포함할 수 있다. 이를 위해 상기 제5 반도체층(70)은 상기 활성층(50)보다 높은 제4 밴드갭(G4)을 포함하여 활성층(50)으로부터의 전자를 차단하고, 제2 도전형 반도체층(60)으로부터의 정공을 활성층(50) 내에서 가두어 상기 활성층(50) 내의 캐리어 주입 효율을 증가시킬 수 있다.The
상기 제5 반도체층(70)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제5 반도체층(70)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제5 반도체층(70)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다.The
실시 예의 상기 제5 반도체층(70)은 활성층(50)의 제2 반도체층(54)의 제2 밴드갭(G2) 보다 큰 제4 밴드갭(G4)을 포함할 수 있다. 이를 위해 상기 제5 반도체층(70)은 알루미늄 조성을 포함할 수 있다. 상기 제5 반도체층(70)은 예컨대 AlpGa1 -pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제5 반도체층(70)의 알루미늄 조성(p)은 0.05 내지 0.2일 수 있다. 상기 제5 반도체층(70)의 알루미늄 조성(p)이 0.05 미만일 경우, 전자차단 기능이 저하될 수 있다. 상기 제5 반도체층(70)의 알루미늄 조성(p)이 0.2 초과일 경우, 결정성이 저하될 수 있다.The
여기서, 알루미늄 조성(p)과 상기 제5 반도체층(70)의 두께는 반비례할 수 있다. 상기 제5 반도체층(70)의 두께는 100㎚이하일 수 있다. 상기 제5 반도체층(70)의 두께가 100㎚ 초과일 경우, 결정 품질에 영향을 주는 알루미늄 조성(p)에 의해 두꺼워질수록 결정 품질이 저하될 수 있다.Here, the aluminum composition p and the thickness of the
<제3 반도체층><Third semiconductor layer>
제2 도전형 반도체층(60)은 상기 제5 반도체층(70) 상에 배치될 수 있다. 상기 제2 도전형 반도체층(60)은 단층 또는 다층일 수 있다. The second
상기 제2 도전형 반도체층(60)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제2 도전형 반도체층(60)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 반도체층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제2 도전형 반도체층(60)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다.The second
실시 예의 상기 제2 도전형 반도체층(60)은 단층 또는 다층일 수 있다. 예컨대 상기 제2 도전형 반도체층(60)이 다층인 경우, 서로 다른 두 층 또는 세 층이 교대로 반복되어 적층될 수 있으며, 예컨대 AlGaN/GaN, AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 복수의 주기의 초격자 구조를 포함할 수 있다.The second conductivity
실시 예의 상기 제1 도전형 반도체층(40)은 n형 반도체층, 상기 제2 도전형 반도체층(60)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않으며, 상기 제1 도전형 반도체층(40)이 p형 반도체층, 상기 제2 도전형 반도체층(60)은 n형 반도체층일 수 있다. 또한, 상기 제2 도전형 반도체층(60) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)이 형성될 수 있다. 이에 따라 실시 예의 반도체 소자(101)는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.The first
<도전층><Conductive layer>
여기서, 상기 제2 전극(195)과 제2 도전형 반도체층(60) 사이에는 오믹 접촉 기능을 갖는 도전층(80)이 배치될 수 있다.Here, a conductive layer 80 having an ohmic contact function may be disposed between the
상기 도전층(80)은 적어도 하나의 전도성 물질을 포함할 수 있다. 상기 도전층(80)은 단층 또는 다층일 수 있다. 상기 도전층(80)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전층(80)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 도전층(80)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.The conductive layer 80 may include at least one conductive material. The conductive layer 80 may be a single layer or a multilayer. The conductive layer 80 may include at least one of a metal, a metal oxide, and a metal nitride material. The conductive layer 80 may include a light-transmitting material. For example, the conductive layer 80 may be formed of one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), IZON (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO ITO, Ni / IrOx / Au, Ni / IrOx / ITO, IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IrOx, RuOx, RuOx / Au / ITO, Pt, Ni, Au, Rh, or Pd.
실시 예는 도전층(80)이 포함된 반도체 소자를 한정하고 있지만, 이에 한정되지 않고, 도전층(80)은 생략될 수 있다.Although the embodiment defines the semiconductor element including the conductive layer 80, the conductive layer 80 is not limited to this, and the conductive layer 80 may be omitted.
<제1 및 제2 전극><First and Second Electrodes>
상기 제1 전극(191)은 제1 도전형 반도체층(40)과 전기적으로 연결될 수 있다. 상기 제2 전극(195)는 상기 제2 도전형 반도체층(60)과 전기적으로 연결될 수 있다. 상기 제1 전극(191)은 상기 제1 도전형 반도체층(40) 상에 배치될 수 있고, 상기 제2 전극(195)은 상기 제2 도전형 반도체층(60)과 전기적으로 연결된 상기 도전층(80) 상에 배치될 수 있다. The
상기 제1 및 제2 전극(191, 195)은 암(arm) 구조 또는 핑거(finger) 구조를 포함할 수 있다. 상기 암 구조 또는 핑거 구조는 반도체 소자(101) 전류 확산 기능을 포함할 수 있다. 상기 제1 및 제2 전극(191, 195)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 및 제2 전극(191, 195)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있으며 단층 또는 다층으로 형성될 수 있다.The first and
도 5는 비교 예와 실시 예의 내부 양자 효율을 도시한 그래프이다.5 is a graph showing the internal quantum efficiency of the comparative example and the embodiment.
도 5를 참조하면, 비교 예, 제1 및 제2 실시 예는 내부 양자 효율(IQE)을 나타낸다. 상기 비교 예는 GaN/AlGaN/GaN의 장벽층을 포함하는 질화물계 반도체 소자의 내부 양자 효율(IQE)이고, 제1 실시 예는 도 1 내지 도 4에 도시된 실시 예의 기술적 특징을 채용한 GaN/AlGaN/InGaN/GaN의 장벽층을 포함하는 질화물계 반도체 소자의 내부 양자 효율(IQE)이다. 제1 실시 예의 제4 반도체층은 In0 . 04Ga1 - 0.04N의 조성식을 갖는 반도체 재료를 포함할 수 있다. 제2 실시 예의 제4 반도체층은 In0 . 02Ga1 - 0.02N의 조성식을 갖는 반도체 재료를 포함할 수 있다.Referring to FIG. 5, the comparative example, the first and second embodiments show the internal quantum efficiency (IQE). The comparative example is an internal quantum efficiency (IQE) of a nitride semiconductor device including a GaN / AlGaN / GaN barrier layer. The first embodiment is a GaN / (IQE) of the nitride semiconductor device including the AlGaN / InGaN / GaN barrier layer. The fourth semiconductor layer of the first embodiment is made of In 0 . 04 Ga 1 - may include a semiconductor material having a composition formula of 0.04 N. The fourth semiconductor layer of the second embodiment is made of In 0 . 0.0 Ga < RTI ID = 0.0 > - 0.02 < / RTI > N.
제1 및 제2 실시 예는 인듐 조성을 포함하는 장벽층에 의해 비교 예보다 내부 양자 효율(IQE)이 향상됨을 알 수 있다.It can be seen that the inner quantum efficiency (IQE) of the first and second embodiments is improved by the barrier layer including the indium composition, as compared with the comparative example.
도 6은 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다.6 is a cross-sectional view showing a semiconductor device according to another embodiment.
도 6에 도시된 바와 같이, 다른 실시 예의 반도체 소자는 상이한 밴드갭을 갖는 제2 반도체층(155) 및 제4 반도체층(157)을 포함할 수 있다. 상기 제2 반도체층(155) 및 제4 반도체층(157)을 제외한 구성은 도 1 내지 도 5의 실시 예의 반도체 소자(101)의 기술적 특징을 채용할 수 있다.As shown in FIG. 6, the semiconductor device of another embodiment may include a
상기 제2 반도체층(155)은 상기 제1 및 제4 반도체층(154, 157) 사이에 배치되고, 상기 제1 및 제4 반도체층(154, 157)과 직접 접할 수 있다. 상기 제2 반도체층(155)은 AlGaN, AlGaAs, AlInGaP 중 적어도 하나를 포함할 수 있다. 예컨대 상기 제2 반도체층(155)은 AlzGa1 - zN (0<z<1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. The
상기 제2 반도체층(155)은 상기 제1 반도체층(154)의 제1 밴드갭(G1)보다 큰 제2 및 제5 배드갭(G2, G5)을 포함할 수 있다. 상기 제2 및 제5 밴드갭(G2, G5)은 상기 제3 반도체층(156)의 제3 밴드갭(G3)보다 크고, 상기 제1 및 제3 밴드갭(G1, G3)은 서로 같을 수 있으나, 이에 한정되는 것은 아니다. 질화물계 반도체의 상기 활성층(150)의 에너지 밴드는 전계에 의해 벤딩되고, 벤딩된 에너지 밴드에 의해 캐리어 오버플로우가 심화될 수 있다. 다른 실시 예는 상기 제1 및 제3 반도체층(154, 156)보다 높은 제2, 제5 밴드갭(G2, G5)을 포함하는 제2 반도체층(155)을 포함하여 벤딩된 에너지 벤드에 의한 캐리어 오버플로우를 개선할 수 있다.The
상기 제2 반도체층(155)으 밴드갭은 제1 도전형 반도체층(40)으로부터 상기 제2 도전형 반도체층(60) 방향으로 점차 작아질 수 있다. 예컨대 상기 제1 도전형 반도체층(40)과 인접한 제1 장벽층(153)의 제5 밴드갭(G5)은 제2 도전형 반도체층(60)과 인접한 라스트 장벽층(153L)의 제2 밴드갭(G2)보다 클 수 있다. 다른 실시 예는 제2 반도체층(155)의 밴드갭이 상기 제2 도전형 반도체층(60) 방향으로 갈수록 점차 작아져 전자의 블로킹 기능을 향상시킴과 아울러 정공의 주입 효율을 향상시켜 광속을 향상시킬 수 있다.The band gap of the
상기 제2 반도체층(155)의 알루미늄 조성(z)은 1% 내지 15%일 수 있고, 구체적으로 1% 내지 8%일 수 있다. 상기 알루미늄 조성(z)이 1% 미만일 경우, 터널링에 의해 캐리어 오버플로우를 개선하기 어렵고, 상기 알루미늄 조성(z) 15% 초과일 경우, 알루미늄에 따라 결정 품질이 저하될 수 있다.The aluminum composition (z) of the
상기 제2 반도체층(155)의 두께가 T2, 하나의 장벽층(151) 전체 두께가 T0일 경우, T2:T0 비율은 0.6:1.0 내지 0.8:1.0일 수 있다. 구체적으로 상기 제2 반도체층(155)의 두께는 하나의 장벽층(151) 전체 두께의 80%이하일 수 있다. 예컨대 상기 하나의 장벽층(151)의 전체 두께가 5㎚일 경우, 상기 제2 반도체층(155)의 두께는 4㎚이하일 수 있다. When the thickness of the
상기 제2 반도체층(155)의 두께가 하나의 장벽층(151) 전체 두께의 80%를 초과하는 경우, 결정 품질에 영향을 주는 알루미늄 조성(z)을 포함하는 제2 반도체층(155)의 두께가 두꺼워져 결정 품질이 저하될 수 있고, 이에 따라 캐리어 주입 효율 저하 등에 의해 동작전압이 증가할 수 있다.When the thickness of the
상기 제4 반도체층(157)은 상기 제2 및 제3 반도체층(155, 156) 사이에 배치되고, 상기 제2 및 제3 반도체층(155, 156)과 직접 접할 수 있다. 상기 제4 반도체층(157)은 인듐 조성을 포함할 수 있다. 예컨대 상기 제4 반도체층(157)은 InqGa1 - qN (0<q<1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. 상기 제4 반도체층(157)은 상기 제2 반도체층(155)과 제3 반도체층(156) 사이의 밴드갭 차이를 개선하고, 정공 주입효율을 개선하여 드룹을 개선하는 기능을 포함할 수 있다.The
상기 제4 반도체층(157)은 상기 제1 반도체층(154)의 제1 밴드갭(G1)보다 큰 제6 및 제7 배드갭(G6, G7)을 포함할 수 있다. 상기 제6 및 제7 배드갭(G6, G7)은 상기 제3 반도체층(156)의 제3 밴드갭(G3)보다 크고, 상기 제2 반도체층(155)의 제2 벤드갭(G2)보다 작을 수 있다. 여기서, 상기 제1 및 제3 밴드갭(G1, G3)은 서로 같을 수 있으나, 이에 한정되는 것은 아니다. The
실시 예는 제2 반도체층(155)에 따라 상승되는 밴드 갭에 의한 드룹 현상을 개선하기 위해 상기 제2 반도체층(155)과 제3 반도체층(156) 사이에 상기 제2 반도체층(155)과 제3 반도체층(156) 사이의 밴드갭을 갖는 제4 반도체층(57)을 포함하여 드룹을 개선할 수 있다.The
상기 제4 반도체층(157)으 밴드갭은 제1 도전형 반도체층(40)으로부터 상기 제2 도전형 반도체층(60) 방향으로 점차 작아질 수 있다. 예컨대 상기 제1 도전형 반도체층(40)과 인접한 제1 장벽층(153)의 제7 밴드갭(G7)은 제2 도전형 반도체층(60)과 인접한 라스트 장벽층(153L)의 제6 밴드갭(G6)보다 클 수 있다. 다른 실시 예는 제4 반도체층(157)의 밴드갭이 상기 제2 도전형 반도체층(60) 방향으로 갈수록 점차 작아져 정공 주입 효율을 개선하여 드룹을 개선하 수 있다.The band gap of the
상기 제4 반도체층(157)의 인듐 조성(q)은 1% 내지 6%일 수 있고, 구체적으로 1% 내지 4%일 수 있다. 상기 인듐 조성(q)이 1% 미만일 경우, 드룹 개선이 어려울 수 있다. 상기 인듐 조성(q)이 5% 초과일 경우, 결정 품질이 저하되고 드룹 개선이 어려울 수 있다.The indium composition q of the
상기 제4 반도체층(157)의 두께는 0.1㎚ 내지 1㎚일 수 있다. 상기 제4 반도체층(157)의 두께가 0.1㎚미만일 경우, 정공 주입효율이 저하되어 드룹 개선이 어려울 수 있다. 상기 제4 반도체층(157)의 두께가 1㎚초과일 경우, 결정 품질이 저하되고 드룹 개선이 어려울 수 있다.The thickness of the
실시 예는 제1 및 제3 반도체층(154, 156)보다 밴드갭이 큰 제2 반도체층(155)에 의해 캐리어 오버플로우를 개선하여 동작전압을 개선할 수 있고, 상기 제2 반도체층(155)과 제3 반도체층(156) 사이의 밴드갭을 갖는 제4 반도체층(157)에 의해 상기 제2 반도체층(155)과 제3 반도체층(156) 사이의 밴드갭 차이를 개선하고, 정공 주입효율을 개선하여 드룹을 개선할 수 있다.The embodiment can improve the operating voltage by improving the carrier overflow by the
도 7은 또 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다.7 is a cross-sectional view showing a semiconductor device according to still another embodiment.
도 7에 도시된 바와 같이, 또 다른 실시 예의 반도체 소자는 상이한 밴드갭을 갖는 제2 반도체층(255) 및 제4 반도체층(257)을 포함할 수 있다. 상기 제2 반도체층(255) 및 제4 반도체층(257)을 제외한 구성은 도 1 내지 도 5의 실시 예의 반도체 소자(101)의 기술적 특징을 채용할 수 있다.As shown in FIG. 7, the semiconductor device of another embodiment may include a
또 다른 실시 예의 상기 복수의 장벽층(253)은 제1 내지 제4 반도체층(254, 255, 256, 257)을 포함할 수 있다. 상기 제1 내지 제4 반도체층(254, 255, 256, 257)은 실시 예의 반도체 소자(101)의 기술적 특징을 채용할 수 있다.The plurality of barrier layers 253 of another embodiment may include first to fourth semiconductor layers 254, 255, 256, and 257. The first to fourth semiconductor layers 254, 255, 256, and 257 may employ the technical features of the
또 다른 실시 예의 활성층(250)은 일정한 밴드갭을 갖는 라스트 장벽층(253L)을 포함할 수 있다.The
상기 라스트 장벽층(253L)은 상기 복수의 장벽층(253)의 제2 반도체층(255) 및 제4 반도체층(257)보다 낮은 밴드갭을 포함할 수 있다. 상기 라스트 장벽층(253L)은 제2 도전형 반도체층(60)과 인접할 수 있다. 상기 라스트 장벽층(253L)은 제5 반도체층(70)과 직접 접할 수 있으나, 이에 한정되는 것은 아니다. 상기 라스트 장벽층(253L)은 GaN, InGaN, GaAs, InGaAs, GaP, InP 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.The
또 다른 실시 예는 알루미늄 조성을 포함하지 않거나, 제2 반도체층(255) 및 제4 반도체층(257) 보다 낮고, 일정한 밴드갭을 갖는 상기 라스트 장벽층(253L)이 배치되어 전자의 블로킹 기능을 유지함과 아울러 정공의 주입 효율을 향상시켜 광속을 향상시킬 수 있다.Another embodiment does not include an aluminum composition or the
도 8은 수직 타입 반도체 소자를 도시한 도면이다.8 is a view showing a vertical type semiconductor device.
도 8에 도시된 바와 같이, 수직 타입 반도체 소자(102)는 제2 전극(395), 채널층(383), 전류 블록킹층(385)을 제외한 구성은 도 1 내지 도 5의 실시 예의 반도체 소자(101)의 기술적 특징을 채용할 수 있다.8, the vertical
상기 반도체 소자(102)는 제1 도전형 반도체층(40) 상에 제1 전극(391) 및 상기 제1 전극(391)의 반대편에 배치된 제2 전극(395)을 포함할 수 있다.The
상기 제2 전극(395)은 제2 도전형 반도체층(60) 아래에 배치되며, 도전층(381), 반사층(397), 본딩층(398) 및 지지 부재(399)를 포함할 수 있다.The
상기 도전층(381)은 상기 제2 도전형 반도체층(60) 상에 배치될 수 있다. 상기 도전층(381)은 상기 제2 도전형 반도체층(60)과 오믹 접촉될 수 있고, 적어도 하나의 전도성 물질을 포함할 수 있다. 상기 도전층(381)은 단층 또는 다층일 수 있다.The
상기 도전층(381)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전층(381)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 도전층(381)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.The
상기 반사층(397)은 상기 도전층(381) 상에 배치될 수 있다. 상기 반사층(397)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다.The
상기 본딩층(398)은 상기 반사층(397) 상에 배치될 수 있다. 상기 본딩층(398)은 지지 부재(399)와 상기 반사층(397) 사이에 배치될 수 있다. 상기 본딩층(398)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. The
상기 지지 부재(399)는 상기 본딩층(398) 상에 배치될 수 있다. 상기 지지 부재(399)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지 부재(398)는 다른 예로서, 전도성 시트로 구현될 수 있다.The
상기 제2 도전형 반도체층(60)과 제2 전극(395) 사이에 채널층(383) 및 전류 블록킹층(385)이 배치될 수 있으나, 구조를 한정하는 것은 아니다.A
상기 채널층(383)은 상기 제2 도전형 반도체층(60)의 에지영역에 배치될 수 있고, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(383)의 일부는 상기 제2 도전형 반도체층(60)보다 외곽에 배치될 수 있다. 상기 채널층(383)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(383)의 내측부는 상기 제3 반도체층(60) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.The
상기 전류 블록킹층(385)은 제2 도전형 반도체층(60)과 반사층(397) 사이에 배치될 수 있다. 상기 전류 블록킹층(385)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(385)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다. The
상기 전류 블록킹층(385)은 제1 전극(391)과 수직방향으로 중첩될 수 있다. 상기 전류 블록킹층(385) 및 제1 전극(391)은 발광구조물(10)을 사이에 두고 배치될 수 있다. 상기 전류 블록킹층(385)은 상기 제1 및 제2 전극(391, 395)의 최단 거리로 진행하는 전류를 차단하고, 다른 경로로 유도함으로써, 전류 퍼짐(current spreading) 효과를 구현할 수 있다. 상기 전류 블록킹층(385)은 하나 또는 복수로 배치될 수 있으며, 제1 전극(391)과 수직방향으로 적어도 일부 또는 전 영역이 중첩될 수 있다. The
여기서, 상기 제1 도전형 반도체층(40)의 상면에는 러프니스와 같은 광 추출 구조(미도시)가 형성될 수 있다. 상기 제1 도전형 반도체층(40)의 상부, 발광구조물(10)의 측부, 및 채널층(383) 상에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.Here, a light extracting structure (not shown) such as a roughness may be formed on the upper surface of the first
상기 반도체 소자(102)는 제1 및 제3 반도체층보다 밴드갭이 큰 제2 반도체층이 상기 제1 및 제3 반도체층 사이에 배치된 장벽층을 갖는 활성층(50)을 포함하여 전자의 오버플로우를 개선하여 동작전압을 유지한 상태에서 1% 이상 광도를 향상시킬 수 있다.The
즉, 상기 반도체 소자(102)는 전류밀도가 증가함에 따라 외부 양자 효율(EQE)이 향상됨을 알 수 있다.That is, the external quantum efficiency (EQE) of the
또한, 상기 반도체 소자(102)는 제1 및 제3 반도체층보다 밴드갭이 크고, 제2 반도체층보다 밴드갭이 작은 인듐 조성을 포함하는 제4 반도체층을 포함하는 장벽층이 배치되어 정공 주입효율을 개선하고, 결정 품질을 개선하여 내부 양자 효율(IQE)를 개선할 수 있다.The
도 9는 도 1 내지 도 8의 반도체 소자를 포함하는 발광소자 패키지를 나타낸 도면이다. FIG. 9 is a view showing a light emitting device package including the semiconductor devices of FIGS. 1 to 8. FIG.
도 9에 도시된 바와 같이, 발광 소자 패키지는 캐비티(315)를 갖는 몸체(311), 상기 몸체(311) 내에 배치된 제1 리드 프레임(321) 및 제2 리드 프레임(323), 반도체 소자(101, 102), 와이어들(331) 및 몰딩 부재(341)를 포함할 수 있다.9, the light emitting device package includes a
상기 몸체(311)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(311)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(311)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질을 포함할 수 있다.The
상기 몸체(311)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(cavity, 315)를 갖는다. 상기 캐비티(315)는 상기 몸체(311)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다. The
상기 제1 리드 프레임(321)은 상기 캐비티(315)의 바닥 영역 중 제1 영역에 배치되며, 상기 제2 리드 프레임(323)은 상기 캐비티(315)의 바닥 영역 중 제2 영역에 배치된다. 상기 제1 리드 프레임(321)과 상기 제2 리드 프레임(323)은 상기 캐비티(315) 내에서 서로 이격될 수 있다. The
상기 제1 및 제2 리드 프레임(321, 323)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다. The first and second lead frames 321 and 323 may be formed of a metal material such as titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum ), Platinum (Pt), tin (Sn), silver (Ag), and phosphorus (P) and may be formed of a single metal layer or a multilayer metal layer.
상기 반도체 소자(101, 102)은 상기 제1 및 제2 리드 프레임(321, 323) 중 적어도 하나의 위에 배치될 수 있으며, 예컨대 제1 리드 프레임(321)위에 배치되고, 와이어(331)로 제1 및 제2 리드 프레임(321, 323)과 연결된다. The
상기 반도체 소자(101, 102)는 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 반도체 소자(101, 102)은 3족-5족 또는 2족-6족의 화합물 반도체를 포함할 수 있다. 상기 반도체 소자(101, 102)는 도 1 내지 도 8의 기술적 특징을 채용할 수 있다.The
상기 몸체(311)의 캐비티(315)에는 몰딩 부재(341)가 배치되며, 상기 몰딩 부재(341)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 몰딩 부재(341) 또는 상기 반도체 소자(101, 102) 상에는 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 반도체 소자(101, 102)에서 방출되는 빛의 일부를 여기시켜 다른 파장의 빛으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(341)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.A
상기 몸체(311)의 상부에는 렌즈가 더 형성될 수 있으며, 상기 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 반도체 소자(101, 102, 103)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.A lens may be further formed on the upper portion of the
상기 발광소자 패키지 내에는 보호 소자가 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.A protective element may be disposed in the light emitting device package. The protection device may be realized with a thyristor, a zener diode, or a TVS (Transient Voltage Suppression).
상기 발광소자 패키지는 제1 및 제3 반도체층보다 밴드갭이 큰 제2 반도체층이 상기 제1 및 제3 반도체층 사이에 배치된 장벽층을 갖는 활성층을 포함하여 전자의 오버플로우를 개선하여 동작전압을 유지한 상태에서 1% 이상 광도를 향상시킬 수 있다.Wherein the light emitting device package includes an active layer having a second semiconductor layer having a larger bandgap than the first and third semiconductor layers, the active layer having a barrier layer disposed between the first and third semiconductor layers, The light intensity can be improved by 1% or more in the state where the voltage is maintained.
즉, 상기 발광소자 패키지는 전류밀도가 증가함에 따라 외부 양자 효율(EQE)이 향상됨을 알 수 있다.That is, the external quantum efficiency (EQE) of the light emitting device package is improved as the current density increases.
또한, 상기 발광소자 패키지는 제1 및 제3 반도체층보다 밴드갭이 크고, 제2 반도체층보다 밴드갭이 작은 인듐 조성을 포함하는 제4 반도체층을 포함하는 장벽층이 배치되어 정공 주입효율을 개선하고, 결정 품질을 개선하여 내부 양자 효율(IQE)를 개선할 수 있다.The light emitting device package may further include a barrier layer including a fourth semiconductor layer having a larger bandgap than the first and third semiconductor layers and an indium composition having a smaller bandgap than the second semiconductor layer, , And improve the crystal quality to improve the internal quantum efficiency (IQE).
상술한 반도체 소자 패키지는 조명 시스템의 광원으로 사용될 수 있다. 상기 반도체 소자 패키지는 예컨대 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described semiconductor device package can be used as a light source of an illumination system. The semiconductor device package can be used as a light source of a video display device or a lighting device, for example.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of a video display device, it can be used as an edge-type backlight unit or as a direct-type backlight unit. When used as a light source of a lighting device, it can be used as a regulator or bulb type. It is possible.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The semiconductor device includes a laser diode in addition to the light emitting diode described above.
레이저 다이오드는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, similarly to the semiconductor device. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 공정 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 공정 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As photodetectors, photodiodes (silicon, selenium), photoconductive elements (cadmium sulfide, cadmium selenide), photodeposition diodes (for example, visible blind spectral regions or PDs with peak wavelengths in the true blind spectral region) Process transistors, photomultiplier tubes, phototube (vacuum, gas-filled), and IR (Infra-Red) detectors, but the embodiments are not limited thereto.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.
포토 공정 다이오드(Photodiode)는 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 공정 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 공정 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 공정 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the semiconductor device, can include the first conductivity type semiconductor layer having the above-described structure, the active layer and the second conductivity type semiconductor layer, and is formed of a pn junction or a pin structure. The photo-process diode operates by applying a reverse bias or a zero bias. When light is incident on the photo-process diode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photo-process diode.
광전지 또는 태양 전지(solar cell)는 포토 공정 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode diode, which can convert light into current. The solar cell may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the semiconductor device.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
20: 기판
30: 버퍼층
40: 제1 도전형 반도체층
50, 150, 250: 활성층
51: 복수의 우물층
53, 153, 253: 복수의 장벽층
53L, 153L, 253L: 라스트 장벽층
54, 154: 제1 반도체층
55, 155: 제2 반도체층
56, 156: 제3 반도체층
57. 157: 제4 반도체층
60: 제2 도전형 반도체층
70: 제5 반도체층
80: 도전층20: substrate
30: buffer layer
40: First conductive type semiconductor layer
50, 150, 250: active layer
51: a plurality of well layers
53, 153, 253: a plurality of barrier layers
53L, 153L, and 253L: Last barrier layer
54, 154: first semiconductor layer
55, 155: second semiconductor layer
56, 156: a third semiconductor layer
57. 157: fourth semiconductor layer
60: second conductive type semiconductor layer
70: a fifth semiconductor layer
80: conductive layer
Claims (14)
상기 제1 도전형 반도체층 상에 복수의 우물층 및 복수의 장벽층을 포함하는 활성층; 및
상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하고,
상기 복수의 장벽층 각각은 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제2 반도체층 상에 배치된 제3 반도체층, 상기 제2 및 제3 반도체층사이에 배치된 제4 반도체층을 포함하고,
상기 제2 반도체층은 알루미늄 조성을 포함하고, 상기 제1 및 제3 반도체층보다 높은 밴드갭을 포함하고,
상기 제4 반도체층은 인듐 조성을 포함하고, 상기 제2 반도체층과 상기 제3 반도체층 사이의 밴드갭을 포함하고,
상기 제1 반도체층의 두께는 상기 제3 및 제4 반도체층의 전체 두께와 같거나 큰 반도체 소자.A first conductive semiconductor layer;
An active layer including a plurality of well layers and a plurality of barrier layers on the first conductivity type semiconductor layer; And
And a second conductivity type semiconductor layer disposed on the active layer,
Wherein each of the plurality of barrier layers comprises a first semiconductor layer, a second semiconductor layer disposed on the first semiconductor layer, and a third semiconductor layer disposed on the second semiconductor layer, and a second semiconductor layer disposed between the second and third semiconductor layers And a fourth semiconductor layer disposed,
Wherein the second semiconductor layer comprises an aluminum composition and comprises a bandgap higher than the first and third semiconductor layers,
Wherein the fourth semiconductor layer comprises an indium composition and includes a bandgap between the second semiconductor layer and the third semiconductor layer,
Wherein a thickness of the first semiconductor layer is equal to or greater than a total thickness of the third and fourth semiconductor layers.
상기 제4 반도체층의 인듐 조성은 1% 내지 6%인 반도체 소자.The method according to claim 1,
And the indium composition of the fourth semiconductor layer is 1% to 6%.
상기 제4 반도체층의 두께는 0.1㎚ 내지 1㎚인 반도체 소자.The method according to claim 1,
And the fourth semiconductor layer has a thickness of 0.1 nm to 1 nm.
상기 제4 반도체층의 밴드갭은 상기 제2 도전형 반도체층으로 갈수록 점차 작아지는 반도체 소자.The method according to claim 1,
Wherein the band gap of the fourth semiconductor layer is gradually reduced toward the second conductivity type semiconductor layer.
상기 복수의 장벽층은 상기 제2 도전형 반도체층과 인접한 라스트 장벽층을 포함하고,
상기 라스트 장벽층은 다른 장벽층보다 낮고, 일정한 밴드갭을 갖는 반도체 소자.The method according to claim 1,
Wherein the plurality of barrier layers include a last barrier layer adjacent to the second conductivity type semiconductor layer,
Wherein the last barrier layer is lower than the other barrier layers and has a constant band gap.
상기 제2 반도체층의 두께는 상기 제1, 제3 및 제4 반도체층의 두께보다 큰 반도체 소자.The method according to claim 1,
Wherein the thickness of the second semiconductor layer is larger than the thickness of the first, third, and fourth semiconductor layers.
상기 제1 반도체층의 두께와 하나의 장벽층의 두께 사이의 비율은 0.01:1.0 내지 0.1:1.0이고,
상기 제2 반도체층의 두께와 상기 하나의 장벽층의 두께 사이의 비율은 0.6:1.0 내지 0.8:1.0이고,
상기 제3 및 제4 반도체층의 전체 두께와 하나의 장벽층의 두께 사이의 비율은 0.1:1.0 내지 0.3:1.0인 반도체 소자.The method according to claim 1,
The ratio between the thickness of the first semiconductor layer and the thickness of one barrier layer is 0.01: 1.0 to 0.1: 1.0,
The ratio between the thickness of the second semiconductor layer and the thickness of the one barrier layer is 0.6: 1.0 to 0.8: 1.0,
Wherein a ratio between a total thickness of the third and fourth semiconductor layers and a thickness of one barrier layer is 0.1: 1.0 to 0.3: 1.0.
상기 제1 및 제3 반도체층은 GaN, InGaN, GaAs, InGaAs, GaP, InP 중 어느 하나이고,
상기 제2 반도체층은 AlGaN, AlGaAs, AlInGaP 중 적어도 하나를 포함하는 반도체 소자.The method according to claim 1,
The first and third semiconductor layers may be any one of GaN, InGaN, GaAs, InGaAs, GaP, and InP,
Wherein the second semiconductor layer comprises at least one of AlGaN, AlGaAs, and AlInGaP.
상기 제2 반도체층의 알루미늄 조성은 1% 내지 15%인 반도체 소자.The method according to claim 1,
And the aluminum composition of the second semiconductor layer is 1% to 15%.
상기 제2 반도체층의 밴드갭은 상기 제2 도전형 반도체층으로 갈수록 점차 작아지는 반도체 소자.The method according to claim 1,
Wherein a band gap of the second semiconductor layer is gradually reduced toward the second conductivity type semiconductor layer.
상기 라스트 장벽층은 GaN, InGaN, GaAs, InGaAs, GaP, InP 중 어느 하나를 포함하는 반도체 소자.6. The method of claim 5,
Wherein the last barrier layer comprises any one of GaN, InGaN, GaAs, InGaAs, GaP, and InP.
상기 활성층과 상기 제2 도전형 반도체층 사이에 제5 반도체층을 더 포함하고,
상기 제2 반도체층 및 제4 반도체층의 밴드갭은 상기 제5 반도체층의 밴드갭보다 작은 반도체 소자.The method according to claim 1,
And a fifth semiconductor layer between the active layer and the second conductive semiconductor layer,
Wherein a band gap of the second semiconductor layer and a band gap of the fourth semiconductor layer are smaller than a band gap of the fifth semiconductor layer.
상기 제3 반도체층은 하나의 장벽층 내에서 상기 하나의 장벽층 센터 영역으로부터 가장 멀리 위치한 제1 영역을 포함하고,
상기 제1 반도체층은 상기 하나의 장벽층 센터 영역에서 가장 멀리 위치한 제2 영역을 포함하고,
상기 제2 반도체층은 상기 제2 영역에 더 가깝게 배치된 반도체 소자.The method according to claim 1,
Wherein the third semiconductor layer comprises a first region located farthest from the one barrier layer center region in one barrier layer,
Wherein the first semiconductor layer includes a second region located farthest from the one barrier layer center region,
And the second semiconductor layer is disposed closer to the second region.
상기 몸체 내에 배치된 제1 및 제2 리드 프레임; 및
제1 내지 제13 항 중 어느 하나의 반도체소자를 포함하는 반도체 소자 패키지.
A body having a cavity;
First and second lead frames disposed in the body; And
A semiconductor device package comprising a semiconductor element according to any one of claims 1 to 13.
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KR20130028291A (en) * | 2011-09-09 | 2013-03-19 | 엘지이노텍 주식회사 | Light emitting device, and light emitting device package |
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