KR20180086792A - 복수의 프로세서들 사이에 데이터를 처리하는 방법 및 전자 장치 - Google Patents
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Abstract
전자 장치는 , 제 1 데이터를 지정된 속도로 저장하기 위한 제 1 메모리, 상기 제 1 메모리와 연결되고 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하도록 설정된 제 1 프로세서, 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하기 위한 제 2 메모리, 상기 제 2 메모리와 연결되고, 상기 복수의 제 2 데이터의 적어도 일부를 처리하도록 설정된 제 2 프로세서 및 상기 제 2 프로세서와 연결되고 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하기 위한 DMA 제어 모듈을 포함하고, 상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정될수 있다.
Description
본 발명은 이미지를 처리하는 전자 장치 및 그 처리 방법에 관한 것이다.
메모리 직접 접근(Direct Memory Access, DMA)은 중앙 처리 장치(Central Processing Unit, CPU)를 통하지 않고 데이터를 메모리와 메모리 또는 메모리와 입출력장치 간에 직접 전송하는 기술이다.
DMA는, 데이터 전송시, CPU의 개입을 필요로 하지 않기 때문에, CPU는 다른 작업을 수행할 수 있어서 CPU 운용의 효율성이 높아질 수 있다. 따라서, DMA는 디지털 신호 처리 영역(digital signal processing domain)에서 유용하게 사용될 수 있다.
상기 DMA가 사용되기 위해서는, DMA를 제어하는 코드가 연산 코드 내부에 삽입되어야만 한다. 따라서, 연산을 위한 데이터가 필요한 시점에 입력 데이터가 준비되어야 하고, 상기 연산이 종료된 시점에 출력 데이터가 생성되어야 한다. 그러나, 이 경우 다음과 같은 문제점을 가질 수 있다.
우선, 상기 DMA와 이미지의 위치 계산은 이미지 처리 알고리즘에서 공통적으로 자주 사용되는데, 공통된 코드를 반복할 경우 코드의 재활용성을 감소시킬 수 있다. 또한, 상기 DMA와 이미지의 위치 계산은 하드웨어의 직접 제어를 요구하기 때문에, 설계자는 디지털 신호 처리기(Digital Signal Processor, DSP)와 같은 프로세서의 아키텍쳐(architecture)를 숙지해야 한다. 따라서, 설계자가 상기 DMA와 상기 이미지의 위치 계산을 프로그래밍하는데 있어서, 상당한 시간이 소모될 수 있다.
무엇보다도, 멀티 프로세서들이 서로 다른 이종의 동작 환경들에서 사용되는 경우, 한 프로세서가 매개변수들(parameters)을 다른 프로세서로 전달하도록 프로그래밍하는 것은 어려울 수 있다.
다양한 실시예에 따르면, 이미지를 처리하는 동시에 상기 DMA 기술을 통하여 처리될 이미지 데이터를 입력하는 기능을 제공할 수 있다. 아울러, 본 발명의 다양한 실시예는, 멀티 프로세서들이 이종의 동작 환경들에서 동작하는 시스템에서, 이미지 처리 연산 코드와 상기 DMA 코드가 분리된 알고리즘을 실행하는 전자 장치를 제공할 수 있다.
다양한 실시예에 따른 전자 장치는, 제 1 데이터를 지정된 속도로 저장하기 위한 제 1 메모리, 상기 제 1 메모리와 연결되고 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하도록 설정된 제 1 프로세서, 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하기 위한 제 2 메모리, 상기 제 2 메모리와 연결되고, 상기 복수의 제 2 데이터의 적어도 일부를 처리하도록 설정된 제 2 프로세서 및 상기 제 2 프로세서와 연결되고 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하기 위한 DMA 제어 모듈을 포함하고, 상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정될 수 있다.
다양한 실시예에 따른 전자 장치의 제어 방법은, 제 1 메모리에 제 1 데이터를 지정된 속도로 저장하는 동작, 상기 제 1 메모리와 연결된 제 1 프로세서에 의해 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하는 동작, 제 2 메모리에 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하는 동작, 상기 제 2 메모리와 연결된 제 2 프로세서에 의해, 상기 복수의 제 2 데이터의 적어도 일부를 처리하는 동작 및 상기 제 2 프로세서와 연결된 DMA 제어모듈에 의해 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하는 동작을 포함하고, 상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정될 수 있다.
다양한 실시예에 따르면, 이미지를 처리하는 동시에 상기 DMA를 통하여 처리될 이미지 데이터를 입력하는 기능을 제공하는 이미지를 처리하는 전자 장치 및 그 방법이 제공될 수 있다. 또한, 본 다양한 실시예에 따르면, 멀티 프로세서들이 이종의 동작 환경들에서 동작하는 경우, 이미지 처리 연산 코드와 상기 DMA 코드가 분리된 알고리즘을 실행하는 이미지를 처리하는 전자 장치 및 그 방법이 제공될 수 있다.
도 1은 다양한 실시예에 따른 전자 장치 및 네트워크의 블록도를 도시한다.
도 2는 다양한 실시예에 따른 전자 장치의 블록도이다.
도 3은 다양한 실시예에 따른 프로그램 모듈의 블록도이다.
도 4는 일 실시 예에 의한 호스트(host) 및 타겟(target) 환경을 설명하는 블록도이다.
도 5는 일 실시 예에 의한 이미지와 입력 타일의 개념을 설명하기 위한 예시도이다.
도 6은 일 실시 예에 의한 출력 타일을 설명하기 위한 예시도이다
도 7은 일 실시 예에 의한 제2 프로세서의 이미지 처리를 설명하기 위한 예시도이다.
도 8은 일 실시 예에 의한 이미지 처리의 흐름도이다.
도 9는 일 실시 예에 의한 타일의 송수신과 타일 처리의 동시 수행 과정을 설명하기 위한 예시도이다.
도 10은 일 실시 예에 의한 프로세서간에 이미지 처리 구현을 위한 알고리즘을 설명하는 예시도이다.
도 11은 일 실시 예에 의한 전자 장치의 이미지 처리 방법을 설명하기 위한 흐름도이다.
도 2는 다양한 실시예에 따른 전자 장치의 블록도이다.
도 3은 다양한 실시예에 따른 프로그램 모듈의 블록도이다.
도 4는 일 실시 예에 의한 호스트(host) 및 타겟(target) 환경을 설명하는 블록도이다.
도 5는 일 실시 예에 의한 이미지와 입력 타일의 개념을 설명하기 위한 예시도이다.
도 6은 일 실시 예에 의한 출력 타일을 설명하기 위한 예시도이다
도 7은 일 실시 예에 의한 제2 프로세서의 이미지 처리를 설명하기 위한 예시도이다.
도 8은 일 실시 예에 의한 이미지 처리의 흐름도이다.
도 9는 일 실시 예에 의한 타일의 송수신과 타일 처리의 동시 수행 과정을 설명하기 위한 예시도이다.
도 10은 일 실시 예에 의한 프로세서간에 이미지 처리 구현을 위한 알고리즘을 설명하는 예시도이다.
도 11은 일 실시 예에 의한 전자 장치의 이미지 처리 방법을 설명하기 위한 흐름도이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1," "제 2," "첫째," 또는 "둘째,"등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 문서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다. 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다. 예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
본 문서의 다양한 실시예들에 따른 전자 장치는, 예를 들면, 스마트폰, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 장치 중 적어도 하나를 포함할 수 있다. 웨어러블 장치는 액세서리형(예: 시계, 반지, 팔찌, 발찌, 목걸이, 안경, 콘택트 렌즈, 또는 머리 착용형 장치(head-mounted-device(HMD)), 직물 또는 의류 일체형(예: 전자 의복), 신체 부착형(예: 스킨 패드 또는 문신), 또는 생체 이식형 회로 중 적어도 하나를 포함할 수 있다. 어떤 실시예들에서, 전자 장치는, 예를 들면, 텔레비전, DVD(digital video disk) 플레이어, 오디오, 냉장고, 에어컨, 청소기, 오븐, 전자레인지, 세탁기, 공기 청정기, 셋톱 박스, 홈 오토매이션 컨트롤 패널, 보안 컨트롤 패널, 미디어 박스(예: 삼성 HomeSyncTM, 애플 TVTM, 또는 구글 TVTM), 게임 콘솔(예: XboxTM, PlayStationTM), 전자 사전, 전자 키, 캠코더, 또는 전자 액자 중 적어도 하나를 포함할 수 있다.
다른 실시예에서, 전자 장치는, 각종 의료기기(예: 각종 휴대용 의료측정기기(혈당 측정기, 심박 측정기, 혈압 측정기, 또는 체온 측정기 등), MRA(magnetic resonance angiography), MRI(magnetic resonance imaging), CT(computed tomography), 촬영기, 또는 초음파기 등), 네비게이션 장치, 위성 항법 시스템(GNSS(global navigation satellite system)), EDR(event data recorder), FDR(flight data recorder), 자동차 인포테인먼트 장치, 선박용 전자 장비(예: 선박용 항법 장치, 자이로 콤파스 등), 항공 전자기기(avionics), 보안 기기, 차량용 헤드 유닛(head unit), 산업용 또는 가정용 로봇, 드론(drone), 금융 기관의 ATM, 상점의 POS(point of sales), 또는 사물 인터넷 장치 (예: 전구, 각종 센서, 스프링클러 장치, 화재 경보기, 온도조절기, 가로등, 토스터, 운동기구, 온수탱크, 히터, 보일러 등) 중 적어도 하나를 포함할 수 있다. 어떤 실시예에 따르면, 전자 장치는 가구, 건물/구조물 또는 자동차의 일부, 전자 보드(electronic board), 전자 사인 수신 장치(electronic signature receiving device), 프로젝터, 또는 각종 계측 기기(예: 수도, 전기, 가스, 또는 전파 계측 기기 등) 중 적어도 하나를 포함할 수 있다. 다양한 실시예에서, 전자 장치는 플렉서블하거나, 또는 전술한 다양한 장치들 중 둘 이상의 조합일 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다. 본 문서에서, 사용자라는 용어는 전자 장치를 사용하는 사람 또는 전자 장치를 사용하는 장치(예: 인공지능 전자 장치)를 지칭할 수 있다.
도 1은 본 발명의 다양한 실시예에 따른 전자 장치 및 네트워크의 블록도를 도시한다. 도 1을 참조하여, 다양한 실시예에서의, 네트워크 환경(100) 내의 전자 장치(101)가 기재된다. 전자 장치(101)는 버스(110), 프로세서(120), 메모리(130), 입출력 인터페이스(150), 디스플레이(160), 및 통신 인터페이스(170)를 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)는, 구성요소들 중 적어도 하나를 생략하거나 다른 구성요소를 추가적으로 구비할 수 있다. 버스(110)는 구성요소들(110-170)을 서로 연결하고, 구성요소들 간의 통신(예: 제어 메시지 또는 데이터)을 전달하는 회로를 포함할 수 있다. 프로세서(120)는, 중앙처리장치, 어플리케이션 프로세서, 또는 커뮤니케이션 프로세서(communication processor(CP)) 중 하나 또는 그 이상을 포함할 수 있다. 프로세서(120)는, 예를 들면, 전자 장치(101)의 적어도 하나의 다른 구성요소들의 제어 및/또는 통신에 관한 연산이나 데이터 처리를 실행할 수 있다.
메모리(130)는, 휘발성 및/또는 비휘발성 메모리를 포함할 수 있다. 메모리(130)는, 예를 들면, 전자 장치(101)의 적어도 하나의 다른 구성요소에 관계된 명령 또는 데이터를 저장할 수 있다. 한 실시예에 따르면, 메모리(130)는 소프트웨어 및/또는 프로그램(140)을 저장할 수 있다. 프로그램(140)은, 예를 들면, 커널(141), 미들웨어(143), 어플리케이션 프로그래밍 인터페이스(API)(145), 및/또는 어플리케이션 프로그램(또는 "어플리케이션")(147) 등을 포함할 수 있다. 커널(141), 미들웨어(143), 또는 API(145)의 적어도 일부는, 운영 시스템으로 지칭될 수 있다. 커널(141)은, 예를 들면, 다른 프로그램들(예: 미들웨어(143), API(145), 또는 어플리케이션 프로그램(147))에 구현된 동작 또는 기능을 실행하는 데 사용되는 시스템 리소스들(예: 버스(110), 프로세서(120), 또는 메모리(130) 등)을 제어 또는 관리할 수 있다. 또한, 커널(141)은 미들웨어(143), API(145), 또는 어플리케이션 프로그램(147)에서 전자 장치(101)의 개별 구성요소에 접근함으로써, 시스템 리소스들을 제어 또는 관리할 수 있는 인터페이스를 제공할 수 있다.
미들웨어(143)는, 예를 들면, API(145) 또는 어플리케이션 프로그램(147)이 커널(141)과 통신하여 데이터를 주고받을 수 있도록 중개 역할을 수행할 수 있다. 또한, 미들웨어(143)는 어플리케이션 프로그램(147)으로부터 수신된 하나 이상의 작업 요청들을 우선 순위에 따라 처리할 수 있다. 예를 들면, 미들웨어(143)는 어플리케이션 프로그램(147) 중 적어도 하나에 전자 장치(101)의 시스템 리소스(예: 버스(110), 프로세서(120), 또는 메모리(130) 등)를 사용할 수 있는 우선 순위를 부여하고, 상기 하나 이상의 작업 요청들을 처리할 수 있다. API(145)는 어플리케이션(147)이 커널(141) 또는 미들웨어(143)에서 제공되는 기능을 제어하기 위한 인터페이스로, 예를 들면, 파일 제어, 창 제어, 영상 처리, 또는 문자 제어 등을 위한 적어도 하나의 인터페이스 또는 함수(예: 명령어)를 포함할 수 있다. 입출력 인터페이스(150)는, 예를 들면, 사용자 또는 다른 외부 기기로부터 입력된 명령 또는 데이터를 전자 장치(101)의 다른 구성요소(들)에 전달하거나, 또는 전자 장치(101)의 다른 구성요소(들)로부터 수신된 명령 또는 데이터를 사용자 또는 다른 외부 기기로 출력할 수 있다.
디스플레이(160)는, 예를 들면, 액정 디스플레이(LCD), 발광 다이오드(LED) 디스플레이, 유기 발광 다이오드(OLED) 디스플레이, 또는 마이크로 전자기계 시스템 (MEMS) 디스플레이, 또는 전자종이(electronic paper) 디스플레이를 포함할 수 있다. 디스플레이(160)는, 예를 들면, 사용자에게 각종 콘텐츠(예: 텍스트, 이미지, 비디오, 아이콘, 및/또는 심볼 등)을 표시할 수 있다. 디스플레이(160)는, 터치 스크린을 포함할 수 있으며, 예를 들면, 전자 펜 또는 사용자의 신체의 일부를 이용한 터치, 제스쳐, 근접, 또는 호버링 입력을 수신할 수 있다. 통신 인터페이스(170)는, 예를 들면, 전자 장치(101)와 외부 장치(예: 제 1 외부 전자 장치(102), 제 2 외부 전자 장치(104), 또는 서버(106)) 간의 통신을 설정할 수 있다. 예를 들면, 통신 인터페이스(170)는 무선 통신 또는 유선 통신을 통해서 네트워크(162)에 연결되어 외부 장치(예: 제 2 외부 전자 장치(104) 또는 서버(106))와 통신할 수 있다.
무선 통신은, 예를 들면, LTE, LTE-A(LTE Advance), CDMA(code division multiple access), WCDMA(wideband CDMA), UMTS(universal mobile telecommunications system), WiBro(Wireless Broadband), 또는 GSM(Global System for Mobile Communications) 등 중 적어도 하나를 사용하는 셀룰러 통신을 포함할 수 있다. 한 실시예에 따르면, 무선 통신은, 예를 들면, WiFi(wireless fidelity), 블루투스, 블루투스 저전력(BLE), 지그비(Zigbee), NFC(near field communication), 자력 시큐어 트랜스미션(Magnetic Secure Transmission), 라디오 프리퀀시(RF), 또는 보디 에어리어 네트워크(BAN) 중 적어도 하나를 포함할 수 있다. 한실시예에 따르면, 무선 통신은 GNSS를 포함할 수 있다. GNSS는, 예를 들면, GPS(Global Positioning System), Glonass(Global Navigation Satellite System), Beidou Navigation Satellite System(이하 “Beidou”) 또는 Galileo, the European global satellite-based navigation system일 수 있다. 이하, 본 문서에서는, “GPS”는 “GNSS”와 상호 호환적으로 사용될 수 있다. 유선 통신은, 예를 들면, USB(universal serial bus), HDMI(high definition multimedia interface), RS-232(recommended standard232), 전력선 통신, 또는 POTS(plain old telephone service) 등 중 적어도 하나를 포함할 수 있다. 네트워크(162)는 텔레커뮤니케이션 네트워크, 예를 들면, 컴퓨터 네트워크(예: LAN 또는 WAN), 인터넷, 또는 텔레폰 네트워크 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 외부 전자 장치(102, 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 다양한 실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 다른 하나 또는 복수의 전자 장치(예: 전자 장치(102,104), 또는 서버(106)에서 실행될 수 있다. 한 실시예에 따르면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로 또는 요청에 의하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 그와 연관된 적어도 일부 기능을 다른 장치(예: 전자 장치(102, 104), 또는 서버(106))에게 요청할 수 있다. 다른 전자 장치(예: 전자 장치(102, 104), 또는 서버(106))는 요청된 기능 또는 추가 기능을 실행하고, 그 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 수신된 결과를 그대로 또는 추가적으로 처리하여 요청된 기능이나 서비스를 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 1 데이터 및 상기 제 2 데이터는 이미지 데이터를 포함하고, 상기 제 1 프로세서는, 상기 제 2 메모리에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부의 위치, 크기, 모양 또는 개수 중 적어도 하나를 결정하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 복수의 제 2 데이터의 적어도 일부는 제 1 일부 데이터, 제 2 일부 데이터, 및 제 3 일부 데이터를 포함하고, 상기 제 2 프로세서는, 상기 제 1 일부 데이터를 처리한 뒤에 상기 제 2 일부 데이터를 처리도록 설정되고, 상기 DMA 제어 모듈은, 상기 제 2 프로세서가 상기 제 2 일부 데이터를 처리하는 동안, 상기 처리된 제 1 일부 데이터를 상기 제 1 메모리로 송신하고, 상기 제 3 일부 데이터를 상기 제 1 메모리로부터 수신하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 복수의 제 2 데이터의 적어도 일부는, 동일한 크기의 블록으로 분할될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 복수의 제 2 데이터의 적어도 일부의 설정을 위한 데이터와 상기 복수의 제 2 데이터의 적어도 일부에 대한 처리의 설정을 위한 데이터를 포함하는 처리 데이터를 수신하도록 설정되고, 상기 처리 데이터는, 상기 복수의 제 2 데이터의 적어도 일부의 위치 및 크기와 상기 복수의 제 2 데이터의 적어도 일부에 대한 처리에 대한 오버랩, 처리되지 않을 면적, 처리 순서, 처리 위치, 또는 이들의 조합을 포함할 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 처리 명령 및 상기 처리 데이터를 이용하여, 상기 복수의 제 2 데이터의 적어도 일부를 처리하고 상기 DMA 제어모듈을 제어하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 복수의 제 2 데이터의 적어도 일부는, 지정된 크기로 유지되도록 조정되어 상기 제 2 프로세서에 의해 처리될 수 있다.
본 발명의 다양한 실시예에서, 상기 DMA 제어모듈은, 제 1 채널 및 제 2 채널을 포함하는 다중 채널을 가지고, 상기 제 1 일부 데이터의 전송이 상기 제 1 채널을 통해 완료된 경우, 상기 제 2 일부 데이터가 상기 제 2 채널을 통해 전송되는 도중에 상기 제 3 일부 데이터를 상기 제 1 채널로 전송하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 DMA 제어모듈에게 상기 제 3 일부 데이터를 결정하는 결정 데이터를 송신하도록 설정되고, 상기 DMA 제어모듈은, 상기 결정 데이터에 상응하는 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 복수의 제 2 데이터의 적어도 일부에 대한 상기 제 2 프로세서의 처리를 구별하기 위한 처리 식별자 및 상기 처리 데이터를 저장하기 위한 캐쉬(cache)를 더 포함하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 처리 명령은, 상기 제 1 프로세서 및 상기 제 2 프로세서 사이의 데이터 송수신 동작을 규정하는 처리 명령 알고리즘으로 구현되고, 상기 처리 명령 알고리즘은, 상기 복수의 제 2 데이터의 적어도 일부의 처리, 상기 처리에 대한 조정. 상기 제 1 메모리의 일부에 대응하는 제 1 메모리 주소, 및 제 2 메모리의 일부에 대응하는 제 2 메모리의 주소 중 적어도 하나에 상응하는 매개 변수를 포함할 수 있다.
본 발명의 다양한 실시예에서, 상기 제 1 메모리 주소 및 상기 제 2 메모리 주소는, 상기 제 1 프로세서에 기반하여 결정된 주소이고, 상기 제 1 프로세서는, 상기 제 2 프로세서에 기반하여, 상기 제 1 메모리 주소 및 상기 제 2 메모리 주소를 상기 제 2 프로세서의 연산 환경에 대응하는 주소로 변환하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 1 프로세서는, 상기 처리 명령의 전달을 위한 패킷을 생성하여 제 2 프로세서로 송신도록 설정되고, 상기 패킷은, 상기 복수의 제 2 데이터의 적어도 일부에 대한 상기 제 2 프로세서의 처리를 구별하는 처리 식별자, 상기 패킷을 식별하는 패킷 식별자 및 상기 매개 변수에 관한 데이터를 포함할 수 있다.
본 발명의 다양한 실시예에서, 상기 제 1 프로세서는, 선입선처리(First In First Out, FIFO) 알고리즘에 기반하여 상기 제 2 프로세서로 상기 패킷을 송신하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 패킷의 수신에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부를 처리하도록 설정될 수 있다.
본 발명의 다양한 실시예에서, 상기 제 2 프로세서는, 상기 복수의 제 2 데이터의 처리 상태에 관련된 정보를 상기 제 1 프로세서로 송신하도록 설정될 수 있다.
도 2는 다양한 실시예에 따른 전자 장치(201)의 블록도이다. 전자 장치(201)는, 예를 들면, 도 1에 도시된 전자 장치(101)의 전체 또는 일부를 포함할 수 있다. 전자 장치(201)는 하나 이상의 프로세서(예: AP)(210), 통신 모듈(220), 가입자 식별 모듈(224), 메모리(230), 센서 모듈(240), 입력 장치(250), 디스플레이(260), 인터페이스(270), 오디오 모듈(280), 카메라 모듈(291), 전력 관리 모듈(295), 배터리(296), 인디케이터(297), 및 모터(298) 를 포함할 수 있다. 프로세서(210)는, 예를 들면, 운영 체제 또는 응용 프로그램을 구동하여 프로세서(210)에 연결된 다수의 하드웨어 또는 소프트웨어 구성요소들을 제어할 수 있고, 각종 데이터 처리 및 연산을 수행할 수 있다. 프로세서(210)는, 예를 들면, SoC(system on chip)로 구현될 수 있다. 한 실시예에 따르면, 프로세서(210)는 GPU(graphic processing unit) 및/또는 이미지 신호 프로세서를 더 포함할 수 있다. 프로세서(210)는 도 2에 도시된 구성요소들 중 적어도 일부(예: 셀룰러 모듈(221))를 포함할 수도 있다. 프로세서(210) 는 다른 구성요소들(예: 비휘발성 메모리) 중 적어도 하나로부터 수신된 명령 또는 데이터를 휘발성 메모리에 로드)하여 처리하고, 결과 데이터를 비휘발성 메모리에 저장할 수 있다.
통신 모듈(220)(예: 통신 인터페이스(170))과 동일 또는 유사한 구성을 가질 수 있다. 통신 모듈(220)은, 예를 들면, 셀룰러 모듈(221), WiFi 모듈(223), 블루투스 모듈(225), GNSS 모듈(227), NFC 모듈(228) 및 RF 모듈(229)를 포함할 수 있다. 셀룰러 모듈(221)은, 예를 들면, 통신망을 통해서 음성 통화, 영상 통화, 문자 서비스, 또는 인터넷 서비스 등을 제공할 수 있다. 한 실시예에 따르면, 셀룰러 모듈(221)은 가입자 식별 모듈(예: SIM 카드)(224)을 이용하여 통신 네트워크 내에서 전자 장치(201)의 구별 및 인증을 수행할 수 있다. 한 실시예에 따르면, 셀룰러 모듈(221)은 프로세서(210)가 제공할 수 있는 기능 중 적어도 일부 기능을 수행할 수 있다. 한 실시예에 따르면, 셀룰러 모듈(221)은 커뮤니케이션 프로세서(CP)를 포함할 수 있다. 어떤 실시예에 따르면, 셀룰러 모듈(221), WiFi 모듈(223), 블루투스 모듈(225), GNSS 모듈(227) 또는 NFC 모듈(228) 중 적어도 일부(예: 두 개 이상)는 하나의 integrated chip(IC) 또는 IC 패키지 내에 포함될 수 있다. RF 모듈(229)은, 예를 들면, 통신 신호(예: RF 신호)를 송수신할 수 있다. RF 모듈(229)은, 예를 들면, 트랜시버, PAM(power amp module), 주파수 필터, LNA(low noise amplifier), 또는 안테나 등을 포함할 수 있다. 다른 실시예에 따르면, 셀룰러 모듈(221), WiFi 모듈(223), 블루투스 모듈(225), GNSS 모듈(227) 또는 NFC 모듈(228) 중 적어도 하나는 별개의 RF 모듈을 통하여 RF 신호를 송수신할 수 있다. 가입자 식별 모듈(224)은, 예를 들면, 가입자 식별 모듈을 포함하는 카드 또는 임베디드 SIM을 포함할 수 있으며, 고유한 식별 정보(예: ICCID(integrated circuit card identifier)) 또는 가입자 정보(예: IMSI(international mobile subscriber identity))를 포함할 수 있다.
메모리(230)(예: 메모리(130))는, 예를 들면, 내장 메모리(232) 또는 외장 메모리(234)를 포함할 수 있다. 내장 메모리(232)는, 예를 들면, 휘발성 메모리(예: DRAM, SRAM, 또는 SDRAM 등), 비휘발성 메모리(예: OTPROM(one time programmable ROM), PROM, EPROM, EEPROM, mask ROM, flash ROM, 플래시 메모리, 하드 드라이브, 또는 솔리드 스테이트 드라이브 (SSD) 중 적어도 하나를 포함할 수 있다. 외장 메모리(234)는 플래시 드라이브(flash drive), 예를 들면, CF(compact flash), SD(secure digital), Micro-SD, Mini-SD, xD(extreme digital), MMC(multi-media card) 또는 메모리 스틱 등을 포함할 수 있다. 외장 메모리(234)는 다양한 인터페이스를 통하여 전자 장치(201)와 기능적으로 또는 물리적으로 연결될 수 있다.
센서 모듈(240)은, 예를 들면, 물리량을 계측하거나 전자 장치(201)의 작동 상태를 감지하여, 계측 또는 감지된 정보를 전기 신호로 변환할 수 있다. 센서 모듈(240)은, 예를 들면, 제스처 센서(240A), 자이로 센서(240B), 기압 센서(240C), 마그네틱 센서(240D), 가속도 센서(240E), 그립 센서(240F), 근접 센서(240G), 컬러(color) 센서(240H)(예: RGB(red, green, blue) 센서), 생체 센서(240I), 온/습도 센서(240J), 조도 센서(240K), 또는 UV(ultra violet) 센서(240M) 중의 적어도 하나를 포함할 수 있다. 추가적으로 또는 대체적으로, 센서 모듈(240)은, 예를 들면, 후각(e-nose) 센서, 일렉트로마이오그라피(EMG) 센서, 일렉트로엔씨팔로그램(EEG) 센서, 일렉트로카디오그램(ECG) 센서, IR(infrared) 센서, 홍채 센서 및/또는 지문 센서를 포함할 수 있다. 센서 모듈(240)은 그 안에 속한 적어도 하나 이상의 센서들을 제어하기 위한 제어 회로를 더 포함할 수 있다. 어떤 실시예에서는, 전자 장치(201)는 프로세서(210)의 일부로서 또는 별도로, 센서 모듈(240)을 제어하도록 구성된 프로세서를 더 포함하여, 프로세서(210)가 슬립(sleep) 상태에 있는 동안, 센서 모듈(240)을 제어할 수 있다.
입력 장치(250)는, 예를 들면, 터치 패널(252), (디지털) 펜 센서(254), 키(256), 또는 초음파 입력 장치(258)를 포함할 수 있다. 터치 패널(252)은, 예를 들면, 정전식, 감압식, 적외선 방식, 또는 초음파 방식 중 적어도 하나의 방식을 사용할 수 있다. 또한, 터치 패널(252)은 제어 회로를 더 포함할 수도 있다. 터치 패널(252)은 택타일 레이어(tactile layer)를 더 포함하여, 사용자에게 촉각 반응을 제공할 수 있다. (디지털) 펜 센서(254)는, 예를 들면, 터치 패널의 일부이거나, 별도의 인식용 쉬트를 포함할 수 있다. 키(256)는, 예를 들면, 물리적인 버튼, 광학식 키, 또는 키패드를 포함할 수 있다. 초음파 입력 장치(258)는 마이크(예: 마이크(288))를 통해, 입력 도구에서 발생된 초음파를 감지하여, 상기 감지된 초음파에 대응하는 데이터를 확인할 수 있다.
디스플레이(260)(예: 디스플레이(160))는 패널(262), 홀로그램 장치(264), 프로젝터(266), 및/또는 이들을 제어하기 위한 제어 회로를 포함할 수 있다. 패널(262)은, 예를 들면, 유연하게, 투명하게, 또는 착용할 수 있게 구현될 수 있다. 패널(262)은 터치 패널(252)과 하나 이상의 모듈로 구성될 수 있다. 한 실시예에 따르면, 패널(262)은 사용자의 터치에 대한 압력의 세기를 측정할 수 있는 압력 센서(또는 포스 센서)를 포함할 수 있다. 상기 압력 센서는 터치 패널(252)과 일체형으로 구현되거나, 또는 터치 패널(252)과는 별도의 하나 이상의 센서로 구현될 수 있다. 홀로그램 장치(264)는 빛의 간섭을 이용하여 입체 영상을 허공에 보여줄 수 있다. 프로젝터(266)는 스크린에 빛을 투사하여 영상을 표시할 수 있다. 스크린은, 예를 들면, 전자 장치(201)의 내부 또는 외부에 위치할 수 있다. 인터페이스(270)는, 예를 들면, HDMI(272), USB(274), 광 인터페이스(optical interface)(276), 또는 D-sub(D-subminiature)(278)를 포함할 수 있다. 인터페이스(270)는, 예를 들면, 도 1에 도시된 통신 인터페이스(170)에 포함될 수 있다. 추가적으로 또는 대체적으로, 인터페이스(270)는, 예를 들면, MHL(mobile high-definition link) 인터페이스, SD카드/MMC(multi-media card) 인터페이스, 또는 IrDA(infrared data association) 규격 인터페이스를 포함할 수 있다.
오디오 모듈(280)은, 예를 들면, 소리와 전기 신호를 쌍방향으로 변환시킬 수 있다. 오디오 모듈(280)의 적어도 일부 구성요소는, 예를 들면, 도 1 에 도시된 입출력 인터페이스(145)에 포함될 수 있다. 오디오 모듈(280)은, 예를 들면, 스피커(282), 리시버(284), 이어폰(286), 또는 마이크(288) 등을 통해 입력 또는 출력되는 소리 정보를 처리할 수 있다. 카메라 모듈(291)은, 예를 들면, 정지 영상 및 동영상을 촬영할 수 있는 장치로서, 한 실시예에 따르면, 하나 이상의 이미지 센서(예: 전면 센서 또는 후면 센서), 렌즈, 이미지 시그널 프로세서(ISP), 또는 플래시(예: LED 또는 xenon lamp 등)를 포함할 수 있다. 전력 관리 모듈(295)은, 예를 들면, 전자 장치(201)의 전력을 관리할 수 있다. 한 실시예에 따르면, 전력 관리 모듈(295)은 PMIC(power management integrated circuit), 충전 IC, 또는 배터리 또는 연료 게이지를 포함할 수 있다. PMIC는, 유선 및/또는 무선 충전 방식을 가질 수 있다. 무선 충전 방식은, 예를 들면, 자기공명 방식, 자기유도 방식 또는 전자기파 방식 등을 포함하며, 무선 충전을 위한 부가적인 회로, 예를 들면, 코일 루프, 공진 회로, 또는 정류기 등을 더 포함할 수 있다. 배터리 게이지는, 예를 들면, 배터리(296)의 잔량, 충전 중 전압, 전류, 또는 온도를 측정할 수 있다. 배터리(296)는, 예를 들면, 충전식 전지 및/또는 태양 전지를 포함할 수 있다.
인디케이터(297)는 전자 장치(201) 또는 그 일부(예: 프로세서(210))의 특정 상태, 예를 들면, 부팅 상태, 메시지 상태 또는 충전 상태 등을 표시할 수 있다. 모터(298)는 전기적 신호를 기계적 진동으로 변환할 수 있고, 진동, 또는 햅틱 효과 등을 발생시킬 수 있다. 전자 장치(201)는, 예를 들면, DMB(digital multimedia broadcasting), DVB(digital video broadcasting), 또는 미디어플로(mediaFloTM) 등의 규격에 따른 미디어 데이터를 처리할 수 있는 모바일 TV 지원 장치(예: GPU)를 포함할 수 있다. 본 문서에서 기술된 구성요소들 각각은 하나 또는 그 이상의 부품(component)으로 구성될 수 있으며, 해당 구성요소의 명칭은 전자 장치의 종류에 따라서 달라질 수 있다. 다양한 실시예에서, 전자 장치(예: 전자 장치(201))는 일부 구성요소가 생략되거나, 추가적인 구성요소를 더 포함하거나, 또는, 구성요소들 중 일부가 결합되어 하나의 개체로 구성되되, 결합 이전의 해당 구성요소들의 기능을 동일하게 수행할 수 있다.
도 3은 다양한 실시예에 따른 프로그램 모듈의 블록도이다. 한 실시예에 따르면, 프로그램 모듈(310)(예: 프로그램(140))은 전자 장치(예: 전자 장치(101))에 관련된 자원을 제어하는 운영 체제 및/또는 운영 체제 상에서 구동되는 다양한 어플리케이션(예: 어플리케이션 프로그램(147))을 포함할 수 있다. 운영 체제는, 예를 들면, AndroidTM, iOSTM, WindowsTM, SymbianTM, TizenTM, 또는 BadaTM를 포함할 수 있다. 도 3을 참조하면, 프로그램 모듈(310)은 커널(320)(예: 커널(141)), 미들웨어(330)(예: 미들웨어(143)), (API(360)(예: API(145)), 및/또는 어플리케이션(370)(예: 어플리케이션 프로그램(147))을 포함할 수 있다. 프로그램 모듈(310)의 적어도 일부는 전자 장치 상에 프리로드 되거나, 외부 전자 장치(예: 전자 장치(102, 104), 서버(106) 등)로부터 다운로드 가능하다.
커널(320)은, 예를 들면, 시스템 리소스 매니저(321) 및/또는 디바이스 드라이버(323)를 포함할 수 있다. 시스템 리소스 매니저(321)는 시스템 리소스의 제어, 할당, 또는 회수를 수행할 수 있다. 한 실시예에 따르면, 시스템 리소스 매니저(321)는 프로세스 관리부, 메모리 관리부, 또는 파일 시스템 관리부를 포함할 수 있다. 디바이스 드라이버(323)는, 예를 들면, 디스플레이 드라이버, 카메라 드라이버, 블루투스 드라이버, 공유 메모리 드라이버, USB 드라이버, 키패드 드라이버, WiFi 드라이버, 오디오 드라이버, 또는 IPC(inter-process communication) 드라이버를 포함할 수 있다. 미들웨어(330)는, 예를 들면, 어플리케이션(370)이 공통적으로 필요로 하는 기능을 제공하거나, 어플리케이션(370)이 전자 장치 내부의 제한된 시스템 자원을 사용할 수 있도록 API(360)를 통해 다양한 기능들을 어플리케이션(370)으로 제공할 수 있다. 한 실시예에 따르면, 미들웨어(330)는 런타임 라이브러리(335), 어플리케이션 매니저(341), 윈도우 매니저(342), 멀티미디어 매니저(343), 리소스 매니저(344), 파워 매니저(345), 데이터베이스 매니저(346), 패키지 매니저(347), 커넥티비티 매니저(348), 노티피케이션 매니저(349), 로케이션 매니저(350), 그래픽 매니저(351), 또는 시큐리티 매니저(352) 중 적어도 하나를 포함할 수 있다.
런타임 라이브러리(335)는, 예를 들면, 어플리케이션(370)이 실행되는 동안에 프로그래밍 언어를 통해 새로운 기능을 추가하기 위해 컴파일러가 사용하는 라이브러리 모듈을 포함할 수 있다. 런타임 라이브러리(335)는 입출력 관리, 메모리 관리, 또는 산술 함수 처리를 수행할 수 있다. 어플리케이션 매니저(341)는, 예를 들면, 어플리케이션(370)의 생명 주기를 관리할 수 있다. 윈도우 매니저(342)는 화면에서 사용되는 GUI 자원을 관리할 수 있다. 멀티미디어 매니저(343)는 미디어 파일들의 재생에 필요한 포맷을 파악하고, 해당 포맷에 맞는 코덱을 이용하여 미디어 파일의 인코딩 또는 디코딩을 수행할 수 있다. 리소스 매니저(344)는 어플리케이션(370)의 소스 코드 또는 메모리의 공간을 관리할 수 있다. 파워 매니저(345)는, 예를 들면, 배터리의 용량 또는 전원을 관리하고, 전자 장치의 동작에 필요한 전력 정보를 제공할 수 있다. 한 실시예에 따르면, 파워 매니저(345)는 바이오스(BIOS: basic input/output system)와 연동할 수 있다. 데이터베이스 매니저(346)는, 예를 들면, 어플리케이션(370)에서 사용될 데이터베이스를 생성, 검색, 또는 변경할 수 있다. 패키지 매니저(347)는 패키지 파일의 형태로 배포되는 어플리케이션의 설치 또는 갱신을 관리할 수 있다.
커넥티비티 매니저(348)는, 예를 들면, 무선 연결을 관리할 수 있다. 노티피케이션 매니저(349)는, 예를 들면, 도착 메시지, 약속, 근접성 알림 등의 이벤트를 사용자에게 제공할 수 있다. 로케이션 매니저(350)는, 예를 들면, 전자 장치의 위치 정보를 관리할 수 있다. 그래픽 매니저(351)는, 예를 들면, 사용자에게 제공될 그래픽 효과 또는 이와 관련된 사용자 인터페이스를 관리할 수 있다. 보안 매니저(352)는, 예를 들면, 시스템 보안 또는 사용자 인증을 제공할 수 있다. 한 실시예에 따르면, 미들웨어(330)는 전자 장치의 음성 또는 영상 통화 기능을 관리하기 위한 통화(telephony) 매니저 또는 전술된 구성요소들의 기능들의 조합을 형성할 수 있는 하는 미들웨어 모듈을 포함할 수 있다. 한 실시예에 따르면, 미들웨어(330)는 운영 체제의 종류 별로 특화된 모듈을 제공할 수 있다. 미들웨어(330)는 동적으로 기존의 구성요소를 일부 삭제하거나 새로운 구성요소들을 추가할 수 있다. API(360)는, 예를 들면, API 프로그래밍 함수들의 집합으로, 운영 체제에 따라 다른 구성으로 제공될 수 있다. 예를 들면, 안드로이드 또는 iOS의 경우, 플랫폼 별로 하나의 API 셋을 제공할 수 있으며, 타이젠의 경우, 플랫폼 별로 두 개 이상의 API 셋을 제공할 수 있다.
어플리케이션(370)은, 예를 들면, 홈(371), 다이얼러(372), SMS/MMS(373), IM(instant message)(374), 브라우저(375), 카메라(376), 알람(377), 컨택트(378), 음성 다이얼(379), 이메일(380), 달력(381), 미디어 플레이어(382), 앨범(383), 와치(384), 헬스 케어(예: 운동량 또는 혈당 등을 측정), 또는 환경 정보(예: 기압, 습도, 또는 온도 정보) 제공 어플리케이션을 포함할 수 있다. 한 실시예에 따르면, 어플리케이션(370)은 전자 장치와 외부 전자 장치 사이의 정보 교환을 지원할 수 있는 정보 교환 어플리케이션을 포함할 수 있다. 정보 교환 어플리케이션은, 예를 들면, 외부 전자 장치에 특정 정보를 전달하기 위한 노티피케이션 릴레이 어플리케이션, 또는 외부 전자 장치를 관리하기 위한 장치 관리 어플리케이션을 포함할 수 있다. 예를 들면, 알림 전달 어플리케이션은 전자 장치의 다른 어플리케이션에서 발생된 알림 정보를 외부 전자 장치로 전달하거나, 또는 외부 전자 장치로부터 알림 정보를 수신하여 사용자에게 제공할 수 있다. 장치 관리 어플리케이션은, 예를 들면, 전자 장치와 통신하는 외부 전자 장치의 기능(예: 외부 전자 장치 자체(또는, 일부 구성 부품)의 턴-온/턴-오프 또는 디스플레이의 밝기(또는, 해상도) 조절), 또는 외부 전자 장치에서 동작하는 어플리케이션을 설치, 삭제, 또는 갱신할 수 있다. 한 실시예에 따르면, 어플리케이션(370)은 외부 전자 장치의 속성에 따라 지정된 어플리케이션(예: 모바일 의료 기기의 건강 관리 어플리케이션)을 포함할 수 있다. 한 실시예에 따르면, 어플리케이션(370)은 외부 전자 장치로부터 수신된 어플리케이션을 포함할 수 있다. 프로그램 모듈(310)의 적어도 일부는 소프트웨어, 펌웨어, 하드웨어(예: 프로세서(210)), 또는 이들 중 적어도 둘 이상의 조합으로 구현(예: 실행)될 수 있으며, 하나 이상의 기능을 수행하기 위한 모듈, 프로그램, 루틴, 명령어 세트 또는 프로세스를 포함할 수 있다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구성된 유닛을 포함하며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. "모듈"은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는 최소 단위 또는 그 일부가 될 수 있다. "모듈"은 기계적으로 또는 전자적으로 구현될 수 있으며, 예를 들면, 어떤 동작들을 수행하는, 알려졌거나 앞으로 개발될, ASIC(application-specific integrated circuit) 칩, FPGAs(field-programmable gate arrays), 또는 프로그램 가능 논리 장치를 포함할 수 있다. 다양한 실시예에 따른 장치(예: 모듈들 또는 그 기능들) 또는 방법(예: 동작들)의 적어도 일부는 프로그램 모듈의 형태로 컴퓨터로 판독 가능한 저장 매체(예:메모리(130))에 저장된 명령어로 구현될 수 있다. 상기 명령어가 프로세서(예: 프로세서(120))에 의해 실행될 경우, 프로세서가 상기 명령어에 해당하는 기능을 수행할 수 있다. 컴퓨터로 판독 가능한 기록 매체는, 하드디스크, 플로피디스크, 마그네틱 매체(예: 자기테이프), 광기록 매체(예: CD-ROM, DVD, 자기-광 매체 (예: 플롭티컬 디스크), 내장 메모리 등을 포함할 수 있다. 명령어는 컴파일러에 의해 만들어지는 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 다양한 실시예에 따른 모듈 또는 프로그램 모듈은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 다른 구성요소를 더 포함할 수 있다. 다양한 실시예에 따른, 모듈, 프로그램 모듈 또는 다른 구성요소에 의해 수행되는 동작들은 순차적, 병렬적, 반복적 또는 휴리스틱하게 실행되거나, 적어도 일부 동작이 다른 순서로 실행되거나, 생략되거나, 또는 다른 동작이 추가될 수 있다.
도 4는 일 실시 예에 의한 호스트(host) 및 타겟(target) 환경을 설명하는 블록도를 도시한다.
도 4와 같이, 호스트 환경(410) 및 타겟 환경(420)에서, 전자 장치(101)는 제1 메모리(411), 제1 프로세서(412), 제2 메모리(421), 제2 프로세서(422), DMA 제어 장치(Direct Memory Access Controller, 423), 및 제2 메모리(421)를 포함할 수 있다. 제1 메모리(411), 제1 프로세서(412), 제2 메모리(421), 제2 프로세서(422), DMA 제어 장치(423)는 버스(430)를 통해 서로 연결될 수 있다. 제2 메모리(421)는 제2 프로세서(422) 및 DMA 제어 장치(423)에 연결될 수 있다.
제1 메모리(411) 및 제1 프로세서(412)는 호스트 환경(410)에 속하고, 제1 메모리(421), DMA 제어 장치(423) 및 제2 프로세서(422)는 타겟 환경(420)에 속할 수 있다.
제1 메모리(411)는 제1 프로세서(412)에 의해 직접 제어를 받거나 DMA 제어 장치(423)를 통한 DMA 제어를 받는 저장 장치일 수 있다. 제1 메모리(411)는 외부 메모리(external memory)일 수 있다. 제1 메모리(411)에 프로그램이나 데이터가 기억되고, 필요에 따라서 제1 메모리(411)로부터 제2 메모리(421)로 전송될 수 있다. 제1 메모리(411)는 제2 메모리(421)에 비하여 상대적으로 저장 용량이 크고, 데이터를 저장하는 속도 및 독출하는 속도가 상대적으로 느릴 수 있다. 예를 들어, 제1 메모리(411)는, 제1 데이터 접근 속도를 가질 수 있다. 상기 제1 데이터 접근 속도는, 제2 메모리(421)의 데이터 접근 속도, 즉 제2 데이터 접근 속도에 비하여 느릴 수 있다. 제1 메모리(411)는 제1 저장 용량을 가질 수 있다. 상기 제1 저장 용량은, 제2 메모리(421)의 저장 용량, 즉 제2 저장 용량보다 클 수 있다. 제1 메모리(411)는 보조 기억 장치로 불릴 수 있다.
제2 메모리(421)는 제1 프로세서(421) 또는 제2 프로세서(422)의 직접 제어를 받을 수 있다. 또는 제2 메모리(421)는 DMA 제어 장치(423)를 통한 DMA 제어를 받을 수 있다. 제2 메모리(421)는 저장 용량보다 속도에 초점된 구성일 수 있다. 따라서, 제2 메모리(421)는 제1 메모리(411)에 비하여 상대적으로 저장 용량이 작고, 데이터를 저장하는 속도 및 독출하는 속도가 상대적으로 빠를 수 있다. 예를 들어, 제 2 메모리(421)는, 제2 데이터 접근 속도 및 제2 저장 용량을 가질 수 있다. 상기 제2 데이터 접근 속도는 상기 제1 데이터 접근 속도보다 빠를 수 있다. 상기 제2 저장 용량은 상기 제1 저장 용량보다 작을 수 있다. 제2 메모리(421)는 주 기억 장치로 불릴 수 있다.
제1 프로세서(412)는 제1 메모리(411)에 저장된 데이터를 독출하고, 저장된 명령어에 따라서 상기 독출된 데이터를 연산하며, 상기 연산된 데이터를 다시 제1 메모리(411)에 저장할 수 있다. 제1 프로세서(412)는 제2 프로세서(422)에게 특정 연산을 수행하라는 지시를 제공할 수 있다. 제1 프로세서는 CPU(Central Process Unit)일 수 있다.
제2 프로세서(422)는 제2 메모리(421)에 저장된 데이터를 독출하고, 저장된 명령어에 따라서 상기 독출된 데이터를 연산하며, 상기 연산된 데이터를 다시 제2 메모리(421)에 저장할 수 있다. 또한 제2 프로세서(422)는, DMA 제어 장치(423)를 통하여, 제1 메모리(411)에 데이터를 저장하거나 독출할 수 있다. 제2 프로세서(422)는 DSP(Digital Signal Procession)일 수 있다. 제2 프로세서(422)는 디지털 신호 처리를 담당하는 프로세서일 수 있다. 제1 프로세서(412)가 범용 프로세서인 반면에, 제2 프로세서(422)는 고속 연산이 가능하고 콤팩트화된 디지털 신호 처리 전용 프로세서일 수 있다. 제2 프로세서(422)는 필터링, 푸리에 변환(fourier transform), 상관 함수의 산출, 부호화, 변복조, 미분, 적분 및 적응 신호 처리 같은 기본 기능을 실행할 수 있다. 제2 프로세서 (422)가 타겟 환경(420)에 있는 경우, 제2 프로세서(422)는 호스트 환경(410)의 제1 프로세서(412)로부터 특정 연산을 수행하라는 지시를 수신할 수 있고, 상기 지시에 따라 특정 연산을 수행할 수 있다.
DMA 제어 장치(423)는 제1 메모리(411)와 제2 메모리(421) 사이에서 데이터가 전달되도록 할 수 있다. DMA 제어 장치(423)는, 제1 프로세서(412)나 제2 프로세서(422)의 개입 없이, 제1 메모리(411)와 제2 메모리(421) 사이에서 데이터의 이동이 가능하게 할 수 있다.
버스(430)는 제1 메모리(411), 제2 프로세서(412), DMA 제어 장치(423), 제2 프로세서(422) 사이에 데이터가 이동되는 경로일 수 있다. 버스(430)는 상기 도 1의 전자 장치(101)의 버스(110)에 대응될 수 있다. 또한, 도 4의 버스(430)는 DMA에 의한 데이터의 이동 경로로서 기능할 수 있다.
도 5는 일 실시 예에 의한 이미지와 입력 타일의 개념을 설명하기 위한 예시도를 도시한다.
전자 장치(101)는, 제1 프로세서(412) 또는 제2 프로세서(422)를 이용하여, 이미지에 대한 처리를 통하여 상기 이미지의 특성을 변경시킬 수 있다. 예를 들면, 상기 이미지 처리의 종류는 번짐(blurring), 선명화(sharpening) 및 코너 검출(corner detection) 등을 포함할 수 있다. 상기 이미지 처리는, 상기 이미지에 대하여 제1 프로세서(412) 또는 제2 프로세서(422)에 의한 번짐, 선명화 및 코너 검출의 수행을 포함할 수 있다. 상세하게, 상기 이미지 처리에서, 제1 프로세서(412) 또는 제2 프로세서(422)는 상기 이미지의 화소들의 값에 상기 이미지 처리의 종류에 상응하는 필터 또는 함수들을 적용할 수 있다. 이하에서, ‘처리’또는 ‘데이터의 처리’는 이미지 처리 또는 상기 이미지 데이터에 대한 상기 이미지 처리를 수행하는 것으로 이해될 수 있다.
상기 이미지 처리는, 제1 프로세서(412) 또는 제2 프로세서(422)에 의해, 타일 단위로 수행될 수 있다. 상기 이미지의 데이터는 크기가 작은 복수의 타일 데이터로 분할되고, 상기 이미지의 상기 데이터는 상기 복수의 타일 데이터가 차례대로 처리됨에 따라 처리될 수 있다. 상기 이미지의 상기 데이터는 상기 복수의 타일 데이터의 적어도 일부만이 처리됨으로써 처리될 수 있다.
예를 들어, 도 5를 참조하면, 이미지(500)는 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 복수의 타일들(510)로 분할될 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는 분할된 복수의 타일들(510) 중에서 일부 또는 전부의 타일들이 선택하고 선택한 타일들(520)이 처리할 수 있다.
제1 프로세서(412) 또는 제2 프로세서(422)는, 제1 메모리(411)에 저장된 이미지(500)에 대한 이미지 처리를 위해, 상기 이미지(500)를 복수의 타일들(510)로 분할할 수 있다. 각각의 타일(510)은 이미지(500)의 이미지 처리를 위하여 구별된 상기 이미지(500)의 특정한 일부분일 수 있다. 상기 이미지(500)는 다수의 화소들을 포함할 수 있다. 상기 복수의 타일들(510) 각각은 단일 화소 또는 복수의 화소들을 포함할 수 있다. 상기 복수의 타일들(510) 각각은 이미지 처리의 단위로서, 이미지 처리는 각각의 타일마다 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 이루어질 수 있다. 상기 이미지(500)가 분할되는 방법에 따라, 상기 복수의 타일들(510)은 다양한 형태를 가질 수 있다. 도 5의 경우, 이미지(500)는 6×4의 총 24개의 직사각형 형태의 복수의 타일들(510)로 구별될 수 있다.
제1 프로세서(412) 또는 제2 프로세서(422)는, 상기 복수의 타일들(510) 중 이미지 처리가 수행될 대상을 선택할 수 있다. 이와 같이 선택된 적어도 하나의 타일(510)은 입력 타일(520)로 불리울 수 있다. 예를 들어, 제1 프로세서(412) 또는 상기 제2 프로세서(422)는 상기 복수의 타일들(510) 중 일부를 입력 타일(520)로 선택할 수 있다. 또한, 제1 프로세서(412) 또는 제2 프로세서(422)는 상기 복수의 제2 데이터(510) 전부를 입력 타일(520)로 선택할 수도 있다. 입력 타일(520)은 상기 복수의 타일들(510) 중에서 단수 또는 복수개가 순차적으로 선정될 수 있다. 상기 복수의 타일들(510) 중 어느 것이 입력 타일(520)로 결정될 것이냐는 처리 데이터로부터 결정될 수 있다. 상기 처리 데이터는 추후 설명될 것이다.
이와 같이, 제1 프로세서(412) 또는 제2 프로세서(422)가 이미지(500)를 복수의 타일들(510)로 분할하고 상기 복수의 타일들(510) 중에서 일부 또는 전부를 선택하는 것은 타일을 결정(계산)하는 것으로 이해될 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는, 이미지(500)에 대한 처리를 위하여 타일을 계산할 수 있다. 상기 타일의 계산은, 입력 타일(520)이 될 복수의 타일들(510) 각각이 얼마나 큰지를 결정(타일의 크기 결정)하는 것과, 이미지(500)의 복수의 타일들(510) 중 어떤 타일을 상기 크기의 타일로서 결정(타일의 위치 결정)할지를 포함할 수 있다. 상기 타일의 결정을 통하여, 제1 프로세서(412) 또는 제2 프로세서(422)는, 처리될 타일의 위치, 크기, 모양 및 개수 중 적어도 하나를 결정할 수 있다.
입력 타일(520)은, DMA 제어 장치(423)에 의하여, 제1 메모리(411)에서 독출되어 제2 메모리(421)로 저장되고, 상기 입력 타일(520)은 제2 프로세서(422)에 의하여 독출될 때까지 제2 메모리(421)에서 임시적으로 저장될 수 있다. 여기서, DMA 제어 장치(423)는 상기 입력 타일(520)을 독출 및 저장하도록 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 제어될 수 있다. 제2 메모리(421)는 제1 메모리(411)에 비하여 작은 저장 용량과 빠른 접근 속도를 가지고 있으므로, 일시적으로 제2 메모리(421)에 저장되는 입력 타일(520)에 대한 특성은 제2 메모리(421)의 특성에 의존할 수 있다. 상기 입력 타일(520)에 대한 특성은 입력 타일(520)의 위치, 크기, 모양 및 개수 중 적어도 하나를 포함하고, 상기 제2 메모리(421)의 특성은 제2 메모리(421)의 저장 용량과 접근 속도를 포함할 수 있다. 예를 들어, 제1 프로세서(412) 또는 제2 프로세서(422)는 각각의 입력 타일(520)의 크기를 제2 메모리(421)의 저장 용량을 넘지 않도록 계산하고 결정할 필요가 있다.
타일의 분할과 선택을 위하여, 제1 프로세서(412) 또는 제2 프로세서(422)는, 단위 타일의 크기와 이미지(500)에서 처리되어야 할 타일들의 위치를 알아야 한다. 제1 프로세서(412) 또는 제2 프로세서(422)는 상기 단위 타일의 크기를 통해 분할된 복수의 타일들(510) 각각의 면적과 형태(타일의 분할)를 결정할 수 있고, 처리되어야 할 타일들의 위치를 통해 복수의 타일들(510) 중에서 입력 타일(520)(타일의 선택)을 결정할 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는, 타일의 분할 및 선택을 포함하는 타일의 계산을 수행할 수 있다.
여기서, 상기 처리 데이터는 상기 단위 타일의 크기 및 처리될 타일들의 위치를 포함할 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는, 상기 처리 데이터를 기반으로, 타일의 계산을 수행할 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)로 상기 처리 데이터의 전달은, API(Application Programming Interface)를 통해 전자 장치(101)의 사용자로부터 상기 처리 데이터를 제공받음으로써, 구현될 수 있다.
제1 프로세서(412) 또는 제2 프로세서(422)는 타일의 계산으로부터 결정된 입력 타일(520)이 제1 메모리(411)로부터 제2 메모리(421)로 이동되도록 DMA 제어 장치(423)를 제어할 수 있다. 타일의 계산으로부터 결정된 입력 타일(520)은 DMA 제어 장치(423)에 의하여 제2 메모리(421)로 저장될 수 있다. 이후, 제2 메모리(421)에 저장된 입력 타일(520)은, 제2 프로세서(422)에 의하여, 제2 메모리(421)로부터 독출되고 처리될 수 있다.
제2 프로세서(422)는 복수의 타일들(510) 중 일부 또는 전부를 처리할 수 있다. 입력 타일(520)이 제1 메모리(411)로부터 제2 메모리(421)로 저장되면, 제2 프로세서(422)는 제2 메모리(421)로부터 입력 타일(520)을 독출하고, 입력 타일(520)을 처리하여 출력 타일(610)을 생성할 수 있다. 여기서, 입력 타일(520)은 상기 복수의 타일들(510) 중 일부 또는 전부를 포함할 수 있다.
제1 프로세서(412) 또는 제2 프로세서(422)는 상기 처리 데이터를 제공받을 수 있다. 상기 처리 데이터는 이미지(500)의 복수의 타일들(510) 중 입력 타일(520)의 설정을 위한 제1 처리 데이터 및 처리의 설정을 위한 제2 처리 데이터를 포함할 수 있다.
상기 입력 타일(520)의 설정을 위한 상기 제1 처리 데이터는 상기 입력 타일(520)의 설정을 위한 위치 및 크기를 포함할 수 있다. 상기 제1 처리 데이터는 제1 메모리(411)에 타일을 저장하거나 상기 제1 메모리(411)로부터 타일을 독출하는데 필요한 요건에 대한 정보를 포함할 수 있다. 또한, 상기 제1 처리 데이터의 위치 및 크기는 상기 타일의 계산에 사용될 수 있다. 상세하게, 상기 제1 처리 데이터는 입력 타일(520)을 제1 메모리(411)로부터 독출하거나 출력 타일(610)을 제1 메모리(411)로 저장하기 위하여 요구되는 위치 및 크기를 포함할 수 있다.
상기 입력 타일(520)의 처리를 위한 상기 제2 처리 데이터는 입력 타일(520) 사이의 오버랩 및 처리되지 않을 면적과, 입력 타일(520)의 처리 순서 및 처리 위치를 포함할 수 있다. 즉, 상기 제2 처리 데이터는 입력 타일(520)의 처리와 관련된 처리 방법, 처리의 종류(예를 들어, 번짐, 선명화 및 코너 검출) 등일 수 있다. 예를 들어, 상기 제2 처리 데이터는 제1 메모리(411)로부터 입력 타일(520)을 독출하는 순서, 제1 메모리(411)로 출력 타일(610)을 저장하는 순서 또는 입력 타일(520)에 적용할 이미지 처리의 종류에 관한 것일 수 있다.
상기 입력 타일(520)의 설정을 위한 상기 위치는 제1 메모리(411) 중 어디에 입력 타일(520)이 될 복수의 타일들(510)이 존재하는지에 대한 것일 수 있다. 예를 들어, 상기 위치는 입력 타일(520)로서 선택된 복수의 타일들(510)에 대한 제1 메모리(411)의 주소(address)일 수 있다.
상기 입력 타일(520)의 설정을 위한 상기 크기는 입력 타일(520)이 제1 메모리(411)에서 차지하는 공간에 대한 것일 수 있다. 예를 들어, 상기 크기는 제1 메모리(411)의 주소에 저장된 입력 타일(520)에게 할당된 저장 용량일 수 있다.
도 6은 일 실시 예에 의한 출력 타일을 설명하기 위한 예시도를 도시한다.
처리 데이터에 포함된 상기 처리의 설정을 위한 상기 제2 처리 데이터는 제1 타일(510-1) 및 제2 타일(510-2) 사이에 존재하는 오버랩 영역(601) 및 처리되지 않을 영역을 포함할 수 있다.
상기 처리의 설정을 위한 상기 오버랩은 인접한 타일들이 중복되는 부분일 수 있다. 이미지(500)는 일정 구획으로 구분되어 복수의 타일(510)들로 구분될 수 있다. 도 6 (a)와 같이, 이미지(500)는 입력 타일(520)을 포함할 수 있다.
이미지(500)가 구획될 때, 인접한 타일들은 서로 중복되도록 구획될 수 있다. 도 6 (b)와 같이, 서로 인접한 분할 타일(510)인 제1 타일(510-1) 및 제2 타일(510-2)은 서로 겹치는 영역인 오버랩 영역(601)을 포함할 수 있다.
제2 프로세서(422)가 어느 하나의 입력 타일(520)을 처리하는데 있어서, 무효(invalid) 영역 테두리(edge) 화소(612-1)는 주변 화소의 부재로 처리될 수 없다. 무효 영역 테두리 화소(612-1)는 다음으로 처리되는 타일에 포함될 수 있고, 무효 영역 테두리 화소(612-1)가 다음 입력 (520)에 포함되도록 다음 입력 타일(520)의 위치와 크기가 설정될 수 있다. 무효 영역 테두리 화소(612-1)를 상기 다음 입력 타일(520)에 포함시키는 과정에서, 오버랩 영역(601)이 발생할 수 있다. 상기 처리의 설정을 위한 상기 오버랩에 관한 상기 제2 처리 데이터는, 오버랩 영역(601)의 유무 또는 인접한 입력 타일(520)들 사이에 오버랩 영역(601)의 면적을 나타내거나 결정하는 것일 수 있다.
상기 처리의 설정을 위한 상기 처리되지 않은 영역은 출력 타일(610)의 가장자리에 있는 화소들의 영역일 수 있다. 도 6 (c)와 같이, 입력 타일(520)이 제2 프로세서(422)에 의하여 처리되면 출력 타일(610)이 생성될 수 있다. 출력 타일(610)은 처리가 된 화소들이 위치한 유효 영역(611)과 처리되지 않은 화소들이 위치한 무효 영역(612)을 포함할 수 있다. 입력 타일(520)에 적용되는 이미지 처리의 종류에 따라서 3×3 형태의 필터(620)가 출력 타일(610)의 유효 영역(611)과 무효 영역(612)의 각 화소에 적용될 수 있다. 유효 영역(611)의 가장자리에 위치한 유효 영역 테두리 화소(611-1)에는, 인접한 무효 영역(612)의 화소와 함께, 제2 프로세서(422)에 의하여 필터(620)가 적용될 수 있다. 반면에, 무효 영역(612)의 가장자리에 위치한 무효 영역 테두리 화소(612-1)에는, 제2 프로세서(422)에 의하여 필터(620)가 적용될 수 없다. 필터(620) 적용 영역이 타일의 경계를 초과하기 때문에, 무효 영역 테두리 화소(612-1)와 함께 처리될 수 있는 인접한 화소들이 존재하지 않기 때문이다. 상술한 바와 같이, 출력 타일(610)의 무효 영역(612)의 존재는 인접한 타일들(510-1, 510-2) 사이의 오버랩(601)이 고려되어져야 하는 근거가 될 수 있다.
다시, 도 5로 돌아오면, 입력 타일(520)에 대한 상기 처리의 설정을 위한 상기 제2 처리 데이터는 입력 타일(520)들의 처리 순서 및 처리 위치를 포함할 수 있다.
상기 처리 순서는 분할된 이미지(500)의 전부 또는 일부의 복수의 타일들(610)에 대한 접근 순서일 수 있다. 상기 접근은 DMA 제어 장치(423)에 의한 DMA를 포함할 수 있다. 즉, 상기 처리 순서는 DMA 제어 장치(423)에 의한 제1 메모리(411)에 저장된 입력 타일(520)의 독출 순서 및 DMA 제어 장치(423)에 의한 출력 타일(610)의 제1 메모리(411)로의 저장 순서를 포함할 수 있다. 전부 또는 일부의 복수의 타일들(510)은 제1 프로세서(412) 또는 제2 프로세서(422)의 타일 계산에 의하여 입력 타일(520)로 선택되고, 선택된 입력 타일(520)은 하나씩 또는 복수개로 차례대로 DMA 제어 장치(423)에 의하여 제1 메모리(411)로부터 독출되고, 독출된 입력 타일(520)은 제2 프로세서(422)에 의하여 처리되며, 각 처리 결과인 출력 타일(610)은 DMA 제어 장치(423)에 의하여 다시 제1 메모리(411)로 저장될 수 있다. 이 경우, 상기 처리 순서는 제1 메모리(411)에서 어떤 입력 타일(520)을 먼저 접근하고 어떤 입력 타일(520)을 나중에 접근할지에 관한 것일 수 있다. 또한, 상기 처리 순서는 제1 메모리(411)에 어떤 출력 타일(610)을 먼저 저장하고 어떤 출력 타일(610)을 나중에 저장할지에 관한 것일 수 있다.
상기 처리 위치는, 제2 프로세서(422)가 입력 타일(520)에 적용할 이미지 처리에 관한 함수가 존재하는 메모리의 주소를 의미할 수 있다. 상기 함수는 어떤 종류의 이미지 처리가 입력 타일(520)에 적용될 것인지에 의존할 수 있다. 따라서, 상기 함수의 위치 즉, 상기 함수의 메모리 주소는 이미지 처리 종류에 따라 달라질 수 있다. 상세하게, 상기 처리 위치는 제1 메모리(411)에 저장된 필터(620)의 함수의 주소일 수 있다. 예를 들어, 상기 처리가 번짐인 경우, 번짐에 관한 필터(620)의 함수가 저장된 제1 메모리(411)의 주소는 상기 처리 위치에 해당할 수 있다.
상기 처리 데이터는 캐쉬(cache)에 저장될 수 있다. 제2 프로세서(422)는 빠른 이미지 처리를 위하여 관련 데이터를 저장할 수 있는 상기 캐쉬를 포함할 수 있다. 상기 캐쉬에는, 제2 프로세서(422)가 수행할 각각의 이미지 처리 연산을 구별하는 처리 식별자(process identification)도 저장될 수 있다. 상기 API를 통해 사용자로부터 제공받는 상기 처리 데이터는 상기 각각의 이미지 처리 연산마다 달라질 수 있다. 따라서, 상기 처리 데이터는 상기 각각의 이미지 처리 연산을 식별하는 상기 처리 식별자마다 달라질 수 있다.
상기 처리 식별자는 상기 처리 데이터와 함께 테이블 형태로 상기 캐쉬에 저장될 수 있다. 상기 처리 식별자는, 현재 수행될 이미지 처리 연산에 요구되는 상기 처리 순서, 상기 처리 위치, 입력 타일(520)의 위치, 입력 타일(520)의 크기 및 입력 타일(520)의 오버랩 중 적어도 하나를 포함하는 상기 처리 데이터와 연관 또는 매칭될 수 있다.
예를 들어, 제1 이미지에 대하여 제1 이미지 처리 연산을 나타내는 제1 처리 식별자는, 상기 제1 이미지 처리 연산에 요구되는 제1 처리 데이터와 연관 또는 매칭될 수 있다. 상기 연관 또는 매칭된 결과는 상기 캐쉬에 저장될 수 있다. 다음으로, 상기 제1 이미지와 다른 제2 이미지에 대하여 제2 이미지 처리 연산을 나타내는 제2 처리 식별자는, 상기 제2 이미지 처리 연산에 요구되는 제2 처리 데이터와 연관 또는 매칭될 수 있고, 그 결과는 상기 캐쉬에 저장될 수 있다. 제2 프로세서(422)는 상기 제1 이미지 처리 연산을 통한 상기 제1 이미지의 처리를 종료한 후, 상기 제2 이미지 처리 연산을 통한 상기 제2 이미지의 처리를 시작할 수 있다.
제1 프로세서(412)는 제2 프로세서(422)로 입력 타일(520)에 대한 이미지 처리를 명령할 수 있다. 제1 프로세서(412)는 제2 프로세서(422)에게 어느 특정한 연산을 수행하도록 명령할 수 있다. 제1 프로세서(412)는 이미지 처리 연산 역시 수행하도록 제2 프로세서(422)를 제어할 수 있다. 제1 프로세서(412)가 제2 프로세서(422)로 처리 명령을 전달하면, 제2 프로세서(422)는, DMA 제어 장치(423)에 의하여 제2 메모리(421)에 저장된 입력 타일(520)을, 독출하여 상기 입력 타일(520)에 대하여 이미지 처리를 수행할 수 있다.
상기 처리 명령은 처리의 개시에서 동작의 태양 및 처리의 종료에 이르는 제2 프로세서(422)에 의한 이미지 처리에 관한 전반적인 동작들에 관한 것일 수 있다. 예를 들어, 상기 전반적인 동작들은 제1 프로세서(412) 및 제2 프로세서(422) 사이의 데이터 송수신을 포함할 수 있다. 상기 처리 명령은 이미지 처리 종류, 처리될 입력 타일(510) 및 그에 관한 메모리 주소를 포함할 수 있다. 또한, 상기 처리 명령은 제2 프로세서(422)가 상기 DMA 제어 장치(423)를 제어하는 것에 관한 것일 수 있다. 상기 처리 명령은 상기 이미지 처리에 대한 조정에 대한 정보를 포함할 수 있다. 상기 조정은 지정된 크기를 가진 입력 타일(520)만을 수신하도록 제2 프로세서(422)를 제어하는 것을 포함할 수 있다.
제2 프로세서(422)는 상기 처리 데이터를 기반으로 결정된 입력 타일(520)에 대하여 이미지 처리를 수행할 수 있다. 제2 프로세서(422)가 이미지를 처리하는 동시에 입력 타일(520)은 준비될 수 있다. 입력 타일(520)의 준비 이후 또는 적어도 그와 동시에, 제2 프로세서(422)는 입력 타일(520)에 대한 상기 이미지 처리를 완료할 수 있다. 제2 프로세서(422)는 입력 타일(520)에 대한 상기 이미지 처리를 완료하거나 출력 타일(610)을 생성한 이후에 또는 적어도 동시에 다음 입력 타일(520)을 수신하고 상기 이미지 처리를 수행할 수 있다.
DMA 제어 장치(423)는 제1 메모리(411), 제2 메모리(421), 제1 프로세서(412) 및 제2 프로세서(422)와 연결될 수 있다. DMA 제어 장치(423)는 제1 메모리(411)와 제2 메모리(421) 사이에서 입력 타일(520) 및 출력 타일(610)에 관한 데이터가 송신 또는 수신될 수 있도록 제1 메모리(411)와 제2 메모리(421)를 제어할 수 있다. DMA 제어 장치(423)의 송수신은, 제1 프로세서(412) 및/또는 제2 프로세서(422)의 제어에 의하여 수행될 수 있다.
DMA 제어 장치(423)는, 제1 프로세서(411) 또는 제2 프로세서(421)의 제어에 따라, 입력 타일(520)을 독출할 수 있다. DMA 제어 장치(423)는, 입력 타일(520)의 독출을 위하여, 제1 프로세서(411) 또는 제2 프로세서(421)에 의하여 계산된 입력 타일(520)의 조건을 수신할 수 있다. DMA 제어 장치(423)는, 상기 계산된 입력 타일(520)의 조건에 상응하는 제1 메모리(411)에 저장된 이미지(500)의 일부를 지속적으로 독출할 수 있다. DMA 제어 장치(423)는, 지속적으로 독출된 상기 이미지(500)의 일부를 제2 메모리(421)로 송신할 수 있다. DMA 제어 장치(423)는, 입력 타일(520)로부터 생성된 출력 타일(610)을 제2 메모리(421)로부터 제1 메모리(411)로 송신할 수 있다.
입력 타일(520)이 제2 프로세서(422)와 인접한 제2 메모리(421)에 저장되는 이유는, 제2 프로세서(422)의 제2 메모리(421)에 대한 데이터 접근 속도가 빠르기 때문이다. 그러므로, 제2 프로세서(422)에 있어서, 제2 메모리(421)에 이미지(500)의 일부인 입력 타일(520)을 순차적으로 저장, 독출 및 처리하는 것이, 데이터 접근 속도가 느린 제1 메모리(411)에서 이미지(500) 자체를 독출하여 한 번에 처리하는 것보다 더 효과적일 수 있다.
또한, 이미지(500) 중 특정 부분만이 처리될 필요가 있을 때, 이미지(500) 자체나 모든 복수의 타일들(510)이 독출될 필요는 없을 것이다. 이 경우, 제2 프로세서(422)가 데이터 접근 속도가 느린 제1 메모리(411)에 저장된 이미지(500)를 대상으로 처리를 수행하는 것은 비효율적이다. 또한, 제2 프로세서(422)가 모든 복수의 타일들(510)을 대상으로 처리를 수행하는 것 역시 비효율적이다.
반면에, 본 전자 장치(101)에 있어서, DMA 제어 장치(423)는 상기 특정 부분에 해당하는 입력 타일(520)만을 제1 메모리(411)에서 독출하여 제2 메모리(421)로 저장할 수 있고, 제2 프로세서(422)는 제2 메모리(421)로 저장된 입력 타일(520)만을 대상으로 이미지 처리를 수행할 수 있다. 따라서, 제2 프로세서(422)는 이미지 처리에 대한 연산에만 집중할 수 있다. 이 덕분에, 전체적으로, 이미지 데이터에 대한 처리 속도가 증가하고 처리 시간이 감소할 수 있다.
도 7은 일 실시 예에 의한 이미지 처리를 설명하기 위한 예시도이고, 도 8은 일 실시 예에 의한 제2 프로세서의 이미지 처리의 흐름도이다.
이하에서는, 도 7 및 도 8을 참조하여, 제2 프로세서(422)의 이미지 처리 동작을 설명한다.
도 7 (a)와 같이, 이미지(500)는 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 적어도 하나 이상의 타일로 구분될 수 있다. 여기서, 복수의 타일들(510)은 이미지(500)를 구분하는 각각의 타일들을 포함하고, 상기 이미지(500)는 상기 복수의 타일들(510)로 구분될 수 있다.
이후, 도 7 (b)와 같이, 이미지(500)의 복수의 타일들(510) 중 전부 또는 일부가 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 입력 타일(520)로서 결정될 수 있다. 결정된 입력 타일(520)은 DMA 제어 장치(423)에 의하여 독출될 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는, 상기 처리 데이터를 기반으로, 입력 타일(520)을 결정(계산)할 수 있다. 제1 프로세서(412) 또는 제2 프로세서(422)는, 상기 결정된(계산된) 입력 타일(520)에 상응하는 타일의 단위로, 이미지(500)를 제1 메모리(411)로부터 독출하고 제2 메모리(421)로 저장하도록 DMA 제어 장치(423)를 제어할 수 있다. DMA 제어 장치(423)는, 제2 프로세서(422)가 이미지(500)를 타일 단위로 처리하는 동안, 타일 단위로 이미지(500)의 독출 및 저장을 지속적으로 수행할 수 있다.
상세하게, 805 동작에서, 제2 프로세서(422)는 처리 데이터를 수신할 수 있다. 상기 처리 데이터는 사용자로부터 제공될 수 있다. 제2 프로세서(422)의 처리 데이터 수신은, 상기 API를 통해 사용자가 상기 처리 데이터를 제2 프로세서(422)로 전달하는 방식으로, 구현될 수 있다. 상기 처리 데이터는 제1 프로세서(412)에 의하여도 수신될 수 있고, 상기 수신된 처리 데이터는 제1 프로세서(412)에서 제2 프로세서(422)로 전송될 수 있다.
810 동작에서, 제2 프로세서(422)는 제1 프로세서(412)로부터 처리 명령을 전달받을 수 있다. 상기 처리 명령은 제1 프로세서(412)가 제2 프로세서(422)를 제어하는 명령을 포함할 수 있다. 상세하게, 상기 처리 명령은 제1 프로세서(412)가 제2 프로세서(422)에게 이미지 처리 연산을 수행하도록 지시하는 것을 포함할 수 있다.
815 동작에서, 제2 프로세서(422)는 입력 타일(520)의 선택을 위하여 입력 타일(520)의 조건을 결정(계산)할 수 있다. 상술한 바와 같이, 상기 입력 타일(520)의 조건의 결정(계산)은 제1 프로세서(412)에 의하여도 수행될 수 있다. 제2 프로세서(422)는 상기 처리 데이터에 기반하여 입력 타일(520)의 위치, 크기, 오버랩 및/또는 처리되지 않을 영역을 결정할 수 있다. 상기 입력 타일(520)의 조건은 제1 메모리(411)의 주소 및 할당된 저장 용량을 포함할 수 있다.
또한, 본 동작에서, 제2 프로세서(422)는 입력 타일(520)에 적용될 이미지 처리의 조건을 결정(계산)할 수 있다. 제2 프로세서(422)는 상기 처리 데이터에 기반하여 번짐, 선명화 및 코너 검출과 같은 이미지 처리 종류를 결정할 수 있다. 상기 이미지 처리의 조건은 이미지 처리 필터(620)에 관한 함수가 저장된 제1 메모리(411)의 주소를 포함할 수 있다.
820 동작에서, 제2 프로세서(422)는 제2 메모리(421)로부터 입력 타일(520)을 하나씩 또는 복수로 차례대로 수신할 수 있다. 수신되는 입력 타일(520)은 DMA 제어 장치(423)에 의하여 제1 메모리(411)에서 제2 메모리(421)로 미리 저장됨으로써 준비될 수 있다.
이후, 도 7 (c)와 같이, 입력 타일(520)은 제2 프로세서(422)에 의하여 처리될 수 있다.
상세하게, 825 동작에서, 제2 프로세서(422)는 상기 수신된 입력 타일(520)을 처리하여 출력 타일(610)을 생성할 수 있다.
이후, 도 7 (d)와 같이, 출력 타일(610)은 DMA 제어 장치(423)를 통하여 제1 메모리(411)에 저장될 수 있다. 바람직하게는, 출력 타일(610)은 제1 메모리(411)의 버퍼(701)에 저장될 수 있다.
상세하게, 830 동작에서, 제2 프로세서(422)는 출력 타일(610)을 제2 메모리(421)로 저장할 수 있다. 제2 메모리(421)에 저장된 출력 타일(610)은 DMA 제어 장치(423)에 의하여 제1 메모리(411)로 이동되어 저장될 수 있다. 출력 타일(610)이 제1 메모리(411)로 이동되는 경우, 상기 출력 타일(610)은, 이미지 처리를 위하여 제2 메모리(421)에서 제2 프로세서(422)로 전달되었던 입력 타일(520)이 제1 메모리(411)에서 존재하던 원래의 위치로, 다시 저장될 수 있다. 예를 들어, 출력 타일(610)은, 입력 타일(520)이 존재하던 제1 메모리(411)의 주소로, 입력 타일(520)이 할당받은 저장 용량만큼, 저장될 수 있다.
추가적으로, 제2 프로세서(422)는 제1 프로세서(412)로 이미지 처리 결과를 보고할 수 있다. 상기 처리 결과 보고는 825 동작의 출력 타일(610)의 생성 이후에 이루어지거나, 830 동작의 출력 타일(610)의 저장 이전 또는 이후에 수행될 수 있다.
도 7 (b) 내지 도 7 (d)를 의미하는 820 동작 내지 830 동작은 각각의 입력 타일(520)마다 반복적으로 수행될 수 있다(도 7 (d)에서 도 7 (b)로의 점선으로 표시됨). 복수의 타일들(510) 모두가 입력 타일(520)이라면, 이미지 처리는 상기 모든 복수의 타일들(510)에 대해서 반복적으로 수행될 수 있다. 복수의 타일들(510) 중 일부가 입력 타일(520)이라면, 이미지 처리는 상기 복수의 타일들(510) 중 일부에 대해서 반복적으로 수행될 수 있다.
DMA 제어 장치(423)는 제1 메모리(411)로부터 제2 메모리(421)로 입력 타일(520)을 저장할 수 있다. 제1 메모리(411)로부터 제2 메모리(421)로의 입력 타일(520) 저장은 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 제어될 수 있다. DMA 제어 장치(423)는 제1 프로세서(412) 또는 제2 프로세서(422)에 의하여 결정(계산)된 입력 타일(520)을 제1 메모리(411)로부터 독출하고 제2 메모리(421)로 저장할 수 있다. 또한, DMA 제어 장치(423)는 제2 메모리(421)로부터 제1 메모리(411)로 출력 타일(610)을 전달할 수 있다. 이미지 처리 후, 제2 프로세서(422)는 출력 타일(610)을 제2 메모리(421)에 저장할 수 있다. DMA 제어 장치(423)는 상기 제2 메모리(421)에 저장된 출력 타일(610)을 독출하고, 독출된 출력 타일(610)을 제1 메모리(411)에 다시 저장할 수 있다.
제2 프로세서(422)가 입력 타일(520)을 처리하는 동안, DMA 제어 장치(423)는, 제1 메모리(411)로부터 제2 메모리(421)로의 입력 타일(520) 이동을 반복적으로 수행할 수 있다. 따라서, 입력 타일(520)은 이미지 처리를 위하여 제2 메모리(421)에서 항상 준비될 수 있다.
한편, 제2 프로세서(422)가 출력 타일(610)을 생성하여 제2 메모리(421)에 저장하는 동안, DMA 제어 장치(423)는 제2 메모리(421)로부터 제1 메모리(411)로의 상기 저장된 출력 타일(610) 이동을 반복적으로 수행할 수 있다. 따라서, 입력 타일(520)이 제2 메모리(421)에서 준비됨과 동시에 출력 타일(610)이 제1 메모리(411)로 저장될 수 있다.
그러므로, 820 동작에서의 제2 메모리(421)로의 입력 타일(520)의 준비와, 825 동작에서의 이미지 처리, 830 동작에서의 출력 타일의 저장은 동시에 이루어질 수 있다. 820 내지 830 동작의 반복으로 말미암아, 전자 장치(101)는 현재 입력 타일 처리, 현재 출력 타일 저장 및 다음 입력 타일 준비를 병렬적으로 또는 동시에 수행할 수 있다.
제2 프로세서(422)는 처리할 입력 타일(520)의 크기를 조정할 수 있다. 제2 프로세서(422)는 다음 입력 타일(520)의 크기를 처리되고 있는 현재 입력 타일(520)의 크기와 동일하도록 조정할 수 있다.
입력 타일(520)은 상기 처리 데이터에 상응하여 크기나 모양에서 변경될 수 있다. 가령, 제2 프로세서(422)가 제1 크기의 입력 타일(520)을 처리하는 중이라고 하자. 상기 제1 크기와 다른 제2 크기로 입력 타일(520)의 변경이 있어서, DMA 제어 장치(423)에 의하여 제2 메모리(421)에 상기 제2 크기의 입력 타일(520)이 저장될 수 있다. 이 경우, 제2 프로세서(422)는 여전히 제1 크기만큼 입력 타일(520)을 독출하여 처리할 수 있다. 또한, 제2 프로세서(422)는, 상기 제1 크기만큼 입력 타일(520)을 제1 메모리(411)에서 독출하도록, DMA 제어 장치(423)를 제어할 수 있다. 상술한 방식으로, 제2 프로세서(422)는 입력 타일(520)의 크기를 조정하면서 처리할 수 있다
도 9는 일 실시 예에 의한 타일의 송수신과 타일 처리의 동시 수행 과정을 설명하기 위한 예시도이다.
전자 장치(101)는 DMA 제어 장치(423)에 의한 데이터 접근과 제2 프로세서(422)에 의한 타일 처리를 동시에 실행할 수 있다. 도 9와 같이, 시간에 따라서, 제2 프로세서 처리 동작(900)과 DMA 제어 동작(910)이 병행처리 될 수 있다. 제2 프로세서 처리 동작(900)은 입력 타일(520)에 대하여 제2 프로세서(422)가 수행하는 이미지 처리를 의미할 수 있다. DMA 제어 동작(910)은, 입력 타일(520)을 제2 메모리(421)로 송신하고 제2 프로세서(422)로 전달하는 동작(911a, 912a, 913a)을 포함할 수 있다. 또한, DMA 제어 동작(910)은, 제2 메모리(421)에 저장된 출력 타일(610)을 수신하고 제1 메모리(411)로 저장하는 동작(911b, 912b, 913b)을 포함할 수 있다.
먼저, DMA 제어 장치(423)는 제2 메모리(421)에 제1 입력 타일을 송신할 수 있다(911a). 그러면, 제2 프로세서(422)는 상기 제1 입력 타일을 제2 메모리(421)로부터 독출하고, 제2 프로세서(422)는 상기 제1 입력 타일을 처리하는 제1 처리(901)를 수행할 수 있다. 제2 프로세서(422)는 상기 제1 입력 타일을 처리하여 제1 출력 타일을 생성할 수 있다. 제2 프로세서(422)는 상기 제1 출력 타일을 제2 메모리(421)에 저장할 수 있다.
DMA 제어 장치(423)는 제1 처리(901)동안에, 제2 메모리(421)로 제2 입력 타일을 송신할 수 있다(912a).
상기 제1 처리(901)가 종료되면, 제2 프로세서(422)는 상기 제2 입력 타일을 처리하는 제2 처리(902)를 시작할 수 있다. 제2 프로세서(422)는 상기 제2 입력 타일을 처리하여 제2 출력 타일을 생성할 수 있다. 제2 프로세서(422)는 상기 제2 출력 타일을 제2 메모리(421)에 저장할 수 있다.
DMA 제어 장치(423)는, 제2 처리(902)동안에, 제2 메모리(421)로부터 제 1 출력 타일을 수신할 수 있다(911b).
DMA 제어 장치(423)는, 제2 처리(902)동안에, 제2 메모리(421)로 제3 입력 타일을 송신할 수 있다(913a).
상기 제2 처리(902)가 종료되면, 제2 프로세서(422)는 상기 제3 입력 타일을 처리하는 제3 처리(903)를 시작할 수 있다. 제2 프로세서(422)는 상기 제3 입력 타일을 처리하여 제3 출력 타일을 생성할 수 있다. 제2 프로세서(422)는 제 3 출력 타일을 제2 메모리(421)에 저장할 수 있다.
DMA 제어 장치(423)는, 제3 처리(903)동안에, 제2 메모리(421)로부터 상기 제2 출력 타일을 수신할 수 있다(912b).
DMA 제어 장치(423)는 제2 프로세서(422)에 의한 이미지 처리가 수행되는 중에 타일을 전송할 수 있으나, 처리 시작 전 또는 처리 완료 후에도 타일을 전송할 수 있다. DMA 제어 장치(423)는 제3 처리(903) 완료 후에 상기 제3 출력 타일을 수신할 수 있다(913b).
DMA 제어 장치(423)의 제2 입력 타일 송신 동작(912a)은 제2 프로세서(422)의 제1 처리(901) 동작 동안에 수행될 수 있다. DMA 제어 장치(423)의 제1 출력 타일 수신 동작(911b) 및 제3 입력 타일 송신 동작(913a)은 제2 프로세서(422)의 제2 처리(902)가 수행되는 동안에 수행될 수 있다. DMA 제어 장치(423)의 제2 출력 타일 수신 동작(912b)은 제2 프로세서(422)의 제3 처리 동작(903)이 수행되는 동안에 수행될 수 있다. 따라서, 각각의 이미지 처리 동작(901, 902, 903)과 몇몇의 타일의 송수신 동작(911b, 912a, 912b, 913a)은 동일한 시간에 발생할 수 있다. 즉, DMA 제어 장치(423)의 동작은 제2 프로세서(422)의 동작과 부분적으로 또는 전체적으로 중복될 수 있다.
제2 프로세서 처리 동작(900)과 DMA 제어 동작(910)이 동시에 수행되기 위해서, DMA 제어 장치(423)는 다중 채널을 포함할 수 있다. 상세하게, DMA 제어 장치(423)에 의한 입력 타일(520) 및 출력 타일(610)의 송수신은 상기 다중 채널을 통하여 수행할 수 있다. 가령, DMA 제어 장치(423)가, 제1 채널 및 제2 채널을 통해, 제1 입력 타일 내지 제3 입력 타일을 제2 메모리(421)로 송신한다고 하자. 상기 제1 입력 타일과 상기 제2 입력 타일이 상기 제1 채널 및 상기 제2 채널을 통해, 각각, 제2 메모리(421)로 전송될 수 있다. 여기서, 상기 제1 채널을 통한 상기 제1 입력 타일의 전송이 먼저 완료되는 경우, 상기 제2 채널로 상기 제2 입력 타일이 전송되는 중임에도 불구하고, DMA 제어 장치(423)는 이미지 처리의 연산을 실행하는 제2 프로세서(422)에게 인터럽트(interrupt)를 발생시킬 수 있다. 상기 인터럽트는 상기 제1 채널을 통한 제1 입력 타일의 전송이 완료된 것을 제2 프로세서(422)에게 알리고, 상기 제3 입력 타일을 상기 제1 채널을 통해 전송할지 여부를 문의하는 것을 나타낼 수 있다. 상기 인터럽트에 대한 응답으로, 제2 프로세서(422)는 상기 제1 채널에 대한 상기 제3 입력 타일의 전송을 시작하도록 DMA 제어 장치(423)를 제어할 수 있다.
도 10은 일 실시 예에 의한 프로세서간에 이미지 처리 구현을 위한 알고리즘을 설명하는 예시도이다.
호스트(host) 프로세서 및 타겟(target) 프로세서가 존재하는 호스트-타겟 환경에서, 호스트 프로세서가 타겟 프로세서로 특정 작업을 수행할 것을 명령할 수 있다. 또한, 호스트 환경과 타겟 환경은 다른 운영체제를 기반으로 할 수 있다. 상기 호스트 프로세서와 상기 타겟 프로세서가 서로 다른 운영체제에서 동작하는 경우, 상기 타겟 프로세서는 상기 호스트 프로세서의 명령을 인식할 수 있어야 한다. 따라서, 호스트-타겟 환경에서 임의의 작업을 구현하는 알고리즘은, 호스트 프로세서의 명령을 타겟 프로세서가 인식하도록 하는 변환 과정을 포함할 수 있다.
상기 호스트-타겟 환경을 가지는 본 발명의 전자 장치(101)는 상기 호스트 프로세서의 역할을 하는 제1 프로세서(412) 및 상기 타겟 프로세서의 역할을 하는 제2 프로세서(422)를 포함할 수 있다. 제1 프로세서(412)는 제2 프로세서(422)가 이미지 처리 작업을 수행하도록 처리 명령을 전달할 수 있다. 또한, 제1 프로세서(412) 및 제2 프로세서(422)가 서로 다른 운영체제들을 기반으로 동작한다면, 상기 이미지 처리 작업을 구현하는 알고리즘은, 제1 프로세서(412)의 처리 명령을 제2 프로세서(422)가 인식하도록 하는 변환 과정을 포함할 수 있다.
도 10과 같이, 제1 프로세서(412)와 제2 프로세서(422) 사이의 이미지 처리 작업을 규정하는 알고리즘이 예시될 수 있다. 상기 이미지 처리 작업 알고리즘은 프로그래밍 언어로 표현될 수 있다. 상기 이미지 처리 알고리즘은 제1 프로세서(412)에서 제2 프로세서(422)로 이미지 처리를 수행하라고 지시하는 처리 명령 알고리즘(1010)과 제2 프로세서(422)에서 제1 프로세서(412)로 상기 이미지 처리에 대한 결과를 보고하는 처리 결과 보고 알고리즘(1020)을 포함할 수 있다.
처리 명령 알고리즘(1010)은 처리 연산, 메모리 접근 주소 및 처리 연산 조정에 대한 값으로 구성된 매개 변수를 포함할 수 있다.
상기 처리 연산 값은 제2 프로세서(422)가 수행해야 할 이미지 처리를 나타낼 수 있다. 상기 메모리 접근 주소는 제2 프로세서(422)가 처리할 입력 타일(520)이 저장된 제1 메모리(411)의 주소를 나타낼 수 있다. 바람직하게는, 상기 메모리 접근 주소는 DMA를 통한 메모리 접근에 필요한 주소일 수 있다. 상기 처리 연산 조정 값은, 상술한 입력 타일(520) 크기의 균일화와 같은 입력 타일(520)의 변경 또는 수행되는 이미지 처리의 종류의 변경을 나타낼 수 있다.
상기 매개 변수 중 상기 메모리 접근 주소는 호스트 환경에서 제1 프로세서(412)에 의해 인식될 수 있는 호스트 가상 주소일 수 있다. 상기 호스트 가상 주소는 타겟 환경(520)에서 제2 프로세서(422)에 의해 인식될 수 있는 타겟 가상 주소로 변환되어야 한다. 처리 명령 알고리즘(1010)은 상기 가상 주소의 변환 과정을 포함할 수 있다.
처리 명령 알고리즘(1010)은 상기 매개 변수를 전달하는 패킷(packet)의 형성을 포함할 수 있다. 상기 패킷의 헤더(header)는 입력 타일(520)에 적용될 이미지 처리를 구별하는 처리 식별자와 상기 패킷의 고유 특성을 나타내는 패킷 식별자를 포함할 수 있다. 상기 패킷의 데이터부는 상기 매개 변수에 관한 데이터를 포함할 수 있다.
처리 명령 알고리즘(1010)은 상기 패킷을 제1 프로세서(412)에서 제2 프로세서(422)로 전달하는 선입선처리(First In First Out, FIFO) 알고리즘을 포함할 수 있다. 처리 명령 알고리즘(1010)에서, 상기 패킷은 처리 명령 큐(process command queue, 1001)로 인큐(enqueue) 될 수 있다. 상기 패킷은 처리 명령 큐(1001)의 리어(rear)를 통해 입력될 수 있다. 또한, 상기 패킷은 처리 명령 큐(1001)로부터 데큐(dequeue)될 수 있다. 상기 패킷은 처리 명령 큐(1001)의 프론트(front)를 통해 출력될 수 있다.
제2 프로세서(422)는 전달된 패킷을 디코딩하고 상기 처리 연산, 메모리 접근 주소, 처리 연산 조정 및 그와 관련된 데이터를 생성할 수 있다. 제2 프로세서(422)는, 상기 처리 데이터로부터, 상기 생성된 데이터에 상응하는 데이터를 추출하고, 상기 추출된 데이터를 기반으로 입력 타일(520)을 처리할 수 있다.
가령, 도 6 (b) 에서, 제1 프로세서(412)가 제2 타일(510-2)에 대해서 번짐이라는 이미지 처리를 포함하는 처리 명령을 제2 프로세서(422)로 전달한다고 가정하자. 상기 처리 명령 알고리즘(1010)은 제2 프로세서(422)가 제2 타일(510-2)에 번짐이라는 이미지 처리를 수행하는 것을 포함할 수 있다. 제2 프로세서(422)는 상기 처리 명령에 따라서 제 2 타일(510-2)에 번짐 처리를 수행할 수 있다.
처리 결과 보고 알고리즘(1020)은 제2 프로세서(422)가 제1 프로세서(412)로 이미지 처리의 결과를 보고하는 것일 수 있다. 바람직하게는, 상기 이미지 처리의 결과는 입력 타일(520)에 대한 처리 유무를 포함하는 처리 상태에 대한 것일 수 있다.
처리 결과 보고 알고리즘(1020)은 처리 결과를 패킷화하는 것일 수 있다. 처리 결과 보고 알고리즘(1020)은 상기 처리 결과 패킷을 제2 프로세서(422)에서 제1 프로세서(412)로 전달하는 선입선처리(First In First Out, FIFO) 알고리즘을 포함할 수 있다.
상기 처리 결과 패킷은 처리 결과 큐(process result queue, 1002)로 인큐(enqueue) 될 수 있다. 상기 처리 결과 패킷은 처리 결과 큐(1002)의 리어(rear)를 통해 입력될 수 있다. 또한, 상기 처리 결과 패킷은 처리 결과 큐(1002)로부터 데큐(dequeue)될 수 있다. 상기 처리 결과 패킷은 처리 결과 큐(1002)의 프론트(front)를 통해 출력될 수 있다.
도 11은 일 실시 예에 의한 전자 장치(101)의 이미지 처리 방법을 설명하기 위한 흐름도를 도시한다.
1101 동작에서, 제2 프로세서(422)는 처리 데이터를 수신할 수 있다. 상기 처리 데이터는 API를 통해 사용자에 의하여 제공될 수 있다. 상기 처리 데이터는 제1 프로세서(412)에 의해서도 수신될 수 있다.
1103 동작에서, 제1 프로세서(412)는 제2 프로세서(422)로 이미지 처리를 지시할 수 있다. 처리 명령 알고리즘(1010) 및 처리 결과 보고 알고리즘(1020)으로 구현되는 처리 명령에 기반하여, 제1 프로세서(412)는 제2 프로세서(422)가 이미지 처리를 수행하도록 명령할 수 있다.
1105 동작에서, 제2 프로세서(422)는 입력 타일(520)을 결정(계산)할 수 있다. 입력 타일(520)의 결정은 상기 처리 데이터에 상응하는 입력 타일(520)의 위치 및 크기를 결정하는 것을 포함할 수 있다. 입력 타일(520)의 위치는 입력 타일(520)의 제1 메모리(411)의 주소를, 입력 타일(520)의 크기는 처리되어야 하는 입력 타일(520)의 용량을 각각 의미할 수 있다. 또한, 본 동작에서, 입력 타일(520)의 결정은 입력 타일(520)에 적용되는 이미지 처리 종류의 결정을 포함할 수 있다. 제2 프로세서(422)는 상기 처리 데이터에 상응하는 이미지 처리의 필터(620)를 결정할 수 있다. 제1 프로세서(412)도 상기 처리 데이터를 수신할 수 있으므로, 입력 타일(520) 및 이미지 처리의 필터(620)의 결정은 제1 프로세서(412)에 의하여도 수행될 수 있다.
1107 동작에서, 제2 프로세서(422)는 상기 결정된(계산된) 입력 타일(520)의 위치 및 크기에 상응하는 입력 타일(520)의 전달을 DMA 제어 장치(423)에게 요청할 수 있다. 또한, 제2 프로세서(422)는 입력 타일(520)에 적용될 이미지 처리 함수를 독출하도록 DMA 제어 장치(423)에게 요청할 수 있다. 제2 프로세서(422)는 입력 타일(520) 및 이미지 함수를 독출하는데 필요한 데이터를 DMA 제어 장치(423)에게 송신할 수 있다. 입력 타일(520) 독출에 필요한 데이터는 계산된 입력 타일(520)의 제1 메모리(411)의 주소(위치) 및 용량(크기)에 관한 데이터를 포함할 수 있다. 제1 프로세서(412)도 입력 타일(520)을 결정할 수 있으므로, 입력 타일(520) 전달에 대한 DMA 제어 장치(423)로의 요청은 제1 프로세서(412)에 의하여도 수행될 수 있다.
1109 동작에서, DMA 제어 장치(423)는 제2 프로세서(422)로부터 입력 타일(520)의 전달을 요청받고, 제1 메모리(411)로부터 계산된 입력 타일(520)을 독출할 수 있다. DMA 제어 장치(423)는 제2 프로세서(422)로부터 수신된 메모리 주소 및 용량에 상응하는 입력 타일(520)들을 독출할 수 있다. 1110 동작에서, DMA 제어 장치(423)는 독출된 입력 타일(520)을 제2 메모리(421)에 저장할 수 있다.
1111 동작에서, 제2 프로세서(422)는 제2 메모리(421)로부터 입력 타일(520)을 독출할 수 있다. 제2 프로세서(422)는 제2 메모리(421)로 직접 접근하여 입력 타일(520)을 수신할 수 있다.
1113 동작에서, 제2 프로세서(422)는 입력 타일(520)을 처리하고 출력 타일(610)을 생성할 수 있다. 상세하게, 제2 프로세서(422)는 1105 동작에서 결정된 이미지 처리의 함수에 관한 필터(620)를 입력 타일(520)에 적용할 수 있다.
1115 동작에서, 제2 프로세서(422)는 출력 타일(610)을 제2 메모리(421)로 전달할 수 있다. 제2 프로세서(422)는 제2 메모리(421)로 직접 접근하여 입력 타일(520)을 전달할 수 있다.
1117 동작에서, 제2 프로세서(422)는 입력 타일(520)의 이미지 처리 결과를 제1 프로세서(412)로 보고할 수 있다. 상기 이미지 처리 결과는 입력 타일(520)의 이미지 처리 성공 여부를 포함할 수 있다.
1119 동작에서, 출력 타일(610)은 제2 메모리(421)에서 제1 메모리(411)로 이동되고 저장될 수 있다. 1120 동작에서, DMA 제어 장치(423)는 제2 메모리(421)로부터 출력 타일(610)을 독출하고 제1 메모리(411)에 출력 타일(610)을 저장할 수 있다.
1121 동작에서, 출력 타일(610)은 DMA 제어 장치(423)에 의하여 제1 메모리(411)에 저장될 수 있다.
본 발명의 다양한 실시예에 의한 전자 장치의 이미지 처리 방법은, 제 1 메모리에 제 1 데이터를 지정된 속도로 저장하는 동작, 상기 제 1 메모리와 연결된 제 1 프로세서에 의해 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하는 동작, 제 2 메모리에 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하는 동작, 상기 제 2 메모리와 연결된 제 2 프로세서에 의해, 상기 복수의 제 2 데이터의 적어도 일부를 처리하는 동작 및 상기 제 2 프로세서와 연결된 DMA 제어모듈에 의해 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하는 동작을 포함하고, 상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정될 수 있다.
본 발명의 다양한 실시예에 의한 상기 제 1 데이터 및 상기 제 2 데이터는, 이미지 데이터를 포함하고, 상기 제 1 프로세서는, 상기 제 2 메모리에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부의 위치, 크기, 모양 및 개수 중 적어도 하나를 결정하도록 설정될 수 있다.
본 발명의 다양한 실시예에 의한 상기 복수의 제 2 데이터의 적어도 일부는 제 1 일부 데이터, 제 2 일부 데이터, 및 제 3 일부 데이터를 포함하고, 상기 제 2 프로세서는, 상기 제 1 일부 데이터를 처리한 뒤에 상기 제 2 일부 데이터를 처리하하도록 설정되고, 상기 DMA 제어 모듈은, 상기 제 2 프로세서가 상기 제 2 일부 데이터를 처리하는 동안, 상기 처리된 제 1 일부 데이터를 상기 제 1 메모리로 송신하고, 상기 제 3 일부 데이터를 상기 제 2 메모리로부터 수신하도록 설정될 수 있다.
본 발명의 다양한 실시예에 따르면, 명령들을 저장하고 있는 저장 매체에 있어서, 상기 명령들은 적어도 하나의 프로세서에 의하여 실행될 때에 상기 적어도 하나의 프로세서로 하여금 적어도 하나의 동작을 수행하도록 설정된 것으로서, 상기 적어도 하나의 동작은, 제 1 메모리에 제 1 데이터를 지정된 속도로 저장하는 동작, 상기 제 1 메모리와 연결된 제 1 프로세서에 의해 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하는 동작, 제 2 메모리에 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하는 동작, 상기 제 2 메모리와 연결된 제 2 프로세서에 의해, 상기 복수의 제 2 데이터의 적어도 일부를 처리하는 동작 및 상기 제 2 프로세서와 연결된 DMA 제어모듈에 의해 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하는 동작을 포함하고, 상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정될 수 있다.
그리고 본 문서에 개시된 실시예는 개시된, 기술 내용의 설명 및 이해를 위해 제시된 것이며, 본 개시의 범위를 한정하는 것은 아니다. 따라서, 본 개시의 범위는, 본 개시의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시예를 포함하는 것으로 해석되어야 한다.
Claims (20)
- 전자 장치에 있어서,
제 1 데이터를 지정된 속도로 저장하기 위한 제 1 메모리;
상기 제 1 메모리와 연결되고 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하도록 설정된 제 1 프로세서;
상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하기 위한 제 2 메모리;
상기 제 2 메모리와 연결되고, 상기 복수의 제 2 데이터의 적어도 일부를 처리하도록 설정된 제 2 프로세서; 및
상기 제 2 프로세서와 연결되고 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하기 위한 DMA(direct memory access) 제어 모듈을 포함하고,
상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 제 1 데이터 및 상기 제 2 데이터는 이미지 데이터를 포함하고,
상기 제 1 프로세서는, 상기 제 2 메모리에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부의 위치, 크기, 모양 또는 개수 중 적어도 하나를 결정하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 복수의 제 2 데이터의 적어도 일부는 제 1 일부 데이터, 제 2 일부 데이터, 및 제 3 일부 데이터를 포함하고,
상기 제 2 프로세서는, 상기 제 1 일부 데이터를 처리한 뒤에 상기 제 2 일부 데이터를 처리하도록 설정되고, 및
상기 DMA 제어모듈은, 상기 제 2 프로세서가 상기 제 2 일부 데이터를 처리하는 동안, 상기 처리된 제 1 일부 데이터를 상기 제 1 메모리로 송신하고, 상기 제 3 일부 데이터를 상기 제 1 메모리로부터 수신하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 복수의 제 2 데이터의 적어도 일부는, 동일한 크기의 블록으로 분할된 전자 장치. - 제 1 항에 있어서,
상기 제 2 프로세서는, 상기 복수의 제 2 데이터의 적어도 일부의 설정을 위한 데이터와 상기 복수의 제 2 데이터의 적어도 일부에 대한 처리의 설정을 위한 데이터를 포함하는 처리 데이터를 수신하도록 설정되고,
상기 처리 데이터는, 상기 복수의 제 2 데이터의 적어도 일부의 위치 및 크기와 상기 복수의 제 2 데이터의 적어도 일부에 대한 처리에 대한 오버랩, 처리되지 않을 면적, 처리 순서, 처리 위치, 또는 이들의 조합을 포함하는 전자 장치. - 제 5 항에 있어서,
상기 제 2 프로세서는, 상기 처리 명령 및 상기 처리 데이터를 이용하여, 상기 복수의 제 2 데이터의 적어도 일부를 처리하고 상기 DMA 제어 모듈을 제어하도록 설정된 전자 장치. - 제 5 항에 있어서,
상기 복수의 제 2 데이터의 적어도 일부는, 지정된 크기로 유지되도록 조정되어 상기 제 2 프로세서에 의해 처리되는 전자 장치. - 제 3 항에 있어서,
상기 DMA 제어 모듈은,
제 1 채널 및 제 2 채널을 포함하는 다중 채널을 포함하고, 상기 제 1 일부 데이터의 전송이 상기 제 1 채널을 통해 완료된 경우, 상기 제 2 일부 데이터가 상기 제 2 채널을 통해 전송되는 도중에 상기 제 3 일부 데이터를 상기 제 1 채널로 전송하도록 설정된 전자 장치. - 제 3 항에 있어서,
상기 제 2 프로세서는,
상기 DMA 제어 모듈에게 상기 제 3 일부 데이터를 결정하는 결정 데이터를 송신하도록 설정되고,
상기 DMA 제어 모듈은,
상기 결정 데이터에 상응하는 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 제 2 프로세서는,
상기 복수의 제 2 데이터의 적어도 일부에 대한 상기 제 2 프로세서의 처리를 구별하기 위한 처리 식별자 및 상기 처리 데이터를 저장하기 위한 캐쉬(cache)를 더 포함하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 처리 명령은, 상기 제 1 프로세서 및 상기 제 2 프로세서 사이의 데이터 송수신 동작을 규정하는 처리 명령 알고리즘으로 구현되고,
상기 처리 명령 알고리즘은, 상기 복수의 제 2 데이터의 적어도 일부의 처리, 상기 처리에 대한 조정, 상기 제 1 메모리의 일부에 대응하는 제 1 메모리 주소, 및 제 2 메모리의 일부에 대응하는 제 2 메모리 주소 중 적어도 하나에 상응하는 매개 변수를 포함하는 전자 장치. - 제 11 항에 있어서,
상기 제 1 메모리 주소 및 상기 제 2 메모리 주소는, 상기 제 1 프로세서에 기반하여 결정된 주소이고, 및
상기 제 1 프로세서는,
상기 제 2 프로세서에 기반하여, 상기 제 1 메모리 주소 및 상기 제 2 메모리 주소를 상기 제 2 프로세서의 연산 환경에 대응하는 주소로 변환하도록 설정된 전자 장치. - 제 11 항에 있어서,
상기 제 1 프로세서는,
상기 처리 명령의 전달을 위한 패킷을 생성하여 제 2 프로세서로 송신하도록 설정되고, 및
상기 패킷은, 상기 복수의 제 2 데이터의 적어도 일부에 대한 상기 제 2 프로세서의 처리를 구별하는 처리 식별자, 상기 패킷을 식별하는 패킷 식별자 및 상기 매개 변수에 관한 데이터를 포함하는 전자 장치. - 제 13 항에 있어서,
상기 제 1 프로세서는,
선입선처리(First In First Out, FIFO) 알고리즘에 기반하여 상기 제 2 프로세서로 상기 패킷을 송신하도록 설정된 전자 장치. - 제 13 항에 있어서,
상기 제 2 프로세서는,
상기 패킷의 수신에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부를 처리하도록 설정된 전자 장치. - 제 1 항에 있어서,
상기 제 2 프로세서는,
상기 복수의 제 2 데이터의 처리 상태에 관련된 정보를 상기 제 1 프로세서로 송신하도록 설정된 전자 장치.
- 제 1 메모리에 제 1 데이터를 지정된 속도로 저장하는 동작;
상기 제 1 메모리와 연결된 제 1 프로세서에 의해 상기 제 1 데이터를 상기 제 1 데이터의 크기 보다 작은 크기의 복수의 제 2 데이터로 분할하는 동작;
제 2 메모리에 상기 복수의 제 2 데이터의 적어도 일부를 상기 지정된 속도보다 빠른 속도로 저장하는 동작;
상기 제 2 메모리와 연결된 제 2 프로세서에 의해, 상기 복수의 제 2 데이터의 적어도 일부를 처리하는 동작; 및
상기 제 2 프로세서와 연결된 DMA(direct memory access) 제어모듈에 의해 상기 제 1 메모리와 상기 제 2 메모리 사이에서 데이터 송수신을 수행하는 동작;을 포함하고,
상기 DMA 제어 모듈은, 상기 제 1 프로세서로부터 상기 제 2 프로세서로 송신된 상기 복수의 제 2 데이터에 대한 처리 명령에 적어도 기반하여, 상기 제 1 데이터로부터 상기 작은 크기의 데이터로 분할된 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 1 메모리로부터 수신하고, 상기 복수의 제 2 데이터의 적어도 일부를 상기 제 2 프로세서로 송신하고, 상기 복수의 제 2 데이터의 적어도 일부를 이용하여 상기 제 2 프로세서를 통해 처리된 제 3 데이터를 상기 제 1 메모리로 송신하도록 설정된 방법. - 제 17 항에 있어서,
상기 제 1 데이터 및 상기 제 2 데이터는 이미지 데이터를 포함하고,
상기 제 1 프로세서는, 상기 제 2 메모리에 기반하여, 상기 복수의 제 2 데이터의 적어도 일부의 위치, 크기, 모양 또는 개수 중 적어도 하나를 결정하도록 설정된 방법. - 제 17 항에 있어서,
상기 복수의 제 2 데이터의 적어도 일부는 제 1 일부 데이터, 제 2 일부 데이터, 및 제 3 일부 데이터를 포함하고,
상기 제 2 프로세서는, 상기 제 1 일부 데이터를 처리한 뒤에 상기 제 2 일부 데이터를 처리하도록 설정되고, 및
상기 DMA 제어모듈은, 상기 제 2 프로세서가 상기 제 2 일부 데이터를 처리하는 동안, 상기 처리된 제 1 일부 데이터를 상기 제 1 메모리로 송신하고, 상기 제 3 일부 데이터를 상기 제 1 메모리로부터 수신하도록 설정된 방법. - 제17항 내지 제19항 중 어느 한 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체 .
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