KR20180077954A - Display Device And Fabricating Method Of The Same - Google Patents
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Abstract
Description
본 발명은 표시장치에 관한 것으로, 보다 상세하게는 다결정 실리콘을 갖는 박막트랜지스터와 산화물 반도체를 갖는 박막트랜지스터를 포함하는 표시장치 및 그 제조 방법에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device including a thin film transistor having polycrystalline silicon and a thin film transistor having an oxide semiconductor, and a manufacturing method thereof.
최근, 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 다양한 표시장치가 널리 개발되어 다양한 분야에 적용되고 있다. 2. Description of the Related Art In recent years, various display devices having excellent characteristics such as thinning, lightening, and low power consumption have been widely developed and applied to various fields.
이중, 유기 전계발광 표시장치 또는 유기 전기발광 표시장치(organic electroluminescent display device)라고도 불리는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device)는, 전자 주입 전극인 음극과 정공 주입 전극인 양극 사이에 형성된 발광층에 전하를 주입하여 전자와 정공이 엑시톤(exciton)을 형성한 후, 이 엑시톤이 발광 재결합(radiative recombination) 함으로써 빛을 내는 소자이다. An organic light emitting diode (OLED) display device, also referred to as an organic electroluminescent display device or organic electroluminescent display device, includes a cathode, which is an electron injection electrode, and a hole injection electrode An exciton is formed by injecting an electric charge into a light emitting layer formed between anodes to form an exciton with electrons and holes, and then the exciton emits light by radiative recombination.
이러한 유기발광다이오드 표시장치는 플라스틱과 같은 유연한 기판(flexible substrate) 위에도 형성할 수 있을 뿐 아니라, 자체 발광형이기 때문에 대조비(contrast ratio)가 크며, 응답시간이 수 마이크로초(㎲) 정도이므로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5V 내지 15V의 비교적 낮은 전압으로 구동이 가능하므로 구동회로의 제작 및 설계가 용이한 장점을 가진다. Such an organic light emitting diode display device can be formed not only on a flexible substrate such as a plastic but also because it has a large contrast ratio and response time of several microseconds since it is a self- It is easy to manufacture and design a driving circuit because it is easy to operate, is not limited in viewing angle, is stable at low temperature, and can be driven with a relatively low voltage of 5 V to 15 V of direct current.
유기발광다이오드 표시장치는 구동 방식에 따라 수동형(passive matrix type) 및 능동형(active matrix type)으로 나누어질 수 있는데, 저소비전력, 고정세, 대형화가 가능한 능동형 유기발광다이오드 표시장치가 다양한 표시장치에 널리 이용되고 있다. The organic light emitting diode display device can be classified into a passive matrix type and an active matrix type according to a driving method. An active type organic light emitting diode display device capable of low power consumption, fixed size, and large size is widely used in various display devices. .
도 1은 종래의 유기발광다이오드 표시장치의 한 화소에 대한 회로도이다.1 is a circuit diagram of one pixel of a conventional organic light emitting diode display.
도 1에 도시한 바와 같이, 종래의 유기발광다이오드 표시장치는 서로 교차하여 화소(P)를 정의하는 게이트 배선(GL)과 데이터 배선(DL)을 포함하고, 각 화소(P)는 스위칭 박막트랜지스터(Ts)와 구동 박막트랜지스터(Td), 스토리지 커패시터(Cst), 그리고 발광다이오드(D)를 포함한다. As shown in FIG. 1, a conventional organic light emitting diode display device includes a gate line GL and a data line DL that define a pixel P and intersect with each other, and each pixel P includes a switching thin film transistor (Ts), a driving thin film transistor (Td), a storage capacitor (Cst), and a light emitting diode (D).
보다 상세하게, 스위칭 박막트랜지스터(Ts)의 게이트는 게이트 배선(GL)에 연결되고 드레인은 데이터 배선(DL)에 연결된다. 구동 박막트랜지스터(Td)의 게이트는 스위칭 박막트랜지스터(Ts)의 소스에 연결되고, 드레인은 고전위 전압(VDD)에 연결된다. 발광다이오드(D)의 애노드(anode)는 구동 박막트랜지스터(Td)의 소스에 연결되고, 캐소드(cathode)는 저전위 전압(VSS)에 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(Td)의 게이트와 소스에 연결된다. More specifically, the gate of the switching thin film transistor Ts is connected to the gate wiring GL and the drain is connected to the data wiring DL. The gate of the driving thin film transistor Td is connected to the source of the switching thin film transistor Ts, and the drain is connected to the high potential voltage VDD. The anode of the light emitting diode D is connected to the source of the driving thin film transistor Td and the cathode is connected to the low potential voltage VSS. The storage capacitor Cst is connected to the gate and the source of the driving thin film transistor Td.
이러한 유기발광다이오드 표시장치의 영상표시 동작을 살펴보면, 게이트 배선(GL)을 통해 인가된 게이트 신호에 따라 스위칭 박막트랜지스터(Ts)가 턴-온(turn-on) 되고, 이때, 데이터 배선(DL)으로 인가된 데이터 신호가 스위칭 박막트랜지스터(Ts)를 통해 구동 박막트랜지스터(Td)의 게이트와 스토리지 커패시터(Cst)의 일 전극에 인가된다. The switching TFTs turn on according to the gate signal applied through the gate line GL and the data line DL is turned on at this time. Is applied to the gate of the driving thin film transistor Td and one electrode of the storage capacitor Cst through the switching thin film transistor Ts.
구동 박막트랜지스터(Td)는 데이터 신호에 따라 턴-온 되어 발광다이오드(D)를 흐르는 전류를 제어하여 영상을 표시한다. 발광다이오드(D)는 구동 박막트랜지스터(Td)를 통하여 전달되는 고전위 전압(VDD)의 전류에 의하여 발광한다.The driving thin film transistor Td is turned on according to the data signal to control the current flowing through the light emitting diode D to display an image. The light emitting diode D emits light by a current of a high potential voltage (VDD) transmitted through the driving thin film transistor Td.
즉, 발광다이오드(D)를 흐르는 전류의 양은 데이터 신호의 크기에 비례하고, 발광다이오드(D)가 방출하는 빛의 세기는 발광다이오드(D)를 흐르는 전류의 양에 비례하므로, 화소(P)는 데이터 신호의 크기에 따라 상이한 계조를 표시하고, 그 결과 유기발광다이오드 표시장치는 영상을 표시한다. That is, since the amount of current flowing through the light emitting diode D is proportional to the size of the data signal and the intensity of light emitted by the light emitting diode D is proportional to the amount of current flowing through the light emitting diode D, Display different gradations according to the size of the data signal, and as a result, the organic light emitting diode display displays an image.
여기서, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전하를 일 프레임(frame) 동안 유지하여 발광다이오드(D)를 흐르는 전류의 양을 일정하게 하고 발광다이오드(D)가 표시하는 계조를 일정하게 유지시키는 역할을 한다. Here, the storage capacitor Cst maintains the charge corresponding to the data signal for one frame so that the amount of current flowing through the light emitting diode D is kept constant, and the gradation displayed by the light emitting diode D is kept constant .
이러한 구성을 갖는 유기발광다이오드 표시장치는 박막을 증착하고 패터닝하는 마스크 공정을 여러 차례 반복함으로써 제조된다. 그런데, 마스크 공정은 포토레지스트의 도포와 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 박막의 식각, 그리고 포토레지스트의 제거와 같은 많은 단계를 포함한다. 따라서, 마스크 공정수가 많을수록 제조 비용 및 시간이 증가되며, 불량이 발생할 가능성이 높다. An organic light emitting diode display device having such a structure is manufactured by repeating a mask process for depositing and patterning a thin film several times. However, the mask process includes many steps such as application of photoresist and exposure using an exposure mask, development of exposed photoresist, etching of thin film, and removal of photoresist. Therefore, the greater the number of mask processes, the higher the manufacturing cost and time, and the higher the possibility of failure.
한편, 이러한 유기발광다이오드 표시장치에서는, 발광다이오드(D)가 발광하여 계조를 표시하는 상대적으로 긴 시간 동안 데이터 신호가 구동 박막트랜지스터(Td)의 게이트에 인가되어 턴-온 된 상태를 유지하는데, 이러한 데이터 신호의 장시간 인가에 의하여 구동 박막트랜지스터(Td)는 열화(deterioration)될 수 있다. On the other hand, in such an organic light emitting diode display device, a data signal is applied to the gate of the driving thin film transistor Td and maintained in a turned-on state for a relatively long time period in which the light emitting diode D emits light to display a gray scale, The driving thin film transistor Td may be deterioration due to the application of such a data signal for a long time.
이에 따라, 구동 박막트랜지스터(Td)의 문턱전압(threshold voltage: Vth)이 변하게 되며, 유기발광다이오드 표시장치의 화소(P)는 동일한 데이터 신호에 대하여 상이한 계조를 표시하게 되고, 휘도 불균일이 나타나 유기발광다이오드 표시장치의 화질이 저하된다.Accordingly, the threshold voltage (Vth) of the driving thin film transistor Td is changed, and the pixel P of the organic light emitting diode display device displays different gradations with respect to the same data signal, The image quality of the light emitting diode display device is deteriorated.
본 발명은 상기한 문제를 해결하기 위한 것으로, 제조 비용 및 시간을 줄일 수 있는 표시장치 및 그 제조 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a display device and a manufacturing method thereof that can reduce manufacturing cost and time.
또한, 본 발명은 유기발광다이오드 표시장치의 화질 저하 문제를 해결하고자 한다.Also, the present invention is intended to solve the problem of deterioration of image quality of an organic light emitting diode display device.
상기한 목적을 달성하기 위하여, 본 발명에 따른 표시장치는 기판과; 상기 기판 상부에 제1 반도체층을 포함하는 제1 박막트랜지스터와; 상기 기판 상부에 상기 제1 반도체층과 다른 층의 제2 반도체층을 포함하는 제2 박막트랜지스터와; 상기 기판과 상기 제1 박막트랜지스터 사이에 위치하고 컨택홀을 통해 상기 제1 박막트랜지스터의 제1 소스 전극과 연결되는 쉴드 패턴을 포함하고, 상기 컨택홀은 상부의 제1 홀과 하부의 제2 홀을 포함하며, 상기 제1 홀의 폭이 상기 제2 홀의 폭보다 넓다.According to an aspect of the present invention, there is provided a display device comprising: a substrate; A first thin film transistor including a first semiconductor layer on the substrate; A second thin film transistor on the substrate, the second thin film transistor including a second semiconductor layer different from the first semiconductor layer; And a shield pattern disposed between the substrate and the first thin film transistor and connected to a first source electrode of the first thin film transistor through a contact hole, wherein the contact hole includes a first hole at the upper portion and a second hole at the lower portion And the width of the first hole is wider than the width of the second hole.
상기 제1 반도체층은 다결정 실리콘으로 이루어지고, 상기 제2 반도체층은 산화물 반도체로 이루어진다.The first semiconductor layer is made of polycrystalline silicon, and the second semiconductor layer is made of an oxide semiconductor.
본 발명의 표시장치는 상기 쉴드 패턴과 상기 제1 소스 전극 사이에 순차적으로 위치하는 버퍼층과 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막을 더 포함하며, 상기 제1 홀은 상기 제2 층간 절연막 내에 형성되고, 상기 제2 홀은 상기 버퍼층과 상기 게이트 절연막 및 상기 제1 층간 절연막 내에 형성된다.The display device of the present invention further includes a buffer layer sequentially disposed between the shield pattern and the first source electrode, a gate insulating layer, a first interlayer insulating layer, and a second interlayer insulating layer, And the second hole is formed in the buffer layer, the gate insulating film, and the first interlayer insulating film.
상기 제1 박막트랜지스터는 제1 게이트 전극과 상기 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제2 박막트랜지스터는 제2 게이트 전극과 제2 소스 전극 및 제2 드레인 전극을 더 포함하며, 상기 제2 소스 전극은 상기 제1 게이트 전극에 연결된다.Wherein the first thin film transistor further includes a first gate electrode, the first source electrode and the first drain electrode, and the second thin film transistor further includes a second gate electrode, a second source electrode, and a second drain electrode And the second source electrode is connected to the first gate electrode.
상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극과 동일 층에 위치한다.The first source electrode and the first drain electrode are located on the same layer as the second source electrode and the second drain electrode.
상기 제2 소스 전극과 상기 제2 드레인 전극은 제1 컨택홀을 통해 상기 제2 반도체층과 접촉하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제2 컨택홀을 통해 상기 제1 반도체층과 접촉하며, 상기 제2 컨택홀의 깊이는 상기 제2 컨택홀의 깊이보다 크고 상기 컨택홀의 깊이보다 작다.Wherein the second source electrode and the second drain electrode contact the second semiconductor layer through a first contact hole and the first source electrode and the first drain electrode are electrically connected to the first semiconductor layer through the second contact hole, And the depth of the second contact hole is larger than the depth of the second contact hole and smaller than the depth of the contact hole.
본 발명의 표시장치는 상기 제1 소스 전극과 연결되는 제1 전극과; 상기 제1 전극 상부의 발광층과; 상기 발광층 상부의 제2 전극을 더 포함한다.The display device of the present invention includes: a first electrode connected to the first source electrode; An emission layer on the first electrode; And a second electrode on the light emitting layer.
본 발명에 따른 표시장치의 제조 방법은 기판 상부에 쉴드 패턴을 형성하는 단계와; 상기 쉴드 패턴이 형성된 상기 기판 상부에 제1 반도체층을 포함하는 제1 박막트랜지스터를 형성하는 단계와; 상기 쉴드 패턴이 형성된 상기 기판 상부에 상기 제1 반도체층과 다른 층의 제2 반도체층을 포함하는 제2 박막트랜지스터를 형성하는 단계를 포함하며, 상기 제1 박막트랜지스터를 형성하는 단계는 컨택홀을 통해 상기 쉴드 패턴과 연결되는 제1 소스 전극을 형성하는 단계를 포함하고, 상기 컨택홀은 상부의 제1 홀과 하부의 제2 홀을 포함하며, 상기 제1 홀의 폭이 상기 제2 홀의 폭보다 넓다.A method of manufacturing a display device according to the present invention includes: forming a shield pattern on a substrate; Forming a first thin film transistor including a first semiconductor layer on the substrate on which the shield pattern is formed; And forming a second thin film transistor on the substrate on which the shield pattern is formed, the second thin film transistor including a second semiconductor layer different from the first semiconductor layer, the step of forming the first thin film transistor includes forming a contact hole And forming a first source electrode connected to the shield pattern through the contact hole, wherein the contact hole includes a first hole at an upper portion and a second hole at a lower portion, wherein a width of the first hole is larger than a width of the second hole wide.
상기 제2 박막트랜지스터를 형성하는 단계는 제2 소스 전극을 형성하는 단계를 포함하고, 상기 제1 소스 전극을 형성하는 단계와 상기 제2 소스 전극을 형성하는 단계는 동일 공정을 통해 이루어진다.The forming of the second thin film transistor includes forming a second source electrode, and the step of forming the first source electrode and the step of forming the second source electrode are performed through the same process.
상기 제2 박막트랜지스터를 형성하는 단계는 상기 제2 소스 전극과 상기 제2 반도체층의 연결을 위한 제1 컨택홀을 형성하는 단계를 포함하고, 상기 제1 박막트랜지스터를 형성하는 단계는 상기 제1 소스 전극과 상기 제1 반도체층의 연결을 위한 제2 컨택홀을 형성하는 단계를 포함하며, 상기 제1 컨택홀을 형성하는 단계는 상기 제1 홀을 형성하는 단계를 포함하고, 상기 제2 컨택홀을 형성하는 단계는 상기 제2 홀을 형성하는 단계를 포함한다.Wherein the forming of the second thin film transistor includes forming a first contact hole for connection of the second source electrode and the second semiconductor layer, And forming a second contact hole for connection between the source electrode and the first semiconductor layer, wherein the forming the first contact hole includes forming the first hole, And the step of forming the hole includes the step of forming the second hole.
상기 쉴드 패턴과 상기 제1 소스 전극 사이에 버퍼층과 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막이 순차적으로 형성되며, 상기 제1 컨택홀을 형성하는 단계는 상기 제2 층간 절연막을 제거하는 단계를 포함하고, 상기 제2 컨택홀을 형성하는 단계는 상기 제1 층간 절연막과 상기 게이트 절연막 및 상기 버퍼층을 제거하는 단계를 포함한다.A buffer layer, a gate insulating layer, a first interlayer insulating layer, and a second interlayer insulating layer are sequentially formed between the shield pattern and the first source electrode, and the step of forming the first contact holes includes removing the second interlayer insulating layer And forming the second contact hole includes removing the first interlayer insulating film, the gate insulating film, and the buffer layer.
본 발명에 따른 표시장치의 제조 방법은 상기 제1 소스 전극과 연결되는 제1 전극을 형성하는 단계와; 상기 제1 전극 상부에 발광층을 형성하는 단계와; 상기 발광층 상부에 제2 전극을 형성하는 단계를 더 포함한다.A method of manufacturing a display device according to the present invention includes: forming a first electrode connected to the first source electrode; Forming a light emitting layer on the first electrode; And forming a second electrode on the light emitting layer.
이와 같이, 본 발명에서는 소스 팔로워 방식이나 다이오드 연결 방식으로 구동 박막트랜지스터의 문턱전압 편차를 보상하여 유기발광다이오드 표시장치의 화질 저하를 막을 수 있다. As described above, in the present invention, it is possible to compensate the threshold voltage deviation of the driving thin film transistor by the source follower method or the diode connection method, thereby preventing the deterioration of the image quality of the organic light emitting diode display device.
또한, 배리어블 리프레쉬 레이트법으로 유기발광다이오드 표시장치를 구동하여 소비 전력을 절감하고, 저온 다결정 실리콘을 포함하는 제1 박막트랜지스터와 산화물 반도체를 포함하는 제2 박막트랜지스터를 함께 적용함으로써, 저주파수 구동모드에서 휘도 저하를 방지할 수 있다. Further, by applying the first thin film transistor including the low-temperature polycrystalline silicon and the second thin film transistor including the oxide semiconductor together by driving the organic light emitting diode display device by the barrier refresh rate method to reduce the power consumption, It is possible to prevent the luminance from lowering.
또한, 사이에 다수의 층이 위치하는 두 패턴을 연결하기 위해 컨택홀을 형성하는데 있어서, 연통되는 제1 홀과 제2 홀을 형성함으로써, 제조 공정을 줄일 수 있으며, 이에 따라 제조 시간과 비용을 절감할 수 있다.Further, in the formation of the contact hole for connecting the two patterns having a plurality of layers therebetween, the manufacturing process can be reduced by forming the first hole and the second hole communicating with each other, Can be saved.
도 1은 종래의 유기발광다이오드 표시장치의 한 화소에 대한 회로도이다.
도 2는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 한 화소에 대한 회로도이다.
도 3은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 개략적인 단면도이다.
도 4는 본 발명의 실시예에 따른 제1 소스 전극과 쉴드 패턴의 연결영역을 개략적으로 도시한 도면이다.
도 5는 비교예에 따른 제1 소스 전극과 쉴드 패턴의 연결영역을 개략적으로 도시한 도면이다.
도 6a 내지 도 6r은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 제조 과정에서 각 단계별 표시장치를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 유기발광다이오드 표시장치의 한 화소에 대한 회로도이다.1 is a circuit diagram of one pixel of a conventional organic light emitting diode display.
2 is a circuit diagram of one pixel of an organic light emitting diode display device according to an embodiment of the present invention.
3 is a schematic cross-sectional view of an organic light emitting diode display device according to an embodiment of the present invention.
4 is a view schematically showing a connection region of a first source electrode and a shield pattern according to an embodiment of the present invention.
5 is a view schematically showing a connection region of a first source electrode and a shield pattern according to a comparative example.
6A to 6R are cross-sectional views illustrating a display device according to an exemplary embodiment of the present invention during the manufacturing process of the organic light emitting diode display device.
7 is a circuit diagram of one pixel of an organic light emitting diode display according to another embodiment of the present invention.
이하, 도면을 참조하여 본 발명의 실시예에 따른 표시장치 및 그 제조 방법에 대하여 상세히 설명한다.Hereinafter, a display device and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the drawings.
도 2는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 한 화소에 대한 회로도이다.2 is a circuit diagram of one pixel of an organic light emitting diode display device according to an embodiment of the present invention.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 각 화소는 발광다이오드(D)와, 스위칭 박막트랜지스터(Ts), 구동 박막트랜지스터(Td), 제1 및 제2 트랜지스터(T1, T2), 그리고 제1 및 제2 스토리지 커패시터(Cst1, Cst2)를 포함한다. 2, each pixel of the organic light emitting diode display according to an exemplary embodiment of the present invention includes a light emitting diode D, a switching thin film transistor Ts, a driving thin film transistor Td, Transistors T1 and T2, and first and second storage capacitors Cst1 and Cst2.
스위칭 박막트랜지스터(Ts)는 제1 게이트 배선의 제1 게이트 신호(Scan1)에 따라 스위칭되어 턴-온(turn-on) 또는 턴-오프(turn-off) 된다. 스위칭 박막트랜지스터(Ts)의 게이트는 제1 게이트 배선에 연결되고, 소스는 구동 박막트랜지스터(Td)의 게이트에 연결되며, 드레인은 데이터 전압(Vdata) 및 기준 전압(Vref)을 공급하는 데이터 배선에 연결된다. The switching thin film transistor Ts is turned on and turned off according to the first gate signal Scan1 of the first gate wiring line. The source of the switching thin film transistor Ts is connected to the gate of the driving thin film transistor Td and the drain of the switching thin film transistor Ts is connected to the data line for supplying the data voltage Vdata and the reference voltage Vref .
구동 박막트랜지스터(Td)는 제1 스토리지 커패시터(Cst)의 일 전극의 전압에 따라 스위칭 된다. 구동 박막트랜지스터(Td)의 게이트는 스위칭 박막트랜지스터(Ts)의 소스 및 제1 스토리지 커패시터(Cst1)의 일 전극에 연결되고, 소스는 발광다이오드(D)의 애노드에 연결되며, 드레인은 제1 트랜지스터(T1)의 소스에 연결된다. The driving thin film transistor Td is switched according to the voltage of one electrode of the first storage capacitor Cst. The gate of the driving thin film transistor Td is connected to the source of the switching thin film transistor Ts and one electrode of the first storage capacitor Cst1 and the source thereof is connected to the anode of the light emitting diode D, 0.0 > T1. ≪ / RTI >
제1 트랜지스터(T1)는 발광 제어 배선의 발광 제어 신호(EM)에 따라 스위칭된다. 제1 트랜지스터(T1)의 게이트는 발광 제어 배선에 연결되고, 소스는 구동 박막트랜지스터(Td)의 드레인에 연결되며, 드레인은 고전위 전압(VDD)에 연결된다. The first transistor T1 is switched in accordance with the emission control signal EM of the emission control wiring. The gate of the first transistor T1 is connected to the emission control wiring, the source is connected to the drain of the driving thin film transistor Td, and the drain is connected to the high potential voltage VDD.
제2 트랜지스터(T2)는 제2 게이트 배선의 제2 게이트 신호(Scan2)에 따라 스위칭된다. 제2 트랜지스터(T2)의 게이트는 제2 게이트 배선에 연결되고, 소스는 구동 박막트랜지스터(Td)의 소스에 연결되며, 드레인은 초기화 전압(Vini)에 연결된다. And the second transistor T2 is switched in accordance with the second gate signal Scan2 of the second gate wiring. The gate of the second transistor T2 is connected to the second gate wiring, the source is connected to the source of the driving thin film transistor Td, and the drain is connected to the initializing voltage Vini.
발광다이오드(D)의 애노드는 구동 박막트랜지스터(Td)의 소스에 연결되고, 캐소드는 저전위 전압(VSS)에 연결된다. The anode of the light emitting diode D is connected to the source of the driving thin film transistor Td, and the cathode is connected to the low potential voltage VSS.
제1 스토리지 커패시터(Cst1)의 일 전극은 구동 박막트랜지스터(Td)의 게이트에 연결되고, 타 전극은 구동 박막트랜지스터(Td)의 소스에 연결되어, 구동 박막트랜지스터(Td)의 게이트-소스 간 전압을 다음 프레임까지 유지한다. 또한, 제1 스토리지 커패시터(Cst1)는 샘플링 구간에서 구동 박막트랜지스터(Td)의 문턱 전압을 저장한다. One electrode of the first storage capacitor Cst1 is connected to the gate of the driving thin film transistor Td and the other electrode thereof is connected to the source of the driving thin film transistor Td so that the gate- To the next frame. Also, the first storage capacitor Cst1 stores the threshold voltage of the driving thin film transistor Td in the sampling period.
한편, 제2 스토리지 커패시터(Cst2)의 일 전극은 구동 박막트랜지스터(Td)의 소스에 연결되고, 타 전극은 고전위 전압(VDD)에 연결되며, 제1 스토리지 커패시터(Cst1)와 직렬로 연결된다. One electrode of the second storage capacitor Cst2 is connected to the source of the driving thin film transistor Td and the other electrode of the second storage capacitor Cst2 is connected to the high potential voltage VDD and is connected in series with the first storage capacitor Cst1 .
이러한 구성을 갖는 유기발광다이오드 표시장치는 초기화 구간과 샘플링 구간, 프로그래밍 구간 그리고 발광 구간으로 나뉘어 구동되어 소스 팔로워(source follower) 방식으로 구동 박막트랜지스터(Td)의 문턱전압 편차를 보상한다. 이에 따라, 유기발광다이오드 표시장치의 화질 저하를 막을 수 있다.The organic light emitting diode display having such a configuration is driven by being divided into an initializing period, a sampling period, a programming period, and a light emitting period to compensate a threshold voltage deviation of the driving thin film transistor Td by a source follower method. Thus, it is possible to prevent degradation of image quality of the organic light emitting diode display device.
한편, 이러한 유기발광다이오드 표시장치는 특정 주파수로 구동되어 영상을 표시한다. 일례로, 유기발광다이오드 표시장치의 구동 주파수는 60Hz일 수 있다. On the other hand, such an organic light emitting diode display device is driven at a specific frequency to display an image. For example, the driving frequency of the organic light emitting diode display may be 60 Hz.
이때, 정지영상과 같이 계조의 변화가 크지 않은 영상에 대해, 동영상과 동일한 구동 주파수로 유기발광다이오드 표시장치가 동작할 경우, 전력 소모가 높아지게 된다. At this time, when the organic light emitting diode display device operates at the same driving frequency as the moving image with respect to an image having a small change in gray scale such as a still image, power consumption is increased.
이를 개선하기 위해, 계조의 변화가 상대적으로 큰 영상은 60Hz의 주파수로 구동하고, 계조의 변화가 상대적으로 작은 영상은 60Hz보다 낮은 주파수, 일례로, 1Hz로 유기발광다이오드 표시장치를 구동하여 소비 전력을 절감하는 배리어블 리프레쉬 레이트(variable refresh rate: VRR) 구동 방법이 제안되었다. In order to improve this, an image with a relatively large gradation change is driven at a frequency of 60 Hz, and an image with a relatively small gradation change is driven at a frequency lower than 60 Hz, for example, 1 Hz to drive the organic light- A variable refresh rate (VRR) driving method has been proposed.
이러한 VRR 구동 방법을 적용할 경우, 정상주파수 구동모드에서는 유기발광다이오드 표시장치가 60Hz로 구동되어 매 프레임마다 화소에 대한 데이터 리프레쉬가 수행된다. When the VRR driving method is applied, in the normal frequency driving mode, the organic light emitting diode display is driven at 60 Hz to perform data refresh for each pixel every frame.
반면, 저주파수 구동모드에서는 특정 프레임인 리프레쉬 프레임 동안 데이터 리프레쉬가 수행되고, 현재 리프레쉬 프레임과 다음 번 리프레쉬 프레임 사이의 적어도 하나의 홀딩 프레임 동안 데이터 리프레쉬 동작은 정지되어 현재 프레임에서 리프레쉬된 데이터가 화소에 유지된다. On the other hand, in the low-frequency driving mode, data refresh is performed during a refresh frame which is a specific frame, and data refresh operation is stopped during at least one holding frame between the current refresh frame and the next refresh frame to maintain the data refreshed in the current frame do.
그런데, 이러한 저주파수 구동모드에서 주파수가 낮을수록 데이터 홀딩 시간이 길어지게 되어, 화소에 기입된 데이터 전압이 스위칭 박막트랜지스터(Ts)의 오프 전류(off current), 즉, 누설전류에 의해 저하된다. 특히, 저온 다결정 실리콘(low temperature polycrystalline silicon: LTPS)을 이용하여 스위칭 박막트랜지스터(Ts)를 형성할 경우, 오프 전류 특성이 좋지 않아 구동 박막트랜지스터(Td)의 게이트-소스 간 전압이 유지되지 못하며, 이에 따라 발광다이오드(D)에서 방출되는 광의 휘도가 저하되는 문제가 발생한다.In this low frequency driving mode, the data holding time becomes longer as the frequency becomes lower, and the data voltage written to the pixel is lowered by the off current of the switching thin film transistor Ts, that is, the leakage current. In particular, when the switching thin film transistor Ts is formed using low temperature polycrystalline silicon (LTPS), the gate-source voltage of the driving thin film transistor Td can not be maintained due to poor off current characteristics, The luminance of the light emitted from the light emitting diode D is lowered.
따라서, 본 발명에서는 구동 박막트랜지스터(Td)와 제1 및 제2 트랜지스터(T1, T2)는 이동도 특성이 보다 좋은 저온 다결정 실리콘을 이용하여 형성하고, 오프 전류 특성이 보다 좋은 산화물 반도체를 이용하여 스위칭 박막트랜지스터(Ts)를 형성한다. 이러한 산화물 반도체 박막트랜지스터는 이동도가 높고 신뢰성 및 안전성이 우수한 코플라나(coplanar) 구조일 수 있다. Therefore, in the present invention, the driving thin film transistor Td and the first and second transistors T1 and T2 are formed by using the low temperature polycrystalline silicon having better mobility characteristics and using the oxide semiconductor having better off current characteristics Thereby forming a switching thin film transistor Ts. Such an oxide semiconductor thin film transistor may be a coplanar structure having high mobility and excellent reliability and safety.
도 3은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 개략적인 단면도이다.3 is a schematic cross-sectional view of an organic light emitting diode display device according to an embodiment of the present invention.
도 3에 도시한 바와 같이, 기판(110) 상부에 제1 박막트랜지스터(Tr1)와 제2 박막트랜지스터(Tr2), 제1 및 제2 스토리지 커패시터(Cst1, Cst2), 그리고 발광다이오드(D)가 형성된다. 3, a first thin film transistor Tr1, a second thin film transistor Tr2, first and second storage capacitors Cst1 and Cst2, and a light emitting diode D are formed on a
보다 상세하게, 기판(110) 상부에 제1 버퍼층(112)이 형성된다. 여기서, 기판(110)은 유리 기판이나 폴리이미드와 같은 고분자로 이루어진 플라스틱 기판일 수 있다. 제1 버퍼층(112)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)과 같은 무기 절연물질로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다. 제1 버퍼층(112)은 생략될 수 있다.In more detail, a
제1 버퍼층(112) 상부에는 제1 박막트랜지스터(Tr1)에 대응하여 쉴드 패턴(114)이 형성된다. 쉴드 패턴(114)은 금속 물질, 일례로, 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A
쉴드 패턴(114) 상부의 기판(110) 전면에는 제2 버퍼층(116)이 형성된다. 제2 버퍼층(116)은 산화 실리콘 또는 질화 실리콘과 같은 무기 절연물질로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A
제2 버퍼층(116) 상부에는 쉴드 패턴(114)에 대응하여 제1 반도체층(118)이 형성된다. 제1 반도체층(118)은 액티브 영역(118a)과 소스 및 드레인 영역(118b, 118c)을 포함한다. 제1 반도체층(118)은 다결정 실리콘(polycrystalline silicon)으로 이루어지며, 소스 및 드레인 영역(118b, 118c)에는 불순물이 도핑된다. 일례로, 소스 및 드레인 영역(118b, 118c)에는 n형 불순물이 도핑될 수 있으며, 이에 제한되지 않는다. A
또한, 제2 버퍼층(116) 상부에는 반도체 패턴(120)이 형성된다. 반도체 패턴(120)은 제1 반도체층(118)과 마찬가지로 다결정 실리콘으로 이루어지며, 불순물이 도핑된다. A
제1 반도체층(118)과 반도체 패턴(120) 상부에는 기판(110) 전면에 제1 게이트 절연막(122)이 형성된다. 제1 게이트 절연막(122)은 산화 실리콘 또는 질화 실리콘과 같은 무기 절연물질로 이루어질 수 있다.A first
제1 게이트 절연막(122) 상부에는 제1 반도체층(118)의 액티브 영역(118a)에 대응하여 제1 게이트 전극(124)이 형성된다. 제1 게이트 전극(124)은 금속 물질, 일례로, 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A
또한, 제1 게이트 절연막(122) 상부에는 반도체 패턴(120)에 대응하여 제1 금속 패턴(126)이 형성된다. 제1 금속 패턴(126)은 제1 게이트 전극(124)과 같은 물질로 이루어질 수 있다.A
한편, 제1 게이트 절연막(122)은 기판(110) 전면에 형성된 것으로 도시되어 있으나, 제1 게이트 절연막(122)은 제1 게이트 전극(124)과 대응되는 모양으로 패터닝될 수도 있다. 따라서, 반도체 패턴(120)은 제1 금속 패턴(126)과 접촉할 수 있다. 이와 달리, 반도체 패턴(120)은 제1 금속 패턴(126)과 접촉하지 않도록 생략되거나 제1 금속 패턴(126)과 다른 위치에 형성될 수 있다.The first
제1 게이트 전극(124)과 제1 금속 패턴(126) 상부에는 제1 층간 절연막(128)이 형성된다. 제1 층간 절연막(128)은 산화 실리콘의 단일층 또는 순차적으로 적층된 질화 실리콘과 산화 실리콘의 이중층 구조일 수 있다. A first
제1 층간 절연막(128) 상부에는 제2 반도체층(130)이 형성된다. 제2 반도체층(130)은 산화물 반도체로 이루어질 수 있다. 일례로, 산화물 반도체는 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide: IGZO)나 인듐-틴-징크-옥사이드(indium tin zinc oxide: ITZO), 인듐-징크-옥사이드(indium zinc oxide: IZO), 징크-옥사이드(zinc oxide: ZnO), 인듐-갈륨-옥사이드(indium gallium oxide: IGO) 또는 인듐-알루미늄-징크-옥사이드(indium aluminum zinc oxide: IAZO)일 수 있으며, 이에 제한되지 않는다. A
제2 반도체층(130) 상부에는 제2 게이트 절연막(132)과 제2 게이트 전극(134)이 순차적으로 형성된다. 제2 게이트 절연막(132)은 산화 실리콘으로 이루어지고, 제2 게이트 전극(134)은 금속 물질, 일례로, 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A second
여기서, 제2 게이트 절연막(132)과 제2 게이트 전극(134)은 제2 반도체층(130)의 중앙에 대응하여 위치한다. 이와 달리, 제2 게이트 절연막(132)은 기판(110) 전면에 형성될 수도 있다. Here, the second
제2 게이트 전극(134) 상부에는 제2 층간 절연막(136)이 형성된다. 제2 층간 절연막(136)은 기판(110) 전면에 형성되며, 산화 실리콘으로 이루어질 수 있다. A second
제2 층간 절연막(136) 내에는 제1 소스 컨택홀(138)과 제1 드레인 컨택홀(140), 제2 소스 컨택홀(144), 제2 드레인 컨택홀(146), 그리고 쉴드 컨택홀(142)이 형성된다. 이때, 제1 소스 컨택홀(138)과 제1 드레인 컨택홀(140)은 제2 게이트 전극(134) 양측의 제2 반도체층(130)을 각각 노출한다. 또한, 제2 소스 컨택홀(144)과 제2 드레인 컨택홀(146)은 제2 층간 절연막(136) 하부의 제1 층간 절연막(128)과 제1 게이트 절연막(122)에도 형성되며, 제2 소스 컨택홀(144)과 제2 드레인 컨택홀(146)은 제1 반도체층(118)의 소스 영역(118b)과 드레인 영역(118c)을 각각 노출한다. A first
한편, 쉴드 컨택홀(142)은 제2 층간 절연막(136) 하부의 제1 층간 절연막(128)과 제1 게이트 절연막(122) 및 제2 버퍼층(116)에도 형성되며, 서로 다른 폭을 갖는 홀(142a, 142b)을 포함한다. The
보다 상세하게, 쉴드 컨택홀(142)은 상부의 제1 홀(142a)과 하부의 제2 홀(142b)을 포함한다. 이때, 제1 홀(142a)의 폭이 제2 홀(142b)의 폭보다 넓으며, 제2 홀(142b)은 제1 홀(142a) 내에 위치한다. 즉, 제1 홀(142a)의 최소 폭은 제2 홀(142b)의 최대 폭보다 크며, 이에 따라 제2 홀(142b)의 둘레는 제1 홀(142a)의 둘레를 벗어나지 않는다. 여기서, 제1 홀(142a)은 제2 층간 절연막(136) 내에 형성되고, 제2 홀(142b)은 제2 버퍼층(116)과 제1 게이트 절연막(122) 및 제1 층간 절연막(128) 내에 형성된다. More specifically, the
이와 달리, 제1 홀(142a)은 제1 층간 절연막(128) 내에도 부분적으로 형성될 수 있다. 즉, 제2 층간 절연막(136)과 함께 제1 층간 절연막(128)의 일부가 제거되어 제1 홀(142a)이 형성될 수도 있다.Alternatively, the
제2 층간 절연막(136) 상부에는 제1 소스 전극(148)과 제1 드레인 전극(150), 제2 소스 전극(152), 그리고 제2 드레인 전극(154)이 형성된다. 제1 소스 및 제1 드레인 전극(148, 150)과 제2 소스 및 제2 드레인 전극(152, 154)은 금속 물질, 일례로, 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A
제1 소스 전극(148)은 제2 소스 컨택홀(144)을 통해 제1 반도체층(118)의 소스 영역(118b)과 접촉하고, 제1 드레인 전극(150)은 제2 드레인 컨택홀(146)을 통해 제1 반도체층(118)의 드레인 영역(118c)과 접촉한다. 또한, 제2 소스 전극(152)은 제1 소스 컨택홀(138)을 통해 제2 반도체층(130)의 제1 측과 접촉하고, 제2 드레인 전극(154)은 제1 드레인 컨택홀(140)을 통해 제2 반도체층(130)의 제2 측과 접촉한다. The
또한, 제2 층간 절연막(136) 상부에는 제1 금속 패턴(126)에 대응하여 제2 금속 패턴(156)이 형성된다. 제2 금속 패턴(156)은 제1 소스 및 제1 드레인 전극(148, 150) 그리고 제2 소스 및 제2 드레인 전극(152, 154)과 동일 물질로 이루어질 수 있다.A
한편, 제1 소스 및 제1 드레인 전극(148, 150)과 제2 소스 및 제2 드레인 전극(152, 154) 그리고 제2 금속 패턴(156) 상부에는 제1 보호층(158)과 제2 보호층(160)이 순차적으로 형성된다. 이와 같이, 제1 및 제2 보호층(158, 160)을 적층 함으로써, 제2 반도체층(130)의 열화를 더욱 방지할 수 있다. 이때, 제1 보호층(158)과 제2 보호층(160)은 기판(110) 전면에 형성되고, 제1 보호층(158)은 제2 금속 패턴(156)을 노출하는 개구부를 가지며, 제2 보호층(160)은 개구부를 통해 제2 금속 패턴(156)과 접촉한다. 이에 따라, 추후 형성되는 스토리지 커패시터의 두 전극 간 거리를 짧게 하여 스토리지 커패시터의 용량을 증가시킬 수 있다. On the other hand, a
이러한 제1 보호층(158)은 산화 실리콘으로 이루어질 수 있으며, 제2 보호층(160)은 순차적으로 적층된 산화 실리콘과 질화 실리콘의 이중층 구조일 수 있다. 여기서, 제1 및 제2 보호층(158, 160) 중 어느 하나는 생략될 수 있는데, 제2 보호층(160)이 생략될 경우, 제1 보호층(158)은 개구부를 가지지 않는다. The
제2 보호층(160) 상부에는 제2 금속 패턴(156)에 대응하여 제3 금속 패턴(162)이 형성된다. 제3 금속 패턴(162)은 금속 물질, 일례로, 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.A
제3 금속 패턴(162) 상부에는 평탄화막(164)이 형성된다. 평탄화막(164)은 기판(110) 전면에 형성되며, 평탄한 상면을 가져 하부 막들에 의한 단차를 없앤다. 평탄화막(164)은 유기 절연물질로 이루어질 수 있다. 일례로, 유기 절연물질은 포토 아크릴일 수 있으며, 이에 제한되지 않는다. A
평탄화막(164)은 하부의 제1 및 제2 보호층(158, 160)과 함께 다이오드 컨택홀(166)을 가진다. 다이오드 컨택홀(166)은 제1 소스 전극(148)을 노출한다. 여기서, 다이오드 컨택홀(166)은 제2 소스 컨택홀(144) 상부에 위치할 수 있다. 이와 달리, 다이오드 컨택홀(166)은 제2 소스 컨택홀(144)과 이격되어 위치할 수도 있다.The
평탄화막(164) 상부에는 제1 전극(170)이 형성된다. 제1 전극(170)은 다이오드 컨택홀(166)을 통해 제1 소스 전극(148)과 접촉한다. 제1 전극(170)은 일함수 값이 비교적 큰 도전성 물질로 이루어질 수 있다. 예를 들어, 제1 전극(170)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어질 수 있다.A
또한, 제1 전극(170)은 반사층을 더 포함할 수 있다. 일례로, 반사층은 알루미늄-팔라듐-구리(aluminum-paladium-copper: APC) 합금으로 이루어질 수 있다. In addition, the
제1 전극(170) 상부에는 뱅크층(172)이 형성된다. 뱅크층(172)은 제1 전극(170)의 가장자리를 덮으며, 제1 전극(170)의 중앙부를 노출한다. 또한, 뱅크층(172) 상부에는 스페이서(174)가 형성된다. 스페이서(174)는 뱅크층(172)보다 좁은 폭을 가진다.A
뱅크층(172)과 스페이서(174)는 유기 절연물질로 이루어질 수 있으며, 뱅크층(172)과 스페이서(174)는 일체로 형성될 수 있다. The
뱅크층(172)에 의해 노출된 제1 전극(170) 상에는 발광층(176)이 형성된다.A
도시하지 않았지만, 발광층(176)은 제1 전극(170) 상부로부터 순차적으로 적층된 정공보조층(hole auxiliary layer)과 발광물질층(light-emitting material layer), 그리고 전자보조층(electron auxiliary layer)을 포함할 수 있다. 정공보조층은 정공주입층(hole injecting layer)과 정공수송층(hole transporting layer) 중 적어도 하나를 포함할 수 있으며, 전자보조층은 전자수송층(electron transporting layer)과 전자주입층(electron injecting layer) 중 적어도 하나를 포함할 수 있다.Although not shown, the
발광층(176) 상부에는 제2 전극(178)이 형성된다. 제2 전극(178)은 뱅크층(172)과 스페이서(174)를 덮으며, 기판(110) 전면에 형성될 수 있다. 제2 전극(178)은 일함수 값이 비교적 작은 도전성 물질로 이루어질 수 있다. 예를 들어, 제2 전극(178)은 알루미늄(Al)과 마그네슘(Mg), 은(Ag) 또는 이들의 합금으로 이루어질 수 있으며, 이에 제한되지 않는다. A
제1 전극(170)과 발광층(176) 및 제2 전극(178)은 발광다이오드(D)를 이룬다. The
한편, 제1 반도체층(118)과 제1 게이트 전극(124), 제1 소스 전극(148) 및 제1 드레인 전극(150)은 제1 박막트랜지스터(Tr1)를 이루고, 제2 반도체층(130)과 제2 게이트 전극(134), 제2 소스 전극(152) 및 제2 드레인 전극(154)은 제2 박막트랜지스터(Tr2)를 이룬다. 여기서, 제1 박막트랜지스터(Tr1)는 도 2의 구동 박막트랜지스터(Td)에 해당하고, 제2 박막트랜지스터(Tr2)는 도 2의 스위칭 박막트랜지스터(Ts)에 해당한다. The
도시하지 않았지만, 제1 박막트랜지스터(Tr1)의 제1 게이트 전극(124)은 제2 박막트랜지스터(Tr2)의 제2 소스 전극(152)에 연결될 수 있다. 이때, 제1 및 제2 층간 절연막(128, 136) 내에는 제1 게이트 전극(124)과 제2 소스 전극(152)의 접촉을 위한 컨택홀이 더 형성될 수도 있다.Although not shown, the
또한, 제2 금속 패턴(156)과 제3 금속 패턴(162)은 제2 보호층(160)을 유전체로 제1 스토리지 커패시터(Cst1)를 이루고, 제1 금속 패턴(126)과 제2 금속 패턴(156)은 제1 층간 절연막(128)과 제2 층간 절연막(136)을 유전체로 제2 스토리지 커패시터(Cst2)를 이룬다.The
제2 금속 패턴(156)은 제1 소스 전극(148)에 연결될 수 있다. 여기서, 제1 소스 전극(148)과 제2 금속 패턴(156)은 일체로 형성될 수도 있다. The
이와 달리, 제2 금속 패턴(156)은 제1 전극(170)과 접촉하고, 제1 전극(170)을 통해 제1 소스 전극(148)과 연결될 수도 있다. 이때, 평탄화막(164)과 제2 보호층(160) 또는 평탄화막(164)과 제1 및 제2 보호층(158, 160) 내에는 제1 전극(170)과 제2 금속 패턴(156)의 접촉을 위한 컨택홀이 더 형성될 수 있다. The
또한, 도시하지 않았지만, 제3 금속 패턴(162)은 제1 박막트랜지스터(Tr1)의 제1 게이트 전극(124)과 연결된다. 이때, 제3 금속 패턴(162)은 제1 및 제2 보호층(158, 160) 내에 형성된 컨택홀을 통해 제2 소스 전극(152)과 접촉함으로써, 제2 소스 전극(152)을 통해 제1 게이트 전극(124)에 연결될 수도 있다. Though not shown, the
한편, 제1 및 제2 스토리지 커패시터의 구성은 달라질 수 있다. 즉, 다른 예로, 제3 금속 패턴(162)이 생략되고, 제1 스토리지 커패시터는 반도체 패턴(120)과 제1 금속 패턴(126) 사이의 제1 게이트 절연막(122)을 유전체로 형성되고, 제2 스토리지 커패시터는 제1 금속 패턴(126)과 제 금속 패턴(156) 사이의 제1 및 제2 층간 절연막(128, 136)을 유전체로 형성될 수 있다. 이 경우, 제2 금속 패턴(126)이 제1 소스 전극(138)에 연결되며, 반도체 패턴(120)이 제1 게이트 전극(124)에 연결될 수 있다. On the other hand, the configurations of the first and second storage capacitors may be different. In other words, the
이와 같이, 본 발명의 실시예에 따른 유기발광다이오드 표시장치에서는 다결정 실리콘을 이용하여 구동 박막트랜지스터(도 2의 Td)인 제1 박막트랜지스터(Tr1)를 형성하고, 산화물 반도체를 이용하여 스위칭 박막트랜지스터(도 2의 Ts)인 제2 박막트랜지스터(Tr2)를 형성함으로써, 저주파수 구동모드에서 휘도 저하를 방지할 수 있다.As described above, in the organic light emitting diode display device according to the embodiment of the present invention, the first thin film transistor Tr1 which is the driving thin film transistor (Td in FIG. 2) is formed by using the polycrystalline silicon, (Ts in Fig. 2), it is possible to prevent the luminance drop in the low frequency driving mode.
또한, 제1 박막트랜지스터(Tr1)의 제1 소스 전극(148)을 쉴드 패턴(114)과 연결함으로써, 제1 박막트랜지스터(Tr1)가 이중 게이트 구조를 가지게 되어, 소자의 안정성을 확보할 수 있다. In addition, by connecting the
이때, 제1 소스 전극(148)과 쉴드 패턴(114)을 연결하기 위해 쉴드 컨택홀(142)을 형성해야 하는데, 본 발명에서는 연통되는 제1 홀(142a)과 제2 홀(142b)로 이루어진 쉴드 컨택홀(142)을 형성함으로써, 제조 공정을 줄일 수 있으며, 이에 따라 제조 시간과 비용을 절감할 수 있다.At this time, a
이에 대해 도 4와 도 5를 참조하여 설명한다. This will be described with reference to FIG. 4 and FIG.
도 4는 본 발명의 실시예에 따른 제1 소스 전극과 쉴드 패턴의 연결영역을 개략적으로 도시한 도면이고, 도 5는 비교예에 따른 제1 소스 전극과 쉴드 패턴의 연결영역을 개략적으로 도시한 도면이다. 4 is a view schematically showing a connection region of a first source electrode and a shield pattern according to an embodiment of the present invention, and FIG. 5 is a cross-sectional view schematically showing a connection region of a first source electrode and a shield pattern according to a comparative example FIG.
앞서 도 3에 도시된 바와 같이, 제1 소스 전극(148)과 쉴드 패턴(114) 사이에는 다수의 층이 형성되어 있어 제거해야 하는 층의 두께가 두껍다. 그런데, 한번에 너무 많은 층을 제거하게 되면, 이후 포토레지스트 패턴의 제거가 쉽지 않다. 따라서, 한번에 제거되는 층의 두께에 제한이 있으며, 도 5에서와 같이 제1 소스 전극(148)과 쉴드 패턴(114)을 연결하기 위해 제1 소스 전극(148)과 쉴드 패턴(114) 사이에 별도의 연결 패턴(225)을 구성할 필요가 있다. As shown in FIG. 3, a plurality of layers are formed between the
그런데, 이러한 연결 패턴(225)을 구성할 경우, 연결 패턴(225)과 쉴드 패턴(114)의 연결을 위한 컨택홀(223) 및 연결 패턴(225)과 제1 소스 전극(148)의 연결을 위한 컨택홀(242) 형성 공정이 필요하여, 적어도 1회의 마스크 공정이 추가된다.When the
반면, 본 발명에서는 연결 패턴이 필요하지 않으며, 쉴드 컨택홀(142)의 제1 홀(142a)을 제1 소스 및 제1 드레인 컨택홀(138, 140)과 동일 공정에서 형성하고, 제2 홀(142b)을 제2 소스 및 제2 드레인 컨택홀(144, 146)과 동일 공정에서 형성함으로써, 비교예에 비해 제조 공정을 줄일 수 있으며, 이에 따라 제조 시간과 비용을 절감할 수 있다. The
또한, 본 발명은 제1 소스 전극(148)과 쉴드 패턴(114) 연결영역의 길이(d1)가 비교예의 연결영역의 길이(d2)보다 작다. 따라서, 제1 소스 전극(148)과 쉴드 패턴(114)의 연결을 위한 면적을 줄여 공정 마진을 증가시킬 수 있다. In the present invention, the length d1 of the connection region of the
여기서, 본 발명의 실시예는 제1 박막트랜지스터(Tr1)가 구동 박막트랜지스터(도 2의 Td)인 경우에 한정하여 설명하였으나, 이에 제한되지 않는다. 즉, 도 2의 제1 및 제2 트랜지스터(T1, T2)는 제1 박막트랜지스터(Tr1)와 동일한 구조를 가질 수 있으며, 제1 및/또는 제2 트랜지스터(T1, T2)가 이중 게이트 구조를 가질 경우, 본 발명의 실시예에 따른 제1 소스 전극(148)과 쉴드 패턴(114)의 컨택 구조가 적용될 수 있다.Here, the embodiment of the present invention is limited to the case where the first thin film transistor Tr1 is the driving thin film transistor (Td in Fig. 2), but the present invention is not limited thereto. In other words, the first and second transistors T1 and T2 of FIG. 2 may have the same structure as the first thin film transistor Tr1, and the first and / or second transistors T1 and T2 may have a double gate structure. The contact structure of the
이하, 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 제조 방법에 대해 도 6a 내지 도 6r을 참조하여 설명한다.Hereinafter, a method of manufacturing an organic light emitting diode display according to an embodiment of the present invention will be described with reference to FIGS. 6A to 6R.
도 6a 내지 도 6r은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 제조 과정에서 각 단계별 표시장치를 도시한 단면도이다. 6A to 6R are cross-sectional views illustrating a display device according to an exemplary embodiment of the present invention during the manufacturing process of the organic light emitting diode display device.
도 6a에 도시한 바와 같이, 캐리어 기판(310) 상에 희생층(320)을 형성한다. 여기서, 희생층(320)은 무기막으로, 증착 공정을 통해 형성될 수 있다. 일례로, 희생층(320)은 비정질 실리콘으로 이루어질 수 있다. 또한, 캐리어 기판(310)은 유리 기판일 수 있다. As shown in FIG. 6A, a
다음, 도 6b에 도시한 바와 같이, 희생층(320) 상에 기판(110)을 형성한다. 기판(110)은 유연성을 갖는 플라스틱 기판일 수 있다. 일례로, 기판(110)은 폴리이미드 수지를 코팅한 후, 이를 경화하여 형성될 수 있다.Next, as shown in Fig. 6B, the
이어, 기판(110) 상에 무기 절연물질을 증착하여 제1 버퍼층(112)을 형성한다. Next, an inorganic insulating material is deposited on the
다음, 제1 버퍼층(112) 상에 금속 물질을 증착하고 마스크 공정을 통해 패터닝하여 쉴드 패턴(114)을 형성한다. Next, a metal material is deposited on the
여기서, 마스크 공정은 패터닝될 박막 상부에 포토레지스트를 도포하여 포토레지스트층을 형성하고, 노광 마스크를 이용하여 포토레지스트층을 선택적으로 노광한 후, 노광된 포토레지스트층을 현상하여 포토레지스트 패턴을 형성하며, 포토레지스트 패턴을 식각 마스크로 박막을 식각한 다음, 포토레지스트 패턴을 제거하는 단계를 포함한다. Here, in the mask process, the photoresist layer is formed by applying a photoresist to the upper portion of the thin film to be patterned, selectively exposing the photoresist layer using an exposure mask, developing the exposed photoresist layer to form a photoresist pattern Etching the thin film using an etching mask, and removing the photoresist pattern.
이때, 포토레지스트는 빛에 노출된 부분이 현상 후 제거되는 양의 감광성(positive photosensitivity) 물질로 이루어질 수 있다. 이와 달리, 포토레지스트는 빛에 노출되지 않은 부분이 현상 후 제거되는 음의 감광성(negative photosensitivity) 물질로 이루어질 수 있다.At this time, the photoresist may be formed of a positive photosensitivity material that is exposed after the light is removed after development. Alternatively, the photoresist may be made of a negative photosensitivity material that is not exposed to light after development.
다음, 도 6c에 도시한 바와 같이, 쉴드 패턴(114) 상부에 무기 절연물질을 증착하여 제2 버퍼층(116)을 형성한다. Next, as shown in FIG. 6C, an inorganic insulating material is deposited on the
이어, 제2 버퍼층(116) 상부에 비정질 실리콘을 증착한 후 이를 결정화하여 다결정 실리콘층(도시하지 않음)을 형성하고, 마스크 공정을 통해 다결정 실리콘층을 패터닝하여 제1 다결정 실리콘 패턴(117)과 제2 다결정 실리콘 패턴(119)을 형성한다. 여기서, 제1 다결정 실리콘 패턴(117)은 쉴드 패턴(114) 상부에 위치한다. Subsequently, amorphous silicon is deposited on the
다음, 도 6d에 도시한 바와 같이, 제1 다결정 실리콘 패턴(117)과 제2 다결정 실리콘 패턴(119) 상부에 무기 절연물질을 증착하여 제1 게이트 절연막(122)을 형성하고, 제1 게이트 절연막(122) 상부에 마스크 공정을 통해 포토레지스트 패턴(192)을 형성한다. 포토레지스트 패턴(192)은 제1 다결정 실리콘 패턴(117) 상부를 제외한 제1 게이트 절연막(122)을 덮는다.6D, an inorganic insulating material is deposited on the first
이어, 문턱전압 조절을 위해, 제1 다결정 실리콘 패턴(117)에 약하게 p 도핑을 하고, 포토레지스트 패턴(192)을 제거한다. Subsequently, for the threshold voltage adjustment, the first
다음. 도 6e에 도시한 바와 같이, 제1 게이트 절연막(122) 상부에 마스크 공정을 통해 포토레지스트 패턴(194)을 형성한다. 포토레지스트 패턴(194)은 제2 다결정 실리콘 패턴(도 6d의 119) 상부를 제외한 제1 게이트 절연막(122)을 덮는다.next. 6E, a
이어, 포토레지스트 패턴(194)을 마스크로 제2 다결정 실리콘 패턴(도 6d의 119)에 n+ 도핑을 하여 도전성을 갖는 반도체 패턴(120)을 형성하고, 포토레지스트 패턴(184)을 제거한다. Subsequently, the
다음, 도 6f에 도시한 바와 같이, 금속 물질을 증착하고 마스크 공정을 통해 제3 금속층을 패터닝하여 제1 게이트 전극(124)과 제1 금속 패턴(126)을 형성한다. 제1 게이트 전극(124)은 제1 다결정 실리콘 패턴(도 6e의 119)의 중앙에 위치하고, 제1 금속 패턴(126)은 반도체 패턴(120) 상부에 위치한다. Next, as shown in FIG. 6F, a metal material is deposited and a third metal layer is patterned through a mask process to form a
이어, 제1 게이트 전극(124)을 마스크로 제1 다결정 실리콘 패턴(도 6d의 117)의 양측에 n+ 도핑을 함으로써, 제1 게이트 전극(124) 하부의 액티브 영역(118a)과 소스 및 드레인 영역(118b, 118c)을 포함하는 제1 반도체층(118)을 형성한다. Subsequently, n + doping is performed on both sides of the first polycrystalline silicon pattern (117 in FIG. 6D) using the
다음, 도 6g에 도시한 바와 같이, 제1 게이트 전극(124)과 제1 금속 패턴(126) 상부에 산화 실리콘을 증착하여 제1 층간 절연막(128)을 형성한다. Next, as shown in FIG. 6G, silicon oxide is deposited on the
이어, 제1 층간 절연막(128) 상부에 산화물 반도체를 증착하고 마스크 공정을 통해 패터닝하여 제2 반도체층(130)을 형성한다.Next, an oxide semiconductor is deposited on the first
다음, 도 6h에 도시한 바와 같이, 제2 반도체층(130) 상부에 산화 실리콘과 금속 물질을 순차적으로 증착하고, 마스크 공정을 통해 패터닝하여 제2 게이트 절연막(132)과 게이트 전극(134)을 형성한다. 제2 게이트 절연막(132)과 제2 게이트 전극(134)은 제2 반도체층(130)의 중앙에 대응하여 위치하여, 제2 반도체층(130)의 양측을 노출한다.6H, silicon oxide and a metal material are sequentially deposited on the
다음, 도 6i에 도시한 바와 같이, 제2 게이트 전극(134) 상부에 산화 실리콘을 증착하여 제2 층간 절연막(136)을 형성한다. Next, as shown in FIG. 6I, silicon oxide is deposited on the
이어, 제2 층간 절연막(136) 상부에 마스크 공정을 통해 포토레지스트 패턴(196)을 형성한다. 포토레지스트 패턴(196)은 제2 반도체층(130) 및 쉴드 패턴(114)에 대응하는 제2 층간 절연막(136)을 노출한다. Next, a
다음, 포토레지스트 패턴(196)을 식각 마스크로 제2 반도체층(130) 및 쉴드 패턴(114)에 대응하는 제2 층간 절연막(136)을 패터닝하여, 제1 소스 컨택홀(138)과 제1 드레인 컨택홀(140) 그리고 제1 홀(142a)을 형성한다. 제1 소스 및 제2 드레인 컨택홀(138, 140)은 제2 반도체층(130)의 양측을 각각 노출하고, 제1 홀(142a)은 쉴드 패턴(114) 상부의 제1 층간 절연막(128)을 노출한다. Next, the second
이어, 포토레지스트 패턴(196)을 제거한다. Then, the
다음, 도 6j에 도시한 바와 같이, 또 다른 마스크 공정을 통해 제2 층간 절연막(136) 상부에 포토레지스트 패턴(198)을 형성한다. 포토레지스트 패턴(198)은 제1 반도체층(118)에 대응하는 제2 층간 절연막(136)을 노출하고, 제1 홀(142a)에 대응하는 제1 층간 절연막(128)을 노출한다. Next, as shown in FIG. 6J, a
다음, 포토레지스트 패턴(198)을 식각 마스크로, 제1 반도체층(118)에 대응하는 제2 층간 절연막(136)과 제1 층간 절연막(128) 및 제1 게이트 절연막(122)을 패터닝하여 제2 소스 컨택홀(144)과 제2 드레인 컨택홀(146)을 형성하고, 제1 홀(142a)에 대응하는 제1 층간 절연막(128)과 제1 게이트 절연막(122) 및 제2 버퍼층(116)을 패터닝하여 제2 홀(142b)을 형성한다. 제2 소스 컨택홀(144)은 제1 반도체층(118)의 소스 영역(118b)을 노출하고, 제2 드레인 컨택홀(146)은 제1 반도체층(118)의 드레인 영역(118c)을 노출한다. 또한, 제1 홀(142a)과 제2 홀(142b)은 쉴드 컨택홀(142)을 이루며, 쉴드 컨택홀(142)은 쉴드 패턴(114)을 노출한다. 여기서, 제2 홀(142b)은 제1 홀(142a)보다 좁은 폭을 가진다. Next, the second
보다 상세하게, 제1 및 제2 홀(142a, 142b)은 서로 연통되며, 상부에서 보았을 때, 제1 홀(142a)과 제2 홀(142b)은 중첩하고 제2 홀(142b)이 제1 홀(142a) 내에 위치한다. 이때, 제1 홀(142a) 및 제2 홀(142b)의 각각은 기판(110)으로부터 멀어질수록 증가하는 폭을 가질 수 있으며, 제2 홀(142b)의 최대 폭은 제1 홀(142a)의 최소 폭보다 작다. More specifically, the first and
이어, 포토레지스트 패턴(198)을 제거한다. Then, the
다음, 도 6k에 도시한 바와 같이, 제2 층간 절연막(136) 상부에 금속 물질을 증착하고 마스크 공정을 통해 패터닝하여 제1 소스 전극(148)과 제1 드레인 전극(150), 제2 소스 전극(152), 제2 드레인 전극(154), 그리고 제2 금속 패턴(156)을 형성한다. Next, as shown in FIG. 6K, a metal material is deposited on the second
제1 소스 전극(148)은 제2 소스 컨택홀(144)을 통해 제1 반도체층(118)의 소스 영역(118b)과 접촉하고, 쉴드 컨택홀(142)을 통해 쉴드 패턴(114)과 접촉하며, 제1 드레인 전극(150)은 제2 드레인 컨택홀(146)을 통해 제1 반도체층(118)의 드레인 영역(118c)과 접촉한다. 또한, 제2 소스 전극(152)은 제1 소스 컨택홀(138)을 통해 제2 반도체층(130)의 일측과 접촉하고, 제2 드레인 전극(154)은 제1 드레인 컨택홀(140)을 통해 제2 반도체층(130)의 타측과 접촉한다. 한편, 제2 금속 패턴(156)은 제1 금속 패턴(126)에 대응하여 위치하며, 제1 소스 전극(148)과 연결될 수 있다. The
다음, 도 6l에 도시한 바와 같이, 제1 소스 및 제1 드레인 전극(148, 150)과 제2 소스 및 제2 드레인 전극(152, 154) 그리고 제2 금속 패턴(156) 상부에 산화 실리콘을 증착하여 제1 보호층(158)을 형성한다. 이어, 마스크 공정을 통해 제1 보호층(158)을 패터닝하여 제2 금속 패턴(156)을 노출한다. Next, silicon oxide is deposited on the first source and
다음, 도 6m에 도시한 바와 같이, 제1 보호층(158) 상부에 산화 실리콘과 질화 실리콘을 순차적으로 증착하여 제2 보호층(160)을 형성한다. 이어, 제2 보호층(160) 상부에 금속 물질을 증착하고 마스크 공정을 통해 패터닝하여 제3 금속 패턴(162)을 형성한다. 제3 금속 패턴(162)은 제2 금속 패턴(156)에 대응하여 위치한다.Next, as shown in FIG. 6M, the
다음, 도 6n에 도시한 바와 같이, 제3 금속 패턴(162) 상부에 유기 졀연물질을 도포 후 경화하여 평탄화막(164)을 형성하고, 마스크 공정을 통해 평탄화막(164)과 제1 및 제2 보호층(158, 160)을 패터닝함으로써 다이오드 컨택홀(166)을 형성한다. 다이오드 컨택홀(166)은 제1 소스 전극(148)을 노출한다. Next, as shown in FIG. 6N, organic smecthene is applied onto the
이어, 도 6o에 도시한 바와 같이, 평탄화막(164) 상부에 일함수 값이 비교적 큰 도전성 물질을 증착하고 마스크 공정을 통해 패터닝하여 제1 전극(170)을 형성한다. 제1 전극(170)은 다이오드 컨택홀(166)을 통해 제1 소스 전극(148)과 접촉한다. 6O, a conductive material having a relatively large work function value is deposited on the
다음, 도 6p에 도시한 바와 같이, 제1 전극(170) 상부에 유기 절연물질을 도포 후 경화하고 마스크 공정을 통해 패터닝함으로써 뱅크층(172)과 스페이서(174)를 형성한다. 뱅크층(172)은 제1 전극(170)의 가장자리를 덮으며, 제1 전극(170)의 중앙부를 노출하고, 스페이서(174)는 뱅크층(172)보다 좁은 폭을 가지며 뱅크층(172) 상부에 위치한다.Next, as shown in FIG. 6P, an organic insulating material is coated on the
다음, 도 6q에 도시한 바와 같이, 미세금속마스크(fine metal mask)(도시하지 않음)를 이용하여 발광물질을 진공 증착 등의 방법으로 선택적으로 증착하여 뱅크층(172)에 의해 노출된 제1 전극(170) 상부에 발광층(176)을 형성한다. 이때, 스페이서(174)는 미세금속마스크를 지지한다. Next, as shown in FIG. 6Q, a light emitting material is selectively deposited using a fine metal mask (not shown) by a method such as vacuum deposition to form first A
이와 달리, 발광층(176)은 용액 공정을 통해 형성될 수도 있으며, 이 경우 스페이서(174)는 생략될 수 있다. Alternatively, the
이어, 발광층(176) 상부에 일함수 값이 비교적 낮은 도전성 물질을 증착하여 제2전극(178)을 형성한다. 제2 전극(178)은 기판(110) 전면에 형성될 수 있다. Next, a
제1 전극(170)과 발광층(176) 및 제2 전극(178)은 발광다이오드(D)를 이루며, 제1 전극(170)은 애노드의 역할을 하고, 제2 전극(178)은 캐소드의 역할을 한다.The
다음, 도 6r에 도시한 바와 같이, 캐리어 기판(310)의 배면쪽에서 레이저를 조사하여 희생층(320)의 결정성을 변화시키고, 이에 따라 희생층(320)과 기판(110) 간의 접착력을 약화시켜 기판(110)과 희생층(320)을 분리한다. 따라서, 유기발광다이오드 표시장치를 완성한다. Next, as shown in Fig. 6 (r), the crystallinity of the
여기서, 도 6a와 도 6r의 공정은 생략될 수도 있다. 즉, 캐리어 기판(310)과 희생층(320) 없이 기판(110) 상에 제1 및 제2 박막트랜지스터(Tr1, Tr2)와 발광다이오드(D)를 형성하여 유기발광다이오드 표시장치를 완성할 수 있다.Here, the processes of Figs. 6A and 6R may be omitted. That is, the first and second thin film transistors Tr1 and Tr2 and the light emitting diode D are formed on the
이와 같이, 본 발명에서는 제1 소스 및 제1 드레인 컨택홀(138, 140) 형성 단계에서 제1 홀(142a)을 형성하고, 제2 소스 및 제2 드레인 컨택홀(144, 146) 형성 단계에서 제2 홀(142b)을 형성함으로써, 공정의 추가 없이 제1 소스 전극(148)과 쉴드 패턴(114)을 연결하기 위한 쉴드 컨택홀(142)을 형성할 수 있다. 따라서, 제조 비용 및 시간을 줄일 수 있다. As described above, in the present invention, the
한편, 본 발명의 실시예는 다른 보상 구조에도 적용할 수 있다. Meanwhile, the embodiment of the present invention can be applied to other compensation structures.
도 7은 본 발명의 다른 실시예에 따른 유기발광다이오드 표시장치의 한 화소에 대한 회로도로, 도 7의 유기발광다이오드 표시장치는 다이오드 연결(diode connection) 방식으로 구동 박막트랜지스터(Td)의 문턱전압 편차를 보상한다.7 is a circuit diagram of one pixel of the organic light emitting diode display according to another embodiment of the present invention. In the organic light emitting diode display of FIG. 7, a threshold voltage The deviation is compensated.
도 7에 도시한 바와 같이, 각 화소는 스위칭 박막트랜지스터(Ts)와 구동 박막트랜지스터(Td), 제1 내지 제4 트랜지스터(T1 내지 T4), 발광다이오드(D) 그리고 스토리지 커패시터(Cst)를 포함한다. 7, each pixel includes a switching thin film transistor Ts, a driving thin film transistor Td, first to fourth transistors T1 to T4, a light emitting diode D, and a storage capacitor Cst do.
스위칭 박막트랜지스터(Ts)는 해당 행의 제2 게이트 배선을 인가된 제2 게이트 신호(Scan2)에 응답하여 턴-온되고, 이에 따라 데이터 배선을 통해 제공된 데이터 전압(Vdata)이 구동 박막트랜지스터(Td)에 인가될 수 있게 된다. 이러한 스위칭 박막트랜지스터(Ts)의 드레인은 데이터 배선에 연결되고, 게이트는 제2 게이트 배선에 연결되며, 소스는 구동 박막트랜지스터(Td)의 소스, 즉, 제2 노드(n2)에 연결된다. The switching thin film transistor Ts is turned on in response to the second gate signal Scan2 to which the second gate wiring of the corresponding row is applied so that the data voltage Vdata provided through the data wiring is applied to the driving thin film transistor Td ). ≪ / RTI > The drain of this switching thin film transistor Ts is connected to the data line, the gate is connected to the second gate wiring, and the source is connected to the source of the driving thin film transistor Td, i.e., the second node n2.
구동 박막트랜지스터(Td)는 게이트-소스 간 전압(Vgs)에 의해 발광다이오드(OD)에 인가되는 발광전류를 제어한다. 이러한 구동 박막트랜지스터(Td)의 게이트는 제1 노드(n1)에 연결되고, 드레인은 제3 노드(n3)에 연결된다.The driving thin film transistor Td controls the light emission current applied to the light emitting diode OD by the gate-source voltage Vgs. The gate of the driving thin film transistor Td is connected to the first node n1 and the drain is connected to the third node n3.
제1 트랜지스터(T1)는 해당 행의 제1 게이트 배선을 통해 인가된 제1 게이트 신호(Scan1)에 응답하여 턴-온되고, 이에 따라 초기화 전압(Vini)이 제4 노드(n4) 및 제5 노드(n5)에 인가될 수 있게 된다. 이러한 제1 트랜지스터(T1)의 게이트는 제1 게이트 배선에 연결되고, 드레인은 초기화 전압(Vini)에 연결되며, 소스는 제4 노드(n4) 및 제5 노드(n5)에 연결된다.The first transistor T1 is turned on in response to the first gate signal Scan1 applied through the first gate line of the corresponding row so that the initializing voltage Vini is applied to the fourth node n4 and the fifth node n4, And can be applied to the node n5. The gate of the first transistor T1 is connected to the first gate wiring, the drain is connected to the initializing voltage Vini, and the source is connected to the fourth node n4 and the fifth node n5.
제3 트랜지스터(T3)는 해당 행의 제n 발광 제어 배선을 통해 인가된 제n 발광 제어 신호(EM(n))에 응답하여, 고전위 전압(VDD)과 구동 박막트랜지스터(Td) 간의 전류 경로를 제어한다. 이러한 제3 트랜지스터(T3)의 게이트는 제n 발광 제어 배선에 연결되고, 드레인은 고전위 전압(VDD)에 연결되며, 소스는 구동 박막트랜지스터(Td)의 드레인, 즉, 제3 노드(n3)에 연결된다.The third transistor T3 is turned on in response to the nth emission control signal EM (n) applied through the nth emission control wiring of the corresponding row to the current path between the high potential voltage VDD and the driving thin film transistor Td . The source of the third transistor T3 is connected to the drain of the driving thin film transistor Td, that is, the third node n3. The gate of the third transistor T3 is connected to the nth emission control wiring, the drain thereof is connected to the high potential voltage VDD, Lt; / RTI >
제4 트랜지스터(T4)는 해당 행의 제(n-1) 발광 제어 배선을 통해 인가된 제(n-1) 발광 제어 신호(EM(n-1))에 응답하여, 발광다이오드(D)와 구동 박막트랜지스터(Td) 간의 전류 경로를 제어한다. 이러한 제4 트랜지스터(T4)의 게이트는 제(n-1) 발광 제어 배선에 연결되고, 소스는 발광다이오드(D)의 애노드, 즉, 제5 노드(n5)에 연결되며, 드레인은 구동 박막트랜지스터(Td)의 소스, 즉, 제2 노드(n2)에 연결된다.The fourth transistor T4 is turned on in response to the (n-1) emission control signal EM (n-1) applied through the (n-1) And controls the current path between the driving thin film transistors Td. The gate of the fourth transistor T4 is connected to the (n-1) th emission control wiring, the source of the fourth transistor T4 is connected to the anode of the light emitting diode D, that is, the fifth node n5, That is, to the second node n2.
발광다이오드(D)는 구동 박막트랜지스터(Td)로부터 공급되는 발광 전류에 의해 발광한다. 이러한 발광다이오드(D)의 애노드는 제5 노드(n5)에 연결되고, 캐소드는 저전위 전압(VSS)에 연결된다.The light emitting diode D emits light by a light emission current supplied from the drive thin film transistor Td. The anode of this light emitting diode D is connected to the fifth node n5, and the cathode is connected to the low potential voltage VSS.
제2 트랜지스터(T2)는 구동 박막트랜지스터(Td)의 게이트 및 드레인 사이, 즉, 제1 노드(n1)와 제3 노드(n3) 사이에 연결되어 다이오드 연결(diode connection) 보상방식에 따라 구동 박막트랜지스터(Td)의 문턱전압(Vth)을 샘플링하게 된다. 이러한 제2 트랜지스터(T2)의 게이트는 제1 게이트 배선에 연결된다.The second transistor T2 is connected between the gate and the drain of the driving thin film transistor Td, that is, between the first node n1 and the third node n3. The second transistor T2 is driven according to a diode connection compensation scheme, The threshold voltage Vth of the transistor Td is sampled. The gate of the second transistor T2 is connected to the first gate wiring.
스토리지 커패시터(Cst)는 제1 노드(n1)와 제4 노드(n4) 사이에 접속된다. 이러한 스토리지 커패시터(Cst)는 구동 박막트랜지스터(Td)의 게이트 전압과 문턱전압(Vth)을 다음 리프레쉬 프레임까지 저장하여 유지하게 된다. The storage capacitor Cst is connected between the first node n1 and the fourth node n4. The storage capacitor Cst stores and holds the gate voltage and the threshold voltage Vth of the driving thin film transistor Td to the next refresh frame.
이러한 구성을 갖는 유기발광다이오드 표시장치에서, 스위칭 박막트랜지스터(Ts)와 구동 박막트랜지스터(Td), 그리고 제1, 제3, 제4 트랜지스터(T1, T3, T4)는 다결정 실리콘을 이용하여 형성되며, 도 3의 제1 박막트랜지스터(Tr1)와 동일한 구조를 가질 수 있고, 제2 트랜지스터(T2)는 산화물 반도체를 이용하여 형성되며, 도 3의 제2 박막트랜지스터(Tr2)와 동일한 구조를 가질 수 있다. In the organic light emitting diode display device having such a configuration, the switching thin film transistor Ts, the driving thin film transistor Td and the first, third and fourth transistors T1, T3 and T4 are formed using polycrystalline silicon The second transistor T2 may have the same structure as the first thin film transistor Tr1 of FIG. 3. The second transistor T2 may be formed using an oxide semiconductor, and may have the same structure as the second thin film transistor Tr2 of FIG. have.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined in the appended claims. And changes may be made without departing from the spirit and scope of the invention.
110: 기판
112: 제1 버퍼층
114: 쉴드 패턴
116: 제2 버퍼층
118: 제1 반도체층
120: 반도체 패턴
122: 제1 게이트 절연막
124: 제1 게이트 전극
126: 제1 금속 패턴
128: 제1 층간 절연막
130: 제2 반도체층
132: 제2 게이트 절연막
134: 제2 게이트 전극
136: 제2 층간 절연막
138: 제1 소스 컨택홀
140: 제1 드레인 컨택홀
142: 쉴드 컨택홀
144: 제2 소스 컨택홀
146: 제2 드레인 컨택홀
148: 제1 소스 전극
150: 제1 드레인 전극
152: 제2 소스 전극
154: 제2 드레인 전극
156: 제2 금속 패턴
158: 제1 보호층
160: 제2 보호층
162: 제3 금속 패턴
164: 평탄화막
166: 다이오드 컨택홀
170: 제1 전극
172: 뱅크층
174: 스페이서
176: 발광층
178: 제2 전극
D: 발광다이오드110: substrate 112: first buffer layer
114: shield pattern 116: second buffer layer
118: first semiconductor layer 120: semiconductor pattern
122: first gate insulating film 124: first gate electrode
126: first metal pattern 128: first interlayer insulating film
130: second semiconductor layer 132: second gate insulating film
134: second gate electrode 136: second interlayer insulating film
138: first source contact hole 140: first drain contact hole
142: shield contact hole 144: second source contact hole
146: second drain contact hole 148: first source electrode
150: first drain electrode 152: second source electrode
154: second drain electrode 156: second metal pattern
158: first protective layer 160: second protective layer
162: third metal pattern 164: planarization film
166: diode contact hole 170: first electrode
172: bank layer 174: spacer
176: light emitting layer 178: second electrode
D: Light emitting diode
Claims (12)
상기 기판 상부에 제1 반도체층을 포함하는 제1 박막트랜지스터와;
상기 기판 상부에 상기 제1 반도체층과 다른 층의 제2 반도체층을 포함하는 제2 박막트랜지스터와;
상기 기판과 상기 제1 박막트랜지스터 사이에 위치하고 컨택홀을 통해 상기 제1 박막트랜지스터의 제1 소스 전극과 연결되는 쉴드 패턴
을 포함하고,
상기 컨택홀은 상부의 제1 홀과 하부의 제2 홀을 포함하며, 상기 제1 홀의 폭이 상기 제2 홀의 폭보다 넓은 표시장치.
Claims [1]
A first thin film transistor including a first semiconductor layer on the substrate;
A second thin film transistor on the substrate, the second thin film transistor including a second semiconductor layer different from the first semiconductor layer;
And a shield pattern disposed between the substrate and the first thin film transistor and connected to the first source electrode of the first thin film transistor through a contact hole,
/ RTI >
Wherein the contact hole includes a first hole at an upper portion and a second hole at a lower portion, the width of the first hole being larger than the width of the second hole.
상기 제1 반도체층은 다결정 실리콘으로 이루어지고, 상기 제2 반도체층은 산화물 반도체로 이루어진 표시장치.
The method according to claim 1,
Wherein the first semiconductor layer is made of polycrystalline silicon and the second semiconductor layer is made of an oxide semiconductor.
상기 쉴드 패턴과 상기 제1 소스 전극 사이에 순차적으로 위치하는 제1 절연층과 제2 절연층, 제3 절연층 및 제4 절연층을 더 포함하며,
상기 제1 홀은 상기 제4 절연층 내에 형성되고, 상기 제2 홀은 상기 제1 절연층과 상기 제2 절연층 및 상기 제3 절연층 내에 형성되는 표시장치.
3. The method of claim 2,
A first insulating layer, a second insulating layer, a third insulating layer, and a fourth insulating layer sequentially disposed between the shield pattern and the first source electrode,
Wherein the first hole is formed in the fourth insulating layer and the second hole is formed in the first insulating layer, the second insulating layer, and the third insulating layer.
상기 제1 박막트랜지스터는 제1 게이트 전극과 상기 제1 소스 전극 및 제1 드레인 전극을 더 포함하고,
상기 제2 박막트랜지스터는 제2 게이트 전극과 제2 소스 전극 및 제2 드레인 전극을 더 포함하며,
상기 제2 소스 전극은 상기 제1 게이트 전극에 연결되는 표시장치.
3. The method of claim 2,
Wherein the first thin film transistor further comprises a first gate electrode, the first source electrode and the first drain electrode,
Wherein the second thin film transistor further includes a second gate electrode, a second source electrode, and a second drain electrode,
And the second source electrode is connected to the first gate electrode.
상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극과 동일 층에 위치하는 표시장치.
5. The method of claim 4,
Wherein the first source electrode and the first drain electrode are located in the same layer as the second source electrode and the second drain electrode.
상기 제2 소스 전극과 상기 제2 드레인 전극은 제1 컨택홀을 통해 상기 제2 반도체층과 접촉하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제2 컨택홀을 통해 상기 제1 반도체층과 접촉하며,
상기 제2 컨택홀의 깊이는 상기 제1 컨택홀의 깊이보다 크고 상기 컨택홀의 깊이보다 작은 표시장치.
5. The method of claim 4,
The second source electrode and the second drain electrode contact the second semiconductor layer through the first contact hole,
Wherein the first source electrode and the first drain electrode contact the first semiconductor layer through a second contact hole,
And the depth of the second contact hole is larger than the depth of the first contact hole and smaller than the depth of the contact hole.
상기 제1 소스 전극과 직접 또는 스위치를 통해 연결되는 제1 전극과;
상기 제1 전극 상부의 발광층과;
상기 발광층 상부의 제2 전극
을 더 포함하는 표시장치.
7. The method according to any one of claims 1 to 6,
A first electrode connected to the first source electrode either directly or through a switch;
An emission layer on the first electrode;
The second electrode
Further comprising:
상기 쉴드 패턴이 형성된 상기 기판 상부에 제1 반도체층을 포함하는 제1 박막트랜지스터를 형성하는 단계와;
상기 쉴드 패턴이 형성된 상기 기판 상부에 상기 제1 반도체층과 다른 층의 제2 반도체층을 포함하는 제2 박막트랜지스터를 형성하는 단계
를 포함하며,
상기 제1 박막트랜지스터를 형성하는 단계는 컨택홀을 통해 상기 쉴드 패턴과 연결되는 제1 소스 전극을 형성하는 단계를 포함하고,
상기 컨택홀은 상부의 제1 홀과 하부의 제2 홀을 포함하며, 상기 제1 홀의 폭이 상기 제2 홀의 폭보다 넓은 표시장치의 제조 방법.
Forming a shield pattern on the substrate;
Forming a first thin film transistor including a first semiconductor layer on the substrate on which the shield pattern is formed;
Forming a second thin film transistor on the substrate on which the shield pattern is formed, the second thin film transistor including a second semiconductor layer different from the first semiconductor layer;
/ RTI >
Wherein forming the first thin film transistor includes forming a first source electrode connected to the shield pattern through a contact hole,
Wherein the contact hole includes a first hole at an upper portion and a second hole at a lower portion, the width of the first hole being larger than the width of the second hole.
상기 제2 박막트랜지스터를 형성하는 단계는 제2 소스 전극을 형성하는 단계를 포함하고,
상기 제1 소스 전극을 형성하는 단계와 상기 제2 소스 전극을 형성하는 단계는 동일 공정을 통해 이루어지는 표시장치의 제조 방법.
9. The method of claim 8,
Wherein forming the second thin film transistor includes forming a second source electrode,
Wherein the step of forming the first source electrode and the step of forming the second source electrode are performed through the same process.
상기 제2 박막트랜지스터를 형성하는 단계는 상기 제2 소스 전극과 상기 제2 반도체층의 연결을 위한 제1 컨택홀을 형성하는 단계를 포함하고,
상기 제1 박막트랜지스터를 형성하는 단계는 상기 제1 소스 전극과 상기 제1 반도체층의 연결을 위한 제2 컨택홀을 형성하는 단계를 포함하며,
상기 제1 홀은 상기 제1 컨택홀을 형성하는 단계에서 형성되고, 상기 제2 홀은 상기 제2 컨택홀을 형성하는 단계에서 형성되는 표시장치의 제조 방법.
10. The method of claim 9,
Wherein forming the second thin film transistor includes forming a first contact hole for connection of the second source electrode and the second semiconductor layer,
Wherein forming the first thin film transistor includes forming a second contact hole for connection of the first source electrode and the first semiconductor layer,
Wherein the first hole is formed in the step of forming the first contact hole and the second hole is formed in the step of forming the second contact hole.
상기 쉴드 패턴과 상기 제1 소스 전극 사이에 버퍼층과 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막이 순차적으로 형성되며,
상기 제1 컨택홀을 형성하는 단계는 상기 제2 층간 절연막을 제거하는 단계를 포함하고,
상기 제2 컨택홀을 형성하는 단계는 상기 제1 층간 절연막과 상기 게이트 절연막 및 상기 버퍼층을 제거하는 단계를 포함하는 표시장치의 제조 방법.
11. The method of claim 10,
A buffer layer, a gate insulating layer, a first interlayer insulating layer, and a second interlayer insulating layer are sequentially formed between the shield pattern and the first source electrode,
The forming of the first contact hole may include removing the second interlayer insulating film,
And forming the second contact hole includes removing the first interlayer insulating film, the gate insulating film, and the buffer layer.
상기 제1 소스 전극과 연결되는 제1 전극을 형성하는 단계와;
상기 제1 전극 상부에 발광층을 형성하는 단계와;
상기 발광층 상부에 제2 전극을 형성하는 단계
를 더 포함하는 표시장치의 제조 방법.The method according to any one of claims 8 to 11,
Forming a first electrode connected to the first source electrode;
Forming a light emitting layer on the first electrode;
Forming a second electrode on the light emitting layer
The method comprising the steps of:
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