KR102268493B1 - Organic light emitting diode device and method of fabricating the same - Google Patents

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Abstract

본 발명에 따른 유기발광다이오드 표시장치는 스토리지 커패시터를 구동 트랜지스 상부에 형성하는 것으로, 스토리지 커패시터의 정전용량을 확보함과 동시에 유기발광다이오드 표시장치 표시영역을 확보하고, 고해상도를 구현할 수 있는 효과를 갖는다.The organic light emitting diode display device according to the present invention forms the storage capacitor above the driving transistor, and at the same time secures the capacitance of the storage capacitor, secures the organic light emitting diode display device display area, and has the effect of realizing high resolution. have

Description

유기발광다이오드 표시장치 및 이의 제조방법{Organic light emitting diode device and method of fabricating the same}Organic light emitting diode display device and manufacturing method thereof

본 발명은 유기발광다이오드 표시장치에 관한 것으로, 특히 고해상도를 구현할 수 있는 유기발광다이오드 표시장치 및 이의 제조방법에 관한 것이다.
The present invention relates to an organic light emitting diode display, and more particularly, to an organic light emitting diode display capable of realizing high resolution and a manufacturing method thereof.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: liquid crystal display), 플라즈마표시장치(PDP: plasma display panel), 유기발광다이오드 표시장치(OLED: organic light emitting diode device)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms, and in recent years, a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting device Various flat display devices such as an organic light emitting diode device (OLED) are being used.

이중 유기발광다이오드 표시장치는 스스로 발광하는 자발광소자를 이용함으로써 응답속도가 빠르고 발광효율, 휘도 및 시야각이 우수한 장점이 있다.The organic light emitting diode display device has advantages in that the response speed is fast and the luminous efficiency, luminance and viewing angle are excellent by using a self-luminous device that emits light by itself.

유기발광다이오드 표시장치는 도 1과 같이 유기발광다이오드를 가진다. 유기발광다이오드는 애노드전극과 캐소드전극 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 구비한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함한다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.The organic light emitting diode display includes an organic light emitting diode as shown in FIG. 1 . The organic light emitting diode includes an organic compound layer (HIL, HTL, EML, ETL, EIL) formed between an anode electrode and a cathode electrode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL) and an electron injection layer (Electron Injection layer, EIL). When a driving voltage is applied to the anode electrode and the cathode electrode, holes passing through the hole transport layer (HTL) and electrons passing through the electron transport layer (ETL) are moved to the light emitting layer (EML) to form excitons, and as a result, the light emitting layer (EML) is produces visible light.

유기발광다이오드 표시장치는 이와 같은 유기발광다이오드가 포함된 화소를 매트릭스 형태로 배열하고 스캔펄스에 의해 선택된 화소들의 밝기를 비디오 데이터의 계조에 따라 제어한다.The organic light emitting diode display arranges the pixels including the organic light emitting diode in a matrix form and controls the brightness of the pixels selected by the scan pulse according to the gray level of the video data.

도 2는 유기발광다이오드 표시장치에 있어서 하나의 화소에 대한 등가 회로도이다. 도 2를 참조하면, 유기발광다이오드 표시장치의 화소는 유기발광다이오드(E), 서로 교차하는 게이트라인(GL) 및 데이터라인(DL), 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)를 포함한다.2 is an equivalent circuit diagram of one pixel in an organic light emitting diode display. Referring to FIG. 2 , the pixels of the organic light emitting diode display include an organic light emitting diode E, a gate line GL and a data line DL crossing each other, a switching transistor ST, a driving transistor DT, and a storage capacitor. (Cst).

스위칭 트랜지스터(ST)는 게이트라인(GL)으로부터의 스캔신호에 응답하여 턴-온(turn-on)됨으로써 데이터라인(DL)으로부터의 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 인가한다. 구동 트랜지스터(DT)는 게이트전극의 게이트전위(Vg)와 소스전극의 소스전위(Vs)간의 차이(Vg-s)에 따라 유기발광다이오드(E)에 흐르는 전류량을 제어한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전위(Vg)를 한 프레임동안 일정하게 유지시킨다. 유기발광다이오드(E)는 구동 트랜지지스터(DT)의 드레인전극과 기저전압원(Vcc) 사이에 접속된다.The switching transistor ST is turned on in response to the scan signal from the gate line GL to apply the data voltage from the data line DL to the gate electrode of the driving transistor DT. The driving transistor DT controls the amount of current flowing through the organic light emitting diode E according to the difference (Vg-s) between the gate potential Vg of the gate electrode and the source potential Vs of the source electrode. The storage capacitor Cst maintains the gate potential Vg of the driving transistor DT constant for one frame. The organic light emitting diode E is connected between the drain electrode of the driving transistor DT and the base voltage source Vcc.

일반적으로, 유기발광다이오드 표시장치에서 화소들 간 휘도의 불균일성은 구동 TFT의 문턱전압 편차에 기인한다. In general, non-uniformity of luminance between pixels in an organic light emitting diode display is caused by a threshold voltage deviation of a driving TFT.

LTPS(Low Temperature Poly Silicon) 로 구동 트랜지스터를 형성하는 유기발광다이오드 표시장치에서는 ELA(Excimer Laser Annealing) 공정으로 인해 화소들 간 구동 트랜지스터의 문턱전압 편차가 발생한다. 반면, a-Si(Amorphous Silicon)로 구동 트랜지스터를 형성하는 유기발광다이오드 표시장치에서는 패널 구동에 따라 진행되는 구동 트랜지스터의 열화 정도가 화소마다 달라져 화소들 간 TFT의 문턱전압 편차가 발생된다.In an organic light emitting diode display that forms a driving transistor with LTPS (Low Temperature Poly Silicon), a threshold voltage deviation of the driving transistor between pixels occurs due to an ELA (Excimer Laser Annealing) process. On the other hand, in an organic light emitting diode display in which a driving transistor is formed of a-Si (amorphous silicon), the degree of deterioration of the driving transistor that proceeds according to the panel driving varies for each pixel, resulting in a deviation in the threshold voltage of the TFT between the pixels.

화소들 간 구동 트랜지스터의 문턱전압 편차를 보상하기 위해, 각 화소마다 전압보상 또는 전류보상회로(예를 들어 4개의 트랜지스터와 1개의 커패시터(4T1C), 4개의 트랜지스터와 2개의 커패시터(4T2C), 5개의 트랜지스터와 2개의 커패시터(5T2C), 6개의 트랜지스터와 1개의 커패시터(6T1C), 6개의 트랜지스터와 2개의 커패시터(6T2C))를 갖는 보상화소 구조가 제안되고 있다.In order to compensate the threshold voltage deviation of the driving transistor between pixels, a voltage compensation or current compensation circuit (for example, four transistors and one capacitor 4T1C, four transistors and two capacitors 4T2C), 5 A compensation pixel structure having two transistors and two capacitors 5T2C, six transistors and one capacitor 6T1C, and six transistors and two capacitors 6T2C) has been proposed.

그러나, 보상화소 구조는 보상 기능을 수행하기 위해 많은 수의 소자(예를 들어 전술한 4개의 트랜지스터와 1개의 커패시터(4T1C), 4개의 트랜지스터와 2개의 커패시터(4T2C), 5개의 트랜지스터와 2개의 커패시터(5T2C), 6개의 트랜지스터와 1개의 커패시터(6T1C), 6개의 트랜지스터와 2개의 커패시터(6T2C))들을 구비해야하기 때문에, 고해상도의 표시장치로 갈수록 화소의 크기가 줄어들어 소자와 커패시터가 한 화소내에 형성되지 못하는 문제점이 있다. 특히 커패시터는 표시장치를 구동하기 위해서 일정한 정전용량이 확보되어야 하는데, 정전용량을 확보하기 위해서는 어느 정도 이상의 면적이 반드시 필요하게 된다.However, the compensation pixel structure has a large number of devices (for example, the aforementioned four transistors and one capacitor 4T1C, four transistors and two capacitors 4T2C), and five transistors and two Since capacitors 5T2C, 6 transistors and 1 capacitor 6T1C, 6 transistors and 2 capacitors 6T2C) must be provided, the size of the pixel decreases as the display device with a higher resolution becomes one pixel. There is a problem that it cannot be formed within. In particular, the capacitor must have a certain capacitance to drive the display device. In order to secure the capacitance, a certain area or more is necessarily required.

즉, 종래의 보상화소 구조는 커패시터의 정전용량을 확보하면서 고해상도의 표시장치를 구현하기에 적합하지 않은 문제점이 있다.
That is, the conventional compensation pixel structure has a problem in that it is not suitable for realizing a high-resolution display device while securing the capacitance of the capacitor.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 스토리지 커패시터의 정전용량을 확보하고, 고해상도를 구현할 수 있는 유기발광다이오드 표시장치를 제공하는 것을 목적으로 한다.
An object of the present invention is to solve the above problems, and an object of the present invention is to provide an organic light emitting diode display capable of securing the capacitance of a storage capacitor and realizing a high resolution.

전술한 바와 같이 목적을 달성하기 위해, 본 발명은 기판과; 상기 기판 상부에 형성되어 화소영역을 정의하는 스캔배선 및 데이터배선과; 상기 스캔배선과 이격하여 형성되는 센싱배선과, 상기 데이터배선과 이격하여 형성되는 전원배선 및 기준전압배선과; 상기 스캔배선에 연결되는 스위칭 트랜지스터와, 상기 센싱배선에 연결되는 샘플링 트랜지스터와, 상기 스위칭 트랜지스터 및 상기 전원배선에 연결되는 구동 트랜지스터와; 상기 구동 트랜지스터와 연결되고, 상기 구동 트랜지스터를 덮는 스토리지 커패시터와; 상기 스토리지 커패시터 상부에 형성되는 유기발광다이오드를 포함하는 유기발광다이오드 표시장치를 제공한다.In order to achieve the object as described above, the present invention provides a substrate; a scan line and a data line formed on the substrate to define a pixel area; a sensing line formed to be spaced apart from the scan line, a power line and a reference voltage line formed to be spaced apart from the data line; a switching transistor connected to the scan line, a sampling transistor connected to the sensing line, and a driving transistor connected to the switching transistor and the power supply line; a storage capacitor connected to the driving transistor and covering the driving transistor; Provided is an organic light emitting diode display including an organic light emitting diode formed on the storage capacitor.

상기 스토리지 커패시터는, 상기 구동 트랜지스터와 중첩되며 상기 샘플링 트랜지스터의 드레인전극과 연결되는 제1커패시터전극과; 상기 제1커패시터전극 및 상기 구동 트랜지스터와 중첩되고, 상기 구동 트랜지스터의 게이트전극과 연결되는 제2커패시터전극을 포함하고, 상기 제2커패시터전극은 상기 구동트랜지스터의 상기 게이트전극과 제1연결패턴을 통해 연결되고, 상기 제1커패시터전극은, 상기 샘플링 트랜지스터의 상기 드레인전극과 제2연결패턴을 통해 연결되는 것을 특징으로 한다.The storage capacitor may include: a first capacitor electrode overlapping the driving transistor and connected to a drain electrode of the sampling transistor; a second capacitor electrode overlapping the first capacitor electrode and the driving transistor and connected to the gate electrode of the driving transistor, wherein the second capacitor electrode is connected to the gate electrode of the driving transistor through a first connection pattern connected, and the first capacitor electrode is connected to the drain electrode of the sampling transistor through a second connection pattern.

상기 스토리지 커패시터는, 상기 스캔배선과 일부 중첩되어 형성되는 것을 특징으로 한다.The storage capacitor may be partially overlapped with the scan wiring.

전술한 바와 같이 본 발명에 따른 유기발광다이오드 표시장치를 제공하기 위해 기판을 준비하는 단계와; 상기 기판 상부에 스캔배선, 센싱배선을 형성하는 단계와; 상기 스캔배선과 연결되는 스위칭 트랜지스터를 형성하고, 상기 센싱배선에 연결되는 샘플링 트랜지스터를 형성하고, 상기 스위칭 트랜지스터와 상기 샘플링 트랜지스터에 연결되는 구동 트랜지스터를 형성하는 단계와; 상기 구동 트랜지스터를 덮으며, 상기 샘플링 트랜지스터와 연결되는 제1커패시터전극을 형성하는 단계와; 상기 제1커패시터전극 상부로 상기 구동 트랜지스터와 중첩되고, 상기 구동 트랜지스터와 연결되는 제2커패시터전극을 형성하는 단계와; 상기 제1커패시터 및 제2커패시터전극 상부로 유기발광다이오드를 형성하는 단계를 포함하는 유기발광다이오드 표시장치의 제조방법을 제공한다.Preparing a substrate to provide the organic light emitting diode display device according to the present invention as described above; forming scan wirings and sensing wirings on the substrate; forming a switching transistor connected to the scan line, a sampling transistor connected to the sensing line, and a driving transistor connected to the switching transistor and the sampling transistor; forming a first capacitor electrode covering the driving transistor and connected to the sampling transistor; forming a second capacitor electrode overlapping the driving transistor over the first capacitor electrode and connected to the driving transistor; There is provided a method of manufacturing an organic light emitting diode display including forming an organic light emitting diode over the first capacitor and the second capacitor electrode.

상기 구동 트랜지스터의 게이트전극에 연결되는 제1연결패턴을 형성하는 단계와, 상기 제1커패시터전극과 상기 구동 트랜지스터의 드레인전극에 연결되는 제2연결배선을 형성하는 단계를 더 포함하며, 상기 제1연결배선은 상기 제2커패시터전극과 연결되고, 상기 제2연결배선은 상기 제1커패시터전극과 연결되는 것을 특징으로 한다.The method further comprising: forming a first connection pattern connected to the gate electrode of the driving transistor; and forming a second connection wiring connected to the first capacitor electrode and the drain electrode of the driving transistor; The connecting line is connected to the second capacitor electrode, and the second connecting line is connected to the first capacitor electrode.

상기 스토리지 커패시터는, 상기 스캔배선과 일부 중첩되어 형성되는 것을 특징으로 한다.The storage capacitor may be partially overlapped with the scan wiring.

더욱 기판을 준비하는 단계와; 상기 기판 상부에, 스위칭 트랜지스터와 구동 트랜지스터와 샘플링 트랜지스터 각각에 포함되는 제1, 제2, 제3액티브층을 형성하는 단계와; 상기 제1, 제2, 제3액티브층 상부에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상부에 제1, 제2, 제3게이트전극을 형성하고, 상기 제1, 제2, 제3액티브층 각각의 양측에 불순물을 도핑하여 제1 내지 제3소스 및 제1 내지 제3드레인영역을 형성하는 단계와; 상기 제1, 제2, 제3게이트전극 상부에 제1층간절연막을 형성하는 단계와; 상기 제1층간절연막 상에 상기 제1 내지 제3소스 및 제1 내지 제3드레인영역과 접촉되는 제1 내지 제3소스 및 제1 내지 제3드레인전극을 형성하는 단계와; 상기 제1층간절연막 상에, 상기 제1층간절연막에 형성된 제3콘택홀과 제5콘택홀 각각을 통해 상기 제2게이트전극과 제1드레인영역에 접촉하는 제1연결패턴을 형성하는 단계와; 상기 제2드레인전극과 제1연결패턴을 덮는 제2층간절연막을 형성하는 단계와; 상기 제2층간절연막 상에, 상기 제1연결패턴과 제2드레인전극과 제2게이트전극과 제2액티브층과 중첩하는 제1커패시터전극을 형성하는 단계와; 상기 제1커패시터전극 상부에 제3층간절연막을 형성하는 단계와; 상기 제3층간절연막 상에, 상기 제2,제3층간절연막에 형성된 제9콘택홀을 통해 상기 제1연결패턴에 접촉되며, 상기 제1커패시터전극과 제2게이트전극과 제2액티브층과 중첩되는 제2커패시터전극을 형성하는 단계와; 상기 제3층간절연막 상에, 상기 제2,제3층간절연막에 형성된 제8콘택홀을 통해 상기 제1커패시터전극과 접촉하고 상기 제2드레인전극과 접촉하는 제2연결패턴을 형성하는 단계와; 상기 제1커패시터전극과 제2연결패턴 상부로 평탄화막을 형성하는 단계와; 상기 평탄화막 상부에 유기발광다이오드를 형성하는 단계를 포함하고, 상기 유기발광다이오드의 애노드전극은, 상기 평탄화막에 형성된 제10콘택홀을 통해 상기 제2연결패턴에 접촉하는 유기발광다이오드 표시장치의 제조방법을 제공한다.further preparing a substrate; forming first, second, and third active layers included in each of a switching transistor, a driving transistor, and a sampling transistor, on the substrate; forming a gate insulating film on the first, second, and third active layers; First, second, and third gate electrodes are formed on the gate insulating layer, and impurities are doped on both sides of each of the first, second, and third active layers to form first to third sources and first to third forming a drain region; forming a first interlayer insulating film on the first, second, and third gate electrodes; forming first to third source and first to third drain electrodes in contact with the first to third source and first to third drain regions on the first interlayer insulating layer; forming, on the first interlayer insulating layer, a first connection pattern in contact with the second gate electrode and the first drain region through a third contact hole and a fifth contact hole formed in the first interlayer insulating layer, respectively; forming a second interlayer insulating layer covering the second drain electrode and the first connection pattern; forming a first capacitor electrode overlapping the first connection pattern, the second drain electrode, the second gate electrode, and the second active layer on the second interlayer insulating layer; forming a third interlayer insulating film on the first capacitor electrode; The third interlayer insulating layer is in contact with the first connection pattern through a ninth contact hole formed in the second and third interlayer insulating layers, and the first capacitor electrode, the second gate electrode, and the second active layer overlap. forming a second capacitor electrode to be forming a second connection pattern in contact with the first capacitor electrode and in contact with the second drain electrode through an eighth contact hole formed in the second and third interlayer insulating layers on the third interlayer insulating layer; forming a planarization layer over the first capacitor electrode and the second connection pattern; and forming an organic light emitting diode on the planarization layer, wherein the anode electrode of the organic light emitting diode contacts the second connection pattern through a tenth contact hole formed in the planarization layer. A manufacturing method is provided.

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상술한 바와 같이, 본 발명의 유기발광다이오드 표시장치는 스토리지 커패시터를 트랜지스터 상부에 형성하는 것으로, 스토리지 커패시터의 정전용량을 확보함과 동시에 유기발광다이오드 표시장치의 고해상도를 구현할 수 있는 효과를 갖는다.
As described above, in the organic light emitting diode display device of the present invention, the storage capacitor is formed above the transistor, and thus, the capacitance of the storage capacitor is secured and the high resolution of the organic light emitting diode display device can be realized.

도 1은 일반적인 유기발광다이오드 표시장치의 발광원리를 보여주는 도면이다.
도 2는 종래의 유기발광다이오드 표시장치에 있어서 하나의 화소를 등가적으로 나타내는 등가 회로도이다.
도 3은 본 발명의 실시예에 따른 유기발광다이오드 표시장치에 있어서 하나의 화소를 등가적으로 나타내는 등가회로도이다.
도 4는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 단면도이다. 도 5a 내지 도 5j는 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 공정순서에 따라 나타낸 단면도이다.1 is a view showing a light emitting principle of a general organic light emitting diode display.
2 is an equivalent circuit diagram equivalently showing one pixel in a conventional organic light emitting diode display device.
3 is an equivalent circuit diagram equivalently showing one pixel in an organic light emitting diode display according to an embodiment of the present invention.
4 is a cross-sectional view of an organic light emitting diode display according to an embodiment of the present invention. 5A to 5J are cross-sectional views illustrating an organic light emitting diode display device according to an embodiment of the present invention according to a process sequence.

이하, 첨부한 도면을 참조하여 본 발명의 실세예에 따른 유기발광다이오드 표시장치를 상세히 설명한다.
Hereinafter, an organic light emitting diode display according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3는 본 발명의 실시예에 따른 유기발광다이오드 표시장치에 있어서 하나의 화소를 등가적으로 나타내는 등가회로도이다.3 is an equivalent circuit diagram equivalently showing one pixel in an organic light emitting diode display according to an embodiment of the present invention.

도시한 바와 같이, 스캔배선(SCAN), 센싱배선(SEN), 데이터배선(DL), 전원배선(Vdd), 기준전압배선(Vref)이 배치되어 있다.As shown, a scan line SCAN, a sensing line SEN, a data line DL, a power line Vdd, and a reference voltage line Vref are arranged.

스캔배선(SCAN)과 데이터배선(DL)은 서로 교차하여 화소영역(P)을 정의한다. 스캔배선(SCAN)과 이격하며 센싱배선(SEN)이 배치되어 있고, 데이터배선(DL)과 이격하며 기준전압배선(Vref)과 전원배선(Vdd)이 배치되어 있다.The scan line SCAN and the data line DL cross each other to define the pixel area P. The sensing line SEN is disposed apart from the scan line SCAN, and the reference voltage line Vref and the power line Vdd are disposed apart from the data line DL.

화소영역(P)에는 다수의 트랜지스터, 예를 들면 제1 내지 제3트랜지스터(T1, T2, T3)와, 커패시터(C)와 유기발광다이오드(E)가 구성될 수 있다. 여기서, 제1 내지 제3트랜지스터(T1, T2, T3)를 P타입의 트랜지스터가 사용되는 것을 예로 설명한다. 한편, N타입의 트랜지스터가 제1 내지 제3트랜지스터(T1, T2, T3)로서 사용될 수 있음은 당업자에게 있어 자명하고, 더욱이 제1 내지 제3트랜지스터(T1, T2, T3) 중 일부에 대해서는 P타입의 트랜지스터를 사용하고 나머지에 대해서는 N타입의 트랜지스터를 사용할 수 있음은 당업자에게 자명하다.A plurality of transistors, for example, first to third transistors T1 , T2 , and T3 , a capacitor C and an organic light emitting diode E may be configured in the pixel region P . Here, the first to third transistors T1, T2, and T3 will be described as an example in which P-type transistors are used. On the other hand, it is obvious to those skilled in the art that an N-type transistor can be used as the first to third transistors T1, T2, and T3, and moreover, for some of the first to third transistors T1, T2, and T3, P It is apparent to those skilled in the art that type transistors can be used and N type transistors can be used for the rest.

제1트랜지스터(T1)는 스위칭 트랜지스터의 기능을 할 수 있다. 제1트랜지스터(T1)의 게이트전극은 스캔배선(SCAN)에 연결될 수 있고, 제1트랜지스터(T1)의 소스전극은 데이터배선(DL)에 연결될 수 있다. 그리고 제1트랜지스터(T1)의 드레인전극은 커패시터(C)의 제1전극과 연결될 수 있다. 여기서, 제1트랜지스터(T1)와 커패시터(C)의 접점을 제1노드(N1)라고 칭한다.The first transistor T1 may function as a switching transistor. The gate electrode of the first transistor T1 may be connected to the scan line SCAN, and the source electrode of the first transistor T1 may be connected to the data line DL. And the drain electrode of the first transistor T1 may be connected to the first electrode of the capacitor C. Here, the contact point between the first transistor T1 and the capacitor C is referred to as a first node N1.

제2트랜지스터(T2)는 구동 트랜지스터로서 기능할 수 있다. 제2트랜지스터(T2)의 게이트전극은 제1노드(N1)을 통해 커패시터(C)의 제1전극과 제1트랜지스터(T1)의 드레인전극과 연결될 수 있고, 소스전극은 전원배선(Vdd)과 연결될 수 있다. 그리고, 제2트랜지스터(T2)의 드레인전극은 유기발광다이오드(E)의 애노드전극에 연결될 수 있다.The second transistor T2 may function as a driving transistor. The gate electrode of the second transistor T2 may be connected to the first electrode of the capacitor C and the drain electrode of the first transistor T1 through the first node N1, and the source electrode may be connected to the power supply line Vdd and can be connected And, the drain electrode of the second transistor T2 may be connected to the anode electrode of the organic light emitting diode (E).

제3트랜지스터(T3)는 샘플링 트랜지스터의 기능을 할 수 있다. 제3트랜지스터(T3)의 게이트전극은 센싱배선(SEN)에 연결될 수 있고, 소스전극은 기준전압배선(Vref)에 연결될 수 있다. 그리고 제3트랜지스터(T3)의 드레인전극은 제1커패시터(C2)의 제2전극과 연결될 수 있다. 여기서, 제3트랜지스터(T3)와 커패시터(C)의 접점을 제2노드(N2)라고 칭한다.The third transistor T3 may function as a sampling transistor. The gate electrode of the third transistor T3 may be connected to the sensing line SEN, and the source electrode may be connected to the reference voltage line Vref. And the drain electrode of the third transistor T3 may be connected to the second electrode of the first capacitor C2. Here, the contact point between the third transistor T3 and the capacitor C is referred to as a second node N2.

커패시터(C)는 스토리지 커패시터의 기능을 할 수 있다. 커패시터(C)의 제1전극은 제1노드(N1)에 연결되고, 제2전극은 제2노드(N2)에 연결될 수 있다.The capacitor C may function as a storage capacitor. The first electrode of the capacitor C may be connected to the first node N1 , and the second electrode may be connected to the second node N2 .

제3트랜지스터(T3)의 드레인전극과 커패시터(C)의 제2전극은 제2노드(N2)를 통해 제2트랜지스터(T2)의 드레인전극과 연결되고 유기발광다이오드(E)의 애노드전극과 연결될 수 있다.The drain electrode of the third transistor T3 and the second electrode of the capacitor C are connected to the drain electrode of the second transistor T2 through the second node N2 and connected to the anode electrode of the organic light emitting diode E can

전술한 바와 같은 관계로, 제1 내지 제3트랜지스터(T1, T2, T3)와 커패시터(C)와, 유기발광다이오드(E)가 서로 연결되어, 화소영역(P)에 입력되는 다수의 신호들을 통해 동작하고 빛을 발광하게 된다.As described above, the first to third transistors T1 , T2 , and T3 , the capacitor C and the organic light emitting diode E are connected to each other to transmit a plurality of signals input to the pixel region P. It works and emits light.

이하 전술한 바와 같은 구성요소들의 기능에 대해 상세히 살펴본다.Hereinafter, the functions of the components as described above will be described in detail.

제1 및 제3트랜지스터 (T1, T3)는 제1시간구간(예를 들어 초기화구간)에서 스캔배선(SCAN)을 통해 턴-온 전압이 인가되고, 센싱배선(SEN)을 통해 턴-온전압이 인가되어, 그에 따라 제1, 제3트랜지스터(T1, T3)는 턴-온된다. 이 때, 제1 및 제3트랜지스터(T1, T3)가 P타입인 경우 로우레벨전압 또는 부극성전압이 턴-온 전압으로 사용될 수 있다.The turn-on voltage is applied to the first and third transistors T1 and T3 through the scan line SCAN in the first time period (eg, the initialization period), and the turn-on voltage is applied through the sensing line SEN. is applied, and accordingly, the first and third transistors T1 and T3 are turned on. In this case, when the first and third transistors T1 and T3 are P-type, a low-level voltage or a negative polarity voltage may be used as a turn-on voltage.

이에 따라, 제1트랜지스터(T1)의 드레인전극과 제2트랜지스터(T2)의 게이트전극 및 커패시터(C)의 접점인 제1노드(N1)는 데이터전압에 대응되는 전압을 가지며, 제2트랜지스터(T2)의 드레인전극과, 커패시터(C)와 발광다이오드(E)의 접점인 제2노드(N2)는 초기전압을 갖는다.Accordingly, the first node N1, which is the contact point between the drain electrode of the first transistor T1, the gate electrode of the second transistor T2, and the capacitor C, has a voltage corresponding to the data voltage, and the second transistor ( The drain electrode of T2 and the second node N2, which is a contact point between the capacitor C and the light emitting diode E, have an initial voltage.

이후, 제2시간구간(예를 들어 센싱구간)에서 스캔배선(SCAN)을 통해 턴-오프 전압이 인가되고, 센싱배선(SEN)을 통해 턴-온 전압이 인가되어, 그에 따라 제1트랜지스터(T1)는 턴-오프되고, 제3트랜지스터(T3)는 턴-온 상태가 유지된다.Thereafter, in the second time period (eg, the sensing period), the turn-off voltage is applied through the scan line SCAN, and the turn-on voltage is applied through the sensing line SEN, and accordingly, the first transistor ( T1) is turned off, and the third transistor T3 is turned on.

이에 따라, 제1노드(N1)는 플로팅(floating)되고, 제2노드(N2)에는 제2트랜지스터(T2)를 흐르는 전류에 의하여 전하가 축적되어 전압이 상승하며, 이러한 제2노드(N2)의 전압 상승은 제2트랜지스터(T2)가 턴-오프 될 때까지 지속된다. Accordingly, the first node N1 is floated, and the voltage is increased by accumulating charges in the second node N2 by the current flowing through the second transistor T2, and this second node N2 The voltage rise of is continued until the second transistor T2 is turned off.

따라서, 제2노드(N2)는 제2트랜지스터(T2)가 턴-오프 될 때의 전압, 즉 데이터전압에서 제2트랜지스터(T2)의 문턱전압을 뺀 값에 대응되는 전압이 되며, 턴-온 된 제3트랜지스터(T3)에 연결된 초기화배선(Vref) 역시 이와 동일한 전압이 되며, 이 전압은 데이터구동부(미도시)에 저장된다. Accordingly, the second node N2 becomes a voltage when the second transistor T2 is turned off, that is, a voltage corresponding to a value obtained by subtracting the threshold voltage of the second transistor T2 from the data voltage, and is turned on. The initialization line Vref connected to the third transistor T3 also becomes the same voltage, and this voltage is stored in the data driver (not shown).

이후, 제3시간구간(예를 들어 종료구간)에서 스캔배선(SCAN)과 센싱배선(SEN)은 턴-오프 전압을 가지며, 이에 따라 제1, 제3트랜지스터(T1, T3)는 턴-오프 된다. Thereafter, in the third time period (eg, the end period), the scan wiring SCAN and the sensing wiring SEN have a turn-off voltage, and accordingly, the first and third transistors T1 and T3 are turned off. do.

이에 따라, 데이터구동부(미도시)에 저장되어 있는 전압(즉, 데이터신호-문턱전압)이 아날로그-디지털 변환기(미도시)로 전달되어 이에 대응되는 센싱데이터가 생성된다. 이러한 센싱데이터를 이용하여 제2트랜지스터(T2)의 열화를 보상할 수 있다.
Accordingly, the voltage (that is, the data signal-threshold voltage) stored in the data driver (not shown) is transferred to the analog-to-digital converter (not shown) to generate sensing data corresponding thereto. The deterioration of the second transistor T2 may be compensated for by using the sensing data.

이하, 도면을 참조하여, 본 발명에 따른 유기발광다이오드 표시장치의 특징적인 부분인 제1커패시터가 제2트랜지스터와 중첩되는 단면구조를 설명한다. Hereinafter, a cross-sectional structure in which the first capacitor, which is a characteristic part of the organic light emitting diode display device according to the present invention, overlaps with the second transistor will be described with reference to the drawings.

도 4는 본 발명에 따른 유기발광다이오드 표시장치의 단면도로, 본 발명의 특징적인 부분으로 제1트랜지스터의 드레인영역과 제2트랜지스터와, 제3트랜지스터의 드레인영역을 도시한다. 도시하지 않은 제1트랜지스터와 제3트랜지스터의 소스영역은 드레인전극과 동일한 공정에서 동일한 물질, 구조로 형성된다.4 is a cross-sectional view of an organic light emitting diode display according to the present invention, showing a drain region of a first transistor, a second transistor, and a drain region of a third transistor as characteristic parts of the present invention. Source regions of the first transistor and the third transistor, not shown, are formed of the same material and structure in the same process as that of the drain electrode.

도 4를 참조하면, 본 발명에 따른 유기발광다이오드 표시장치는 투명한 유기 또는 플라스틱 등의 절연물질로 이루어진 기판(100) 상에 전면으로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 버퍼층(102)이 형성되어 있고, 버퍼층(102) 위로 제1액티브층(미도시), 제2액티브층(113a), 제3액티브층(115a)이 형성되어 있다. 이 때, 각 액티브층(미도시, 113a, 115a)은 비정질 실리콘, 다결정질 실리콘, 산화물 반도체 등으로 형성할 수 있다.Referring to FIG. 4, the organic light emitting diode display device according to the present invention has an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiO 2 ), on a substrate 100 made of an insulating material such as transparent organic or plastic ( SiN X ) The buffer layer 102 is formed, and a first active layer (not shown), a second active layer 113a, and a third active layer 115a are formed on the buffer layer 102 . In this case, each active layer (not shown, 113a, 115a) may be formed of amorphous silicon, polycrystalline silicon, an oxide semiconductor, or the like.

그리고, 각 액티브층(미도시, 113a, 115a)은 양측면으로 고농도의 불순물 이온이 도핑된 제1드레인영역(112a), 제2드레인영역(114a), 제3드레인영역(114a)으로 구성된다. 이 때, 제2드레인영역(114a)과 제3드레인영역(114a)은 명칭을 달리 하였지만 실제 동일영역으로 구성될 수 있다.In addition, each active layer (not shown, 113a, 115a) includes a first drain region 112a, a second drain region 114a, and a third drain region 114a doped with a high concentration of impurity ions on both sides thereof. In this case, although the names of the second drain region 114a and the third drain region 114a are different, they may actually be configured as the same region.

이러한, 각 액티브층(미도시, 113a, 115a) 상부에는 게이트절연막(110)이 형성되고, 게이트절연막(110) 상부에는 각 액티브층(미도시, 113a, 115a)에 대응하여 제1게이트전극(미도시), 제2게이트전극(123a), 제3게이트전극(125a)이 형성되어 있다. 도시하지 않았지만 게이트절연막(110) 상부에 일방향으로 연장하는 스캔배선(도 3의 SCAN), 센싱배선(도 3의 SEN)이 형성되어 있다. 이 때, 제3게이트전극(125a)은 센싱배선(도 3의 SEN)의 일부분으로 형성될 수 있다.A gate insulating film 110 is formed on each of the active layers (not shown, 113a, 115a), and a first gate electrode (not shown, 113a, 115a) corresponding to each of the active layers (not shown, 113a, 115a) is formed on the gate insulating film 110. (not shown), a second gate electrode 123a, and a third gate electrode 125a are formed. Although not shown, a scan wiring (SCAN in FIG. 3 ) and a sensing wiring (SEN in FIG. 3 ) extending in one direction are formed on the gate insulating layer 110 . In this case, the third gate electrode 125a may be formed as a part of the sensing wiring (SEN of FIG. 3 ).

그리고, 각 게이트전극(123a, 125a)과 스캔배선과 센싱배선(도 3의 SCAN, SEN) 상부로 제1층간절연막(120)이 형성되어 있으며, 이 때, 제1층간절연막(120)은 제1드레인영역(112a), 제2게이트전극(123a), 제2, 제3드레인영역(114a)을 노출시키는 제2, 제3, 제5(CH2, CH3, CH5)을 구비하고 있다.A first interlayer insulating film 120 is formed on each of the gate electrodes 123a and 125a, the scan wiring and the sensing wiring (SCAN, SEN in FIG. 3), and in this case, the first interlayer insulating film 120 is Second, third, and fifth (CH2, CH3, CH5) exposing the first drain region 112a, the second gate electrode 123a, and the second and third drain regions 114a are provided.

그리고, 제1층간절연막(120) 상부로 제2콘택홀(CH2)을 통해 제2, 제3드레인영역(114a)에 접촉하는 제2드레인전극(133b), 제3드레인전극(135b)과, 제3콘택홀(CH3)을 통해 제2게이트전극(123a)과 제1드레인영역(112a)에 접촉하는 제1연결패턴(133d)이 형성되어 있다. 이 때, 제1연결패턴(133d)은 제1드레인전극(미도시)와 연결되어 있다.And, the second drain electrode 133b and the third drain electrode 135b in contact with the second and third drain regions 114a through the second contact hole CH2 on the first interlayer insulating layer 120, A first connection pattern 133d is formed in contact with the second gate electrode 123a and the first drain region 112a through the third contact hole CH3. At this time, the first connection pattern 133d is connected to the first drain electrode (not shown).

한편, 도시하지 않았지만, 각각의 액티브층과 접촉하는 각각의 소스 및 드레인전극이 형성되어 있다.Meanwhile, although not shown, respective source and drain electrodes in contact with each active layer are formed.

제2드레인전극(133b), 제3드레인전극(135b), 제1연결패턴(133d)은 도전성을 갖는 금속으로 예를 들면, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta 과 이들의 합금 중 적어도 하나의 단일층 또는 둘 이상의 이중층 구조로 형성될 수 있다. The second drain electrode 133b, the third drain electrode 135b, and the first connection pattern 133d are made of conductive metal, for example, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr. , W, Ta, and at least one of an alloy thereof may be formed of a single layer or a double layer structure of two or more.

이 때, 제1액티브영역(미도시), 제1게이트전극(미도시), 제1소스전극(미도시), 제1드레인전극(미도시)는 제1 트랜지스터(T1를 이루며, 제2액티브영역(113a), 제2게이트전극(123a), 제2소스전극(미도시), 제2드레인전극(133b)는 제2트랜지스터(T2)를 이루고, 제3액티브영역(115a), 제3게이트전극(125a), 제3소스전극(미도시), 제3드레인전극(135b)은 제3트랜지스터(T3)를 이룬다.At this time, the first active region (not shown), the first gate electrode (not shown), the first source electrode (not shown), and the first drain electrode (not shown) form the first transistor T1, and the second active The region 113a, the second gate electrode 123a, the second source electrode (not shown), and the second drain electrode 133b form the second transistor T2, the third active region 115a, and the third gate The electrode 125a, the third source electrode (not shown), and the third drain electrode 135b form the third transistor T3.

한편, 도시하지는 않았지만, 제1층간절연막(120) 상으로 스캔배선(도 3의 Scan)과 교차하여 화소영역을 정의하는 데이터배선(도 3의 DL)이 형성되어 있으며, 데이터배선(도 3의 DL)과 이격하며 전원전압을 인가하기 위한 전원배선(도 3의 PL)과 기준전압을 공급하는 기준전압배선(도 3의 Vref)이 형성되어 구비된다.Meanwhile, although not shown, a data line (DL of FIG. 3 ) defining a pixel region by crossing the scan line (Scan of FIG. 3 ) is formed on the first interlayer insulating film 120 , and the data line ( FIG. 3 ) is formed. DL) and a power supply line (PL of FIG. 3 ) for applying a power voltage and a reference voltage line (Vref of FIG. 3 ) for supplying a reference voltage are formed and provided.

이어서, 제2드레인전극(133b), 제3드레인전극(135b), 제1연결패턴(133d)을 덮으며 기판(100) 전면에 제2층간절연막(130)이 형성되어 있다.Next, a second interlayer insulating layer 130 is formed on the entire surface of the substrate 100 to cover the second drain electrode 133b, the third drain electrode 135b, and the first connection pattern 133d.

제2층간절연막(130) 상에는 제2게이트전극(123a)과 중첩되고 제2드레인영역(114a) 일부와 중첩되며 제1커패시터전극(149a)이 형성되어 있다.A first capacitor electrode 149a is formed on the second interlayer insulating layer 130 to overlap the second gate electrode 123a and partially overlap the second drain region 114a.

그리고, 제1커패시터전극(149a)을 덮고 기판(100) 전면으로 제3층간절연막(140)이 형성되어 있다.A third interlayer insulating layer 140 is formed over the entire surface of the substrate 100 to cover the first capacitor electrode 149a.

이 때, 제2층간절연막(130)과 제3층간절연막(140)은 제1커패시터전극(149a)의 일부와 제2드레인전극(133b) 또는 제3드레인전극(135b)의 일부를 노출시키는 제8콘택홀(CH8)과, 제1연결배선(133d)의 일부분을 노출시키는 제9콘택홀(CH9)을 구비한다.At this time, the second interlayer insulating film 130 and the third interlayer insulating film 140 are formed by exposing a part of the first capacitor electrode 149a and a part of the second drain electrode 133b or the third drain electrode 135b. It includes an eight contact hole CH8 and a ninth contact hole CH9 exposing a portion of the first connection line 133d.

그리고, 제3층간절연막(140) 상으로 제8콘택홀(CH8)을 통해 제1커패시터전극(149a)과 제2드레인전극(133b) 또는 제3드레인전극(135b)과 접촉하는 제2연결패턴(151)이 형성되어 있으며, 제2연결배선(151)과 소정간격 이격하여 제9콘택홀(CH9)을 통해 제1연결배선(133d)과 접촉하는 제2커패시터전극(149b)이 형성되어 있다.Then, on the third interlayer insulating layer 140 , the second connection pattern is in contact with the first capacitor electrode 149a and the second drain electrode 133b or the third drain electrode 135b through the eighth contact hole CH8. 151 is formed, and a second capacitor electrode 149b is formed to contact the first connection wiring 133d through the ninth contact hole CH9, spaced apart from the second connection wiring 151 by a predetermined distance. .

여기서, 제1커패시터전극(149a)와 제2커패시터전극(149b)은 스토리지 커패시터(Cst)를 이루게 된다.Here, the first capacitor electrode 149a and the second capacitor electrode 149b form the storage capacitor Cst.

본 발명은 제2게이트전극(123a)과 중첩되며, 제1드레인전극(미도시)부터 제3드레인전극(135b)의 사이에 해당하는 화소영역(P)에 걸쳐 스토리지 커패시터(Cst)가 형성되어 있는 것을 특징으로 한다. 이 때, 스토리지 커패시터(Cst)는 스캔배선(도 3의 SCAN) 및 데이터배선(도 3의 DL)과 일부 중첩되며 형성 될 수 있다.In the present invention, the storage capacitor Cst is formed over the pixel region P that overlaps the second gate electrode 123a and is between the first drain electrode (not shown) and the third drain electrode 135b. characterized by having In this case, the storage capacitor Cst may be formed to partially overlap the scan line (SCAN of FIG. 3 ) and the data line (DL of FIG. 3 ).

이어서, 제2커패시터전극(149b)과 제2연결패턴(151)을 덮으며 기판(100) 전면으로 평탄화막(150)이 형성되어 있다.Next, a planarization layer 150 is formed over the entire surface of the substrate 100 to cover the second capacitor electrode 149b and the second connection pattern 151 .

이 때, 평탄화막(150)은 제2연결패턴(151)을 노출시키는 제10콘택홀(CH10)을 구비한다.In this case, the planarization layer 150 has a tenth contact hole CH10 exposing the second connection pattern 151 .

제10콘택홀(CH10)을 통해 제2연결패턴(151)과 연결되는 애노드전극(161a)이 평탄화막(160) 상부에 형성되어 있다. 이 때, 애노드전극(161a)은 일함수 값이 비교적 큰 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어질 수 있다.The anode electrode 161a connected to the second connection pattern 151 through the tenth contact hole CH10 is formed on the planarization layer 160 . In this case, the anode electrode 161a may be made of a transparent conductive material having a relatively large work function value, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

그리고, 애노드전극(161a)의 가장자리에 뱅크(160)가 형성되어 애노드전극(161a)의 중앙부를 노출시키고, 노출된 애노드전극(161a)의 중앙부에는 유기발광층(161b)이 형성된다. 이때, 유기발광층(131b)은 유기발광물질로 이루어진 단일층으로 구성될 수도 있으며, 또는 발광 효율을 높이기 위해 다중층 구조로 이루어질 수도 있다.Then, the bank 160 is formed at the edge of the anode electrode 161a to expose the central portion of the anode electrode 161a, and the organic light emitting layer 161b is formed on the exposed central portion of the anode electrode 161a. In this case, the organic light emitting layer 131b may be composed of a single layer made of an organic light emitting material, or may have a multi-layer structure to increase luminous efficiency.

유기발광층(161b)이 다중층 구조를 이루는 경우, 애노드전극(161a)의 상부로부터 순차적으로 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer의 5중층 구조로 형성될 수도 있으며, 또는 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 4중층 구조, 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer)의 3중층 구조로 형성될 수도 있다. When the organic light emitting layer 161b has a multilayer structure, a hole injection layer, a hole transporting layer, an emitting layer, and an electron transporting layer are sequentially formed from the top of the anode electrode 161a. It may be formed in a five-layer structure of an electron transporting layer and an electron injection layer, or a hole transporting layer, an emitting material layer, an electron transporting layer and an electron injection layer ( It may be formed in a quadruple-layer structure of an electron injection layer, a hole transporting layer, an emitting material layer, and a triple-layer structure of an electron transporting layer.

유기발광층(161b)의 상부에는 캐소드전극(161c)이 형성되어 있다. 캐소드전극(161c)은 일함수 값이 비교적 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 물질로 이루어질 수 있다.A cathode electrode 161c is formed on the organic light emitting layer 161b. The cathode electrode 161c is formed of a metal material having a relatively low work function value, for example, among aluminum (Al), aluminum alloy (AlNd), silver (Ag), magnesium (Mg), gold (Au), and aluminum magnesium alloy (AlMg). It may be made of any one or two or more materials.

이때, 애노드, 캐소드전극(161a, 161c)과 그 사이에 형성된 유기발광층(161b)은 유기발광다이오드(E)를 이루게 된다.
At this time, the anode and cathode electrodes 161a and 161c and the organic light emitting layer 161b formed therebetween form the organic light emitting diode E.

이하에서는, 도 5a 내지 도 5j를 참고하여, 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 제조방법에 대해 더욱 구체적으로 설명한다.Hereinafter, a method of manufacturing an organic light emitting diode display according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 5A to 5J .

도 5a 내지 도 5j는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 공정순서를 나타낸 도면으로, 도 4에 대응되는 단면을 도시한다. 이 때, 설명의 편의상 도면에는 제1트랜지스터의 드레인영역과 제2트랜지스터와, 제3트랜지스터만 도시하였지만, 실제 제1트랜지스터의 소스영역과제3트랜지스터의 소스영역은 제2트랜지스터와 동일한 공정에서 동일한 물질, 구조로 형성된다.
5A to 5J are views illustrating a process sequence of an organic light emitting diode display device according to an embodiment of the present invention, and show a cross section corresponding to FIG. 4 . At this time, for convenience of explanation, only the drain region of the first transistor, the second transistor, and the third transistor are illustrated in the drawings, but the source region of the first transistor and the source region of the third transistor are actually made of the same material as the second transistor in the same process. , is formed in the structure

도 5a에 도시한 바와 같이, 기판(100)상에 버퍼층(102)을 형성한다. 이 때, 버퍼층(102)은 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNX)을 증착하여 형성할 수 있다.As shown in FIG. 5A , a buffer layer 102 is formed on the substrate 100 . In this case, the buffer layer 102 may be formed by depositing an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN X ).

이어서, 버퍼층(102) 상에 제1액티브층(미도시), 제2액티브층(113a)과 제3액티브층(115a)을 형성한다. 이 때, 제1, 제2, 제3액티브층(미도시, 113a, 115a)은 산화물 반도체, 예를 들어 Zn, Cd, Ga,In, Sn, Hf 및 Zr 중 적어도 하나와 산소(O)를 포함하는 결정질 또는 비정질로 예를들면, ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중 선택하여 증착 한 후, 선택적으로 패터닝 하여 형성할 수 있다. 또는 비정질 실리콘, 다결정질 실리콘을 선택하여 형성할 수도 있다.Next, a first active layer (not shown), a second active layer 113a and a third active layer 115a are formed on the buffer layer 102 . At this time, the first, second, and third active layers (not shown, 113a, 115a) are oxide semiconductors, for example, at least one of Zn, Cd, Ga, In, Sn, Hf, and Zr and oxygen (O). It can be formed by selectively patterning after depositing selected from among crystalline or amorphous containing ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO and SnO. Alternatively, it may be formed by selecting amorphous silicon or polycrystalline silicon.

이어서, 제1, 제2, 제3액티브층(미도시, 113a, 115a)을 포함하는 기판(100) 상의 전면으로 절연물질을 적층하여 제1, 제2, 제3액티브층(미도시, 113a, 115a)을 커버하는 게이트절연막(110)을 형성한다.Next, an insulating material is laminated on the entire surface of the substrate 100 including the first, second, and third active layers (not shown, 113a, 115a) to form the first, second, and third active layers (not shown, 113a). , 115a is formed with a gate insulating film 110 .

도 5b에 도시한 바와 같이, 게이트절연막(110) 상으로 금속박막을 증착하고 이를 선택적으로 패터닝하여, 제1액티브층(미도시) 상부로 제1게이트전극(미도시)과, 제2액티브층(113a) 상부로 제2게이트전극(123a), 제3액티브층(155a) 상부로 제3게이트전극(125a)을 형성한다.5B, by depositing a metal thin film on the gate insulating film 110 and selectively patterning it, a first gate electrode (not shown) and a second active layer are formed on the first active layer (not shown). A second gate electrode 123a is formed on the upper portion of the 113a, and a third gate electrode 125a is formed on the third active layer 155a.

이 때, 도시하지는 않았지만 제3게이트전극(125a)과 연결되는 센싱배선(미도시)과, 센싱배선(미도시)과 평행하게 이격하는 스캔배선(미도시)이 형성되어 있다. 여기서 제3게이트전극(125a)은 센싱배선(미도시)의 일부분으로 형성할 수도 있다.At this time, although not shown, a sensing wiring (not shown) connected to the third gate electrode 125a and a scan wiring (not shown) spaced apart from the sensing wiring (not shown) in parallel are formed. Here, the third gate electrode 125a may be formed as a part of the sensing wiring (not shown).

이 때, 각 게이트전극(123a, 125a)은 도전성을 갖는 금속으로 선택되는데, 특히 Al, Cu, Mo, Nd, 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중충으로 형성할 수 있다.At this time, each of the gate electrodes 123a and 125a is selected as a metal having conductivity, and in particular, it may be formed of a single layer of at least one of Al, Cu, Mo, and Nd or of at least two or more double layers.

이어서, 각 게이트전극(123a, 125a)을 도핑 마스크로, 각 엑티브층(미도시, 113a, 115a)으로 불순물을 도핑하여, 제1드레인영역(112a), 제2드레인영역(114a), 제3드레인영역(114a)을 형성한다. 이 때, 제2드레인영역(114a)과 제3드레인영역(114a)은 명칭을 달리하였지만 실제 동일영역으로 구성될 수 있다.Next, each of the gate electrodes 123a and 125a as a doping mask and each active layer (not shown, 113a and 115a) are doped with impurities to form a first drain region 112a, a second drain region 114a, and a third A drain region 114a is formed. In this case, although the names of the second drain region 114a and the third drain region 114a are different, they may actually be configured as the same region.

이어서, 도 5c에 도시한 바와 같이, 각 게이트전극(123a, 125a)이 형성된 기판(100) 전면에 절연물질을 적층하여, 각 게이트전극(123a, 125a)을 덮는 제1층간절연막(120)을 형성한다.Next, as shown in FIG. 5C , an insulating material is laminated on the entire surface of the substrate 100 on which each of the gate electrodes 123a and 125a is formed, and a first interlayer insulating film 120 covering each of the gate electrodes 123a and 125a is formed. to form

그리고, 제1층간절연막(120)을 선택적으로 패터닝하여, 제2드레인영역 또는 제3드레인영역(114a)을 노출시키는 제2콘택홀(CH2)과, 제2게이트전극(123a)을 노출시키는 제3콘택홀(CH3)과, 제1드레인영역(112a)을 노출시키는 제5콘택홀을 형성한다. Then, by selectively patterning the first interlayer insulating layer 120 , the second contact hole CH2 exposing the second or third drain region 114a and the second gate electrode 123a exposing A third contact hole CH3 and a fifth contact hole exposing the first drain region 112a are formed.

이어서, 도 5d에 도시한 바와 같이, 제1층간절연막(120) 상부로 제2콘택홀(CH2)을 통해 제2, 제3드레인영역(114a)에 접촉하는 제2드레인전극(133b) 및 제3드레인전극(135b)과, 제2드레인전극과 이격하여 채널을 이루는 제2소스전극(미도시) 및 제3드레인전극(135b)과 이격하여 채널을 이루는 제3소스전극(미도시)과, 제3콘택홀(CH3) 및 제5콘택홀(CH5)을 통해 제2게이트전극(123a)과 제1드레인영역(112a)에 접촉하는 제1연결패턴(133d) 및 제1드레인전극(미도시)과 제1드레인전극과 이격하여 채널을 이루는 제1소스전극(미도시)을 형성한다.Next, as shown in FIG. 5D , the second drain electrode 133b and the second drain electrode 133b contacting the second and third drain regions 114a through the second contact hole CH2 on the first interlayer insulating layer 120 and A third drain electrode 135b, a second source electrode (not shown) forming a channel spaced apart from the second drain electrode, and a third source electrode (not shown) forming a channel spaced apart from the third drain electrode 135b; The first connection pattern 133d and the first drain electrode (not shown) contacting the second gate electrode 123a and the first drain region 112a through the third contact hole CH3 and the fifth contact hole CH5 ) and the first drain electrode to form a first source electrode (not shown) forming a channel.

이 때, 제2드레인전극(133b), 제3드레인전극(135b), 제1연결패턴(133d)은 도전성을 갖는 금속으로 예를 들면, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta 과 이들의 합금 중 적어도 하나의 단일층 또는 둘 이상의 이중층 구조로 형성될 수 있다.In this case, the second drain electrode 133b, the third drain electrode 135b, and the first connection pattern 133d are made of conductive metal, for example, Al, Cu, Mo, Nd, Ti, Pt, Ag, At least one of Nb, Cr, W, Ta and alloys thereof may be formed in a single layer or in a double layer structure of two or more.

이어서, 도 5e에 도시한 바와 같이, 제2드레인전극(133b), 제3드레인전극(135b), 제1연결패턴(133d)이 형성된 기판(100) 상의 전면으로 절연물질을 적층하여 제2층간절연막(130)을 형성한다. Next, as shown in FIG. 5E , an insulating material is stacked on the entire surface of the substrate 100 on which the second drain electrode 133b, the third drain electrode 135b, and the first connection pattern 133d are formed to form a second interlayer. An insulating film 130 is formed.

그리고, 제2층간절연막(130) 상부에 제2게이트전극(123a)과 중첩되고, 제2드레인영역(114a) 일부와 중첩되는 제1커패시터전극(149a)을 형성한다. 이 때, 제1커패시터전극(149a)은 도전성을 갖는 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta 중 적어도 하나의 단일층 또는 둘 이상의 합금으로 형성할 수 있다.Then, a first capacitor electrode 149a overlapping the second gate electrode 123a and partially overlapping the second drain region 114a is formed on the second interlayer insulating layer 130 . In this case, the first capacitor electrode 149a may be formed of a single layer of at least one of Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, and Ta or an alloy of two or more having conductivity. .

이어서, 도 5f에 도시한 바와 같이, 제1커패시터전극(149a)이 형성된 기판(100) 상의 전면으로 제3층간절연막(140)을 형성하고, 제1커패시터전극(149a)과 제2드레인전극(133b)의 일부분을 노출시키는 제8콘택홀(CH8)과, 제1연결패턴(133d)의 일부를 노출시키는 제9콘택홀(CH9)을 제2층간절연막(130)과 제3층간절연막(140)에 형성한다.Next, as shown in FIG. 5F , a third interlayer insulating film 140 is formed over the entire surface of the substrate 100 on which the first capacitor electrode 149a is formed, and the first capacitor electrode 149a and the second drain electrode ( The second interlayer insulating layer 130 and the third interlayer insulating layer 140 are formed by forming the eighth contact hole CH8 exposing a portion of 133b and the ninth contact hole CH9 exposing a portion of the first connection pattern 133d. ) is formed in

이어서, 도 5g에 도시한 바와 같이, 도전성을 갖는 금속을 증착한 후 선택적으로 패터닝하여 제8콘택홀(CH8)을 통해 제1커패시터전극(149a) 및 제2드레인전극(133b)과 접촉되는 제2연결패턴(151)과, 제9콘택홀(CH9)을 통해 제1연결패턴(133d)과 연결되는 제2커패시터전극(149b)을 형성한다.Subsequently, as shown in FIG. 5G , the first capacitor electrode 149a and the second drain electrode 133b are in contact with the first capacitor electrode 149a and the second drain electrode 133b through the eighth contact hole CH8 by depositing a conductive metal and selectively patterning it. The second connection pattern 151 and the second capacitor electrode 149b connected to the first connection pattern 133d through the ninth contact hole CH9 are formed.

이 때, 제1커패시터전극(149a)와 제2커패시터전극(149b)은 스토리지 커패시터(Cst)를 이루게 된다.At this time, the first capacitor electrode 149a and the second capacitor electrode 149b form the storage capacitor Cst.

이어서, 도 5h에 도시한 바와 같이, 제2연결패턴(151)과 제2커패시터전극(149b)이 형성된 기판(100) 상의 전면으로 절연물질을 이용하여 평탄화막(150)을 형성하고, 제2연결패턴(151)을 노출시키는 제10콘택홀(CH10)을 형성한다.Next, as shown in FIG. 5H , a planarization layer 150 is formed on the entire surface of the substrate 100 on which the second connection pattern 151 and the second capacitor electrode 149b are formed using an insulating material, and the second A tenth contact hole CH10 exposing the connection pattern 151 is formed.

이어서, 투명 도전성 물질 예를 들어, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 이용하여, 제10콘택홀(CH10)을 통해 제2연결패턴(151)과 연결되는 애노드전극(161a)을 형성한다.Then, using a transparent conductive material, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), an anode connected to the second connection pattern 151 through the tenth contact hole CH10 An electrode 161a is formed.

도 5i에 도시한 바와 같이, 애노드전극(161a)의 중앙부를 노출시키고 가장자리를 덮는 뱅크(160)를 형성한다. 이 때, 뱅크(160)는 폴리이미드(polyimide), 포토아크릴(photo acryl), 벤조사이클로뷰텐(BCB) 중 어느 하나로 이루어질 수 있으며, 또는 블랙을 나타내는 물질 예를 들면 블랙수지로 이루어질 수 있다.As shown in FIG. 5I , a bank 160 is formed to expose the central portion of the anode electrode 161a and cover the edges. In this case, the bank 160 may be made of any one of polyimide, photo acryl, benzocyclobutene (BCB), or a material representing black, for example, black resin.

이어서, 도 5j에 도시한 바와 같이, 노출된 애노드전극(161a)의 중앙부에 유기발광층(161b)을 형성된다. 유기발광층(161b)은 유기발광물질로 이루어진 단일층으로 구성될 수도 있으며, 또는 발광 효율을 높이기 위해 다중층 구조로 이루어질 수도 있다.Next, as shown in FIG. 5J , an organic light emitting layer 161b is formed in the central portion of the exposed anode electrode 161a. The organic light emitting layer 161b may be configured as a single layer made of an organic light emitting material, or may have a multi-layer structure to increase luminous efficiency.

유기발광층(161b)이 다중층 구조를 이루는 경우, 애노드전극(161a)의 상부로부터 순차적으로 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer의 5중층 구조로 형성될 수도 있으며, 또는 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 4중층 구조, 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer)의 3중층 구조로 형성될 수도 있다. When the organic light emitting layer 161b has a multilayer structure, a hole injection layer, a hole transporting layer, an emitting layer, and an electron transporting layer are sequentially formed from the top of the anode electrode 161a. It may be formed in a five-layer structure of an electron transporting layer and an electron injection layer, or a hole transporting layer, an emitting material layer, an electron transporting layer and an electron injection layer ( It may be formed in a quadruple-layer structure of an electron injection layer, a hole transporting layer, an emitting material layer, and a triple-layer structure of an electron transporting layer.

그리고, 유기발광층(161b)과 뱅크(160)를 덮는 캐소드전극(161c)을 형성한다. 캐소드전극(161c)은 일함수 값이 비교적 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 물질로 이루어질 수 있다. 이때, 애노드, 캐소드전극(161a, 161c)과 그 사이에 형성된 유기발광층(161b)은 유기발광다이오드(E)를 이루게 된다.
Then, a cathode electrode 161c covering the organic light emitting layer 161b and the bank 160 is formed. The cathode electrode 161c is formed of a metal material having a relatively low work function value, for example, among aluminum (Al), aluminum alloy (AlNd), silver (Ag), magnesium (Mg), gold (Au), and aluminum magnesium alloy (AlMg). It may be made of any one or two or more materials. At this time, the anode and cathode electrodes 161a and 161c and the organic light emitting layer 161b formed therebetween form the organic light emitting diode E.

전술한 바와 같이, 본 발명의 유기발광다이오드 표시장치는 스토리지 커패시터(Cst)를 구동 트랜지스터 상부로 구동 트랜지스터와 중첩하도록 형성하는 것으로, 스토리지 커패시터(Cst)의 정전용량을 확보함과 동시에 유기발광다이오드 표시장치 표시영역을 확보하고, 고해상도를 구현할 수 있는 효과를 갖는다.
As described above, in the organic light emitting diode display of the present invention, the storage capacitor Cst is formed to overlap the driving transistor on the upper part of the driving transistor, and the capacitance of the storage capacitor Cst is secured and the organic light emitting diode display It has the effect of securing a device display area and realizing high resolution.

100 : 기판 102 : 버퍼층
110 : 게이트절연막 112a : 제1드레인영역
113a : 제2액티브층 114a : 제2,3드레인영역
115a : 제3액티브층 120 : 제1층간절연막
123a : 제2게이트전극 125a : 제3게이트전극
130 : 제2층간절연막 133b : 제2드레인전극
135b : 제3드레인전극 133d : 제1연결패턴
140 : 제3층간절연막 149b : 제2커패시터전극
149a : 제1커패시터전극 150 : 평탄화막
151 : 제2연결패턴 160 : 뱅크
161a : 제1전극 161b : 유기발광층
161c : 제2전극 E : 유기발광다이오드100: substrate 102: buffer layer
110: gate insulating layer 112a: first drain region
113a: second active layer 114a: second and third drain regions
115a: third active layer 120: first interlayer insulating film
123a: second gate electrode 125a: third gate electrode
130: second interlayer insulating film 133b: second drain electrode
135b: third drain electrode 133d: first connection pattern
140: third interlayer insulating film 149b: second capacitor electrode
149a: first capacitor electrode 150: planarization film
151: second connection pattern 160: bank
161a: first electrode 161b: organic light emitting layer
161c: second electrode E: organic light emitting diode

Claims (13)

기판과;
상기 기판 상부에 형성되어 화소영역을 정의하는 스캔배선 및 데이터배선과;
상기 스캔배선과 이격하여 형성되는 센싱배선과, 상기 데이터배선과 이격하여 형성되는 전원배선 및 기준전압배선과;
상기 스캔배선에 연결되는 스위칭 트랜지스터와, 상기 센싱배선에 연결되는 샘플링 트랜지스터와, 상기 스위칭 트랜지스터 및 상기 전원배선에 연결되고 액티브층과 게이트전극과 소스전극 및 드레인전극을 포함하는 구동 트랜지스터와;
상기 구동 트랜지스터와 연결되고, 상기 구동 트랜지스터를 덮는 제1,2커패시터전극을 포함하는 스토리지 커패시터와;
상기 스토리지 커패시터 상부에 형성되는 평탄화막과;
상기 평탄화막 상에 형성되는 유기발광다이오드를 포함하고,
상기 액티브층은 양측에 소스영역 및 드레인영역을 갖고,
상기 게이트전극은, 상기 액티브층 상의 게이트절연막 상에 상기 액티브층에 대응하여 형성되고,
상기 소스전극 및 드레인전극은, 상기 게이트전극 상의 제1층간절연막 상에 형성되고, 상기 소스영역 및 드레인영역과 접촉하며,
상기 제1커패시터전극은, 상기 소스전극 및 드레인전극 상의 제2층간절연막 상에 형성되고, 상기 드레인전극과 게이트전극과 액티브층과 중첩하고, 상기 제1커패시터전극 상의 제3층간절연막 상에 형성된 제2연결패턴과 접촉하며,
상기 제2커패시터전극은, 상기 제3층간절연막 상에 형성되고, 상기 게이트전극과 액티브층과 중첩하고, 상기 제1층간절연막 상에 형성된 제1연결패턴과 접촉하며,
상기 제1층간절연막에는, 상기 제1연결패턴이 상기 게이트전극에 접촉하는 제3콘택홀이 형성되고,
상기 제2,제3층간절연막에는, 상기 제2커패시터전극이 상기 제1연결패턴에 접촉하는 제9콘택홀과, 상기 제2연결패턴이 상기 드레인전극과 접촉하고 상기 제1커패시터전극과 접촉하는 제8콘택홀이 형성되고,
상기 제1커패시터전극 및 제2연결패턴 상에 형성된 상기 평탄화막 상에는, 상기 유기발광다이오드의 애노드전극이 형성되고,
상기 평탄화막에는, 상기 애노드전극이 상기 제2연결패턴에 접촉하는 제10콘택홀이 형성된
유기발광다이오드 표시장치.
a substrate;
a scan line and a data line formed on the substrate to define a pixel area;
a sensing line formed to be spaced apart from the scan line, a power line and a reference voltage line formed to be spaced apart from the data line;
a switching transistor connected to the scan line, a sampling transistor connected to the sensing line, and a driving transistor connected to the switching transistor and the power supply line and including an active layer, a gate electrode, a source electrode, and a drain electrode;
a storage capacitor connected to the driving transistor and including first and second capacitor electrodes covering the driving transistor;
a planarization layer formed on the storage capacitor;
an organic light emitting diode formed on the planarization film;
The active layer has a source region and a drain region on both sides,
The gate electrode is formed on the gate insulating film on the active layer to correspond to the active layer,
The source electrode and the drain electrode are formed on the first interlayer insulating film on the gate electrode, and are in contact with the source region and the drain region;
The first capacitor electrode is formed on a second interlayer insulating film on the source electrode and the drain electrode, overlaps the drain electrode, the gate electrode, and the active layer, and is formed on a third interlayer insulating film on the first capacitor electrode. 2Contacts with the connection pattern,
the second capacitor electrode is formed on the third interlayer insulating layer, overlaps the gate electrode and the active layer, and contacts the first connection pattern formed on the first interlayer insulating layer;
a third contact hole through which the first connection pattern contacts the gate electrode is formed in the first interlayer insulating layer;
In the second and third interlayer insulating layers, a ninth contact hole through which the second capacitor electrode contacts the first connection pattern, and the second connection pattern contact with the drain electrode and contact with the first capacitor electrode An eighth contact hole is formed,
An anode electrode of the organic light emitting diode is formed on the planarization layer formed on the first capacitor electrode and the second connection pattern,
A tenth contact hole through which the anode electrode contacts the second connection pattern is formed in the planarization layer
Organic light emitting diode display.
 제 1 항에 있어서,
상기 제1커패시터전극은, 상기 샘플링 트랜지스터의 드레인전극과 상기 제2연결패턴을 통해 연결되는
유기발광다이오드 표시장치.
The method of claim 1,
The first capacitor electrode is connected to the drain electrode of the sampling transistor through the second connection pattern.
Organic light emitting diode display.
 삭제delete 제 1 항에 있어서,
상기 스토리지 커패시터는, 상기 스캔배선과 일부 중첩되어 형성되는 것을 특징으로 하는 유기발광다이오드 표시장치.
The method of claim 1,
The storage capacitor is an organic light emitting diode display, characterized in that it is formed to partially overlap the scan wiring.
 기판을 준비하는 단계와;
상기 기판 상부에 스캔배선, 센싱배선을 형성하는 단계와;
상기 스캔배선과 연결되는 스위칭 트랜지스터를 형성하고, 상기 센싱배선에 연결되는 샘플링 트랜지스터를 형성하고, 상기 스위칭 트랜지스터와 상기 샘플링 트랜지스터에 연결되고 액티브층과 게이트전극과 소스전극 및 드레인전극을 포함하는 구동 트랜지스터를 형성하는 단계와;
상기 구동 트랜지스터를 덮으며, 상기 샘플링 트랜지스터와 연결되는 스토리지 커패시터의 제1커패시터전극을 형성하는 단계와;
상기 제1커패시터전극 상부로 상기 구동 트랜지스터와 중첩되고, 상기 구동 트랜지스터와 연결되는 상기 스토리지 커패시터의 제2커패시터전극을 형성하는 단계와;
상기 제2커패시터전극 상에 평탄화막을 형성하는 단계와;
상기 평탄화막 상부로 유기발광다이오드를 형성하는 단계를 포함하고,
상기 액티브층은 양측에 소스영역 및 드레인영역을 갖고,
상기 게이트전극은, 상기 액티브층 상의 게이트절연막 상에 상기 액티브층에 대응하여 형성되고,
상기 소스전극 및 드레인전극은, 상기 게이트전극 상의 제1층간절연막 상에 형성되고, 상기 소스영역 및 드레인영역과 접촉하며,
상기 제1커패시터전극은, 상기 소스전극 및 드레인전극 상의 제2층간절연막 상에 형성되고, 상기 드레인전극과 게이트전극과 액티브층과 중첩하고, 상기 제1커패시터전극 상의 제3층간절연막 상에 형성된 제2연결패턴과 접촉하며,
상기 제2커패시터전극은, 상기 제3층간절연막 상에 형성되고, 상기 게이트전극과 액티브층과 중첩하고, 상기 제1층간절연막 상에 형성된 제1연결패턴과 접촉하며,
상기 제1층간절연막에는, 상기 제1연결패턴이 상기 게이트전극에 접촉하는 제3콘택홀이 형성되고,
상기 제2,제3층간절연막에는, 상기 제2커패시터전극이 상기 제1연결패턴에 접촉하는 제9콘택홀과, 상기 제2연결패턴이 상기 드레인전극과 접촉하고 상기 제1커패시터전극과 접촉하는 제8콘택홀이 형성되고,
상기 평탄화막에는, 상기 유기발광다이오드의 애노드전극이 상기 제2연결패턴에 접촉하는 제10콘택홀이 형성된
유기발광다이오드 표시장치의 제조방법.
preparing a substrate;
forming scan wirings and sensing wirings on the substrate;
A driving transistor comprising: forming a switching transistor connected to the scan line; forming a sampling transistor connected to the sensing line; forming a;
forming a first capacitor electrode of a storage capacitor covering the driving transistor and connected to the sampling transistor;
forming a second capacitor electrode of the storage capacitor overlapping the driving transistor on the first capacitor electrode and connected to the driving transistor;
forming a planarization film on the second capacitor electrode;
forming an organic light emitting diode on the planarization layer;
The active layer has a source region and a drain region on both sides,
The gate electrode is formed on the gate insulating film on the active layer to correspond to the active layer,
The source electrode and the drain electrode are formed on the first interlayer insulating film on the gate electrode, and are in contact with the source region and the drain region;
The first capacitor electrode is formed on a second interlayer insulating film on the source electrode and the drain electrode, overlaps the drain electrode, the gate electrode, and the active layer, and is formed on a third interlayer insulating film on the first capacitor electrode. 2Contacts with the connection pattern,
the second capacitor electrode is formed on the third interlayer insulating layer, overlaps the gate electrode and the active layer, and contacts the first connection pattern formed on the first interlayer insulating layer;
a third contact hole through which the first connection pattern contacts the gate electrode is formed in the first interlayer insulating layer;
In the second and third interlayer insulating layers, a ninth contact hole through which the second capacitor electrode contacts the first connection pattern, and the second connection pattern contact with the drain electrode and contact with the first capacitor electrode An eighth contact hole is formed,
A tenth contact hole through which the anode electrode of the organic light emitting diode contacts the second connection pattern is formed in the planarization layer
A method of manufacturing an organic light emitting diode display.
 삭제delete 제 5 항에 있어서,
상기 스토리지 커패시터는, 상기 스캔배선과 일부 중첩되어 형성되는 것을 특징으로 하는 유기발광다이오드 표시장치의 제조방법.
6. The method of claim 5,
The method of manufacturing an organic light emitting diode display, wherein the storage capacitor is formed to partially overlap the scan wiring.
 기판을 준비하는 단계와;
상기 기판 상부에, 스위칭 트랜지스터와 구동 트랜지스터와 샘플링 트랜지스터 각각에 포함되는 제1, 제2, 제3액티브층을 형성하는 단계와;
상기 제1, 제2, 제3액티브층 상부에 게이트절연막을 형성하는 단계와;
상기 게이트절연막 상부에 제1, 제2, 제3게이트전극을 형성하고, 상기 제1, 제2, 제3액티브층 각각의 양측에 불순물을 도핑하여 제1 내지 제3소스 및 제1 내지 제3드레인영역을 형성하는 단계와;
상기 제1, 제2, 제3게이트전극 상부에 제1층간절연막을 형성하는 단계와;
상기 제1층간절연막 상에 상기 제1 내지 제3소스 및 제1 내지 제3드레인영역과 접촉되는 제1 내지 제3소스 및 제1 내지 제3드레인전극을 형성하는 단계와;
상기 제1층간절연막 상에, 상기 제1층간절연막에 형성된 제3콘택홀과 제5콘택홀 각각을 통해 상기 제2게이트전극과 제1드레인영역에 접촉하는 제1연결패턴을 형성하는 단계와;
상기 제2드레인전극과 제1연결패턴을 덮는 제2층간절연막을 형성하는 단계와;
상기 제2층간절연막 상에, 상기 제1연결패턴과 제2드레인전극과 제2게이트전극과 제2액티브층과 중첩하는 제1커패시터전극을 형성하는 단계와;
상기 제1커패시터전극 상부에 제3층간절연막을 형성하는 단계와;
상기 제3층간절연막 상에, 상기 제2,제3층간절연막에 형성된 제9콘택홀을 통해 상기 제1연결패턴에 접촉되며, 상기 제1커패시터전극과 제2게이트전극과 제2액티브층과 중첩되는 제2커패시터전극을 형성하는 단계와;
상기 제3층간절연막 상에, 상기 제2,제3층간절연막에 형성된 제8콘택홀을 통해 상기 제1커패시터전극과 접촉하고 상기 제2드레인전극과 접촉하는 제2연결패턴을 형성하는 단계와;
상기 제2커패시터전극과 제2연결패턴 상부로 평탄화막을 형성하는 단계와;
상기 평탄화막 상부에 유기발광다이오드를 형성하는 단계를 포함하고,
상기 유기발광다이오드의 애노드전극은, 상기 평탄화막에 형성된 제10콘택홀을 통해 상기 제2연결패턴에 접촉하는
유기발광다이오드 표시장치의 제조방법.
preparing a substrate;
forming first, second, and third active layers included in each of a switching transistor, a driving transistor, and a sampling transistor, on the substrate;
forming a gate insulating film on the first, second, and third active layers;
First, second, and third gate electrodes are formed on the gate insulating layer, and impurities are doped on both sides of each of the first, second, and third active layers to form first to third sources and first to third forming a drain region;
forming a first interlayer insulating film on the first, second, and third gate electrodes;
forming first to third source and first to third drain electrodes in contact with the first to third source and first to third drain regions on the first interlayer insulating layer;
forming, on the first interlayer insulating layer, a first connection pattern in contact with the second gate electrode and the first drain region through a third contact hole and a fifth contact hole formed in the first interlayer insulating layer, respectively;
forming a second interlayer insulating layer covering the second drain electrode and the first connection pattern;
forming a first capacitor electrode overlapping the first connection pattern, the second drain electrode, the second gate electrode, and the second active layer on the second interlayer insulating layer;
forming a third interlayer insulating film on the first capacitor electrode;
The third interlayer insulating layer is in contact with the first connection pattern through a ninth contact hole formed in the second and third interlayer insulating layers, and the first capacitor electrode, the second gate electrode, and the second active layer overlap. forming a second capacitor electrode to be
forming a second connection pattern in contact with the first capacitor electrode and in contact with the second drain electrode through an eighth contact hole formed in the second and third interlayer insulating layers on the third interlayer insulating layer;
forming a planarization layer over the second capacitor electrode and the second connection pattern;
forming an organic light emitting diode on the planarization film;
The anode electrode of the organic light emitting diode contacts the second connection pattern through a tenth contact hole formed in the planarization layer.
A method of manufacturing an organic light emitting diode display.
 삭제delete 제 1 항에 있어서,
상기 제2연결패턴은, 상기 제8콘택홀에서 상기 제1커패시터전극의 측면에 접촉하는
유기발광다이오드 표시장치.
The method of claim 1,
The second connection pattern may be in contact with a side surface of the first capacitor electrode in the eighth contact hole.
Organic light emitting diode display.
 제 1 항에 있어서,
상기 제1,제2커패시터전극은 상기 애노드전극과 중첩하는
유기발광다이오드 표시장치.
The method of claim 1,
The first and second capacitor electrodes overlap the anode electrode.
Organic light emitting diode display.
 제 5 항 또는 제 8 항에 있어서,
상기 제2연결패턴은, 상기 제8콘택홀에서 상기 제1커패시터전극의 측면에 접촉하는
유기발광다이오드 표시장치의 제조방법.
9. The method according to claim 5 or 8,
The second connection pattern may be in contact with a side surface of the first capacitor electrode in the eighth contact hole.
A method of manufacturing an organic light emitting diode display.
 제 5 항 또는 제 8 항에 있어서,
상기 제1,제2커패시터전극은 상기 애노드전극과 중첩하는
유기발광다이오드 표시장치의 제조방법.
9. The method according to claim 5 or 8,
The first and second capacitor electrodes overlap the anode electrode.
A method of manufacturing an organic light emitting diode display.
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