KR20180066554A

KR20180066554A - 반도체 소자

Info

Publication number: KR20180066554A
Application number: KR1020160167530A
Authority: KR
Inventors: 윤여제; 김승환; 김원호; 김종국; 서덕원; 최광기
Original assignee: 엘지이노텍 주식회사
Priority date: 2016-12-09
Filing date: 2016-12-09
Publication date: 2018-06-19
Also published as: KR102584464B1

Abstract

실시 예는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되는 절연층; 상기 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 절연층을 관통하여 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제2 도전형 반도체층과 제2 전극 사이에 배치되는 중간전극; 상기 중간전극 상에 배치되는 반사층; 및 상기 발광 구조물 하부에 배치되는 투과층;을 포함하고, 상기 반사층은 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되는 제1 부분 및 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되지 않는 제2 부분을 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}

실시 예는 반도체 소자 에 관한 것이다.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.

또한, 특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.

그러나, 통신용 모듈에 발광 다이오드를 이용하는 경우, 특정 파장을 추출하기 위해 수신단에 필터를 설치하는 한계가 존재한다. 이로 인해, 통신 모듈의 부피가 커지는 문제점이 존재한다.

실시 예는 플립칩 타입의 녹색 반도체 소자를 제공한다.

또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.

또한, 방열 효과가 우수한 반도체 소자를 제공한다.

또한, 활성층의 구속효과가 우수한 반도체 소자를 제공한다.

본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되는 절연층; 상기 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 절연층을 관통하여 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제2 도전형 반도체층과 제2 전극 사이에 배치되는 중간전극; 상기 중간전극 상에 배치되는 반사층; 및 상기 발광 구조물 하부에 배치되는 투과층;을 포함하고, 상기 반사층은 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되는 제1 부분 및 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되지 않는 제2 부분을 포함한다.

상기 제2 부분의 최대폭과 상기 반사층의 최대폭의 비는

일 수 있다.

상기 제1 도전형 반도체층과 상기 투과층 사이에 배치되는 기판을 더 포함할 수 있다.

상기 제1 부분의 최대폭과 상기 반사층의 최대폭의 비는 5.25:25일 수 있다.

상기 제2 전극의 최대폭과 상기 반사층의 최대폭의 비는

일 수 있다.

상기 중간전극과 상기 제2 전극이 접촉하는 부분의 최대폭과 상기 반사층의 최대폭의 비는

일 수 있다.

상기 활성층은 복수 개의 층을 포함하고, 상기 복수 개의 층 사이에 배치되는 AlGaN을 포함하는 중간층을 포함할 수 있다.

상기 중간층의 두께와 상기 활성층 전체의 두께에 대한 두께비는 6:50일 수 있다.

상기 제1 전극 및 상기 제2 전극과 연결되는 서브마운트 기판을 더 포함할 수 있다.

실시 예에 따르면, 녹색 반도체 소자를 플립칩 형태로 구현할 수 있다.

또한, 광 추출 효율이 우수한 발광 소자를 제작할 수 있다.

또한, 방열 효과가 우수한 반도체 소자를 제작할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 실시 예에 따른 반도체 소자의 개념도이고,
도 2는 도 1의 A부분의 확대도이고,
도 3은 본 발명의 실시 예에 따른 반도체 소자의 반사층의 반사도를 나타낸 그래프이고,
도 4는 본 발명의 실시 예에 따른 반도체 소자의 투과층의 투과도를 나타낸 그래프이고,
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이고,
도 6은 본 발명의 변형예에 따른 반도체 소자의 개념도이고,
도 7은 본 발명의 활성층을 도시한 도면이고,
도 8은 도 7의 활성층에 따른 효과를 설명하기 위해 파장에 따른 광출력 밀도를 도시한 도면이다.

본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.

특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.

예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 반도체 소자의 개념도이고, 도 2는 도 1의 A부분의 확대도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 소자(100)는 기판(110), 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 발광 구조물(120). 제1 도전형 반도체층(121) 상에 배치되는 절연층(130), 절연층(130)을 관통하여 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(163), 절연층(130)을 관통하여 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(162), 제2 도전형 반도체층(123)과 제2 전극(162) 사이에 배치되는 중간전극(161), 중간전극(161) 상에 배치되는 반사층, 발광 구조물(120) 하부에 배치되는 투과층, 서브마운트 기판(170), 제1 전극(163)과 연결되는 제1 범프전극(174), 서브마운트 기판(170)과 제1 범프전극(174) 사이에 배치되는 제1 패드(172), 제2 전극(162)과 연결되는 제2 범프전극(173) 및 서브마운트 기판(170)과 제2 범프전극(173) 사이에 배치되는 제2 패드(171)를 포함한다.

기판(110)은 발광 구조물(120) 하부에 배치될 수 있다. 기판(110)은 사파이어(Al₂O₃), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.

발광 구조물(120)은 기판(110) 상에 배치될 수 있다. 발광 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 그리고 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.

발광 구조물(120)의 파장 종류는 특별히 한정하지 않는다. 이하에서는 발광 구조물(120)에서 출사되는 광은 녹색 파장대의 광으로 설명한다.

제1 도전형 반도체층(121)은 제1 도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.

제1 도전형 반도체층(121)은 예컨대, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.

제1 도전형 반도체층(121)은 예를 들어 AlGaInP, AlInP, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 중에서 적어도 하나를 포함할 수 있다.

제1 도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 제1 도전형 반도체층(121)은 단층 또는 다층으로 배치될 수 있다.

제 1 도전형 반도체층과 기판(110) 사이에 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층(미도시)은 제 1 도전형 반도체층과 기판(110) 사이의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.

제2 도전형 반도체층(123)은 예컨대, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.

제2 도전형 반도체층(123)은 예를 들어 AlInP, GaP, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg와 같은 p형 도펀트가 도핑된 p형 반도체층이 될 수 있다.

제2 도전형 반도체층(123)은 단층 또는 다층으로 배치될 수 있다. 제2 도전형 반도체층(123)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다.

활성층(122)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.

활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(122)의 형성 물질에 따른 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.

활성층(122)은 화합물 반도체로 구현될 수 있다. 활성층(122)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.

활성층(122)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함하며, 우물층/장벽층의 페어는 2~30주기로 형성될 수 있다. 우물층/장벽층의 주기는 예를 들어, AlInGaP/AlInGaP, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다. 이에 대해, 도 7에서 자세히 설명하겠다.

우물층은 InxAlyGa1-x-yP (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 장벽층은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.

우물층의 두께는 약 5nm 내지 10nm일 수 있고, 장벽층의 두께는 10 내지 20nm일 수 있다. 활성층(122)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(123)에 인접 배치된 최외각 장벽층을 포함할 수 있다.

제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있으며, 이에 한정하지 않는다.

절연층(130)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 절연층(130)은 복수 개의 관통홀을 포함할 수 있다. 관통홀을 통해 제1 도전형 반도체층(121)은 제1 전극(163)과 전기적으로 연결될 수 있다. 또한, 관통홀을 통해 제2 도전형 반도체층(123)은 중간전극(161)과 전기적으로 연결될 수 있다. 또한, 제2 도전형 반도체층(123)은 중간전극(161)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다.

절연층(130)은 발광 구조물(120)을 덮도록 배치될 수 있다. 절연층(130)은 산화물 또는 질화물 중에서 적어도 하나를 포함할 수 있다. 절연층(130)은 예로서 Si0₂, Si_xO_y, Si₃N₄, Si_xN_y, SiO_xN_y, Al₂O₃, TiO₂, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.

제1 전극(163)은 절연층(130)을 관통하여 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.

제1 전극(163)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.

제2 전극(162)은 절연층(130)을 관통하여 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다. 제2 전극(162)은 제2 도전형 반도체층(123)과 제2 전극(162) 사이에 배치된 중간전극(161)과 접촉할 수 있다.

또한, 제2 전극(162)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.

중간전극(161)은 제2 도전형 반도체층(123)과 제2 전극(162)사이에 배치될 수 있다.

중간전극(161)은 전도성 물질을 포함할 수 있다. 중간전극(161)은 절연층(130)에 형성된 관통홀(h)을 통해 절연층(130)의 일부를 덮을 수 있다. 절연층(130)은 상부에 배치되는 반사층(140)의 폭보다 더 넓은 폭을 가질 수 있다. 이러한 구성에 의하여, 중간전극(161)은 반사층(140)을 둘러싸는 제2 전극(162)과 전기적으로 연결될 수 있다.

중간전극(161)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 중간전극(161)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다. 다만, 이러한 재질에 한정되지 않는다.

중간전극(161)은 절연층(130)을 관통하도록 배치되며, 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.

반사층(140)은 중간전극(161) 상에 배치될 수 있다. 반사층(140)은 분산 브래그　반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다.

반사층(140)은 하부에 배치된 중간전극(161)과 접촉할 수 있다. 또한, 반사층(140)은 제2 전극(162)으로 둘러싸일 수 있다. 반사층(140)은 발광 구조물(120) 상부에 배치될 수 있다. 이러한 구성에 의하여, 반사층(140)은 발광 구조물(120)에서 발광한 광을 발광 구조물(120) 하부로 반사할 수 있다.

반사층(140)은 모든 파장대역의 광을 반사할 수 있다. 다만, 반사층(140)은 일부 파장대역에 대한 파장만 반사할 수 있으므로, 이러한 반사파장 대역에 한정되는 것은 아니다.

반사층(140)은 복수 개의 층을 포함할 수 있다. 그리고 복수 개의 층은 굴절률이 서로 다른 적어도 두 개의 층을 포함할 수 있다. 또한, 반사층(140)은 굴절률이 서로 다른　반도체층으로 구현될 수 있다. 반사층(140)은 예컨대 (Al_xGa₁ _-x)_yIn₁ _-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는　반도체　재료를 포함할 수 있다.

본 발명의 실시 예에 따른 반도체 소자(100)의 반사층(140)의 반사도를 나타낸 그래프인 도 3을 참조하면, 반사층(140)은 360㎚ 내지 740㎚ 파장대역의 광을 90% 이상 반사할 수 있다. 다만, 이에 한정되는 것은 아니며, 반사층(140)은 가시광의 파장 대역의 빛을 반사할 수 있다. 이러한 구성에 의하여, 본 발명의 실시 예에 따른 반도체 소자(100)는 가시광 통신에서 통신소자로 적합할 수 있다.

반사층(140)은 PVD(Physics Vapor Depostion, 물리적 기상 증착법), ALD(Atomic Layer Depostion, 원자층 증착법)에 의해 배치될 수 있다. 다만, 이러한 증착법에 한정되는 것은 아니다.

또한, 반사층(140)은 SiO, NbO, TaO, ZrO, TiO 중 어느 하나로 구성될 수 있다. 예시적으로, 반사층(140)은 Nb₂O₅/SiO₂ 7주기를 포함하여, 가시광 영역의 광을 대부분 반사할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.

반사층(140)의 최대폭(d3)은 420㎛ 내지 500㎛일 수 있다. 여기서, 폭은 제1 방향측 길이 일 수 있으며, 제1 방향은 X축 방향일 수 있다. 그리고 두께는 제2 방향측 길이일 수 있으며, 제2 방향은 Y축 방향일 수 있다.

또한, 반사층(140)은 발광 구조물(120)의 두께 방향으로 절연층(130)과 중첩되는 제1 부분과 발광 구조물(120)의 두께 방향으로 절연층(130)과 중첩되지 않는 제2 부분을 포함할 수 있다.

제2 부분은 절연층(130)이 형성하는 관통홀(h)과 대응되는 영역일 수 있다. 제2 부분의 최대폭(d4)은 380㎛ 내지 460㎛일 수 있다.

이에 따라, 제2 부분의 최대폭(d4)과 반사층(140)의 최대폭(d3)의 비는

일 수 있다. 이러한 구성에 의하여, 발광 구조물(120)을 통해 방출된 광은 외부로 빠져나가지 않고 반사층(140)에서 반사될 수 있다. 또한, 제2 부분의 최대폭(d4)은 중간전극(161)이 절연층(130)을 관통하는 최대폭일 수 있다.

제1 부분은 반사층(140)에서 제2 부분을 제외한 영역일 수 있다. 제1 부분의 최대폭은 반사층(140)의 최대폭(d)과 제2 부분의 최대폭(d4)의 차이일 수 있다. 제1 부분의 최대폭은 20㎛ 내지 80㎛일 수 있다. 제1 부분의 최대폭과 반사층(140)의 최대폭(d3)의 비는 5.25:25일 수 있다. 이러한 구성에 의하여, 발광 구조물(120)로부터 출사된 광은 관통홀(h)을 통해 반사층(140)으로 제공될 수 있다.

또한, 제1 부분은 관통홀(h)을 중심으로 대칭으로 형성될 수 있으나, 이러한 배치에 한정되는 것은 아니다. 그리고 관통홀(h)을 기준으로 일측에 배치된 제1 부분의 최대폭(d5)은 10㎛ 내지 40㎛일 수 있다.

또한, 중간전극(161)과 제2 전극(162)이 접촉하는 부분의 최대폭(d2)은 30㎛ 내지 50㎛일 수 있다. 중간전극(161)과 제2 전극(162)이 접촉하는 최대폭(d2)은 제2 전극(162)의 최대폭(d1)과 반사층(140)의 최대폭(d3)의 차이일 수 있다. 그리고, 중간전극(161)과 제2 전극(162)이 접촉하는 부분의 최대폭(d2)과 반사층(140)의 최대폭(d3)의 비는

일 수 있다. 이러한 구성에 의하여, 중간전극(161)을 통해 흐르는 전류의 누설을 방지할 수 있다.

여기서, 제2 전극(162)의 최대폭(d1)은 450㎛ 내지 550㎛일 수 있다. 다만, 이러한 폭에 한정되는 것은 아니며, 반도체 소자(100)의 사이즈에 따라 다양하게 변형될 수 있다.

제2 전극(162)의 하면과 관통홀의 상면(S) 사이의 중간전극(161) 두께(w)는 3nm 내지 100nm일 수 있다. 제2 전극(162)의 하면과 관통홀의 상면(S) 사이의 중간전극(161) 두께(w)는 작으므로, 발광 구조물(120)로 방출된 광이 반사층(140)으로 제공될 수 있다.투과층(150)은 기판(110) 하부에 배치될 수 있다.

투과층(150)은 분산 브래그　반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다.

투과층(150)은 발광 구조물(120)에서 방출된 빛을 일부 투과하여 원하는 파장대역의 광을 외부로 출사할 수 있다. 또한, 투과층(150)은 반사층(140)에서 반사된 빛도 투과할 수 있다.

예를 들어, 투과층(150)은 450㎚ 내지 550㎚ 파장대역의 빛을 투과할 수 있다. 본 발명의 일실시예에 따른 반도체 소자(100)는 녹색광을 출사할 수 있다. 다만, 이러한 파장 대역에 한정되는 것은 아니다.

투과층(150)은 복수 개의 층을 포함할 수 있다. 그리고 복수 개의 층은 굴절률이 서로 다른 적어도 두 개의 층을 포함할 수 있다. 또한, 반사층(140)은 굴절률이 서로 다른　반도체층으로 구현될 수 있다. 반사층(140)은 예컨대 (Al_xGa₁ _-x)_yIn₁ _-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는　반도체　재료를 포함할 수 있다.

본 발명의 실시 예에 따른 반도체 소자(100)의 투과층(150)의 투과도를 나타낸 그래프인 도 4를 참조하면, 투과층(150)은 470㎚ 내지 530㎚ 파장 대역의 광은 80% 이상 투과할 수 있다. 이러한 구성에 의하여, 투과층(150)은 녹색광을 투과할 수 있다. 또한, 적색 파장 대역의 광을 사용하는 광원의 경우 높은 온도 환경에서 구동이 어려우나, 녹색광은 높은 온도 환경 하에서도 통신 소자로서 구동될 수 있다.

또한, 투과층(150)은 2개의 층을 포함한 경우(Y) 보다 5개의 층(N)을 포함한 경우에 좁은 투과 파장대역을 가질 수 있다. 예를 들어, 복수 개의 층을 증가하여 투과층(150)에 의해 투과되는 광의 파장 대역 선폭을 좁힐 수 있다. 이러한 구성에 따라, 원하는 파장 대역에 맞춰 투과층(150)의 층 개수를 다양하게 설정할 수 있다.

투과층(150)은 PVD(Physics Vapor Depostion, 물리적 기상 증착법), ALD(Atomic Layer Depostion, 원자층 증착법)에 의해 배치될 수 있다. 다만, 이러한 증착법에 한정되는 것은 아니다.

또한, 투과층(150)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있으며, 이에 한정하지 않는다.

또한, 투과층(150)은 SiO, NbO, TaO, ZrO, TiO 중 어느 하나로 구성될 수 있다. 예시적으로, 반사층(140)은 SiO₂/ Nb₂O₅ 12주기를 포함하여, 녹색광의 파장 영역에 포함된 광을 대부분 반사할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.

본 발명의 실시예에 따른 반도체 소자(100)는 파장 필터층을 따로 설치할 필요 없이, 반사층(140) 및 투과층(150)을 반도체 소자(100)에 실장할 수 있다. 이러한 구성에 의하여, 반도체 소자(100)의 부피 자체가 작아질 수 있다.

서브마운트 기판(170)은 발광 구조물(120)의 상부에 배치될 수 있다. 서브마운트 기판(170) 하부에는 제1 패드(172), 제2 패드(171), 제1 범프 전극, 제2 범프 전극가 배치될 수 있다.

서브마운트 기판(170)은 발광 구조물(120)에서 발생한 열을 외부로 방출시킬 수 있다. 발광 구조물(120)에서 공진모드에 의해 발생되는 열을 외부로 방출시킬 수 있으나, 이에 한정되는 것은 아니다. 이러한 구성에 의하여, 본 발명의 실시 예에 따른 반도체 소자(100)는 신뢰성이 향상될 수 있다.

서브마운트 기판(170)은　기판(110) 아래에 배치될 수 있다.　서브마운트 기판(170)은 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체　기판(110)으로 이루어질 수 있다. 다만, 이에 한정되지 않고 서브마운트 기판(170)은 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한,　서브마운트 기판(170) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.

제1 패드(172) 및 제2 패드(171)는　서브마운트 기판(170) 위에 배치되며, 서로 전기적으로 이격될 수 있다. 제1 패드(172) 및 제2 패드(171) 각각은 전기적 전도성을 갖는 금속 물질로 이루어질 수 있다. 제1 패드(172)와 제2 패드(171)는 이격 배치될 수 있다.

제1 패드(172) 및 제2 패드(171)와 서브마운트 기판(170) 사이에 절연부재(미도시됨)가 각각 배치될 수 있다. 예를 들어, 서브마운트 기판(170)이 Si와 같이 전기적 전도성을 갖는 물질을 포함하는 경우, 제1 패드(172) 및 제2 패드(171)와　서브마운트 기판(170)을 전기적으로 절연시키기 위해 절연부재(미도시됨)가 배치될 수 있다. 여기서, 절연부재(미도시됨)는 전기적인 절연성을 갖는 물질을 포함할 수 있다. 또한, 절연부재(미도시됨)는 전기적인 절연성을 가질 뿐만 아니라 광 반사 특성을 함께 갖는 물질로 이루어질 수도 있다. 절연부재는　SiO₂, TiO₂, ZrO₂, Si₃N₄, Al₂O₃, 또는 MgF₂　중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다

제1 범프전극(174)은 제1 패드(172)와 제1 전극(163) 사이에 배치될 수 있다. 제1 범프전극(174)의 개수는 복수 개일 수 있다. 제2 범프전극(173)은 제2 패드(171)와 제2 전극(162) 사이에 배치될 수 있다. 적어도 하나의 범프와 발광 구조물(120) 사이에 적어도 하나의 콘택층이 배치될 수 있다. 예를 들어, 발광 구조물(120)과 제1 범프전극(174) 및 제2 범프전극(173) 사이에 콘택층(미도시됨)이 각각 배치될 수 있다. 콘택층은 제1 전극(163)과 제1 범프전극(174)을 전기적으로 연결할 수 있다. 또한, 콘택층은 제2 전극(162)과 제2 범프전극(173)을 전기적으로 연결할 수 있다.

제1 범프전극(174) 및 제2 범프전극(173)을 통해 발광 구조물(120)에서 발생한 열은 서브마운트 기판(170)으로 전달될 수 있다. 이러한 구성에 의하여, 본 발명의 실시 예에 따른 반도체 소자(100)는 열화(thermal degradation) 현상을 방지할 수 있다.

제1 범프전극(174) 및 제2 범프전극(173)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합을 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.

상기 설명한 본 발명의 실시예에 다른 반도체 소자(100)는 다양한 본딩 형태를 가질 수 있다. 예를 들어, 반도체 소자(100)는 수평형 본딩 구조 또는 수직형 본딩 구조를 가질 수 있다.

또한, 본 발명의 실시예에 따른 반도체 소자(100)는 광 출력을 향상시키기 위해 어레이 형태로 웨이퍼 상에 배치할 수 있다. 어레이 형태로 배치되는 경우, 가시광 통신 소자로써 구동하기 위해 1mW 이상의 광출력을 제공할 수 있다. 또한, 반도체 소자(100)의 일부 영역에서 발광하므로, 발광 면적이 작아져 빠른 통신 속도를 제공할 수 있다.

도 5a 내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.

도 5a 내지 도5e를 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)의 제조 방법은 발광 구조물(120)을 식각하는 단계, 절연층(130)을 배치하는 단계, 반사층(140), 투과층(150), 제1 전극(163) 및 제2 전극(162)을 배치하는 단계, 서브마운트 기판(170)과 전기적으로 연결하는 단계를 포함할 수 있다.

도 5a를 참조하면, 기판(110) 상에 발광 구조물(120)을 성장시킬 수 있다. 성장 기판(110)은 GaAs 기판(110)일 수 있다. 기판(110)의 두께는 0.5 내지 0.8mm일 수 있다. 성장 기판(110)의 오프 앵글(평탄면을 기준으로 웨이퍼 잉곳을 자른 각도)은 15도일 수 있다. 오프 앵글이 15도인 경우에는 에피 성장 속도가 빨라질 수 있다. 다만, 이러한 오프 앵글에 한정되는 것은 아니다.

도 5b를 참조하면, 발광 구조물(120) 상에 식각 방지층(미도시됨)을 배치할 수 있다. 식각 방지층은 GaInP의 조성을 포함할 수 있다. 또한, 식각 방지층은 필요에 따라 n 도펀트를 도핑할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니고, P 계열의 다양한 반도체층(예를 들어, InP 등)을 식각 방지층으로 이용할 수 있다.

식각 방지층을 발광 구조물(120) 상에 배치한 뒤, 식각이 수행될 수 있다. 제1 도전형 반도체층(121)의 일부 영역까지 식각이 이루어질 수 있다. 식각은 건식 식각 또는 습식 식각으로 수행될 수 있으나, 이러한 종류에 한정되는 것은 아니다.

도 5c를 참조하면, 식각 이후에 절연층(130)이 발광 구조물(120) 상에 배치될 수 있다.

절연층(130)은 관통홀을 포함할 수 있다. 관통홀을 통해 제1 도전형 반도체층(121)은 제1 전극(163)과 전기적으로 연결하고, 제2 도전형 반도체층(123)은 제2 전극(162)과 전기적으로 연결될 수 있다.

도 5d를 참조하면, 제2 도전형 반도체층(123) 상에 중간전극(161)이 배치될 수 있다 중간전극(161)은 절연층(130)에 의해 형성된 관통홀을 통해 절연층(130)의 일부를 덮을 수 있다. 중간전극(161) 상부에 반사층(140)이 배치될 수 있다. 이로써, 중간전극(161)은 제2 전극(162)과 전기적으로 연결될 수 있다.

또한, 제1 전극(163)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 전극(163)은 절연층(130)이 형성한 관통홀 사이에 배치될 수 있다.

도 5e를 참조하면, 서브마운트 기판(170) 상의 일부 영역에 제1 패드(172), 제2 패드(171)가 배치될 수 있다. 제1 패드(172)와 제2 패드(171)는 서브마운트 기판(170) 상에 이격 배치될 수 있다.

제1 범프전극(174)은 제1 패드(172) 상에 배치될 수 있다. 제1 패드(172)와 제1 범프전극(174)은 전기적으로 연결될 수 있다. 제1 범프전극(174)은 제1 전극(163)과 접촉할 수 있다. 이에 따라, 제1 범프전극(174)을 통해 열이 서브마운트 기판(170)으로 제공될 수 있다.

제2 범프전극(173)은 제2 패드(171) 상에 배치될 수 있다. 제2 패드(171)와 제2 범프전극(173)은 전기적으로 연결될 수 있다. 제2 범프전극(173)은 제2 전극(162)과 접촉할 수 있다. 이에 따라, 제2 범프전극(173)을 통해 열이 서브마운트 기판(170)으로 제공될 수 있다.

도 6은 본 발명의 변형예에 따른 반도체 소자(100)의 개념도이다.

도 6을 참조하면, 제1 도전형 반도체층(121) 하부에 투과층(150)이 배치될 수 있다. 제1 도전형 반도체층(121) 하부에 배치된 기판(110)은 화학적 기계적 연마법(Chemical Mechanical Polishing,　CMP), 레이저 리프트 오프(Laser Lift-Off,　LLO)를 통하여 제1 도전형 반도체층(121)으로부터 분리될 수 있다. 다만, 이러한 방법에 한정되어 분리되는 것은 아니다.

또한, 기판(110) 상에 투과층(150)을 에피텍셜 성장(Epitaxial growth)한 후, 기판(110)을 투과층(150)으로부터 화학적 기계적 연마법(Chemical Mechanical Polishing,　CMP), 레이저 리프트 오프(Laser Lift-Off,　LLO)를 통하여 제1 도전형 반도체층(121)으로부터 분리할 수 있다. 다만, 이러한 방법에 한정되어 분리되는 것은 아니다.

이러한 구성에 의하여, 기판(110)이 제거되어 실시 예에 따른 반도체 소자(100)의 부피를 감소시킬 수 있다.

도 7은 본 발명의 활성층을 도시한 도면이다.

도 7을 참조하면, 활성층(122)은 복수 개의 층이 적증된 형태일 수 있다. 먼저, 활성층(122)은 교대로 배치된 복수의 우물층(122-3)과 복수의 장벽층(122-1)을 포함할 수 있다.

예시적으로, 우물층(122-3)은 하부에 배치될 수 있다. 우물층(122-3)은 InGaN을 포함할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.

그리고 장벽층(122-1)은 우물층(122-3) 상부에 배치될 수 있다. 장벽층(122-1)은 GaN을 포함할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.

중간층(122-2)은 우물층(122-3)과 장벽층(122-1) 사이에 배치될 수 있다. 중간층(122-2)은 우물층(122-3)과 장벽층(122-1) 사이에 배치되어 전자의 오버플로우(overflow)를 감소시킬 수 있다. 중간층(122-2)은 홀보다 이동성이 높은 전자를 발광에 기여하도록 전자의 이동을 감소시킬 수 있다.

이로 인해, 반도체 소자에 순방향 전압이 가해지는 경우 우물층(122-3) 내 캐리어의 구속 효과가 감소할 수 있다. 이에 따라, 활성층(122) 내에서 전자와 정공의 재결합이 증가하여 반도체 소자의 광 출력이 향상될 수 있다.

중간층(122-2)은 AlGaN을 포함할 수 있다. 중간층(122-2)의 Al 조성은 10% 이상 30% 이하일 수 있다.

중간층(122-2)의 두께와 활성층(122)의 두께의 두께비는 6:50일 수 있다. 이 때, 활성층(122)의 두께는 30㎚ 내지 50㎚일 수 있다. 그리고 중간층(122-2)의 두께는 1㎚ 내지 5㎚일 수 있다.

도 8은 도 7의 활성층에 따른 효과를 설명하기 위해 파장에 따른 광출력 밀도을 도시한 도면이다.

구체적으로, 중간층이 없는 경우(도 8(a))에 파장에 따른 광출력 밀도와, 중간층이 존재하는 경우(도 8(b))에 파장에 따른 광출력 밀도를 나타낸다.

중간층이 없는 경우에, 반도체 소자를 통해 방출된 녹색광(파장은 약 0.5㎛)의 광출력 밀도는

일 수 있다.

이와 달리, 중간층이 존재하는 경우, 반도체 소자를 통해 방출된 녹색광(파장은 약 0.5㎛)의 광출력 밀도는

일 수 있다.

이와 같이, 중간층을 배치하는 경우 중간층을 배치하지 않는 경우에 비해 광출력 밀도가

배 높다. 즉, 반도체 소자의 활성층에 중간층을 배치하는 경우 캐리어의 구속효과로 인해 광출력이 향상될 수 있다.

본 발명의 실시예에 따른 반도체 소자는 표시 장치에 적용될 수 있다.

표시 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 제1 내지 제3 반도체 소자(100-1, 100-2, 100-3)는 해상도에 맞게 복수로 배열되고 연결될 수 있다.

표시 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.

실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.

실시 예는 직진성이 우수한 반도체 소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.

실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.

실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자 패키지는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.

이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.

그리고, 조명 장치는 기판과 실시 예의 반도체 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.

또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자 패키지를 포함하는 광원 모듈을 포함할 수 있다. 전술한 바와 같이 반도체 소자 패키지는 카메라의 화각과 대응되는 지향각을 갖고 있으므로 광의 손실이 적은 장점이 있다.

이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

100: 반도체 소자
110: 기판
120: 발광 구조물
121: 제1 도전형 반도체층
122: 활성층
123: 제2 도전형 반도체층
130: 절연층
140: 반사층
150: 투과층
161: 중간전극
162: 제2 전극
163: 제1 전극
170: 서브마운트 기판
171: 제2 패드
172: 제1 패드
173: 제2 범프전극
174: 제1 범프전극

Claims

제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제1 도전형 반도체층 상에 배치되는 절연층;
상기 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
상기 절연층을 관통하여 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;
상기 제2 도전형 반도체층과 제2 전극 사이에 배치되는 중간전극;
상기 중간전극 상에 배치되는 반사층; 및
상기 발광 구조물 하부에 배치되는 투과층;을 포함하고,
상기 반사층은 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되는 제1 부분 및 상기 발광 구조물의 두께 방향으로 상기 절연층과 중첩되지 않는 제2 부분을 포함하는 반도체 소자.
제1 항에 있어서,
상기 제2 부분의 최대폭과 상기 반사층의 최대폭의 비는
인 반도체 소자.
제1 항에 있어서,
상기 제1 도전형 반도체층과 상기 투과층 사이에 배치되는 기판을 더 포함하는 반도체 소자.
제1 항에 있어서,
상기 제1 부분의 최대폭과 상기 반사층의 최대폭의 비는 5.25:25인 반도체 소자.
제1 항에 있어서,
상기 제2 전극의 최대폭과 상기 반사층의 최대폭의 비는
인 반도체 소자.
제1 항에 있어서,
상기 중간전극과 상기 제2 전극이 접촉하는 부분의 최대폭과 상기 반사층의 최대폭의 비는
인 반도체 소자.
제6 항에 있어서,
상기 활성층은 복수 개의 층을 포함하고,
상기 복수 개의 층 사이에 배치되는 AlGaN을 포함하는 중간층을 포함하는 반도체 소자.
제7 항에 있어서,
상기 중간층의 두께와 상기 활성층 전체의 두께에 대한 두께비는 6:50인 반도체 소자.
제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극과 연결되는 서브마운트 기판을 더 포함하는 반도체 소자.