KR20180065767A - 전력 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title description 17
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 230000002265 prevention Effects 0.000 claims description 22
- 210000000746 body region Anatomy 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 239000007772 electrode material Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000004576 sand Substances 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 9
- 238000009413 insulation Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7375—Vertical transistors having an emitter comprising one or more non-monocrystalline elements of group IV, e.g. amorphous silicon, alloys comprising group IV elements
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극; 상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역; 상기 기판의 상부면 상에 배치되되 상기 한 쌍의 제 1 도전형의 플로팅 영역 상에 각각 형성되며, 상기 게이트 전극과 이격되어 절연된, 한 쌍의 스위칭 손실 방지용 평면 전극; 및 상기 트렌치의 측벽과 상기 게이트 전극 사이 및 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 각각 개재되는 절연막;을 포함하는 전력 반도체 소자를 제공한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 스위칭 손실을 감소시킬 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극; 상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역; 상기 기판의 상부면 상에 배치되되 상기 한 쌍의 제 1 도전형의 플로팅 영역 상에 각각 형성되며, 상기 게이트 전극과 이격되어 절연된, 한 쌍의 스위칭 손실 방지용 평면 전극; 및 상기 트렌치의 측벽과 상기 게이트 전극 사이 및 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 각각 개재되는 절연막;을 포함한다.
상기 전력 반도체 소자는, 상기 게이트 전극 및 상기 스위칭 손실 방지용 평면 전극 상에 배치된 이미터(emitter) 금속 패턴;을 더 포함할 수 있고, 상기 스위칭 손실 방지용 평면 전극의 일단은 상기 이미터 금속 패턴과 접합될 수 있다.
상기 전력 반도체 소자는, 상기 스위칭 손실 방지용 평면 전극의 타단과 상기 이미터 금속 패턴 사이 및 상기 게이트 전극과 상기 이미터 금속 패턴 사이에 개재된 절연 패턴;을 더 포함할 수 있고, 상기 절연패턴은 상기 스위칭 손실 방지용 평면 전극과 상기 게이트 전극 사이의 이격 공간을 채우면서 상기 플로팅 영역에 이르도록 신장될 수 있다.
상기 전력 반도체 소자에서, 상기 트렌치의 측벽과 상기 게이트 전극 사이에 개재되는 상기 절연막과 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 개재되는 상기 절연막은 동일한 물질로 이루어지며 동일한 두께를 가질 수 있다.
상기 전력 반도체 소자는, 상기 기판 내에서 상기 제 1 트렌치 및 상기 제 2 트렌치 사이에 배치된 제 1 도전형의 바디 영역; 및 상기 기판 내에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이를 통과하여 상기 제 1 도전형의 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역;을 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 형성되는 커패시턴스에 의하여 상기 플로팅 영역과 상기 드리프트 영역 사이에 형성되는 커패시턴스가 게이트 채널 커패시턴스(Cgc)에 기여하는 비율을 감소시킬 수 있다.
상기 전력 반도체 소자에서, 상기 스위칭 손실 방지용 평면 전극은 폴리실리콘을 포함하여 이루어질 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 얕으며, 상기 제 1 도전형의 플로팅 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 깊을 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 웨이퍼 상의 제 1 영역에 제 1 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입하는 단계; 상기 웨이퍼 상에 에피층을 형성하는 단계; 상기 에피층의 일부를 제거하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치 및 제 2 트렌치를 각각 형성하는 단계; 상기 불순물을 확산함으로써, 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역을 형성하고, 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역의 적어도 일부를 형성하는 단계; 상기 제 1 트렌치 및 제 2 트렌치의 내벽을 절연막으로 라이닝하고 게이트 전극 물질을 충전(filling)하여 게이트 전극을 형성하는 단계; 상기 한 쌍의 제 1 도전형의 플로팅 영역 상에 각각 형성되며, 상기 게이트 전극과 이격되어 절연된, 한 쌍의 스위칭 손실 방지용 평면 전극을 상기 기판의 상부면 상에 절연막을 개재하여 형성하는 단계;를 포함한다.
상기 전력 반도체 소자의 제조방법은, 상기 게이트 전극 및 상기 스위칭 손실 방지용 평면 전극 상에 배치된 이미터(emitter) 금속 패턴을 형성하는 단계;를 더 포함하고, 상기 스위칭 손실 방지용 평면 전극의 일단은 상기 이미터 금속 패턴과 접합될 수 있다.
상기 전력 반도체 소자의 제조방법은, 상기 스위칭 손실 방지용 평면 전극의 타단과 상기 이미터 금속 패턴 사이 및 상기 게이트 전극과 상기 이미터 금속 패턴 사이에 개재된 절연 패턴을 형성하는 단계;를 더 포함할 수 있고, 상기 절연패턴은 상기 스위칭 손실 방지용 평면 전극과 상기 게이트 전극 사이의 이격 공간을 채우면서 상기 플로팅 영역에 이르도록 신장될 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 트렌치의 측벽과 상기 게이트 전극 사이에 개재되는 상기 절연막과 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 개재되는 상기 절연막은 동일한 물질로 이루어지며 동일한 두께를 가질 수 있다. 이 경우, 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 형성되는 커패시턴스에 의하여 상기 플로팅 영역과 상기 드리프트 영역 사이에 형성되는 커패시턴스가 게이트 채널 커패시턴스(Cgc)에 기여하는 비율을 감소시킬 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 스위칭 손실 방지용 평면 전극을 형성하는 단계는 폴리실리콘으로 이루어진 스위칭 손실 방지용 평면 전극을 형성하는 단계를 포함할 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 스위칭 손실을 감소시킬 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 형성되는 커패시턴스의 양상을 도해하는 도면이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 형성되는 커패시턴스의 양상을 도해하는 도면이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.
도 1에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조는 도 2에 개시된 A-A' 라인을 따라 절취된 단면 구조에 해당한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자 (100)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다.
여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a,44b)을 포함한다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)은 기판(1) 내에서 서로 이격되어 배치된다.
기판(1)의 상부면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래(12)로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다.
한편, 예를 들어, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 제 2 도전형 도핑 농도(N1)는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높을 수도 있다.
다른 한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이 및 제 1 트렌치(20a)와 제 2 트렌치(20b) 사이의 제 2 도전형 도핑 농도는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수도 있다.
기판(1)의 상부면(1s) 상에 배치되되 제 1 도전형의 플로팅 영역(30a, 30b) 상에 각각 형성된 한 쌍의 스위칭 손실 방지용 평면 전극(52a, 52b)은 게이트 전극(50a, 50b)과 이격되어 전기적으로 절연된다.
예를 들어, 스위칭 손실 방지용 평면 전극(52a)은 게이트 전극(50a)과 이격 공간(51)의 의하여 공간적으로 분리되며, 스위칭 손실 방지용 평면 전극(52a)의 일부와 게이트 전극(50a) 상을 덮도록 형성된 절연 패턴(66)이 이격 공간(51)을 채우면서 플로팅 영역(30a)에 이르도록 신장됨으로써 스위칭 손실 방지용 평면 전극(52a)과 게이트 전극(50a)은 전기적으로 절연된다.
마찬가지로, 스위칭 손실 방지용 평면 전극(52b)은 게이트 전극(50b)과 이격 공간(51)의 의하여 공간적으로 분리되며, 스위칭 손실 방지용 평면 전극(52b)의 일부와 게이트 전극(50b) 상을 덮도록 형성된 절연 패턴(66)이 이격 공간(51)을 채우면서 플로팅 영역(30b)에 이르도록 신장됨으로써 스위칭 손실 방지용 평면 전극(52b)과 게이트 전극(50b)은 전기적으로 절연된다.
스위칭 손실 방지용 평면 전극(52a, 52b)은 폴리실리콘을 포함하여 이루어질 수 있다. 기판(1)의 상부면(1s)에 수직한 방향으로 신장하는 트렌치 게이트 전극(50a, 50b)과 달리, 평면 전극은 기판(1)의 상부면(1s)에 나란한 방향으로 신장함을 의미한다.
게이트 전극(50a, 50b) 및 스위칭 손실 방지용 평면 전극(52a, 52b) 상에 이미터(emitter) 금속 패턴(68)이 배치된다. 이미터 금속 패턴(68)은 이미터 전극 및/또는 이미터 배선 패턴, 콘택 패턴의 적어도 일부를 구성할 수 있다. 이미터 금속 패턴(68)은 스위칭 손실 방지용 평면 전극(52a, 52b)의 일단과 맞닿아 접합된다. 이 경우, 스위칭 손실 방지용 평면 전극(52a, 52b)의 타단은 이격 공간(51)에 의하여 게이트 전극(50b)과 공간적으로 분리된다.
도 2에 도시된 초록색 영역은 이미터 금속 패턴(68)의 일부에 해당하는 바, 도 2에 도시된 제 1 지점(P1)은 도 1에 도시된 이미터 금속 패턴(68) 중에서 스위칭 손실 방지용 평면 전극(52a, 52b)과 접합되는 부분에 해당하며, 제 6 지점(P6)은 도 1에 도시된 이미터 금속 패턴(68) 중에서 제 1 도전형의 바디 영역(42)과 접합되는 부분에 해당한다.
도 2에 도시된 붉은색 영역은 기판(1)의 상부면(1s) 상에 배치된 절연막(40)과 접하는 도전성 패턴의 일부에 해당하는 바, 도 2에 도시된 제 2 지점(P2)은 도 1에 도시된 스위칭 손실 방지용 평면 전극(52a, 52b)에 해당하며, 제 4 지점(P4)은 도 1에 도시된 게이트 전극(50a, 50b)과 연결되어 기판(1)의 상부면(1s) 상으로 신장되는 도전성 패턴에 해당할 수 있다.
도 2에 도시된 검은색 영역은 스위칭 손실 방지용 평면 전극(52a, 52b)과 게이트 전극(50a, 50b) 사이를 전기적으로 절연시키는 영역에 해당하는 바, 도 2에 도시된 제 3 지점(P3)은 도 1에 도시된 이격 공간(51) 내지 이격 공간(51)을 채운 절연 패턴(66)에 해당할 수 있다.
도 2에 도시된 회색 영역은 트렌치(20a, 20b) 내에 형성된 게이트 전극(50a, 50b)에 해당한다.
트렌치(20a, 20b)의 측벽과 게이트 전극(50a, 50b) 사이 및 스위칭 손실 방지용 평면 전극(52a, 52b)과 제 1 도전형의 플로팅 영역(30a, 30b) 사이에는 절연막(40)이 개재된다.
한편, 트렌치(20a, 20b)의 측벽과 게이트 전극(50a, 50b) 사이에 개재되는 상기 절연막(40)과 스위칭 손실 방지용 평면 전극(52a, 52b)과 제 1 도전형의 플로팅 영역(30a, 30b) 사이에 개재되는 상기 절연막(40)은 동일한 물질로 이루어지며 동일한 두께를 가질 수도 있다.
한편, 기판(1)의 하부에는 컬렉터 전극(72)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(72)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 형성되는 커패시턴스의 양상을 도해하는 도면이다.
도 1 내지 도 3을 함께 참조하면, 상술한 구조를 가지는 전력 반도체 소자(100)에서 스위칭 손실 방지용 평면 전극(52a, 52b)과 제 1 도전형의 플로팅 영역(30a, 30b) 사이에 형성되는 커패시턴스에 의하여 제 1 도전형의 플로팅 영역(30a, 30b)과 제 2 도전형의 드리프트 영역(10) 사이에 형성되는 커패시턴스가 게이트 채널 커패시턴스(Cgc)에 기여하는 비율을 감소시킬 수 있다.
스위칭 손실 방지용 평면 전극(52a, 52b) 아래의 절연막(40)의 두께를 트렌치(20a, 20b)의 측벽과 게이트 전극(50a, 50b) 사이에 개재되는 절연막(40)의 두께와 동일하게 형성함으로써 스위칭 손실 방지용 평면 전극(52a, 52b)과 제 1 도전형의 플로팅 영역(30a, 30b) 사이에 제 3 커패시턴스(CC)를 형성한다.
한편, 전력 반도체 소자가 구동되는 상황에서, 제 1 도전형의 플로팅 영역(30a, 30b)과 게이트 전극(50a, 50b) 사이에 제 2 커패시턴스(CB)가 형성되고, 게이트 전극(50a, 50b)과 제 2 도전형의 드리프트 영역(10) 사이에 제 1 커패시턴스(CA)가 형성되고, 제 1 도전형의 플로팅 영역(30a, 30b)과 제 2 도전형의 드리프트 영역(10) 사이에 제 4 커패시턴스(CD)가 형성될 수 있다.
이 경우, 밀러 커패시턴스를 형성하는 게이트 채널 커패시턴스(Cgc)의 값은 제 2 커패시턴스(CB)와 제 4 커패시턴스(CD)의 직렬 연결에 따른 커패시턴의 값과 제 1 커패시턴스(CA)의 값의 합으로 구성된다. 한편, 제 3 커패시턴스(CC)를 형성함으로써 제 3 커패시턴스(CC)와 제 4 커패시턴스(CD)가 직렬로 연결되어 제 2 커패시턴스(CB)에 직렬로 연결된 제 4 커패시턴스(CD) 중 일부만 게이트 채널 커패시턴스(Cgc)에 포함되도록 하여 전체 게이트 채널 커패시턴스(Cgc)의 값이 감소될 수 있다. 게이트 채널 커패시턴스(Cgc)의 값이 감소될수록 Eon(turn on transition 스위칭 손실)을 줄일 수 있다. 제 3 커패시턴스(CC)를 크게 형성할수록 Eon(turn on transition 스위칭 손실)은 더욱 줄어들게 된다.
상술한 구조를 가지는 않은 종래의 전력 반도체 소자는 인젝션 인핸스먼트(injection enhancement)를 유발하기 때문에 블로킹(blocking) 영역 형성에 따른 게이트 채널 커패시턴스(Cgc)의 증가로 Eon(turn on transition 스위칭 손실)이 커지는 문제점을 가진다.
한편, 또 다른 이슈로서, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)에서 한 쌍의 제 1 도전형 플로팅 영역(30a, 30b)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30a, 30b)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 트렌치(20a, 20b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, E 면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다.
즉, IGBT의 베이스 전류를 공급하는 G 방향의 MOSFET에서 트렌치 간의 이격 거리를 줄일 경우 플로팅 영역(30a, 30b)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리로 높은 셀 밀도를 형성하여 동일 총 전류에서 G 구간의 전류 밀도를 낮추고 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30a, 30b)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 E 면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장(G2)이 형성되는 E 면은 트렌치(20a, 20b) 바닥면 보다 낮은 면이다. 한편, 변형된 실시예에서는, 최대 전기장(G3)이 형성되는 면이 플로팅 영역(30a, 30b)의 바닥면과 동일한 높이를 가질 수도 있다.
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 트렌치(20a, 20b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 4 및 도 5를 참조하면, 웨이퍼(A) 상의 제 1 영역(I)에 제 1 도전형 불순물을 주입(P1 Implant)하고 웨이퍼(A)의 제 2 영역(II)에 웨이퍼(A)에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입(N1 Implant)한다.
도 6을 참조하면, 웨이퍼(A) 상에 에피층(B)을 형성한다. 기판(1)은 웨이퍼(A)와 웨이퍼 상에 에피택셜 성장된 에피층(B)을 포함하는 의미로 이해될 수 있다. 에피층(B)이 성장된 후에 에피층(B)의 상부면을 통하여 추가적으로 불순물을 주입하는 도핑 공정을 수행할 수 있다.
도 7을 참조하면, 에피층(B)의 일부를 제거하되, 제 1 영역(I) 및 제 2 영역(II)의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)를 각각 형성할 수 있다.
도 8을 참조하면, 제 1 도전형 및 제 2 도전형의 불순물이 주입된 상태에서 열처리 등을 통한 확산 공정을 통하여, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)을 형성할 수 있다. 또한, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역(10)의 적어도 일부를 형성할 수 있다. 이 경우, 제 1 도전형의 플로팅 영역(30a, 30b)의 하부는 웨이퍼(A)와 에피층(B)의 경계면(F)을 포함할 수 있다.
도 9를 참조하면, 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이의 영역에 불순물을 주입하여 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 형성할 수 있다. 계속하여, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 내벽을 절연막으로 라이닝하고 게이트 전극 물질로 충전(filling)하여 게이트 전극(50a, 50b)을 형성할 수 있다. 상기 절연막은 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 내벽 뿐만 아니라 기판(1)의 상부면까지 연장되도록 형성할 수 있다. 또한, 게이트 전극(50a, 50b)을 형성하기 위하여 제 1 트렌치(20a) 및 제 2 트렌치(20b)를 충전하는 게이트 전극 물질은 트렌치 내의 공간 뿐만 아니라 기판(1)의 상부면까지 연장되도록 형성할 수 있다.
도 10을 참조하면, 기판(1)의 상부면에 형성된 상기 절연막과 상기 게이트 전극 물질 중 일부를 식각하여 이격 공간(51)을 형성한다. 이격 공간(51)을 통하여 제 1 도전형의 플로팅 영역(30a, 30b)이 노출될 수 있다. 형성된 이격 공간(51)에 의하여 게이트 전극(50a, 50b)과 스위칭 손실 방지용 평면 전극(52a, 52b)이 공간적으로 분리된다.
도 11을 참조하면, 스위칭 손실 방지용 평면 전극(52a, 52b), 게이트 전극(50a, 50b) 상을 덮으면서 이격 공간(51)을 채우도록 절연 패턴(66)을 형성한다. 절연 패턴(66)은 스위칭 손실 방지용 평면 전극(52a, 52b)의 일단이 노출되고 바디 영역(42)이 노출되도록 형성할 수 있다.
계속하여, 노출된 스위칭 손실 방지용 평면 전극(52a, 52b)의 일단, 절연 패턴(66), 노출된 바디 영역(42) 상에 이미터 금속 패턴(68)을 형성함으로써 도 1에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 구현한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
20a, 20b : 트렌치
30a, 30b : 플로팅 영역
40 : 절연막
42 : 바디 영역
44 : 소스 영역
50a, 50b : 게이트 전극
51 : 이격 공간
52a, 52b : 스위칭 손실 방지용 평면 전극
66 : 절연 패턴
68 : 이미터 금속 패턴
10 : 드리프트 영역
20a, 20b : 트렌치
30a, 30b : 플로팅 영역
40 : 절연막
42 : 바디 영역
44 : 소스 영역
50a, 50b : 게이트 전극
51 : 이격 공간
52a, 52b : 스위칭 손실 방지용 평면 전극
66 : 절연 패턴
68 : 이미터 금속 패턴
Claims (11)
- 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극;
상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역;
상기 기판의 상부면 상에 배치되되 상기 한 쌍의 제 1 도전형의 플로팅 영역 상에 각각 형성되며, 상기 게이트 전극과 이격되어 절연된, 한 쌍의 스위칭 손실 방지용 평면 전극; 및
상기 트렌치의 측벽과 상기 게이트 전극 사이 및 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 각각 개재되는 절연막;
을 포함하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극 및 상기 스위칭 손실 방지용 평면 전극 상에 배치된 이미터(emitter) 금속 패턴;을 더 포함하고,
상기 스위칭 손실 방지용 평면 전극의 일단은 상기 이미터 금속 패턴과 접합되는 것을 특징으로 하는, 전력 반도체 소자. - 제 2 항에 있어서,
상기 스위칭 손실 방지용 평면 전극의 타단과 상기 이미터 금속 패턴 사이 및 상기 게이트 전극과 상기 이미터 금속 패턴 사이에 개재된 절연 패턴;을 더 포함하고,
상기 절연패턴은 상기 스위칭 손실 방지용 평면 전극과 상기 게이트 전극 사이의 이격 공간을 채우면서 상기 플로팅 영역에 이르도록 신장되는 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 트렌치의 측벽과 상기 게이트 전극 사이에 개재되는 상기 절연막과 상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 개재되는 상기 절연막은 동일한 물질로 이루어지며 동일한 두께를 가지는 것을 특징으로 하는, 전력 반도체 소자. - 제 4 항에 있어서,
상기 기판 내에서 상기 제 1 트렌치 및 상기 제 2 트렌치 사이에 배치된 제 1 도전형의 바디 영역; 및 상기 기판 내에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이를 통과하여 상기 제 1 도전형의 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역;을 더 포함하는, 전력 반도체 소자. - 제 5 항에 있어서,
상기 스위칭 손실 방지용 평면 전극과 상기 플로팅 영역 사이에 형성되는 커패시턴스에 의하여 상기 플로팅 영역과 상기 드리프트 영역 사이에 형성되는 커패시턴스가 게이트 채널 커패시턴스(Cgc)에 기여하는 비율을 감소시키는 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 스위칭 손실 방지용 평면 전극은 폴리실리콘을 포함하여 이루어진, 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 얕으며, 상기 제 1 도전형의 플로팅 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 깊은, 전력 반도체 소자. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인, 전력 반도체 소자. - 웨이퍼 상의 제 1 영역에 제 1 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입하는 단계;
상기 웨이퍼 상에 에피층을 형성하는 단계;
상기 에피층의 일부를 제거하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치 및 제 2 트렌치를 각각 형성하는 단계;
상기 불순물을 확산함으로써, 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역을 형성하고, 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역의 적어도 일부를 형성하는 단계;
상기 제 1 트렌치 및 제 2 트렌치의 내벽을 절연막으로 라이닝하고 게이트 전극 물질을 충전(filling)하여 게이트 전극을 형성하는 단계;
상기 한 쌍의 제 1 도전형의 플로팅 영역 상에 각각 형성되며, 상기 게이트 전극과 이격되어 절연된, 한 쌍의 스위칭 손실 방지용 평면 전극을 상기 기판의 상부면 상에 절연막을 개재하여 형성하는 단계;
를 포함하는, 전력 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 게이트 전극 및 상기 스위칭 손실 방지용 평면 전극 상에 배치된 이미터(emitter) 금속 패턴을 형성하는 단계;를 더 포함하고,
상기 스위칭 손실 방지용 평면 전극의 일단은 상기 이미터 금속 패턴과 접합되는 것을 특징으로 하는, 전력 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114464675A (zh) * | 2021-12-31 | 2022-05-10 | 上海功成半导体科技有限公司 | 复合栅igbt器件结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032941A (ja) * | 2003-07-11 | 2005-02-03 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置 |
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| CN114464675A (zh) * | 2021-12-31 | 2022-05-10 | 上海功成半导体科技有限公司 | 复合栅igbt器件结构及其制备方法 |
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