KR20180053457A

KR20180053457A - 표시 장치

Info

Publication number: KR20180053457A
Application number: KR1020160150211A
Authority: KR
Inventors: 이정두; 박상준; 김성준; 김성엽; 박미영; 박희범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-11-11
Filing date: 2016-11-11
Publication date: 2018-05-23
Also published as: US10424260B2; KR102577246B1; US20180137830A1

Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 일 실시예에 의한 표시 장치는, 제1 색을 나타내는 제1 서브 화소, 제2 색을 나타내는 제2 서브 화소 및 제3 색을 나타내는 제3 서브 화소를 포함하는 화소들; 제1 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 데이터 신호를 공급하는 데이터선들; 상기 제1 방향과 교차하는 제2 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 게이트 신호를 공급하는 게이트선들; 및 상기 제1 내지 제3 서브 화소에 공급될 데이터 신호의 계조 값 간의 차이를 참조하며, 상기 데이터 신호가 상기 화소들로 입력되는 시작 시간을 제어하는 클럭 신호를 생성하는 휘도 보상부를 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.

특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.

본 발명은 휘도 균일성이 향상된 액정 표시 장치를 제공하는 데에 목적이 있다.

본 발명의 일 실시예에 의한 표시 장치는, 제1 색을 나타내는 제1 서브 화소, 제2 색을 나타내는 제2 서브 화소 및 제3 색을 나타내는 제3 서브 화소를 포함하는 화소들; 제1 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 데이터 신호를 공급하는 데이터선들; 상기 제1 방향과 교차하는 제2 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 게이트 신호를 공급하는 게이트선들; 및 상기 제1 내지 제3 서브 화소에 공급될 데이터 신호의 계조 값 간의 차이를 참조하며, 상기 데이터 신호가 상기 화소들로 입력되는 시작 시간을 제어하는 클럭 신호를 생성하는 휘도 보상부를 포함할 수 있다.

또한, 상기 제1 서브 화소는 i-1 번째 게이트선에 연결되고, 상기 제2 서브 화소는 i 번째 게이트선에 연결되며, 상기 제3 서브 화소는 i+1 번째 게이트선에 연결될 수 있다.

또한, 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소에는 동일한 데이터선이 연결될 수 있다.

또한, 상기 휘도 보상부는, 상기 제1 서브 화소에 공급될 데이터 신호의 제1 계조 값, 상기 제2 서브 화소에 공급될 데이터 신호의 제2 계조 값, 상기 제3 서브 화소에 공급될 데이터 신호의 제3 계조 값 간의 차이를 산출하는 비교부; 및 상기 비교부의 산출 결과에 따라 상기 클럭 신호를 생성하는 제어 신호 발생부를 포함할 수 있다.

또한, 상기 제2 계조 값이 상기 제1 계조 값보다 기 설정된 값 이상 큰 경우, 상기 제1 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 짧고, 상기 제2 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 길 수 있다.

또한, 상기 제3 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간일 수 있다.

또한, 상기 제3 계조 값이 상기 제2 계조 값보다 기 설정된 값 이상 큰 경우, 상기 제3 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 길고, 상기 제1 서브 화소 및 상기 제2 서브 화소 중 적어도 어느 하나에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 짧을 수 있다.

또한, 각 화소에 공급되는 데이터 신호의 충전 시간은 3 수평 시간일 수 있다.

또한, 상기 클럭 신호는 온 신호들을 포함하며, 제어 신호 발생부는, 상기 비교부의 산출 결과에 따라 상기 클럭 신호의 온 신호들 간의 간격을 조절할 수 있다.

또한, 상기 제어 신호 발생부는, 상기 데이터 신호가 정상 모드로 상기 화소들에 공급되는 경우, 상기 클럭 신호의 온 신호들이 1 수평 시간마다 출력되도록 하고, 상기 데이터 신호가 휘도 보상 모드로 상기 화소들에 공급되는 경우, 어느 하나의 온 신호가 1 수평 시간이 경과하기 전에 출력되도록 할 수 있다.

또한, 상기 비교부는, 상기 제2 계조 값이 상기 제1 계조 값보다 기 설정된 값 이상 크거나, 상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 휘도 보상 모드인 것으로 판단할 수 있다.

또한, 상기 클럭 신호의 온 신호들 중 i-1 번째 온 신호가 출력되면 상기 제1 서브 화소에 상기 제1 계조 값이 충전되고, i 번째 온 신호가 출력되면 상기 제2 서브 화소에 상기 제2 계조 값이 충전되며, i+1 번째 온 신호가 출력되면 상기 제3 서브 화소에 상기 제3 계조 값이 충전되고, 상기 제2 계조 값과 상기 제1 계조 값의 차이가 클수록 상기 i 번째 온 신호의 출력 시점이 빨라질 수 있다.

또한, 상기 i-1 번째 온 신호의 출력 시점으로부터 2 수평 시간이 경과한 후에 상기 i+1 번째 온 신호가 출력될 수 있다.

또한, 상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 i 번째 온 신호의 출력 시점으로부터 1 수평 시간이 경과하기 전에 상기 i+1 번째 온 신호가 출력될 수 있다.

또한, 상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 i-1 번째 온 신호의 출력 시점으로부터 1 수평 시간이 경과하기 전에 상기 i 번째 온 신호가 출력될 수 있다.

본 발명에 의하면, 휘도 균일성이 향상된 액정 표시 장치를 제공할 수 있다.

도 1은 본 발명의 실시예에 의한 액정 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 본 발명의 실시예에 의한 액정 표시 장치의 일 영역에 대한 단면도이다.
도 4는 도 1에 도시된 표시 패널 내 서브 화소들의 배치를 예시적으로 나타낸 도면이다.
도 5는 본 발명의 실시예에 의한 휘도 보상부의 구성을 개략적으로 나타낸 블록도이다.
도 6 내지 도 9는 도 5에 도시된 휘도 보상부에 의하여 생성된 클럭 신호의 파형과, 그에 대응하여 공급되는 데이터 신호를 예시적으로 나타낸 도면이다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 액정 표시 장치 및 이의 구동 방법에 대해 설명하도록 한다.

도 1은 본 발명의 실시예에 의한 액정 표시 장치의 구성을 나타낸 블록도이다. 도 2는 도 1에 도시된 화소의 등가 회로도이며, 도 3은 본 발명의 실시예에 의한 액정 표시 장치의 일 영역에 대한 단면도이다.

도 1에 도시된 바와 같이 본 발명의 실시예에 의한 액정 표시 장치는, 표시 패널(1)과 표시 패널(1)을 구동하기 위한 표시 구동부(2)를 포함할 수 있다.

본 발명에 의한 표시 패널(1)은 복수의 화소(PX)를 포함하며, 각 화소(PX)는 복수의 서브 화소(SPX)를 포함할 수 있다.

상기 화소들(PX)은 영상을 구성하는 단위 영상을 표시하는 소자이며, 상기 표시 패널(100)에 구비된 상기 화소(PX)의 개수에 따라 상기 표시 패널(100)의 해상도가 결정 될 수 있다.

표시 패널(1)은 제1 방향(예를 들어, 수평방향)으로 배열된 게이트선들(G1 내지 Gn)과 제1 방향과 교차되는 제2 방향(예를 들어, 수직방향)으로 배열된 데이터선들(D1 내지 Dm)을 포함할 수 있다.

각각의 서브 화소(SPX)는 다수의 게이트 라인(GL1 내지 GLn) 중 어느 하나의 게이트 라인, 및 상기 다수의 데이터 라인(DL1 내지 DLm) 중 어느 하나의 데이터 라인과 연결 되어 구동 될 수 있다.

본 발명에 의한 표시 구동부(2)는 게이트선들(G1 내지 Gn)로 게이트 신호를 공급하는 게이트 구동부(3), 데이터선들(D1 내지 Dm)로 데이터 신호를 공급하는 데이터 구동부(4), 및 게이트 구동부(3)와 데이터 구동부(4)를 제어하기 위한 타이밍 컨트롤러(6)를 포함할 수 있다.

액정 표시 장치는 액정의 광학적 이방성과 분극 성질을 이용하여 화상을 구현하는 표시 장치로서, 상기 액정은 분자구조가 가늘고 길며 배열에 방향성을 갖는 광학적 이방성과 전기장 내에 놓일 경우에 그 크기에 따라 분자배열 방향에 변화되는 분극 성질을 갖는다.

이에 액정 표시 장치는 화소 전극, 공통 전극 및 액정층을 사이에 두고 제1 기판과 제2 기판을 합착시켜 구성된 액정패널을 필수 구성요소로 하며, 게이트 신호에 의해 선택된 서브 화소들의 화소 전극과 공통 전극 사이에 각각 데이터 신호 및 공통 전압을 인가하여 소정의 전계를 형성한 후, 이에 의해 변화된 액정의 배열각에 따라 백라이트로부터 공급되는 빛의 투과도를 조절하여 영상을 표시한다.

이러한 액정 표시 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, PLS(Plane to Line Switching) 모드 등이 있다.

이 중 IPS 모드와 PLS 모드는 하부 기판(예를 들어, 제1 기판(11)) 상에 화소 전극(50)과 공통 전극(70)을 모두 배치하여, 화소 전극(50)과 공통 전극(70) 사이의 전계에 의해 액정층의 배열을 조절하는 방식이다.

도 2에서는 공통 전극(70)이 제2 기판(61)에 위치하는 것을 일 실시예로 도시하였으나, 공통 전극(70)이 화소 전극(50)과 함께 제1 기판(11)에 위치하는 IPS 모드와 PLS 모드에서도 본 발명이 적용될 수 있음은 물론이다.

이를 위해 도 2 및 도 3에 도시된 실시예를 참조하면, 액정 표시 장치는 액정층(90)을 사이에 두고 제1 기판(11)과 제2 기판(61)이 대면 합착된 구성을 가질 수 있다.

이중 하부의 제1 기판(11)에는 종횡 교차되는 게이트선들(G1 내지 Gn)과 데이터선들(D1 내지 Dm)이 배열되며, 상기 게이트선들(G1 내지 Gn)과 데이터선들(D1 내지 Dm)의 교차 지점에는 트랜지스터(Tr)가 구비되어 각 서브 화소(SPX)에 형성된 화소 전극(50)과 일대일 대응 접속될 수 있다.

도 2를 참조하여, 이를 자세히 살펴보면 i번째 게이트선(Gi)과 j번째 데이터선(Dj)에 연결된 서브 화소(SPX)는, 상기 i번째 게이트선(Gi) 및 j번째 데이터선(Dj)에 연결되는 트랜지스터(Tr), 상기 트랜지스터(Tr)에 연결되는 화소 전극(50), 화소 전극(50)과 공통 전극(70) 사이에 위치하는 액정 커패시터(liquid crystal capacitor, Clc) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다.

여기서, i는 n 이하의 자연수, j는 m 이하의 자연수일 수 있다.

이 때, 스토리지 커패시터(Cst)는 필요에 따라 생략될 수 있다.

상기 트랜지스터(Tr)는 도 3에 도시된 바와 같이 게이트선과 연결되는 게이트 전극(15), 소스/드레인 전극(33, 35), 상기 게이트 전극(15)과 소스/드레인 전극 사이(33, 35)에 형성되는 반도체층(23)으로 구성될 수 있다. 여기서, 상기 반도체층(23)은 액티브층(23a)과 오믹 콘택층(23b)을 포함할 수 있다.

또한, 상기 게이트 전극(15) 상부에는 게이트 절연막(20)이 형성되고, 소스/드레인 전극(33, 35) 상부에는 보호층(40)이 형성되어 있으며, 상기 보호층(40)은 드레인 전극(35)을 드러내는 콘택홀(43)을 구비할 수 있다.

또한, 보호층(40) 상부에는 화소 전극(50)이 형성되어 있으며, 상기 화소 전극(50)은 콘택홀(43)을 통해 드레인 전극(35)과 연결될 수 있다.

또한, 트랜지스터(tr)는 도 3에 도시된 구조에 한정되지 않으며, 다른 구조로 변형될 수 있다.

상기 액정 커패시터(Clc)는 상기 화소 전극(50)과 제2 기판(61)의 공통 전극(70)을 두 단자로 하며, 두 전극(50, 70) 사이의 액정층(90)은 유전체로서 기능할 수 있다.

제2 기판(61)의 배면에는 게이트선들(G1 내지 Gn), 데이터선들(D1 내지 Dm) 및 트랜지스터(Tr) 등의 비표시 영역을 가리도록 각 서브 화소(SPX) 영역을 둘러싸는 격자 형상의 블랙 매트릭스(63)가 형성될 수 있다.

또한, 블랙 매트릭스(63) 내부에는 각 서브 화소(SPX)에 대응되도록 배열되는 컬러필터 패턴(66)이 존재할 수 있으며, 상기 컬러필터 패턴(66) 하부에는 다수의 공통 전극(70)이 존재할 수 있다.

이 때, 컬러필터 패턴(66)은 순차적으로 반복 배열되는 적, 녹, 청색 컬러필터 패턴(R, G, B)으로 이루어 질 수 있다.

여기서, 컬러필터 패턴(66)과 공통 전극(70) 사이에는 오버코트층(미도시)이 더 형성될 수 있다.

또한, 블랙 매트릭스(63)와 컬러필터 패턴(66)의 위치는 변경될 수 있으므로, 블랙매트릭스(63)와 컬러필터 패턴(66)이 다른 위치에 형성되는 경우 공통 전극(70)은 제2 기판(61)의 내측면에 형성될 수 있다.

공통 전극(70)은 투명 도전성 물질로 형성되는 것이 바람직하나, 불투명 금속 등과 같은 여타 도전성 물질로도 형성될 수 있다.

일례로, 공통 전극(70)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 그래핀(Graphene), 탄소나노튜브(Carbon nanotube), AgNWs(Silver Nanowires) 등으로 형성될 수 있다.

도 2에서는 공통 전극(70)이 제2 기판(61)에 위치하는 것을 일 실시예로 도시하였으나, 공통 전극(70)은 제2 기판(61)이 아닌 제1 기판(11) 상에도 위치할 수 있다.

이 때, 공통 전극(70)은 액정 모드에 따라 화소 전극(50)과 동일한 층에 형성되거나, 화소 전극(50)과 다른 층에 형성될 수 있다.

한편, 제1 기판(11)의 하부에는 광을 제공하는 백라이트(300)가 위치할 수 있다.

이와 같은 구조를 갖는 액정 표시 장치의 화상 표시 동작을 간략히 설명하면 다음과 같다.

먼저 각 서브 화소(SPX)에 구비된 트랜지스터(Tr)의 게이트 전극(15)으로 게이트 온 신호가 인가되면 상기 액티브층(23a)이 활성화되며, 이에 소스 전극(33)은 상기 소스 전극(33)과 연결된 데이터 배선(30)으로부터 인가되는 데이터 신호를 하부의 액티브층(23a)을 거쳐 소정 간격 이격된 드레인 전극(35)으로 전달한다.

이 때, 상기 드레인 전극(35)은 콘택홀(43)을 통해 화소 전극(50)과 전기적으로 연결되므로, 상기 데이터 신호의 전압은 화소 전극(50)에 인가되고, 이는 각 서브 화소(SPX)에 구비된 스토리지 캐패시터(Cst)에 저장될 수 있다.

이에 상기 화소 전극(50)에 인가된 전압과 공통 전극(70)에 인가된 전압의 차이에 해당하는 전압에 대응하여 그 사이의 액정분자 배열이 조절됨으로써 소정의 화상이 표시될 수 있다.

타이밍 컨트롤러(6)는 외부로부터 입력된 영상 신호(DAT) 및 영상 신호(DAT)의 표시를 제어하는 입력 제어 신호를 수신하고, 상기 영상 신호(DAT)를 동작 조건에 맞게 처리한 후 데이터 구동부(4)에 제공할 수 있다.

또한, 타이밍 컨트롤러(6)는 영상 신호(DAT)와 함께 데이터 제어 신호(DCS)를 데이터 구동부(4)에 제공할 수 있다.

예를 들어, 타이밍 컨트롤러(6)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력 받아 데이터 제어 신호(DCS)를 출력할 수 있다.

예를 들어, 데이터 제어 신호(DCS)에는 데이터 신호의 입력 시작을 제어하는 신호인 클럭 신호(HCLK), 극성 제어 신호(POL) 등이 포함될 수 있다.

이에 따라, 데이터 구동부(4)는 영상 신호(DAT) 및 데이터 제어 신호(DCS)를 제공받아, 영상 신호(DAT)에 대응하는 데이터 신호를 각 데이터선들(D1 내지 Dm)로 공급할 수 있다.

예를 들어, 데이터 구동부(4)는 게이트 온 신호에 동기하여 데이터 신호를 화소들(P)로 공급할 수 있다.

한편, 타이밍 컨트롤러(6)는 게이트 구동부(3)의 제어를 위한 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)를 게이트 구동부(3)에 제공할 수 있다. 제1 클럭 신호(CLK)는 복수 개의 클럭 신호를 포함할 수 있으며, 제2 클럭 신호(CLKB) 또한 복수 개의 클럭 신호를 포함할 수 있다.

또한, 타이밍 컨트롤러(6)는 클럭신호(CLK, CLKB)와 더불어 스캔 개시 신호(STV)를 게이트 구동부(3)에 공급할 수 있다.

게이트 구동부(3)는 클럭신호(CLK, CLKB)와 스캔 개시 신호(STV)를 타이밍 컨트롤러(6)로부터 제공받아, 게이트 신호를 게이트 배선들(G1 내지 Gn)로 공급할 수 있다.

게이트 구동부(3)에서 출력되는 게이트 신호는 서브 화소(SPX)에 포함된 트랜지스터(Tr)을 온시킬 수 있는 게이트 온 신호와, 상기 트랜지스터(Tr)를 오프시킬 수 있는 게이트 오프 신호(Goff)를 포함할 수 있다.

예를 들어, 게이트 구동부(3)는 게이트 온 신호를 게이트선들(G1 내지 Gn)로 순차적으로 공급할 수 있다.

따라서, 게이트선들(G1 내지 Gn)로 게이트 온 신호가 순차적으로 공급되면 화소들(P)이 라인별로 순차적으로 선택되고, 선택된 화소들(P)은 데이터선들(D1 내지 Dm)로부터 전달되는 데이터 신호를 공급받을 수 있다.

이 때, 제1 클럭 신호(CLK)와 제2 클럭 신호(CLKB)는 위상이 서로 반대일 수 있다.

타이밍 컨트롤러(6)에는 휘도 보상부(7)가 포함될 수 있다.

휘도 보상부(7)는 영상 신호(DAT)를 분석하여 수평 라인 별 데이터 신호의 충전 시간을 조절할 수 있다. 즉, 휘도 보상부(7)는 수평 라인 별로 데이터 신호의 충전 시간을 짧게 하거나 길게 함으로써, 서브 화소(SPX) 간 계조 값 차이에 의한 휘도 편차를 보상할 수 있다.

본 발명의 실시예에 의한 휘도 보상부(7)의 구성 및 기능에 관하여는 이하에서 구체적으로 설명하도록 한다.

한편, 도 1에서는 휘도 보상부(7)가 타이밍 컨트롤러(6)에 포함된 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 휘도 보상부(7)는 타이밍 컨트롤러(6)와 별개로 형성되며, 수평 라인 별로 데이터 신호의 충전 시간을 제어하기 위한 신호를 타이밍 컨트롤러(6)나 데이터 구동부(4)로 전달할 수도 있다.

도 4는 도 1에 도시된 표시 패널 내 서브 화소들의 배치를 예시적으로 나타낸 도면이다.

도 4를 참조하면, 서브 화소들(SPX)은 적색을 표시하는 적색 서브 화소들(Rp), 녹색을 표시하는 녹색 서브 화소들(Gp), 청색을 표시하는 청색 서브 화소들(Bp)을 포함할 수 있다.

서브 화소들(SPX)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다(매트릭스 형태).

다만, 본 발명에 의한 표시 패널(1)이 이에 제한되는 것은 아니며 예를 들어, 표시 패널(1)은 흰 색, 노란색, 시안(cyan) 색, 마젠타(Magenta) 색을 표시하는 서브 화소들을 더 포함할 수 있다.

각 화소(PX)에는 적색 서브 화소(Rp), 녹색 서브 화소(Gp) 및 청색 서브 화소(Bp)가 포함되며, 각 화소(PX) 내에 포함된 서브 화소들(SPX)은 제1 방향(D1)을 따라 배열될 수 있다.

즉, 각 화소(PX)에 포함되는 서브 화소들(SPX)에는 동일한 데이터 선이 연결되며, 세 개의 게이트선이 연결될 수 있다.

서브 화소들(SPX)은 데이터선들(D1내지Dm)을 통해 전달되는 데이터 신호에 포함된 계조가 나타내는 휘도를 표시할 수 있다.

한편, 도 4에서는 동일한 수평 라인에 동일한 색을 표시하는 서브 화소들(SPX)이 위치하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니며, 서브 화소들(SPX)의 위치는 다양하게 변경될 수 있다.

이하에서는 도 5 내지 도 7을 참조하여 본 발명의 실시예에 의한 휘도 보상부의 구성 및 기능을 구체적으로 설명하도록 한다.

도 5는 본 발명의 실시예에 의한 휘도 보상부의 구성을 개략적으로 나타낸 블록도이다. 또한, 도 6 및 도 7은 휘도 보상부에 의하여 생성된 클럭 신호의 파형과 그에 대응하여 공급되는 데이터 신호를 예시적으로 나타낸 도면이다. 특히, 도 6 및 도 7에서는 도 4에 도시된 제1 데이터선(D1)을 통해 한 화소로 공급되는 제1 데이터신호(DS1)의 일부를 도시하였다.

도 5를 참조하면, 본 발명의 실시예에 의한 휘도 보상부(7)는, 비교부(8)와 제어 신호 발생부(9)를 포함할 수 있다.

먼저, 비교부(8)는, 비교부(8)에 입력되는 각 화소(PX)의 계조 값(DATA(x, y, z))을 분석하는 기능을 수행할 수 있다. 여기서, 각 화소(PX)의 계조 값은 청색 서브 화소(Bp)의 계조 값(x), 녹색 서브 화소(Gp)의 계조 값(y), 적색 서브 화소(Rp)의 계조 값(z)를 포함할 수 있다.

비교부(8)는, 각 화소(PX)의 계조 값(DATA(x, y, z))으로부터 청색 서브 화소(Bp)의 계조 값(x)과 녹색 서브 화소(Gp)의 계조 값(y)의 차이, 녹색 서브 화소(Gp)의 계조 값(y)과 적색 서브 화소(Rp)의 계조 값(z)의 차이를 산출할 수 있다.

비교부(8)는 녹색 서브 화소(Gp)의 계조 값(y)이 청색 서브 화소(Bp)의 계조 값(x) 보다 기 설정된 값 이상 크거나, 적색 서브 화소(Rp)의 계조 값(z)이 녹색 서브 화소(Gp)의 계조 값(y) 보다 기 설정된 값 이상 크면, 휘도 편차 보상이 필요한 화소인 것으로 판단할 수 있다.

예를 들어, 기 설정된 값이 224 계조라고 할 때, 어느 한 화소의 계조 값이 DATA(0, 236, 0)이면, 녹색 서브 화소(Gp)의 계조 값(y)이 청색 서브 화소(Bp)의 계조 값(x) 보다 236 계조 만큼 크므로, 비교부(8)는 상기 어느 한 화소를 휘도 편차 보상이 필요한 화소인 것으로 판단할 수 있다.

또 다른 예로, 어느 한 화소의 계조 값이 DATA(0, 243, 56)인 경우에도, 녹색 서브 화소(Gp)의 계조 값(y)이 청색 서브 화소(Bp)의 계조 값(x) 보다 243 계조 만큼 크므로, 비교부(8)는 상기 어느 한 화소를 휘도 편차 보상 대상 화소인 것으로 판단할 수 있다.

한편, 본 명세서에서는 상기 기 설정된 값이 224 계조인 것으로 상정하여 설명하나 본 발명이 이에 제한되는 것은 아니며, 상기 기 설정된 값은 다양하게 변경될 수 있다.

제어 신호 발생부(9)는, 데이터 신호의 입력 시작을 제어하는 신호인 클럭 신호(HCLK)를 생성하여 출력할 수 있다. 상기 클럭 신호(HCLK)는 정상 모드일 때 출력되는 클럭 신호(HCLK1)와 휘도 보상 모드일 때 출력되는 클럭 신호(HCLK2)를 포함할 수 있다.

도 6은 정상 모드일 때 출력되는 클럭 신호(HCLK1)를 나타낸 것이다.

도 6을 참조하면, 클럭 신호(HCLK1)는 하이 레벨인 온 신호와 로우 레벨인 오프 신호를 포함하며, 기 설정된 주기마다 온 신호가 출력될 수 있다.

여기서 기 설정된 주기는 1 수평 시간(1H)일 수 있다. 1 수평 시간(1H)은, 클럭 신호(HCLK)가 정상 모드로 출력될 때, 하나의 게이트 신호가 출력되는 기간을 의미할 수 있다.

보다 구체적으로, i번째 게이트 신호가 출력되는 시점부터 i+1번째 게이트 신호가 출력되는 시점까지의 시간을 의미할 수 있다.

클럭 신호(HCLK1)의 온 신호가 출력될 때마다 해당 수평 라인에 위치하는 서브 화소로 데이터 신호가 공급될 수 있다.

예를 들어, 어느 한 화소에 제1 계조 값(DATA(100, 54, 80))이 공급되는 경우, 청색 서브 화소(Bp)의 계조 값(x)과 녹색 서브 화소(Gp)의 계조 값(y)의 차이가 224 계조 보다 작고, 녹색 서브 화소(Gp)의 계조 값(y)과 적색 서브 화소(Rp)의 계조 값(z)의 차이가 224 계조 보다 작으므로, 정상 모드일 때 출력되는 클럭 신호(HCLK1)가 생성될 수 있다.

즉, 도 6에 도시된 것과 같이, 제1 기간(T1) 동안에는 제1 데이터선(D1)을 통해 i-1 번째 게이트선(Gi-1)에 연결된 청색 서브 화소(Bp)에 100 계조 값을 갖는 데이터 신호가 인가되고, 제2 기간(T2) 동안에는 제1 데이터선(D1)을 통해 i 번째 게이트선(Gi)에 연결된 녹색 서브 화소(Gp)에 54 계조 값을 갖는 데이터 신호가 인가되며, 제3 기간(T3) 동안에는 제1 데이터선(D1)을 통해 i+1 번째 게이트선(Gi+1)에 연결된 적색 서브 화소(Rp)에 80 계조 값을 갖는 데이터 신호가 인가될 수 있다.

여기서, 제1 내지 제3 기간(T1 내지 T3)은 클럭 신호(HCLK1)의 온 신호에 의해 구별될 수 있다.

즉, 정상 모드일 때는 1 수평 시간(1H)마다 클럭 신호(HCLK1)의 온 신호가 출력되므로, 제1 내지 제3 기간(T1 내지 T3)의 길이가 동일할 수 있다.

다시 말해, i-1 번째 게이트선(Gi-1)에 연결된 서브 화소들(SPX)에 데이터 신호가 충전되는 시간, i 번째 게이트선(Gi)에 연결된 서브 화소들(SPX)에 데이터 신호가 충전되는 시간, 및 i+1 번째 게이트선(Gi+1)에 연결된 서브 화소들(SPX)에 데이터 신호가 충전되는 시간이 모두 동일할 수 있다.

다음으로, 비교부(8)에서 어느 한 화소의 계조 값(DATA(x, y, z))로부터 청색 서브 화소(Bp)의 계조 값(x)과 녹색 서브 화소(Gp)의 계조 값(y)의 차이, 녹색 서브 화소(Gp)의 계조 값(y)과 적색 서브 화소(Rp)의 계조 값(z)의 차이를 산출한 결과, 녹색 서브 화소(Gp)의 계조 값(y)이 청색 서브 화소(Bp)의 계조 값(x) 보다 기 설정된 값 이상 크거나, 적색 서브 화소(Rp)의 계조 값(z)이 녹색 서브 화소(Gp)의 계조 값(y) 보다 기 설정된 값 이상 크면, 제어 신호 발생부(9)는, 도 6에 도시된 것과 다른 클럭 신호(HCLK2)를 생성하여 출력할 수 있다.

예를 들어, i-1 내지 i+1 번째 게이트선(Gi-1 내지 Gi+1)과 연결된 화소에 제2 계조 값(DATA(0, 236, 0))이 공급되는 경우, 제어 신호 발생부(9)는 도 7에 도시된 것과 같은 클럭 신호(HCLK2)를 출력할 수 있다.

도 7을 참조하면, 클럭 신호(HCLK2)는 하이 레벨인 온 신호와 로우 레벨인 오프 신호를 포함하며, 온 신호가 비주기적으로 출력될 수 있다. 또한, 클럭 신호(HCLK2)의 온 신호가 출력될 때마다 해당 수평 라인에 위치하는 서브 화소로 데이터 신호가 공급될 수 있다.

제1 기간(T1) 동안에는 제1 데이터선(D1)을 통해 i-1 번째 게이트선(Gi-1)에 연결된 청색 서브 화소(Bp)에 0의 계조 값을 갖는 데이터 신호가 인가되고, 제2 기간(T2) 동안에는 제1 데이터선(D1)을 통해 i 번째 게이트선(Gi)에 연결된 녹색 서브 화소(Gp)에 236의 계조 값을 갖는 데이터 신호가 인가되며, 제3 기간(T3) 동안에는 제1 데이터선(D1)을 통해 i+1 번째 게이트선(Gi+1)에 연결된 적색 서브 화소(Rp)에 0의 계조 값을 갖는 데이터 신호가 인가될 수 있다.

여기서, 제1 내지 제3 기간(T1 내지 T3)은 클럭 신호(HCLK2)의 온 신호에 의해 구별될 수 있다.

도 7을 참조하면, 클럭 신호(HCLK2)의 첫 번째 온 신호가 출력된 후, 1 수평 시간(1H)이 경과하기 전에 두 번째 온 신호가 출력된다.

이에 따라, 제1 기간(T1)은 1 수평 시간(1H)보다 짧아지고, 제2 기간(T2)은 1 수평 시간(1H)보다 길어진다.

i-1 번째 게이트선(Gi-1)에 연결된 청색 서브 화소(Bp)에 데이터 신호가 충전되는 시간이 짧아지고, i 번째 게이트선(Gi)에 연결된 녹색 서브 화소(Gp)에 데이터 신호가 충전되는 시간은 길어진다.

즉, 제어 신호 발생부(9)는 고 계조 값에 대응하는 데이터 신호의 충전 시간이 더 길어지도록 클럭 신호의 온 신호 간 간격을 제어할 수 있다.

제어 신호 발생부(9)는 1 수평 시간(1H)마다 출력되어야 할 클럭 신호(HCLK)의 온 신호가 충전 시간 변화량(ΔT)만큼 먼저 출력되도록 하거나, 충전 시간 변화량(ΔT)만큼 나중에 출력되도록 할 수 있다.

충전 시간 변화량(ΔT)은, 계조 값의 차이에 따라 변경될 수 있다. 예를 들어, y와 x(또는 z와 y) 값의 차이가 작을수록 충전 시간 변화량(ΔT)은 작아지고, y와 x(또는 z와 y) 값의 차이가 클수록 충전 시간 변화량(ΔT)이 커질 수 있다.

이 때, 충전 시간 변화량(ΔT)은, 최소 데이터 충전 시간이 보장되는 한도 내에서 조절될 수 있다.

도 7을 참조하면, 제1 기간(T1)이 1 수평 시간(1H)에 비하여 줄어든 만큼 제2 기간(T2)이 늘어나고, 제3 기간은 1 수평 시간(1H)과 동일할 수 있다. 즉, 각 화소(PX)에 데이터 신호가 인가되는 시간은 3 수평 시간(3H)를 유지할 수 있다.

또 다른 예로, i-1 내지 i+1 번째 게이트선(Gi-1 내지 Gi+1)과 연결된 화소에 제3 계조 값(DATA(56, 0, 236))이 공급되는 경우, 제어 신호 발생부(9)는 도 8 또는 도 9에 도시된 것과 같은 클럭 신호(HCLK2)를 출력할 수 있다.

도 8을 참조하면, 클럭 신호(HCLK2)는 하이 레벨인 온 신호와 로우 레벨인 오프 신호를 포함하며, 온 신호가 비주기적으로 출력될 수 있다. 또한, 클럭 신호(HCLK2)의 온 신호가 출력될 때마다 해당 수평 라인에 위치하는 서브 화소로 데이터 신호가 공급될 수 있다.

제1 기간(T1) 동안에는 제1 데이터선(D1)을 통해 i-1 번째 게이트선(Gi-1)에 연결된 청색 서브 화소(Bp)에 56의 계조 값을 갖는 데이터 신호가 인가되고, 제2 기간(T2) 동안에는 제1 데이터선(D1)을 통해 i 번째 게이트선(Gi)에 연결된 녹색 서브 화소(Gp)에 0의 계조 값을 갖는 데이터 신호가 인가되며, 제3 기간(T3) 동안에는 제1 데이터선(D1)을 통해 i+1 번째 게이트선(Gi+1)에 연결된 적색 서브 화소(Rp)에 236의 계조 값을 갖는 데이터 신호가 인가될 수 있다.

도 8을 참조하면, 클럭 신호(HCLK2)의 두 번째 온 신호가 출력된 후, 1 수평 시간(1H)이 경과하기 전에 세 번째 온 신호가 출력된다.

이에 따라, 제2 기간(T2)은 1 수평 시간(1H)보다 짧아지고, 제3 기간(T3)은 1 수평 시간(1H)보다 길어진다.

i 번째 게이트선(Gi)에 연결된 녹색 서브 화소(Gp)에 데이터 신호가 충전되는 시간이 짧아지고, i+1 번째 게이트선(Gi+1)에 연결된 적색 서브 화소(Rp)에 데이터 신호가 충전되는 시간은 길어진다. 이 때, 제1 기간(T1)은 1 수평 시간(1H)과 동일할 수 있다.

이와 달리, 도 9에 도시된 것과 같이 제1 기간(T1)이 1 수평 시간(1H)보다 짧아질 수도 있다.

즉, 클럭 신호(HCLK2)의 첫 번째 온 신호가 출력된 후, 1 수평 시간(1H)이 경과하기 전에 두 번째 온 신호가 출력된다.

이에 따라, 제1 기간(T1)은 1 수평 시간(1H)보다 짧아진다. 다음으로, 두 번째 온 신호가 출력된 후 1 수평 시간(1H) 후에 세 번째 온 신호가 출력된다. 즉, 제2 기간(T2)은 1 수평 시간(1H)과 동일하고, 제3 기간(T3)은 1 수평 시간(1H)보다 길어진다.

i-1 번째 게이트선(Gi-1)에 연결된 청색 서브 화소(Bp)에 데이터 신호가 충전되는 시간이 짧아지고, i+1 번째 게이트선(Gi+1)에 연결된 적색 서브 화소(Rp)에 데이터 신호가 충전되는 시간은 길어진다.

앞서 예로 든 제2 계조 값(DATA(0, 236, 0))에 대응되는 휘도를 표현해야 하는 경우와 같이, 저 계조 값에 대응하는 데이터 신호 인가 후 고 계조 값에 대응하는 데이터 신호를 인가하는 경우, 고 계조 값에 대응하는 데이터 신호가 서브 화소에 충분히 충전되지 못할 수 있으며, 이 경우 원하는 휘도가 표현되지 못하는 문제점이 발생한다.

종래에는 영상 신호에 포함된 계조 값 보다 큰 값을 포함하는 데이터 신호를 인가하여 상술한 문제점을 해결하고자 하였으나, 저 계조 값과 고 계조 값의 차이가 기 설정된 값(예를 들어, 224) 이상인 경우에는 최대 계조 값을 입력하더라도 충전율이 부족한 문제점이 발생한다.

본 발명의 실시예에 의하면, 고 계조 값에 대응하는 데이터 신호를 충전하여야 하는 기간을 연장함으로써, 데이터 신호가 충분히 충전될 수 있다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

1: 표시 패널
2: 표시 구동부
3: 게이트 구동부
4: 데이터 구동부
7: 휘도 보상부
PX: 화소
SPX: 서브 화소

Claims

제1 색을 나타내는 제1 서브 화소, 제2 색을 나타내는 제2 서브 화소 및 제3 색을 나타내는 제3 서브 화소를 포함하는 화소들;
제1 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 데이터 신호를 공급하는 데이터선들;
상기 제1 방향과 교차하는 제2 방향으로 배열된 화소들과 연결되며, 연결된 화소들로 게이트 신호를 공급하는 게이트선들; 및
상기 제1 내지 제3 서브 화소에 공급될 데이터 신호의 계조 값 간의 차이를 참조하며, 상기 데이터 신호가 상기 화소들로 입력되는 시작 시간을 제어하는 클럭 신호를 생성하는 휘도 보상부를 포함하는 표시 장치.
제1항에 있어서,
상기 제1 서브 화소는 i-1 번째 게이트선에 연결되고, 상기 제2 서브 화소는 i 번째 게이트선에 연결되며, 상기 제3 서브 화소는 i+1 번째 게이트선에 연결되는 표시 장치.
제1항에 있어서,
상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소에는 동일한 데이터선이 연결되는 표시 장치.
제1항에 있어서,
상기 휘도 보상부는,
상기 제1 서브 화소에 공급될 데이터 신호의 제1 계조 값, 상기 제2 서브 화소에 공급될 데이터 신호의 제2 계조 값, 상기 제3 서브 화소에 공급될 데이터 신호의 제3 계조 값 간의 차이를 산출하는 비교부; 및
상기 비교부의 산출 결과에 따라 상기 클럭 신호를 생성하는 제어 신호 발생부를 포함하는 표시 장치.
제4항에 있어서,
상기 제2 계조 값이 상기 제1 계조 값보다 기 설정된 값 이상 큰 경우,
상기 제1 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 짧고, 상기 제2 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 긴 표시 장치.
제5항에 있어서,
상기 제3 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간인 표시 장치.
제4항에 있어서,
상기 제3 계조 값이 상기 제2 계조 값보다 기 설정된 값 이상 큰 경우,
상기 제3 서브 화소에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 길고, 상기 제1 서브 화소 및 상기 제2 서브 화소 중 적어도 어느 하나에 공급되는 데이터 신호의 충전 시간은 1 수평 시간보다 짧은 표시 장치.
제7항에 있어서,
각 화소에 공급되는 데이터 신호의 충전 시간은 3 수평 시간인 표시 장치.
제4항에 있어서,
상기 클럭 신호는 온 신호들을 포함하며,
제어 신호 발생부는, 상기 비교부의 산출 결과에 따라 상기 클럭 신호의 온 신호들 간의 간격을 조절하는 표시 장치.
제9항에 있어서,
상기 제어 신호 발생부는,
상기 데이터 신호가 정상 모드로 상기 화소들에 공급되는 경우, 상기 클럭 신호의 온 신호들이 1 수평 시간마다 출력되도록 하고,
상기 데이터 신호가 휘도 보상 모드로 상기 화소들에 공급되는 경우, 어느 하나의 온 신호가 1 수평 시간이 경과하기 전에 출력되도록 하는 표시 장치.
제10항에 있어서,
상기 비교부는, 상기 제2 계조 값이 상기 제1 계조 값보다 기 설정된 값 이상 크거나, 상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 휘도 보상 모드인 것으로 판단하는 표시 장치.
제11항에 있어서,
상기 클럭 신호의 온 신호들 중 i-1 번째 온 신호가 출력되면 상기 제1 서브 화소에 상기 제1 계조 값이 충전되고, i 번째 온 신호가 출력되면 상기 제2 서브 화소에 상기 제2 계조 값이 충전되며, i+1 번째 온 신호가 출력되면 상기 제3 서브 화소에 상기 제3 계조 값이 충전되고,
상기 제2 계조 값과 상기 제1 계조 값의 차이가 클수록 상기 i 번째 온 신호의 출력 시점이 빨라지는 표시 장치.
제12항에 있어서,
상기 i-1 번째 온 신호의 출력 시점으로부터 2 수평 시간이 경과한 후에 상기 i+1 번째 온 신호가 출력되는 표시 장치.
제12항에 있어서,
상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 i 번째 온 신호의 출력 시점으로부터 1 수평 시간이 경과하기 전에 상기 i+1 번째 온 신호가 출력되는 표시 장치.
제12항에 있어서,
상기 제3 계조 값이 상기 제2 계조 값보다 상기 기 설정된 값 이상 큰 경우, 상기 i-1 번째 온 신호의 출력 시점으로부터 1 수평 시간이 경과하기 전에 상기 i 번째 온 신호가 출력되는 표시 장치.