KR20180052500A - 고효율 발광 다이오드 - Google Patents

고효율 발광 다이오드 Download PDF

Info

Publication number
KR20180052500A
KR20180052500A KR1020170020233A KR20170020233A KR20180052500A KR 20180052500 A KR20180052500 A KR 20180052500A KR 1020170020233 A KR1020170020233 A KR 1020170020233A KR 20170020233 A KR20170020233 A KR 20170020233A KR 20180052500 A KR20180052500 A KR 20180052500A
Authority
KR
South Korea
Prior art keywords
light emitting
emitting cell
electrode pad
semiconductor layer
extension
Prior art date
Application number
KR1020170020233A
Other languages
English (en)
Other versions
KR102641965B1 (ko
Inventor
이금주
장미나
류용우
김경완
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Priority to DE102017205639.8A priority Critical patent/DE102017205639A1/de
Priority to JP2017079180A priority patent/JP6317502B2/ja
Priority to CN201710252668.9A priority patent/CN107305917B/zh
Priority to US15/490,492 priority patent/US10181548B2/en
Priority to CN201910136019.1A priority patent/CN110061110B/zh
Priority to JP2018065684A priority patent/JP6928575B2/ja
Publication of KR20180052500A publication Critical patent/KR20180052500A/ko
Priority to US16/246,192 priority patent/US11239387B2/en
Priority to JP2021130337A priority patent/JP7203164B2/ja
Priority to US17/586,804 priority patent/US20220165914A1/en
Priority to KR1020240026470A priority patent/KR20240027671A/ko
Application granted granted Critical
Publication of KR102641965B1 publication Critical patent/KR102641965B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

복수의 발광셀들을 갖는 발광 다이오드가 제공된다. 이 발광 다이오드는, 기판; 상기 기판상에 위치하며, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치된 활성층을 포함하고, 상기 상부 반도체층, 활성층 및 하부 반도체층을 통해 상기 기판을 노출시키는 분리 홈을 갖는 반도체 적층체; 상기 상부 반도체층에 전기적으로 접속하는 제1 전극 패드 및 상부 연장부; 상기 하부 반도체층에 전기적으로 접속하는 제2 전극 패드 및 하부 연장부; 상기 분리 홈을 가로 질러 상부 연장부와 하부 연장부를 연결하며, 상기 상부 연장부와 하부 연장부의 폭보다 넓은 폭을 가지는 연결부; 상기 하부 연장부와 상기 하부 반도체층 사이에 개재된 제1 전류 차단층; 및 상기 제2 전극 패드와 상기 하부 반도체층 사이에 개재된 제2 전류 차단층을 포함하고, 상기 제1 전류 차단층은 서로 이격된 복수의 도트들을 포함하고, 각 도트의 폭은 상기 하부 연장부의 폭보다 더 크고, 상기 제 2 전류 차단층의 폭은 상기 제2 전극 패드의 폭보다 좁고, 상기 분리 홈에서 상기 제1 전류 차단층까지의 최단 거리는 상기 복수의 도트들 사이의 이격 거리보다 큰 것을 특징으로 한다.

Description

고효율 발광 다이오드{LIGHT EMITTING DIODE WITH HIGH EFFICIENCY}
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 고효율 발광 다이오드에 관한 것이다.
발광 다이오드(LED)는 전기적 에너지를 광으로 변환하는 고체 상태 발광 소자이다. 발광 다이오드는 백라이트 유닛, 조명 장치, 신호기, 대형 디스플레이 등에서 광원으로 폭넓게 이용되고 있다. 조명용 LED 시장이 확대되고 그 활용 범위가 고전류밀도, 고출력 분야로 확대됨에 따라, 고전류 구동 시 안정적인 구동을 위한 발광 다이오드의 특성 개선이 요구되고 있다.
일반적으로 발광 다이오드에 인가되는 전류 밀도를 증가시키면 발광 다이오드에서 방출되는 광량이 증가된다. 그러나 전류 밀도의 증가에 따라 외부 양자 효율이 감소하는 드룹(droop) 현상이 발생된다. 드룹 현상은 전류 밀도 증가에 따라 광이 손실되는 비율이 증가하는 것을 의미하며, lm/W로 표현되는 발광 효율(efficacy)을 높이는데 장애가 되고 있다.
본 발명이 해결하고자 하는 과제는, 고효율 발광 소자를 제공하기에 적합한 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 드룹 현상을 개선한 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 적어도 두 개 이상의 발광셀을 전기적으로 연결하는 연결부의 단선 불량을 개선한 발광 다이오드를 제공하는 것이다.
본 발명의 일 실시예에 따르면 기판; 상기 기판상에 위치하며, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치된 활성층을 포함하고, 상기 상부 반도체층, 활성층 및 하부 반도체층을 통해 상기 기판을 노출시키는 분리 홈을 갖는 반도체 적층체; 상기 상부 반도체층에 전기적으로 접속하는 제1 전극 패드 및 상부 연장부; 상기 하부 반도체층에 전기적으로 접속하는 제2 전극 패드 및 하부 연장부; 상기 분리 홈을 가로 질러 상부 연장부와 하부 연장부를 연결하며, 상기 상부 연장부와 하부 연장부의 폭보다 넓은 폭을 가지는 연결부; 상기 하부 연장부와 상기 하부 반도체층 사이에 개재된 제1 전류 차단층; 및 상기 제2 전극 패드와 상기 하부 반도체층 사이에 개재된 제2 전류 차단층을 포함하고, 상기 제1 전류 차단층은 서로 이격된 복수의 도트들을 포함하고, 각 도트의 폭은 상기 하부 연장부의 폭보다 더 크고, 상기 제 2 전류 차단층의 폭은 상기 제2 전극 패드의 폭보다 좁고, 상기 분리 홈에서 상기 제1 전류 차단층까지의 최단 거리는 상기 복수의 도트들 사이의 이격 거리보다 큰 것을 특징으로 하는 발광 다이오드가 제공된다.
기판 상에 복수의 발광셀들을 배치함으로써, 발광셀들을 직렬 또는 병렬 연결하여 사용할 수 있다. 발광셀들을 직렬 연결함으로써, 발광 다이오드의 구동 전류를 줄일 수 있으며, 이에 따라 전류 밀도를 감소시킬 수 있어 발광 효율을 개선할 수 있다. 또한, 발광셀들을 병렬 연결함으로써, 발광셀들에 입력되는 전류를 발광셀들에 고르게 분산시킬 수 있어 드룹 현상을 개선할 수 있다. 또한 발광셀들을 직렬 또는 병렬 연결하기 위한 연결부의 폭을 두껍게 형성하여 발광 다이오드의 신뢰성을 높일 수 있다. 또한, 하부 반도체층과 하부 연장부 사이에 하부 연장부보다 더 큰 폭을 가지는 전류 차단층을 채택함으로써 전류가 특정 영역에 집중되는 것을 방지하고 발광셀의 넓은 영역에 걸쳐 고르게 분산시킬 수 있으며, 이에 따라 드룹 현상을 더욱 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 도 1의 절취선 B-B를 따라 취해진 단면도이다.
도 4는 도 1의 절취선 C-C를 따라 취해진 단면도이다.
도 5는 도 1의 절취선 D-D를 따라 취해진 단면도이다.
도 6a는 일 실시예에 따른 도 1의 연결부를 확대 도시한 평면도이고, 도 6b는 도 6a의 절취선 E-E를 따라 취해진 단면도이다.
도 7a는 다른 실시예에 따른 도 1의 연결부를 확대 도시한 평면도이고, 도 7b는 도 7a의 절취선 E'-E'를 따라 취해진 단면도이다.
도 8은 도 1의 제1 전극 패드를 확대 도시한 평면도이다.
도 9는 도 8의 절취선 F-F를 따라 취해진 단면도이다.
도 10은 도 1의 제2 전극 패드를 확대 도시한 평면도이다.
도 11은 도 10의 절취선 G-G를 따라 취해진 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 15는 본 발명의 다른 실시예에 따른 발광 다이오드의 측면 형상에 대한 다양한 실시예를 보여주는 단면도이다.
도 16은 본 발명의 다양한 실시예에 따른 발광 다이오드의 패키지 내부에 실장되는 형태를 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 다이오드는 기판; 상기 기판상에 위치하며, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치된 활성층을 포함하고, 상기 상부 반도체층, 활성층 및 하부 반도체층을 통해 상기 기판을 노출시키는 분리 홈을 갖는 반도체 적층체; 상기 상부 반도체층에 전기적으로 접속하는 제1 전극 패드 및 상부 연장부; 상기 하부 반도체층에 전기적으로 접속하는 제2 전극 패드 및 하부 연장부; 상기 분리 홈을 가로 질러 상부 연장부와 하부 연장부를 연결하며, 상기 상부 연장부와 하부 연장부의 폭보다 넓은 폭을 가지는 연결부; 상기 하부 연장부와 상기 하부 반도체층 사이에 개재된 제1 전류 차단층; 및 상기 제2 전극 패드와 상기 하부 반도체층 사이에 개재된 제2 전류 차단층을 포함하고, 상기 제1 전류 차단층은 서로 이격된 복수의 도트들을 포함하고, 각 도트의 폭은 상기 하부 연장부의 폭보다 더 크고, 상기 제 2 전류 차단층의 폭은 상기 제2 전극 패드의 폭보다 좁고, 상기 분리 홈에서 상기 제1 전류 차단층까지의 최단 거리는 상기 복수의 도트들 사이의 이격 거리보다 큰 것을 특징으로 한다.
여기서, 상기 분리 홈과 상기 전류 차단층 사이의 영역에서 상기 연결부 및 상기 하부 연장부가 상기 하부 반도체층에 접속하는 접속 영역의 길이는 이웃하는 두 개의 도트들 사이에서 상기 하부 연장부가 상기 하부 반도체층에 접속하는 접속 영역의 길이보다 클 수 있다.
상기 상부 연장부는 상기 하부 연장부로부터 이격되어 배치되고, 상기 하부 연장부의 단부는 상기 하부 반도체층과 직접 접속할 수 있다.
상기 상부 연장부는 하부 연장부의 단부를 감싸도록 배치될 수 있다.
이 경우, 상기 하부 연장부의 단부로부터 상기 상부 연장부까지의 수직거리보다 상기 하부 연장부의 단부로부터 상기 상부 연장부까지의 경사거리가 더 크되, 여기서, 상기 수직거리는 상기 하부 연장부의 단부로부터 상기 하부 연장부에 수직한 방향으로의 상기 상부 연장부까지의 거리이고, 상기 경사거리는 상기 하부 연장부의 단부로부터 상기 수직 방향에 대해 경사진 방향으로의 상기 상부 연장부까지의 거리를 의미한다.
상기 제1 전류 차단층 및 제2 전류 차단층은 SiO2층 또는 분포 브래그 반사기층을 포함할 수 있다.
또한 발광 다이오드는, 상기 상부 반도체층 상에 배치된 투명 전극층을 더 포함하고, 상기 투명 전극층의 일부는 상기 상부 반도체층과 상기 제1 전극 패드 사이 및 상기 상부 반도체층과 상기 상부 연장부 사이에 배치될 수 있다.
또한 발광 다이오드는, 상기 제1 전극 패드 하부에서, 상기 상부 반도체층과 상기 투명 전극층 사이에 배치되는 제3 전류 차단층을 더 포함할 수 있다.
여기서, 상기 투명 전극층은 상기 제3 전류 차단층을 노출시키는 개구부를 갖고, 상기 제1 전극 패드는 상기 개구부를 통해 상기 제3 전류 차단층에 접할 수 있다. 상기 제3 전류 차단층은 상기 제1 전극 패드가 상기 제3 전류 차단층 상부에 한정되어 배치되도록 상기 제1 전극 패드보다 넓은 면적을 갖는 것을 특징으로 할 수 있다.
상기 반도체 적층체는 상기 분리 홈 또는 상기 메사 분리 홈에 의해 정의되는 복수의 발광셀들을 포함하고, 복수의 발광셀들은 각각 상기 하부 연장부 및 상기 상부 연장부를 포함할 수 있다.
상기 연결부는 상기 분리 홈 상에 배치되며, 인접하는 두 발광셀들의 상기 상부 연장부 및 하부 연장부를 전기적으로 연결할 수 있다.
상기 복수의 발광셀들은 제1 내지 제4 발광셀들을 포함하고, 상기 하부 반도체층은 상기 분리 홈에 의해 서로 이격된 제1 하부 반도체층 및 제2 하부 반도체층을 포함하고, 상기 제1 발광셀과 제2 발광셀은 제1 하부 반도체층을 공유하고, 상기 제3 발광셀과 상기 제4 발광셀은 제2 하부 반도체층을 공유하고, 상기 제1 발광셀은 상기 연결부를 통해 상기 제3 발광셀에 직렬 연결되고, 상기 제2 발광셀은 상기 연결부를 통해 상기 제4 발광셀에 직렬 연결될 수 있다.
각 발광셀의 하부 연장부는 동일한 방향으로 연장하는 직선 영역을 포함하고, 상기 제1 발광셀의 하부 연장부의 직선 영역은 상기 제3 발광셀의 하부 연장부의 직선 영역과 동일축 상에 위치하고, 상기 제2 발광셀의 하부 연장부의 직선 영역은 상기 제4 발광셀의 하부 연장부의 직선 영역과 동일축 상에 위치할 수 있다.
상기 제1 전극 패드는 상기 메사 분리 홈 상에 배치되되, 상기 제1 발광셀 및 제2 발광셀에 걸쳐서 배치되고, 상기 제2 전극 패드는 상기 메사 분리 홈 상 배치되되, 상기 제2 하부 반도체층에 전기적으로 접속될 수 있다.
상기 제1 발광셀 및 제2 발광셀의 투명 전극층들 상에 배치된 상부 연장부들은 제1 전극 패드에 전기적으로 접속되고, 상기 제3 발광셀 및 제4 발광셀의 하부 반도체층들 상에 배치되는 하부 연장부들은 상기 제2 전극 패드에 전기적으로 접속될 수 있다.
각 발광셀의 상부 연장부는 대응하는 하부 연장부의 일부를 감싸는 형상을 갖는 주 상부 연장부와 상기 주 상부 연장부에서 돌출되는 보조 상부 연장부를 포함할 수 있다.
상기 제1 발광셀 및 제2 발광셀 상의 보조 연장부는 상기 주 상부 연장부를 상기 제1 전극 패드에 전기적으로 연결하도록 배치되고, 상기 제3 발광셀 및 제4 발광셀 상의 보조 연장부들은 상기 제3 발광셀 및 제4 발광셀 상의 상기 주 상부 연장부들을 상기 제1 발광셀 및 제2 발광셀의 하부 연장부들에 각각 전기적으로 연결하도록 배치될 수 있다.
상기 제1 발광셀과 제3 발광셀은 상기 제1 전극 패드 및 제2 전극 패드를 통해 상기 제2 발광셀과 제4 발광셀과 병렬 연결될 수 있다.
각 발광셀은 상기 기판의 측면에서 단차를 포함할 수 있고, 상기 기판의 측면이 노출될 수 있다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도, 도 3은 도 1의 절취선 B-B를 따라 취해진 단면도, 도 4는 도 1의 절취선 C-C를 따라 취해진 단면도, 도 5는 도 1의 절취선 D-D를 따라 취해진 단면도이다. 도 6a는 일 실시예에 따른 도 1의 연결부를 확대 도시한 평면도이고, 도 6b는 도 6a의 절취선 E-E를 따라 취해진 단면도이다. 또한, 도 7a는 다른 실시예에 따른 도 1의 연결부를 확대 도시한 평면도이고, 도 7b는 도 7a의 절취선 E'-E'를 따라 취해진 단면도이다. 또한, 도 8은 도 1의 제1 전극 패드를 확대 도시한 평면도이고, 도 9은 도 8의 절취선 F-F를 따라 취해진 단면도이다. 또한, 도 10는 도 1의 제2 전극 패드를 확대 도시한 평면도이고, 도 11은 도 10의 절취선 G-G를 따라 취해진 단면도이다.
우선, 도 1을 참조하면, 본 실시예에 따른 발광 다이오드는 기판(21) 상에 배치된 제1 발광셀(C1), 제2 발광셀(C2), 제3 발광셀(D1) 및 제4 발광셀(D2)을 포함할 수 있다. 또한, 상기 발광 다이오드는 제1 전극 패드(37) 및 제2 전극 패드(35)를 포함하며, 상부 연장부들(37a, 37b, 37c, 37d)과 하부 연장부들(35a, 35b), 연결부들(35c), 전류 차단층들(31a, 31b, 31c), 절연층들(31d, 31e) 및 투명 전극층(33)을 포함할 수 있다. 여기서, 하부 연장부들(35a, 35b) 아래에 배치되는 전류 차단층(31c)은 제1 전류 차단층, 제2 전극 패드(35) 아래에 배치되는 전류 차단층(31b)은 제2 전류 차단층, 제1 전극 패드(37) 아래에 배치되는 전류 차단층(31a)은 제3 전류 차단층, 그리고 상부 연장부들(37a, 37b, 37c, 37d) 아래에 배치되는 전류 차단층(31a)은 제4 전류 차단층으로 지칭될 수 있다. 각 발광셀(C1, C2, D1, D2)은 도 2 내지 도 5에 잘 도시되듯이, 하부 반도체층(23a 또는 23b), 활성층(25) 및 상부 반도체층(27)을 포함하는 반도체 적층체를 포함할 수 있다.
기판(21)은 질화갈륨계 반도체층을 성장시키기에 적합한 기판이면 특별히 한정되지 않는다. 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 질화갈륨 기판, 질화알루미늄 기판, 실리콘 기판 등일 수 있다. 특히, 본 실시예에 있어서, 기판(21)은 패터닝된 사파이어 기판(PSS)일 수 있다.
상기 하부 반도체층(23a, 23b), 활성층(25) 및 상부 반도체층(27)은 -Ⅴ 계열, 특히 질화갈륨계 화합물 반도체층일 수 있다. 이들 반도체층들은 예를 들어, (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있다. 하부 반도체층(23a, 23b)은 n형 불순물(예를 들어, Si)을 포함할 수 있고, 상부 반도체층(27)은 p형 불순물(예를 들어, Mg)을 포함할 수 있으나, 그 반대일 수도 있다. 활성층(25)은 다중양자우물 구조(MQW)를 가질 수 있으며, 원하는 피크 파장의 광을 방출하도록 그 조성비가 조절될 수 있다. 기판(21) 상에 하부 반도체층, 활성층 및 상부 반도체층을 차례로 성장시킨 후, 이들을 반도체층들을 패터닝함으로써, 제1 내지 제4 발광셀들(C1, C2, D1, D2)이 형성될 수 있다. 상기 반도체층들은 예를 들어 금속 유기화학 기상 성장법, 분자선 에피텍시, 수소화물 기상 성장법 등을 이용하여 성장될 수 있다.
한편, 제1 발광셀(C1)과 제2 발광셀(C2)은 분리 홈(30a)에 의해 제3 발광셀(D1) 및 제4 발광셀(D2)로부터 분리되며, 또한, 제1 발광셀(C1)과 제3 발광셀(D1)은 각각 메사 분리 홈(27a)에 의해 제2 발광셀(C2) 및 제4 발광셀(D2)로부터 분리될 수 있다. 즉, 제1 및 제2 발광셀(C1, C2)은 기판(21)을 노출시키는 분리 홈(30a)을 형성하는 아이솔레이션 공정에 의해 제3 및 제4 발광셀(D1, D2)과 분리될 수 있다. 이에 반해, 제1 발광셀(C1)과 제2 발광셀(C2), 그리고 제3 발광셀(D1)과 제4 발광셀(D2)은 하부 반도체층(23a, 23b)을 노출시키는 메사 분리 홈(27a)을 형성하는 메사 식각 공정에 의해 분리될 수 있다. 따라서, 제1 발광셀(C1)과 제2 발광셀(C2)은 제1 하부 반도체층(23a)을 공유하며, 제3 발광셀(D1)과 제4 발광셀(D2)은 제2 하부 반도체층(23b)을 공유할 수 있다. 또한, 제1 하부 반도체층(23a)과 제2 하부 반도체층(23b)은 분리 홈(30a)에 의해 서로 이격 될 수 있다. 즉, 반도체 적층체는 상기 메사 분리 홈(27a) 및 분리 홈(30a)에 의해 제1 발광셀 내지 제4 발광셀(C1, C2, D1, D2)로 분리될 수 있다.
도 4를 참조하여 확인할 수 있듯이, 메사 분리 홈(27a) 내에는 제1 전극 패드(37) 및 제2 전극 패드(35)를 제외한 다른 전극 부분들이 배치되지 않고, 하부 반도체층들(23a, 23b)이 노출될 수 있다.
메사 분리 홈(27a)을 기준으로 제1 발광셀(C1)과 제2 발광셀(C2)은 서로 대칭되는 형상을 가질 수 있으며, 제3 발광셀(D1)과 제4 발광셀(D2) 또한 서로 대칭되는 형상을 가질 수 있다. 다만, 제2 전극 패드(35)가 배치됨에 따라, 제1 발광셀(C1) 및 제2 발광셀(C2)은 제3 발광셀(D1) 및 제4 발광셀(D2)과 그 형상이 약간 다를 수 있다. 이들 발광셀들(C1, C2, D1, D2)은 대체로 기다란 사각형 형상을 가질 수 있다.
한편, 제1 전극 패드(37)는 기판(21)의 일측 가장자리(21a) 근처에 배치되고, 제2 전극 패드(35)는 일측 가장자리에 대향하는 타측 가장자리(21b) 근처에 배치될 수 있다. 도 1에 도시된 것처럼, 제1 전극 패드(37)와 제2 전극 패드(35)는 서로 대향하여 배치될 수 있다. 제1 전극 패드(37) 및 제2 전극 패드(35)는 메사 분리 홈(27a) 상에 배치될 수 있다. 나아가, 제1 전극 패드(37)는 제1 발광셀(C1) 및 제2 발광셀(C2)에 걸쳐서 형성될 수 있다. 제1 전극 패드(37) 및 제2 전극 패드(35)에 대해서는 도 8 내지 도 11를 참조하여 뒤에서 다시 설명된다.
투명 전극층(33)이 각 발광셀 상에 배치될 수 있다. 투명 전극층(33)은 상부 반도체층(27)에 접속할 수 있다. 투명 전극층(33)은 광 투과성 및 도전성을 갖는 물질로 형성되며, 예를 들어, ITO, ZnO, IZO 등과 같은 도전성 산화물 또는 Ni/Au와 같은 광 투과성 금속층으로 형성될 수 있다. 투명 전극층(33)은 상부 반도체층(27)에 비해 면저항이 낮기 때문에 전류를 넓은 영역으로 분산시킬 수 있다. 또한, 상기 투명 전극층(33)은 상부 반도체층(27)에 오믹 콘택하여 상부 반도체층(27)으로 전류를 입력할 수 있다.
각 발광셀의 상부 반도체층(27) 및 활성층(25)의 식각을 통해 하부 반도체층(23a, 23b)이 노출되고, 노출된 하부 반도체층(23a, 23b) 상에 하부 연장부들(35a, 35b)이 배치될 수 있다. 하부 연장부들(35a, 35b)은 하부 반도체층(23a, 23b)에 전기적으로 접속될 수 있다.
제1 발광셀(C1) 및 제2 발광셀(C2)에 배치된 하부 연장부들(35a)은 직선 영역을 포함하며 서로 평행할 수 있다. 나아가, 도 1 및 도 5에 도시된 것처럼, 제1 발광셀(C1)의 하부 연장부(35a)는 제3 발광셀(D1)의 하부 연장부(35b)의 직선 영역과 동일축 상에 위치할 수 있다.
한편, 제3 발광셀(D1) 및 제4 발광셀(D2)에 배치된 하부 연장부(35b)는 제2 전극 패드(35)에 접속되며 직선 영역과 곡선 영역을 포함할 수 있다. 곡선 영역이 직선 영역과 제2 전극 패드(35)를 연결할 수 있다. 제3 발광셀(D1) 및 제4 발광셀(D2) 상의 직선 영역의 하부 연장부들은 서로 평행할 수 있다. 또한, 하부 연장부(35b)는 각 발광셀들(D1, D2)의 중심을 지날 수 있다.
상기 투명 전극층(33) 상에 상부 연장부들(37a, 37b, 37c, 37d)이 배치될 수 있다. 제1 및 제2 발광셀들(C1, C2) 상에 보조 상부 연장부(37a)와 주 상부 연장부(37b)가 배치되고, 제3 및 제4 발광셀들(D1, D2) 상에 보조 상부 연장부(37c)와 주 상부 연장부(37d)가 배치될 수 있다.
제1 발광셀(C1) 및 제2 발광셀(C2)에 배치된 주 상부 연장부(37b)는 하부 연장부(35a)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37b)의 일부는 하부 연장부(35a)의 외측에 배치되고, 또 다른 일부는 하부 연장부(35a)의 내측에 위치하며, 또 다른 일부는 하부 연장부(35a)의 단부와 기판(21)의 일측 가장자리(21a) 사이에 배치될 수 있다. 또한, 주 상부 연장부(37b)는 두 개의 단부를 가지며 이들 단부들은 각각 하부 연장부(35a)의 내측 및 외측에 위치할 수 있다. 여기서, 하부 연장부(35a)의 내측은 하부 연장부(35a) 및 그것을 연장한 가상의 직선에 대해 메사 분리 홈(27a)측을 의미하고, 외측은 상기 내측에 대향하는 측을 의미한다. 주 상부 연장부(37b)는 하부 연장부(35a)를 지나는 직선에 대해 대칭 구조를 가질 수 있다.
제1 발광셀(C1) 및 제2 발광셀(C2)에 배치된 주 상부 연장부(37b)는 제1 전극 패드(37)가 배치된 기판(21)의 일측 가장자리(21a)측으로부터 제2 전극 패드(35)가 배치된 타측 가장자리(21b)측으로 연장될 수 있다. 도 1에 도시된 바와 같이, 주 상부 연장부(37b)와 하부 연장부(35a) 사이의 거리는 일정하지 않을 수 있는데, 주 상부 연장부(37b)의 연장 방향을 따라 멀어지다가 가까워질 수 있다. 하부 연장부(35a)로부터 주 상부 연장부(37b)까지의 거리는 대체로 주 상부 연장부(37b)로부터 제1 도전형 반도체층(23)의 가장자리까지 또는 메사 분리 홈(27a)까지의 거리보다 클 수 있다. 다만, 상기 내측 단부 또는 외측 단부로부터 하부 연장부(35b)까지의 거리는 상기 외측 단부로부터 제1 도전형 반도체층(23)의 가장자리까지의 거리 또는 상기 내측 단부로부터 메사 분리 홈(27a)까지의 거리보다 짧을 수 있다. 이에 따라, 제1 발광셀 또는 제2 발광셀 하단의 모서리에 전류가 집중되는 것을 완화하면서 전류를 고르게 분산시킬 수 있다.
한편, 제1 발광셀(C1) 및 제2 발광셀(C2)에 배치된 보조 상부 연장부(37a)는 제1 전극 패드(37)와 주 상부 연장부(37b)를 연결할 수 있다. 보조 상부 연장부(37a)는 직선 형상일 수 있으며, 일단은 제1 전극 패드(37)에 연결되고 타단은 주 상부 연장부(37b)에 연결될 수 있다. 보조 상부 연장부(37a)의 일단이 제1 전극 패드(37)에 연결되는 지점은 제1 전극 패드(37)의 중심보다 기판(21)의 일측 가장자리(21a)로부터 더 멀리 떨어질 수 있다. 또한, 상기 타단의 연결 지점은 하부 연장부(35b)의 내측에 위치할 수 있으며, 상기 하부 연장부(35b)의 단부보다 기판(21)의 일측 가장자리(21a)에 더 가까울 수 있다.
제3 발광셀(D1) 및 제4 발광셀(D2)에 배치된 주 상부 연장부(37d)는 하부 연장부(35b)의 단부 및 측면 일부를 감싸도록 배치된다. 따라서, 주 상부 연장부(37d)의 일부는 하부 연장부(35b)의 외측에 배치되고, 또 다른 일부는 하부 연장부(35b)의 내측에 배치되며, 또 다른 일부는 하부 연장부(35b)의 단부와 분리 홈(30a) 사이에 배치될 수 있다. 또한, 주 상부 연장부(37d)는 두 개의 단부, 즉 내측 단부와 외측 단부를 가지며 이들 단부들은 각각 하부 연장부(35b)의 내측 및 외측에 위치할 수 있다. 여기서, 하부 연장부(35b)의 내측은 하부 연장부(35b) 및 그것을 연장한 가상의 직선에 대해 메사 분리 홈(27a)측을 의미하고, 외측은 상기 내측에 대향하는 측을 의미한다.
주 상부 연장부(37d)는 분리 홈(30a)측으로부터 제2 전극 패드(35)가 배치된 기판(21)의 타측 가장자리(21b)측으로 연장될 수 있다. 도 1에 도시된 바와 같이, 주 상부 연장부(37d)와 하부 연장부(35b) 사이의 거리는 일정하지 않을 수 있는데, 주 상부 연장부(37d)의 연장 방향을 따라 멀어지다가 가까워질 수 있다.
주 상부 연장부(37d)는 하부 연장부(35b)의 직선 영역에 대해 대체로 대칭 구조를 가질 수 있으나, 하부 연장부(35b)의 외측 단부는 내측 단부보다 기판(21)의 타측 가장자리(21b)에 더 가깝게 위치할 수 있다. 즉, 도 1에 도시한 바와 같이, 하부 연장부(35b)의 외측에 위치하는 주 상부 연장부(37d)의 영역이 내측에 위치하는 영역보다 더 길며, 하부 연장부(35b)의 곡선 영역을 따라 굴곡질 수 있다.
한편, 제3 발광셀(D1) 및 제4 발광셀(D2)에 배치된 보조 상부 연장부(37c)는 주 상부 연장부(37d)로부터 제1 발광셀(C1) 및 제2 발광셀(C2) 상의 하부 연장부(35a)를 향해 연장될 수 있다. 보조 상부 연장부(37c)는 직선 형상일 수 있으며, 하부 연장부(35a)와 동일축 상에 위치할 수 있다. 보조 상부 연장부(37c)의 일단은 주 상부 연장부(37d)에 연결되고, 타단은 연결부(35c)에 연결될 수 있다.
하부 연장부(35a, 35b)의 단부와 이를 감싸는 주 상부 연장부(37b, 37d) 사이의 거리는 일정하지 않을 수 있다. 즉, 하부 연장부(35a, 35b)의 단부를 감싸는 상부 연장부(37b, 37d)는 반지름의 길이가 일정한 반원 형상이 아닐 수 있다. 도 1을 참조하면, 하부 연장부(35a, 35b)의 단부와 주 상부 연장부(37b, 37d) 수직거리(d1) 보다 경사 거리(d2)가 더 클 수 있다. 여기서, 수직거리(d1)는 하부 연장부(35a, 35b)의 단부로부터 상기 하부 연장부(35a, 35b)에 수직한 방향으로의 주 상부 연장부(37b, 37d)까지의 거리를 의미한다. 또한, 경사 거리(d2)는 하부 연장부(35a, 35b)의 단부로부터 상기 수직 방향에 대해 경사진 방향으로의 주 상부 연장부(37b, 37d)까지의 거리를 의미한다. 경사거리(d2)를 수직거리(d1)보다 크게 함으로써, 각 발광셀의 상부 모서리에 보다 가깝게 주 상부 연장부(37b, 37d)가 배치될 수 있다. 주 상부 연장부(37b, 37d)가 발광셀의 상부 모서리에 더 가깝게 형성되므로, 발광셀의 상부 모서리에까지 전류 분산이 원활하게 이루어 질 수 있다.
도 1 및 도 5를 참조하면, 연결부(35c)는 보조 상부 연장부(37c)와 하부 연장부(35a)를 연결할 수 있다. 즉, 제1 발광셀(C1) 상의 하부 연장부(35a)는 연결부(35c)를 통해 제3 발광셀(D1) 상의 보조 상부 연장부(37c)에 연결되고, 제2 발광셀(C2) 상의 하부 연장부(35a)는 또 다른 연결부(35c)를 통해 제4 발광셀(D2) 상의 보조 상부 연장부(37c)에 연결될 수 있다. 이에 따라, 제1 발광셀(C1)은 제3 발광셀(D1)에, 제2 발광셀(C2)은 제4 발광셀(D2)에 직렬 연결될 수 있다. 한편, 제1 및 제3 발광셀(C1, D1)은 제2 및 제4 발광셀(C2, D2)에 병렬 연결될 수 있다.
도 6a는 일 실시예에 따른 도 1의 연결부를 확대한 평면도를 나타내고, 도 6b는 도 6a의 절취선 E-E를 따라 취해진 단면도이다.
연결부(35c)는 분리홈(30a)에 의해 이격된 두개의 발광셀(C1, D1)을 전기적으로 연결하기 위한 것으로, 앞서 언급된 것처럼, 일단은 제1 발광셀(C1) 상의 하부 연장부(35a)와 연결되고, 타단은 제3 발광셀(D1) 상의 보조 상부 연장부(37c)에 연결될 수 있다. 도 6a를 참조하면, 연결부(35c)의 폭(w1)은 상기 하부 연장부(35a)의 폭(w2)보다 클 수 있다. 또한, 제1 발광셀(C1) 상에서 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)의 아래에는 제1 전류 차단층(31c)이 배치되지 않을 수 있고, 그에 따라 연결부(35c) 및 연결부(35c)에 접속되는 하부 연장부(35a)는 하부 반도체층(23a)과 직접 접속할 수 있다. 이와 같이, 비교적 두꺼운 폭(w1)을 갖는 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)가 하부 반도체층(23a)과 직접 접속하는 구조를 통해 주 상부 연장부(37b)가 형성되지 않은 제1 발광셀(C1)의 외곽부분에 효율적으로 전류의 수평 분산이 이루어 질 수 있다. 또한 연결부(35c)의 폭(w1)을 비교적 두껍게 형성하여, 연결부(35c)가 단선되는 위험을 줄여 발광 다이오드의 신뢰성을 높일 수 있다.
또한 도 6a 및 도 6b를 참조하면, 제1 전류 차단층(31c)은 복수의 도트 형태로 하부 연장부(35a)와 하부 반도체층(23a) 사이에 배치될 수 있다. 제1 전류 차단층(31c)의 폭은 하부 연장부(35a)의 폭보다 더 클 수 있고, 그에 따라 각각의 도트 사이에서만 하부 연장부(35a)는 하부 반도체층(23a)과 직접 접속될 수 있다. 즉, 각각의 도트 사이의 이격 거리(d1)에 따라 하부 연장부(35a)가 하부 반도체층(23a)에 접속되는 거리가 결정될 수 있다.
제1 전류 차단층(31c)과 분리 홈(30a) 사이, 즉 제1 전류 차단층(31c)의 마지막 도트와 분리 홈(30a)사이에서 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 거리(d2)는 상기 제1 전류 차단층(31c)의 각각의 도트 사이의 이격 거리(d1) 보다 더 클 수 있다. 즉, 제1 전류 차단층(31c)과 분리 홈(30a) 사이에서, 연결부(35c) 및 연결부(35c)에 접속되는 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 면적이 각 도트 사이에서 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 면적보다 클 수 있고, 그에 따라 저항이 감소할 수 있다. 이를 통해, 제1 발광셀(C1)의 외각까지 전류의 분산이 원활하게 이루어 질 수 있다. 즉, 상부 연장부(37b)는 제1 발광셀(C1)의 외각까지 형성되지 않을 수 있고, 그에 따라 상부 연장부(37b)의 단부와 연결부(35c)까지의 거리(d3)가 비교적 클 수 있다. 이 경우, 제1 발광셀(C1)의 외각에 전류가 도달하지 못할 수 있는데, 이격 거리(d2)를 크게 하여 연결부(35c) 및 연결부(35c)에 접속되는 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 면적을 크게 하여 저항값을 줄일 수 있고, 그에 따라 제1 발광셀(C1)의 외각 영역에 전류가 원활하게 분산될 수 있다.
연결부(35c) 하부에 위치하는 절연층(31d)은 제1 발광셀(C1)의 하부 반도체층(23a) 일부 측면상에부터 제3 발광셀(D1)의 하부 반도체층(23b), 활성층(25), 상부 반도체층(27) 측면과 상부 반도체층(27) 상면까지 연장될 수 있다.
도 7a는 다른 실시예에 따른 도 1의 연결부를 확대한 평면도를 나타내고, 도 7b는 도 7a의 절취선 E'-E'를 따라 취해진 단면도이다. 도 7은 도 6과 비교하여 대부분의 구성이 동일하고 절연층(31d) 및 상부 연장부(37b)의 형상에 있어서 다소 차이가 있다. 그에 따라 연결부(35c)가 하부 반도체층(23a)과 접속되는 면적이 달라 질 수 있다. 이하 동일한 구성에 대한 설명은 생략하고 차이점을 중심으로 설명한다.
도 7a 및 도 7b를 참조하면, 절연층(31d)은, 도 6의 실시예와 비교하여, 제1 발광셀(C1)을 향하여 더 연장되어 제1 발광셀(C1)의 하부 반도체층(23a)의 측면과 하부 반도체층(23a)의 상면의 일부를 덮을 수 있다. 이 경우, 제1 전류 차단층(31c)과 분리 홈(30a) 사이에서, 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 거리(d4)가 도 6의 실시예와 비교하여 감소할 수 있다. 즉, 도 6의 실시예와 비교하여 제1 전류 차단층(31c)과 분리 홈(30a) 사이에서, 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 면적이 감소하여 전류 밀도가 증가할 수 있다. 다만, 접속 거리(d4)는 여전히 제1 전류 차단층(31c)의 복수의 도트 사이의 이격 거리(d1) 보다 클 수 있다. 또는 접속 거리(d4)는 제1 전류 차단층(31c)의 복수의 도트 사이의 이격 거리(d1) 보다 작을 수 있다.
또한, 도 7a를 참조하면, 상부 연장부(37b)의 단부와 연결부(35c)까지의 거리(d5)는 도 6의 실시예와 비교하여 감소할 수 있다. 즉, 상부 연장부(37c)가 연결부(35c) 방향으로 더 연장되어 상부 연장부(37c)의 단부와 연결부(35c) 사이의 거리(d5)가 도 6의 실시예와 비교하여 작아질 수 있다. 이는 도 7의 실시예어서 제1 전류 차단층(31c)과 분리 홈(30a) 사이에서, 연결부(35c) 및 연결부(35c)에 접속된 하부 연장부(35a)가 하부 반도체층(23a)과 접속되는 면적이 감소한 것에 대응하여 상부 연장부(37b)의 단부와 비교적 넓은 폭(w2)을 갖는 연결부(35c)와의 거리(d5)를 감소시켜 제1 발광셀(C1)의 외각까지 전류의 수평 분산을 원활하게 하기 위한 것이다.
다시 도 1 내지 도 5를 참조하면, 상기 제1 전극 패드(37), 제2 전극 패드(35), 상부 연장부들(37a, 37b, 37c, 37d), 하부 연장부들(35a, 35b) 및 연결부(35c)는 동일 재료를 이용하여 동일 공정에서 함께 형성될 수 있으며, 예를 들어, Cr/Al/Cr/Ni/Au의 다층 구조로 형성될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 각 요소들이 서로 다른 재료를 이용하여 다른 공정에서 형성될 수도 있다.
한편, 상부 연장부들(37a, 37b, 37c, 37d), 하부 연장부들(35a, 35b) 및 연결부(35c)는 제1 전극 패드(37)와 제2 전극 패드(35)를 지나는 가상의 선에 대해 대칭 구조를 가질 수 있다. 나아가, 본 실시예에 따른 발광 다이오드가 제1 전극 패드(37)와 제2 전극 패드(35)를 지나는 가상의 선에 대해 대칭 구조를 가질 수 있다. 이에 따라, 전류가 균등하게 분배될 수 있다.
상기 상부 연장부들(37a, 37b, 37c, 37d)의 하부에 제4 전류 차단층(31a)이 배치될 수 있다. 또한, 제3 전류 차단층(31a)이 제1 전극 패드(37) 하부에 배치될 수 있다. 제3 및 제4 전류 차단층(31a)은 투명 전극층(33)과 발광셀들(C1, C2, D1, D2)의 상부 반도체층(27) 사이에 배치된다. 나아가, 제4 전류 차단층(31a)은 연결부(35c) 하부에 위치하는 절연층(31d)과 연결될 수 있다.
제3 및 제4 전류 차단층(31a)은 절연 물질로 형성되며, 단일층 또는 다중층으로 형성될 수도 있다. 예를 들어, 제3 및 제4 전류 차단층(31a)은 SiOx 또는 SiNx을 포함할 수 있으며, 굴절률이 다른 절연성 물질층들이 적층된 분포 브래그 반사기(DBR)를 포함할 수도 있다. 제4 전류 차단층(31a)은 상기 상부 연장부들(37a, 37b, 37c, 37d)로 주입된 전류가 상부 연장부들(37a, 37b, 37c, 37d) 주위에만 집중되는 것을 방지하여 발광셀들(C1, C2, D1, D2)의 넓은 영역으로 전류를 분산시킬 수 있다. 상부 연장부들(37a, 37b, 37c, 37d) 아래 배치되는 제4 전류 차단층(31a)의 선폭은 상부 연장부들(37a, 37b, 37c, 37d)의 선폭보다 클 수 있다. 다만 그 선폭이 너무 크면 발광셀들에서 방출되는 광을 흡수하여 광 손실을 유발할 수 있다. 따라서, 제4 전류 차단층(31a)의 선폭은 상부 연장부들(37a, 37b, 37c, 37d) 선폭의 3배 미만일 수 있다.
또한, 제1 전극 패드(37) 하부에 위치하는 제3 전류 차단층(31a)은 제1 전극 패드(37)를 제1 하부 반도체층(23a)으로부터 절연시킬 수 있다. 나아가, 제3 전류 차단층(31a)은 제1 전극 패드(37)와 제1 및 제2 발광셀(C1, C2) 사이에도 개재될 수 있다. 이 경우, 제3 전류 차단층(31a)은 투명 전극층(33)과 상부 반도체층(27) 사이에 개재될 수 있다.
도 8은 도 1의 제1 전극 패드(37) 부분을 확대 도시한 평면도이고, 도 9는 도 8의 절취선 F-F를 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 제1 전극 패드(37) 하부에 제1 전극 패드(37)보다 더 넓은 면적을 갖는 제3 전류 차단층(31a)이 배치된다. 제1 전극 패드(37)는 제3 전류 차단층(31a) 상부에 한정되어 위치할 수 있다. 제1 전극 패드(37)는 메사 분리 홈(27a) 상에 위치하며, 제1 발광셀(C1) 및 제2 발광셀(C2)에 걸쳐서 배치될 수 있다. 이에 따라, 제3 전류 차단층(31a)은 메사 분리 홈(27a) 상에서 제1 전극 패드(37)와 제1 하부 반도체층(23a)을 절연시킬 수 있다. 또한, 제3 전류 차단층(31a)은 제1 및 제2 발광셀들(C1, C2) 상에서 투명 전극층(33)과 상부 반도체층(27) 사이에 개재될 수 있다. 한편, 투명 전극층(33)의 일부는 제1 전극 패드(37)와 제3 전류 차단층(31a) 사이에 위치하며, 제3 전류 차단층(31a)을 노출시키는 개구부(33a)를 포함할 수 있다. 제1 발광셀(C1) 및 제2 발광셀(C2) 상의 투명 전극층들(33)이 각각 개구부(33a)를 가지며, 이 개구부들(33a)은 메사 분리 홈(27a)을 사이에 두고 서로 대칭으로 형성될 수 있다.
개구부(33a)는 도넛의 일부분과 같은 형상을 가질 수 있다. 즉, 개구부(33a)는 오목한 측벽과 볼록한 측벽을 포함할 수 있으며, 오목한 측벽과 볼록한 측벽을 연결하는 평평한 측벽을 포함할 수 있다. 투명 전극층(33)에 개구부(33a)를 형성함으로써, 제1 전극 패드(37)의 접착력이 증대될 수 있다. 하지만, 개구부(33a)의 형상은 이에 한정되지 않고 제1 전극패드(37)의 접착력이 증대될 수 있는 목적 범위 내의 다양한 형상으로 변형될 수 있다. 또한 본 실시예에서, 투명 전극층(33)에 개구부(33a)를 형성한 것에 대해 설명하지만, 상부 반도체층(27)을 노출시키도록 제3 전류 차단층(31a)에 개구부가 형성될 수도 있다.
도 10은 도 1의 제2 전극 패드 부분을 확대 도시한 평면도이고, 도 11은 도 10의 절취선 G-G를 따라 취해진 단면도이다.
도 10 및 도 11을 참조하면, 제2 전극 패드(35)는 앞서 설명한 바와 같이 메사 분리 홈(27a) 내에 배치되어 제2 하부 반도체층(23b)에 전기적으로 접속될 수 있다. 한편, 제3 발광셀(D1) 및 제4 발광셀(D2)이 제2 전극 패드(35)에 인접하여 위치할 수 있다.
상기 제2 전극 패드(35) 하부에 제2 전류 차단층(31b)이 배치될 수 있다. 제2 전류 차단층(31b)은 제2 전극 패드(35)와 제2 하부 반도체층(23b) 사이에 배치되어, 제2 하부 반도체층(23b)으로 주입되는 전류의 수평 분산을 원활하게 할 수 있다. 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)보다 작을 수 있다. 즉, 제2 전류 차단층(31b)의 가로 및 세로 폭은 제2 전극 패드(35)의 그것보다 작으며, 따라서 제2 전류 차단층(31b)이 제2 전극 패드(35)의 일부 영역 아래에 한정되어 위치할 수 있다. 예를 들어, 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)의 넓이의 90% 이하로 제한될 수 있다. 제2 전류 차단층(31b)의 넓이가 제2 전극 패드(35)의 넓이의 90%를 초과하는 경우, 순방향 전압(Vf)이 상승될 수 있다. 따라서, 제2 전류 차단층(31b)의 넓이를 제2 전극 패드(35)의 넓이의 90% 이하로 함으로써, 순방향 전압의 상승 없이 높은 발광효율을 달성할 수 있다. 제2 전류 차단층(31b)은, 상기 제3 및 제4 전류 차단층(31a)과 동일하게, 절연 물질로 형성되며, 단일층 또는 다중층으로 형성될 수도 있다. 예를 들어, 제2 전류 차단층(31b)은 SiOx 또는 SiNx을 포함할 수 있으며, 굴절률이 서로 다른 절연성 물질층들이 교대로 적층된 분포 브래그 반사기(DBR)를 포함할 수도 있다.
절연층(31e)은 제2 전극 패드(35) 근처의 제3 발광셀(D1) 및 제4 발광셀(D2)의 측면을 덮을 수 있다. 도시된 바와 같이, 절연층(31e)은 하부 연장부(35a)가 지나가는 부분을 제외하고 제3 및 제4 발광셀들(D1, D2)의 측면을 덮을 수 있다. 절연층(31e)은 제2 전극 패드(35) 상에 와이어를 볼 본딩할 때, 와이어가 제3 발광셀(D1) 또는 제4 발광셀(D2)의 상부 반도체층(27)에 접촉하여 단락이 발생되는 것을 방지할 수 있다.
절연층(31e)은 투명 전극층(33)으로부터 이격될 수 있으며, 따라서, 절연층(31e)의 면적을 상대적으로 매우 작게 형성할 수 있다. 이에 따라, 절연층(31e)에 의한 광 손실을 줄일 수 있다.
다시, 도 1, 도 3 및 도 5를 참조하면, 하부 연장부들(35a, 35b) 아래에 제1 전류 차단층들(31c)이 배치될 수 있다. 각각의 하부 연장부들(35a, 35b) 아래에 배치된 제1 전류 차단층(31c)은 도시된 바와 같이, 하나의 연속적인 선형이라기 보다는 서로 이격된 복수개의 도트들을 가질 수 있다. 즉, 도 1에 도시된 것처럼, 제1 전류 차단층(31c)은 서로 이격된 복수의 도트들을 포함할 수 있다. 각각의 도트는 하부 연장부들(35a, 35b)과 하부 반도체층(23a, 23b) 사이에 배치된다. 여기서, 제1 전류 차단층(31c), 즉 각 도트의 폭은 하부 연장부들(35a, 35b)의 폭과 비교하여 더 큰 것을 특징으로 한다. 따라서, 제1 전류 차단층(31c)이 개재된 부분에서는 하부 연장부들(35a, 35b)과 하부 반도체층(23a, 23b)이 직접적으로 접속되지 않고, 각 도트들 사이의 영역에서 하부 연장부들(35a, 35b)이 하부 반도체층(23a, 23b)에 접촉한다. 또한, 복수의 도트들은 서로 동일한 간격으로 이격되어 배치될 수 있고, 또는 서로 다른 간격으로 이격되어 배치될 수 있다.
하부 연장부들(35a, 35b)과 하부 반도체층(23a, 23b) 사이에 제1 전류 차단층(31c)을 배치함으로써 전류가 하부 연장부들(35a, 35b) 근처에 집중되는 것을 방지하여, 전류의 수평 분산을 도울 수 있다. 전류가 반도체 적층에서 수평 방향으로 넓게 분산됨으로써, 발광 효율이 상승될 수 있다. 특히, 제1 전류 차단층들(31c)의 선폭을 하부 연장부들(35a, 35b)의 선폭보다 크게 하여, 제1 전류 차단층들(31c)이 개재된 부분에서, 하부 연장부들(35a, 35b)과 하부 반도체층(23a, 23b)의 직접적인 전기적 연결을 차단할 수 있다. 제1 전류 차단층들(31c)의 선폭을 하부 연장부들(35a, 35b)의 선폭보다 작게 한 것에 비해, 제1 전류 차단층들(31c)의 선폭을 하부 연장부들(35a, 35b)보다 더 크게 하면서 도트들의 형태로 배치함으로써, 전류를 더 분산시킬 수 있다. .
다만, 하부 연장부들(35a, 35b)의 단부에는 제1 전류 차단층들(31c)이 배치되지 않을 수 있다. 즉, 하부 연장부들(35a, 35b)의 단부는 하부 반도체층(23a, 23b)와 직접적으로 접속 될 수 있다. 여기서 직접적 접속은, 상기 단부와 상기 하부 반도체층(23a, 23b) 사이에 다른 물질(예를 들어, 전류 차단층)이 개재되지 않고 접촉되는 것을 의미한다. 도 1을 참조하면, 상부 연장부들(37b, 37d)이 하부 연장부들(35a, 35b)의 단부를 감싸는 구조를 갖는다. 이 때, 하부 연장부들(35a, 35b)의 단부에 제1 전류 차단층들(31c)이 배치된다면, 단부에서는 하부 연장부들(35a, 35b)이 하부 반도체층(23a, 23b)과 직접 전기적으로 접속되지 못하게 되고, 그에 따라 하부 연장부들(35a, 35b)의 단부 근처에서 전류 분산이 원활하게 이루어 지지 않을 수 있다.
제1 전류 차단층(31c)의 도트들의 개수는 하부 연장부들(35a, 35b)의 상대적 길이에 따라 다양하게 결정될 수 있다. 예를 들어, 도 1에서는 하부 연장부(35a)와 제1 하부 반도체층(23a) 사이에 5개의 제1 전류 차단층들(31c)이 서로 이격되어 배치되어 있다. 또한, 하부 연장부(35b)와 제2 하부 반도체층(23b) 사이에는 6개의 제1 전류 차단층들(31c)이 서로 이격되어 배치되어 있다. 이는 제3 및 5 발광셀(D1, D2) 상의 하부 연장부(35b)가 제2 전극 패드(35)와 연결되기 위한 곡선 영역을 포함하여 상대적 길이가 제1 및 2 발광셀(C1, C2) 상의 하부 연장부(35a)에 비해 길기 때문이다. 복수개의 제1 전류 차단층들(31c)의 이격거리는 서로 동일할 수 있고 또는 다를 수 있다. 다만, 도 1에 나타난 복수개의 제1 전류 차단층들(31c)의 개수는 설명의 편의를 위한 예시에 불과하고, 실시예의 제한으로 이해되어서는 안 된다.
도 12 내지 도 14는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다. 도 12 내지 도 14에 개시된 발광 다이오드는, 제1 전극 패드(37), 제2 전극 패드(35), 상부 연장부들 및 하부 연장부들의 형상과 발광셀의 개수가 도 1에 개시된 발광 다이오드와 다소 차이가 있고, 나머지 대부분의 구성은 동일하다. 따라서, 동일한 구성에 대한 설명은 생략하고, 그 차이점을 중심으로 설명한다.
도 12는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 다이오드는 기판(21) 상에 배치된 제1 내지 제3 발광셀(C1, C2, C3), 제4 내지 제6 발광셀(D1, D2, D3) 및 제7 내지 제9 발광셀(E1, E2, E3)을 포함할 수 있다. 또한, 상기 발광 다이오드는 제1 전극 패드(37) 및 제2 전극 패드(35)를 포함하며, 상부 연장부들(37a, 37b, 37c, 37d, 37e, 37f)과 하부 연장부들(35a, 35b, 35d, 35e)을 포함할 수 있다.
제1 내지 제3 발광셀(C1, C2, C3)은 분리 홈(30a)에 의해 제4 내지 제6 발광셀(D1, D2, D3)로부터 분리될 수 있다. 또한, 제4 내지 제6 발광셀(D1, D2, D3)은 분리 홈(30b)에 의해 제7 내지 제9 발광셀(E1, E2, E3)로부터 분리될 수 있다. 즉, 제1 하부 반도체층(23a)과 제2 하부 반도체층(23b)은 분리 홈(30a)에 의해 서로 분리되고, 제2 하부 반도체층(23b)과 제3 하부 반도체층(23c)은 분리 홈(30b)에 의해 분리될 수 있다. 이에 따라, 제1 발광셀(C1), 제2 발광셀(C2)과 제3 발광셀(C3)은 제1 하부 반도체층(23a)을 공유하며, 제4 발광셀(D1), 제5 발광셀(D2)과 제6 발광셀(D3)은 제2 하부 반도체층(23b)을 공유할 수 있다. 또한, 제7 발광셀(E1), 제8 발광셀(E2)과 제9 발광셀(E3)은 제3 하부 반도체층(23c)을 공유할 수 있다. 분리 홈(30a, 30b)은 아이솔레이션 공정에 의해 형성되며, 분리 홈(30a, 30b)에서 기판(21)이 노출될 수 있다. 이에 반해, 제1 발광셀(C1)과 제2 발광셀(C2), 제4 발광셀(D1)과 제5 발광셀(D2), 그리고 제7 발광셀(E1)과 제8 발광셀(E2)은 하부 반도체층(23a, 23b, 23c)을 노출시키는 메사 분리 홈(27a)을 형성하는 메사 식각 공정에 의해 각각 분리될 수 있다. 또한, 제2 발광셀(C2)과 제3 발광셀(C3), 제5 발광셀(D2)과 제6 발광셀(D3), 그리고 제8 발광셀(E2)과 제9 발광셀(E3)은 하부 반도체층(23a, 23b, 23c)을 노출시키는 메사 분리 홈(27b)을 형성하는 메사 식각 공정에 의해 각각 분리될 수 있다. 즉, 하부 반도체층(23a, 23b, 23c), 활성층(25) 및 상부 반도체층(27)을 포함하는 반도체 적층체는 메사 분리 홈(27a) 및 분리 홈(30a, 30b)에 의해 제1 내지 제9 발광셀들(C1, C2, C3, D1, D2, D3, E1, E2, E3)로 분리 된다.
제1 발광셀(C1)과 제3 발광셀(C3)은 제1 전극 패드(37)와 제2 전극 패드(35)를 연결한 가상선을 기준으로 대칭되는 형상을 가질 수 있다. 제4 내지 제6 발광셀들(D1, D2, D3) 각각의 형상은 서로 동일할 수 있다. 제4 내지 제6 발광셀들(D1, D2, D3)의 형상은 제1 발광셀(C1)의 형상과 대비할 때, 보조 상부 연장부(37a)를 제외한 나머지 형상이 동일할 수 있다. 또한, 제7 발광셀(E1)과 제9 발광셀(E3)은 제1 전극 패드(37)와 제2 전극 패드(35)를 연결한 가상선을 기준으로 서로 대칭되는 형상을 가질 수 있다.
여기서, 제1 전극 패드(37)가 형성된 제2 발광셀(C2) 및 제2 전극 패드(35)의 형성과 관련된 제8 발광셀(E2)은 다른 발광셀들과 그 형상에 있어서 비교적 큰 차이를 갖는다. 제1 전극 패드(37)는 기판(21)의 일측 가장자리(21a) 근처에 배치되고, 제2 전극 패드(35)는 일측 가장자리에 대향하는 타측 가장자리(21b) 근처에 배치될 수 있다. 도 12에 도시한 바와 같이, 제1 전극 패드(37)와 제2 전극 패드(35)는 서로 대향하여 배치될 수 있다.
제1 전극 패드(37)는 제2 발광셀(C2) 상에 형성될 수 있다. 제1 전극 패드(37) 하부에 제3 전류 차단층(31a)이 위치할 수 있다. 구체적으로, 제3 전류 차단층(31a)은 제1 전극 패드(37) 하부에서 투명 전극층(33)과 상부 반도체층(27) 사이에 개재될 수 있다. 제3 전류 차단층(31a)의 폭은 제1 전극 패드(37)의 폭보다 더 클 수 있고, 이에 따라 제3 전류 차단층(31a)은 제1 전극 패드(37)를 제1 하부 반도체층(23a)으로부터 절연시킬 수 있다. 투명 전극층(33)의 일부는 제1 전극 패드(37) 하부에 위치하며, 제3 전류 차단층(31a)을 노출시키는 개구부(33a)를 포함할 수 있다. 개구부(33a)는 원형 형상을 가질 수 있다. 투명 전극층(33)에 개구부(33a)를 형성함으로써, 제1 전극 패드(37)의 접착력이 증대될 수 있다. 하지만, 개구부(33a)의 형상은 원형으로 한정되지 않고 제1 전극패드(37)의 접착력이 증대될 수 있는 목적 범위 내의 다양한 형상을 포함할 수 있다.
제2 전극 패드(35)는 메사 홈(27c) 상에 배치될 수 있다. 즉, 제2 전극 패드(35) 형성을 위해 타측 가장자리(21b) 근처의 제8 발광셀(E2)의 하단 일부가 메사 식각되어, 메사 홈(27c)이 형성될 수 있다. 제2 전극 패드(35)는 메사 분리 홈(27c) 내에 배치되어 제2 하부 반도체층(23c)에 전기적으로 접속될 수 있다.
상기 제2 전극 패드(35) 하부에 제2 전류 차단층(31b)이 배치될 수 있다. 제2 전류 차단층(31b)은 제2 전극 패드(35)와 제3 하부 반도체층(23c) 사이에 배치되어, 제3 하부 반도체층(23c)으로 주입되는 전류의 수평 분산을 원활하게 할 수 있다. 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)보다 작을 수 있다. 즉, 제2 전류 차단층(31b)의 가로 및 세로 폭은 제2 전극 패드(35)의 그것보다 작으며, 따라서 제2 전극 패드(35)의 일부 영역에 위치할 수 있다. 예를 들어, 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)의 넓이의 90% 이하로 제한될 수 있다.
절연층(31e)이 제2 전극 패드(35)가 배치된 메사 홈(27c)의 측면을 덮을 수 있다. 도 12에서 도시한 바와 같이, 절연층(31e)은 메사 홈(27c)의 측면을 덮고, 또한 하부 연장부(35b)가 지나는 부분에도 형성되어 전체적으로 연결된 하나의 곡선 형상을 가질 수 있다. 하부 연장부(35b)가 지나는 부분에서, 절연층(31e)이 먼저 형성되고, 그 위에 하부 연장부(35b)가 형성될 수 있다. 이에 따라, 절연층(31e)이 형성된 부분에서 하부 연장부(35b)의 높이가, 다른 부분에 비해 더 높을 수 있다. 절연층(31e)은 제2 전극 패드(35) 상에 와이어를 볼 본딩할 때, 본딩 물질이 제8 발광셀(E2)의 상부 반도체층(27)에 접촉하여 단락이 발생되는 것을 방지할 수 있다.
제1, 3, 4, 5 및 6 발광셀(C1, C3, D1, D2, D3)에 배치된 하부 연장부들(35a)은 직선 영역(즉, 세로 방향)을 포함하며 서로 평행할 수 있다. 하부 연장부들(35a)의 일단은 연결부(35c)와 전기적으로 연결되고, 타단은 주 상부 연장부들(37c)와 이격되되 주 상부 연장부들(37c)로 둘러 싸여 질 수 있다. 하부 연장부(35b)는 제2 발광셀(C2) 상에 형성되고, 직선 영역을 포함하며 제1 전극 패드(37)로 인하여 그 길이가 다른 하부 연장부들(35a)에 비해 비교적 짧을 수 있다. 또한, 그에 따라 배치되는 제1 전류 차단층(31c)의 개수가 더 작을 수 있다. 제2 발광셀(C2) 상에 형성된 하부 연장부(35b)와 제8 발광셀(E2) 상에 형성된 하부 연장부(35e)는 제1 전극 패드(37)와 제2 전극 패드(35)를 연결한 가상의 선 상에 위치할 수 있다.
하부 연장부(35d)는 제2 전극 패드(35)에 접속되며 상호 연결된 두 개의 직선 영역을 포함한다. 두 개의 직선 영역은 기판(21)의 가로 방향과 세로 방향에 평행하고, 서로 직교할 수 있다. 가로 방향의 직선 영역이 세로 방향의 직선 영역과 제2 전극 패드(35)를 연결한다. 도 12에 도시된 것처럼, 하부 연장부(35d)(특히 가로 방향의 직선 영역)의 형성을 위해, 기판(21)의 타측 가장자리(21b) 근처의 제 7 내지 제9 발광셀(E1, E2, E3)의 일부 영역이 메사 식각될 수 있다.
하부 연장부(35e)는 제8 발광셀(E2) 상에 형성될 수 있다. 하부 연장부(35e)의 일단은 제2 전극 패드(35)와 연결될 수 있고, 타단은 주 상부 연장부(37f)로 둘러싸여질 수 있다. 하부 연장부(35e)의 길이는 제2 전극 패드(35)로 인하여 다른 하부 연장부들(35a, 35d)에 비해 그 길이가 비교적 짧을 수 있으며, 그에 따라 배치되는 제1 전류 차단층(31c)의 개수가 더 작을 수 있다.
하부 연장부들(35a, 35b, 35d, 35e)은 서로 평행할 수 있고, 또한 각 발광셀의 중심을 지날 수 있다. 각 하부 연장부들(35a, 35b, 35d, 35e) 아래에 제1 전류 차단층들(31c)이 배치될 수 있다. 주 상부 연장부들(37c, 37e, 37f)이 하부 연장부들(35a, 35b, 35d, 35e)의 단부를 감싸는 구조를 갖는다. 이에 따라, 도 1의 실시예에서 설명된 것과 같은 이유로, 하부 연장부들(35a, 35b, 35d, 35e)의 단부에는 제1 전류 차단층들(31c)이 배치되지 않을 수 있다.
한편, 투명 전극층(33) 상에 상부 연장부들(37a, 37b, 37c, 37d, 37e, 37f)이 배치될 수 있다. 보조 상부 연장부(37a)는 제1 내지 제3 발광셀(C1, C2, C3) 상에서 주 상부 연장부들(37b, 37c) 사이를 전기적으로 연결할 수 있다. 구체적으로 보조 상부 연장부(37a) 좌우로 인접하는 두 발광셀의 주 상부 연장부(37b, 37c)를 전기적으로 연결할 수 있다. 보조 상부 연장부(37a)는 좌우로 인접하는 두 발광셀에 걸쳐 형성되며, 곡선 형상일 수 있다. 예를 들어, 도 12를 참조하면, 보조 상부 연장부(37a)는 제1 발광셀(C1) 상의 주 상부 연장부(37c)와 제2 발광셀(C2) 상의 주 상부 연장부(37b)를 연결할 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)이 전기적으로 병렬 연결될 수 있다.
보조 상부 연장부(37d)는 제4 내지 제9 발광셀(D1, D2, D3, E1, E2, E3) 상의 주 상부 연장부(37c, 37e, 37f)를 하부 연장부(35a, 35b)와 연결할 수 있다. 보조 상부 연장부(37d)는 직선 형상일 수 있으며, 하부 연장부(35a, 35b)와 동일축 상에 위치할 수 있다. 보조 상부 연장부(37d)의 일단은 주 상부 연장부(37c, 37e, 37f)에 연결되고, 타단은 연결부(35c)에 연결될 수 있다.
주 상부 연장부(37b)는, 제2 발광셀(C2) 상에서, 제1 전극 패드(37)로부터 연장될 수 있다. 구체적으로, 주 상부 연장부(37b)는 기판의 일측 가장자리(21a)로부터 제2 전극 패드(35)가 배치된 타측 가장자리(21b)측으로 연장될 수 있다. 도 12를 참조하면, 두 개의 주 상부 연장부(37b)가 제1 전극 패드(37)와 제2 전극 패드를 연결하는 가상선을 기준으로 서로 대칭되게 형성될 수 있다. 주 상부 연장부(37b)는 곡선 형태를 가질 수 있고, 이에 따라 주 상부 연장부(37b)와 제1 전극 패드(35)가 결합된 형태는 하부 연장부(35e)의 단부 및 측면의 일부를 감싸는 구조를 가질 수 있다.
주 상부 연장부(37c)는, 제1, 3, 4, 5 및 6 발광셀(C1, C3, D1, D2, D3) 상에서 하부 연장부(35a)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37c)의 일부는 하부 연장부(35a)의 일측에 배치되고, 또 다른 일부는 하부 연장부(35d)의 일측에 대향하는 타측에 배치될 수 있다. 주 상부 연장부(37c)는 하부 연장부(35a)를 지나는 직선에 대해 대칭 구조를 가질 수 있다.
주 상부 연장부(37e)는 제7 발광셀(E1) 및 제9 발광셀(E2) 상에 형성되며 하부 연장부(35d)의 단부 및 측면의 일부를 감싸도록 배치될 수 있다. 앞서 언급된 것처럼 하부 연장부(35d)는 가로 방향 및 세로 방향의 두 개의 직선 영역이 결합된 형태를 갖고, 여기서, 주 상부 연장부(37e)는 하부 연장부(35d)의 세로 방향의 직선 영역의 단부 및 측면의 일부를 감싸도록 배치될 수 있다. 주 상부 연장부(37e)의 일부는 하부 연장부(35d)의 외측에 배치되고, 또 다른 일부는 하부 연장부(35d)의 내측에 배치될 수 있다. 여기서 상기 외측은 하부 연장부(35d)를 기준으로 상기 제2 전극 패드(35)와 더 멀리 위치한 부분을 의미하고, 상기 내측은 상기 외측에 대향하고 상기 제2 전극 패드(35)와 더 가깝게 위치한 부분을 의미한다. 도 12에 도시된 것처럼, 상기 내측에 배치되는 주 상부 연장부(37e)의 길이는 상기 외측에 배치되는 주 상부 연장부(37e)의 길이에 비해 더 짧을 수 있다. 이는 내측에 배치되는 주 상부 연장부(37e)의 단부와 그 아래 배치된 하부 연장부(35d)를 서로 일정거리 이격시켜 하부 연장부(35d)로 전류가 집중되어 흐르는 것을 방지하기 위함이다.
주 상부 연장부(37f)는 제8 발광셀(E2) 상에 형성되며, 하부 연장부(35e)의 단부 및 측면의 일부를 감싸는 구조를 가질 수 있다. 주 상부 연장부(37f)의 형상은 주 상부 연장부(37c)의 형상과 대체로 유사하며, 다만 제2 전극 패드(35)가 제8 발광셀(E2) 하단에 위치함에 따라 그 길이가 비교적 짧게 형성되는 특징을 가질 수 있다.
도 12에서, 제1, 4 및 7발광셀(C1, D1, E1)을 제1 그룹, 제2, 5 및 8 발광셀(C2, D2, E2)을 제2 그룹, 그리고 제3, 6 및 9 발광셀(C3, D3, E3)을 제3 그룹으로 정의할 수 있다. 각 그룹 내에서 각각의 발광셀들은 보조 상부 연장부(37d) 및 연결부(35c)를 통해 전기적으로 직렬 연결될 수 있다. 또한 제1 그룹, 제2 그룹 및 제3 그룹은 보조 상부 연장부(37a) 및 하부 연장부(35d)의 가로 방향의 직선 영역을 통해 전기적으로 병렬 연결될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 다이오드는 기판(21) 상에 배치된 제1 내지 제8 발광셀(C1, C2, D1, D2, E1, E2, F1, F2)를 포함할 수 있다. 또한, 상기 발광 다이오드는 제1 전극 패드(37) 및 제2 전극 패드(35)를 포함하며, 상부 연장부들(37a, 37b, 37c, 37d)과 하부 연장부들(35a, 35b, 35d)을 포함할 수 있다.
제1, 제2 발광셀(C1, C2)은 분리 홈(30a)에 의해 제3, 제4 발광셀(D1, D2)로부터 분리되고, 제3, 4 발광셀(D1, D2)은 분리 홈(30b)에 의해 제5, 6 발광셀(E1, E2)로부터 분리될 수 있다. 또한, 제5, 6 발광셀(E1, E2)은 분리 홈(30c)에 의해 제7, 8 발광셀(F1, F2)로부터 분리된다. 분리 홈(30a, 30b, 30c)은 아이솔레이션 공정에 의해 형성되며, 분리 홈(30a, 30b, 30c)에서 기판(21)이 노출될 수 있다. 이에 반해, 제1 발광셀(C1)과 제2 발광셀(C2), 제3 발광셀(D1)과 제4 발광셀(D2), 제5 발광셀(E1)과 제6 발광셀(E2), 그리고 제7 발광셀(F1)과 제8 발광셀(F2)은 하부 반도체층(23a, 23b, 23c, 23d)을 노출시키는 메사 분리 홈(27a)을 형성하는 메사 식각 공정에 의해 각각 분리될 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)은 제1 하부 반도체층(23a), 제3 발광셀(D1)과 제4 발광셀(D2)은 제2 하부 반도체층(23b), 제5 발광셀(E1)과 제6 발광셀(E2)은 제3 하부 반도체층(23c), 그리고 제7 발광셀(F1)과 제8 발광셀(F2)은 제4 하부 반도체층(23d)을 공유할 수 있다. 즉, 하부 반도체층(23a, 23b, 23c, 23d), 활성층(25) 및 상부 반도체층(27)을 포함하는 반도체 적층체는 메사 분리 홈(27a) 및 분리 홈(30a, 30b, 30c)에 의해 제1 내지 제8 발광셀들(C1, C2, D1, D2, E1, E2, F1, F2)로 분리 될 수 있다.
메사 분리 홈(27a) 내에는 제1 전극 패드(37) 및 제2 전극 패드(35)를 제외한 다른 전극 부분들이 배치되지 않고, 하부 반도체층들(23a, 23b, 23c, 23d)이 노출될 수 있다. 메사 분리 홈(27a) 또는 제1 전극 패드(37) 및 제2 전극 패드(35)를 연결하는 가상의 선을 기준으로, 제1 발광셀(C1) 및 제2 발광셀(C2), 제3 발광셀(D1) 및 제4 발광셀(D2), 제5 발광셀(E1) 및 제6발광셀(E2), 그리고 제7 발광셀(F1) 및 제8 발광셀(F2)은 각각 대칭되는 형상을 가질 수 있다. 따라서, 발광 다이오드의 좌측에 위치하는 제1, 3, 5 및 7 발광셀(C1, D1, E1, F1)에 대해서 중점적으로 설명한다.
제1, 3, 5 및 7 발광셀(C1, D1, E1, F1)은 전기적으로 직렬 연결된 구조를 가질 수 있다. 또한 제2, 4, 6 및 8 발광셀(C2, D2, E2, F2)은 전기적으로 직렬 연결된 구조를 가질 수 있다. 그리고 제1, 3, 5 및 7 발광셀(C1, D1, E1, F1)과 제2, 4, 6 및 8 발광셀(C2, D2, E2, F2)은 전기적으로 병렬 연결되는 구조를 가질 수 있다. 다수의 발광셀들을 병렬 연결함으로써, 입력되는 전류를 각각의 발광셀들에 고르게 분산시킬 수 있어 고전류 구동 시 전압상승을 줄여 드룹 현상을 개선할 수 있다.
제1 전극 패드(37)는 기판(21)의 일측 가장자리(21a) 근처에 배치되고, 제2 전극 패드(35)는 일측 가장자리에 대향하는 타측 가장자리(21b) 근처에 배치될 수 있다. 도 13에 도시한 바와 같이, 제1 전극 패드(37)와 제2 전극 패드(35)는 서로 대향하여 배치될 수 있다. 나아가, 제1 전극 패드(37)는 제1 발광셀(C1) 및 제2 발광셀(C2)에 걸쳐서 형성될 수 있다.
도 13의 제1 전극 패드(35)의 형상은 도 1의 그것과 유사하다. 제1 전극 패드(37) 하부에 제1 전극 패드(37)보다 더 넓은 면적을 갖는 제3 전류 차단층(31a)이 배치될 수 있다. 제1 전극 패드(37)는 제3 전류 차단층(31a) 상부에 한정되어 위치할 수 있다. 제1 전극 패드(37)는 메사 분리 홈(27a) 상에 위치하며, 제1 발광셀(C1) 및 제2 발광셀(C2)에 걸쳐서 배치될 수 있다. 이에 따라, 제3 전류 차단층(31a)은 메사 분리 홈(27a) 상에서 제1 전극 패드(37)와 제1 하부 반도체층(23a)을 절연시킬 수 있다. 또한, 제3 전류 차단층(31a)은 제1 및 제2 발광셀들(C1, C2) 상에서 투명 전극층(33)과 상부 반도체층(27) 사이에 개재될 수 있다. 한편, 투명 전극층(33)의 일부는 제1 전극 패드(37) 하부에 위치하며, 제3 전류 차단층(31a)을 노출시키는 개구부(33a)를 포함할 수 있다. 제1 발광셀(C1) 및 제2 발광셀(C2) 상의 투명 전극층들(33)이 각각 개구부(33a)를 포함하며, 이 개구부들(33a)은 메사 분리 홈(27a)을 사이에 두고 서로 대칭되게 형성될 수 있다.
개구부(33a)는 반원 모양의 형상을 가질 수 있다. 투명 전극층(33)에 개구부(33a)를 형성함으로써, 제1 전극 패드(37)의 접착력이 증대될 수 있다. 하지만, 개구부(33a)의 형상은 이에 한정되지 않고 제1 전극패드(37)의 접착력이 증대될 수 있는 목적 범위 내의 다양한 형상을 포함할 수 있다. 또한 본 실시예에서, 투명 전극층(33)에 개구부(33a)를 형성한 것에 대해 설명하지만, 상부 반도체층(27)을 노출시키도록 제3 전류 차단층(31a)에 개구부가 형성될 수도 있다.
제2 전극 패드(35)는, 기판(21)의 타측 가장자리 근처에서, 메사 분리 홈(27a) 내에 배치되어 제4 하부 반도체층(23d)에 전기적으로 접속될 수 있다. 한편, 제7 발광셀(F1) 및 제8 발광셀(F2)이 제2 전극 패드(35)에 인접하여 위치할 수 있다. 상기 제2 전극 패드(35) 하부에 제2 전류 차단층(31b)이 배치될 수 있다. 제2 전류 차단층(31b)은 제2 전극 패드(35)와 제2 하부 반도체층(23b) 사이에 배치되어, 제2 하부 반도체층(23b)으로 주입되는 전류의 수평 분산을 원활하게 할 수 있다. 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)보다 작을 수 있다. 즉, 제2 전류 차단층(31b)의 가로 및 세로 폭은 제2 전극 패드(35)의 그것보다 작으며, 따라서 제2 전극 패드(35)의 일부 영역에 위치할 수 있다. 예를 들어, 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)의 넓이의 90% 이하로 제한될 수 있다.
절연층(31e)은 제2 전극 패드(35) 근처에서 제7 발광셀(F1) 및 제8 발광셀(F2)의 측면을 덮을 수 있다. 도 13을 참조하면, 절연층(31e)은 제7 발광셀(F1) 및 제8 발광셀(F2)의 측면을 덮고, 또한 하부 연장부(35a)가 지나는 부분에도 형성되어 전체적으로 연결된 하나의 곡선 형상을 가질 수 있다. 하부 연장부(35a)가 지나는 부분에서는, 절연층(31e)이 먼저 형성되고, 그 위에 하부 연장부(35a)가 형성될 수 있다. 이에 따라, 구조적으로 절연층(31e)이 형성된 부분에서 하부 연장부(35a)의 높이가, 다른 부분에 비해 더 높을 수 있다. 절연층(31e)은 제2 전극 패드(35) 상에 와이어를 볼 본딩할 때, 본딩 물질이 제3 발광셀(D1) 또는 제4 발광셀(D2)의 상부 반도체층(27)에 접촉하여 단락이 발생되는 것을 방지할 수 있다. 절연층(31e)은 투명 전극층(33)으로부터 이격될 수 있으며, 따라서, 절연층(31e)의 면적을 상대적으로 매우 작게 형성할 수 있다. 이에 따라, 절연층(31e)에 의한 광 손실을 줄일 수 있다.
각 발광셀의 상부 반도체층(27) 및 활성층(25)을 통해 하부 반도체층(23a, 23b, 23c 및 23d)이 노출되고, 노출된 하부 반도체층(23a, 23b, 23c 및 23d) 상에 하부 연장부들(35a, 35b, 35d)이 배치될 수 있다. 하부 연장부들(35a, 35b, 35d)은 하부 반도체층(23a, 23b, 23c, 23d)에 전기적으로 접속될 수 있다.
제1 내지 제6 발광셀(C1, C2, D1, D2, E1, E2)에 배치된 하부 연장부들(35a, 35b)은 두 개의 직선 영역(가로, 세로 방향) 및 이를 연결하는 곡선 영역을 포함할 수 있다. 제1 및 제5 발광셀(C1, E1) 상에 형성된 하부 연장부(35a)와 제3 발광셀(D1) 상에 형성된 하부 연장부(35b)는 거울 대칭형상을 이룰 수 있다. 하부 연장부들(35a, 35b)의 일단은 연결부(35c)와 연결되어 위 아래로 인접한 발광셀의 주 상부 연장부(37c 또는 37d)와 전기적으로 연결되고, 타단은 주 상부 연장부(37c 또는 37d)의 중심에 가까운 곡선 영역에 둘러 싸여 질 수 있다. 예를 들어, 제1 발광셀(C1)에 형성된 하부 연장부(35a)의 일단은 연결부(35c)를 통해 제3 발광셀(D1)의 보조 상부 연장부(37a)와 연결될 수 있다. 이를 통해, 제1 발광셀(C1)과 제3 발광셀(D1)이 전기적으로 직렬 연결될 수 있다.
또한, 도 13을 참조하면, 제1 발광셀(C1)에서 하부 연장부(35a)는 제1 발광셀(C1)의 중심이 아닌 좌측 하단으로부터 수직으로 연장되어 우측으로 꺽이고, 제3 발광셀(D1)에서 하부 연장부(35b)는 제3 발광셀(D1)의 우측 하단으로부터 수직으로 연장되어 좌측으로 꺽일 수 있다. 또한, 제5 발광셀(E1)에서 하부 연장부(35a)는 제5 발광셀(E1)의 좌측 하단으로부터 수직으로 연장되어 우측으로 꺽일 수 있다. 즉, 본 실시예에 따른 발광 다이오드는, 도 1 및 도 13에서 제시된 발광 다이오드와는 달리, 하부 연장부들이(35a, 35b) 각 발광셀 하단의 중심이 아닌 좌측 또는 우측으로부터 연장될 수 있다.
하부 연장부(35d)는, 제7 발광셀(F1) 상에 형성되며, 제2 전극 패드(35)에 접속될 수 있다. 하부 연장부(35d)는 직선 영역과 곡선 영역을 포함할 수 있다. 곡선 영역이 직선 영역과 제2 전극 패드(35)를 연결할 수 있다. 직선 영역은 도 1 및 도 13의 실시예와는 달리, 발광 다이오드의 가로 방향으로 형성될 수 있다.
각 하부 연장부들(35a, 35b, 35d)의 아래에 제1 전류 차단층들(31c)이 배치될 수 있다. 제1 전류 차단층들(31c)은 복수개의 서로 이격 된 형상을 가질 수 있다. 제1 전류 차단층들(31c)은 하부 연장부들(35a, 35b, 35d)과 하부 반도체층(23a, 23b, 23c, 23d) 사이에 배치되어 하부 반도체층(23a, 23b, 23c, 23d)으로 주입되는 전류의 수평 방향으로의 분산을 도울 수 있다. 여기서, 도 1 및 도 12의 실시예들과 같은 이유로, 하부 연장부들(35a, 35b, 35d)의 타단에는 제1 전류 차단층들(31c)이 배치되지 않을 수 있다.
한편, 상기 투명 전극층(33) 상에 상부 연장부들(37a, 37b, 37c, 37d)이 배치될 수 있다. 주 상부 연장부(37a)는 제1 발광셀(C1) 상에서 제1 전극 패드(37)로부터 기판(21)의 세로축 가장자리(21c)를 향해 가로 방향으로 연장될 수 있다. 도 13을 참조하면, 주 상부 연장부(37a)는 제1 전극 패드(37)에 접하는 둥근 형상 및 이로부터 가로 방향으로 길게 연장된 두 개의 곡선을 포함할 수 있다. 주 상부 연장부(37a)는 두 개의 단부를 포함하며, 하부 연장부(35a)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37a)의 일부는 하부 연장부(35a)의 상측에 배치되고, 또 다른 일부는 하부 연장부(35a)의 하측에 배치될 수 있다. 여기서 하부 연장부(35a)를 기준으로 기판(21)의 일측 가장자리(21a)에 가까운 영역이 상기 상측에 해당하고, 일측 가장자리에 대향하는 타측 가장자리(21b)에 가까운 영역이 상기 하측에 해당한다. 주 상부 연장부(37a)는 하부 연장부(35a)의 직선 영역에 대해 대체로 대칭 구조를 가질 수 있으나, 주 상부 연장부(37a)의 상측 단부는 하측 단부보다 기판(21)의 세로축 가장자리(21c)에 더 가깝게 위치할 수 있다. 즉, 도 13에 도시한 바와 같이, 하부 연장부(35a)의 상측에 위치하는 주 상부 연장부(37a)의 영역이 하측에 위치하는 영역보다 더 길며, 하부 연장부(35a)의 곡선 영역을 따라 굴곡질 수 있다.
보조 상부 연장부(37b)는 제3, 5 및 7 발광셀의 좌측 상단 또는 우측 상단에 형성될 수 있다. 보조 상부 연장부(37b)는 위 아래로 수직한 직선 형상을 가질 수 있다. 보조 상부 연장부(37b)의 일단은 연결부(35c)에 연결되고 타단은 주 상부 연장부(37c 또는 37d)에 연결될 수 있다. 예를 들어, 제3 발광셀(D1) 상에 형성되는 보조 상부 연장부(37b)는 제3 발광셀의 우측 상단에 형성되며, 일단은 연결부(35c)와 연결되어 제1 발광셀(C1)의 보조 상부 연장부(35a)와 전기적으로 연결될 수 있다. 또한, 보조 상부 연장부(37b)의 타단은 제3 발광셀(D1)의 주 상부 연장부(37c)의 우측 상단에 연결될 수 있다. 이를 통해, 제1 발광셀(C1)과 제3 발광셀(D1)이 전기적으로 직렬 연결될 수 있고, 같은 방식으로 제3 발광셀(D1)과 제5 발광셀(E1)이 전기적으로 직렬 연결될 수 있다.
주 상부 연장부(37c)는 제3 및 제7 발광셀들(D1, F1) 상에서 형성되며, 기판(21)의 세로축 가장자리(21c)로부터 메사 분리 홈(27a)를 향해 가로방향으로 연장되는 형태를 가질 수 있다. 주 상부 연장부(37c)는 제1 발광셀(C1) 상에 형성된 주 상부 연장부(37a)의 형상과 대체로 유사하며, 거울 대칭 구조를 가질 수 있다. 주 상부 연장부(37a)가 제1 전극 패드(37)와 접하는 영역과 주 상부 연장부(37c)가 보조 상부 연장부(37a)와 접하는 면적 및 위치에 있어서 차이가 존재한다. 도 13을 참조하면, 상부 연장부(37a)가 제1 전극 패드(37)와 접하는 영역은 주 상부 연장부(37c)가 보조 상부 연장부(37a)와 접하는 영역보다 더 크고, 메사 분리 홈(27a)와 가깝게 배치되어 있음을 알 수 있다. 주 상부 연장부(37d)는 제5 발광셀 상에 형성되고, 주 상부 연장부(37c)와 거울 대칭 형상을 가질 수 있다.
제2, 4, 6 및 8 발광셀(C2, D2, E2, F2) 상의 상부 연장부들과 하부 연장부들의 형상은 메사 분리 홈(27a) 또는 제1 전극 패드(37) 및 제2 전극 패드(35)를 연결하는 가상선을 기준으로 제1, 3, 5 및 7 발광셀(C1, D1, E1, F1) 상의 상부 연장부들(37a, 37b, 37c, 37d, 37e) 및 하부 연장부들(35a, 35b, 35d) 의 형상과 대칭될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 14를 참조하면, 본 실시예에 따른 발광 다이오드는 기판(21) 상에 배치된 제1 내지 제8 발광셀(C1, C2, D1, D2, E1, E2)를 포함할 수 있다. 또한, 상기 발광 다이오드는 제1 전극 패드(37) 및 제2 전극 패드(35)를 포함하며, 상부 연장부들(37a, 37b, 37c, 37d, 37e, 37f, 37g, 37h)과 하부 연장부들(35a, 35b, 35d, 35e, 35f, 35g)을 포함할 수 있다.
발광셀들(C1, C2, D1, D2, E1, E2)은 분리 홈들(30a, 30b, 30c)을 통해 각각의 발광셀로 분리될 수 있다. 구체적으로 제1, 제2 발광셀(C1, C2)은 분리 홈(30a)에 의해 제3, 제4 발광셀(D1, D2)로부터 분리되고, 제3, 4 발광셀(D1, D2)은 분리 홈(30b)에 의해 제5, 6 발광셀(E1, E2)로부터 분리될 수 있다. 또한, 제1, 3 및 5 발광셀(C1, D1, E1)은 분리 홈(30c)를 통해 제2, 4 및 6 발광셀(C2, D2, E2)로부터 분리될 수 있다. 즉, 하부 반도체층(23a, 23b, 23c), 활성층(25) 및 상부 반도체층(27)을 포함하는 반도체 적층체는 분리 홈(30a, 30b, 30c)에 의해 제1 내지 제6 발광셀들(C1, C2, D1, D2, E1, E2)로 분리 될 수 있다.
분리 홈들(30a, 30b, 30c)은 아이솔레이션 공정에 의해 형성되며, 분리 홈(30a, 30b, 30c)에서 기판(21)이 노출될 수 있다. 각 발광셀들은 가로 폭이 세로 폭보다 큰 직사각형 형상을 가질 수 있다. 제1 내지 6 발광셀(C1, C2, D1, D2, E1, E2)은 전기적으로 직렬 연결된 구조를 가질 수 있다. 도 14을 참조하면, 제1 전극 패드(37)는 제2 발광셀(C2) 상의 우측 상단에 형성되어 있으며, 제2 전극 패드(35)는 제5 발광셀(E1)의 좌측 하단에 형성된 메사 홈(27a) 상에 형성되어 있다. 즉, 기판(21)에서 제1 전극 패드(37)와 제2 전극 패드(35)는 대각선 상에 형성될 수 있다.. 또한, 분리 홈(30c)을 기준으로 제1 발광셀(C1)과 제4 발광셀(D2), 그리고 제3 발광셀(D1)과 제6 발광셀(E2)은 각각 대칭되는 형상을 가질 수 있다.
구체적으로, 제1 전극 패드(37)는 제1 발광셀(C1)의 우측 상단 영역에 형성될 수 있다. 제1 전극 패드(37) 하부에 제3 전류 차단층(31a)이 위치할 수 있다. 구체적으로, 제3 전류 차단층(31a)은 제1 전극 패드(37) 하부에서 투명 전극층(33)과 상부 반도체층(27) 사이에 개재될 수 있다. 제3 전류 차단층(31a)의 폭은 제1 전극 패드(37)의 폭보다 더 크고, 이에 따라 제3 전류 차단층(31a)은 제1 전극 패드(37)를 제1 하부 반도체층(23a)으로부터 절연시킬 수 있다. 투명 전극층(33)의 일부는 제1 전극 패드(37) 하부에 위치하며, 제3 전류 차단층(31a)을 노출시키는 개구부(33a)를 포함할 수 있다. 개구부(33a)는 원형 형상을 가질 수 있다. 투명 전극층(33)에 개구부(33a)를 형성함으로써, 제1 전극 패드(37)의 접착력이 증대될 수 있다. 여기서, 개구부(33a)의 형상은 원형으로 한정되지 않고 제1 전극패드(37)의 접착력이 증대될 수 있는 목적 범위 내의 다양한 형상을 포함할 수 있다.
제2 전극 패드(35)는 메사 홈(27a) 상에 배치될 수 있다. 즉, 제2 전극 패드(35) 형성을 위해 제5 발광셀(E1) 좌측 하단의 일부 영역이 메사 식각되어, 메사 홈(27a)이 형성될 수 있다. 제2 전극 패드(35)는 메사 홈(27a) 내에 배치되어 제3 하부 반도체층(23c)에 전기적으로 접속될 수 있다.
상기 제2 전극 패드(35) 하부에 제2 전류 차단층(31b)이 배치될 수 있다. 제2 전류 차단층(31b)은 제2 전극 패드(35)와 제3 하부 반도체층(23c) 사이에 배치되어, 제3 하부 반도체층(23c)으로 주입되는 전류의 수평 분산을 원활하게 할 수 있다. 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)보다 작다. 즉, 제2 전류 차단층(31b)의 가로 및 세로 폭은 제2 전극 패드(35)의 그것보다 작으며, 따라서 제2 전극 패드(35)의 일부 영역에 위치할 수 있다. 예를 들어, 제2 전류 차단층(31b)의 넓이는 제2 전극 패드(35)의 넓이의 90% 이하로 제한될 수 있다.
절연층(31e)이 메사 홈(27a)의 측면을 덮을 수 있다. 도 14에서 도시한 바와 같이, 절연층(31e)은 메사 홈(27a)의 측면을 덮고, 또한 하부 연장부(35a)가 지나가는 부분에도 형성되어 전체적으로 연결된 단일한 선 형상을 가질 수 있다. 하부 연장부(35a)가 지나는 부분에서, 절연층(31e)이 먼저 형성되고, 그 위에 하부 연장부(35a)가 형성되는 구조를 가질 수 있다. 이에 따라, 절연층(31e)이 형성된 부분에서 하부 연장부(35a)의 높이가 다른 부분에 비해 더 높을 수 있다. 절연층(31e)은 제2 전극 패드(35) 상에 와이어를 볼 본딩할 때, 본딩 물질이 제5 발광셀(E1)의 상부 반도체층(27)에 접촉하여 단락이 발생되는 것을 방지할 수 있다.
각 발광셀의 상부 반도체층(27) 및 활성층(25)을 통해 하부 반도체층(23a, 23b, 23c)이 노출될 수 있고, 노출된 하부 반도체층(23a, 23b, 23c) 상에 하부 연장부들(35a, 35b, 35d, 35e, 35f, 35g)이 배치될 수 있다. 하부 연장부들(35a, 35b, 35d, 35e, 35f, 35g)은 하부 반도체층(23a, 23b, 23c)에 전기적으로 접속될 수 있다.
하부 연장부(35a)는 제2 발광셀(C2) 상에 형성되며 직선 형상을 가질 수 있다. 하부 연장부(35a)는 제2 발광셀(E2)의 중심 라인을 따라 형성될 수 있다. 하부 연장부(35a)와 제1 발광셀(C1)의 하부 연장부(35b)의 직선 영역(가로 방향)은 일직선 상에 위치할 수 있다. 하부 연장부(35a)의 일단은 연결부(35c)와 연결되어 제1 발광셀(C1)의 보조 상부 연장부(37h)와 전기적으로 연결될 수 있다. 이로써, 제2 발광셀(C2)과 제1 발광셀(C1)이 전기적으로 직렬 연결될 수 있다. 하부 연장부(35a)의 타단은 주 상부 연장부(37b)로 둘러 싸여질 수 있다. 다만, 제2 발광셀(C2) 상에 제1 전극 패드(37) 형성되어 있어, 하부 연장부(35a)의 길이는 비교적 짧게 형성될 수 있다.
하부 연장부(35b)는 제1 발광셀(C1) 상에 형성되며, 두 개의 직선 영역(가로, 세로 방향) 및 이를 연결하는 곡선 영역을 포함할 수 있다. 하부 연장부(35b)의 세로 방향의 직선 영역은 제1 발광셀(C1)의 좌측 측면의 하단에 형성되고, 일단은 연결부(35c)에 연결되어 제3 발광셀(D1)의 보조 상부 연장부(37a)에 연결되고, 타단은 곡선 영역에 연결될 수 있다. 이에 따라, 제1 발광셀(C1)과 제3 발광셀(D1)이 전기적으로 직렬 연결될 수 있다. 하부 연장부(35b)의 세로 방향의 직선 영역의 형성을 위해, 제1 발광셀(C1)의 좌측 측면 하단이 메사 식각될 수 있다. 또한, 가로 방향의 직선 영역은 제1 발광셀(C1)의 중심라인을 따라 형성되고, 일단은 곡선영역에 연결되고, 타단은 주 상부 연장부(37c)로 둘러 싸여질 수 있다.
하부 연장부(35d)는 제3 발광셀(D1) 상에 형성되며, 직선 형상을 가질 수 있다. 하부 연장부(35d)는 제3 발광셀(D1)의 중심 라인을 따라 형성될 수 있다. 하부 연장부(35d)와 제4 발광셀(D2)의 하부 연장부(35e)의 직선 영역(가로 방향)은 일직선 상에 위치할 수 있다. 하부 연장부(35d)의 일단은 연결부(35c)와 연결되어 제4 발광셀(D2)의 보조 상부 연장부(37h)와 전기적으로 연결될 수 있다. 이로써, 제3 발광셀(D1)과 제4 발광셀(D2)이 전기적으로 직렬 연결될 수 있다. 하부 연장부(35d)의 타단은 주 상부 연장부(37d)로 둘러 싸여질 수 있다.
하부 연장부(35e)는 제4 발광셀(D2) 상에 형성되며, 분리 홈(30c)을 기준으로 하부 연장부(35b)와 대칭되는 형상을 가질 수 있다.
하부 연장부(35f)는 제5 발광셀(E1) 상에 형성되며, 곡선 영역과 직선 영역을 포함할 수 있다. 곡선 영역의 일측 단부는 제2 전극 패드(35)와 연결되고 타측 단부는 직선 영역의 일측 단부와 연결될 수 있다. 직전영역의 타측 단부는 주 상부 연장부(37g)로 둘서 싸여질 수 있다. 또한 직선 영역은 제5 발광셀(E1)의 중심에 형성될 수 있다.
하부 연장부(35g)는 제6 발광셀(E2) 상에 형성되며, 분리 홈(30c)을 기준으로 하부 연장부(35d)와 대칭되는 형상을 가질 수 있다.
각 하부 연장부들(35a, 35b, 35d, 35e) 아래에 제1 전류 차단층들(31c)이 배치될 수 있다. 제1 전류 차단층들(31c)은 복수개의 서로 이격된 형상을 가질 수 있다. 제1 전류 차단층들(31c)은 하부 연장부들(35a, 35b, 35d, 35e, 35f, 35g)과 하부 반도체층(23a, 23b, 23c) 사이에 배치되어 하부 반도체층(23a, 23b, 23c)으로 주입되는 전류의 수평 방향으로의 분산을 도울 수 있다. 다만, 하부 연장부들(35a, 35b, 35d, 35e, 35f, 35g)의 단부에는 제1 전류 차단층들(31c)이 배치되지 않을 수 있다.
한편, 상기 투명 전극층(33) 상에 상부 연장부들(37a, 37b, 37c, 37d, 37e, 37f, 37g, 37h)이 배치될 수 있다. 주 상부 연장부(37b)는, 제2 발광셀(C2) 상에서, 제1 전극 패드(37)로부터 분리 홈(30c)을 향해 연장될 수 있다. 주 상부 연장부(37b)는 하부 연장부(35a)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37b)의 일부는 하부 연장부(35a)의 상측에 배치되고, 또 다른 일부는 하부 연장부(35a)의 하측에 위치하며, 또 다른 일부는 하부 연장부(35a)의 단부와 기판(21)의 가장자리(21d) 사이에 배치될 수 있다. 또한, 주 상부 연장부(37b)는 두 개의 단부를 가지며 이들 단부들은 각각 하부 연장부(35a)의 상측 및 하측에 위치할 수 있다. 여기서, 하부 연장부(35a)의 상측은 하부 연장부(35a) 및 그것을 연장한 가상의 직선에 대해 기판의 일측 가장자리(21a)와 가까운 영역을 의미하고, 하측은 상기 상측에 대향하는 측을 의미한다. 주 상부 연장부(37b)와 하부 연장부(35a) 사이의 거리는 일정하지 않을 수 있는데, 주 상부 연장부(37b)의 연장 방향을 따라 멀어지다가 가까워질 수 있다.
주 상부 연장부(37c)는, 제1 발광셀(C1) 상에서, 분리 홈(30c)으로부터 기판(21)의 일 측면(21c)을 향해 가로 방향으로 연장될 수 있다. 주 상부 연장부(37c)는 곡선 형상을 가질 수 있다. 주 상부 연장부(37c)는 하부 연장부(35b)의 직선 영역(가로 방향)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37c)의 일부는 하부 연장부(35b)의 상측에 배치되고, 또 다른 일부는 하부 연장부(35b)의 하측에 위치하며, 또 다른 일부는 하부 연장부(35b)의 단부와 분리 홈(30c) 사이에 배치될 수 있다. 또한, 주 상부 연장부(37b)는 두 개의 단부를 가지며 이들 단부들은 각각 하부 연장부(35b)의 상측 및 하측에 위치할 수 있다. 주 상부 연장부(37c)는 하부 연장부(35b)의 직선 영역을 지나는 가상의 선에 대해 대칭 구조를 가질 수 있다.
주 상부 연장부(37c)는 제1 발광셀(C1) 상에 형성되며, 보조 상부 연장부(37a, 37h)가 연결되는 영역을 제외한 나머지 대부분의 형상이 제6 발광셀의 주 상부 연장부(37f)와 유사하다. 또한, 주 상부 연장부들(37d, 37e)은 제3 발광셀(D1) 및 제4 발광셀(D2) 상에 형성되고, 보조 상부 연장부(37a, 37h)가 연결되는 영역을 제외한 나머지 대부분이 주 상부 연장부(37c)와 거울 대칭 형상을 가질 수 있다.
주 상부 연장부(37g)는, 제5 발광셀(E1) 상에서, 분리 홈(30c)으로부터 기판(21)의 일 측면(21c)을 향해 가로 방향으로 연장될 수 있다. 주 상부 연장부(37g)는 하부 연장부(35f)의 단부 및 측면 일부를 감싸도록 배치될 수 있다. 따라서, 주 상부 연장부(37g)의 일부는 하부 연장부(35f)의 상측에 배치되고, 또 다른 일부는 하부 연장부(35f)의 하측에 위치하며, 또 다른 일부는 하부 연장부(35f)의 단부와 분리 홈(30c) 사이에 배치될 수 있다. 주 상부 연장부(37g)와 하부 연장부(35f) 사이의 거리는 일정하지 않을 수 있는데, 주 상부 연장부(37g)의 연장 방향을 따라 멀어지다가 가까워질 수 있다. 주 상부 연장부(37g)는 하부 연장부(35f)의 직선 영역에 대해 대체로 대칭 구조를 가질 수 있으나, 하부 연장부(35f)의 상측 단부는 하측 단부보다 기판(21)의 가장자리(21c)에 더 가깝게 위치할 수 있다. 즉, 도 14에 도시한 바와 같이, 하부 연장부(35f)의 상측에 위치하는 주 상부 연장부(37g)의 영역이 하측에 위치하는 영역보다 더 길며, 하부 연장부(35f)의 곡선 영역을 따라 굴곡질 수 있다.
한편, 제3 및 6 발광셀(D1, E2) 상에 형성된 보조 상부 연장부들(37a)은 위 아래로 인접한 발광셀 사이의 하부 연장부와 주 상부 연장부를 연결할 수 있다. 예를 들어, 제3 발광셀(D1) 상에 형성된 보조 상부 연장부(37a)의 일단은 연결부(35c)와 연결되어 제1 발광셀(C1) 상에 형성된 하부 연장부(35b)와 전기적으로 연결될 수 있다. 또한, 제3 발광셀(D1) 상에 형성된 보조 상부 연장부(37a)의 타단은 주 상부 연장부(37d)와 연결될 수 있다. 이러한 구조를 통해 제1 발광셀(C1)과 제3 발광셀(D1)이 전기적으로 직렬 연결될 수 있다. 보조 상부 연장부들(37a)은 발광셀들의 상단의 일 측면에서 우측 또는 좌측 하단으로 경사지게 연장되어, 주 상부 연장부(37d, 37f)와 연결될 수 있다.
또한. 제1, 4, 및 5 발광셀(C1, D2, E1) 상에 형성된 보조 상부 연장부들(37h)은 좌우로 인접한 발광셀 사이의 하부 연장부와 주 상부 연장부를 연결할 수 있다. 예를 들어, 제1 발광셀(C1) 상에 형성된 보조 상부 연장부(37h)의 일단은 연결부(35c)와 연결되어 제2 발광셀(C2) 상에 형성된 하부 연장부(35a)와 전기적으로 연결될 수 있다. 또한, 제1 발광셀(C1) 상에 형성된 보조 상부 연장부(37h)의 타단은 주 상부 연장부(37c)의 중심부와 연결될 수 있다. 이러한 구조를 통해 제1 발광셀(C1)과 제2 발광셀(C2)이 전기적으로 직렬 연결될 수 있다. 보조 상부 연장부들(37h)은 직선 형상을 갖고, 하부 연장부들(35b, 35e, 35g)와 일직선 상에 배치될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 발광 다이오드의 측면 형상에 대한 다양한 실시예를 보여주는 단면도이다. 도 15a 내지 도 15c를 통해 제시되는 기판의 측면에 대한 실시예는, 앞서 제시된 도 1 및 도 12 내지 도 14에 제시된 발광 다이오드들의 측면에 적용될 수 있다.
구체적으로 검토해보면, 도 15a에 나타나는 발광 다이오드의 측면은 패턴화된 기판(21)이 노출되고, 반도체 적층에 단차가 형성된다. 패턴화된 기판(21)은 아이솔레이션 공정을 통해 노출되고, 단차는 메사 에칭 공정을 통해 형성된다. 즉, 먼저 아이솔레이션 공정을 통해 발광 다이오드의 측면에서 패턴화된 기판(21)이 노출되고, 그 후에 메사 에칭 공정을 통해 하부 반도체층(23)에서 단차가 형성된다. 반도체 적층에 단차가 형성되는 경우, 연결 메탈 증착 시 결합력을 높일 수 있는 이점이 있다.
도 15b에 나타나는 발광 다이오드의 측면은 패턴화된 기판(21)이 노출되지만, 도 15a와는 달리 반도체 적층에 단차가 형성되지 않는다. 이는, 도 15a와는 달리, 메사 에칭 공정이 먼저 이루어진 이후 아이솔레이션 공정이 이루어졌기 때문이다.
도 15c에 나타나는 발광 다이오드의 측면은, 앞에 제시된 도 15a 및 도 15b와는 달리, 기판(21)이 노출되지 않고 반도체 적층에 단차가 형성된다. 이는, 발광 다이오드 측면에 대해 아이솔레이션 공정이 이루어 지지 않고, 메사 에칭 공정만 이루어졌기 때문이다. 아이솔레이션 공정 시 부득이하게 반도체 적층, 즉 발광면적에 제거되게 되는데, 도 15c를 통해 제시되는 발광 다이오드의 측면은 아이솔레이션 공정이 생략됨으로써 최대한의 발광 면적이 확보될 수 있는 이점이 있다.
본 발명의 일 실시예에 따른 발광 다이오드는 직렬 연결된 발광셀들을 이용하여 상대적으로 고전압에서 동작할 수 있다. 따라서, 전체 구동 전류를 낮출 수 있다. 나아가, 발광셀들을 병렬 연결함과 아울러 하부 연장부 및 상부 연장부를 이용하여 전류를 고르게 분산시킬 수 있다. 또한, 상기 발광 다이오드는 종래의 통상의 공정을 통해 패키징될 수 있으며, 형광체를 함유하는 파장변환층이 발광 다이오드 상에 배치될 수 있다. 이에 따라, 백색광을 방출하는 발광 소자가 제공될 수 있다.
도 16은 본 발명의 다양한 실시예에 따른 발광 다이오드의 패키지 실장 형태를 나타낸다. 도 16은 도 1에 제시된 발광 다이오드를 리드 프레임에 와이어 본딩을 통해 패키징한 상태를 나타낸다. 다만, 도 1에 제시된 발광 다이오드 대신 도 12 내지 도 14에 제시된 발광 다이오드가 패키징 될 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드는 직렬 연결된 발광셀들을 이용하여 상대적으로 고전압에서 동작할 수 있다. 따라서, 전체 구동 전류를 낮출 수 있다. 나아가, 발광셀들을 병렬 연결함과 아울러 하부 연장부 및 상부 연장부를 이용하여 전류를 고르게 분산시킬 수 있다. 또한, 상기 발광 다이오드는 종래의 통상의 공정을 통해 패키징될 수 있으며, 형광체를 함유하는 파장변환층이 발광 다이오드 상에 배치될 수 있다. 이에 따라, 백색광을 방출하는 발광 소자가 제공될 수 있다.

Claims (19)

  1. 기판;
    상기 기판상에 위치하며, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치된 활성층을 포함하고, 상기 상부 반도체층, 활성층 및 하부 반도체층을 통해 상기 기판을 노출시키는 분리 홈을 갖는 반도체 적층체;
    상기 상부 반도체층에 전기적으로 접속하는 제1 전극 패드 및 상부 연장부;
    상기 하부 반도체층에 전기적으로 접속하는 제2 전극 패드 및 하부 연장부;
    상기 분리 홈을 가로 질러 상부 연장부와 하부 연장부를 연결하며, 상기 상부 연장부와 하부 연장부의 폭보다 넓은 폭을 가지는 연결부;
    상기 하부 연장부와 상기 하부 반도체층 사이에 개재된 제1 전류 차단층; 및
    상기 제2 전극 패드와 상기 하부 반도체층 사이에 개재된 제2 전류 차단층을 포함하고,
    상기 제1 전류 차단층은 서로 이격된 복수의 도트들을 포함하고, 각 도트의 폭은 상기 하부 연장부의 폭보다 더 크고,
    상기 제 2 전류 차단층의 폭은 상기 제2 전극 패드의 폭보다 좁고,
    상기 분리 홈에서 상기 제1 전류 차단층까지의 최단 거리는 상기 복수의 도트들 사이의 이격 거리보다 큰 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 분리 홈과 상기 전류 차단층 사이의 영역에서 상기 연결부 및 상기 하부 연장부가 상기 하부 반도체층에 접속하는 접속 영역의 길이는 이웃하는 두 개의 도트들 사이에서 상기 하부 연장부가 상기 하부 반도체층에 접속하는 접속 영역의 길이보다 큰 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 상부 연장부는 상기 하부 연장부의 단부를 감싸도록 배치된 발광 다이오드.
  4. 청구항 3에 있어서,
    상기 하부 연장부의 단부는 상기 하부 반도체층과 직접 접속하는 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 하부 연장부의 단부로부터 상기 상부 연장부까지의 수직거리보다 상기 하부 연장부의 단부로부터 상기 상부 연장부까지의 경사거리가 더 크되,
    여기서, 상기 수직거리는 상기 하부 연장부의 단부로부터 상기 하부 연장부에 수직한 방향으로의 상기 상부 연장부까지의 거리이고, 상기 경사거리는 상기 하부 연장부의 단부로부터 상기 수직 방향에 대해 경사진 방향으로의 상기 상부 연장부까지의 거리인 발광 다이오드.
  6. 청구항 1에 있어서,
    상기 제1 전류 차단층 및 제2 전류 차단층은 SiO2층 또는 분포 브래그 반사기층인 발광 다이오드.
  7. 청구항 1에 있어서,
    상기 상부 반도체층 상에 배치된 투명 전극층을 더 포함하고,
    상기 투명 전극층의 일부는 상기 상부 반도체층과 상기 제1 전극 패드 사이 및 상기 상부 반도체층과 상기 상부 연장부 사이에 배치되는 발광 다이오드.
  8. 청구항 7에 있어서,
    상기 제1 전극 패드 하부에서, 상기 상부 반도체층과 상기 투명 전극층 사이에 배치되는 제3 전류 차단층을 더 포함하는 발광 다이오드.
  9. 청구항 8에 있어서,
    상기 투명 전극층은 상기 제3 전류 차단층을 노출시키는 개구부를 갖고,
    상기 제1 전극 패드는 상기 개구부를 통해 상기 제3 전류 차단층에 접하는 발광 다이오드.
  10. 청구항 9에 있어서,
    상기 제3 전류 차단층은 상기 제1 전극 패드가 상기 제3 전류 차단층 상부에 한정되어 배치되도록 상기 제1 전극 패드보다 넓은 면적을 갖는 발광 다이오드.
  11. 청구항 1에 있어서,
    상기 반도체 적층체는 상기 하부 반도체층을 노출시키는 메사 분리 홈을 더 포함하고,
    상기 반도체 적층체는 상기 분리 홈 또는 상기 메사 분리 홈에 의해 정의되는 복수의 발광셀들을 포함하고,
    상기 복수의 발광셀들은 각각 상기 하부 연장부 및 상기 상부 연장부를 포함하는 발광 다이오드.
  12. 청구항 11에 있어서,
    상기 연결부는 인접하는 두 발광셀들의 상기 상부 연장부 및 하부 연장부를 전기적으로 연결하는 발광 다이오드.
  13. 청구항 12에 있어서,
    상기 복수의 발광셀들은 제1 내지 제4 발광셀들을 포함하고,
    상기 하부 반도체층은 상기 분리 홈에 의해 서로 이격된 제1 하부 반도체층 및 제2 하부 반도체층을 포함하고,
    상기 제1 발광셀과 제2 발광셀은 제1 하부 반도체층을 공유하고,
    상기 제3 발광셀과 상기 제4 발광셀은 제2 하부 반도체층을 공유하고,
    상기 제1 발광셀은 상기 연결부를 통해 상기 제3 발광셀에 직렬 연결되고,
    상기 제2 발광셀은 상기 연결부를 통해 상기 제4 발광셀에 직렬 연결되는 발광 다이오드.
  14. 청구항 13에 있어서,
    각 발광셀의 하부 연장부는 동일한 방향으로 연장하는 직선 영역을 포함하고,
    상기 제1 발광셀의 하부 연장부의 직선 영역은 상기 제3 발광셀의 하부 연장부의 직선 영역과 동일축 상에 위치하고, 상기 제2 발광셀의 하부 연장부의 직선 영역은 상기 제4 발광셀의 하부 연장부의 직선 영역과 동일축 상에 위치하는 발광 다이오드.
  15. 청구항 14에 있어서,
    상기 제1 전극 패드는 상기 메사 분리 홈 상에 배치되되, 상기 제1 발광셀 및 제2 발광셀에 걸쳐서 배치되고,
    상기 제2 전극 패드는 상기 메사 분리 홈 상 배치되되, 상기 제2 하부 반도체층에 전기적으로 접속되는 발광 다이오드.
  16. 청구항 15에 있어서,
    상기 제1 발광셀 및 제2 발광셀 상에 배치된 상부 연장부들은 제1 전극 패드에 전기적으로 접속되고,
    상기 제3 발광셀 및 제4 발광셀의 하부 반도체층들 상에 배치되는 하부 연장부들은 상기 제2 전극 패드에 전기적으로 접속된 발광 다이오드.
  17. 청구항 16에 있어서,
    각 발광셀의 상부 연장부는 대응하는 하부 연장부의 일부를 감싸는 형상을 갖는 주 상부 연장부와 상기 주 상부 연장부에서 돌출되는 보조 상부 연장부를 포함하는 발광 다이오드.
  18. 청구항 17에 있어서,
    상기 제1 발광셀 및 제2 발광셀 상의 보조 연장부는 상기 주 상부 연장부를 상기 제1 전극 패드에 연결하도록 배치되고,
    상기 제3 발광셀 및 제4 발광셀 상의 보조 연장부들은 상기 제3 발광셀 및 제4 발광셀 상의 상기 주 상부 연장부들을 상기 제1 발광셀 및 제2 발광셀의 하부 연장부들에 각각 연결하도록 배치되는 발광 다이오드.
  19. 청구항 18에 있어서,
    상기 제1 발광셀과 제3 발광셀은 상기 제1 전극 패드 및 제2 전극 패드를 통해 상기 제2 발광셀과 제4 발광셀과 병렬 연결되는 발광 다이오드.
KR1020170020233A 2016-04-18 2017-02-14 고효율 발광 다이오드 KR102641965B1 (ko)

Priority Applications (10)

Application Number Priority Date Filing Date Title
DE102017205639.8A DE102017205639A1 (de) 2016-04-18 2017-04-03 Lumineszenzdiode mit hoher Effizienz
JP2017079180A JP6317502B2 (ja) 2016-04-18 2017-04-12 高効率発光ダイオード
US15/490,492 US10181548B2 (en) 2016-04-18 2017-04-18 Light emitting diode with high efficiency
CN201910136019.1A CN110061110B (zh) 2016-04-18 2017-04-18 发光二极管
CN201710252668.9A CN107305917B (zh) 2016-04-18 2017-04-18 发光二极管
JP2018065684A JP6928575B2 (ja) 2016-04-18 2018-03-29 高効率発光ダイオード
US16/246,192 US11239387B2 (en) 2016-04-18 2019-01-11 Light emitting diode with high efficiency
JP2021130337A JP7203164B2 (ja) 2016-04-18 2021-08-06 発光ダイオード
US17/586,804 US20220165914A1 (en) 2016-04-18 2022-01-28 Light emitting diode with high efficiency
KR1020240026470A KR20240027671A (ko) 2016-11-10 2024-02-23 고효율 발광 다이오드

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160149627 2016-11-10
KR20160149627 2016-11-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020240026470A Division KR20240027671A (ko) 2016-11-10 2024-02-23 고효율 발광 다이오드

Publications (2)

Publication Number Publication Date
KR20180052500A true KR20180052500A (ko) 2018-05-18
KR102641965B1 KR102641965B1 (ko) 2024-02-29

Family

ID=62453914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170020233A KR102641965B1 (ko) 2016-04-18 2017-02-14 고효율 발광 다이오드

Country Status (1)

Country Link
KR (1) KR102641965B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120079330A (ko) * 2011-01-04 2012-07-12 갤럭시아포토닉스 주식회사 복수의 전류차단 홀을 갖는 발광 다이오드 및 발광 다이오드 패키지
KR20120137181A (ko) * 2011-06-10 2012-12-20 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
KR20130067148A (ko) * 2011-12-13 2013-06-21 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR20140073351A (ko) * 2012-12-06 2014-06-16 엘지이노텍 주식회사 발광 소자
US20140353692A1 (en) * 2012-12-21 2014-12-04 Seoul Viosys Co., Ltd. Light emitting diode and method of fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120079330A (ko) * 2011-01-04 2012-07-12 갤럭시아포토닉스 주식회사 복수의 전류차단 홀을 갖는 발광 다이오드 및 발광 다이오드 패키지
KR20120137181A (ko) * 2011-06-10 2012-12-20 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
KR20130067148A (ko) * 2011-12-13 2013-06-21 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR20140073351A (ko) * 2012-12-06 2014-06-16 엘지이노텍 주식회사 발광 소자
US20140353692A1 (en) * 2012-12-21 2014-12-04 Seoul Viosys Co., Ltd. Light emitting diode and method of fabricating the same

Also Published As

Publication number Publication date
KR102641965B1 (ko) 2024-02-29

Similar Documents

Publication Publication Date Title
US10749075B2 (en) Semiconductor light-emitting device
US20210083155A1 (en) Wafer-level light emitting diode package and method of fabricating the same
US10283498B2 (en) LED chip having ESD protection
US9419180B2 (en) Light emitting diode having electrode pads
US11239387B2 (en) Light emitting diode with high efficiency
US8624287B2 (en) Light emitting diode and method of fabricating the same
CN110600593B (zh) 发光二极管
US9673355B2 (en) Light emitting diode having electrode pads
KR20130030283A (ko) 복수개의 발광셀들을 갖는 발광 다이오드 패키지 및 그것을 제조하는 방법
US20220231196A1 (en) Semiconductor light-emitting device
KR20120031473A (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101115570B1 (ko) 발광 소자 및 그것을 제조하는 방법
KR20140117791A (ko) 발광 다이오드 및 그것을 제조하는 방법
JP7203164B2 (ja) 発光ダイオード
KR102641965B1 (ko) 고효율 발광 다이오드
KR20190129809A (ko) 정전방전 보호 기능을 갖는 발광 다이오드 칩
KR20240027671A (ko) 고효율 발광 다이오드
KR102519080B1 (ko) 복수의 발광셀들을 갖는 발광 다이오드
KR101138977B1 (ko) 발광 소자 및 그것을 제조하는 방법
KR20110069326A (ko) 발광 소자 및 그것을 제조하는 방법
KR20140081638A (ko) 발광 다이오드 및 그것을 제조하는 방법
KR20110109411A (ko) 고효율 발광 다이오드

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right