KR20180045774A - 인터폴레이터 및 데시메이터를 위한 효율적인 다상 구조 - Google Patents

Abstract

저전력 장거리 블루투스를 위한 가중 패턴 디맵퍼를 제공하는 장치 및 방법이 제공된다. 상기 방법은 트랜시버(transceiver)로부터 신호를 수신하고, 상기 신호 내에 인코딩된 비트 패턴(bit pattern)을 디맵핑(demapping)하고, 상기 디맵핑된 비트 패턴에 기초하여 프리앰블(preamble)을 검출하고, 상기 프리앰블을 이용하여 트랜시버를 수신기에 동기화하는 것을 포함하되, 상기 비트 패턴의 디맵핑은 가중 계수(weighting coefficient)에 기초한다.

Description

인터폴레이터 및 데시메이터를 위한 효율적인 다상 구조{EFFICIENT POLYPHASE ARCHITECTURE FOR INTERPOLATOR AND DECIMATOR}

본 발명은 일반적으로 다중 속도(multirate) 디지털 필터, 필터 뱅크 및 신호 처리에 관한 것이며, 더욱 구체적으로는 인터폴레이터(interpolator) 및 데시메이터(decimator)를 위한 다상 구조(polyphase architecture)에 관한 것이다.

다중 속도(multirate) 디지털 필터는 통신, 음성 처리, 이미지 압축, 안테나/레이더 시스템, 스펙트럼 분석 및 성장하는 IoT(Internet of Things)의 광범위한 수많은 애플리케이션 및 기능에서 사용된다. “다중 속도”는 말 그대로 다수의 속도(multiple rates)를 의미하며, 즉 시스템에서 사용되는 다수의 샘플링 레이트가 존재한다는 의미이다.

다중 속도 디지털 시스템의 기본적인 구성 요소는 입력 디지털 신호의 샘플링 속도를 증가시키는 인터폴레이션 필터(interpolation filter) 또는 인터폴레이터(interpolator)와, 입력 디지털 신호의 샘플링 속도를 감소시키는 데이메이션 필터(decimation filter) 또는 데시메이터(decimator)이다.

본 발명이 해결하고자 하는 기술적 과제는 샘플링 속도 변환을 위한 다상 구조를 갖는 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 샘플링 속도 변환을 위한 다상 구조를 갖는 장치의 제조 방법을 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 샘플링 속도 변환을 위한 다상 구조를 갖는 장치의 테스트 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 샘플링 속도 변환을 위한 다상 구조를 갖는 장치는, 각각이 대칭 계수(symmetric coefficient)를 갖는 적어도 한 쌍의 서브필터(subfilter), 및 상기 적어도 한 쌍의 서브필터 각각에 대응하고, 각각이 대칭 계수를 갖는 두 개의 가산기들(adders) 및 피드라인들(feedlines)을 포함하는 격자(lattice)를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 샘플링 속도 변환을 위한 다상 구조를 갖는 장치는, 하나 이상의 가산기(adder) 및 피드라인(feedline)의 세트를 포함하는 격자(lattice), 및 적어도 하나의 서브필터 그룹으로, 상기 서브필터 그룹 각각은 상기 격자를 포함하는 상기 하나 이상의 가산기 및 피드라인의 세트 중 대응하는 어느 하나를 포함하는 서브필터 그룹을 포함하되, 상기 각각의 서브필터의 그룹의 상기 서브필터의 계수는, 계수의 초기 세트(initial set)의 계수로부터 생성되고, 상기 계수의 초기 세트의 계수는 반대칭 쌍(antisymmetric pair) 특성을 갖고, 상기 각각의 서브필터 그룹 및 이에 대응하는 가산기들 및 피드라인들은, 상기 계수의 초기 세트로부터의 계수를 갖는 서브필터와 동일한 전체 출력(overall output)을 생성한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 샘플링 속도 변환을 위한 다상 장치의 제조 방법은, 적어도 한 쌍의 서브필터로, 각각이 대칭 계수를 갖는 서브 필터, 및 각각이 대칭 계수를 갖고, 상기 적어도 한 쌍의 서브필터 각각에 대응하는 두 개의 가산기들 및 피드라인들을 포함하는 격자를 포함하는 다상 장치(polyphase apparatus)의 구성 요소(component)를 제조하는 것을 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 샘플링 속도 변환을 위한 다상 장치의 테스트 방법은, 다상 장치(polyphase apparatus)가, 적어도 한 쌍의 서브필터로, 각각이 대칭 계수를 갖는 서브 필터, 및 각각이 대칭 계수를 갖고, 상기 적어도 한 쌍의 서브필터 각각에 대응하는 두 개의 가산기들 및 피드라인들을 포함하는 격자를 포함하는 구성 요소를 포함하는지 여부를 테스트하는 것을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1 및 도 2는 각각 다중 속도 디지털 샘플링 시스템의 인터폴레이터(interpolator)와 데시메이터(decimator)의 블록도이다.
도 3 및 도 4는 각각 다상 구조의 다중 속도 디지털 샘플링 시스템의 인터폴레이터 및 데시메이터의 블록도이다.
도 5는 도 4의 제1 서브필터에 의해 수행되는 함수 h₁를 설명하기 위한 블록도이다.
도 6은 도 4의 제1 서브필터에 의해 수행되는 함수 h₁를 대칭 계수를 이용하여 설명하기 위한 블록도이다.
도 7은 도 4의 제1 서브필터에 의해 수행되는 함수 h₁에서, 계수가 홀수 대칭을 이루는 경우를 설명하기 위한 블록도이다.
도 8은 도 4의 제1 서브필터에 의해 수행되는 함수 h₁를 계수의 홀수 대칭을 이용하여 단순화한 구조로 설명하기 위한 블록도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반대칭 계수를 갖는 서브필터의 쌍의 일반적인 구조를 설명하기 위한 블록도이다.
도 10 및 도 11은 각각 본 발명의 몇몇 실시예에 따른 다상 구조의 다중 속도 디지털 샘플링 시스템의 인터폴레이터 및 데시메이터를 설명하기 위한 블록도이다.
도 12 및 도 13은 각각 종래의 디지털 필터 시스템과 본 발명의 몇몇 실시예에 따른 디지털 필터 시스템에 따른 곱셈 연산 및 덧셈 연산의 복잡도에 관한 시뮬레이션 결과이다.
도 14 및 도 15는 본 발명의 몇몇 실시예에 따른 격자의 구현/구조의 예시를 도시한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1 및 도 2는 각각 다중 속도 디지털 샘플링 시스템의 인터폴레이터(interpolator)와 데시메이터(decimator)의 블록도이다.

도 1은 N 샘플을 입력으로 제공받고, 상기 입력을 R 배 업샘플링(upsampling)하여 RN 샘플을 출력하는 인터폴레이터(110)를 도시한다. 도 2는 RN 샘플을 입력으로 제공받고, 상기 입력을 R배 다운샘플링하고, N 샘플을 출력하는 데시메이터(120)를 도시한다.

더욱 구체적으로, 인터폴레이터(110)는 R배 업샘플링하고, RN샘플을 출력하기 이전에 이미징 필터(115)를 적용하여 업샘플링에 의해 생성된 여분의 이미지를 제거한다. 데시메이터(120)는 입력 RN 샘플에 안티 앨리어싱 필터(125)를 적용하여 앨리어싱(신호의 쉬프트된 버전의 중첩) 및/또는 대역 외(out-of-band) 노이즈를 제거하고, R배 다운샘플링하여 N 샘플을 출력으로 생성한다.

상술한 디지털 필터는 높은 샘플링 속도의 유한 임펄스 응답(Finite Impulse Response; FIR) 필터를 이용하여 구현될 수 있다. 다상 분해(polyphase decomposition)가 이러한 FIR 필터에 사용되어 상기 FIR을 R 그룹으로 분해할 수 있으며, 이는 R개의 서브필터(subfilter)를 이용한 다상 구조가 됨으로써 서브필터 당 샘플링 속도를 감소시키고, 따라서 처리에 필요한 연산의 수를 감소시킬 수 있다.

더욱 구체적으로, 다상 분해는 도 3에 각각 도시된 인터폴레이터와 데시메이터로 구현될 수 있다.

도 3에 도시된 것과 같이, 다상 분해는, 함수 h1 내지 hR을 수행하는 제1 서브필터 내지 제R 서브필터(213)의 세트에 각각 대응하는 매칭 세트(matching set)에 의해 수신되는 N 개의 샘플을 갖는 인터폴레이터(210)로 구현된다. 제1 내지 제R 서브필터(213)의 병렬 출력은 병렬-직렬 변환기(parallel-to-serial; P2S)(217)에 입력되고, RN 샘플의 직렬 스트림이 출력된다.

도 4에 도시된 것과 같이, 다상 분해는 직렬-병렬 변환기(serial-to-parallel; S2P)(227)에 의하여 수신되는 RN 샘플의 직렬 스트림 입력을 갖는 데시메이터(220)로 구현된다. 직렬-병렬 변환기(227)는 N 샘플로 구성되는 R 개의 병렬 스트림을, h1 내지 hR의 함수를 수행하는 제1 내지 제R 서브필터(223)의 매칭 세트에 각각 출력한다.제1 내지 제R 서브필터(213)의 병렬 출력은 병합되어 N 샘플의 출력을 생성한다.

다상 분해 및 이에 의한 각 서브필터의 다상 구조가 아래와 같이 설명된다.

계수 [g₀, g₁, g₂, g₃, …, g_k]를 갖는 긴(long) FIR 필터의 Z 도메인 표현은 다음의 수학식 1과 같이 표현될 수 있다.

[수학식 1]

일부 정수 M에 대하여 K = MR - 1인 경우, FIR 필터는 아래의 수학식 2로 다시 쓰여지거나 또는 분해될(decomposed) 수 있다.

[수학식 2]

수학식 2에 나타난 것과 같이, 괄호 내의 부분 계수 g는 일부 정수 k에 대한 Z^-kR의 선형 조합이다. 다라서, m의 각각의 값에 대한 부분 계수 g는 아래의 [수학식 3]에 나타난 것 같이 데시메이터에 대한 하나의 서브필터를 만든다.

[수학식 3]

h₁ = [g₁, g_{R +1}, g_{2R +1}, … , g_{K(M - 1)R +1}]

h₂ = [g₂, g_{R +2}, g_{2R +2}, … , g_{K(M - 1)R +2}]

…

h_R = [g₀, g_R, g_2R, … , g_{K(M - 1)R}]

여기서, 아래에서 도 5 내지 8을 참조하여 기술되는 것과 같이 R 서브필터 각각은 M 개의 탭을 가지고 있다.

본 발명의 몇몇 실시예에서, 다상 분해/구조의 근간을 이루는 FIR 필터는, 연산을 더욱 간단하게 하는 나이퀴스트(Nyquist) 필터이다(N번째 밴드 필터). 나이퀴스트 필터는 M이 짝수일 때 K= MR이다. R배의 나이퀴스트 필터는 [수학식 4]에서 도시한 시간 도메인(time domain) 표현으로 도시된 조건을 만족시킬 필요가 있다.

[수학식 4]

이는 나이퀴스트 필터의 주파수 도메인(frequency domain) 정의를 수학식 5와 같이 변환한다.

[수학식 5]

여기서 F_s는 디지털 필터의 샘플링 속도이고 c는 상수이다. 위상 램프(phase ramp)

는 필터 설계가 인과 관계에 있다(causal)는 가정에 기반한다. 나이퀴스트 필터는 선형 위상특성(즉, 대역 내 출력 신호가 대역 내 입력 신호가 지연된 것)을 유지하도록 할 뿐만 아니라, 마지막 서브필터 h_R는 필터의 응답으로서의 임펄스를 갖는다. 또한, R이 짝수인 경우, 하나의 서브필터는 대칭 계수를 가지고, 이는 후속 연산을 추가적으로 감소시킨다.

예를 들어, R = 2일 때, 나이퀴스트 필터는 반대역 필터(halfband filter; HBF)가 되고, 기저의 FIR의 계수는 수학식 6과 같이 표현된다.

[수학식 6]

여기서 오로지 두 개의 서브필터만이 존재하는데, 하나는 임펄스를 응답으로 하는 h_R을 갖고, 다른 하나는 수학식 7에 도시된 것과 같이 대칭인 h₁을 갖는다.

[수학식 7]

이는, 종래의 인터폴레이터/데시메이터 설계에서 h1을 수행하는 서브필터에 필요한 탭과 비교하여, 도 5에서 도시된 것과 같이 추가적으로 단순화를 가능하게 한다. 도 5 및 위에서 설명된 것과 같이, 각각의 서브필터는 g₁으로부터 시작하여 대칭성에 의해 g₁으로 끝나는 M 개의 탭(각 계수에 대하여)을 가지고 있다. 따라서, 도 5에서 승수(multiplier) 및 아래 방향의 화살표로 도시된 것과, 도 3 및 도 4에서 종래의 인터폴레이터/데시메이터 설계에서 h₁을 수행하는 서브필터와 같이, M - 1 번의 가산과 M 번의 곱셈 연산이 수행될 필요가 있다.

그러나, h₁ 계수의 대칭성 때문에, 도 6에 도시된 것과 같이 곱셈 연산이 감소될 수 있다. 도 6에서, M - 1 번의 가산을 요하는 M 개의 탭이 존재하지만, 동일한 계수에 의하여 곱해져야 하는 두 개의 탭이 곱셈 연산을 위해 함께 더해진다. 좀더 정확하게는,

번의 곱셈 연산과 M - 1 번의 가산이 요구되며, 따라서

번의 곱셈 연산이 줄어든다. 여기서

는 x 이상의 가장 작은 정수인 천장 함수(ceiling function)이고,

는 x 이하의 가장 큰 정수인 바닥 함수(floor function)이다.

도 5 및 6의 계수는 짝수 대칭(even symmetric)이다(즉, h₁ = [g₁, g_{R +1}, …, g_R+1, g₁]). 그러나, 도 7 및 8에 도시된 것같이 홀수 대칭(즉, h₁ = [g₁, g_{R +1}, …, -g_R+1, -g₁])인 계수를 갖는 서브필터의 구조 또한 동일한 방식으로 단순화될 수 있다.

R = 3인 경우에, 나이퀴스트 필터의 계수가 수학식 8과 같이 주어진다.

[수학식 8]

여기서 수학식 9에 도시된 함수와 함께 세 개의 다상 서브필터가 존재한다.

[수학식 9]

h₁ = [g₁, g₄, … , g₅, g₂]

h₂ = [g₂, g₅, … , g₄, g₁]

h_{R =3} = [0, 0, … , 1, … , 0, 0]

마지막 서브필터, h_R는 앞서와 같이 임펄스 응답이지만, h₁ 및 h₂는 R = 2인 경우의 수학식 6과는 달리 대칭이다. 그러나, h₁ 및 h₂는 서로에 대하여 반대칭(anti-symmetric)이고, 본 발명의 몇몇 실시예에서 이는 아래에서와 같이 유용한 특징이 된다.

R = 4인 경우에, 나이퀴스트 필터의 계수는 수학식 10과 같이 주어진다.

[수학식 10]

여기서 네 개의 다상 서브필터는 수학식 11의 함수들을 갖는다.

[수학식 11]

h₁ = [g₁, g₅, … , g₇, g₃]

h₂ = [g₂, g₆, … , g₆, g₂]

h₃ = [g₃, g₇, … , g₅, g₁]

h_{R =4} = [0, 0, … , 1, … , 0, 0]

마지막 서브필터 h_R은 위에서와 같이 임펄스 응답이고, h₂의 계수는 대칭이고, h₁ 및 h₃의 계수는 서로에 대하여 반대칭이다.

다상 나이퀴스트 필터 구조에 대한 임의의 R에 대한 정보를 일반화하면,

- h_R은 항상 임펄스 응답이다.

- R이 짝수이면, 하나의 서브필터는 대칭 계수를 갖고, R이 충분이 크면, 적어도 한 쌍의 서브필터가 반대칭 계수를 갖고,

- R이 홀수이면, 모든 서브필터는 반대칭 계수를 갖는 서브필터의 쌍을 형성한다.

반대칭 계수 서브필터들의 쌍이 우세한 것을 고려하면, 본 발명의 몇몇 실시예는 이들의 성질을 이용하여 아래와 같이 다상 나이퀴스트 구조를 더욱 단순화시킨다.

인터폴레이터에서, 함수 h_m이 함수 h_(R-m)의 반대칭 계수를 갖는다고 가정한다(반대칭 서브필터가 그 자신이 대칭이다. 즉, h₁ 은 h_3=R-1과 반대칭이다.). 원하는 출력은 x * h_m으로 표현될 수 있고, 여기서 x는 임펄스 시퀀스를 의미하고 *는 컨볼루션 연산자이다. 이는 다음의 수학식 12a와 같이 다시 쓰여질 수 있다.

[수학식 12a]

이와 유사하게, h_(R-m)에 대한 원하는 출력은 x * h_(R-m)과 같이 표현될 수 있고, 이는 아래의 수학식 12b와 같이 다시 쓰여질 수 있다.

[수학식 12b]

수학식 12a 및 12b에서 볼 수 있듯이, h_m과 h_(R-m)의 쌍은 동일한 항들을 공유하고, 하나의 항이 다른 하나로 더해지는지 또는 빼지는지에 따라 달라진다. 이는 만약 적절한 구조가 사용된다면, h_m 및 h(_R-m)의 두 개의 항이 두 번 연산(서브필터 h_m 및 h_(R-m)에 대하여)되지 않고 한번만 연산될 필요가 있다는 것을 의미한다.

달리 말하면, 도 9에 도시된 것과 같이, 두 개의 각각의 서브필터 h_m과 h_(R-m)을 대체하는 서브필터의 새로운 쌍은 계수

를 갖는 하나의 서브필터(910)와 계수

를 갖는 다른 서브필터(920)를 구성하고, 이들 두 개의 출력을 적절히 더하고 빼는 격자 구조(lattice structure)를 구성한다. 따라서, 서브필터(910)의 출력은

이고, 서브필터(920)의 출력은

이다. 두 개의 항은 수학식 12a와 12b의 x * h_m 및 x * h_(R-m)을 생성하여야 한다.

서브필터(910, 920) 이후의 격자(latticework)는, 서브필터(910)로부터의 피드라인(912, 914), 서브필터(920)으로부터의 피드라인(922, 924) 및 가산기(940)를 구성한다. 도 9에 도시된 것과 같이 격자를 통하여, 서브필터(910)의 출력

과, 서브필터(920)의 출력

은 피드라인(912, 922)를 통해 가산기(930)로 제공되고, 여기서 상기 출력들은 더해져 수학식 12a를 형성한다.

이 구조는 어떠한 임의의 h_m 및 h_(R-m) 쌍에 대하여도 일반적으로 적용 가능하다.

이와 유사하게, 데시메이터와 관련하여, 서브필터 m이 서브필터 R - m과 함께 반대칭 계수를 가지고 있다고 가정할 때, 모든 반대칭 쌍의 출력/합산은 수학식 13과 같이 표현될 수 있다.

[수학식 13]

여기서 x_m은 위상 m을 갖는 인풋 시퀀스 x로부터 R배로 다운샘플링된 시퀀스를 의미한다.

수학식 12a 및 12b와 유사하게, 수학식 13의 우변의 합은 동일한 항을 공유하는 h_m과 h_(R-m)의 반대칭 쌍을 가지며, 다만 항들이 어느 하나에 더해지거나 어느 하나로부터 빼지는지에 따라 달라진다. 이는 만약 적절한 구조가 사용된다면, m 및 (R-m) 서브필터의 두 개의 항들이 두 번 연산(각 서브필터에 대하여)되지 않고 한번만 연산될 필요가 있다는 것을 의미한다. 달리 말하면, 두 개의 각각의 서브필터 m 및 (R-m)을 대체하는 서브필터의 새로운 쌍은 계수

를 갖는 하나의 서브필터와 계수

를 갖는 다른 서브필터를 구성한다.

그러나, 인터폴레이터와는 다르게, 데시메이터에서 가산 및 감산을 위한 격자 구조는 서브필터 이전에 배치된다. 따라서, 데시메이터에서 각각의 가산기로의 입력은 x_m 및 x_(R-m)이고, 각각의 가산기 쌍에 대응하는 출력은 x_m - x_(R-m) 및 x_m + x_(R-m)이다. 각각의 서브필터의 이후 출력은

및

이다.

도 10 및 11은 본 발명의 몇몇 실시예에 따른 인터폴레이터 및 데시메이터의 구조의 일반적인 형태로, 반대칭 계수를 갖는 각각의 서브필터 쌍에 대한 새로운 구조를 도시한다(즉, 도 10 및 11은 R이 홀수임을 가정한다.). 인터폴레이터 내 서브필터 출력에서 격자 구조가 형성되어 2개의 서브필터의 출력을 적절하게 가산 및 감산하고, 데시메이터의 서브필터에 대한 입력에서 두 개의 서브필터의 입력을 적절하게 가산 및 감산한다.

도 10에 도시된 것과 같이, 인터폴레이터(1000)는 N 개의 샘플을 입력을 제1 내지 제R 서브필터(1010)의 매칭 세트(matching set)에 의하여 수신한다. 제1, 제2, 제3 및 제4 서브필터는 두 개의 서브필터 쌍을 형성하고,

및

형태의 계수 함수를 갖는다. 따라서, 인터폴레이터(1000)의 격자 구조(1020)에서, 도 9를 참조하여 자세하게 설명된 것과 같이 각각의 서브필터 쌍은 가산기 쌍으로 제공되는 출력을 갖는다. 서브필터 쌍에 대한 각각의 가산기 쌍의 병렬 출력은 반대칭 계수 출력을 구성하고, 이는 병렬-직렬 변환기(P2S, 1030)에 입력되어 RN 샘플의 직렬 스트림이 출력된다.

도 11에 도시된 것과 같이, 데시메이터(1100)는 RN 샘플의 직렬 스트림 입력을 직렬-병렬 변환기(S2P, 1110)에 의하여 수신한다. S2P(1110)는 R개의 병렬 스트림의 N 샘플을 데시메이터(1100)의 격자 구조(1120)로 출력하고, 제1 내지 제R 서브필터(1130) 가운데

및

형태의 계수 함수를 갖는 서브필터의 쌍에 대응하는 가산기의 쌍을 포함한다. 데시메이터(1100)의 제1 내지 제R 서브필터(1130)의 병렬 출력은 가산되어(1135) N 샘플 출력을 생성한다.

비록 도 10 및 11에서 본 발명의 몇몇 실시예에 따른 인터폴레이터 및 데시메이터의 일반적인 형태의 구조가 도시되었으나, 도 10 및 11에서 도시된 것은 R = 5일 때 특정 구조에도 대응한다. 예를 들어 R = 5일 때, 다섯 개의 함수 h₁, h₂, h₃, h₄, 및 h₅가 존재한다. 임펄스 응답 함수는 h_5=R이고, R이 5로 홀수이기 때문에 나머지 함수들은 즉 h₁ (m=1), h₄(R-m=4), h₂(m=2) 및 h₃(R-m=3)과 같이 반대칭 쌍이다. 본발명의 몇몇 실시예에 따른 다상 구조는 도 10 및 11에 도시된 것과 같이 서브필터의 두 개의 쌍과, 함수 h_R=h₅에 대하여 말단에서(at the bottom) 임펄스 응답 서브필터 R=5 를 갖는다. 도 10의 제1 및 제2 서브필터는 반대칭 쌍 h₁ 및 h₄에 대한 것이고, 제3 및 제4 서브필터는 반대칭 쌍 h₂ 및 h₃에 대한 것이다.

상술한 것에 기초하여, 본 발명의 몇몇 실시예를 임의의 R을 갖는 다상 나이퀴스트 필터 구조에 적용하는 것이 다음과 같이 기술된다.

- h_R은 항상 임펄스 응답이다.

- R이 짝수이면, 하나의 서브필터는 대칭 계수를 갖고, 나머지 R-2 서브필터는 대칭 계수를 갖는

의 서브필터 쌍을 형성한다.

- R이 홀수이면, 나머지 R-1 서브필터는 반대칭 계수를 갖는

의 서브필터 쌍을 생성한다.

본 발명의 몇몇 실시예에 따른 접근 방법은 종래의 방법과 비교하였을 때 더 적은 연산을 요구한다.

종래의 접근 방법에서, R - 1서브필터가 길이 M을 갖고 R이 홀수인 경우, 각각의 서브필터는 M 번의 곱셈 연산과 M -1 번의 가산이 필요하다. R이 홀수일 때 곱셈 연산과 가산의 총 횟수는 각각 M(R-1) 및 (M-1)(R-1)이다. R이 짝수일 때, 대칭 계수를 갖는 하나의 서브필터가 존재하고, 이 때 곱셈 연산의 횟수는 상술한 것과 같이

번의 곱셈 연산과 M - 1 번의 가산으로 감소되어

번의 곱셈 연산이 감소할 수 있다. 짝수 R에 대한 곱셈 연산의 총 횟수는

번이다. 덧셈 연산의 총 횟수는 홀수 R의 경우와 같다.

본 발명의 몇몇 실시예에 따르면, 반대칭 계수 서브필터에 대한 쌍 및 새로운 구조(어떤 의미에서 대칭 계수로 나타나는)는 R이 홀수 또는 짝수에 따라 R - 1 개의 서브필터가 대칭 계수를 갖는 것을 의미한다. 따라서, 곱셈 연산의 총 횟수는 항상

이다. 그러나, 덧셈 연산의 횟수는 홀수 R에 대하여 추가된 R-1 번의 덧셈과 짝수 R에 대하여 추가된 R - 2번의 덧셈으로 더 크다.

표 1은 이러한 차이를 종합하여 제공한다.

[표 1: R 출력 샘플을 생성하는 다상 인터폴레이터에 대한 복잡도 비교]

이러한 예측을 검증하기 위하여, R = 1 내지 5 및 서브필터 길이 M = 2 내지 10에 대하여 종래의 구조와, 새로운 접근법에 기초한 구조로 시뮬레이션이 수행되었다. 도 6a는 곱셈 연산의 상대적인 복잡도가 도 12에 도시되고, 덧셈 연산의 상대적인 복잡도가 도 13에 도시된다.

HBF의 경우(R=2), 종래 및 새로운 접근법은 동일한 횟수의 곱셈 연산을 갖지며, 새로운 접근법의 덧셈 연산이 더 많다. 3대역 필터(third-band filter; TBF)의 경우에, 새로운 접근법은 두 번의 추가적인 덧셈 연산의 코스트로

번의 곱셈 연산을 감소시킨다. 새로운 접근법의 곱셈 연산은 종래의 그것에 거의 절반이다.

좀더 일반적으로 설명하면, 본 발명의 몇몇 실시예의 뚜렷한 특징 중 일부는 다음을 포함할 수 있으나 이에 제한되는 것은 아니다.

- 반대칭 서브필터 쌍의 대칭 서브필터로의 재구조(re-structuring)

- 인터폴레이터의 서브필터 이후의 가산기의 격자 구조, 데시메이터의 서브필터 이전의 가산기의 격자 구보, 및

-

회의 덧셈 연산의 코스트로 곱셈 연산의 횟수가

만큼 감소한다(여기서 R이 홀수일 때

이고, R이 짝수일 때

이다.).

본 발명의 몇몇 실시예에 따른 샘플링 속도 변환을 위한 효율적인 다상 구조가 설명되고, 종래의 서브필터 계수의 세트에서 발견되는 임의의 대칭/비대칭에 기초하여 서브필터 계수의 새로운 세트를 생성하는 것을 설명된다. 대칭/반대칭을 나타내는 종래의 임의의 서브필터 쌍의 계수가 종래의 서브필터 계수 세트를 사용하는 것과 동일한 전체 출력을 생성하는 단순화된 새로운 구조로 결합된다. 본 발명의 몇몇 실시예에서, 반대칭을 나타내는 종래의 임의의 서브필터 쌍의 계수가 가산기의 쌍, 상기 가산기의 쌍으로 제공하는 격자 구조, 및 구현에 따라 배치되는 서브필터의 쌍(예를 들어 인터폴레이터의 격자 구조 이전, 데시메이터의 가산기 쌍의 이후)을 포함하고, 서브필터의 쌍은 종래의 서브필터 쌍의 계수의 반대칭에 기초하여 새로운 계수를 갖는다.

새로운 구조는 정수 또는 분수의 R 인터폴레이터, 데시메이터 또는 분수 율 변환(fractional rate conversion) 필터 모두에 적용 가능하다. 또한, 새로운 구조는 나이퀴스트 필터로부터 본 명세서에서 설명된 선형 위상 FIR 또는 임의의 형태의 FIR 필터에 까지 일반화될 수 있다.

본 발명의 몇몇 실시예에 따른 서브필터의 입력 또는 출력의 조합은, 통상의 기술자에게 이해될 수 있도록 다양한 방법으로 구현될 수 있다. 그러므로, 본 발명의 몇몇 실시예에서 다상 인터폴레이터의 격자 구조가 서브필터의 출력을 수신하고 다상 데시메이터의 격자 구조가 서브필터의 입력을 생성하더라도, 본 발명이 이러한 배치에 제한되는 것은 아니다.

또한, 본 발명은 본 발명의 실시예를 참조하여 설명된 격자 구조에 제한되지 않으며, 다른 격자 구조를 포함할 수 있다. 예를 들어, 도 14에 도시된 것과 같이 비트 시프트 형태의 단순한 곱셈 연산이 격자 구조의 교차 경로 상에 구현될 수 있고, 여기서 곱셈 계수 k ₁ 및 k ₂ 가 2의 거듭제곱 형태이다. 도 15에 도시된 것과 같이 다른 예시에서, 격자 구조는 한 쌍 이상의 가산기로 연결되어 3 또는 그 이상의 입력 및 출력을 갖는 완전히 연결된 선형 네트워크(linear network)가 될 수 있다.

또 다른 예시에서, 4개의 서브필터의 그룹을 갖는 격자 구조가 2차원으로부터 4차원으로의 하다마드 행렬(Hadamard matrix) 연산을 이용하여 생성될 수 있다. 2차원에서 앞서 설명한 예시에 대한 하다마드 행렬 연산의 관점이 설명되며, s' 가 시퀀스 s 의 좌-우 전환(left-to-right flip)을 의미한다고 하자. 반대칭성을 갖는 서브필터 계수의 초기 세트(initial set)는 아래 수학식 14a에서 설명되는 행렬의 각각의 열과 같이 나타날 수 있다.

[수학식 14a]

격자 변환(lattice transform)은 2차원 하다마드 행렬 H ₂ 를 상기 행렬의 좌측에 곱하는 것으로 나타날 수 있다.

[수학식 14b]

여기서 우측 행렬은 본 발명의 실시예에 따른 두 개의 대칭 서브필터의 쌍을 의미하고, 이는 각각의 서브필터에 대하여 곱셈 연산의 횟수를 1/2로 감소시킨다.

4 개의 서브필터에 대한 일반화에서, 원래의 4 개의 서브필터 계수는 수학식 15a에 기술된 설명에 적합하다. 그리고 수학식 15b의 우측 행렬은 본 발명의 실시예에 따른 네 개의 대칭 서브필터의 그룹을 의미하고, 이는 각각의 서브필터에 대하여 곱셈 연산의 횟수를 1/4로 감소시킨다.

[수학식 15a]

[수학식 15b]

본 발명의 실시예와 관련하여, 통상의 지식을 가진 자라면 이해할 수 있듯이, 상술한 단계들 및/또는 동작들은 특정 실시예 및/또는 구현예에 따라, 서로 다른 에포크들(epochs) 등에 대해 다른 순서 또는 병렬로, 또는 동시에 발생할 수 있다. 서로 다른 실시예들은 다른 순서 또는 상이한 방법 또는 수단에 의해 동작을 수행할 수 있다. 통상의 지식을 가진 자가 이해할 수 있는 바와 같이, 일부 도면은 수행된 동작의 간략화 된 표현이고, 본 명세서의 설명은 개요를 간략화한 것이며, 실제 구현은 훨씬 더 복잡하고, 더 많은 단계 및/또는 구성 요소를 요구하며, 또한 특정 구현의 요구 사항에 따라 달라진다. 표현을 단순화 한 것은, 통상의 지식을 가진 자가 이러한 도면들을 알고 이해할 수 있고, 본 설명에 관련이 없거나 및/또는 도움이 되지 않기 때문에, 다른 필수 단계를 나타내지 않는다.

이와 유사하게, 일부 도면들은 관련 구성 요소만을 도시하는 간략화된 블록도이고, 이러한 관련 구성요소들 중 일부는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들에게 잘 알려진 바와 같이, 실제 하드웨어 보다 해당 분야에서 잘 알려진 기능 및/또는 동작을 표현할 뿐이다. 이러한 경우에, 구성 요소/모듈들의 일부 또는 전부는 펌웨어 및/또는 하나 이상의, 주문형 집적 회로(application-specific integrated circuits; ASICs), 표준 집적 회로(standard integrated circuits), 마이크로컨트롤러(microcontrollers) 및/또는 임베디드 컨트롤러(embedded controllers)를 포함하고 적절한 명령을 수행하는 컨트롤러, 필드 프로그래머블 게이트 어레이(field-programmable gate arrays; FPGAs), 복합 프로그래머블 논리 소자(complex programmable logic devices; CPLDs) 등의 하드웨어를 포함하는 다양한 방법 및/또는 조합으로 구현되거나 제공될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 또한 시스템 구성요소들 및/또는 데이터 구조들의 일부 또는 전부는 비일시적이고(non-transitory) 컴퓨터로 판독 가능한(computer-readable) 매체(예를 들어, 하드디스크; 메모리; 컴퓨터 네트워크, 셀룰러 무선 네트워크 또는 다른 데이터 전송 매체; DVD 나 플래시 메모리 장치 같은 적절한 드라이브나 적절한 연결을 통해 판독되는 휴대용 매체)에 컨텐츠 (예를 들어, 실행 파일 또는 다른 기계 판독 가능한 소프트웨어 명령어 또는 구조화된 데이터)로 저장되어, 컴퓨터로 판독 가능한 매체 및/또는 하나 이상의 관련된 컴퓨팅 시스템 또는 장치가 설명된 기술들의 적어도 일부를 실행 또는 달리 사용하거나 제공하도록 할 수 있다.

하나 이상의 프로세서, 단순한 마이크로 컨트롤러, 컨트롤러 등은, 단독 또는 다중 처리 구성으로, 본 발명의 실시예를 구현하기 위하여 비일시성의 컴퓨터 판독 가능한 매체에 저장된 명령들의 시퀀스를 실행하기 위해 사용될 수 있다. 본 발명의 몇몇 실시예에서, 하드-와이어드 회로(hard-wired circuitry)가 소프트웨어 명령어 대신에 또는 소프트웨어 명령어들과 조합되어 사용될 수 있다. 그러므로 본 발명의 실시예들은 임의의 하드웨어 회로, 펌웨어, 및/또는 소프트웨어의 특정 조합에 제한되지 않는다.

여기에서 사용된 “컴퓨터로 판독 가능한 매체”의 용어는 실행을 위해 프로세서에 제공될 수 있는 명령을 저장하는 임의의 매체를 지칭한다. 이러한 매체는 비휘발성 매체 및 휘발성의 매체를 포함하는 다양한 형태로 존재할 수 있으나 이에 제한되지 않는다. 비일시적이고 컴퓨터 판독 가능한 매체의 일반적인 형태는 예컨대, 플로피 디스크(floppy disk), 플렉서블 디스크(flexible disk), 하드 디스크(hard disk), 마그네틱 테이프(magnetic tape) 또는 임의의 다른 마그네틱 매체, CD-ROM, 임의의 다른 광학적 매체, 펀치 카드(punch card), 페이퍼 테이프(paper tape), 임의의 다른 홀 패턴을 가진 물리적 매체, RAM, PROM, EPROM, FLASH-EPROM, 임의의 다른 메모리 칩(memory chip) 또는 카트리지(cartridge), 또는 프로세서에 의해 실행될 수 있는 명령들을 저장 할 수 있는 임의의 다른 매체를 포함할 수 있다.

본 발명의 몇몇 실시예들은 적어도 부분적으로 휴대용 장치(portable device)에서 실행될 수 있다. 여기에서 사용된 “휴대용 장치” 및/또는 “모바일 장치”는, 멀티미디어 플레이어(multimedia player), 통신 장치(communication device), 컴퓨팅 장치(computing device), 또는 네비게이팅 장치(navigating device) 등과 같이 무선 신호들을 수신할 수 있는 임의의 휴대 가능한 또는 이동 가능한 전자 장치를 지칭하나 본 발명이 이에 제한되는 것은 아니다. 그러므로, 모바일 장치는 사용자 단말(user equipment; UE), 랩탑(laptop), 태블릿 컴퓨터(tablet computer), PDA(Portable Digital Assistant), mp3 플레이어(mp3 player), 핸드헬드 PC(handheld PC), IMD(Instant Messaging Device), 셀룰러 전화기(cellular telephone), GNSS 수신기(Global Navigational Satellite System receiver), 시계(watch), 또는 인간이 입을 수 있거나 옮길 수 있는 임의의 이러한 장치들을 포함할 수 있으나 이에 제한되지 않는다.

본 발명의 다양한 실시예는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이해하듯이, 마이크로칩(microchip), 실리콘 칩(silicon chip), 컴퓨터 칩(computer chip), 또는 단지 칩(chip)으로도 불리우는 집적 회로(integrated circuit; IC)에서 실행될 수 있다. 이러한 IC는 예를 들어, 브로드밴드(broadband) 및/또는 베이스밴드(baseband) 모뎀 칩(modem chip)일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110, 210: 인터폴레이터 115: 이미징 필터
120, 220: 데시메이터 120: 안티 앨리어싱 필터
213: 서브필터 217: 병렬-직렬 변환기
227: 직렬-병렬 변환기

Claims (20)

1. 각각이 대칭 계수(symmetric coefficient)를 갖는 적어도 한 쌍의 서브필터(subfilter); 및
   상기 적어도 한 쌍의 서브필터 각각에 대응하고, 각각이 대칭 계수를 갖는 두 개의 가산기들(adders) 및 피드라인들(feedlines)을 포함하는 격자(lattice)를 포함하는, 샘플링 속도(sampling rate) 변환을 위한 다상 구조를 갖는 장치.
2. 제 1항에 있어서,
   상기 다상 디지털 필터 장치는 다상(polyphase) 유한 임펄스 응답(Finite Impulse Response; FIR) 디지털 필터를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
3. 제 1항에 있어서,
   상기 다상 디지털 필터 장치는 다상 나이퀴스트(Nyquist) 디지털 필터를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
4. 제 1항에 있어서,
   상기 적어도 한 쌍의 서브필터 각각은 대칭 계수(symmetric coefficient)를 포함하고, 초기 반대칭 계수(antisymmetric coefficient)의 쌍 h_m 및 h_{R -m}으로부터 변환된, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
5. 제 1항에 있어서,
   각각이 대칭 계수를 포함하는 상기 적어도 한 쌍의 서브필터, 및 상기 격자는 인터폴레이터(interpolator)를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
6. 제 5항에 있어서,
   상기 인터폴레이터는,
   대칭인 계수를 갖는 서브필터로, 동일한 상기 대칭인 계수를 갖는 상기 서브필터의 탭 출력들(tap outputs)이, 상기 대칭인 계수만큼 곱해지기 이전에 서로 더해지는 서브필터를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
7. 제 5항에 있어서,
   상기 인터폴레이터 내의, 대칭 계수를 갖는 각각의 상기 서브필터의 쌍에 대한 상기 격자의 상기 두 개의 가산기는,
   상기 두 개의 서브필터의 출력을 더하는 가산기, 및
   하나의 상기 서브필터의 출력을 다른 하나의 출력의 음의 값에 더하는 가산기를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
8. 제 5항에 있어서,
   상기 인터폴레이터 내의, 대칭 계수를 갖는 각각의 서브필터의 쌍은, 초기 반대칭 계수의 쌍 h_m 및 h_{R -m}으로부터 변환되는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
9. 제 8항에 있어서,
   각각이 대칭 계수를 갖는 각각의 상기 서브필터의 쌍 중 하나는, 다음의 계수 함수를 갖고,
   

   

   
   각각의 상기 서브필터의 쌍 중 다른 하나는 다음의 계수 함수를 갖되,
   

   

   
   상기 서브필터의 쌍의 상기 출력은 각각
   

   

   
   

   

   
   인, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
10. 제 9항에 있어서,
    상기 격자의 상기 두 개의 가산기는,
    

    

    및

    

    를 더하여

    

    를 출력하는 가산기, 및
    

    

    및

    

    의 음의 값을 더하여

    

    를 출력하는 가산기를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
11. 제 1항에 있어서,
    각각이 대칭 계수를 포함하는 상기 적어도 한 쌍의 서브필터 및 상기 격자는 데시메이터(decimator)를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
12. 제 11항에 있어서,
    상기 데시메이터는, 직렬 입력을 수신하여 병렬 출력으로 변환하는 직렬-병렬 (serial-to-parallel; S2P) 변환기를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
13. 제 12항에 있어서,
    상기 데시메이터 내에, 각각이 대칭 계수를 갖는 각각의 상기 서브필터의 쌍에 대한 상기 격자의 상기 두 개의 가산기는 상기 S2P 변환기로부터 상기 병렬 출력을 수신하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
14. 제 11항에 있어서,
    상기 데시메이터는,
    대칭인 계수를 갖는 서브필터로, 동일한 상기 대칭인 계수를 갖는 상기 서브필터의 탭 출력들이 상기 대칭인 계수만큼 곱해지기 이전에 서로 더해지는 서브필터를 포함하는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
15. 제 11항에 있어서,
    상기 데시메이터 내의, 대칭 계수를 갖는 각각의 서브필터의 쌍은 초기 반대칭 계수의 쌍 h_m 및 h_{R -m}으로부터 변환되는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
16. 제 15항에 있어서,
    상기 서브필터의 각각의 쌍 중 하나는, 다음의 계수 함수를 갖고,
    

    

    
    상기 서브필터의 각각의 쌍 중 다른 하나는, 다음의 계수 함수를 갖는, 샘플링 속도 변환을 위한 다상 구조를 갖는 장치.
    

    
17. 하나 이상의 가산기(adder) 및 피드라인(feedline)의 세트를 포함하는 격자(lattice); 및
    적어도 하나의 서브필터 그룹으로, 상기 서브필터 그룹 각각은 상기 격자를 포함하는 상기 하나 이상의 가산기 및 피드라인의 세트 중 대응하는 어느 하나를 포함하는 서브필터 그룹을 포함하되,
    상기 각각의 서브필터의 그룹의 상기 서브필터의 계수는, 계수의 초기 세트(initial set)의 계수로부터 생성되고, 상기 계수의 초기 세트의 계수는 반대칭 쌍(antisymmetric pair) 특성을 갖고,
    상기 각각의 서브필터 그룹 및 이에 대응하는 가산기들 및 피드라인들은, 상기 계수의 초기 세트로부터의 계수를 갖는 서브필터와 동일한 전체 출력(overall output)을 생성하는, 샘플링 속도(sampling rate) 변환을 위한 다상 구조를 갖는 장치.
18. 적어도 한 쌍의 서브필터로, 각각이 대칭 계수를 갖는 서브 필터, 및
    각각이 대칭 계수를 갖고, 상기 적어도 한 쌍의 서브필터 각각에 대응하는 두 개의 가산기들 및 피드라인들을 포함하는 격자를 포함하는 다상 장치(polyphase apparatus)의 구성 요소(component)를 제조하는 것을 포함하는 샘플링 속도 변환을 위한 다상 장치의 제조 방법.
19. 다상 장치(polyphase apparatus)가,
    적어도 한 쌍의 서브필터로, 각각이 대칭 계수를 갖는 서브 필터, 및
    각각이 대칭 계수를 갖고, 상기 적어도 한 쌍의 서브필터 각각에 대응하는 두 개의 가산기들 및 피드라인들을 포함하는 격자를 포함하는 구성 요소를 포함하는지 여부를 테스트하는 것을 포함하는, 샘플링 속도 변환을 위한 다상 장치의 테스트 방법.
20. 제 19항에 있어서,
    각각이 대칭 계수를 갖는 상기 서브필터의 각각의 쌍이 반대칭 계수의 초기 세트 h_m 및 h_{R -m}으로부터 변환되었는지 여부를 테스트하는 것을 더 포함하는, 샘플링 속도 변환을 위한 다상 장치의 테스트 방법.

Images