KR20180038587A

KR20180038587A - 비트 인터리버

Info

Publication number: KR20180038587A
Application number: KR1020187009945A
Authority: KR
Inventors: 미하일 페트로프
Original assignee: 파나소닉 주식회사
Priority date: 2011-05-18
Filing date: 2012-05-18
Publication date: 2018-04-16
Also published as: EA202090576A1; JP6559307B2; US20210297093A1; ZA201708404B; EA035425B1; JP2016076965A; ES2702385T3; EP2940878B1; CA3015973C; KR101803280B1; US20230041662A1; CN107104678A; KR20200145856A; KR102077116B1; EA201691736A2; CN107094024A; KR101849172B1; BR112013029037A2; US11496157B2; ES2550494T3

Abstract

수신 성능의 향상을 도모하기 위한 본 발명의 비트 인터리브 방법은 의사 순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어의 비트를 재배열하는 비트 인터리브 방법으로, 각 순회블록의 비트의 콘스테레이션 어 중의 위치를 결정하는 순회블록 퍼뮤테이션 규칙에 따라서 부호어의 순회블록을 재배열하는 순회블록 퍼뮤테이션 처리와, 순회블록의 재배열 후의 부호어의 비트를 재배열하는 비트 퍼뮤테이션 처리를 포함한다.

Description

비트 인터리버{BIT INTERLEAVER}

본 발명은 디지털통신 분야에 관한 것으로, 더 상세하게는 의사순회 저밀도 패리티체크 부호를 이용한 비트 인터리브 부호화 변조시스템용의 비트 인터리버에 관한 것이다.

근년, 디지털통신 분야에 있어서 비트 인터리브 부호화 변조(bit-interleaved codingAnd modulation：BICM)시스템이 이용되고 있다(예를 들어 비 특허문헌 1 참조).

BICM 시스템에서는 일반적으로 다음의 3개의 스텝이 실행된다.

(1) 데이터 블록을 예를 들어 의사순회 저밀도 패리티체크(quasi-cyclic low-density parity check：QC　LDPC) 부호를 이용하여 부호어로 부호화한다.

(2) 부호어의 비트를 비트 인터리브 한다.

(3) 비트 인터리브 된 부호어를 콘스테레이션(constellation)의 비트 수로 이루어지는 콘스테레이션 어로 분할하고, 콘스테레이션 어를 콘스테레이션에 맵핑한다.

ETSI　EN　302　755　V1. 2. 1 (DVB-T2규격)

일반적으로 의사순회 저밀도 패리티체크 부호의 부호어에 실시하는 인터리브의 효율화가 요청되고 있다.

본 발명은 의사순회 저밀도 패리티체크 부호의 부호어에 실시하는 인터리브의 효율화를 실현할 수 있는 인터리브 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서 본 발명의 비트 인터리브 방법은, 리피트 어큐무레이트 의사순회 저밀도 패리티체크 부호화 방식을 포함하는 의사순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어의 비트를 재배열하는 비트 인터리브 방법으로, 상기 비트 인터리브 방법은, 각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 N×Q 비트 의 상기 부호어에 대해 상기 순회블록의 재배열을 규정한 순회블록 퍼뮤테이션 규칙에 따라서 상기 순회블록 단위의 재배열을 실행하는 순회블록 퍼뮤테이션 처리를 실시하는 순회블록 퍼뮤테이션 스텝과, 상기 순회블록 퍼뮤테이션 처리가 실시된 상기 부호어에 대해 비트의 재배열을 규정한 비트 퍼뮤테이션 규칙에 따라서 비트의 재배열을 실행하는 비트 퍼뮤테이션 처리를 실시하는 비트 퍼뮤테이션 스텝과, 상기 비트 퍼뮤테이션 처리가 실시된 부호어를 각각이 M 개의 비트로 이루어지는 복수의 콘스테레이션 어로 분할하는 분할 스텝을 가지며, 상기 N은 상기 M의 배수가 아니고, 상기 비트 퍼뮤테이션 규칙은, N을 M으로 나눈 나머지를 X로 하면, N'=N-X 개의 순회블록에 대해 각 상기 순회블록의 Q 개의 비트를 M 행의 행렬 중의 1개의 행의 행 방향으로 기입하고, 열 방향으로 판독하는 것과 등가인 컬럼 로우 퍼뮤테이션 처리를 실시하는 규칙인 것을 특징으로 한다.

본 발명의 비트 인터리브 방법에 의하면, 의사순회 저밀도 패리티체크 부호의 부호어에 실시하는 인터리브의 효율화를 실현할 수 있다.

도 1은 일반적인 BICM 인코더를 포함하는 트랜스미터의 구성을 나타내는 블록도.
도 2는 부호화율이 1/2인 의사순회 저밀도 패리티체크(quasi-cyclic low-density parity check：QC　LDPC) 부호의 패리티체크 행렬의 일례를 나타내는 도면.
도 3은 부호화율이 2/3인 리피트 어큐무레이트 의사순회 저밀도 패리티체크(repeat-accumulate quasi-cyclic low-density parity check：RA　QC　LDPC) 부호의 패리티체크 행렬의 일례를 나타내는 도면.
도 4는 행 퍼뮤테이션 후의 도 3의 RA　QC　LDPC 부호의 패리티체크 행렬을 나타내는 도면.
도 5는 행 퍼뮤테이션 및 패리티 퍼뮤테이션 후의 도 3의 RA　QC　LDPC 부호의 패리티체크 행렬을 나타내는 도면.
도 6은 8 PAM 심벌에 있어서 부호화된 비트가 서로 다른 로 버스트 레벨을 갖는 것을 설명하는 도면.
도 7은 순회계수 Q=8, 1개의 저밀도 패리티체크 부호어의 순회블록 수N=12, 1개의 콘스테레이션의 비트 수 M=4에 대응하는 일반적인 비트 인터리버의 구성을 나타내는 블록도.
도 8의 (a)는 DVB-T2규격으로 이용되는 DVB-T2 모듈레이터의 구성을 나타내는 블록도이며, (b)는 (a)에 나타내는 DVB-T2 모듈레이터의 BICM 인코더의 구성을 나타내는 블록도.
도 9의 (a)는 12열의 칼럼로 인터리버에 의해 이루어지는 16K 부호(LDPC 부호어 길이가 16200 비트인 LDPC 부호)의 부호어의 비트의 기입 처리를 나타내는 도면이며, (b)는 칼럼로 인터리버에 의해 이루어지는 (a)에서 기입된 부호어의 비트의 판독처리를 나타내는 도면.
도 10의 (a)는 8열의 칼럼로 인터리버에 의해 이루어지는 16K 부호의 부호어의 비트의 기입 처리를 나타내는 도면이며, (b)는 칼럼로 인터리버에 의해 이루어지는 (a)에서 기입된 부호어의 비트의 판독처리를 나타내는 도면.
도 11은 DVB-T2 규격에 준한, 16QAM에서 16K 부호용의 비트셀 디 멀티플렉서의 구성을 나타내는 블록도.
도 12는 DVB-T2규격에 준한, 64 QAM에서 16K 부호용의 비트셀 디 멀티플렉서의 구성을 나타내는 블록도.
도 13은 DVB-T2규격에 준한, 256QAM에서 16K 부호용의 비트셀 디 멀티플렉서의 구성을 나타내는 블록도.
도 14는 8열의 DVB-T2 비트 인터리버에 있어서 16K 부호에 대해서 일어날 수 있는 문제를 나타내는 도면.
도 15는 12열의 DVB-T2 비트 인터리버에 있어서 16K 부호에 대해서 일어날 수 있는 문제를 나타내는 도면.
도 16은 8열의 DVB-T2 비트 인터리버에 있어서 16K 부호에 컬럼 트위스트 처리를 적용하는 경우에 일어날 수 있는 문제를 나타내는 도면.
도 17은 12열의 DVB-T2 비트 인터리버에 있어서 16K 부호에 컬럼 트위스트 처리를 적용하는 경우에 일어날 수 있는 문제를 나타내는 도면.
도 18의 (a)는 발명자가 예의 연구한 결과 발견한 매우 효율적인 인터리버의 제공을 가능하게 하는 1번째의 조건을 설명하는 도면이며, (b)는 2번째의 조건을 설명하는 도면.
도 19는 본 발명의 일 실시형태에 관한 인터리버에 의한 맵핑의 기능을 나타내는 도면.
도 20은 본 발명의 일 실시형태에 관한 인터리버의 구성을 나타내는 블록도.
도 21의 (a)는 도 20의 섹션 퍼뮤테이션을 실시하는 섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 블록도이며, (b)는 (a)의 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 나타내는 도면.
도 22의 (a)는 도 20의 섹션 퍼뮤테이션을 실시하는 섹션 퍼뮤테이션 유닛의 다른 구성 예를 나타내는 블록도이며, (b)는 (a)의 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 나타내는 도면.
도 23은 본 발명의 다른 실시형태에 관한 인터리버의 구성을 나타내는 블록도.
도 24는 도 23의 비트 인터리버의 일 구성 예를 나타내는 블록도.
도 25는 본 발명의 또 다른 실시형태에 관한 트랜스미터의 일 구성 예를 나타내는 블록도.
도 26은 본 발명의 또 다른 실시형태에 관한 BICM 인코더의 일 실장 예를 나타내는 블록도.
도 27은 본 발명의 또 다른 실시형태에 관한 비 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도.
도 28은 본 발명의 또 다른 실시형태에 관한 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도.
도 29는 본 발명의 또 다른 실시형태에 관한 반복 BICM 디코더의 일 실장 예를 나타내는 블록도.
도 30은 병렬 인터리버의 대상의 순회블록과 대상 외의 순회블록의 일례를 나타내는 도면.
도 31의 (a)는 발명자가 예의 연구한 결과 발견한 매우 효율적인 인터리버의 제공을 가능하게 하는 1번째의 조건을 설명하는 도면이며, (b)는 2번째의 조건을 설명하는 도면.
도 32는 본 발명의 또 다른 실시형태에 관한 인터리버의 구성을 나타내는 블록도.
도 33의 (a)는 폴딩 없음(F=1)에 대응하는 맵핑의 기능을 나타내는 도면이며, (b)는 폴딩 있음(F=2)에 대응하는 맵핑의 기능을 나타내는 도면.
도 34의 (a)는 폴딩 없음(F=1)에 대응하는 (폴딩) 섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 블록도이며, (b)는 폴딩 있음(F=2)에 대응하는 폴딩 섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 블록도.
도 35는 본 발명의 또 다른 실시형태에 관한 인터리버의 구성을 나타내는 블록도.
도 36은 도 35의 인터리버의 일 구성 예를 나타내는 블록도.
도 37은 본 발명의 또 다른 실시형태에 관한 트랜스미터의 일 구성 예를 나타내는 블록도.
도 38은 본 발명의 또 다른 실시형태에 관한 비 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도.
도 39는 본 발명의 또 다른 실시형태에 관한 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도.
도 40은 F=2의 폴딩용의 LLR 메모리 로케이션과 1번째의 콘스테레이션 어의 비트 배치를 나타내는 도면.
도 41은 하이브리드 QPSK＋16QAM에 관한 콘스테레이션 블록의 맵핑의 개략도.
도 42는 본 발명의 또 다른 실시형태에 관한 인터리버의 기능을 설명하기 위한 도면.
도 43은 본 발명의 또 다른 실시형태에 관한 인터리버의 일 구성 예를 나타내는 블록도이다.

≪발명을 하기에 이른 경위≫

도 1은 일반적인 비트 인터리브 부호화 변조(bit-interleaved codingAnd modulation：BICM) 인코더를 포함하는 트랜스미터의 구성을 나타내는 블록도이다. 도 1에 나타내는 트랜스미터(100)는 입력 프로세싱 유닛(110), BICM 인코더(저밀도 패리티체크(low-density parity check：LDPC) 인코더(120), 비트 인터리버(130), 콘스테레이션 맵퍼(140)를 포함한다) 및 모듈레이터(150)를 구비한다.

입력 프로세싱 유닛(110)은 입력 비트 스트림을 소정 길이의 복수 블록으로 변환한다. LDPC 인코더(120)는 LDPC 부호를 이용하여 블록을 부호어에 부호화하고, 부호어를 비트 인터리버(130)에 송신한다. 비트 인터리버(130)는 LDPC 부호어에 대해서 인터리브 처리를 실행하고, 인터리브 처리를 실행한 후, 셀 어(콘스테레이션 어)의 열로 분할한다. 콘스테레이션 맵퍼(140)는 각 셀 어(콘스테레이션 어)를 콘스테레이션(예를 들어 QAM)의 열에 맵핑한다. 출력단의 일반적인 모듈레이터(150)는 BICM 인코더의 출력에서부터 RF(Radio Frequency) 전력증폭기까지의 모든 처리블록을 포함한다.

LDPC 부호는 패리티체크 행렬(Parity-check Matrix：PCM)에 의해 완전하게 정의되는 선형오류 정정부호(ECC)이다. PCM은 2치의 소행렬(submatrix)이며, 부호어 비트(변수 노드라고도 한다)와 패리티체크(검사 노드라고도 한다)의 연결(connection)을 나타낸다. PCM의 열 및 행은 각각 변수 노드 및 검사 노드에 대응한다. 변수 노드와 검사 노드의 결합은 PCM에 있어서 「1」이라고 하는 요소로 나타내지고 있다.

LDPC 부호에는 의사순회 저밀도 패리티체크(quasi-cyclic low-density parity check：QC　LDPC) 부호라고 불리는 종류가 존재한다. QC　LDPC 부호는 특히 하드웨어 실장에 적절한 구성을 갖는다. 사실 금일의 규격의 대부분에 있어서 QC　LDPC 부호가 이용되고 있다. QC　LDPC 부호의 PCM은 복수의 순회행렬을 갖는 특별한 구성으로 되어 있다. 순회행렬이란 각 행이 그 직전의 행의 요소를 1개 순회 시프트한 형태로 되어 있는 정방 행렬이며, 중첩된 경사의 열(folded diagonal)이 1개, 2개, 또는 그 이상 존재할 수 있다. 각 순회행렬의 사이즈는 Q×Q이다. 여기서 Q는 QC　LDPC 부호의 순회계수(cyclic factor)라고 한다. 상기와 같은 의사순회의 구조에 의해 Q 개의 검사 노드를 병렬처리 할 수 있고, QC　LDPC 부호는 효율적인 하드웨어 실장을 실시하기 위해 분명 유리한 부호이다.

도 2는 일례로서 순회계수 Q=8인 QC　LDPC 부호의 PCM을 나타내는 도면이다. 또, 도 2 및 후술하는 도 3에서 도 5에 있어서 가장 작은 사각의 하나가 PCM의 하나의 요소를 나타내고 있고, 그 중 흑색 사각의 요소는 「1」, 그 이외의 요소는 「0」이다. 이 PCM은 중첩된 경사 열이 1개 또는 2개 있는 순회행렬을 갖는다. 이 QC　LDPC 부호는 8×6=48 비트의 블록을 8×12=96 비트의 부호어로 부호화한다. 따라서, 이 QC　LDPC 부호의 부호화율은 48/96=1/2이다. 부호어 비트는 Q 비트를 갖는 복수의 블록으로 분할된다. 순회계수 Q 비트의 블록을 본 명세서에서는 순회블록(또는 순회 그룹)이라고 한다.

QC　LDPC 부호에는 리피트 어큐무레이트 의사순회 저밀도 패리티체크(repeat-accumulate quasi-cyclic low-density parity check：RA　QC　LDPC) 부호라고 하는 특별한 종류가 존재한다. RA　QC　LDPC 부호는 부호화가 용이한 것으로 알려져 있고, 수많은 규격(예를 들어 DVB-S2규격, DVB-T2규격, DVB-C2규격과 같은 제 2 세대 DVB 규격)에서 채용되고 있다. PCM의 우측은 패리티 비트에 대응하며, 그 부분에서의 「1」의 요소의 배치는 계단구조로 되어 있다. 도 3에 부호화율이 2/3인 RA　QC　LDPC 부호의 PCM을 예시한다.

또, DVB-T는 Digital Video Broadcasting-Terrestrial의 약어이고, DVB-S2는 Digital Video Broadcasting-Second Generation Satellite의 약어이며, DVB-T2는 Digital Video Broadcasting-Second Generation Terrestrial의 약어이고, DVB-C2는 Digital Video Broadcasting-Second Generation Cable의 약어이다.

도 3에 나타내는 PCM에 대해서 이 행의 배열 순을 바꾸는 간단한 행 퍼뮤테이션을 실시함으로써 도 4에 나타내는 것과 같이 패리티 부분을 제외한 RA　QC　LDPC 부호의 의사순회 구조가 명확해진다. 행 퍼뮤테이션은 단지 그래프 상의 표현을 변경하는 것을 의미하며, 부호의 정의에는 일체의 영향을 주지 않는다.

행 퍼뮤테이션이 실시된 도 4에 나타내는 PCM의 패리티 비트 만에 비트의 배열 순을 바꾸는 적절한 퍼뮤테이션을 실행함으로써 PCM의 패리티 부분도 의사순회 구조를 가지게 된다. 이 수법은 당 기술 분야에서 주지이며, DVB-T2규격 등에서는 패리티 인터리브 또는 패리티 퍼뮤테이션이라고 하는 명칭으로 이용되고 있다. 도 4에 나타내는 PCM에 대해서 패리티 퍼뮤테이션을 실행한 결과 얻어지는 PCM을 도 5에 나타낸다.

통상, LDPC 부호어는 비트마다 중요도가 다르고, 또, 콘스테레이션은 비트마다 로 버스트 레벨이 다르다. LDPC 부호어의 비트를 직접, 즉 인터리브 하지 않고 콘스테레이션에 맵핑 하면 최적인 성능에는 이르지 않는다. 이 때문에, LDPC 부호어의 비트를 콘스테레이션에 맵핑 하기 전에 LDPC 부호어의 비트가 인터리브 될 필요가 있다.

이 목적을 위해 도 1에 나타내는 것과 같이 LDPC 인코더(120)와 콘스테레이션 맵퍼(140)의 사이에 비트 인터리버(130)가 설치되어 있다. 비트 인터리버(130)를 꼼꼼하게 설계함으로써 LDPC 부호어의 비트와 콘스테레이션에 의해 부호화되는 비트의 관련성이 향상하며, 수신성능의 개선으로 연결된다. 그 성능은 통상 SN 비(Signal to Noise Ratio：SNR)의 함수로서의 부호오류율(Bit Error Rate：BER)을 이용하여 측정된다.

LDPC 부호어의 비트마다 중요도가 다른 주된 이유는 모든 비트에 대해서 같은 회수의 패리티체크가 이루어진다고는 할 수 없는 것이다. 부호어 비트(변수 노드)에 실시되는 패리티체크의 회수(검사 노드의 수)가 많을수록 반복 LDPC 복호 처리에 있어서 부호어 비트의 중요도는 높아진다. 또 하나의 이유는 LDPC 부호의 타너 그래프(tanner graph) 표현에서의 순회에 대한 연결성(connectivity)이 변수 노드마다 다른 것이다. 이 때문에 부호어 비트에 같은 회수의 패리티체크가 이루어졌다고 해도 부호어 비트의 중요도가 다를 가능성이 있다. 이들 견해는 당 기술 분야에서 주지이다. 원칙으로 변수 노드와 연결하는 검사 노드의 수가 커지면 그 변수 노드의 중요도는 증가한다.

특히 QC　LDPC 부호의 경우 Q 비트의 순회블록에 포함되는 모든 비트는 같은 회수의 패리티체크가 실시되며, 타너 그래프에서의 순회에 대한 연결성이 동일하므로 동일한 중요도를 갖는다.

마찬가지로, 콘스테레이션에 있어서 부호화된 비트의 로 버스트 레벨이 다르다는 것도 주지의 사실이다. 예를 들어 복소 직교 진폭변조(quadratureAmplitude modulation：QAM) 콘스테레이션은 2개의 각각 독립한 펄스 진폭변조(pulseAmplitude modulation：PAM) 심벌로 이루어지며, 그 중 1개가 실수부에 대응하고, 다른 하나가 허수부에 대응한다. 2개의 PAM 심벌은 각각 같은 수 M의 비트를 부호화한다. 그레이 부호를 이용한 8 PAM 심벌을 나타내는 도 6에 나타내는 것과 같이, 1개의 PAM 심벌에 있어서 부호화된 비트의 로 버스트 레벨은 서로 다르다. 이와 같이 로 버스트 레벨이 서로 다른 것은 각 비트(0 또는 1)에 의해 정의되는 2개의 서브세트 간의 거리가 비트마다 다르기 때문이다. 이 거리가 클수록 그 비트의 로 버스트 레벨 또는 신뢰도는 높다. 도 6에서는 비트 b3의 로 버스트 레벨이 가장 높고, 비트 b1의 로 버스트 레벨이 가장 낮다.

따라서, 16QAM 콘스테레이션은 4개의 비트를 부호화하며 2개의 로 버스트 레벨을 갖는다. 64 QAM 콘스테레이션은 6개의 비트를 부호화하며 3개의 로 버스트 레벨을 갖는다. 256QAM 콘스테레이션은 8개의 비트를 부호화하며 4개의 로 버스트 레벨을 갖는다.

본 명세서에서는 설명을 위해 이하의 파라미터를 이용한다.

순회계수：Q=8

1개의 LDPC 부호어의 순회블록 수：N=12

1개의 콘스테레이션의 비트 수：M=4, 즉 16QAM

상기 파라미터에서는 1개의 LDPC 부호어가 맵핑되는 콘스테레이션 수는 Q×N/M=24이다. 통상, 파라미터 Q 및 N의 선택은 시스템이 지원하는 모든 콘스테레이션에 대해서 Q×N이 M의 배수가 되도록 실행되어야 한다.

도 7은 상기 파라미터에 대응하는 일반적인 인터리버의 구성을 나타내는 블록도이다. 도 7에 있어서, QB1, …, QB12는 12개의 순회블록이며, C1, …, C24는 24개의 콘스테레이션 어이다. 도 7의 예에서는 비트 인터리버(710)는 LDPC 부호어의 96 비트를 인터리브 한다.

종래의 비트 인터리버로 DVB-T2규격(ETSI　EN　302　755)의 것이 알려져 있다. DVB-T2규격은 텔레비전 규격인 DVB-T규격을 개량한 것이며, 디지털 지상 텔레비전 방송용의 제 2세대 베이스 라인 송신시스템에 대해 기재되어 있다. DVB-T2규격에는 디지털 텔레비전 서비스나 일반적인 데이터를 송신하기 위한 채널 부호화 변조시스템에 대해 상세히 기술되어 있다.

도 8 (a)는 DVB-T2규격으로 이용되는 모듈레이터(DVB-T2 모듈레이터)의 구성을 나타내는 블록도이다. 도 8 (a)에 나타내는 DVB-T2 모듈레이터(800)는 입력 프로세싱 유닛(810), BICM 인코더(820), 프레임 빌더(830) 및 OFDM 제네레이터(840)를 구비한다.

입력 프로세싱 유닛(810)은 입력 비트 스트림을 소정 길이의 복수 블록으로 변환한다. BICM 인코더(820)는 입력에 대해서 BICM 처리를 한다. 프레임 빌더(830)는 BICM 인코더(820)로부터의 입력 등을 이용하여 DVB-T2방식의 전송 프레임 구성을 생성한다. OFDM 제네레이터(840)는 DVB-T2방식의 전송 프레임 구성에 대해서 파일럿 부가 고속 역푸리에 변환, 가드 인터벌 삽입 등을 실시하여 DVB-T2방식의 송신신호를 출력한다.

DVB-T2규격으로 이용되는 BICM은 ETSI 규격　EN　302　755의 제 6장에서 설명되고 있다. 당 규격은 본 명세서에서 원용되어 있고, 이하에 그 설명을 기재한다.

도 8 (b)는 도 8 (a)에 나타내는 DVB-T2 모듈레이터의 BICM 인코더(820)의 구성을 나타내는 블록도이다. 단, 도 8 (b)에서는 BCH 외부호화, 콘스테레이션 회전, 셀 인터리버, 시간 인터리버 등을 생략하고 있다.

BICM 인코더(820)는 LDPC 인코더(821), 비트 인터리버(패리티 인터리버(822), 칼럼로 인터리버(823)를 포함한다), 비트-셀 디 멀티플렉서(824) 및 QAM 맵퍼(825)를 구비한다.

LDPC 인코더(821)는 LDPC 부호를 이용하여 블록을 부호어에 부호화한다. 비트 인터리버(패리티 인터리버(822), 칼럼로 인터리버(823))는 부호어의 비트에 대해서 그 배열 순을 바꾸는 인터리브 처리를 한다. 비트-셀 디 멀티플렉서(824)는 인터리브 처리가 실시된 부호어의 비트를 셀 어(콘스테레이션 어)로 다중 분리한다. QAM 맵퍼(825)는 셀 어(콘스테레이션 어)를 복소 QAM 심벌에 맵핑한다. 또, 복소QAM 심벌은 셀이라고도 불린다. 사실, 비트-셀 디 멀티플렉서(824)는 비트 인터리버의 일부라고 간주되어도 좋다. 이 경우, DVB-T2규격에 의거한 BICM 인코더는 도 1에 나타나는 표준 구성을 구비하는 것으로 간주할 수 있다.

DVB-T2규격에서 이용되는 LDPC 부호는 순회계수 Q=360을 갖는 RA　QC　LDPC 부호이다. DVB-T2규격에서는 부호어 길이로 16200 비트와 64800 비트의 2개가 정의되어 있다. 부호어 길이가 16200 비트인 LDPC 부호 및 부호어 길이가 64800 비트인 LDPC 부호를 본 명세서에서는 16K 부호(또는 16K　LDPC 부호) 및 64K 부호(또는 64K　LDPC 부호)라고 한다. 1개의 부호어에 포함되는 순회블록 수는 16K 부호의 경우는 45개, 64K 부호의 경우는 180개이다. 이들 2개의 블록 길이(부호어 길이)에 대응하는 사용 가능한 부호는 DVB-T2규격인 ETSI　EN　302　755의 표A.1~표A.6에 열거되어 있다.

비트 인터리버는 QPSK보다 큰 콘스테레이션에 대해서만 이용되며, 패리티 인터리버(822), 칼럼로 인터리버(823) 및 비트셀 디 멀티플렉서(824)를 구비한다. 또, DVB-T2규격의 정의에서는 비트셀 디 멀티플렉서(824)는 비트 인터리버에 포함되지 않는다. 그러나 본 발명은 콘스테레이션 맵핑 전에 LDPC 부호에 실시하는 인터리브에 관한 것이므로, 비트셀 디 멀티플렉서(824)도 비트 인터리브의 일부로서 취급하는 것으로 한다.

패리티 인터리버(822)는 상술한 것과 같이(도 4 및 도 5 참조) 패리티 비트의 의사순회 구조를 명확히 하기 위해 부호어의 패리티 비트의 배열 순을 바꾸는 패리티 퍼뮤테이션을 실시한다.

칼럼로 인터리버(823)는 개념적으로는 LDPC 부호어의 비트를 인터리버 행렬의 열에 따라 기입하고, 행에 따라서 판독함으로써 기능한다. LDPC 부호어에 포함되는 최초의 비트가 최초로 기입되고, 최초로 판독된다. 칼럼로 인터리버(823)는 LDPC 부호어의 비트를 기입한 후, 비트의 판독을 개시하기 전에 그 열에 대해서 비트를 소정 수의 위치만큼 순회적으로 비켜 놓는다. 이것은 DVB-T2규격에서 컬럼 트위스트(column twisting)라고 불린다. 상기 2개의 LDPC 부호어 길이와 다양한 콘스테레이션 사이즈에 대응하는 인터리버 행렬의 열 수 Nc와 행 수 Nr을 이하의 표 1에 나타낸다.

LDPC 부호어 길이	콘스테레이션 사이즈	열 수 Nc	행 수 Nr
16200	16QAM 64QAM 256QAM	8 12 8	2025 1350 2025
64800	16QAM 64QAM 256QAM	8 12 16	8100 5400 4050

256QAM 콘스테레이션에서 16K 부호의 경우를 제외하고 열 수 Nc는 1개의 콘스테레이션의 비트 수의 2배이다. 이 예외의 이유는 LDPC 부호어 길이인 16200은 16, 즉 256QAM 콘스테레이션에서의 비트 수의 2배, 의 배수가 아니기 때문이다.

칼럼로 인터리버(823)의 16K 부호의 부호어의 비트의 기입 처리 및 판독처리를 열 수가 12의 경우에 대해 도 9 (a) 및 (b)에, 열 수가 8의 경우에 대해 도 10 (a) 및 (b)에 나타낸다. 각 도에 있어서 작은 사각은 각각 LDPC 부호어의 1 비트에 대응하고, 검은 칠의 사각은 LDPC 부호어의 선두 비트를 나타낸다. 화살표는 비트가 인터리버 행렬에 기입되고, 인터리버 행렬로부터 판독되는 순서를 나타낸다. 예를 들어 인터리버 행렬의 열 수가 12인 경우, 16K 부호의 부호어의 비트는 도 9 (a)에 나타내는 것과 같이 (행 1, 열 1), (행 2, 열 1), …, (행 1350, 열 1), (행 1, 열 2), …, (행 1350, 열 12)의 순서로 기입되고, 도 9 (b)에 나타내는 것과 같이 (행 1, 열 1), (행 1, 열 2), …, (행 1, 열 12), (행 2, 열 1), …, (행 1350, 열 12)의 순서로 판독된다. 또, 컬럼 트위스트 처리는 도 9 (a), (b) 및 도 10 (a), (b)에는 나타내고 있지 않다.

QAM 맵핑에 앞서, 비트셀 디 멀티플렉서(824)는 각 LDPC 부호어를 다중 분리함으로써 복수의 병렬 비트 스트림을 얻는다. 스트림의 수는 256QAM 콘스테레이션에서 16K　LDPC 부호의 경우를 제외하고 1개의 QAM 콘스테레이션에 있어서 부호화되는 비트 수 M의 2배, 즉 2×M이다. 또, 256QAM 콘스테레이션에서 16K　LDPC 부호의 경우 스트림의 수는 1개의 QAM 콘스테레이션에 있어서 부호화되는 비트 수 M이다. 1개의 콘스테레이션에 있어서 부호화되는 M비트를 셀 어(또는 콘스테레이션 어)로 칭한다. 이하와 같이 16K　LDPC 부호에서는 1개의 부호어로부터 얻을 수 있는 셀 어의 수는 16200/M이다.

QPSK의 경우, 8100 셀

16QAM의 경우, 4050 셀

64 QAM의 경우, 2700 셀

256QAM의 경우, 2025 셀

상기 표 1에 의하면 QPSK보다 큰 콘스테레이션에 대해서는 병렬 스트림의 수는 칼럼로 인터리버의 열 수와 같다. 16K　LDPC 부호에 대해 16QAM 콘스테레이션, 64 QAM 콘스테레이션, 256QAM 콘스테레이션에 대응하는 비트셀 디 멀티플렉서를 각각 도 11, 도 12, 도 13에 나타낸다. 또, 비트의 표기는 DVB-T2규격에서 이용되고 있는 것이다.

비트셀 디 멀티플렉서는 도 11 (도 12, 도 13)에 나타내는 것과 같이 심플 디 멀티플렉서(1110, (1210, 1310))와 디 멀티 퍼뮤테이션 유닛(1120, (1220, 1320))을 구비한다.

비트셀 디 멀티플렉서는 심플 디 멀티플렉서(1110, (1210, 1310))에 의해 인터리브 처리가 실시된 LDPC 부호어를 단지 다중 분리하는 것에 더하여, 디 멀티 퍼뮤테이션 유닛(1120, (1220, 1320))에 의해 다중 분리된 병렬 비트 스트림에 대해서 그 배열 순을 바꾸는 퍼뮤테이션 처리를 실행한다.

단, 칼럼로 인터리버가 이용되고 있는 경우(16QAM 콘스테레이션 이상), 병렬 비트 스트림의 수는 칼럼로 인터리버의 열 수와 동일하므로 비트 스트림의 퍼뮤테이션은 칼럼로 인터리버의 열에 대해서 그 배열 순을 바꾸는 퍼뮤테이션과 동등하다는 점을 인식하는 것이 중요하다. 이것이 비트셀 디 멀티플렉서에 의한 퍼뮤테이션을 비트 인터리버의 일부로 간주할 수 있는 이유이다.

본질적으로, DVB-T2규격에서 이용되는 비트 인터리버에는 2개의 문제가 부수적으로 따른다.

첫 번째 문제는 LDPC 부호어에서의 순회블록의 수가 비트 인터리버 행렬의 열 수의 배수가 아닌 경우 병렬성이 손상된다고 하는 문제이다. 병렬성이 저하하면 대기시간(latency)이 증대한다. 이것은 특히 리시버에 있어서 반복 BICM 복호가 이용되고 있는 경우에 문제가 된다. 이 상황은 DVB-T2규격의 경우 LDPC 부호어 길이와 콘스테레이션의 사이즈의 조합의 일부에서 일어난다.

도 14 및 도 15는 16K　LDPC 부호에 있어서 각각 인터리버 행렬의 열 수가 8 및 12인 경우에 일어나는 상기의 상황을 나타내는 도면이다. 16QAM 콘스테레이션 및 256QAM 콘스테레이션에서는 8열의 인터리버 행렬이 사용된다. 64 QAM 콘스테레이션에서는 12열의 인터리버 행렬이 사용된다. 그리드(grid)는 LDPC 부호어를 나타내고, 작은 사각은 LDPC 부호어의 1 비트를 나타내며, 행은 순회블록에 대응하고, 열은 복수의 순회블록에 있어서 서로 동일한 비트 인덱스를 갖는 비트에 대응한다. 검은 칠의 사각은 인터리버 행렬의 선두 행에서의 8 비트 및 12 비트를 나타내고 있다. 또, 알기 쉽게 하기 위해 1개의 순회블록의 비트 수를 360에서 72로 줄여서 도시하고 있으나 이에 의해 이해도에 영향을 미치지는 않는다.

둘째 문제는 DVB-T2규격에 있어서 가능한 비트 인터리버의 구성의 수가 비트 인터리버 행렬의 열 수에 의해 제한되는 점이다.

DVB-T2 비트 인터리버의 또 다른 문제는 컬럼 트위스트 처리에 의해 퍼뮤테이션의 규칙성 및 병렬성이 더 손상된다고 하는 것이다. 도 16 및 도 17은 각각 도 14 및 도 15와 마찬가지 상황을 나타내고 있으나, 컬럼 트위스트 처리가 적용되고 있는 점이 다르다. 16K　LDPC 부호에서 인터리버 행렬이 8열인 경우에 DVB-T2 비트 인터리버에서 이용되는 열 마다의 컬럼 트위스트 치는 (0, 0, 0, 1, 7, 20, 20, 21)이다. 또, 16K　LDPC 부호에서 인터리버 행렬이 12열인 경우에 DVB-T2 비트 인터리버에서 이용되는 열 마다의 컬럼 트위스트 치는 (0, 0, 0, 2, 2, 2, 3, 3, 3, 6, 7, 7)이다.

따라서, 대기시간을 감소시켜서 병렬성을 높인 비트 인터리버를 제공할 필요가 있다. 이들 특성은 특히 반복 BICM 복호에 있어서 중요하다.

≪발명자가 얻은 지견≫

발명자는 예의 연구를 한 결과 이하의 2개의 조건이 만족될 때 매우 효율적인 인터리버를 제공할 수 있다고 하는 지견을 얻었다.

(조건 1)

각 콘스테레이션 어의 M 개의 비트가 LDPC 부호어의 M 개의 다른 순회블록에 맵핑 된다. 이것은 LDPC 부호어의 M 개의 다른 순회블록으로부터 1 비트씩 콘스테레이션 어에 맵핑 하는 것과 등가이다. 이 개요를 도 18 (a)에 나타낸다.

(조건 2)

M 개의 순회블록에 맵핑 되는 모든 콘스테레이션 어가 당해 M 개의 순회블록에만 맵핑 된다. 이것은 Q 비트로 이루어지는 M 개의 다른 순회블록의 M×Q 개의 비트 모두는 Q 개의 콘스테레이션 어에만 맵핑 되는 것과 등가이다. 이 개요를 도 18 (b)에 나타낸다.

상기 조건에서는 정확히 Q 개의 콘스테레이션 어는 각 M 개의 순회블록에 맵핑 되어 있게 된다.

≪실시형태 (1)≫

이하, 상기의 조건 1, 조건 2를 만족하는 비트 인터리버(병렬 비트 인터리버)의 상세에 대하여 설명한다. 또, 이하에서 실질적으로 동일한 처리내용 및 동일한 처리내용을 실시하는 구성 유닛에는 동일 부호를 부여한다.

본 명세서에서는 M 개의 순회블록으로 이루어지는 그룹의 각각, 또는 Q 개의 콘스테레이션 어로 이루어지는 그룹의 각각을 섹션(또는 인터리버 섹션)이라고 부른다.

도 19 및 도 20은 본 발명의 일 실시형태에 관해 상기 파라미터(Q=8, M=4, N=12)에 대응하는 조건 1, 조건 2를 만족하는 비트 인터리버에 의한 맵핑의 기능을 나타내는 도면 및 당해 비트 인터리버의 일 구성 예를 나타내는 블록도이다.

도 19 및 도 20에서는 QC-LDPC 부호의 부호어는 각각이 Q=8개의 비트로 이루어지는 N=12개의 순회블록 QB1~QB12로 구성되어 있다. 24개의 콘스테레이션 어는 각각 M=4개의 비트로 이루어지며, 각각이 2^M=16개의 콘스테레이션 포인트의 어느 하나를 나타낸다. 비트 인터리버는 N/M=3개의 섹션으로 나뉘며, 24개의 콘스테레이션 어는 N/M=3개의 섹션의 어느 하나에 관련시킬 수 있다.

비트 인터리버(2000)는 비트 퍼뮤테이션 유닛(2010)을 가지며, 비트 퍼뮤테이션 유닛(2010)은 서로 독립해서(서로 의존하지 않고) 동작하는 N/M(=3) 개의 섹션 퍼뮤테이션 유닛(2021, 2022, 2023)을 갖는다. 또, 섹션 퍼뮤테이션 유닛을 3개 구비하도록 하는 대신에 예를 들어 1개의 섹션 퍼뮤테이션 유닛을 이용하여 처리 대상을 시계열로 전환하면서 후술하는 3개의 섹션 퍼뮤테이션 처리를 실행하도록 해도 좋다.

섹션 퍼뮤테이션 유닛(2021, 2022, 2023)은 서로 독립해서(서로 의존하지 않고) 8개의 콘스테레이션 어(C1~C8, C9~C16, C17~C24) 각각에 4개의 순회블록(QB1~QB4, QB5~QB8, QB9~QB12)의 각각으로부터 1 비트씩 맵핑되도록 4개의 순회블록의 합계 32개의 비트에 대해서 그 배열 순을 바꾸는 섹션 퍼뮤테이션 처리를 실행한다.

상술한 2개의 조건 1, 조건 2는 단지 비트 인터리버가 N/M 개의 병렬 섹션으로 나누어지는 것을 보증할 뿐의 것이다. 이들 병렬 섹션에 대해서 실시하는 섹션 퍼뮤테이션 처리에 서로 동일한 퍼뮤테이션 규칙이 적용되어도 좋고 서로 다른 퍼뮤테이션 규칙이 적용되어도 좋으며, 일부만이 서로 동일한 퍼뮤테이션 규칙이 적용되어도 좋다.

예를 들어 섹션 퍼뮤테이션 유닛은 순회블록의 Q 개의 비트(LDPC 복호 처리에 있어서 중요도가 서로 동일하다)를 Q 개의 콘스테레이션 어의 동일 비트 인덱스의 비트(로 버스트 레벨이 서로 동일하다)에 맵핑 하도록 해도 좋다. 각각의 순회블록에 있어서 Q 개의 비트는 순서대로, 혹은 퍼뮤테이션 된 순으로 배열할 수 있다. 후자를 도 21 (a), (b)를 이용하여, 전자를 도 22 (a), (b)를 이용하여 설명한다.

도 21 (a)는 도 20의 섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 도면이다.

섹션 퍼뮤테이션 유닛(2101)은 순회블록 내 퍼뮤테이션 유닛(2111~2114) 및 칼럼로 퍼뮤테이션 유닛(2131)을 갖는다. 또, 순회블록 내 퍼뮤테이션 유닛을 4개 구비하는 대신에 예를 들어 1개의 순회블록 내 퍼뮤테이션 유닛을 이용하여 처리 대상을 시계열로 전환하면서 후술하는 4개의 순회블록 내 퍼뮤테이션 처리를 실행하도록 해도 좋다.

순회블록 내 퍼뮤테이션 유닛(2111~2114)은 순회블록(QB1~QB4)의 Q 개(8개)의 비트에 대해서 그 배열 순을 바꾸는 순회블록 내 퍼뮤테이션 처리를 실행한다. 1개의 섹션 내의 순회블록에 대해서 실시하는 순회블록 내 퍼뮤테이션 처리에 예를 들어 서로 같은 퍼뮤테이션 규칙이 적용되어도 좋고 서로 다른 퍼뮤테이션 규칙이 적용되어도 좋으며, 일부만이 서로 같은 퍼뮤테이션 규칙이 적용되어도 좋다.

칼럼로 퍼뮤테이션 유닛(2131)은 M×Q 개(32개)의 비트에 대해서 이 배열 순을 바꾸는 칼럼로 퍼뮤테이션 처리를 실행한다. 또, 칼럼로 퍼뮤테이션 유닛(2131)은 M×Q 개(32개)의 비트를 Q열 M행(8열 4행)의 행렬의 행 방향에 기입하고, 기입한 M×Q 개(32개)의 비트를 열 방향으로 판독하는 것과 등가인 칼럼로 퍼뮤테이션 처리를 실행한다. 또, 칼럼로 퍼뮤테이션 유닛(2131)에 의한 칼럼로 퍼뮤테이션 처리는 도 9 (a), (b)의 12열 1350행이 Q열 M행으로 치환되며, 기입 처리가 열 방향에서 행 방향으로, 판독처리가 행 방향에서 열 방향으로 바뀐 것이다.

도 21 (b)는 도 21 (a)의 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 나타내는 도면이다. 도 21 (b)에서는 각 콘스테레이션 어의 M=4개의 비트를 b1~b4로 나타내고 있다.

단, 섹션 퍼뮤테이션 처리에 있어서 순회블록 내 퍼뮤테이션 처리가 실시되지 않아도 좋다.

도 20의 섹션 퍼뮤테이션의 다른 예인 순회블록 내 퍼뮤테이션 처리를 실행하지 않은 섹션 퍼뮤테이션 유닛의 일 구성 예 및 이 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 도 22 (a) 및 도 22 (b)에 나타낸다. 섹션 퍼뮤테이션 유닛(2201)은 칼럼로 퍼뮤테이션 유닛(2131)을 가지며, 칼럼로 퍼뮤테이션 처리만 실시한다. 도 22 (b)에서는 각 콘스테레이션 어의 M=4개의 비트를 b1~b4로 나타내고 있다.

단, 순회블록 QB5~QB8, QB9~QB12에 대해서 도 21 및 도 22에서 각각 설명한 섹션 퍼뮤테이션을 하도록 해도 좋다.

본 발명의 다른 실시형태에서는 비트 인터리버는 섹션 퍼뮤테이션 처리를 실행하기 전에 부가적으로 N 개의 순회블록에 대해서 그 배열 순을 바꾸는 순회 블록 퍼뮤테이션 처리를 실행한다. 부가적으로 순회 블록 퍼뮤테이션 처리를 실행하는 비트 인터리버의 일 구성 예를 도 23에 나타낸다. 여기에서의 순회 블록 퍼뮤테이션은 DVB-T2규격에서의 비트셀 디 멀티플렉서에 의한 퍼뮤테이션과 마찬가지 역할을 담당하는 것이다.

도 23에 나타내는 비트 인터리버(2300)는 순회 블록 퍼뮤테이션 유닛(2310)과 비트 퍼뮤테이션 유닛(2010)(섹션 퍼뮤테이션 유닛(2021~2023)을 포함한다)을 구비한다.

순회 블록 퍼뮤테이션 유닛(2310)은 순회블록 QB1~QB12에 대해서 그 배열 순을 바꾸는 순회 블록 퍼뮤테이션 처리 2311~2318을 실시한다. 또, 순회 블록 퍼뮤테이션 처리 2311~2318에서 이용되는 퍼뮤테이션 규칙은 서로 같다.

N 개의 순회블록에 대해서 실시하는 순회 블록 퍼뮤테이션은 그것에 의해 LDPC 부호어의 비트를 콘스테레이션의 비트에 최적으로 맵핑할 수 있게 되며, 수신 성능의 최적화로 연결되므로 특히 유익하다.

도 24는 도 23의 비트 인터리버의 일 구성 예를 나타내는 블록도이다. 도 24의 비트 인터리버(2400)는 아래와 같은 스테이지A, B, C의 3개의 퍼뮤테이션 처리를 실행한다.

스테이지A：순회블록(간) 퍼뮤테이션

스테이지 B：순회블록 내 퍼뮤테이션

스테이지 C：칼럼로 퍼뮤테이션

여기서, 순회블록(간) 퍼뮤테이션은 부호어를 구성하는 N 개의 순회블록의 배열 순을 바꾸는 퍼뮤테이션이고, 순회블록 내 퍼뮤테이션은 순회블록을 구성하는 Q 개의 비트의 배열 순을 바꾸는 퍼뮤테이션이며, 칼럼로 퍼뮤테이션은 섹션을 구성하는 M×Q 개의 비트의 배열 순을 바꾸는 퍼뮤테이션이다.

도 24에 나타내는 비트 인터리버(2400)는 순회 블록 퍼뮤테이션 유닛(2310)과 비트 퍼뮤테이션 유닛(2010)(섹션 퍼뮤테이션 유닛(2101~2103)을 구비한다. 섹션 퍼뮤테이션 유닛((2101, (2102, 2103))은 순회블록 내 퍼뮤테이션 유닛((2111~2114)(2115~2118, 2119~2122))과 칼럼로 퍼뮤테이션 유닛((2131)(2132, 2133))을 구비한다.

비트 인터리버(2400)는 순회 블록 퍼뮤테이션 유닛(2310)에 의해 순회블록(간) 퍼뮤테이션을 실시하고(스테이지A), 순회블록 내 퍼뮤테이션 유닛(2111~2122)에 의해 순회블록 내 퍼뮤테이션을 실시하며(스테이지 B), 칼럼로 퍼뮤테이션 유닛(2131)~2133)에 의해 칼럼로 퍼뮤테이션을 실시한다(스테이지 C).

도 24에 나타내는 비트 인터리버로부터 순회블록 내 퍼뮤테이션 유닛(2111~2122)을 제거하여 순회블록 내 퍼뮤테이션을 실시하지 않도록 비트 인터리버를 구성해도 좋다. 또, 비트 인터리버는 순회블록 내 퍼뮤테이션을 순회블록(간) 퍼뮤테이션 후에 실시하는 대신에, 순회블록(간) 퍼뮤테이션 전에 실시해도 좋고, 순회블록(간) 퍼뮤테이션의 전후에서 실시하도록 해도 좋다.

또, 복수의 순회블록 내 퍼뮤테이션 유닛은 서로 같은 구성이라도 좋다. 그러므로 복수의 순회블록 내 퍼뮤테이션 유닛은 동일한 기능 자원(하드웨어 블록 등)에 의해 실장 가능하다. 또, 복수의 순회블록 내 퍼뮤테이션은 순회적인 시프트 처리로 이루어져 있어도 좋으며, 이 경우 배럴 시프터를 이용한 효율적인 하드웨어 실장이 가능해진다. LDPC 디코더에 이용하고 있는 배럴 시프터를 이용하여 실장하는 것도 가능하다.

이하, 조건 1, 조건 2를 만족하는 비트 인터리브 처리를 실행하는 비트 인터리버를 포함하는 트랜스미터의 일 구성 예에 대해 도 25를 이용하여 설명한다.

도 25는 본 발명의 또 다른 실시형태에 관한 트랜스미터의 일 구성 예를 나타내는 블록도이다. 도 25에 나타내는 트랜스미터(2500)는 BICM 인코더(LDPC 인코더(2510), 비트 인터리버(2520), 콘스테레이션 맵퍼(2530)를 포함한다)와 모듈레이터(2540)를 구비한다.

LDPC 인코더(2510)는 입력 블록을 QC-LDPC 부호를 이용하여 부호어에 부호화 하여, 부호어를 비트 인터리버(2520)에 출력한다.

비트 인터리버(2520)는 LDPC 인코더(2510)로부터 QC-LDPC 부호의 부호어를 수신한다. 이 부호어는 N=12개의 순회블록으로 이루어지며, 각 순회블록은 Q=8개의 비트로 이루어진다. 그리고, 비트 인터리버(2520)는 부호어의 비트에 대해서 그 배열 순을 바꾸는 비트 인터리브 처리를 실행한다. 비트 인터리버(2520)는 비트 인터리브 처리가 실시된 부호어를 각각 M=4개의 비트로 이루어지며 각각이 2M=16개의 소정의 콘스테레이션 포인트의 어느 하나를 나타내는 복수의 콘스테레이션 어로 분할하여 콘스테레이션 맵퍼(2530)에 출력한다. 단, 비트 인터리버(2520)는 비트 인터리브 처리로 예를 들어 도 19 내지 도 22에서 설명한, 또는 그 변형으로 설명한 비트 퍼뮤테이션 처리를 실행한다. 또는 비트 인터리버(2520)는 비트 인터리브 처리로 비트 퍼뮤테이션 처리에 더하여, 예를 들어 도 23 내지 도 24에서 설명한, 또는 그 변형으로 설명한 순회 블록 퍼뮤테이션 처리를 추가로 실행해도 좋다.

콘스테레이션 맵퍼(2530)는 비트 인터리버(2520)로부터 콘스테레이션 어를 수신하고, 수신한 콘스테레이션 어에 대해서 콘스테레이션 맵핑 처리를 실행한다.

모듈레이터(2740)는 직교 주파수분할 다중(orthogonal frequency division multiplexing：OFDM) 변조 등을 실시하여 송신신호를 생성한다.

이하, 조건 1, 조건 2를 만족하는 비트 인터리브 처리를 실행하는 비트 인터리버를 포함하는 BICM 인코더의 일 실장 예에 대해 도 26을 이용하여 설명한다.

도 26은 본 발명의 또 다른 실시형태에 관한 BICM 인코더의 일 실장 예를 나타내는 블록도이다. 도 26의 BICM 인코더(2600)는 상기 파라미터(Q=8, N=12, M=4)에 대응하는 것이다.

도 26에 나타내는 BICM 인코더(2600)는 메인 메모리(2601), LDPC 컨트롤러(2611), 로테이터(2612), 검사 노드 프로세서 군(2613), 디 로테이터(2614), QB 카운터(2631), 테이블(2632), 인터리버(2633), 레지스터 군(2634), 인터리버(2635) 및 맵퍼 군(2651)을 구비한다.

도 26에서는 Q=8인 것을 고려하여 메인 메모리(2601)의 판독이 8 비트씩 행해지며, 검사 노드 프로세서 군(2613)에는 8개의 검사 노드 프로세서가 있고, 맵퍼 군(2651)에는 8개의 맵퍼가 존재한다. 또, M=4인 것을 고려하여 레지스터 군(2634)에는 4개의 레지스터가 있다.

메인 메모리(2601)는 송신할 비트 열을 예를 들어 입력 프로세싱 유닛(미 도시)으로부터 수신하고, 수신한 비트 열을 보유한다.

LDPC 컨트롤러(2611)는 메인 메모리(2601)에 대해서 판독 어드레스를 출력하며, 이에 의해 메인 메모리(2601)는 비트 열의 선두로부터 8 비트씩 로테이터(2612)에 출력한다. 로테이터(2612)는 LDPC 컨트롤러(2611)에 의한 제어를 받아서, 메인 메모리(2601)로부터 공급되는 8 비트를 소정 수 순회 시프트하고, 순회 시프트 후의 8 비트를 검사 노드 프로세서 군(2613)의 각 검사 노드 프로세서에 대해서 1 비트씩 출력한다. 각 검사 노드 프로세서 군(2613)의 각 검사 노드 프로세서는 LDPC 컨트롤러(2611)에 의한 제어를 받아서 입력된 1 비트에 대해서 검사 노드 처리를 실행하고, 1 비트의 처리 결과를 디 로테이터(2614)에 출력한다. 디 로테이터(2614)는 LDPC 컨트롤러(2611)에 의한 제어를 받아서 검사 노드 프로세서 군(2613)으로부터 수신한 8 비트를 로테이터(2612)에 의한 순회 시프트를 지우도록 소정 수 순회 시프트하고, 순회 시프트 후의 8 비트를 메인 메모리(2601)에 출력한다. LDPC 컨트롤러(2611)는 메인 메모리(2601)에 대해서 기입 어드레스를 출력하고, 이에 의해 메인 메모리(2601)는 디 로테이터(2614)로부터 공급되는 8 비트를 보유한다. 단, LDPC 컨트롤러(2611), 로테이터(2612), 검사 노드 프로세서 군(2613) 및 디 로테이터(2614)가 도 25에서의 BICM 인코더의 LDPC 인코더(2510)를 구성한다.

QB 카운터(2631)는 0에서 11까지 카운트하는 것이며, 카운터 값을 테이블(2632)에 출력한다. 또, QB 카운터(2631)에 의한 카운트 동작은 N=12를 고려한 것이다.

테이블(2632) 순회 블록 퍼뮤테이션의 규칙을 기억한 단순한 룩업 테이블이다. 즉, 테이블(2632)은 N=12개의 순회블록의 판독순서의 정보(QB 카운터(2631)에 의한 12개의 카운터 값에 각각 다른 순회블록을 대응시킨 정보)를 보유하고 있다. 테이블(2632)은 QB 카운터(2631)로부터 공급되는 카운터 값에 대응한 순회블록 1개 분의 비트(Q=8개의 비트)가 메인 메모리(2601)로부터 인터리버(2633)에 공급되도록 메인 메모리(2601)에 대해서 판독 어드레스를 출력한다. 이에 의해 메인 메모리(2601)는 QB 카운터(2631)의 카운터 값에 대응한 순회블록 1개 분의 비트를 인터리버(2633)에 출력한다. 또, 이 테이블(2632)의 처리에 의해 순회 블록 퍼뮤테이션(스테이지A)이 실현된다.

인터리버(2633)는 메인 메모리(2601)로부터 공급된 순회블록 1개 분의 비트를 소정 수 순회 시프트시켜서 레지스터 군(2634)의 1단째의 레지스터에 출력한다. 또, 이 인터리버(2633)의 처리에 의해 순회블록 내 퍼뮤테이션(스테이지 B)이 실현된다. 단, 레지스터 군(2634)의 각 레지스터는 제어 펄스를 수신한 타이밍에 순회블록 1개 분의 비트를 보유하고, 보유한 순회블록 1개 분의 비트를 다음에 제어 펄스를 수신할 때까지 계속 출력한다.

QB 카운터(2631)의 카운터 값 「0」~ 「3」에 대해서 상기 처리내용이 실시되면 인터리버(2635)에는 순회블록 4개 분의 비트(32개의 비트)가 입력된다. 이 타이밍에 인터리버(2635)는 입력된 순회블록 4개 분의 비트에 대해서 인터리브 처리를 실시하여 맵퍼 군(2651)의 각 맵퍼에 콘스테레이션 어의 1개 분의 비트(M=4개의 비트)를 출력한다. 인터리브 처리에 의해 각 맵퍼에는 레지스터 군(2634)의 4개의 레지스터의 각각으로부터 1 비트씩 합계 4 비트가 공급된다. 또, 인터리버(2635)의 처리에 의해 칼럼-로 퍼뮤테이션(스테이지 C)이 실현된다.

단, QB 카운터(2631), 테이블(2632), 인터리버(2633), 레지스터 군(2634) 및 인터리버(2635)가 도 25에서의 BICM 인코더의 비트 인터리버(2520)을 구성한다.

맵퍼 군(2651)의 각 맵퍼는 인터리버(2635)로부터 공급된 4개의 비트를 콘스테레이션에 맵핑하고 맵핑 결과를 출력한다. 단, 맵퍼 군(2651)이 도 25에서의 BICM 인코더의 콘스테레이션 맵퍼(2530)를 구성한다.

1개의 부호어에 대해, 상기 일련의 처리가 QB 카운터(2631)의 카운터 값 「0」에서 「3」, 「4」에서 「7」, 「8」에서 「11」의 합계 3회 행해진다.

또, 도 26의 일 실장 예에서는 병렬로 동작하는 Q 개의 맵퍼를 포함하나, 보다 병렬도를 낮게, 또는 높게 하여 BICM 인코더를 실장하는 것도 가능하다. 예를 들어 비트 인터리버에서의 병렬 인터리버 섹션의 수, 즉, N/M을 증가시킴으로써 병렬성을 간단하게 향상시킬 수 있다는 것은 용이하게 알 수 있다. 이와 같은 수법에서는 Q×N/M 개의 맵퍼를 병렬로 함으로써 병렬화를 최대화할 수 있다. 비트 인터리버에는 그와 같은 병렬성을 어떤 장해도 없이 실현할 수 있다고 하는 메리트가 있다.

이하, 조건 1, 조건 2를 만족하는 비트 인터리브 처리를 실행하는 비트 인터리버를 포함하는 트랜스미터로부터의 신호를 수신하는 리시버에 대해 도면을 이용하여 설명한다.

도 27은 본 발명의 또 다른 실시형태에 관한 비 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도이다. 리시버는 트랜스미터와 역의 동작을 실행한다.

도 27에 나타내는 리시버(2700)는 모듈레이터(2710) 및 비 반복 BICM 디코더(콘스테레이션 디 맵퍼(2720) 및 비트 디 인터리버(2730), LDPC 디코더(2740)를 포함한다)를 구비한다.

디 모듈레이터(2710)는 OFDM 등에 의한 복조 처리를 실행하여, 복조 처리 결과를 출력한다.

비 반복 BICM 디코더의 콘스테레이션 디 맵퍼(2720)는 모듈레이터(2710)로부터의 입력에 대해서 디 맵핑 처리를 실행하여 소위 소프트비트 열을 생성하고, 생성한 소프트비트 열을 콘스테레이션 디 맵퍼(2730)에 출력한다. 각 소프트 비트는 각 비트가 0이 되는가 1이 되는가의 확률을 나타내는 척도이다. 통상, 소프트 비트는 대수우도비(loglikelihood　ratios：　LLRs)로 표시되며, 이하와 같이 정의된다.

LLR(b)=ln［p(b=0)/p(b=1)］

p(b=0)는 비트 b가 0인 확률을 나타내고, p(b=1)는 비트 b가 1인 확률을 나타낸다. 단, p(b=0)＋p(b=1)=1이 성립된다.

비트 디 인터리버(2730)는 콘스테레이션 디 맵퍼(2720)로부터 출력되는 소프트비트 열에 대해 도 25의 트랜스미터 내의 비트 인터리버가 비트 열에 대해서 실시한 비트 인터리브 처리를 취소하여 원래의 배열로 되돌리는 인터리브 처리(비트 디 인터리브 처리)를 실시한다.

LDPC 디코더(2740)는 비트 디 인터리버(2730)로부터 비트 디 인터리브가 실시된 소프트비트 열을 수신하고, 수신한 소프트비트 열을 이용하여 LDPC 복호 처리를 실행한다.

현저한 수신 성능의 향상을 얻을 수 있는 기법의 하나로 반복 BICM 복호 처리가 있다. 반복 BICM 디코더에 대해 도 28을 이용하여 설명한다.

도 28은 본 발명의 또 다른 실시형태에 관한 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도이다. 리시버는 트랜스미터와 역의 동작을 실행한다.

도 28에 나타내는 리시버(2800)는 모듈레이터(2710) 및 반복 BICM 디코더(콘스테레이션 디 맵퍼(2720), 비트 디 인터리버(2730), LDPC 디코더(2740), 감산 유닛(2760), 비트 인터리버(2750))를 구비한다.

도 28의 리시버(2800)는 콘스테레이션 디 맵퍼(2720)에 의해 콘스테레이션 디 맵핑 처리, 비트 디 인터리버(2730)에 의한 비트 디 인터리브 처리, LDPC 디코더(2740)에 의한 LDPC 복호 처리를 실행한다.

LDPC 복호의 반복처리를 1회 또는 복수 회 실행한 후 감산 유닛(2760)이 LDPC 디코더(2740)의 출력으로부터 LDPC 디코더(2740)의 입력을 감산하고, 감산의 결과 얻어진 외부 정보(extrinsic information)를 비트 인터리버(2750)에 출력한다. 비트 인터리버(2750)는 외부 정보에 대해 도 25의 트랜스미터 내의 비트 인터리버가 비트 열에 대해서 실시한 비트 인터리브 처리와 동일한 인터리브 규칙의 인터리브 처리를 실행한다. 그리고, 비트 인터리버(2750)는 인터리브 처리를 실행한 외부 정보를 콘스테레이션 디 맵퍼(2720)에 피드백한다. 콘스테레이션 디 맵퍼(2720)는 피드백된 외부 정보를 사전 정보(a-priori information)로서 이용하여 더 신뢰성이 높은 LLR치를 산출한다. 그리고, 비트 디 인터리버(2730)는 새로 산출된 LLR치에 대해서 도 25의 트랜스미터 내의 비트 인터리버가 비트 열에 대해서 실시한 비트 인터리브 처리를 취소하고 원래의 배열로 되돌리는 인터리브 처리(비트 디 인터리브 처리)를 실시한다. LDPC 디코더(2740)는 비트 디 인터리브 처리가 실시된 LLR치를 이용하여 LDPC 복호 처리를 실행한다.

도 28에 나타내는 것과 같이 반복 복호의 루프는 4개의 요소, 즉, 콘스테레이션 디 맵퍼(2720), 비트 디 인터리버(2730), LDPC 디코더(2740) 및 비트 인터리버(2750)로 구성된다. 비트 디 인터리버(2730)와 비트 인터리버(2750)는 대기시간이 매우 낮고, 이상적으로는 제로, 또한 간이한 구성이면 리시버의 효율적인 실장이 가능해진다. 상술한 비트 디 인터리버(2730)와 비트 인터리버(2750)는 양방의 조건을 만족한다.

매우 효율적인 병렬 실장을 실현하는 반복 BICM 디코더의 일 실장 예에 대해 도 29를 이용하여 설명한다.

도 29는 본 발명의 또 다른 실시형태에 관한 BICM 디코더의 일 실장 예를 나타내는 블록도이다. 도 29의 BICM 디코더(2900)는 상기 파라미터(Q=8, N=12, M=4)에 대응하는 것이다.

도 29에 나타내는 BICM 디코더(2900)는 메인 LLR 메모리(2901), 버퍼 LLR 메모리(2902), LDPC 컨트롤러(2911), 로테이터(2912), 검사 노드 프로세서 군(2913), 디 로테이터(2914), QB 카운터(2931), 테이블(2932), 감산 유닛(2933), 인터리버(2934), 레지스터 군(2935), 인터리버(2936), 디 맵퍼 군(2937), 디 인터리버(2938), 레지스터 군(2939), 디 인터리버(2940) 및 지연 유닛(2941)을 구비한다.

도 29에서는 Q=8인 것을 고려하여 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)의 판독이 8개의 LLR치 씩 이루어지며, 검사 노드 프로세서 군(2913)에는 8개의 검사 노드 프로세서가 있고, 디 맵퍼 군(2951)에는 8개의 디 맵퍼가 존재한다. 또, M=4인 것을 고려하여 레지스터 군(2935, 2972)에는 4개의 레지스터가 있다.

디 맵퍼 군(2937)의 각 디 맵퍼는 디 모듈레이터(미 도시)의 출력을 이용하여 디 맵핑 처리를 실행하고, 이에 의해 얻어진 LLR치를 디 인터리버(2938)에 출력한다. 단, 디 맵퍼 군(2937)이 도 28에서의 반복 BICM 디코더의 콘스테레이션 디 맵퍼(2720)를 구성한다.

디 인터리버(2938)는 LLR치에 대해서 디 인터리브 처리(트랜스미터에 의한 스테이지 C에 의한 인터리브를 취소하는 인터리브 처리)를 실시하여, 디 인터리브 후의 LLR치를 레지스터 군(2939)의 각 레지스터에 출력한다. 단, 레지스터의 각각은 순회블록 1개 분의 LLR치(8개의 LLR치)가 저장된다. 레지스터 군(2939)에서는 레지스터에 보유된 순회블록 1개 분의 LLR치가 순차 후단에 출력되어 각 레지스터의 보유내용이 순차 갱신되어 간다. 디 인터리버(2940)는 공급되는 순회블록 1개 분의 LLR치(8개의 LLR치)에 대해서 인터리브 처리(트랜스미터에 의한 스테이지 B에 의한 인터리브를 취소하는 인터리브 처리)를 실시하고, 테이블(2932)의 보유내용(후술)에 따라 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)에 기입한다. 또, 테이블(2932)의 보유내용에 따른 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)에의 기입에 의해 트랜스미터에 의한 스테이지A에 의한 인터리브를 취소하는 인터리브 처리가 실현된다.

이와 같이 하여 메인 LLR 메모리(2901)는 디 인터리브 처리 후의 LLR치를 기억하며, LDPC 디코더(LDPC 컨트롤러(2911), 로테이터(2912), 검사 노드 프로세서 군(2913), 디 로테이터(2914))에 의해서도 이용된다. LDPC 복호 처리는 1 또는 복수의 반복에 의해 이루어지는 반복처리이다. LDPC 복호 처리의 각 반복에 있어서 메인 LLR 메모리(2901) 내의 LLR치가 갱신된다. 반복 BICM 복호 처리에 필요한 외부 정보를 산출하기 위해 이전의 LLR치는 버퍼 LLR 메모리(2902)에 보유된다.

여기서, LDPC 디코더의 처리를 기재한다.

LDPC 컨트롤러(2911)는 LDPC 부호의 패리티체크 행렬에 따라서 메인 LLR 메모리(2901)에 대해서 판독 어드레스를 출력하고, 이에 의해 메인 LLR 메모리(2901)는 순회블록 1개 분씩 LLR치를 로테이터(2912)에 순차 출력한다. 로테이터(2912)는 LDPC 컨트롤러(2911)에 의한 제어를 받아서 메인 LLR 메모리(2901)로부터 순차 공급되는 순회블록 1개 분의 LLR치를 소정 수 순회 시프트하고, 순회 시프트 후의 LLR치를 검사 노드 프로세서 군(2913)의 각 검사 노드 프로세서에 대해서 1 개씩 순차 출력한다. 각 검사 노드 프로세서 군(2913)의 각 검사 노드 프로세서는 LDPC 컨트롤러(2911)에 의한 제어를 받아서 순차 입력된 일련의 LLR치에 대해서 검사 노드 처리를 실행한다. 다음에, 검사 노드 프로세서 군(2913)의 각 검사 노드 프로세서는 LDPC 컨트롤러(2911)에 의한 제어를 받아서 검사 노드 처리의 결과인 일련의 LLR치를 순차 출력한다. 디 로테이터(2914)는 LDPC 컨트롤러(2911)에 의한 제어를 받아서 검사 노드 프로세서 군(2913)으로부터 순차 수신한 순회블록 1개 분의 처리 결과를 로테이터(2912)에 의한 순회 시프트를 취소하도록 소정 수 순회 시프트하고, 순회 시프트 후의 처리 결과를 메인 LLR 메모리(2901)에 순차 출력한다. LDPC 컨트롤러(2911)는 LDPC 부호의 패리티체크 행렬에 따라 메인 LLR 메모리(2901)에 대해서 기입 어드레스를 출력하고, 이에 의해 메인 LLR 메모리(2901)는 디 로테이터(2914)로부터 순차 공급되는 순회블록 1개 분의 처리 결과를 보유한다. LDPC 컨트롤러(2911)는 LDPC 부호의 패리티체크 행렬에 따라 이상의 처리를 반복해서 실행한다.

LDPC 반복처리를 소정의 회수 실행한 후 BICM 반복처리가 실행된다. LDPC 및 BICM 반복처리를 각각 내적 반복처리 및 외적 반복처리라고도 부른다. 또, 이들 2종류의 반복처리를 오버랩시켜 실장하는 것도 가능하다. 이에 의해 수속(收束)의 스피드를 올릴 수 있다. BICM 및 LDPC 복호 처리는 당 기술 분야에 있어서 주지이므로 상세한 설명은 생략한다.

QB 카운터(2931)는 0에서 11까지 카운트하는 것이며, 카운터 값을 테이블(2932)에 출력한다. 또, QB 카운터(2931)에 의한 카운트 동작은 N=12를 고려한 것이다.

테이블(2932)은 순회 블록 퍼뮤테이션의 규칙을 기억한 단순한 룩업 테이블이다. 즉, 테이블(2932)은 N=12개의 순회블록의 판독순서(기입 순서)의 정보(QB 카운터(2631)에 의한 12개의 카운터 값에 각각 다른 순회블록을 대응시킨 정보)를 보유하고 있다. 테이블(2932)은 QB 카운터(2931)로부터 공급되는 카운터 값에 대응한 순회블록 1개 분의 LLR치가 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)로부터 감산 유닛 군(2933)에 공급되도록 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)에 대해서 판독 어드레스를 출력한다. 이에 의해 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)는 각각 QB 카운터(2931)의 카운터 값에 대응한 순회블록 1개 분의 LLR치를 감산 유닛(2934)에 출력한다. 여기서, 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)로부터의 LLR치의 판독 위치와 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)에의 당해 LLR치의 기입 위치가 일치하도록 지연 유닛(2941)에 의한 지연 조정이 실시된다. 또, 이 테이블(2932)의 처리에 의해 순회 블록 퍼뮤테이션(스테이지A)에 상당하는 퍼뮤테이션이 실현된다.

감산 유닛 군의 각 감산 유닛(2933)은 메인 LLR 메모리(2901)의 출력으로부터 버퍼 LLR 메모리(2902)의 출력을 감산하고, 감산의 결과 얻어진 순회블록 1개 분의 외부 정보(8개의 외부 정보)를 인터리버(2934)에 출력한다.

인터리버(2934)는 감산 유닛(2933)으로부터 공급된 순회블록 1개 분의 외부 정보를 소정 수 순회 시프트 시켜서 레지스터 군(2935)의 1단째의 레지스터에 출력한다. 또, 이 인터리버(2934)의 처리에 의해 순회블록 내 퍼뮤테이션(스테이지 B)에 상당하는 처리가 실현된다. 단, 레지스터 군(2935)의 각 레지스터는 제어 펄스를 받아서 8개의 비트를 보유하고, 보유한 8개의 비트를 다음에 제어 펄스를 수신할 때까지 계속 출력한다.

QB 카운터(2931)의 카운터 값 「0」~ 「3」에 대해서 상기의 처리내용이 실시되면 인터리버(2936)에는 순회블록 4개 분의 외부 정보(32개의 외부 정보)가 입력된다. 이 타이밍에 인터리버(2936)는 입력된 순회블록 4개 분의 외부 정보에 대해서 인터리브 처리를 실행하고 디 맵퍼 군(2937)의 각 디 맵퍼에 콘스테레이션 어의 1개 분의 외부 정보(M=4개의 외부 정보)를 출력한다. 인터리브 처리에 의해 디 맵퍼 군(2951)의 각 디 맵퍼에는 레지스터 군(2935)의 4개의 레지스터 각각으로부터 1개씩 계 4개의 외부 정보가 공급된다. 또, 인터리버(2936)의 처리에 의해 칼럼-로 퍼뮤테이션(스테이지 C)에 상당하는 처리가 실현된다.

단, QB 카운터(2931), 테이블(2932), 인터리버(2934), 레지스터 군(2935) 및 인터리버(2936)가 도 28에서의 BICM 디코더의 비트 인터리버(2750)를 구성한다.

디 맵퍼 군(2937)의 각 디 맵퍼는 인터리버(2936)로부터 공급된 4개의 외부 정보를 사전 정보로서 이용하여 디 맵핑 처리를 실행하고, 새로운 LLR치를 디 인터리버(2938)에 출력한다.

디 인터리버(2938)는 LLR치에 대해서 디 인터리브 처리(트랜스미터에 의한 스테이지 C에 의한 인터리브를 취소하는 인터리브 처리)를 실시하고, 디 인터리브 후의 LLR치를 레지스터 군(2939)의 각 레지스터에 출력한다. 단, 레지스터의 각각은 순회블록 1개 분의 LLR치(8개의 LLR치)가 저장된다. 레지스터 군(2939)에서는 레지스터에 보유된 순회블록 1개 분의 LLR치가 순차 후단에 출력되어 각 레지스터의 보유내용이 순차 갱신되어 간다. 디 인터리버(2940)는 공급되는 순회블록 1개 분의 LLR치(8개의 LLR치)에 대해서 디 인터리브 처리(트랜스미터에 의한 스테이지 B에 의한 인터리브를 취소하는 인터리브 처리)를 실시하여 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)에 출력한다. 메인 LLR 메모리(2901) 및 버퍼 LLR 메모리(2902)는 테이블(2932)로부터 지연 유닛(2941)을 개재하여 기입 어드레스를 수신하고, 수신한 기입 어드레스에 따라서 디 인터리버(2940)로부터 수신한 순회블록 1개 분의 LLR치(8개의 LLR치)를 보유한다. 테이블(2932)에 따른 기입 처리에 의해 트랜스미터에 의한 스테이지A에 의한 인터리브를 취소하는 인터리브 처리(디 인터리브 처리)가 실현된다.

1개의 부호어에 대해서 상기 일련의 처리가 QB 카운터(2931)의 카운터 값 「0」에서 「3」, 「4」에서 「7」, 「8」에서 「11」의 합계 3회 행해진다.

단, QB 카운터(2931), 테이블(2932), 디 인터리버(2938), 레지스터 군(2939) 및 디 인터리버(2940)이 도 28에서의 BICM 디코더의 비트 디 인터리버(2730)를 구성한다.

인터리버(2934) 및 디 인터리버(2940)는 재구성 가능하며, 일정한 하드웨어 비용이 소요되나, 비용은 세심한 설계에 의해 최소한으로 억제할 수 있다. 인터리버(2936) 및 디 인터리버(2938)는 칼럼로 퍼뮤테이션을 실장하는 것이며, 이 퍼뮤테이션은 소정의 콘스테레이션 사이즈에 대해 일정하다. 따라서, 실장 비용은 적다.

또, 도 29의 일 실장 예에서는 병렬로 동작하는 Q 개의 디 맵퍼를 포함하나, 보다 병렬도를 낮게 또는 높게 하여 반복 BICM 디코더를 실장하는 것도 가능하다. 예를 들어 비트 인터리버에서의 병렬 인터리버 섹션의 수, 즉, N/M을 증가시킴으로써 병렬성을 간단하게 향상시킬 수 있다는 것을 용이하게 알 수 있다. 이들 수법에서는 Q×N/M 개의 디 맵퍼를 병렬로 함으로써 병렬화를 최대화할 수 있다. 상술한 비트 인터리버에는 그와 같은 병렬성을 어떤 장해도 없이 실현할 수 있다고 하는 메리트가 있다.

≪발명자에 의한 거듭된 검토≫

상술한 조건 1, 조건 2를 만족하는 인터리버(병렬 인터리버)에서는 콘스테레이션 어의 비트 수 M이 순회블록 수 N의 약수가 되는 것을 전제로 하고 있다. 그러나 항상 M이 N의 약수가 된다고는 할 수 없다. 예로 DVB-T2규격에서 사용되는 16K　LDPC 부호를 들 수 있으며, 16K　LDPC 부호의 부호어는 N=45개의 순회블록을 갖는다. M이 N의 약수가 되지 않는 경우, M이 짝수인 QAM 콘스테레이션 등의 정방형 콘스테레이션에 대한 맵핑은 용이하지 않다.

따라서, N 개의 순회블록에서 1 이상의 순회블록을 제외하고 남은 순회블록 만에 대해 상기 실시형태 (1)에서 설명한 인터리버(병렬 인터리버)를 적용하는 것은 특유의 해결방법이라고 할 수 있다.

바꾸어 말하면, 비트 인터리버는 N 개의 순회블록 중에서 콘스테레이션 어의 비트 수 M의 배수가 되는 N'개의 순회블록을 선택한다. 비트 인터리버는 선택한 N'개의 순회블록을 각각이 M 개의 순회블록을 포함하도록 N'/M 개의 섹션으로 분할하고, 각 섹션에 대해서 섹션 퍼뮤테이션을 실시한다. 제외된(선택되지 않은) 순회블록의 비트는 인터리브 되지 않아도 좋고, 인터리브 되어도 좋다.

예를 들어 제외되는 순회블록은 변수 노드의 중요도가 가장 작은 순회블록이어도 좋다. RA　QC　LDPC 부호(도 5 참조)의 경우, 예를 들어 제외되는 순회블록은 패리티 부분(중요도 2의 변수 노드를 갖는다)의 순회블록이라도 좋고, 이 경우 예를 들어 부호어의 최후로부터 1 이상의 순회블록이라도 좋다.

도 30은 실시형태 (1)에서 설명한 인터리브 방법을 적용하는 적용 대상의 순회블록과 적용하지 않는 적용 대상 외의 순회블록(제외되는 순회블록)을 나타내는 도면이다. 단, 도 30은 부호가 DVB-T2규격에서 정의되어 있는 16K　LDPC 부호이며, 콘스테레이션이 16QAM 콘스테레이션인 경우에 대한 도면이다. 도 30의 예에서는 적용 대상의 순회블록은 44개의 순회블록(1, …, 44)이며, 적용 대상 외의 순회블록(제외되는 순회블록)은 그 맨 마지막 줄의 1개의 순회블록 45뿐이다. 또, 4개의 흑색 사각이 1번째의 콘스테레이션 어의 4 비트를 나타낸다.

일반적으로 인터리버 섹션(M 개의 순회블록으로 이루어지는 섹션)의 수는 floor(N/M)이며, 제외되는 순회블록의 수는 rem(N, M)이다. 여기서, floor(N/M)는 N/M이하의 최대의 정수 치를 되돌리는 함수이며, rem(N, M)는 N을 M으로 나눈 잉여 치를 되돌리는 함수이다.

표 2에 DVB-T2규격에서의 16K　LDPC 부호(N=45개의 순회블록을 갖는다)에 관한 다양한 콘스테레이션 사이즈(콘스테레이션의 비트 수 M)에 대한 섹션 수와 제외되는 순회블록 수를 나타낸다.

콘스테레이션 사이즈	M	섹션 수	제외되는 순회블록 수
QPSK 16QAM 64QAM 256QAM	2 4 6 8	22 11 7 5	1 1 3 5

상기에 설명한 조건 1, 조건 2를 만족하는 인터리브 방법에서는 각 콘스테레이션 어는 M 개의 순회블록에 맵핑 된다. 그러나 큰 사이즈의 콘스테레이션(콘스테레이션 포인트 수가 많은 콘스테레이션)에 대해서 조건 1, 조건 2를 만족하는 인터리브 방법을 적용하는 경우 매우 많은 지연 레지스터가 필요해진다(도 26 및 도 29에서 설명한 실장 예를 참조). 매우 많은 지연 레지스터의 사용은 회로면적 및 소비전력의 증대로 연결된다. 이에 더하여, 콘스테레이션 어가 맵핑 되는 순회블록 수를 감소시키는 것은 외(BICM)의 이테레이션과 내(LDPC)의 이테레이션 간의 오버 랩핑을 증대시키기 위해 유익하며, 전체의 BICM 복호의 대기시간을 감소시킨다.

각 콘스테레이션 어의 2비트 이상을 동일 순회블록에 맵핑 함으로써 콘스테레이션 어가 맵핑 되는 순회블록의 수를 감소시킬 수 있다. 동일 순회블록에 맵핑 되는 콘스테레이션 어의 비트의 수를 폴딩 계수라고 부르며, F라고 표기한다. 예를 들어 콘스테레이션이 16QAM 콘스테레이션이며, F=2의 경우, 콘스테레이션 어는 4개의 순회블록 대신에 2개의 순회블록에만 맵핑 된다. 유일한 제약은 폴딩 계수 F(1보다 큰 정수)가 M과 Q의 약수가 아니면 안 된다는 것이다. 또, F=1은 폴딩 없음, 즉, 실시형태 (1)에 대응한다.

복소 QAM 콘스테레이션 심벌은 2개의 동일한 실 PAM(pulse-amplitude modulation) 심벌로 분리할 수 있다. 따라서, QAM 콘스테레이션의 M비트는 2개의 동일한 실 PAM 심벌의 M/2비트의 세트로 분할할 수 있고, 콘스테레이션 어의 비트는 동일한 M/2개의 순회블록에 맵핑 할 수 있다. F=2인 폴딩 계수는 QAM 콘스테레이션에 있어서는 유익하다.

실수 분해할 수 없는 복소 콘스테레이션, 예를 들어 DVB-S2규격에서 사용되는 것과 같은 8 PSK(phase shift keying), 16APSK(amplitude phase shift keying), 32APSK 등에서는 폴딩 수법의 이용은 용이하지 않다. 그러나 F가 M의 약수이면 폴딩 수법의 이용은 가능하다. 그러나 각 순회블록의 비트의 모두가 콘스테레이션의 동일한 로 버스트 레벨의 비트에만 맵핑 되는 것은 이미 보증할 수 없다.

폴딩을 이용하는 수법에서는 예를 들어 각 순회블록의 비트의 모두가 콘스테레이션의 동일한 로 버스트 레벨의 비트에 맵핑 되는 것은 바람직하다.

폴딩은 제외되는 순회블록의 수를 줄이거나, 또는 제외되는 순회블록의 수를 0으로 하는 부가적인 이점을 갖는다. 상기 설명한 것과 같이 실시형태 (1)에서 설명한 인터리버(병렬 인터리버)를 적용하기 위해서는 부호어를 구성하는 순회블록의 일부를 제외할 필요가 있다.

폴딩 없음(F=1)의 경우 M 개의 순회블록으로 이루어지는 그룹의 수(섹션 수)는 floor(N/M)이며, 제외되는 순회블록 수는 rem(N, M)이다. 한편, 폴딩 있음의 경우 M/F개의 순회블록으로 이루어지는 그룹의 수는 floor(N/(M/F))이며, 제외되는 순회블록 수는 rem(N,M/F)이다. 이 구체적인 수치의 예로 DVB-T2규격에 사용되는 LDPC 부호에 대해 표 3에 나타낸다.

LDPC 부호어 길이	콘세테레이션 사이즈	M	폴딩 없음		폴딩 있음
LDPC 부호어 길이	콘세테레이션 사이즈	M	섹션 수	제외되는 순회블록 수	섹션 수	제외되는 순회블록 수
16K (N=45, Q=360)	QPSK 16QAM 64QAM 256QAM	2 4 6 8	22 11 7 5	1 1 3 5	44 22 15 11	1 1 0 1
16K (N=180, Q=360	QPSK 16QAM 64QAM 256QAM	2 4 6 8	90 45 30 22	0 0 0 4	180 90 60 45	0 0 0 0

발명자는 폴딩(F가 2 이상의 정수)을 실시하기 위해서는 조건 1, 조건 2를 아래와 같은 조건 1A, 조건 2A로 변경할 필요가 있다는 지견을 얻었다.

(조건 1A)

각 콘스테레이션 어의 M 개의 비트가 LDPC 부호어의 M/F개의 다른 순회블록에 맵핑 된다. 이것은 LDPC 부호어의 M/F개의 다른 순회블록으로부터 F개의 비트씩 콘스테레이션 어에 맵핑 하는 것과 등가이다. 이 개요를 도 31 (a)에 나타낸다.

(조건 2A)

M/F개의 순회블록에 맵핑 되는 모든 콘스테레이션 어가 당해 M/F개의 순회블록에만 맵핑 된다. 이것은 Q 비트로 이루어지는 M/F개의 다른 순회블록의 M×Q/F개의 비트의 모두는 Q/F개의 콘스테레이션 어에만 맵핑 되는 것과 등가이다. 이 개요를 도 31 (b)에 나타낸다.

또, F=1은 폴딩 없음이고, 조건 1A, 조건 2A는 조건 1, 조건 2와 동일해진다.

≪실시형태 (2)≫

이하, 상기 조건 1A, 조건 2A를 만족하는 비트 인터리버(병렬 비트 인터리버)의 상세에 대하여 설명한다. 또, 이하에 있어서 실질적으로 동일한 처리내용 및 동일한 처리내용을 실시하는 구성 유닛에는 동일한 부호를 부여한다.

본 명세서에서는 M/F개의 순회블록으로 이루어지는 그룹의 각각, 또는 Q/F개의 콘스테레이션 어로 이루어지는 그룹의 각각을 폴딩 섹션(또는 폴딩 인터리버 섹션)이라고 부른다.

또, F=1의 경우(폴딩 없음), 폴딩 인터리버 섹션은 인터리버 섹션과 일치하고, 비트 인터리버는 실시형태 (1)의 비트 인터리버와 동일 구성이 된다.

F가 1보다 큰 정수의 경우가 폴딩이며, 실시형태 (2)에서는 폴딩 있음의 일례로서 F=2의 경우를 설명한다.

도 32는 본 발명의 또 다른 실시형태에 관한 Q=8, M=4, N=12, F=2에 대응하는 조건 1A, 조건 2A를 만족하는 비트 인터리버의 일 구성 예를 나타내는 블록도이다.

도 32에서는 QC-LDPC 부호의 부호어는 각각이 Q=8개의 비트로 이루어지는 N=12개의 순회블록 QB1~QB12로 구성되어 있다. 24개의 콘스테레이션 어는 각각 M=4개의 비트로 이루어지고, 각각이 2M=16개의 콘스테레이션 포인트의 어느 하나를 나타낸다. 비트 인터리버는 F×N/M=6개의 폴딩 섹션으로 나눌 수 있고, 24개의 콘스테레이션 어는 F×N/M=6개의 폴딩 섹션의 어느 하나에 관련시킬 수 있다.

비트 인터리버(2000A)는 비트 퍼뮤테이션 유닛(2010A)을 가지며, 비트 퍼뮤테이션 유닛(2010A)은 서로 독립해서(서로 의존하지 않고) 동작하는 F×N/M=6개의 폴딩 섹션 퍼뮤테이션 유닛(2021A~2026A)을 갖는다. 또, 폴딩 섹션 퍼뮤테이션 유닛을 6개 구비하도록 하는 대신에 1개의 폴딩 섹션 퍼뮤테이션 유닛을 이용하여 처리 대상을 시계열로 전환하면서 후술하는 6개의 폴딩 섹션 퍼뮤테이션 처리를 실행하도록 해도 좋다.

폴딩 섹션 퍼뮤테이션 유닛(2021A, 2022A, 2023A, 2024A, 2025A, 2026A)은 서로 독립해서(서로 의존하지 않고) 4개의 콘스테레이션 어(C1~C4, C5~C8, C9~C12, C13~C16, C17~C20, C21~C24)의 각각에 M/F=2개의 순회블록(QB1~QB2, QB3~QB4, QB5~QB6, QB7~QB8, QB9~QB10, QB11~QB12)의 각각으로부터 F=2개의 비트씩 맵핑되도록 2개의 순회블록의 합계 16개의 비트에 대해서 그 배열 순을 바꾸는 폴딩 섹션 퍼뮤테이션 처리를 실행한다.

상술한 2개의 조건 1A, 조건 2A는 단지 비트 인터리버가 F×N/M 개의 병렬 폴딩 섹션으로 나눌 수 있는 것을 보증할 뿐의 것이다. 이들 병렬 폴딩 섹션에 대해서 실시하는 폴딩 섹션 퍼뮤테이션 처리에 서로 동일한 퍼뮤테이션 규칙이 적용되어도 좋고 서로 다른 퍼뮤테이션 규칙이 적용되어도 좋으며, 일부만이 서로 동일한 퍼뮤테이션 규칙이 적용되어도 좋다.

예를 들어 폴딩 섹션 퍼뮤테이션 유닛은 순회블록의 Q 개의 비트를 Q/F개의 콘스테레이션 어의 동일한 로 버스트 레벨을 갖는 비트에 맵핑 하도록 해도 좋다. 이에 대해 Q=8, M=4를 예로 들어서 도 33 및 도 34를 이용하여 설명한다.

도 34 (a)는 F=1 (폴딩 없음)의 (폴딩)섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 블록도이며, 도 22 (a)와 동일 구성이다.

도 34 (b)는 도 32 중의 F=2(폴딩 있음)의 경우의 2개의 폴딩 섹션 퍼뮤테이션 유닛의 일 구성 예를 나타내는 블록도이다.

단, 도 34 (b)의 예에서는 콘스테레이션이 16QAM 콘스테레이션이다. 이 때문에, 콘스테레이션의 비트에는 2개의 로 버스트 레벨이 있고, 비트 b1과 비트 b3이 동일한 로 버스트 레벨, 비트 b2와 비트 b4가 동일한 로 버스트 레벨이다.

폴딩 섹션 퍼뮤테이션 유닛(2201A(2202A))은 칼럼로 퍼뮤테이션 유닛((2131A)(2132A))을 갖는다.

칼럼로 퍼뮤테이션 유닛((2131A(2132A))은 순회블록(QB1~QB2(QB3~QB4))의 Q×M/F=16개의 비트에 대해서 이 배열 순을 바꾸는 칼럼로 퍼뮤테이션 처리를 실행한다. 상술하면, 칼럼로 퍼뮤테이션 유닛((2131A(2132A))은 Q×M/F=16개의 비트를 Q열 M/F행=8열 2행의 행렬의 행 방향으로 기입하고, 기입한 16개의 비트를 열 방향으로 판독하는 것과 등가인 칼럼로 퍼뮤테이션 처리를 실행한다. 또, 칼럼로 퍼뮤테이션 유닛((2131A, (2132A))에 의한 칼럼로 퍼뮤테이션 처리는 도 9 (a), (b)의 12열 1350행이 Q열 M/F행으로 치환되고, 기입 처리가 열 방향에서 행 방향으로, 판독처리가 행 방향에서 열 방향으로 교체된 것이다.

또, 폴딩 계수 F의 폴딩에 의해 1개의 콘스테레이션 어에 맵핑 되는 순회블록 수가 감소한다. 이에 의해 칼럼로 퍼뮤테이션에서의 행렬의 행수는 M에서 M/F으로 감소한다.

도 33 (a)는 도 34 (a)의(폴딩) 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 나타내는 도면이며, 도 33 (b)는 도 34 (a)의 2개의 폴딩 섹션 퍼뮤테이션 유닛에 의한 맵핑의 기능을 나타내는 도면이다. 도 33 (a), (b)에서는 각 콘스테레이션 어의 M=4개의 비트가 b1~b4로 나타내고 있다. 또, 굵은 선으로 둘러싸고 있는 부분은 콘스테레이션 어 C1에 대한 맵핑을 나타내고 있다.

도 33 (a), 도 34 (a)의 예에서는 1개의 순회블록의 8비트(동일 중요도를 갖는다)는 8개의 콘스테레이션 어의 동일 비트 인덱스를 갖는 비트(동일 로 버스트 레벨을 갖는다)에 맵핑 되어 있다. 또, 도 33 (b), 도 34 (b)의 예에서는 1개의 순회블록의 8비트(동일 중요도를 갖는다)는 4개의 콘스테레이션 어의 동일 로 버스트 레벨의 비트에 맵핑 되어 있다.

단, 순회블록 QB5~QB6, QB7~QB8, QB9~QB10, QB11~QB12에 대해 도 34 (b)에서 설명한 폴딩 섹션 퍼뮤테이션을 하도록 해도 좋다.

또, 도 34 (a), (b)의 폴딩 섹션 퍼뮤테이션 유닛에 있어서 칼럼로 퍼뮤테이션의 전단에 순회블록 QB1~QB4의 비트에 대해서 그 배열 순을 바꾸는 순회블록 내 퍼뮤테이션을 실시하는 유닛을 추가해도 좋다.

본 발명의 또 다른 실시형태에서는 비트 인터리버는 폴딩 섹션 퍼뮤테이션 처리를 실행하기 전에 부가적으로 N 개의 순회블록에 대해서 그 배열 순을 바꾸는 순회 블록 퍼뮤테이션 처리를 실행한다. 부가적으로 순회 블록 퍼뮤테이션 처리를 실행하는 비트 인터리버의 일 구성 예를 도 35에 나타낸다.

도 35에 나타내는 비트 인터리버(2300A)는 순회 블록 퍼뮤테이션 유닛(2310)과 비트 퍼뮤테이션 유닛(2010A)(폴딩 섹션 퍼뮤테이션 유닛(2021A~2026A)을 포함한다)을 구비한다.

도 36은 도 35의 비트 인터리버의 일 구성 예를 나타내는 블록도이다.

도 36의 비트 인터리버(2400A)는 순회 블록 퍼뮤테이션 유닛(2310)과 비트 퍼뮤테이션 유닛(2200A)(폴딩 섹션 퍼뮤테이션 유닛(2201A~2206A)을 포함한다)을 갖는다.

폴딩 섹션 퍼뮤테이션 유닛(2201A~2206A)은 각각 칼럼로 퍼뮤테이션 유닛(2131A~2136A)을 구비한다. 칼럼로 퍼뮤테이션 유닛(2133A~2136A)은 각각 칼럼로 퍼뮤테이션 유닛(2133A~2132A)과 실질적으로 동일한 퍼뮤테이션 처리를 실행한다.

또, 도 35, 도 36의 비트 인터리버에 있어서 순회 블록 퍼뮤테이션의 전단 또는 후단에 순회블록 QB1~QB12의 비트에 대해서 그 배열 순을 바꾸는 순회블록 내 퍼뮤테이션을 실시하는 유닛을 추가해도 좋다.

이하, 조건 1A, 조건 2A를 만족하는 비트 인터리브 처리를 실행하는 비트 인터리버를 포함하는 트랜스미터의 일 구성 예에 대해 도 37을 이용하여 설명한다.

도 37은 본 발명의 또 다른 실시형태에 관한 트랜스미터의 일 구성 예를 나타내는 블록도이다. 도 37에 나타내는 트랜스미터(2500A)는 도 25의 트랜스미터(2500)의 비트 인터리버(2520)이 비트 인터리버(2520A)로 치환한 구성이다.

비트 인터리버(2520A)는 LDPC 인코더(2510)로부터 QC-LDPC 부호의 부호어를 수신한다. 이 부호어는 N=12개의 순회블록으로 이루어지며, 각 순회블록은 Q=8개의 비트로 이루어진다. 그리고, 비트 인터리버(2520A)는 부호어의 비트에 대해서 그 배열 순을 바꾸는 비트 인터리브 처리를 실행한다. 비트 인터리버(2520A)는 비트 인터리브 처리가 실시된 부호어를 각각 M=4개의 비트로 이루어지며 각각이 2M=16개의 소정의 콘스테레이션 포인트의 어느 하나를 나타내는 복수의 콘스테레이션 어로 분할하여 콘스테레이션 맵퍼(2530)에 출력한다. 단, 비트 인터리버(2520A)는 비트 인터리브 처리로 예를 들어 도 32 내지 도 34에서 설명한, 또는 그 변형으로서 설명한 비트 퍼뮤테이션 처리를 실행한다(F=1을 제외). 또는 비트 인터리버(2520A)는 비트 인터리브 처리로 비트 퍼뮤테이션 처리에 더하여(F=1을 제외), 예를 들어 도 35 및 도 36에서 설명한, 또는 그 변형으로서 설명한 순회 블록 퍼뮤테이션 처리를 추가적으로 실시해도 좋다.

이하, 조건 1A, 조건 2A를 만족하는 비트 인터리브 처리를 실행하는 비트 인터리버를 포함하는 트랜스미터로부터의 신호를 수신하는 리시버에 대해 도면을 이용하여 설명한다.

도 38은 본 발명의 또 다른 실시형태에 관한 비 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도이다. 리시버는 트랜스미터와 역의 동작을 실행한다. 도 38에 나타내는 리시버(2700A)는 도 27의 리시버(2700)의 비트 디 인터리버(2730)가 비트 디 인터리버(2730A)로 치환된 구성이다.

비트 디 인터리버(2730A)는 콘스테레이션 디 맵퍼(2720)로부터 출력되는 소프트비트 열에 대해서 트랜스미터(2500A) 내의 비트 인터리버(2520A)가 비트 열에 대해서 실시한 비트 인터리브 처리를 취소하고 원래의 배열로 되돌리는 인터리브 처리(비트 디 인터리브 처리)를 실시한다.

도 39는 본 발명의 또 다른 실시형태에 관한 비 반복 BICM 디코더를 갖는 리시버의 일 구성 예를 나타내는 블록도이다. 리시버는 트랜스미터와 역의 동작을 실행한다. 도 39에 나타내는 리시버(2800A)는 도 28의 리시버(2800)의 비트 디 인터리버(2730) 및 비트 인터리버(2750)가 비트 디 인터리버(2730A) 및 비트 디 인터리버(2750A)로 치환된 구성이다.

비트 인터리버(2750A)는 외부 정보(extrinsic information)에 대해서 트랜스미터(2500A) 내의 비트 인터리버(2520A)가 비트 열에 대해서 실시한 비트 인터리브 처리와 동일한 인터리브 규칙의 인터리브 처리를 실행한다.

하드웨어의 실장의 관점에서, 예를 들어 폴딩은 1개의 콘스테레이션 어의 비트가 보다 적은 LLR 메모리 로케이션에 배치되도록 해도 좋다. 통상, 디코더에서의 LLR 메모리는 G×N 개의 어드레스 지정 가능한 로케이션을 가지며, 각 로케이션은 Q/G개의 LLR치를 보유하는 것이 가능하게 되어 있다. G는 Q의 약수인 실장 파라미터이며, 메모리 입도(granularity)라고 한다. 디코더 내의 LLR 메모리 로케이션과 M=4, F=2, Q=12, G=1~12에 대응하는 1번째의 콘스테레이션 어의 LLR치의 배치 개소를 도 40에 나타낸다.

메모리 로케이션에서의 LLR치의 수, 즉, Q/G는 F의 배수일 필요가 있고, 각 콘스테레이션의 LLR치가 메모리의 모든 로케이션에 있어서 동일 위치에 저장된다. 이것은 어느 콘스테레이션 어에서의 LLR치도 M/F개의 메모리 로케이션에 저장되는 것을 보증한다. 이것에 반하는 예를 도 40의 G=4에 나타내며, 각 메모리 로케이션은 12/4=3개의 LLR치를 저장한다. 2번째와 5번째의 콘스테레이션 어의 LLR치는 2개의 메모리 로케이션 대신에 4개의 메모리 로케이션에 보유된다.

F=2의 폴딩이 적용될 수 있는 단순한 QAM 콘스테레이션의 경우에 더하여 2 이상의 콘스테레이션 심벌이 결합 복호(jointly decode) 될 때 폴딩은 매우 유용하다. 결합 복호는 예를 들어 블록부호(시공간부호, 주파수 공간부호 등)의 최우 복호(;maximum likelihood) 또는 2 차원 이상의 회전 콘스테레이션에 대해서 필요해진다.

일반적으로 블록부호는 2 이상의 입력심벌(x1, …, xK)을 2 이상의 출력심벌(y1, …, yL)로 부호화한다. 여기서, L은 K 이하이다. 블록부호는 L행 K열의 생성행렬에 의해 모델화된다. 여기서, 입력신호 벡터 X에 생성행렬 G를 좌승산 함으로써 출력신호 벡터 Y를 얻을 수 있다(Y=GX).

입력신호 벡터 X 및 출력신호 벡터 Y의 요소는 생성행렬 G의 요소와 같이 실수 또는 복소수가 될 수 있다. 부호의 종류에 따라서는 출력신호 벡터 Y는 다른 시간 슬롯 혹은 다른 주파수 슬롯으로 송신되며, 다른 안테나를 이용하여 송신되거나, 또는 다른 시간 슬롯 혹은 다른 주파수 슬롯 및 다른 안테나를 이용하여 송신되는 경우가 있다.

리시버에서는 입력신호 벡터 X의 모든 요소의 복호를 위해 최우 복호가 요구된다. MIMO(multiple-input multiple-output) 통신시스템용의 블록부호로 아라모우치(Alamouti) 부호, Golden 부호 및 공간 다중을 들 수 있다.

K개의 심벌이 동일 블록에 부호화되어 있는 경우, 폴딩 계수는 K까지 사용 가능하다는 것은 분명하다. 게다가 심벌이 QAM 심벌(2개의 분리 가능한 PAM 심벌을 포함한다)이라면 사용 가능한 폴딩 계수는 2×K까지 증가할 수 있다.

본 발명의 또 다른 실시 형태에 의하면 다른 사이즈의 콘스테레이션, 즉, 하이브리드 콘스테레이션이 결합부호화되어 있는 경우에는 2개의 콘스테레이션은 서로 다른 로 버스트 레벨을 가지고 있으므로, 예를 들어 일방의 콘스테레이션 어의 비트에 맵핑 하는 순회블록과 타방의 콘스테레이션 어의 비트에 맵핑 하는 순회블록은 서로 다르게 한다.

여기서, 2개의 송신안테나를 이용한 부호 공간 다중 MIMO 시스템을 예로 들어 설명한다. 부호화 전의 복소 신호를 X=［x1　x2］로 한다. 여기서 x1은 QPSK가 실시된 신호이며, x2는 16QAM이 실시된 신호이다. 부호화 후의 복소 신호를 Y=［y1　y2］로 한다. 여기서 y1 및 y2는 각각 제 1 안테나 및 제 2 안테나에 의해 송신되는 신호이다. Y는 X에 2행 2열의 생성행렬 G(요소는 실수라도, 복소수라도 좋다)를 좌승산 함으로써 얻을 수 있다(Y=GX).

예를 들어 QPSK 심벌과 16QAM 심벌을 동일한 블록부호에 다중화하는 경우의 폴딩 계수 F=2에 대한 맵핑의 일례를 도 41에 나타낸다. 도 41에서는 순회블록에서의 최초의 7 비트만을 나타내고 있다. 2개의 복소 심벌 x1 및 x2는 다음과 같은 구조를 갖는다.

x1은 실수부가 b1, 허수부가 b2로 주어지는 QPSK 심벌이다.

x2는 실수부가 b3, b4, 허수부가 b5, b6로 주어지는 16QAM 심벌이다.

2개의 심벌은 리시버에서 결합 복호 되며, 이에 의해 이른바 콘스테레이션 블록 혹은 생성된 블록이 만들어진다.

전체의 6 비트의 콘스테레이션 블록은 3개의 로 버스트 레벨을 가지게 된다.

레벨 1：QPSK의 b1과 b2는 QB1에 맵핑 된다.

레벨 2：16QAM의 b3과 b5는 QB2에 맵핑 된다.

레벨 3：16QAM의 b4와 b6은 QB3에 맵핑 된다.

또, 일방의 콘스테레이션의 비트 수를 M1, 타방의 콘스테레이션의 비트 수를 M2로 한 경우, N 개의 순회 그룹을 M1개의 순회블록으로 이루어지는 1 이상의 그룹과 M2개의 순회블록으로 이루어지는 1 이상의 그룹에 분할하여 비트 인터리브 처리를 실행한다.

≪실시형태 (3)≫

이하, N이 M의 배수가 아니며, 폴딩을 실시하는 경우의 인터리버의 일례에 대해 기재한다.

도 42는 일례로 F=2의 인터리브 처리를 적용하는 적용 대상의 순회블록과 적용하지 않은 적용 대상 외의 순회블록(제외되는 순회블록)을 나타내는 도면이다. 단, 도 42는 부호가 DVB-T2규격에서 정의되어 있는 16K　LDPC 부호이며, 콘스테레이션이 16QAM 콘스테레이션인 경우에 대한 도면이다. 도 42의 예에서는 적용 대상의 순회블록은 44개의 순회블록(1, …, 44)이며, 적용 대상 외의 순회블록(제외되는 순회블록)은 그 맨 마지막 줄의 1개의 순회블록 45뿐이다. 또, 4개의 흑색 사각이 1번째의 콘스테레이션 어의 4 비트를 나타낸다.

도 43은 N이 M의 배수가 아니며, 폴딩을 실시하는 경우의 비트 인터리버의 일 구성 예를 나타내는 블록도이다. 설명을 간단하게 하기 위해 N=13, Q=8, M=4, F=2로 한다.

폴딩 섹션 수는 floor(N/(M/F))=6, 제외되는 순회블록 수는 rem(N, M/F)=1이다.

비트 인터리버(2000B)는 순회블록 QB1~QB13 중 13-1=12개의 순회블록 QB1~QB12를 조건 A1, 조건 A2를 만족하는 인터리버를 적용하는 순회블록에 선택한다. 그리고, 비트 인터리버(2000B) 내의 비트 퍼뮤테이션 유닛(2010A)은 선택한 12개의 순회블록에 대해서 도 32를 이용하여 설명한 퍼뮤테이션 처리를 실행한다. 또, 순회블록 QB13의 비트는 인터리브 되지 않고 콘스테레이션 어로 맵핑 되게 되어 있으나, 인터리브 하고 나서 콘스테레이션 어로 맵핑되도록 해도 좋다.

또, N이 M의 배수가 아니며, 폴딩을 실시하지 않는 인터리버의 일례로서 도 43의 비트 퍼뮤테이션 유닛(2010A)을 도 20의 비트 퍼뮤테이션 유닛(2010)으로 치환한 구성을 들 수 있다.

≪보충 1≫

본 발명은 상기 실시형태에서 설명한 내용으로 한정되지 않으며, 본 발명의 목적과 그에 관련 또는 부수하는 목적을 달성하기 위한 어떤 형태에 있어서도 실시 가능하며, 예를 들어 이하라도 좋다.

(1) 상기의 실시형태 (1)에서는 파라미터로 N=12, Q=8, M=4를 예로 들어 설명하였으나, 파라미터 N, M, Q의 값은 이에 한정되는 것은 아니며, N이 M의 배수이면 좋다. 또, N이 M의 2 이상의 배수인 경우에는 비트 인터리빙의 처리를 복수의 섹션으로 분할하여 실행하는 것이 가능하게 된다.

(2) 폴딩 있음(F가 2이상의 정수)의 실시형태 (2)에서는 파라미터로 N=12, Q=8, M=4를, 폴딩 계수로 F=2를 예로 들어 설명하였으나, 파라미터 N, M, Q의 값이나 폴딩 계수 F의 값은 이에 한정되는 것은 아니다. F가 M 및 Q의 각각의 약수이며, N이 M/F의 배수이면 좋다.

(3) 폴딩 있음의 실시형태 (2)에서는 F의 값을 16QAM 콘스테레이션의 동일한 로 버스트 레벨을 갖는 비트 수 「2」로 설명하였으나, 이에 한정되는 것은 아니다. F의 값은 콘스테레이션의 동일한 로 버스트 레벨을 갖는 비트 수로 하는 외에, F의 값을 콘스테레이션의 동일한 로 버스트 레벨의 비트 수 이외로 해도 좋다.

(4) 폴딩 있음의 실시형태 (2)에서는 폴딩 계수 F=2이며 QAM 콘스테레이션이 16QAM 콘스테레이션으로 하여 설명하였으나, 이에 한정되는 것은 아니며, F=2이며, QAM 콘스테레이션이 16QAM 콘스테레이션 이외의 QAM 콘스테레이션(예를 들어 64 QAM 콘스테레이션, 256QAM 콘스테레이션) 등이라도 좋다.

(5) 상기 각 실시형태에서는 콘스테레이션으로 16QAM(M=4)을 예로 들어 설명하였으나, 콘스테레이션으로 QPSK나 QAM 등과 같은 특정의 변조 방식 외에, 예를 들어 DVB-S2규격에서 이용되는 원형 콘스테레이션이나 다차원 콘스테레이션 등 다양한 변조방식을 이용할 수 있다.

(6) 상기 실시형태에서 설명한 방법 또는 장치를 소프트웨어에 의해 실현해도 좋고 하드웨어에 의해 실현해도 좋으며, 특정의 형태로 한정되는 것은 아니다. 구체적으로는 상기 실시형태는 컴퓨터, 마이크로 프로세서, 마이크로 컨트롤러 등이 상기 실시형태에서 설명한 방법이나 장치의 모든 스텝을 실행할 수 있는 컴퓨터 실행가능 명령을 컴퓨터 판독 가능 매체 상에서 구현화한 형태로 실시해도 좋다. 또, 상기 실시형태는 ASIC(Application-Specific　Integrated　Circuit)나, FPGA(Field　Programmable　Gate　Array)의 형태로 실시해도 좋다.

≪보충 2≫

본 발명에 관한 비트 인터리브 방법, 비트 인터리버, 비트 디 인터리브 방법, 비트 디 인터리버 및 디코더와 그 효과에 대해 설명한다.

본 발명의 한 형태인 제 1 비트 인터리브 방법은 의사순회 저밀도 패리티체크 부호를 이용하는 통신시스템에서의 비트 인터리브 방법으로, 상기 비트 인터리브 방법은 각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 상기 의사순회 저밀도 패리티체크 부호의 부호어를 수신하는 수신스텝과, 상기 부호어의 비트에 대해서 당해 부호어의 비트의 배열 순을 바꾸는 비트 퍼뮤테이션 처리를 실행하는 비트 퍼뮤테이션 스텝과, 상기 비트 퍼뮤테이션 처리가 실행된 부호어를 각각이 M 개의 비트로 이루어지며, 각각이 소정의 콘스테레이션의 2M 개의 콘스테레이션 포인트의 어느 하나를 나타내는 복수의 콘스테레이션 어로 분할하는 분할스텝을 가지며, 상기 비트 퍼뮤테이션 처리가 실행되기 전의 상기 부호어는 F×N/M 개의 폴딩 섹션으로 분할되고, F는 1보다 큰 정수이며, 각 상기 폴딩 섹션은 M/F개의 상기 순회블록으로 이루어지고, 각 상기 콘스테레이션 어는 F×N/M 개의 상기 폴딩 섹션 중 어느 하나와 관련되어 있고, 상기 비트 퍼뮤테이션 스텝은 각 상기 콘스테레이션 어가 관련되어 있는 상기 폴딩 섹션 중의 M/F개의 다른 상기 순회블록의 각각의 F개의 비트로 이루어지는 합계 M 개의 비트로 구성되고, 각 상기 폴딩 섹션의 모든 비트가 당해 폴딩 섹션에 관련되어 있는 Q/F개의 상기 콘스테레이션 어 만에 맵핑되도록 상기 비트 퍼뮤테이션 처리를 실행한다.

본 발명의 한 형태인 제 1 비트 인터리버는 의사순회 저밀도 패리티체크 부호를 이용하는 통신시스템에서의 비트 인터리버로, 상기 비트 인터리버는 각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 상기 의사순회 저밀도 패리티체크 부호의 부호어를 수신하여, 상기 부호어의 비트에 대해서 당해 부호어의 비트의 배열 순을 바꾸는 비트 퍼뮤테이션 처리를 실행하고, 상기 비트 퍼뮤테이션 처리가 실행된 부호어를 각각이 M 개의 비트로 이루어지며, 각각이 소정의 콘스테레이션의 2M 개의 콘스테레이션 포인트의 어느 하나를 나타내는 복수의 콘스테레이션 어로 분할되도록 출력하는 비트 퍼뮤테이션부를 구비하고, 상기 비트 퍼뮤테이션 처리가 실행되기 전의 상기 부호어는 F×N/M 개의 폴딩 섹션으로 분할되며, F는 1보다 큰 정수이고, 각 상기 폴딩 섹션은 M/F개의 상기 순회블록으로 이루어지며, 각 상기 콘스테레이션 어는 F×N/M 개의 상기 폴딩 섹션 중 어느 하나와 관련되어 있고, 상기 비트 퍼뮤테이션부는 각 상기 콘스테레이션 어가 관련되어 있는 상기 폴딩 섹션 중의 M/F개의 다른 상기 순회블록의 각각의 F개의 비트로 이루어지는 합계 M 개의 비트로 구성되고, 각 상기 폴딩 섹션의 모든 비트가 당해 폴딩 섹션에 관련되어 있는 Q/F개의 상기 콘스테레이션 어만으로 맵핑되도록 상기 비트 퍼뮤테이션 처리를 실행한다.

이들에 의하면 높은 병렬성을 갖는 비트 인터리브 처리의 실시가 가능해짐에 더하여, 회로 면적 및 소비전력의 삭감을 달성된다.

본 발명의 한 형태인 제 2 비트 인터리브 방법은, 제 1 비트 인터리브 방법에 있어서, 상기 비트 퍼뮤테이션 스텝은 F×N/M 개의 상기 폴딩 섹션을 서로 독립으로, 각 상기 폴딩 섹션의 비트에 대해서 당해 폴딩 섹션의 비트의 배열 순을 바꾸는 폴딩 섹션 퍼뮤테이션 처리를 실행하는 폴딩 섹션 퍼뮤테이션 스텝을 갖는다.

본 발명의 한 형태인 제 2 비트 인터리버는, 제 1 비트 인터리버에 있어서, 상기 비트 퍼뮤테이션부는 F×N/M 개의 상기 폴딩 섹션을 서로 독립으로, 각 상기 폴딩 섹션의 비트에 대해서 당해 폴딩 섹션의 비트의 배열 순을 바꾸는 폴딩 섹션 퍼뮤테이션 처리를 실행하는 폴딩 섹션 퍼뮤테이션부를 갖는다.

이들에 의하면 복수의 폴딩 섹션 퍼뮤테이션의 병렬 실행이 가능해진다.

본 발명의 한 형태인 제 3 비트 인터리브 방법은, 제 2 비트 인터리브 방법에 있어서, 상기 폴딩 섹션 퍼뮤테이션 스텝은 상기 순회블록의 Q 개의 비트가 당해 순회블록에 대응하는 상기 폴딩 섹션에 관련되어 있는 Q/F개의 상기 콘스테레이션 어의 동일한 로 버스트 레벨을 갖는 비트에 맵핑되도록 상기 폴딩 섹션 퍼뮤테이션 처리를 실행한다.

본 발명의 한 형태인 제 3 비트 인터리버는, 제 2 비트 인터리버에 있어서, 상기 폴딩 섹션 퍼뮤테이션부는 상기 순회블록의 Q 개의 비트가 당해 순회블록에 대응하는 상기 폴딩 섹션에 관련되어 있는 Q/F개의 상기 콘스테레이션 어의 동일한 로 버스트 레벨을 갖는 비트에 맵핑되도록 상기 폴딩 섹션 퍼뮤테이션 처리를 실행한다.

이들에 의하면 부호어의 중요도가 동일한 비트가 콘스테레이션 어의 로 버스트 레벨이 동일한 비트에 맵핑 되며, 중요도와 로 버스트 레벨의 합치를 얻을 수 있다. 예를 들어 부호어의 가장 중요도가 높은 비트가 콘스테레이션 어의 가장 로 버스트 레벨이 높은 비트에 맵핑되도록 해도 좋고, 이 경우, 수신시에 부호어의 중요도가 높은 비트에 대해서 높은 신뢰도를 얻을 수 있어서 높은 수신 성능을 얻을 수 있다.

본 발명의 한 형태인 제 4 비트 인터리브 방법은, 제 1 비트 인터리브 방법에 있어서, F는 상기 콘스테레이션의 동일한 로 버스트 레벨을 갖는 비트의 수와 동일하다.

본 발명의 한 형태인 제 4 비트 인터리버는, 제 1 비트 인터리버에 있어서, F는 상기 콘스테레이션의 동일한 로 버스트 레벨을 갖는 비트의 수와 동일하다.

이들에 의하면 하드웨어 실장을 효율적으로 실시할 수 있다.

본 발명의 한 형태인 제 5 비트 인터리브 방법은, 제 1 비트 인터리브 방법에 있어서, F=2이며, 상기 콘스테레이션은 QAM 콘스테레이션이다.

본 발명의 한 형태인 제 5 비트 인터리버는, 제 1 비트 인터리버에 있어서, F=2이며, 상기 콘스테레이션은 QAM 콘스테레이션이다.

본 발명의 한 형태인 제 6 비트 인터리브 방법은, 제 2 비트 인터리브 방법에 있어서, 상기 폴딩 섹션 퍼뮤테이션 스텝은 상기 섹션의 M/F×Q 개의 비트에 대해서 당해 M/F×Q 개의 비트의 배열 순을 바꾸는 칼럼-로 퍼뮤테이션 처리를 실행하는 칼럼-로 퍼뮤테이션 스텝을 갖는다.

본 발명의 한 형태인 제 7 비트 인터리브 방법은, 제 6 비트 인터리브 방법에 있어서, 상기 칼럼-로 퍼뮤테이션 처리는 M/F×Q 개의 비트를 Q열 M/F행의 행렬의 행 방향으로 기입하고, 열 방향으로 M×Q/F개의 비트를 판독하는 것과 등가인 처리이다.

본 발명의 한 형태인 제 6 비트 인터리버는, 제 2 비트 인터리버에 있어서, 상기 폴딩 섹션 퍼뮤테이션부는 상기 섹션의 M/F×Q 개의 비트에 대해서 당해 M/F×Q 개의 비트의 배열 순을 바꾸는 칼럼-로 퍼뮤테이션 처리를 실행한다.

이들에 의하면 폴딩 섹션 퍼뮤테이션에 칼럼로 퍼뮤테이션을 이용함으로써 의해 매우 효율적으로 폴딩 섹션 퍼뮤테이션의 실시가 가능해진다.

본 발명의 한 형태인 제 1 비트 디 인터리브 방법은, 의사순회 저밀도 패리티체크 부호를 이용하는 통신시스템에 있어서 비트 스트림을 비트 디 인터리브 하는 비트 디 인터리브 방법으로, N×Q 개의 비트로 이루어지는 비트 열을 수신하는 수신스텝과, 상기 의사순회 저밀도 패리티체크 부호의 부호어를 복원하기 위해 수신한 상기 비트 열의 비트에 대해서 당해 비트 열의 비트의 배열 순을 바꾸는 역 비트 퍼뮤테이션 처리를 실행하는 역 비트 퍼뮤테이션 스텝을 가지며, 상기 역 비트 퍼뮤테이션 처리는 제 1 비트 인터리브 방법에서의 상기 비트 퍼뮤테이션 처리에서 바뀐 배열 순을 원래로 되돌리는 처리이다.

본 발명의 한 형태인 제 1 비트 디 인터리버는, 의사순회 저밀도 패리티체크 부호를 이용하는 통신시스템에 있어서 비트 스트림을 비트 디 인터리브 하는 비트 디 인터리버로, N×Q 개의 비트로 이루어지는 비트 열을 수신하고, 상기 의사순회 저밀도 패리티체크 부호의 부호어를 복원하기 위해 수신한 상기 비트 열의 비트에 대해서 당해 비트 열의 비트의 배열 순을 바꾸는 역 비트 퍼뮤테이션 처리를 실행하는 역 비트 퍼뮤테이션부를 구비하고, 상기 역 비트 퍼뮤테이션 처리는 제 1 비트 인터리버에 의해 실시되는 상기 비트 퍼뮤테이션 처리에서 바뀐 배열 순을 원래로 되돌리는 처리이다.

본 발명의 한 형태인 제 1 디코더는 의사순회 저밀도 패리티체크 부호를 이용하는 비트 인터리브 부호화 변조시스템용의 디코더로, 대응하는 비트가 0인가 1인가의 확률을 나타내는 소프트비트 열을 생성하는 콘스테레이션 디 맵퍼와, 상기 소프트비트 열을 비트 디 인터리브 하는 제 1 비트 디 인터리버와, 비트 디 인터리브 된 상기 소프트비트 열을 디코드하는 저밀도 패리티체크 디코더를 구비한다.

본 발명의 한 형태인 제 2 디코더는, 제 1 디코더에 있어서, 상기 저밀도 패리티체크 디코더의 출력으로부터 상기 저밀도 패리티체크 디코더의 입력을 감산하는 감산부와, 상기 감산부의 감산 결과를 상기 콘스테레이션 디 맵퍼에 피드백하는 제 1 비트 인터리버를 더 구비한다.

이들에 의하면 높은 병렬성을 갖는 비트 디 인터리브 처리의 실시가 가능해진다.

본 발명은 의사순회형 저밀도 패리티 부호를 이용한 비트 인터리브 부호화 변조시스템에서의 비트 인터리버 및 당해 비트 인터리버에 대응하는 비트 디 인터리버에 이용할 수 있다.

2000A 　비트 인터리버
2010A 　비트 퍼뮤테이션 유닛
2021A 　폴딩 섹션 퍼뮤테이션 유닛
2131A, 2132A 　칼럼로 퍼뮤테이션 유닛
2500A 　트랜스미터
2510 　LDPC 인코더
2520A 　비트 인터리버
2530 　콘스테레이션 맵퍼
2700A, 2800A 　리시버
2710 　콘스테레이션 디 맵퍼
2720A 　비트 디 인터리버
2730 　LDPC 디코더
2740 　감산 유닛
2750A 　비트 인터리버

Claims

리피트 어큐무레이트 의사순회 저밀도 패리티체크 부호화 방식을 포함하는 의사순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어의 비트를 재배열하는 비트 인터리브 방법으로,
상기 비트 인터리브 방법은,
각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 N×Q 비트 의 상기 부호어에 대해 상기 순회블록의 재배열을 규정한 순회블록 퍼뮤테이션 규칙에 따라서 상기 순회블록 단위의 재배열을 실행하는 순회블록 퍼뮤테이션 처리를 실시하는 순회블록 퍼뮤테이션 스텝과,
상기 순회블록 퍼뮤테이션 처리가 실시된 상기 부호어에 대해 비트의 재배열을 규정한 비트 퍼뮤테이션 규칙에 따라서 비트의 재배열을 실행하는 비트 퍼뮤테이션 처리를 실시하는 비트 퍼뮤테이션 스텝과,
상기 비트 퍼뮤테이션 처리가 실시된 부호어를 각각이 M 개의 비트로 이루어지는 복수의 콘스테레이션 어로 분할하는 분할 스텝을 가지며,
상기 N은 상기 M의 배수가 아니고,
상기 비트 퍼뮤테이션 규칙은, N을 M으로 나눈 나머지를 X로 하면, N'=N-X 개의 순회블록에 대해 각 상기 순회블록의 Q 개의 비트를 M 행의 행렬 중의 1개의 행의 행 방향으로 기입하고, 열 방향으로 판독하는 것과 등가인 컬럼 로우 퍼뮤테이션 처리를 실시하는 규칙인 것을 특징으로 하는 비트 인터리브 방법.
리피트 어큐무레이트 의사순회 저밀도 패리티체크 부호화 방식을 포함하는 의사순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어의 비트를 재배열하는 비트 인터리버로,
상기 비트 인터리버는,
각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 N×Q 비트 의 상기 부호어에 대해 상기 순회블록의 재배열을 규정한 순회블록 퍼뮤테이션 규칙에 따라서 상기 순회블록 단위의 재배열을 실행하는 순회블록 퍼뮤테이션 처리를 실시하는 순회블록 퍼뮤테이션부와,
상기 순회블록 퍼뮤테이션 처리가 실시된 상기 부호어에 대해 비트의 재배열을 규정한 비트 퍼뮤테이션 규칙에 따라서 비트의 재배열을 실행하는 비트 퍼뮤테이션 처리를 실시하는 비트 퍼뮤테이션부와,
상기 비트 퍼뮤테이션 처리가 실시된 부호어를 각각이 M 개의 비트로 이루어지는 복수의 콘스테레이션 어로 분할하는 분할부를 가지며,
상기 N은 상기 M의 배수가 아니고,
상기 비트 퍼뮤테이션 규칙은, N을 M으로 나눈 나머지를 X로 하면, N'=N-X 개의 순회블록에 대해 각 상기 순회블록의 Q 개의 비트를 M 행의 행렬 중의 1개의 행의 행 방향으로 기입하고, 열 방향으로 판독하는 것과 등가인 컬럼 로우 퍼뮤테이션 처리를 실시하는 규칙인 것을 특징으로 하는 비트 인터리버.
리피트 어큐무레이트 의사순회 저밀도 패리티체크 부호화 방식을 포함하는 의사순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어로, 각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 부호어의 비트의 재배열 처리를 실행하고, M 개의 비트씩 분할하여 생성되는 N×Q/M 개의 콘스테레이션 어를 변조하여 송신된 신호를 처리하는 신호처리방법으로,
상기 비트의 재배열 처리는,
상기 순회 블록의 재배열을 규정한 순회블록 퍼뮤테이션 규칙에 따른 상기 부호어의 상기 순회블록 단위의 재배열을 실행하는 순회블록 퍼뮤테이션 처리와,
비트의 재배열을 규정한 비트 퍼뮤테이션 규칙에 따른 상기 순회블록 퍼뮤테이션 처리가 실시된 상기 부호어의 비트의 재배열을 실행하는 비트 퍼뮤테이션 처리를 포함하며,
상기 N은 상기 M의 배수가 아니고,
상기 비트 퍼뮤테이션 규칙은, N을 M으로 나눈 나머지를 X로 하면, N'=N-X 개의 순회블록에 대해 각 상기 순회블록의 Q 개의 비트를 M 행의 행렬 중의 1개의 행의 행 방향으로 기입하고, 열 방향으로 판독하는 것과 등가인 컬럼 로우 퍼뮤테이션 처리를 실시하는 규칙이며,
상기 신호처리방법은,
상기 N×Q/M 개의 콘스테레이션 어를 변조하여 송신된 신호를 복조해서 복조신호를 생성하는 복조 스텝과,
상기 순회블록 퍼뮤테이션 규칙 및 상기 비트 퍼뮤테이션 규칙에 의거하여 상기 복조신호를 디코드하여 상기 의사순회 저밀도 패리티체크 부호화 방식에 의한 부호화 전의 데이터를 생성하는 디코드 스텝을 갖는 것을 특징으로 하는 신호처리방법.
리피트 어큐무레이트 의사순회 저밀도 패리티체크 부호화 방식을 포함하는 의사순회 저밀도 패리티체크 부호화 방식으로 생성된 부호어로, 각각이 Q 개의 비트로 이루어지는 N 개의 순회블록으로 구성되는 부호어의 비트의 재배열 처리를 실행하고, M 개의 비트씩 분할하여 생성되는 N×Q/M 개의 콘스테레이션 어를 변조하여 송신된 신호를 처리하는 신호처리장치로,
상기 비트의 재배열 처리는,
상기 순회블록의 재배열을 규정한 순회블록 퍼뮤테이션 규칙에 따른 상기 부호어의 상기 순회블록 단위의 재배열을 실행하는 순회블록 퍼뮤테이션 처리와,
비트의 재배열을 규정한 비트 퍼뮤테이션 규칙에 따른 상기 순회블록 퍼뮤테이션 처리가 실시된 상기 부호어의 비트의 재배열을 실행하는 비트 퍼뮤테이션 처리를 포함하며,
상기 N은 상기 M의 배수가 아니고,
상기 비트 퍼뮤테이션 규칙은, N을 M으로 나눈 나머지를 X로 하면, N'=N-X 개의 순회블록에 대해 각 상기 순회블록의 Q 개의 비트를 M 행의 행렬 중의 1개의 행의 행 방향으로 기입하고, 열 방향으로 판독하는 것과 등가인 컬럼 로우 퍼뮤테이션 처리를 실시하는 규칙이며,
상기 신호처리장치는,
상기 N×Q/M 개의 콘스테레이션 어를 변조하여 송신된 신호를 복조해서 복조신호를 생성하는 복조부와,
상기 순회블록 퍼뮤테이션 규칙 및 상기 비트 퍼뮤테이션 규칙에 의거하여 상기 복조신호를 디코드하여 상기 의사 순회 저밀도 패리티체크 부호화 방식에 의한 부호화 전의 데이터를 생성하는 디코드부를 구비하는 것을 특징으로 하는 신호처리장치.