KR20180029843A - 튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 시스템들 및 방법들 - Google Patents

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Abstract

신호 데이터 프로세서(101)에 통신가능하게 커플링된 센서(103)에서 수신되는 복수의 시간-가변적 신호들(114/116)을 프로세싱하여 이 복수의 시간-가변적 신호들(114/116) 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하는 방법(1200)이 제공된다. 방법(1200)은, 신호 데이터 프로세서(101)의 복수의 블라인드 소스 분리(BSS) 모듈들(120)에서, 복수의 시간-가변적 신호들(114/116)로부터 도출된 신호들을 수신하는 단계(1202)를 포함하며, 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 갖는 필터링 서브시스템(207)을 포함한다. 방법(1200)은 또한, 복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계, 및 적어도 하나의 펄스 디스크립터 워드(PDW) 파라미터 벡터 신호(138)를 신호 데이터 프로세서(101)의 컴퓨팅 디바이스(132)에 송신하는 단계를 포함한다. 방법(1200)은, 적어도 하나의 PDW 파라미터 벡터 신호(138)로부터 적어도 하나의 파라미터를 식별하는 단계, 및 신호 데이터 프로세서(101)로부터 적어도 하나의 파라미터를 출력하는 단계를 더 포함한다.

Description

튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR PARALLELIZING AND PIPELINING A TUNABLE BLIND SOURCE SEPARATION FILTER}
본 개시내용의 분야는 일반적으로, 복수의 혼합 신호들로부터 관심대상 신호들을 분리 및 식별하는 것에 관한 것으로, 더욱 구체적으로는, 튜닝가능(tunable) 블라인드 소스 분리 필터를 병렬화(parallelizing) 및 파이프라이닝(pipelining)하기 위한 시스템들 및 방법들에 관한 것이다.
적어도 몇몇 알려진 신호 프로세싱 시스템들에서, 복수의 혼합 신호들(예컨대, 레이더 신호들)은 블라인드 소스 분리 필터에 통신가능하게 커플링된 센서에 의해 수신된다. 신호 프로세싱 기술들을 사용하여, 블라인드 소스 분리 필터는 복수의 혼합 신호들로부터 관심대상 신호들을 정확하게 분리 및 식별하려고 시도한다. 성능을 개선시키기 위해, 적어도 몇몇 알려진 블라인드 소스 분리 필터들은 파이프라이닝 및 병렬화 기술들을 사용한다. 그러나, 파이프라이닝 및 병렬화 필터들은 통상적으로, 각각의 튜닝된 주파수에 대해 새로운 필터 계수들을 결정하고, 집약적인 메모리 및 계산 자원들을 요구하는 비교적 큰 룩업 테이블들을 활용하는 것을 요구한다. 부가적으로, 적어도 몇몇 알려진 시스템들에서, 연속적인 생성, 분류, 및 추적 동안에 맞닥뜨리는 과도한 하드웨어 레이턴시들(예컨대, 클록 주기들에 기인함)은 잠재적인 관심대상 신호들이 잘못 분류되거나 또는 신호 추적에 포함되지 않게 할 수 있다. 또한, 적어도 몇몇 알려진 신호 필터 튜닝 시스템들 및 방법들에서, 파이프라이닝 및 병렬화 신호 필터링은 다양한 플랫폼들 상에서의 사용을 위해 실질적으로 상이한 회로 및 하드웨어 버전들을 요구한다.
하나의 양상에서, 신호 데이터 프로세서에 통신가능하게 커플링된 센서에서 수신되는 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하는 방법이 제공된다. 방법은, 신호 데이터 프로세서의 복수의 블라인드 소스 분리(BSS;blind source separation) 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하는 단계를 포함하며, 복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함하며, 각각의 BSS 모듈 내의 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 갖는다. 방법은 또한, 복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하는 단계, 및 복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 펄스 디스크립터 워드(PDW;pulse descriptor word) 파라미터 벡터 신호를 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하는 단계를 포함한다. 방법은, 컴퓨팅 디바이스를 사용하여 적어도 하나의 PDW 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하는 단계, 및 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하는 단계를 더 포함한다.
다른 양상에서, 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위한 시스템이 제공된다. 시스템은 복수의 시간-가변적 신호들을 수신하도록 구성된 센서, 및 이 센서에 통신가능하게 커플링된 신호 데이터 프로세서를 포함한다. 신호 데이터 프로세서는 복수의 BSS 모듈들을 포함하며, 복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함한다. 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 갖는다. 신호 데이터 프로세서는, 복수의 BSS 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하고, 복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하도록 구성된다. 신호 데이터 프로세서는 또한, 복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 PDW 파라미터 벡터 신호를 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하도록 구성된다. 신호 데이터 프로세서는, 컴퓨팅 디바이스를 사용하여 적어도 하나의 PDW 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하고, 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하도록 추가로 구성된다.
또 다른 양상에서, 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위한 신호 데이터 프로세서가 제공된다. 신호 데이터 프로세서는 복수의 BSS 모듈들을 포함하며, 복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함한다. 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 갖는다. 신호 데이터 프로세서는, 복수의 BSS 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하고, 복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하도록 구성된다. 신호 데이터 프로세서는 또한, 복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 PDW 파라미터 벡터 신호를 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하도록 구성된다. 신호 데이터 프로세서는, 컴퓨팅 디바이스를 사용하여 적어도 하나의 PDW 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하고, 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하도록 추가로 구성된다.
본 개시내용의 이들 및 다른 특징들, 양상들, 및 장점들은, 첨부된 도면들을 참조하여 다음의 상세한 설명을 읽었을 때 더욱 잘 이해될 것이며, 이 도면들에서 동일한 부호들은 도면들 전체에 걸쳐 동일한 부분들을 표현하며, 도면들에서:
도 1은 블라인드 소스 분리(BSS;blind source separation)를 사용하여 펄스 디스크립터 워드(PDW;pulse descriptor word)들을 생성하기 위한 예시적 신호 프로세싱 시스템의 개략적인 다이어그램이다.
도 2는 도 1에 도시된 신호 프로세싱 시스템의 일부를 형성하는 예시적 BSS 채널의 개략적인 다이어그램이다.
도 3은 도 2에 도시된 필터링 서브시스템에 사용될 수 있는 예시적 필터 모듈의 파이프라이닝된 아키텍처의 개략적인 다이어그램이다.
도 4는 도 3에 도시된 필터 모듈에 사용될 수 있는 예시적 필터 회로의 상세도이다.
도 5는 도 2에 도시된 필터링 서브시스템에 사용될 수 있는 예시적 필터 모듈의 병렬화된 아키텍처의 개략적인 다이어그램이다.
도 6은 P = 4 및 M = 4에 대해 Nt = 100일 경우, 도 5에 도시된 병렬화된 필터 아키텍처에서, 주파수 추적 오류(헤르츠, Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯이다.
도 7은 P = 4 및 M = 4에 대해 Nt = 1000일 경우, 도 5에 도시된 병렬화된 필터 아키텍처에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯이다.
도 8은 P = 4 및 M = 4에 대해 Nt = 10000일 경우, 도 5에 도시된 병렬화된 필터 아키텍처에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯이다.
도 9는 P = 4에 대해 Nt = 1000일 경우, 도 5에 도시된 병렬화된 필터 아키텍처에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯이다.
도 10은 875.0 메가헤르츠(MHz)의 중심 주파수들을 갖는 파이프라이닝된 병렬 고정점 필터 및 2배 정밀도 필터에 대해, 전력 스펙트럼 밀도(PSD;power spectral density) 대 주파수를 묘사하는, 도 1에 도시된 신호 프로세싱 시스템(100)의 동작의 그래픽적인 표현이다.
도 11은 28개의 상이한 필터 계수들에 대해, 다상 시스템 함수-결정된 필터 중심 주파수의 오류(Hz) 대 보간 지점들의 개수를 묘사하는, 도 5에 도시된 병렬화된 필터 아키텍처의 동작의 그래픽적인 표현이다.
도 12는 도 1에 도시된 신호 프로세싱 시스템이 사용될 수 있는 복수의 시간-가변적 신호들을 프로세싱하는 예시적 방법의 흐름도이다.
달리 표시되지 않는 한, 본원에서 제공된 도면들은 본 개시내용의 구현들의 특징들을 예시하는 것으로 여겨진다. 이들 특징들은 본 개시내용의 하나 또는 그 초과의 구현들을 포함하는 매우 다양한 시스템들에서 적용가능한 것으로 믿어진다. 따라서, 도면들은, 본원에서 개시된 구현들의 실시에 요구될, 기술분야의 당업자들에 의해 알려진 모든 통상적인 특징들을 포함하는 것으로 여겨지지 않는다.
다음의 명세서 및 청구항들에서는, 다수의 용어들이 참조될 것이며, 이 용어들은 다음의 의미들을 갖는 것으로 정의될 것이다.
맥락이 명확하게 달리 표시하지 않는 한, 단수 형태들은 복수의 참조들을 포함한다.
"선택적" 또는 "선택적으로"는, 후속하여 설명된 이벤트 또는 상황이 발생할 수 있거나 또는 발생하지 않을 수 있으며, 설명은 이벤트가 발생하는 인스턴스(instance)들 및 이벤트가 발생하지 않는 인스턴스들을 포함하는 것을 의미한다.
본원에서 명세서 및 청구항들 전체에 걸쳐 사용되는 근사 언어는, 그것이 관련되는 기본 기능의 변화를 야기하지 않고, 허용가능하게 변할 수 있는 임의의 양적인 표현을 수정하기 위해 적용될 수 있다. 그에 따라서, "약", "대략", 및 "실질적으로"와 같은 용어 또는 용어들에 의해 수정되는 값은 특정된 정밀한 값으로 제한되지 않아야 한다. 적어도 일부 인스턴스들에서, 근사 언어는 값을 측정하기 위한 기구의 정밀도에 대응할 수 있다. 여기서 그리고 명세서 및 청구항들 전체에 걸쳐, 범위 제한들이 결합되고 그리고/또는 교환될 수 있으며, 그러한 범위들은 식별되며, 맥락 또는 언어가 달리 표시하지 않는 한, 그 안에 포함된 하위 범위들 전부를 포함한다.
본원에서 사용된 바와 같이, "프로세서" 및 "컴퓨터"란 용어들 그리고 관련 용어들, 예컨대, "프로세싱 디바이스", "컴퓨팅 디바이스", 및 "제어기"는, 단지 기술분야에서 컴퓨터로서 지칭되는 그러한 집적 회로들로 제한되는 것이 아니라, 마이크로제어기, 마이크로컴퓨터, PLC(programmable logic controller), ASIC(application specific integrated circuit), 및 다른 프로그래머블 회로들을 널리 지칭하며, 이들 용어들은 본원에서 교환적으로 사용된다. 본원에서 설명된 구현들에서, 메모리는 컴퓨터-판독가능 매체, 이를테면, RAM(random access memory), 및 컴퓨터-판독가능 비-휘발성 매체, 이를테면, 플래시 메모리(그러나, 이들에 제한되지 않음)를 포함할 수 있다. 대안적으로, 플로피 디스크, CD-ROM(compact disc - read only memory), MOD(magneto-optical disk), 및/또는 DVD(digital versatile disc)가 또한 사용될 수 있다. 또한, 본원에서 설명된 구현들에서, 추가적인 입력 채널들은 마우스 및 키보드와 같이 오퍼레이터 인터페이스와 연관된 컴퓨터 주변장치들(그러나, 이들에 제한되지 않음)일 수 있다. 대안적으로, 예컨대 스캐너(그러나, 이에 제한되지 않음)를 포함할 수 있는 다른 컴퓨터 주변장치들이 또한 사용될 수 있다. 또한, 예시적 실시예에서, 추가적인 출력 채널들은 오퍼레이터 인터페이스 모니터(그러나, 이에 제한되지 않음)를 포함할 수 있다.
또한, 본원에서 사용된 바와 같이, "실시간"이란 용어는 연관된 이벤트들의 발생 시간, 미리 결정된 데이터의 측정 및 수집 시간, 데이터를 프로세싱하는 시간, 그리고 이벤트들 및 환경에 대한 시스템 응답 시간 중 적어도 하나를 지칭한다. 본원에서 설명된 구현들에서, 이들 활동들 및 이벤트들은 실질적으로 순간적으로 발생한다.
본원에서 설명된 시스템들 및 방법들은 신호 프로세싱 시스템에 관한 것이다. 신호 프로세싱 시스템은 센서를 사용하여 복수의 혼합 신호들(예컨대, 레이더 신호들)을 검출한다. 센서에 통신가능하게 커플링된 신호 데이터 프로세서는 블라인드 소스 분리(BSS;blind source separation) 및 다른 신호 프로세싱 기술들을 사용하여, 복수의 혼합 신호들로부터 하나 또는 그 초과의 관심대상 신호들을 분리 및 식별한다. 예컨대, 각각의 관심대상 신호의 신호 파라미터들(예컨대, 주파수, 진폭 등)이 식별된다. 식별된 관심대상 신호들은 신호 데이터 프로세서로부터 출력된다. 예컨대, 식별된 신호들은, 디스플레이를 위해 휴먼 머신 인터페이스에 출력될 수 있으며, 그리고/또는 식별된 신호들에 기반하여 비히클(vehicle)의 동작을 제어하는 것을 가능하게 하기 위해 비히클에 출력될 수 있다.
신호 데이터 프로세서는 필터 계수들을 사용하여 관심대상 신호들을 분리 및 식별한다. 본원에서 설명된 시스템 및 방법들에서, 병렬화 및 파이프라이닝 기술들은, 튜닝가능 블라인드 소스 분리 필터의 필터 계수들을 즉시 (예컨대, 한 개의 클록 주기만큼 낮은 하드웨어 레이턴시로) 업데이팅하기 위해 사용된다. 본원에서 설명된 구현들은 또한, 알려진 시스템들 및 방법들에 비해 훨씬 더 작은 룩업 테이블로부터 선형 보간을 통해 연속적인 필터 튜닝 및 정확한 신호 파라미터 추적을 가능하게 한다. 본원에서 설명된 구현들은, 알려진 시스템들 및 방법들보다 더 적은 메모리 및 계산 자원들을 사용하여, 펄스형 신호 파라미터들의 연속적인 생성, 분류, 및 추적을 추가로 가능하게 한다. 본원에서 설명된, 튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 시스템들 및 방법들은 또한, FPGA-기반 설계 및 ASIC-기반 설계 둘 모두에 대해 실질적으로 유사한 회로 및 하드웨어 구현들을 갖는 무한 임펄스 응답(IIR;infinite impulse response) 필터들의 결합된 병렬화 및 파이프라이닝을 제공한다.
도 1은 BSS를 사용하여 펄스 디스크립터 워드(PDW;pulse descriptor word)들을 생성하기 위한 예시적 신호 프로세싱 시스템(100)의 개략적인 다이어그램이다. 블라인드 신호 분리로서 또한 알려진 BSS는, 복수의 혼합 신호들로부터 하나 또는 그 초과의 관심대상 소스 신호들을 분리(예컨대, 필터링)하기 위해 사용된다. 미결의 경우(예컨대, 신호 소스들보다 더 적은 개수의 관찰되는 신호들)(이에 제한되지 않음)를 포함하는 애플리케이션들에서, BSS는, 신호 이미터들, 관심대상 신호들, 또는 신호 혼합 프로세스에 관한 상당한 양들의 알려진 정보에 의존하지 않고, 시간-가변적 신호들(예컨대, 하나 또는 그 초과의 신호 이미터들로부터의 레이더 펄스들)의 임의적인 세트로부터 순수한 관심대상 신호들을 분리 및 식별하는 것을 가능하게 한다.
예시적 실시예에서, 신호 프로세싱 시스템(100)은 안테나(102)에 통신가능하게 커플링된 신호 데이터 프로세서(101)를 포함한다. 예시적 실시예에서, 안테나(102)는 광역 센서(103)이다. 신호 데이터 프로세서(101)는 프리-프로세서(104) 및 포스트-프로세서(105)를 포함한다. 센서(103)는 레이더 신호 이미터들(106 및 107)로부터 신호들을 수신하도록 구성된다. 두 개의 레이더 신호 이미터들(106 및 107)이 도 1에 도시되지만, 기술분야의 당업자들은 센서(103)가 임의의 개수의 레이더 신호 이미터들(106 및 107)로부터 신호들을 수신할 수 있다는 것을 인식할 것이다.
센서(103)는 프리-컨디셔너(108)를 통해 프리-프로세서(104)에 통신가능하게 커플링된다. 예시적 실시예에서, 프리-컨디셔너(108)는 저잡음 증폭기(109), 대역 통과 필터(110), 및 광대역 아날로그-디지털 컨버터(ADC;analog-to-digital converter)(111)를 포함한다. 동작시, 프리-컨디셔너(108)는 센서(103)로부터 수신된 센서 출력 신호(112)를 프리-프로세서(104)에 송신되는 인입 신호(113)로 컨버팅하도록 구성된다. 각각의 인입 신호(113)는 센서(103)에 수신된 시간-가변적 신호로부터 도출된다. 시간-가변적 신호는 레이더 신호 이미터들(106 및 107)로부터 수신되는 신호들의 혼합을 포함할 수 있다. 예컨대, 시간-가변적 신호들은 제 1 레이더 신호(114) 및 제 2 레이더 신호(116)를 포함할 수 있다.
예시적 실시예에서, 프리-프로세서(104)는 하나 또는 그 초과의 신호 잡음제거 모듈들(118), 및 복수의 블라인드 소스 분리(BSS;blind source separation) 모듈들(120)을 포함한다. 각각의 BSS 모듈(120)은 단일 신호 잡음제거 모듈(118)에 커플링되며, 하나의 BSS 채널을 표현한다. 신호 프로세싱 시스템(100)에서의 BSS 채널들의 총 개수는 K로서 표현된다. 신호 잡음제거 모듈(118)은 잡음제거된 신호(124) 및 상태 에너지 신호(126)를 복수의 BSS 모듈들(120)의 각각의 개개의 BSS 모듈(120)(예컨대, 120a, 120b,..., 120K)에 송신한다. 상태 에너지 신호(126)는, 특정한 샘플링된 시점들(예컨대, 상태들)에 인입 신호(113)의 진폭에 비례하는 양(quantity)(예컨대, 아날로그 전압 레벨)을 표현한다.
동작시, 인입 신호(113)는 프리-컨디셔너(108)로부터 신호 잡음제거 모듈(118)로 송신되며, 이 신호 잡음제거 모듈(118)에서, 인입 신호(113)는 신호 잡음제거를 겪으며, 후속하여, 잡음제거된 신호(124)로서 각각의 BSS 모듈(120)에 송신된다. 예컨대, 제 1 레이더 신호(114)는 처음에, 주파수 및 대역폭(이들에 제한되지 않음)을 포함하는 신호 특성들을 갖는 펄스로서 센서(103)에 수신된다. 이후, 이 예에서, 제 1 레이더 신호(114)의 단일 펄스는, 프리-컨디셔너(108)에 의한 프로세싱 후에, 혼합 신호로서 신호 잡음제거 모듈(118)에 수신된다(예컨대, 인입 신호(113)는 제 1 레이더 신호(114)의 신호 펄스를 표현하며, 원하는 관심대상 정보 이외의 정보 및 잡음(이들에 제한되지 않음)을 포함하는 다양한 특성들을 갖는다). 신호 잡음제거 모듈(118)은, 주파수 및 대역폭(또는 규칙적 패턴의 주파수들 및 대역폭들)을 갖는 잡음제거된 신호(124)를 BSS 모듈들(120)에 송신하기 전에, 혼합된 인입 신호(113)의 잡음을 제거한다. 신호 프로세싱 시스템(100)에 의해 구현되는 방법들은, 위에서 설명되었으며 도 2를 참조하여 더욱 상세히 아래에서 도시 및 설명되는 디바이스들 및 시스템들에 의해, 실질적으로 실시간으로 수행된다.
추가로, 예시적 실시예에서, 프리-프로세서(104)는 각각의 BSS 모듈(120)에 커플링된 하나 또는 그 초과의 PDW 생성 모듈들(128), 및 각각의 BSS 모듈(120)에 커플링된 펄스 잡음제거 모듈(130)을 포함한다. PDW 생성 모듈(128)은, 각각의 BSS 모듈(120)로부터 수신되는 블라인드 소스 분리된 신호들(129)에 기반하여, PDW 파라미터 벡터 신호들(138)을 생성한다. 각각의 PDW 파라미터 벡터 신호(138)는 블라인드 소스 분리된 신호(129)의 단일 펄스로부터 도출된, 레이더 신호들(114 및 116) 중 하나의 레이더 신호의 관심대상 특성들(예컨대, 주파수, 대역폭, 도착 시간, 출발 시간, 펄스 폭, 펄스 진폭, 펄스 반복 인터벌, 및/또는 도래각(AOA;angle of arrival))을 표현하는 데이터를 포함한다. 펄스 잡음제거 모듈(130)은 또한, 블라인드 소스 분리된 신호들(129)에 기반하여, 미지의 신호 상태 공간 표현 신호(139)를 생성한다. 미지의 신호 상태 공간 표현 신호(139)는 레이더 신호들(114 및 116) 중 하나의 레이더 신호의 추가적인(예컨대, 비-PDW-타입의) 관심대상 특성들을 표현하는 데이터를 포함하며, 이 데이터로부터, 레이더 신호 이미터들(106 및 107) 중 하나의 레이더 신호 이미터에 관한 사용가능한 공간 정보가 구별가능하다. PDW 파라미터 벡터 신호들(138) 및 미지의 신호 상태 공간 표현 신호들(139)은 포스트-프로세서(105)에 송신된다. 신호 잡음제거 모듈(118), PDW 생성 모듈(128), 및 펄스 잡음제거 모듈(130)은 아날로그 및/또는 디지털 전자 회로 컴포넌트들을 사용하여 구현되는 적절한 신호 필터링, 신호 증폭, 신호 변조, 신호 분리, 신호 컨디셔닝, 및/또는 ADC 회로소자를 포함한다. 또한, 예시적 실시예에서, 각각의 BSS 모듈(120)은 개개의 블라인드 소스 분리된 신호(129)(예컨대, 129a, 129b,..., 129K)를 PDW 생성 모듈(128) 및 펄스 잡음제거 모듈(130)에 송신한다.
포스트-프로세서(105)는, 메모리(134)를 포함하는 컴퓨팅 디바이스(132)를 포함한다. 위에서 설명된 바와 같이, PDW 생성 모듈(128)은 각각의 개개의 BSS 모듈(120)로부터 블라인드 소스 분리된 신호들(129)을 수신한다. 이후, PDW 생성 모듈(128)은 블라인드 소스 분리된 신호들(129)을 활용하여 PDW 파라미터 벡터 신호(138)를 생성하며, 이 PDW 파라미터 벡터 신호(138)는 후속하여, 포스트-프로세서(105)에 송신된다. PDW 파라미터 벡터 신호(138)는 컴퓨팅 디바이스(132)에 의해 수신되며, 적어도 하나의 버퍼링된 데이터 세트(이에 제한되지 않음)로서 저장되는 것을 포함하여 컴퓨터-판독가능 데이터로서 메모리(134)에 저장된다. 펄스 잡음제거 모듈(130)은 또한, 각각의 개개의 BSS 모듈(120)로부터 블라인드 소스 분리된 신호들(129)을 수신하도록 구성된다. 펄스 잡음제거 모듈(130)은, 블라인드 소스 분리된 신호들(129)을 활용하여 미지의 신호 상태 공간 표현 신호(139)를 생성하도록 추가로 구성되며, 이 미지의 신호 상태 공간 표현 신호(139)는 후속하여, 포스트-프로세서(105)에 송신된다. 미지의 신호 상태 공간 표현 신호(139)는 컴퓨팅 디바이스(132)에 의해 수신되며, 적어도 하나의 버퍼링된 데이터 세트(이에 제한되지 않음)로서 저장되는 것을 포함하여 컴퓨터-판독가능 데이터로서 메모리(134)에 저장된다. 예시적 실시예에서, 컴퓨팅 디바이스(132)는, 메모리(134)에 또한 저장된(예컨대, 하나 또는 그 초과의 컴퓨터-판독가능 저장 매체로부터의) 명령 세트 데이터로부터 실행되는 소프트웨어를 실행하는 운영체제를 사용하는 컴퓨터-기반 방법을 사용하여, 버퍼링된 데이터 세트들을 프로세싱을 위해 메모리(134)로부터 인출(fetch)한다.
컴퓨팅 디바이스(132)는, (예컨대, 메모리(134)(이에 제한되지 않음)에 저장되는 것을 포함하여 하나 또는 그 초과의 컴퓨터-판독가능 저장 매체에 저장된 소프트웨어 명령들로부터) PDW 파라미터 벡터 신호(138) 및 미지의 신호 상태 공간 표현 신호(139) 중 적어도 하나에 포함된 데이터에 기반하여 동작들을 수행하기 위한 컴퓨터-기반 방법을 구현한다. 그러한 동작들은, PDW 파라미터 벡터 신호(138) 및 미지의 신호 상태 공간 표현 신호(139) 중 적어도 하나에서 데이터로서 표현되는 적어도 하나의 레이더 신호(예컨대, 신호들(114 및 116))의 다양한 특성들을 검출하고, 프로세싱하고, 정량화하고, 저장하고, 그리고 (예컨대, 휴먼 판독가능 데이터 형태로) 디스플레이하는 것(이들에 제한되지 않음)을 포함한다. 예컨대, PDW 생성 모듈(128)에 의해 생성된 PDW 파라미터 벡터 신호(138)는 벡터 형태로 구조화된 복수의 PDW 벡터 데이터 블록들을 포함하며, 여기서 각각의 PDW 벡터 데이터 블록은 제 1 레이더 신호(114)의 하나의 파라미터를 포함한다. 파라미터들(예컨대, 제 1 레이더 신호(114)의 적어도 하나의 특성을 표현함)은 주파수, 대역폭, 도착 시간, 출발 시간, 펄스 폭, 펄스 진폭, 펄스 반복 인터벌, 및/또는 AOA(이들에 제한되지 않음)를 포함한다. 컴퓨팅 디바이스(132)는 PDW 파라미터 벡터 신호(138)를 판독하며, 전술된 동작들 중 적어도 하나를 복수의 PDW 벡터 데이터 블록들 중 적어도 하나의 PDW 벡터 데이터 블록 상에 수행한다. 또한, 예시적 실시예에서, 컴퓨팅 디바이스(132)는 PDW 파라미터 벡터 신호(138)를 판독하여 그것의 구성성분 PDW 벡터 데이터 블록들로 분리(예컨대, 디인터리빙)하며, PDW 파라미터 벡터 신호(138)에 포함된 PDW 벡터 데이터 블록들의 총 개수보다 더 적은 개수의 PDW 벡터 데이터 블록들을 메모리(134)에 저장한다. PDW 파라미터 벡터 신호(138)의 디인터리빙은, 예컨대, 레이더 신호 이미터들(106 및/또는 107)에 대한 공간 정보를 정확하게 결정 및 추적(이들에 제한되지 않음)하기 위해, 컴퓨팅 디바이스(132)에 의해 레이더 신호들(114 및/또는 116)의 관심대상 특성들을 결정하는 것을 가능하게 한다. 다른 구현들에서, 컴퓨팅 디바이스(132)는 모든 PDW 벡터 데이터 블록들을 판독하여 서로 분리하며, 그 안에 포함된 모든 데이터를 메모리(134)에 저장한다. 컴퓨팅 디바이스(132)는, 센서(103)에 의한 레이더 신호들(114 및 116)의 수신시, 전술된 동작들을 실질적으로 동시에(예컨대, 실시간으로) 수행한다.
컴퓨팅 디바이스(132)에 의해 수행되는 동작들로부터의 결과적 데이터는 메모리(134)에 저장된다. 추가로, 예시적 실시예에서, 신호 프로세싱 시스템(100)의 사용자에 의한 레이더 신호들(114 및 116)에 관한 정보에 대한 상호작용, 수정, 시각화, 적어도 하나의 추가적인 동작, 및 시청가능한 레코딩 중 적어도 하나를 가능하게 하기 위해, 컴퓨팅 디바이스(132)는 포스트-프로세서(105)로 하여금 데이터 출력 신호(142)를 휴먼 머신 인터페이스(HMI;human machine interface)에 송신하게 한다. HMI는, 예컨대, 포스트-프로세서(105)로부터 데이터 출력 신호(142)를 수신하는 디스플레이(144)이다. 하나의 예에서, 신호 프로세싱 시스템(100)에 의해 결정되는, 레이더 신호 이미터들(106 및 107)의 물리적 위치를 표현하는 특성들(예컨대, 물리적 공간 도메인에서의 격자 좌표들과 같은 위치 특성들)은 디스플레이(144) 상에 디스플레이되며, 실질적으로 실시간으로 업데이팅된다. 데이터 출력 신호(142)는 또한, 포스트-프로세서(105)로부터 신호 프로세싱 시스템(100)과 연관된 적어도 하나의 디바이스 및/또는 시스템(예컨대, 비히클(146))으로 송신된다. 추가로, 컴퓨팅 디바이스(132)는, 비히클(146)을 제어하는 것을 가능하게 하기 위해, 포스트-프로세서(105)가 액추에이터 제어 신호(148)를 비히클(146) 내에 포함된 액추에이터 제어기(150)에 실질적으로 실시간으로 송신하는 것을 가능하게 한다. 예컨대, 비히클(146)은 원격으로 및/또는 자율적으로 동작되는 지상 비히클 및/또는 무인 항공기(UAV;unmanned aerial vehicle)일 수 있다.
하나의 동작 모드에서, 특정 레이더 신호 이미터들(106 및 107)과의 연관 및 위치들의 정확한 추적을 가능하게 하기 위해, 개개의 PDW 파라미터 벡터 신호들(138)에 포함된 주파수 및 대역폭 정보 중 적어도 하나는, 개개의 레이더 신호 이미터들(106 및 107)의 위치들과 함께, 디스플레이(144) 상에 디스플레이된다. 적어도 하나의 레이더 신호 이미터(106 및 107)가 모바일일 경우들에서, 디스플레이(144)는 적어도 하나의 개개의 모바일 레이더 신호 이미터(106 및 107)의 위치 정보를 나타내기 위해 실질적으로 실시간으로, 자동으로 업데이팅된다. 추가로, 컴퓨팅 디바이스(132)는 또한, 적어도 하나의 개개의 모바일 레이더 신호 이미터(106 및 107)의 속도, 가속도, 궤적, 및 트랙(예컨대, 현재 위치 및 이전 위치를 포함함) 중 적어도 하나를 결정한다. 다른 동작 모드에서, 신호 데이터 프로세서(101)에 의해 결정된 특성들은 또한, 신호 프로세싱 시스템(100)과 통신하는 물리적 디바이스들 및 시스템들에서 실질적으로 실시간의 다양한 물리적 액션들을 트리거링한다. 예컨대, 신호 프로세싱 시스템(100)에 의해 결정된 주파수 및 대역폭을 포함하는, 레이더 신호 이미터들(106 및 107)의 특성들은 데이터로서 비히클(146)의 액추에이터 제어기(150)(예컨대, UAV의 제어 방향타들 및 플랩들)에 실질적으로 실시간으로 송신된다. 레이더 신호 이미터들(106 및 107)이 위협적인 것으로 결정된 비인가(예컨대, 적대적, 사전에 검출되지 않음 등) 레이더 신호 이미터들이면, 액추에이터 제어기(150)는 신호 이미터들(106 및 107)의 동작 영역을 회피하도록 비히클(146)의 궤도를 수정하거나, 또는 신호 이미터들(106 및 107)과 인게이징(engaging)한다. 추가적인 예로서, 본원에서 설명된 신호 데이터 프로세싱 방법들에 의해 결정되는 레이더 신호 이미터들(106 및 107)의 특성들은, 예컨대, 인가 없이 센서(103)의 감시가능한 환경에서 동작하는 레이더 신호 이미터들(106 및 107)에서의 레이더 전파교란 신호를 지향시키기 위해, 신호 프로세싱 시스템(100)과 연관된 ESM(electronic support measure) 디바이스 및 EW(electronic warfare) 시스템 중 적어도 하나로, 제어 신호에서 실질적으로 실시간으로 송신된다.
동작시, 신호 프로세싱 시스템(100)의 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)은, 주파수, 중심 주파수, 대역폭, 펄스 시간, 및 펄스 폭 정보 중 적어도 하나를 포함하는 고품질 PDW들을 생성하는 것을 가능하게 하기 위해 동적 업데이팅을 이용하는 필터링 방법들을 구현한다. 본원에서 설명된 바와 같이, BSS 모듈들(120)은 파이프라이닝 및 병렬화된 아키텍처를 갖는다. 관심대상 레이더 신호들의 예컨대 주파수 및 대역폭을 추적하기 위한 PDW들의 그러한 개선된 정확성 및 분해능은, 연관된 레이더 신호들을 방출하는 레이더 신호 이미터들(106 및 107)을 식별하고, 결정하고, 그리고/또는 분석하는 것을 가능하게 한다. 예컨대, 레이더 신호 이미터들(106 및 107)로부터의 PDW들로부터 도출된 정보(이에 제한되지 않음)를 포함하는 정보는, 위에서 설명된 바와 같이 포스트-프로세서(105)에 의해 데이터 출력 신호(142)로서 디스플레이(144)에 송신된 후에, 이 디스플레이(144) 상에 디스플레이된다. 이 개선된 정보는, 신호 프로세싱 시스템(100)이 제 1 레이더 신호 이미터(106)를 제 2 레이더 신호 이미터(107)와 구별하는 것을 가능하게 한다. 또한, 예컨대, 센서(103)의 감시 환경에서의 상이한 레이더 신호 이미터들(예컨대, 제 1 레이더 신호 이미터(106) 및 제 2 레이더 신호 이미터(107))은 디스플레이(144) 상에 (예컨대, 지도로서) 개개의 위치들(예컨대, 격자 좌표들)에 그려진다.
또한, 동작시, 복수의 BSS 모듈들(120)은 복수의 잡음제거된 신호들(124)을 분리한다. 도 2 및 도 3을 참조하여 아래에서 추가로 도시 및 설명되는 바와 같이, 각각의 BSS 모듈(120)은 복수의 튜닝가능 필터들을 포함하며, 여기서 각각의 필터는 중심 주파수 및 대역폭(이들에 제한되지 않음)을 포함하는 필터 파라미터들에 기반하여 동작한다. 추가로, 예시적 실시예에서, 프리-프로세서(104)는 BSS 제어 모듈(196)을 포함하며, 이 BSS 제어 모듈(196)은 복수의 BSS 모듈들(120)의 각각의 개개의 BSS 모듈(120)을 제어하는 것을 가능하게 한다. BSS 제어 모듈(196)은 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)로부터 주파수, 대역폭, 및 상태(이들에 제한되지 않음)를 포함하는 BSS-관련 정보를 포함하는 개개의 BSS 데이터 신호들(197)(예컨대, 197a, 197b,..., 197K)을 수신한다. BSS 데이터 신호들(197)에 포함된 BSS-관련 정보에 기반하여, BSS 제어 모듈(196)은 또한, 예컨대 잡음제거된 신호(124)의 수신 타이밍, 그리고 PDW 생성 모듈(128) 및 펄스 잡음제거 모듈(130) 중 적어도 하나로의 개개의 블라인드 소스 분리된 신호들(129)의 송신 타이밍(이들에 제한되지 않음)을 제어하기 위해, 개개의 BSS 제어 신호들(198)(예컨대, 198a, 198b,..., 198K)을 생성하여 각각의 개개의 BSS 모듈(120)에 다시 송신한다. BSS 데이터 신호들(197) 및 BSS 제어 신호들(198)에 포함된 정보는, 피드백 제어 루프의 구현을 가능하게 하기 위해 BSS 제어 모듈(196)에 의해 사용된다.
도 2는 도 1에 도시된 신호 프로세싱 시스템(100)의 일부를 형성하는 예시적 BSS 채널(200)(예컨대, 신호 잡음제거 모듈(118)로부터 잡음제거된 신호(124)를 수신하는 BSS 모듈(120a))의 개략적인 다이어그램이다. 위에서 설명된 바와 같이, 신호 잡음제거 모듈(118)은 잡음제거된 신호(124) 및 상태 에너지 신호(126)를 송신한다. 또한, 예시적 실시예에서, 상태 에너지 신호(126)는 복수의 상태 에너지 신호들(126)로 구현된다. 복수의 상태 에너지 신호들(126)의 각각의 상태 에너지 신호(126)는, 신호 잡음제거 모듈(118)의 개개의 상태 출력(202)의 상태(예컨대, 특정한 샘플링된 시점들에 인입 신호(113)의 진폭에 비례하는 아날로그 전압 레벨)를 표현하는 정보를 포함한다. 복수의 상태 에너지 신호들(126)은 상태 에너지 분석 서브시스템(204)에 의해 수신된다. 상태 에너지 분석 서브시스템(204)은 필터링 서브시스템(207)의 S개의 필터 상태들에 대응하는 S개의 신호들(예컨대, 126a, 126b,..., 126S)의 개개의 상태 에너지 신호들(126)의 중심 주파수(예컨대, f0)를 결정한다. 상태 에너지 분석 서브시스템(204)은 길이 Ne의 S개의 윈도우들(예컨대, BSS 모듈(120a)의 BSS 채널 상태 머신 모듈(208)의 각각의 상태에 대해 하나씩)의 세트 내의 총 에너지를 결정하도록 구성된 윈도우 합산기 모듈(206)을 포함한다. BSS 채널 상태 머신 모듈(208)은 필터링 서브시스템(207)에 의한, 잡음제거된 신호(124)의 필터링의 타이밍을 조정한다. 상태 에너지 분석 서브시스템(204)은 또한, 윈도우 합산기 모듈(206)에 커플링된 최대 에너지 검출 모듈(210)을 포함한다. 최대 에너지 검출 모듈(210)은, S개의 합산된 윈도우 신호들(212)(예컨대, 212a, 212b,..., 212S)을 수신하며, S개의 합산된 윈도우 신호들(212)의 각각의 합산된 윈도우 신호(212)의 최대 에너지를 결정하도록 구성된다. 최대 에너지 검출 모듈(210)은, 초기 주파수 신호(214)를 결정하여 최대 에너지 검출 모듈(210)에 커플링된 신호 주파수 및 대역폭 추적기 모듈(216)에 송신하도록 추가로 구성된다.
예시적 실시예에서, 초기 주파수 신호(214)는 BSS 채널(200)의 연관된 상태에 대응하는 개개의 상태 에너지 신호(126)의 최대 에너지의 f0을 표현한다. 신호 주파수 및 대역폭 추적기 모듈(216)은 초기 주파수 신호(214)를 사용하여, BSS 채널(200)의 최대 에너지 상태에 대응하는 개개의 합산된 윈도우 신호(212)의 중심 주파수("Cf") 및 대역폭("BW")을 결정한다. 신호 주파수 및 대역폭 추적기 모듈(216)은 Cf 및 BW 신호(218)를 BSS 채널 상태 머신 모듈(208)에 추가로 출력한다. BSS 채널 상태 머신 모듈(208)은 필터링 서브시스템(207), 신호 주파수 및 대역폭 추적기 모듈(216), 입력 버퍼 모듈(220), 및 컴퓨팅 디바이스(132)에 커플링된다. (아래에서 추가로 설명되는 바와 같이,) BSS 채널 상태 머신(208)이 필터링 서브시스템(207)의 Cf 및 BW 필터 파라미터들을 업데이팅하는 것을 가능하게 하기 위해, 신호 주파수 및 대역폭 추적기 모듈(216)로부터 BSS 채널 상태 머신 모듈(208)에 의한 Cf 및 BW 신호(218)의 수신과 실질적으로 동시에, 입력 버퍼 모듈(220)은 필터링 서브시스템(207)에 의한, 잡음제거된 신호(124)의 필터링을 지연시킨다.
예시적 실시예에서, 필터링 서브시스템(207)은, 예컨대 로우 필터("Flo") 모듈(207a), 메인 필터("F") 모듈(207b), 및 하이 필터("Fhi") 모듈(207c)(이들에 제한되지 않음)을 포함하는 복수의 필터 모듈들을 포함하는 튜닝가능 필터 뱅크이다. 다른 구현들(예컨대, 도 5를 참조하여 아래에서 도시 및 설명됨)에서, 필터링 서브시스템(207)은 세 개보다 더 많거나 또는 더 적은 개수의 필터 모듈들을 포함한다. 입력 버퍼 모듈(220)은 필터링 서브시스템(207) 및 신호 잡음제거 모듈(118)에, 그리고 이들 사이에 커플링되며, 복수의 필터 입력 신호들(228)(예컨대, 228a, 228b, 및 228c)을 필터링 서브시스템(207)의 개개의 필터 모듈들(예컨대, 207a, 207b, 및 207c)에 송신하도록 구성된다. 입력 버퍼 모듈(220)은 BSS 채널 상태 머신 모듈(208)의 제 1 출력으로부터 송신된 지연 신호(227)를 수신하도록 추가로 구성된다. 지연 신호(227)는 필터 입력 신호(228)를 필터링 서브시스템(207)에 출력하는 타이밍을 지시한다. 제 2 출력으로부터, BSS 채널 상태 머신 모듈(208)은 중심 주파수 및 대역폭 업데이트 신호(232)를 필터링 서브시스템(207)에 송신한다. 중심 주파수 및 대역폭 업데이트 신호(232)는 Cf 및 BW 동작 파라미터들, 그리고 필터링 서브시스템(207)의 각각의 필터 모듈(예컨대, 207a, 207b, 및 207c)의 각각 연관된 필터 계수들 α("알파") 및 β("베타")의 연속적인 업데이팅을 가능하게 한다. 따라서, BSS 모듈(120a) 및 BSS 채널(200)로부터 출력되는, 연속적이며 왜곡되지 않은 블라인드 소스 분리된 신호(129a)를 산출하기 위해, 중심 주파수 및 대역폭 업데이트 신호(232)는 잡음제거된 신호(124) 주파수 및 대역폭의 정확한 추적을 가능하게 한다.
예시적 실시예에서, 필터링 서브시스템(207)은, FPGA(field-programmable gate array) 및 ASIC(application-specific integrated circuit) 중 적어도 하나에서 예시되는 회로들(이에 제한되지 않음)을 포함하는 디지털 및/또는 아날로그 전자 회로소자를 사용한다. 또한, 예시적 실시예에서, BSS 채널(200)에서 구현되는 방법들의 적어도 일부는 범용 프로세서(예컨대, 컴퓨팅 디바이스(132)) 및 DSP(digital signal processor) 중 적어도 하나 상에서 소프트웨어를 통해 예시된다. 추가로, 예시적 실시예에서, 필터링 서브시스템(207)의 각각의 필터 모듈(예컨대, 207a, 207b, 및 207c)의 동작 파라미터들은 메모리(134)에 저장되며, BSS 채널 상태 머신 모듈(208)에 의한 중심 주파수 및 대역폭 업데이트 신호(232)의 송신과 실질적으로 동시에(예컨대, 실시간으로) 업데이팅된다. 예시적 실시예에서, 필터 모듈들(207a, 207b, 및 207c)은 파이프라이닝된 아키텍처(도 3과 연관되어 아래에서 설명됨) 및 병렬화된 아키텍처(도 4와 관련하여 아래에서 설명됨) 둘 모두를 갖는다.
예시적 실시예에서, 필터 모듈(Flo(207a)), 필터 모듈(F(207b)), 및 필터 모듈(Fhi(207c))은 입력 버퍼 모듈(220)로부터 개개의 필터 입력 신호들(예컨대, 228a, 228b, 및 228c)을 수신하며, 각각은 BSS 채널 상태 머신 모듈(208)에 추가로 커플링된다. 필터링 서브시스템(207)은 복수의 신호 에너지 신호들(234)을 송신하도록 추가로 구성되며, 여기서 필터 모듈들(Flo(207a), F(207b), 및 Fhi(207c)) 각각은 개개의 신호 에너지 신호들(예컨대, 각각, 234a, 234b, 및 234c)을 BSS 채널 상태 머신 모듈(208)에 송신한다. 추가로, 예시적 실시예에서, 필터 모듈(F(207b))은 또한, 추가적인 프로세싱(예컨대, 도 1을 참조하여 위에서 도시 및 설명된 바와 같이, 컴퓨팅 디바이스(132)에 의한 PDW 파라미터 벡터 신호(138)의 디인터리빙)을 위해 BSS 모듈(120a)로부터 PDW 생성 모듈(128) 및 펄스 잡음제거 모듈(130)로 송신되는 개개의 블라인드 소스 분리된 신호(129a)로서 신호 에너지 신호(234b)를 송신한다. 복수의 신호 에너지 신호들(234)에 포함된 정보는, (도 3 및 도 4를 참조하여 아래에서 추가로 도시 및 설명되는 바와 같이) 중심 주파수 및 대역폭 업데이트 신호(232)를 생성하여 필터링 서브시스템(207)에 송신하기 위해 BSS 채널 상태 머신 모듈(208)에 의해 사용된다.
동작시, BSS 채널(200)에서의 피드백은, 모든 시간에 걸쳐 필터링 서브시스템(207)의 각각의 필터 모듈(예컨대, 필터 모듈들 Flo(207a), F(207b), 및 Fhi(207c))의 Cf 및 BW를 배치할 장소(예컨대, 어떤 값 또는 값들로)를 결정하기 위해 사용된다. 이 피드백은, 기존 필터 셋팅들로부터(예컨대, 신호 에너지 신호들(234a, 234b, 및 234c)로부터) 도출되는 에너지 측정들을 획득하는 것, 그리고 가능한 한 시간 및 주파수에서의 완전한 커버리지를 유지하면서, 개개의 필터 파라미터들 Cf 및 BW 그리고 필터 계수들 α 및 β를 계속해서 그리고 적응식으로 업데이팅하는 것을 포함한다. 레이더 신호들의 후속 펄스들은, 필터링 서브시스템(207)이 매우 효율적인 방식으로(예컨대, 도 1을 참조하여 위에서 설명된 바와 같이, 적어도 부분적으로 BSS 제어 모듈(196)의 제어 하에서) 멀티태스킹하는 것을 가능하게 하도록 튜닝된 개개의 필터 파라미터들 및 계수들을 가지는 필터 모듈들(Flo(207a), F(207b), 및 Fhi(207c))을 갖는 필터링 서브시스템(207)에 의해 필터링된다.
또한, 동작시, 신호 주파수 및 대역폭 추적기 모듈(216)은 초기 주파수 신호(214)의 값을 추적하기 위한 추적 알고리즘을 포함한다. 구체적으로, 초기 주파수 신호(214)의 Cf는 추적 알고리즘에 의해 셋팅된(예컨대, 컴퓨팅 디바이스(132), BSS 채널 상태 머신 모듈(208), 및 BSS 제어 모듈(196) 중 적어도 하나에 의해 결정된) 미리 결정된 최대 레이트까지 임의의 레이트로 변한다. 추적 알고리즘의 추적 윈도우는 처프 레이트를 지지하기에는 충분히 짧지만, 신호 잡음 레벨을 핸들링하기에는 충분히 길다. 특히, 추적 알고리즘은, 컴퓨팅 디바이스(132)와 함께, 복수의 필터 모듈들(예컨대, 207a, 207b, 및 207c)의 파라미터 및/또는 계수 셋팅들, 잡음 레벨들, 신호 주파수 변화 특성들, 진폭 차이들, 및 신호 잡음제거 모듈(118)에 의해 요구되는 범위 내의 신호들을 인입(pull-in)시키는 능력(이들에 제한되지 않음) 전부의 함수로써 구현되는 것을 포함하여, BSS 채널(200)에 의해 강건하게 구현된다. 예컨대, 신호 잡음제거 모듈(118)이 1 GHz 대역폭에 대해 스무 개의 상태들(예컨대, S=20)을 갖는 경우(이에 제한되지 않음), BSS 채널(200)은 ± 25 MHz(예컨대, 0.025 GHz)까지 초기 주파수로부터 오프셋된 주파수(예컨대, 인입 범위)를 갖는 레이더 신호들을 추적한다.
예시적 실시예에서, 필터링 서브시스템(207)의 각각의 필터 모듈(예컨대, 207a, 207b, 및 207c)은 무한 임펄스 응답(IIR;infinite impulse response) 필터이다. 또한, 예시적 실시예에서, BSS 채널(200)은 통신 신호들이 아니라 레이더 신호들을 프로세싱하며, 그러므로 IIR 필터들을 사용함으로써 유발되는 비-상수 그룹 지연의 효과들은 통신 신호들에 대해서보다 덜 중요하다. IIR 필터들은 포스트-프로세서(105)에 의한 포스트-필터링 PDW 디인터리빙에 요구되는 신호 품질을 적절하게 충족시킨다.
필터 모듈(F(207b))은 잡음제거된 신호(124)로부터 도출된 필터 입력 신호(228b)를 분리하기 위한 일차 필터로서 사용된다. 각각, 필터 모듈들(Flo(207a) 및 Fhi(207c))에 의한 필터 입력 신호들(228a 및 228c)의 필터링은, 주파수 및 대역폭 둘 모두를 결정할 때 필터 모듈(F(207b))을 비교적 정확하게 유지하기 위해 추적 프로세스에서 사용된다. 또한, 예시적 실시예에서, 필터 모듈들(Flo(207a) 및 Fhi(207c))은 주파수 및 대역폭에서 고정된 양들만큼 오프셋되며, 필터 모듈(F(207b))에 대해서와 같이, Cf 및 BW의 적절하고 시의적절한 튜닝을 가능하게 하기 위해 계속해서 모니터링된다.
필터 모듈들(Flo(207a), F(207b), 및 Fhi(207c)) 각각은 두 개의 값들(예컨대, Cf 및 BW)에 의해 파라미터화된다. 대안적 구현(미도시)에서, 필터링 서브시스템(207)은 세 개의 필터 모듈들이 아니라 두 개의 필터 모듈들(예컨대, 필터 모듈들(F(207b) 및 Fhi(207c))을 포함하며, BSS 채널(200)은 고정된 BW를 가지며, 단순화된 추적 프로세스가 주파수만을 추적한다. 이 단순화된 경우에서, 필터 모듈(F(207b))의 Cf 및 BW는 f 및 w로 각각 지칭되며, 따라서 다음과 같다:
Figure pat00001
필터링 서브시스템(207)이 세 개의 필터 모듈들(예컨대, 필터 모듈들(Flo(207a), F(207b), 및 Fhi(207c)))을 포함하는 예시적 실시예의 경우, 필터 모듈(F(207b))의 Cf 및 BW는 수학식 1 및 수학식 2에 따라 정의되며, 필터 모듈들(Flo(207a) 및 Fhi(207c))의 Cf 및 BW(예컨대, 각각, f 및 w)는 다음과 같이 정의된다:
Figure pat00002
Figure pat00003
또한, 동작시, 필터링 서브시스템(207)의 개개의 필터 모듈들(예컨대, 필터 모듈들(Flo(207a), F(207b), 및 Fhi(207c)))에 의해 출력되는 개개의 신호 에너지 신호들(234)(예컨대, 234a, 234b, 및 234c)은, 컴퓨팅 디바이스(132) 및 BSS 제어 모듈(196) 중 적어도 하나를 사용하여 수행되는 방법들(이에 제한되지 않음)을 포함하여 이들 방법들과 협력하여 BSS 채널 상태 머신 모듈(208)에 의해 결정되는 그들의 출력 에너지들을 갖는다. 실수 값의 신호 에너지 신호들(234)의 경우, 출력 에너지들은 제곱(squaring)을 통해 결정되며, 복소수 값의 신호 에너지 신호들(234)의 경우, 출력 에너지들은, 절대 값을 취함으로써 결정된다. 실수 값이든 또는 복소수 값이든 신호 에너지 신호들(234)에 대해, 세 개의 필터 모듈들(예컨대, Flo(207a), F(207b), 및 Fhi(207c))을 갖는 필터링 서브시스템(207)의 경우에서 출력 에너지들의 결정은 에너지 측정 트리플들(E(n), Elo(n), Ehi(n)), n = 1,2,...)의 시퀀스를 야기하며, 여기서 n은 위에서 설명된 BSS 채널(200)의 상태를 표현한다. 단순화된 2 필터 경우에서, 신호 에너지 신호들(234)의 출력 에너지들의 결정은 에너지 측정 쌍들(E(n), Ehi(n)), n = 1,2,...)의 시퀀스를 야기하며, 필터 모듈들(F(207b) 및 Fhi(207c))의 Cf(예컨대, f) 파라미터들에 대한 다음의 업데이트들을 가능하게 한다:
Figure pat00004
필터링 서브시스템(207)이 세 개의 필터 모듈들(예컨대, Flo(207a), F(207b), 및 Fhi(207c))을 포함하는 예시적 실시예에서, f 및 w 파라미터들은 다음과 같이 업데이팅된다:
Figure pat00005
Figure pat00006
여기서, 계수 벡터들 α 및 β의 초기 값들은 사전-훈련 프로세스(예컨대, 컴퓨팅 디바이스(132), BSS 채널 상태 머신 모듈(208), 및 BSS 제어 모듈(196) 중 적어도 하나에 의해 구현됨) 동안 결정되어 메모리(134)에 저장되며, 윈도우 사이즈인 BW 및 신호-대-잡음비(SNR;signal-to-noise ratio)의 함수들이다. α 및 β의 초기 값들은 BSS 채널들(200)에 수신된 초기 잡음제거된 신호(124) 및 초기 상태 에너지 신호(126) 중 적어도 하나로부터 결정된다.
다시 도 2를 참조하면, 예시적 실시예의 동작시, 잡음제거된 신호(124)로부터 도출되는 개개의 필터 입력 신호들(예컨대, 228a, 228b, 및 228c)은 신호 프로세싱 시스템(100)에서 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)의 필터링 서브시스템(207)의 각각의 필터 모듈(예컨대, Flo(207a), F(207b), 및 Fhi(207c))에 실질적으로 동시에 제공된다. 예컨대, BSS 채널(200)에서, 적어도 하나의 레이더 신호의 주파수 및/또는 대역폭의 정확한 추적 및 결정을 더욱 가능하게 하기 위해, 필터링 서브시스템(207)에 의해 출력되는 결과적 블라인드 소스 분리된 신호(129a)는 PDW 생성 모듈(128)에 의해 PDW 파라미터 벡터 신호(138)로 추가로 벡터화된다. 그러므로, BSS 채널(200)은, 신호 프로세싱 시스템(100)이 프리-프로세서(104)를 통해 스트리밍되는 복수의 시간-가변적 레이더 신호들의 고성능 실시간 추적을 구현하는 것을 가능하게 한다.
전술된 필터링 방법들은, 신호 프로세싱 시스템(100)이 고품질 PDW 파라미터 벡터 신호들(138)을 생성하는 것을 가능하게 하며, 이 고품질 PDW 파라미터 벡터 신호들(138)은, 레이더 신호 이미터들(106 및 107)을 식별하고, 결정하며, 분석하기 위해 사용된다. 예컨대, 위에서 설명된 바와 같이, 레이더 신호 이미터(106)와 연관된 PDW 파라미터 벡터 신호들(138)은 디스플레이(144) 상에 디스플레이된다. 또한, 예컨대, 적어도 두 개의 PDW 파라미터 벡터 신호들(138)에 포함된 주파수들 및/또는 대역폭들에 관한 개선된 정보는, 신호 프로세싱 시스템(100)이 제 1 레이더 신호 이미터(106)를 제 2 레이더 신호 이미터(107)와 구별하는 것을 가능하게 한다. 이들 레이더 신호 이미터들(106 및 107)은 디스플레이(144) 상에 (예컨대, 지도로서) 개개의 위치들에 그려진다.
도 3은 도 2에 도시된 필터링 서브시스템(207)과 함께 사용될 수 있는 예시적 필터 모듈(예컨대, 필터 모듈(F(207b))의 개략적인 다이어그램이다. 도 3에 도시되며 본원에서 설명된 바와 같이, 필터링 서브시스템(207)은 파이프라이닝된 아키텍처를 갖는다. 본원에서 사용된 바와 같이, 파이프라인, 파이프라이닝된, 그리고 파이프라이닝이란 용어들은, 상이한 태스크들을 동시에 수행하는 상이한 기능 유닛들을 가능하게 함으로써 신호 프로세싱 시스템(100)에서의 증가하는 스피드 및 스루풋을 가능하게 하는 필터링 모듈 및 관련 동작 유닛들의 구성들 및 방법들을 지칭한다. 예시적 실시예에서, 필터 모듈(F(207b))은 개개의 신호 에너지 신호(234b)를 BSS 채널 상태 머신 모듈(208)에 출력하도록 구성된 유효 6차 IIR 필터(301)를 포함한다. 예시적 실시예에서, 필터 모듈들(207a 및 207c)은 유사하게 구현된다.
예시된 실시예에서, 6차 IIR 필터(301)는 일곱 개의 BW 필터 회로들(303)(예컨대, 303a, 303b,..., 303g)을 포함하며, 여기서 각각의 BW 필터 회로(303)는 2차 IIR 필터로 구현되며, 개개의 β 계수("βj0", "βj1",..., "βj6"로 각각 표기됨)를 갖는다. 6차 IIR 필터(301)는 또한, 두 개의 Cf 필터 회로들(304)(예컨대, 304a, 304b)을 포함하며, 여기서 각각의 Cf 필터 회로(304)는 2차 IIR 필터로 구현되며, 개개의 α 계수("αj1" 및 "αj2"로 각각 표기됨)를 갖는다. 필터 모듈(F(207b))은 또한, 파이프라이닝 아키텍처(302)(예컨대, 컴퓨팅 디바이스(132), BSS 채널 상태 머신 모듈(208), 및 BSS 제어 모듈(196) 중 적어도 하나와 함께 구현됨)를 포함하며, 이 파이프라이닝 아키텍처(302)는 복수의 BW 필터 회로들(303) 및 복수의 Cf 필터 회로들(304)을 3배만큼 파이프라이닝하는 것을 가능하게 한다. 따라서, 예시적 실시예에서, αj0 = 1의 값을 가정하면, 필터 모듈(F(207b))은, 6개의 제로들(예컨대, 분자의 6개의 계수들 β) 및 2개의 극들(예컨대, 분모의 2개의 계수들 α)을 가지는 전달 함수를 갖는 6차 IIR 필터로서 기능한다.
동작시, 각각, BW 필터 회로들(303) 및 Cf 필터 회로들(304)의 계수들 α 및 β는, 필터 입력 신호(228b)의 제 1 펄스의 필터 모듈(F(207b))에 의한 수신 후 두 개의 하드웨어 클록 주기들 내에 업데이팅된다. 이 업데이팅 루틴은, (도 4를 참조하여 아래에서 도시 및 설명되는 바와 같이) 복수의 신호 에너지 신호들(234)에 포함된 정보를 사용하여 Cf 및 BW 업데이팅된 신호(232)를 필터링 서브시스템(207)에 송신하는 BSS 채널 상태 머신 모듈(208)에 의해 구현된다. 중심 주파수 및 대역폭 업데이트 신호(232)에 데이터로서 포함된 정보는, 각각, BW 필터 회로들(303) 및 Cf 필터 회로들(304)의 필터 계수들 α 및 β를 업데이팅하기 위해 6차 IIR 필터(301)에 의해 사용된다. 필터링 서브시스템(207)에 의해 수신되는 필터 입력 신호들(228b)(그리고 마찬가지로, 예컨대, 필터 입력 신호들(228a 및 228c))의 제 2 펄스 및 후속 펄스들 때, 업데이팅된 필터 계수들 α 및 β는, 센서(103)의 감시가능한 환경의 적어도 하나의 레이더 신호 이미터(예컨대, 제 1 레이더 신호 이미터(106))의 주파수를 추적하는 것을 가능하게 한다.
동작시, 필터 입력 신호(228b)의 값(예컨대, Vj(n)입력)과 BW 필터 회로(303a)의 계수들 βj0의 값의 곱은 제 1 멀티플라이어(306)에 의해 결정된다. 실질적으로 동시에, 계수들(βj1 내지 βj6)은 BW 필터 회로들(303b 내지 303g)로부터 복수의 멀티플라이어들(308)(예컨대, 여섯 개의 멀티플라이어들(308a, 308b,..., 308f))에 송신된다. 복수의 멀티플라이어들(308)의 각각의 멀티플라이어(308)는 또한, 개개의 1차 z-변환 지연(Z-1)(310)(예컨대, 310a, 310b,..., 310f)을 입력한다. 각각의 Z-1 지연(310)은, 복수의 멀티플라이어들(308)의 각각의 멀티플라이어(308)에 입력되기 전에, 지연 값을 필터 입력 신호(228b)에 적용한다. 제 1 멀티플라이어(306) 및 복수의 멀티플라이어들(308)의 각각의 멀티플라이어(308)의 출력들은 제 1 합산기(312)에 송신된다. 제 1 합산기(312)는, 제 1 멀티플라이어(306) 및 복수의 멀티플라이어들(308)의 각각의 멀티플라이어(308)의 출력들의 합을 결정한다.
제 1 멀티플라이어(306) 및 복수의 멀티플라이어들(308)의 각각의 멀티플라이어(308)의 출력들의 합의 값을 결정하는 것과 실질적으로 동시에, Cf 필터 회로들(304a 및 304b)은 계수들 αj1 및 αj2의 값들을 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)에 각각 송신한다. 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316) 각각은 개개의 3차 z-변환 지연(Z-3)(318)(예컨대, 318a, 318b)을 입력한다. 각각의 Z-3 지연(318)은, 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)에 입력되기 전에, 지연 값을 신호 에너지 신호(234b)에 적용한다. 3차 Z-변환 지연들(318)의 값들은 1차 z-변환 지연들(310)의 값들의 3배인데, 그 이유는 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)에 입력되는 α 계수들(αj0 = 1을 가정함)이 존재하는 것보다 3배만큼 많은, 복수의 멀티플라이어들(308)의 각각의 개개의 멀티플라이어(308)에 입력되는 β 계수들이 존재하기 때문이다. 이는, ASIC 이외에도 FPGA 상에 필터 모듈(F(207b))의 구현을 가능하게 한다. 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)에 의해 결정된 곱들은 제 2 합산기(320)에 송신된다. 제 2 합산기(320)는 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)의 출력들, 그리고 제 1 합산기(312)의 출력의 합을 결정한다. 따라서, 제 2 합산기(320)는 그것의 출력으로서 신호 에너지 신호(234b)를 생성한다.
필터 모듈(F(207b))에 의해 수신되는 후속 필터 입력 신호들(228b)에 대해, 필터 계수 업데이트 및 피드백을 이용하는 파이프라이닝은 각각의 BW 필터 회로(303) 및 각각의 Cf 필터 회로(304)의 α 및 β 계수들 그리고 동작 파라미터들(중심 주파수 및 대역폭을 포함함(이들에 제한되지 않음))의 연속적인 튜닝을 가능하게 한다. Vj(n)입력 값의 필터 입력 신호들(228b)(예컨대, x[n])의 후속 펄스들이 주어지면, 위에서 설명된 파이프라이닝된 필터링 프로세스는, 필터 모듈(F(207b))이 다음과 같이 파이프라이닝 아키텍처(302)에 의해 구현되는 차이 함수에 따라 세부조정(예컨대, 추적)된 신호 에너지 신호들(234b)을 출력하는 것을 가능하게 한다:
Figure pat00007
여기서, x[n] 항들은 제 1 합산기(312)에 의해 합산되는, 복수의 멀티플라이어들(308)(예컨대, M=6)의 개개의 멀티플라이어들(308)의 개별 파이프라이닝된 출력들이며, y[n] 항들은 제 2 합산기(320)에 의해 합산되는, 제 2 멀티플라이어(314) 및 제 3 멀티플라이어(316)(예컨대, N=2)의 파이프라이닝된 출력들이다. 따라서, 예시적 실시예에서, 제 1 입력 신호들(228b)의 적어도 일곱 개의 펄스들이 필터 모듈(F(207b))에 의해 수신된 후에, 차이 수학식으로부터 각각의 새로운 출력을 컴퓨팅하기 위해, 총 여덟 개의 계수들이 업데이팅되고(예컨대, αj0=1은 일정하게 유지됨), 총 1+M+N개의 멀티플라이어들이 요구되며, 이로써 필터 계수들 α 및 β가 적어도 6회 업데이팅된다.
필터 모듈(F(207b))을 통과하는 일곱 개를 초과하는 필터 입력 신호(228b) 펄스들의 스트리밍 뒤에 신호 에너지 신호들(234b)의 값들의 결정은, 위의 차이 함수로부터 다음의 시스템 함수 H(z)에 의해 추가로 단순화될 수 있다:
Figure pat00008
여기서, H(z)는 병렬의 2차 IIR 필터 형태(예컨대, M=N=2를 가짐)로 감소되는 다상 분해이고, 합을 구성하는 서브시퀀스들 xk[n]은 (모든 n에 대해) 부모 시퀀스 x[n]의 다상 컴포넌트들이며, G는, Cf 및 BW 업데이트 신호(232)를 각각의 BW 필터 회로(303) 및 각각의 Cf 필터 회로(304)에 송신하기 전에, BSS 채널 상태 머신 모듈(208)에 의해 도출되는 값(예컨대, n=0에서 그리고 αj0=1에 대해, 신호 에너지 신호(234b)의 값)을 표현하는 상수이다.
또한, 동작시, 예시적 실시예에서, 필터 모듈(F(207b))은, 필터 계수들 α 및 β의 최종 값들의 결정이 전술된 업데이트들을 두 개의 하드웨어 클록 주기들 내에 제공하는 것을 가능하게 하기 위해 보간 프로세스를 구현한다. 도 4를 참조하여 아래에서 추가로 도시 및 설명되는 바와 같이, Cf 및 BW 업데이트 신호(232)는 주파수 값 및 대역폭 값을 각각 포함하는 주파수 워드 및 대역폭 워드 중 적어도 하나를 포함한다. BSS 채널 상태 머신 모듈(208)로부터의 Cf 및 BW 업데이트 신호(232)의 송신과 실질적으로 동시에, 추적 알고리즘은 메모리(134)에 저장된 고정된 계수들의 테이블과 함께 룩업 및 보간 루틴을 사용하여, 주파수 워드 및/또는 대역폭 워드의 업데이팅된 값에 대해 질의된 업데이팅된 필터 계수 값들 α 및/또는 β를 이 고정된 계수들의 테이블로부터의 값들의 보간에 의해 결정한다. 또한, 필터 입력 신호(228b)의 후속 인스턴스들에 대해 필터 계수들 α 및 β의 룩업, 보간, 및 업데이트의 후속 주기들을 가능하게 하기 위해, 룩업 및 보간 루틴과 실질적으로 동시에, 필터 계수들 α 및/또는 β의 값들의 세트가 메모리(134)에서 업데이팅된다. 따라서, 두 개의 하드웨어 클록 주기들 내에서, 필터 모듈(F(207b))은 신호 프로세싱 시스템(100)이, 글리치들 없이, Cf 및 BW 업데이트 신호(232)가 BSS 채널 상태 머신 모듈(208)로부터 송신가능한 만큼 빨리, 신속하게 변하는 인입 레이더 신호들(예컨대, 브로드 밴드 처프들)을 신속하게 적응식으로 추적하며, 넓게 분리된 주파수들의 레이더 신호들 사이를 실시간으로 스위칭하는 것을 가능하게 한다.
도 4는 도 3에 도시된 필터 모듈(F(207b))과 함께 사용될 수 있는 예시적 필터 회로(예컨대, Cf 필터 회로(304a))의 상세도이다. 예시적 실시예에서, BSS 채널 상태 머신 모듈(208)은 주파수 워드를 포함하는 Cf 및 BW 업데이트 신호(232)를 Cf 필터 회로(304a)에 송신하며, 여기서 주파수 워드 데이터는 하이 하프 비트 세트(Fh)(402) 및 로우 하프 비트 세트(Fl)(404)로 분할된다. 예시적 실시예에서, 중간 레지스터(406)는 Fh(402)의 36개의 비트들을 수신하며, 멀티플라이어(408)는 Fl(404)를 수신한다. 중간 레지스터(406)에 의한 Fh(402)의 수신과 실질적으로 동시에, 감산기(410)는 중간 레지스터(406)의 Fh(402)의 18개의 하이 비트들(414)로부터 중간 레지스터(406)의 Fh(402)의 18개의 로우 비트들(412)을 감산한다. 중간 레지스터(406)에 의한 Fh(402)의 수신과 실질적으로 동시에, 18개의 로우 비트들(412)과 18개의 하이 비트들(414) 간의 차이(418)와 Fl(404)의 곱(416)이 멀티플라이어(408)에 의해 결정된다. 다음 차례로, 합산기(420)는 18개의 로우 비트들(412)과 곱(416)의 합(422)을 결정한다. 합(422)은, 필터 입력 신호(228b)의 후속 펄스를 수신하는 파이프라이닝 아키텍처(302)에 의해 구현되는 다음 차례의 주기 동안 업데이팅될, Cf 필터 회로(304a)에 대한 필터 계수 α의 값(예컨대, 도 3에서, "αj1"로서 표기됨)을 표현한다. 따라서, Cf 필터 회로(304a)는 다음과 같이, 고정된 계수들의 테이블로부터 보간을 통해, 업데이팅되는 필터 계수 값들 αj1을 결정한다:
여기서, Fl은 Fl(404)의 값을 표현하고, Rh는 중간 레지스터(406)로부터의 Fh(402)의 18개의 하이 비트들(414)의 값이며, Rl은 중간 레지스터(406)로부터의 Fh(402)의 18개의 로우 비트들(412)의 값이다. 따라서, 합(422)은, BSS 채널 상태 머신 모듈(208)로부터의 후속 Cf 및 BW 업데이트 신호(232)의 송신과 실질적으로 동시에 6차 IIR 필터(301)로부터 제 2 멀티플라이어(314)로 송신되는 αj1의 업데이팅된 값을 포함한다.
예컨대, BW 필터 회로(303a)의 경우, 이 BW 필터 회로(303a)에 송신되며 대역폭 워드를 포함하는 Cf 및 BW 업데이트 신호(232)는 대응하는 하이 하프 비트 세트 및 로우 하프 비트 세트로 분할되며, 업데이팅된 필터 계수 β 값들(예컨대, 도 3에서, "βj0"로서 표기됨)은 αj1에 대해 위에서 도시 및 설명된 것과 실질적으로 동일한 방식으로 결정된다. 그러나, BW 필터 회로(303a)의 경우, 합(422)은 6차 IIR 필터(301)로부터 제 2 멀티플라이어(314) 내지 제 1 멀티플라이어(306)로 송신되는 βj0의 업데이팅된 값을 포함한다.
도 5는 도 2에 도시된 필터링 서브시스템(207)과 함께 사용될 수 있는 예시적 필터 모듈(예컨대, 필터 모듈(F(207a))의 개략적인 다이어그램이다. 도 5에 도시되며 본원에서 설명된 바와 같이, 필터링 서브시스템(207)은 병렬화된 필터 아키텍처(500)를 갖는다. 예시적 실시예에서, 병렬화된 필터 아키텍처(500)는 네 개의 필터 컴포넌트들(501)(예컨대, 501a, 501b, 501c, 및 501d)을 포함한다. 각각의 필터 컴포넌트(501)는 입력 버퍼 모듈(220)(도 2에 도시됨)로부터 제 1 필터 입력 신호(228a)를 수신한다. 228a의 별개의 인스턴스들이 입력 버퍼 모듈(220)에 의해 서로에 관련하여 지연될 수 있다. 병렬화된 필터 아키텍처(500)는, 예컨대 베셀-타입 필터들(이에 제한되지 않음)을 이용하며 복수의 필터 입력 신호들(228a)의 각각의 필터 입력 신호(228a)에 대해 다상 방법들을 사용하는 적응식 BSS 필터링을 가능하게 하기 위해, FPGA 및 ASIC 중 적어도 하나에서 구현가능하다. 예시적 실시예에서, 병렬화된 필터 아키텍처(500)는, 복수의 필터 컴포넌트들(501)의 각각의 필터 컴포넌트 내의 네 개의 서브모듈들(예컨대, 서브모듈들(502a, 502b, 502c, 및 502d))의 뱅크 상에 선형 보간(예컨대, 도 3 및 도 4를 참조하여 위에서 도시 및 설명됨)을 구현한다. 보간은 Cf 파라미터에 기반한다. BW는 또한, 이차원 보간을 위해 조절되며, 필터 서브모듈들(예컨대, 502a, 502b, 502c, 및 502d)은 네 개의 필터 입력 신호(228a) 펄스들을 분석할 때 사용하기 위해 연속적인 주파수 범위를 커버한다.
병렬화된 필터 아키텍처(500)에서, 입력 버퍼 모듈(220)(도 2에 도시됨)은 잡음제거된 신호(124)(도 1 및 도 2에 도시됨)의 연속적으로 수신되는 펄스들로부터 네 개의 개개의 필터 입력 신호들(228a)의 벡터를 생성한다. 이후, 네 개의 필터 입력 신호들(228a)은 필터 컴포넌트들(501a, 501b, 501c, 및 501d)에 의해 각각 수신된다. 각각의 필터 컴포넌트(501)는 네 개의 개개의 중간 신호 에너지 신호 세트들(503)(예컨대, 503a, 503b, 503c, 및 503d)로서 복수의 중간 신호 에너지 신호들(503)을 출력한다. 예컨대, 각각의 중간 신호 에너지 신호 세트(503)는 네 개의 개개의 중간 신호로 구성된다(이에 제한되지 않음). 도 5에서, 네 개의 필터 컴포넌트들(501)의 총 16개의 서브모듈들(502a-502d)은 1/4 샘플 레이트로 동작하는 네 개의 병렬 채널들을 갖는 필터 모듈(207a)과 동일한 결과를 산출한다. 예시적 실시예에서, 필터 모듈들(207b 및 207c)은 유사하게 구현된다.
또한, 예시적 실시예에서, 네 개의 중간 신호 에너지 신호 세트들(503)은 네 개의 병렬 신호들(504)(예컨대, 504a, 504b, 504c, 및 504d)로 병렬화된다. 예컨대, 네 개의 블라인드 소스 분리 모듈들(501)의 각각의 필터 모듈(502a)로부터 출력된 중간 신호 에너지 신호들(503)은 제 1 병렬 신호(504a)로 결합된다. 유사하게, 네 개의 블라인드 소스 분리 모듈들(501)의 각각의 필터 모듈(502b)로부터 출력된 중간 신호 에너지 신호들(503)은 제 2 병렬 신호(504b)로 결합되는 식이다. 병렬화된 필터 아키텍처(500)는 또한, 복수의 1차 z-변환 지연 모듈들(506)을 포함한다. 제 1 블라인드 소스 분리 모듈(501a)의 네 개의 필터 모듈들(502a-502d)로부터 출력된 신호 에너지 신호들(234) 중 어느 것도 연관된 1차 z-변환 지연 모듈들(506)을 포함하지 않는 반면에, 제 2 중간 신호 에너지 신호 세트(503b), 제 3 중간 신호 에너지 신호 세트(503c), 및 제 4 중간 신호 에너지 신호 세트(503d) 중 적어도 하나의 개개의 중간 신호 에너지 신호(503)는 자신과 연관된 적어도 하나의 1차 z-변환 지연 모듈(506)을 포함한다.
추가로, 예시적 실시예에서, 네 개의 병렬 신호들(504)의 각각의 병렬 신호(504)는 네 개의 합산 트리 모듈들(508)(예컨대, 508a, 508b, 508c, 및 508d)의 개개의 합산 트리 모듈(508)에 송신된다. 네 개의 합산 트리 모듈들(508)의 각각의 합산 트리 모듈(508)은 각각의 개개의 병렬 신호(504)의 개개의 중간 신호 에너지 신호들(503)의 값들을 합산한다. 네 개의 합산 트리 모듈들(508)의 각각의 합산 트리 모듈(508)은 개개의 병렬 합산 신호(509)(예컨대, 509a, 509b, 509c, 및 509d)를 네 개의 출력 레지스터들(예컨대, 510a, 510b, 510c, 및 510d)의 개개의 출력 레지스터(510)에 송신하도록 추가로 구성된다. 개개의 출력 레지스터들(510)은 개개의 병렬 신호 에너지 신호들(529)(예컨대, 529a, 529b, 529c, 및 529d)을 BSS 채널 상태 머신 모듈(208)에 송신한다. 예컨대, 필터 모듈(207a)에 대한 병렬 신호 에너지 신호들(529)은 도 2를 참조하여 위에서 도시 및 설명된 신호 에너지 신호(234a)에 대응한다.
네 개의 BSS 모듈들(501)에 의한 개개의 필터 입력 신호들(228a)의 후속 펄스들의 수신시, 필터 계수들 α 및/또는 β의 개개의 값들은, 도 2-도 4를 참조하여 위에서 도시 및 설명된 시스템들 및 프로세스들을 사용하여 실질적으로 동일한 방식으로 업데이팅된다. 따라서, 병렬화된 필터 아키텍처(500)는, 모두 합쳐 네 개의 별개의 블라인드 소스 분리 모듈들(120a)(도 1 및 도 2에 도시됨)을 직렬로 커플링하는 것에 관련하여 4의 병렬화 인자를 구현한다. 또한, 임의적인 병렬화 차수 P를 갖는 병렬화된 필터 아키텍처(500)에서 다상 분해 방법들(도 3을 참조하여 위에서 설명됨)을 구현하는 것은, P개의 연속적인 필터 출력들을 표현하는 매 클록 기간마다 P개의 값들의 하나의 벡터를 생성하는 파이프라이닝된 합산 트리 모듈들(508)과 함께 결합된 P2개의 필터들의 어레이로 단일 2차 IIR 튜닝가능 필터가 중복되는 것을 가능하게 한다. 이는 추가로, 클록 레이트의 P배로 실행되는 필터를 가능하게 한다. 예컨대, 25 비트 데이터 및 18 비트 계수들을 갖는 필터의 수치적 성능은 기본적으로, 이 필터의 2배 정밀도 버전과 구분이 안되며, 이는 알려진 병렬화 또는 직렬 필터 접근법들보다 개선들을 제공한다.
동작시, 예시적 실시예에서, 네 개의 BSS 모듈들(501) 각각에서 복수의 필터 모듈들(예컨대, 502a, 502b, 502c, 및 502d)의 무한 정밀도 다상 형태에 대해, 대역에 걸쳐 선택된 모든 최악의 경우의 보간 지점들에 대한 탐색은, 가변 주파수 테이블 사이즈들(예컨대, Nt) 그리고 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 실시예에서 튜닝가능 필터링의 성능에 관한 P개의 값들의 효과를 예시한다. 예시적 실시예의 동작을 예시하자면, 도 6은 P = 4 및 M = 4일 경우 Nt = 100인, 도 5에 도시된 병렬화된 필터 아키텍처(500)에서, 주파수 추적 오류(헤르츠, Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯(600)이다. 예시적 실시예에서, 제 1 곡선(602) 및 제 2 곡선(604)은, 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 예컨대 BSS 모듈(501a)에 의해 구현되는 100 지점 보간에 대한, 정규화된 오류 성능 및 최대 오류 성능을 각각 표현한다. 도 7은 P = 4 및 M = 4일 경우 Nt = 1000인, 도 5에 도시된 병렬화된 필터 아키텍처(500)에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯(700)이다. 예시적 실시예에서, 제 3 곡선(702) 및 제 4 곡선(704)은, 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 예컨대 BSS 모듈(501a)에 의해 구현되는 1000 지점 보간에 대한, 정규화된 오류 성능 및 최대 오류 성능을 각각 표현한다. 도 8은 P = 4 및 M = 4일 경우 Nt = 10000인, 도 5에 도시된 병렬화된 필터 아키텍처(500)에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯(800)이다. 예시적 실시예에서, 제 5 곡선(802) 및 제 6 곡선(804)은, 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 예컨대 BSS 모듈(501a)에 의해 구현되는 10000 지점 보간에 대한, 정규화된 오류 성능 및 최대 오류 성능을 각각 표현한다. 도 9는 P = 8일 경우 Nt = 1000인, 도 5에 도시된 병렬화된 필터 아키텍처(500)에서, 주파수 추적 오류(Hz) 대 알려진 정규화된 주파수들(GHz)의 예시적 플롯(900)이다. 예시적 실시예에서, 제 7 곡선(902) 및 제 8 곡선(904)은, 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 예컨대 BSS 모듈(501a)에 의해 구현되는 1000 지점 보간에 대한, 정규화된 오류 성능 및 최대 오류 성능을 각각 표현한다.
플롯(600)에서 제 1 곡선(602) 및 제 2 곡선(604) 둘 모두에 대해, 최악의 경우 재구성되는 병렬 신호 오류는 100 지점 보간에서 채널들 간의 전이부에서 발생하며, 이는 예상되는데, 그 이유는 이 전이부가, BSS 모듈(501a)의 필터 모듈들(예컨대, 502a, 502b, 502c, 및 502d)이 정확한 주파수 및 대역폭 추적을 가능하게 하는 곳이기 때문이다. 도 8에 도시된 P = 4인 Nt = 10000 경우는 도 6 및 도 7에 각각 도시된 플롯들(600 및 700)보다 10000 지점 보간에 대해 전체적으로 더 적은 오류를 예시한다. P를 P = 4로 일정하게 유지하면, 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 Nt의 증가하는 값들에 따라 오류가 감소한다. 그러나, 도 9에 도시된 바와 같이, P = 8인 1000 지점 보간 경우에 대해, 전체 오류 성능은, 도 7에 도시된 P = 4인 Nt = 1000 경우와 비교할 때 거의 수백 배만큼 악화된다. 따라서, 더 큰 P에 대한 동작 추세는 값비싸며, 이는 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 메모리 및 계산 자원들의 더욱 집약적이며 덜 효율적인 사용을 수반한다. 그러한 자원 사용은 신호 프로세싱 시스템(100)의 병렬화된 필터 아키텍처(500) 구현에서 사용시 BSS 채널들(200)의 개수로 곱해지며, P가 증가될 때, 추가로 증가한다.
이 결과에 기반하여, 예시적 실시예에서, 주파수 테이블은 P = 1, 2, 3, 4와 같은 작은 병렬화 인자들에 대해 512 x 36 비트 모드에서 단일 18k x 1 BRAM에서 사용되는 512개의 엔트리들을 사용한다. 더 큰 P 값들은, 전술된 예시적 실시예의 비교적 작은 BRAM 대신에 더 큰 메모리 및 더 큰 계산 능력 중 적어도 하나를 갖는 상이한 접근법을 요구한다. P ≥ 4인, 신호 프로세싱 시스템(100)에서 병렬화된 필터 아키텍처(500)를 구현하는 것에 대한 접근법은, 예컨대, 채널 전이 동안 전술된 이슈를 해결하기 위해 BSS 모듈(501a)에 의해 수행되는 비-균일 보간 기술을 포함한다. 이러한 제 1 접근법은 한 개 대신에 세 개의 하드웨어 클록 주기들을 요구하며, 상당히 큰 주파수 테이블 사이즈들(예컨대, Nt 값들)을 여전히 요구한다. 10,000 지점 보간이 이러한 제 1 접근법에서 사용되는 경우, 지점들의 개수는 요구되는 필터 계수들 α 및/또는 β의 개수로 곱해지며, 이는, 심지어 BSS 채널(200)마다 상당히 적은 개수의 필터들에 대해서도, 제 1 접근법을 실제로 실행불가능하게 만든다. P ≥ 4인, 신호 프로세싱 시스템(100)에서 병렬화된 필터 아키텍처(500)를 구현하는 것에 대한 제 2 접근법은, 예컨대, 컴퓨팅 디바이스(132)를 사용하는 필터 계수들 α 및/또는 β의 결정을 포함한다. 이러한 제 2 접근법은 반드시 다수의 하드웨어 클록 주기들을 요구하지만, 비-균일 오류(도 6-도 9를 참조하여 위에서 도시 및 설명됨)를 갖지 않는다는 장점을 가지며, 실제로 실행가능한데, 그 이유는 요구되는 더 큰 메모리(134)와 비교하여 신호 프로세싱 시스템(100)의 필수 회로소자가 작기 때문이다.
P ≥ 4이거나 또는 그 점에 대해 P의 임의의 값을 갖는, 신호 프로세싱 시스템(100)에서 병렬화된 필터 아키텍처(500)를 구현하는 것에 대한 두 개의 전술된 접근법들 중 어느 쪽이든, IIR 필터들이 사용되는 것을 가능하게 한다. 또한, 동작시, P ≤ 4의 경우 신호 프로세싱 시스템(100)에서 병렬화된 필터 아키텍처(500)를 구현하기 위한 제 1 접근법에서, IIR-타입 필터들이 사용된다. 추가로, P > 4의 경우 제 2 구현 접근법에서 병렬화된 필터 아키텍처(500)의 모든 네 개의 BSS 모듈들(501)의 모든 필터 모듈들(예컨대, 502a, 502b, 502c, 및 502d)에 대해 IIR-타입 필터들이 사용된다. IIR 필터들이 이러한 방식으로 사용되는 경우, 심지어 부분 분수 분해(partial fractions decomposition)가 이 방법에서 컴퓨팅 디바이스(132)에 의해 사용되더라도, 단순한 2차 베셀-타입 IIR 필터들이 적응을 위해 사용된다는 사실은, 주파수와 대역폭 간에, 그리고 그에 대한 업데이팅 및 추적을 위한 최종 결합 분석의 계수들 α 및/또는 β에서, 합리적인 관계가 여전히 있다는 것을 의미한다.
도 10은 875.0 메가헤르츠(MHz)의 중심 주파수들을 갖는 2배 정밀도 필터 및 파이프라이닝된 병렬 고정점 필터의 경우, 전력 스펙트럼 밀도(PSD;power spectral density) 대 주파수를 묘사하는, 도 1에 도시된 신호 프로세싱 시스템(100)의 동작의 그래픽적인 표현(예컨대, 그래프(1000))이다. 예시적 실시예에서, 그래프(1000)는 2배 정밀도 필터(플롯(1002)) 그리고 25 비트 데이터 및 18 비트 필터 계수들 α 및 β를 갖는 신호 프로세싱 시스템(100)의 FPGA 구현(플롯(1004))을 사용하여 PSD 진폭(dBm/MHz, y-축) 대 추적된 주파수(MHz, x-축)에 대한 결과들을 나타낸다. 플롯(1004)에서 묘사되는 파이프라이닝 및 병렬화(위에서 도시 및 설명됨)를 이용하는 신호 프로세싱 시스템(100)의 주파수 추적 성능은 플롯(1002)으로 도시된 2배 정밀도 필터의 주파수 추적 성능에 근접하게 매칭된다. 225 MHz에서 최대 1000 MHz의 주파수들로부터, 플롯(1002)과 플롯(1004) 간의 PSD 진폭의 변동들은 5 dBm/MHz를 넘지 않는다. 30 MHz 내지 225 MHz의 주파수들 간에, 22 dBm/MHz의 최대 PSD 진폭 변동은 210 MHz에서 발생하며, 0 MHz 내지 30 MHz의 주파수들로부터, PSD 진폭은 6 MHz의 주파수에서 최대 55 dBm/MHz만큼 변한다.
도 11은 28개의 상이한 필터 계수들에 대해, 다상 시스템 함수 H(z)-결정된 필터 중심 주파수의 오류(Hz) 대 보간 지점들의 개수를 묘사하는, 도 5에 도시된 병렬화된 필터 아키텍처(500)의 동작의 그래픽적인 표현(예컨대, 그래프(1100))이다. 플롯(1102)은 28개의 곡선들의 세트를 포함하며, 여기서 각각의 곡선은, 보간 지점들의 개수가 0개로부터 512개로 증가할 때, H(z)-결정된 필터 중심 주파수의 (예컨대, 알려진 중심 주파수 값에 관련한) 오류의 감소 추세를 묘사한다. 플롯(1102)의 곡선들의 제 1 서브세트(1104)는 도 5에 도시된 네 개의 BSS 모듈들(501)의 각각의 BSS 모듈들(501)의 개개의 제 1 멀티플라이어들(306)과 연관된 개개의 필터 계수들 β(예컨대, 도 3의 BW 필터 회로(303a)에서 "βj0"로 표기됨)를 표현하는 네 개의 곡선들을 포함한다. 플롯(1102)의 곡선들의 제 2 서브세트(1106)는 도 5에 도시된 네 개의 BSS 모듈들(501)의 각각의 BSS 모듈들(501)의 복수의 멀티플라이어들(308)의 개개의 멀티플라이어들(308)과 연관된 개개의 필터 계수들 β(예컨대, 도 3의 BW 필터 회로들(303b...303g)에서 "βj1" ... "βj6"로 표기됨)를 표현하는 24개의 곡선들을 포함한다.
그래프(1100)의 첫 번째 몇몇 보간 지점들 내에서, 플롯(1102)의 28개의 곡선들의 각각의 곡선에 대한 결정된 필터링된 중심 주파수에서의 최대 오류는 대략 1.8 * 107 Hz이다. 플롯(1102)의 모든 곡선들에 대한 오류 값들은 처음의 몇몇 보간 지점들로부터 보간 지점(250)까지 실질적으로 지수 감소 방식으로 급격히 줄어들며, 보간 지점(250)에서 오류 값들은 0.1 Hz 내지 1.4 * 103 Hz의 범위에 있다. 보간 지점들(250 내지 512) 간에, 결정된 중심 주파수 오류 값들은 더 적은 개수의 보간 지점들에 대해서보다 그리고 보간 지점(512)에서보다 더욱 점진적으로 줄어들며, 이때 오류 값들은 1.2 * 10-1 Hz 내지 1.8 * 102 Hz의 범위에 있다. 따라서, 그래프(1100)는 네 개의 BSS 모듈들(501)의 각각의 BSS 모듈(501)에서 특정 BW 필터 회로들(303)에 대한 특정 필터 계수들 β에 대한 효과의 넓은 변동을 예시한다. 또한, 그래프(1100)에서 예시된 것들과 같은 동작 결과들은, 네 개의 BSS 모듈들(501)의 각각의 BSS 모듈들(501)에서 특정 필터 모듈들(예컨대, 502a, 502b, 502c, 및/또는 502d)에 대한 원하는 정확성을 획득하기 위해, 신호 프로세싱 시스템(100)의 사용자들이, 프리-프로세서(104) 및 포스트-프로세서(105) 중 적어도 하나에서 (예컨대, 도 3을 참조하여 위에서 설명된 고정된 계수들의 테이블의 경우) 메모리에 저장될 필요가 있는 지점들의 개수를 결정하는 것을 가능하게 한다.
도 12는 도 1에 도시된 신호 프로세싱 시스템(100)과 함께 사용될 수 있는 복수의 시간-가변적 신호들(예컨대, 제 1 레이더 신호(114) 및 제 2 레이더 신호(116) 중 적어도 하나)을 프로세싱하는 예시적 방법(1200)의 흐름도이다. 복수의 시간-가변적 신호들은 신호 데이터 프로세서(101)에 통신가능하게 커플링된 센서(103)에 수신되며, 방법(1200)은, 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위해 사용된다. 예시적 실시예에서, 방법(1200)은, 신호 데이터 프로세서(101)의 복수의 BSS 모듈들(예컨대, BSS 모듈들(120))에서, 복수의 시간-가변적 신호들로부터 도출된 신호들(예컨대, 적어도 하나의 잡음제거된 신호(124) 및 적어도 하나의 상태 에너지 신호(126))을 수신하는 단계(1202)를 포함한다.
방법(1200)은 또한, 복수의 BSS 모듈들(120)을 사용하여, 복수의 블라인드 소스 분리된 신호들(129)(예컨대, 129a, 129b,..., 129K)을 생성하는 단계(1204)를 포함한다. 방법(1200)은, 복수의 블라인드 소스 분리된 신호들(129)에 기반하여, 적어도 하나의 PDW 파라미터 벡터 신호(138)를 신호 데이터 프로세서(101)의 컴퓨팅 디바이스(132)에 송신하는 단계(1206)를 더 포함한다. 방법(1200)은 또한, 컴퓨팅 디바이스(132)를 사용하여, 적어도 하나의 PDW 파라미터 벡터 신호(138)로부터 적어도 하나의 파라미터를 식별하는 단계(1208)를 포함한다. 방법(1200)은 신호 데이터 프로세서(101)로부터 적어도 하나의 파라미터를 출력하는 단계(1210)를 더 포함한다.
튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 위에서 설명된 시스템들 및 방법들은, 업데이팅된 필터 계수들을 하나의 클록 주기만큼 낮은 하드웨어 레이턴시로 결정하는 것을 가능하게 한다. 위에서 설명된 구현들은 또한, 알려진 시스템들 및 방법들에 비해 훨씬 더 작은 룩업 테이블로부터 선형 보간을 통해 연속적인 필터 튜닝 및 정확한 신호 파라미터 추적을 가능하게 한다. 위에서 설명된 구현들은, 알려진 시스템들 및 방법들보다 더 적은 메모리 및 계산 자원들을 사용하여, 주파수를 포함하는 펄스형 신호 파라미터들의 연속적인 생성, 분류, 및 추적을 추가로 가능하게 한다. 위에서 설명된, 튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 시스템들 및 방법들은 또한, FPGA-기반 설계 및 ASIC-기반 설계 둘 모두에 대해 실질적으로 유사한 회로 및 하드웨어 구현들을 갖는 IIR 필터들의 결합된 병렬화 및 파이프라이닝을 제공한다.
튜닝가능 블라인드 소스 분리 필터를 병렬화 및 파이프라이닝하기 위한 위에서 설명된 시스템들 및 방법들의 예시적인 기술적 효과는, (a) 하나의 클록 주기만큼 낮은 하드웨어 레이턴시로, 업데이팅된 필터 계수들의 결정을 가능하게 하는 것; (b) 알려진 시스템들 및 방법들에 비해 훨씬 더 작은 룩업 테이블로부터 선형 보간을 통해 연속적인 필터 튜닝 및 정확한 신호 파라미터 추적을 가능하게 하는 것; (c) 알려진 시스템들 및 방법들보다 더 적은 메모리 및 계산 자원들을 사용하여, 주파수를 포함하는 펄스형 신호 파라미터들의 연속적인 생성, 분류, 및 추적을 가능하게 하는 것; 그리고 (d) FPGA-기반 설계 및 ASIC-기반 설계 둘 모두에 대해 실질적으로 유사한 회로 및 하드웨어 구현들을 갖는 IIR 필터들의 결합된 병렬화 및 파이프라이닝을 제공하는 것 중 적어도 하나를 포함한다.
본 개시내용의 다양한 구현들의 특정 특징들이 일부 도면들에서는 도시될 수 있고 다른 도면들에서는 도시되지 않을 수 있지만, 이는 단지 편의를 위한 것이다. 본 개시내용의 원리들에 따라, 도면의 임의의 특징은, 임의의 다른 도면의 임의의 특징과 결합하여 참조되고 그리고/또는 청구될 수 있다.
일부 구현들은 하나 또는 그 초과의 전자 또는 컴퓨팅 디바이스들의 사용을 수반한다. 그러한 디바이스들은 통상적으로, 프로세서, 프로세싱 디바이스, 또는 제어기, 이를테면, 범용 CPU(central processing unit), GPU(graphics processing unit), 마이크로제어기, RISC(reduced instruction set computer) 프로세서, ASIC, PLC(programmable logic circuit), FPGA, DSP(digital signal processing) 디바이스, 및/또는 본원에서 설명된 기능들을 실행할 수 있는 임의의 다른 회로 또는 프로세싱 디바이스를 포함한다. 본원에서 설명된 방법들은 저장 디바이스 및/또는 메모리 디바이스(이에 제한되지 않음)를 포함하는 컴퓨터-판독가능 매체에 구현되는 실행가능한 명령들로서 인코딩될 수 있다. 그러한 명령들은, 프로세싱 디바이스에 의해 실행될 때, 프로세싱 디바이스로 하여금 본원에서 설명된 방법들의 적어도 일부를 수행하게 한다. 위의 예들은 단지 예시적이며, 따라서 프로세서 및 프로세싱 디바이스란 용어의 정의 및/또는 의미를 어떤 식으로든 제한하는 것으로 의도되지 않는다.
추가로, 본 개시내용은 다음의 조항들에 따른 실시예들을 포함한다:
조항 1. 신호 데이터 프로세서에 통신가능하게 커플링된 센서에서 수신되는 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하는 방법으로서, 상기 방법은,
신호 데이터 프로세서의 복수의 블라인드 소스 분리(blind source separation)("BSS") 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하는 단계 ―복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함하며, 각각의 BSS 모듈 내의 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 가짐―;
복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하는 단계;
복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호를 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하는 단계;
컴퓨팅 디바이스를 사용하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하는 단계; 및
신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하는 단계를 포함한다.
조항 2. 조항 1에 따른 방법에 있어서, 신호들을 수신하는 단계는, 적어도 하나의 신호 잡음제거 모듈로부터 잡음제거된 신호들 및 상태 에너지 신호들을 수신하는 단계를 포함한다.
조항 3. 조항 1에 따른 방법에 있어서, 복수의 블라인드 소스 분리된 신호들을 생성하는 단계는, 복수의 합산 트리 모듈들을 사용하여 복수의 블라인드 소스 분리된 신호들을 생성하는 단계를 포함한다.
조항 4. 조항 1에 따른 방법에 있어서, 각각의 필터링 서브시스템은 복수의 필터링 모듈들을 포함한다.
조항 5. 조항 1에 따른 방법에 있어서, 복수의 블라인드 소스 분리된 신호들을 생성하는 단계는, 제 1 필터 계수(α) 및 제 2 필터 계수(β)에 따라 각각의 필터링 서브시스템을 동작시킴으로써, 복수의 블라인드 소스 분리된 신호들을 생성하는 단계를 포함한다.
조항 6. 조항 5에 따른 방법은, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호에 기반하여 제 1 필터 계수(α) 및 제 2 필터 계수(β)를 계속해서 업데이팅하는 단계를 더 포함한다.
조항 7. 조항 1에 따른 방법에 있어서, 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하는 단계는, 적어도 하나의 파라미터에 기반하여 비히클의 움직임을 지시하는 단계를 포함한다.
조항 8. 조항 1에 따른 방법에 있어서, 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하는 단계는, 적어도 하나의 파라미터를 디스플레이 상에 디스플레이하는 단계를 포함한다.
조항 9. 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위한 시스템으로서, 상기 시스템은,
복수의 시간-가변적 신호들을 수신하도록 구성된 센서; 및
상기 센서에 통신가능하게 커플링되며, 복수의 블라인드 소스 분리(blind source separation)("BSS") 모듈들을 포함하는 신호 데이터 프로세서
를 포함하고,
상기 복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함하며, 각각의 BSS 모듈 내의 상기 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 가지며,
상기 신호 데이터 프로세서는,
상기 복수의 BSS 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하고;
복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하고;
복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호를 상기 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하고;
컴퓨팅 디바이스를 사용하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하고; 그리고
상기 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하도록 구성된다.
조항 10. 조항 9에 따른 시스템에 있어서, 상기 신호 데이터 프로세서는 신호들을 상기 복수의 BSS 모듈들에 제공하도록 구성된 적어도 하나의 신호 잡음제거 모듈을 더 포함한다.
조항 11. 조항 9에 따른 시스템에 있어서, 상기 신호 데이터 프로세서는 복수의 합산 트리 모듈들을 더 포함한다.
조항 12. 조항 9에 따른 시스템에 있어서, 각각의 필터링 서브시스템은 복수의 필터링 모듈들을 포함한다.
조항 14. 조항 9에 따른 시스템에 있어서, 각각의 필터링 서브시스템은 제 1 필터 계수(α) 및 제 2 필터 계수(β)에 따라 동작하도록 구성된다.
조항 15. 조항 14에 따른 시스템에 있어서, 상기 신호 데이터 프로세서는 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호에 기반하여 제 1 필터 계수(α) 및 제 2 필터 계수(β)를 계속해서 업데이팅하도록 추가로 구성된다.
조항 16. 조항 9에 따른 시스템에 있어서, 적어도 하나의 파라미터를 출력하기 위해, 상기 신호 데이터 프로세서는 적어도 하나의 파라미터에 기반하여 비히클의 움직임을 지시하도록 구성된다.
조항 17. 조항 9에 따른 시스템에 있어서, 적어도 하나의 파라미터를 출력하기 위해, 상기 신호 데이터 프로세서는 적어도 하나의 파라미터를 디스플레이 상에 디스플레이하도록 구성된다.
조항 18. 복수의 시간-가변적 신호들을 프로세싱하여 이 복수의 시간-가변적 신호들 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위한 신호 데이터 프로세서로서, 상기 신호 데이터 프로세서는,
복수의 블라인드 소스 분리(blind source separation)("BSS") 모듈들
을 포함하고,
상기 복수의 BSS 모듈들의 각각의 BSS 모듈은 필터링 서브시스템을 포함하며, 각각의 BSS 모듈 내의 상기 필터링 서브시스템은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 가지며,
상기 신호 데이터 프로세서는,
상기 복수의 BSS 모듈들에서, 복수의 시간-가변적 신호들로부터 도출된 신호들을 수신하고;
복수의 BSS 모듈들을 사용하여, 복수의 블라인드 소스 분리된 신호들을 생성하고;
복수의 블라인드 소스 분리된 신호들에 기반하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호를 상기 신호 데이터 프로세서의 컴퓨팅 디바이스에 송신하고;
컴퓨팅 디바이스를 사용하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호로부터 적어도 하나의 파라미터를 식별하고; 그리고
상기 신호 데이터 프로세서로부터 적어도 하나의 파라미터를 출력하도록 구성된다.
조항 19. 조항 18에 따른 신호 데이터 프로세서에 있어서, 상기 신호 데이터 프로세서는 신호들을 상기 복수의 BSS 모듈들에 제공하도록 구성된 적어도 하나의 신호 잡음제거 모듈을 더 포함한다.
조항 20. 조항 18에 따른 신호 데이터 프로세서에 있어서, 상기 신호 데이터 프로세서는 복수의 합산 트리 모듈들을 더 포함한다.
본 서면의 설명은 예들을 사용하여, 최선의 모드를 포함하는 구현들을 개시하며, 임의의 디바이스들 또는 시스템들을 만들어 사용하고 임의의 통합된 방법들을 수행하는 것을 포함하여 기술분야의 당업자가 구현들을 실시하는 것을 또한 가능하게 한다. 본 개시내용의 특허가능한 범위는 청구항들에 의해 정의되며, 기술분야의 당업자들에게 생각나는 다른 예들을 포함할 수 있다. 그러한 다른 예들은, 이 다른 예들이 청구항들의 문헌적 언어와 상이하지 않은 구조적 엘리먼트들을 갖는다면, 또는 이 다른 예들이 청구항들의 문헌적 언어와 사소한 차이들을 갖는 등가의 구조적 엘리먼트들을 포함한다면, 청구항들의 범위 내에 있는 것으로 의도된다.

Claims (15)

  1. 신호 데이터 프로세서(101)에 통신가능하게 커플링된 센서(103)에서 수신되는 복수의 시간-가변적 신호들(114/116)을 프로세싱하여 상기 복수의 시간-가변적 신호들(114/116) 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하는 방법(1200)으로서, 상기 방법(1200)은,
    상기 신호 데이터 프로세서(101)의 복수의 블라인드 소스 분리(blind source separation)("BSS") 모듈들(120)에서, 상기 복수의 시간-가변적 신호들(114/116)로부터 도출된 신호들(124/126)을 수신하는 단계(1202) ―상기 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)은 필터링 서브시스템(207)을 포함하며, 각각의 BSS 모듈(120) 내의 상기 필터링 서브시스템(207)은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 가짐―;
    상기 복수의 BSS 모듈들(120)을 사용하여, 복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계(1204);
    상기 복수의 블라인드 소스 분리된 신호들(129)에 기반하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)를 상기 신호 데이터 프로세서(101)의 컴퓨팅 디바이스(132)에 송신하는 단계(1206);
    상기 컴퓨팅 디바이스(132)를 사용하여, 상기 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)로부터 상기 적어도 하나의 파라미터를 식별하는 단계(1208); 및
    상기 신호 데이터 프로세서(101)로부터 상기 적어도 하나의 파라미터를 출력하는 단계(1210)
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    신호들(124/126)을 수신하는 단계(1202)는, 적어도 하나의 신호 잡음제거 모듈(118)로부터 잡음제거된 신호들(124) 및 상태 에너지 신호들(126)을 수신하는 단계(1202)를 포함하는,
    방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계는, 복수의 합산 트리 모듈들(508)을 사용하여 상기 복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계를 포함하는,
    방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    각각의 필터링 서브시스템(207)은 복수의 필터링 모듈들(207a/207b/207c)을 포함하는,
    방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계는, 제 1 필터 계수(α) 및 제 2 필터 계수(β)에 따라 각각의 필터링 서브시스템(207)을 동작시킴으로써, 상기 복수의 블라인드 소스 분리된 신호들(129)을 생성하는 단계를 포함하는,
    방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)에 기반하여 제 1 필터 계수(α) 및 제 2 필터 계수(β)를 계속해서 업데이팅하는 단계
    를 더 포함하는,
    방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 신호 데이터 프로세서(101)로부터 상기 적어도 하나의 파라미터를 출력하는 단계(1210)는, 상기 적어도 하나의 파라미터에 기반하여 비히클(146)의 움직임을 지시하는 단계를 포함하는,
    방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 신호 데이터 프로세서(101)로부터 상기 적어도 하나의 파라미터를 출력하는 단계(1210)는, 상기 적어도 하나의 파라미터를 디스플레이(144) 상에 디스플레이하는 단계를 포함하는,
    방법.
  9. 복수의 시간-가변적 신호들(114/116)을 프로세싱하여 상기 복수의 시간-가변적 신호들(114/116) 중 적어도 하나의 시간-가변적 신호의 적어도 하나의 파라미터를 식별하기 위한 시스템(100)으로서, 상기 시스템(100)은,
    상기 복수의 시간-가변적 신호들(114/116)을 수신하도록 구성된 센서(103); 및
    상기 센서(103)에 통신가능하게 커플링되며, 복수의 블라인드 소스 분리(blind source separation)("BSS") 모듈들(120)을 포함하는 신호 데이터 프로세서(101)
    를 포함하고,
    상기 복수의 BSS 모듈들(120)의 각각의 BSS 모듈(120)은 필터링 서브시스템(207)을 포함하며, 각각의 BSS 모듈(120) 내의 상기 필터링 서브시스템(207)은 파이프라이닝된 아키텍처 및 병렬화된 아키텍처를 가지며,
    상기 신호 데이터 프로세서(101)는,
    상기 복수의 BSS 모듈들(120)에서, 상기 복수의 시간-가변적 신호들(114/116)로부터 도출된 신호들(124/126)을 수신하고;
    상기 복수의 BSS 모듈들(120)을 사용하여, 복수의 블라인드 소스 분리된 신호들(129)을 생성하고;
    상기 복수의 블라인드 소스 분리된 신호들(129)에 기반하여, 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)를 상기 신호 데이터 프로세서(101)의 컴퓨팅 디바이스(132)에 송신하고;
    상기 컴퓨팅 디바이스(132)를 사용하여, 상기 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)로부터 상기 적어도 하나의 파라미터를 식별하고; 그리고
    상기 신호 데이터 프로세서(101)로부터 상기 적어도 하나의 파라미터를 출력하도록
    구성되는,
    시스템.
  10. 제 9 항에 있어서,
    상기 신호 데이터 프로세서(101)는 상기 신호들(124/126)을 상기 복수의 BSS 모듈들(120)에 제공하도록 구성된 적어도 하나의 신호 잡음제거 모듈(118)을 더 포함하는,
    시스템.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 신호 데이터 프로세서(101)는 복수의 합산 트리 모듈들(508)을 더 포함하는,
    시스템.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    각각의 필터링 서브시스템(207)은 복수의 필터링 모듈들(207a/207b/207c)을 포함하는,
    시스템.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    각각의 필터링 서브시스템(207)은 제 1 필터 계수(α) 및 제 2 필터 계수(β)에 따라 동작하도록 구성되는,
    시스템.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 신호 데이터 프로세서(101)는 상기 적어도 하나의 펄스 디스크립터 워드 파라미터 벡터 신호(138)에 기반하여 제 1 필터 계수(α) 및 제 2 필터 계수(β)를 계속해서 업데이팅하도록 추가로 구성되는,
    시스템.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 파라미터를 출력하기 위해, 상기 신호 데이터 프로세서(101)는 상기 적어도 하나의 파라미터에 기반하여 비히클(146)의 움직임을 지시하도록 구성되는,
    시스템.
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