KR20180023823A - 차동 레벨 시프트 회로 - Google Patents

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KR20180023823A
KR20180023823A KR1020170103085A KR20170103085A KR20180023823A KR 20180023823 A KR20180023823 A KR 20180023823A KR 1020170103085 A KR1020170103085 A KR 1020170103085A KR 20170103085 A KR20170103085 A KR 20170103085A KR 20180023823 A KR20180023823 A KR 20180023823A
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이경민
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페어차일드 세미컨덕터 코포레이션
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Abstract

일반적인 태양에서, 회로는 복수의 트랜지스터를 포함하는 비교 스테이지 및 전류 미러를 포함하는 전류 미러 스테이지를 포함할 수 있다. 비교 스테이지는 전류 미러 스테이지에 의해 주 신호가 생성되기 전에 상쇄 신호를 생성하도록 구성될 수 있다.

Description

차동 레벨 시프트 회로{DIFFERENTIAL LEVEL SHIFT CIRCUIT}
본 설명은 차동 레벨 시프트 회로에 관한 것이다.
레벨 시프트 회로는, 예를 들어, 고전압 집적 회로(HVIC) 응용에서 사용될 수 있다.
그러나, 공지된 레벨 시프트 회로는 잡음으로 인한 글리치(glitch)에 관한 문제가 있을 수 있다. 글리치 문제를 다루기 위해 필터링 회로 및/또는 히스테리시스 버퍼(예를 들어, 슈미트 트리거(Schmitt trigger))가 공지된 레벨 시프트 회로에 포함될 수 있다. 이러한 추가 회로 요소들은 바람직하지 않은 전파 지연을 초래할 수 있다.
일반적인 태양에서, 회로는 복수의 트랜지스터를 포함하는 비교 스테이지 및 전류 미러를 포함하는 전류 미러 스테이지를 포함할 수 있다. 비교 스테이지는 전류 미러 스테이지에 의해 주 신호가 생성되기 전에 상쇄 신호(cancelling signal)를 생성하도록 구성될 수 있다.
도 1은 레벨 시프트 회로를 예시하는 블록도이다.
도 2는 다른 컴포넌트들과 결합된 레벨 시프트 회로를 예시하는 블록도이다.
도 3은 레벨 시프트 회로에 포함된 요소들의 예를 예시하는 도면이다.
도 4a 내지 도 4f는 도 3에 도시된 회로의 동작을 예시한다.
도 5는 본 명세서에 설명된 레벨 시프트 회로의 동작을 예시하는 그래프이다.
도 6은 본 명세서에 설명된 레벨 시프트 회로의 동작을 예시하는 다른 그래프이다.
도 1은 레벨 시프트 회로(100)를 예시하는 블록도이다. 몇몇 구현들에서, 레벨 시프트 회로(100)는 차동 레벨 시프트 회로 또는 잡음 상쇄 회로로 지칭될 수 있다. 몇몇 구현들에서, 레벨 시프트 회로(100)는 하프 브리지 스테이지를 제어하는 게이트 드라이버의 부분으로서 포함될 수 있다.
레벨 시프트 회로(100)는 공지된 레벨 시프트 회로보다 더 간단하고 더 빠른 차동 레벨 시프트 회로이다. 레벨 시프트 회로(100)는 고전압 집적 회로(HVIC)에서 외부 dv/dt 잡음에 대해 자연적인 비교적 높은 내성을 가질 수 있다.
도 1에 도시된 바와 같이, 레벨 시프트 회로(100)는 비교 스테이지(110)로의 입력들(VRIN, VSIN)(개별적으로 각각 리셋 입력 및 세트 입력으로 지칭될 수 있음), 및 비교 스테이지(110)와 전류 미러 스테이지(120) 사이의 출력들(VROUT, VSOUT)(개별적으로 각각 리셋 출력 및 세트 출력으로 지칭될 수 있음)을 갖는다. 출력들(VROUT, VSOUT)의 전압들은 전류 미러 스테이지(120)(예를 들어, 전류 미러 스테이지(120)에 포함된 트랜지스터)에 기초하여 결정된다. 구체적으로, 비교 스테이지(110)는 먼저의 시간(예를 들어, 제1 시간)에 생성되는 상쇄 신호(예를 들어, 제1 신호)를 제공할 수 있고, 전류 미러 스테이지(120) 내의 트랜지스터들은 상쇄 신호에 비해 나중의 시간(예를 들어, 제2 시간)에 생성되는 주 신호(예를 들어, 제2 신호)를 제공할 수 있다. 몇몇 구현들에서, 여기서의 신호들은 전류 및/또는 전압일 수 있다.
레벨 시프트 회로(100)는 전류 미러 스테이지(120)에서의 주 신호가 비교 스테이지(110)에서의 상쇄 신호 이후에 있는 시퀀스로 인해 동작이 매우 빠를 수 있다. 따라서, 잡음으로 인한 글리치가 회피될 수 있다. (공지된 레벨 시프트 회로에 포함될 수 있는) 필터링 회로 및/또는 히스테리시스 버퍼(예를 들어, 슈미트 트리거)가 제거될 수 있다. 이 회로의 몇몇 구현들에서, 레벨 시프트 회로(100)는, 예를 들어, 필터 및/또는 히스테리시스 버퍼를 포함하는 다른 레벨 시프트 회로들과 비교하여 2배 내지 3배 감소된 전달 지연을 가질 수 있다. 몇몇 구현들에서, 레벨 시프트 회로(100)의 스위칭 속도는 대략 10 나노초 미만(예를 들어, 8 ns, 7 ns)일 수 있다.
몇몇 구현들에서, 비교 스테이지(110)에 의해 생성된 전류는 감산 신호 또는 상쇄 신호로 지칭될 수 있다. 몇몇 구현들에서, 전류 미러링 스테이지(120)에 의해 생성된 신호는 가산 신호 또는 주 신호로 지칭될 수 있다. 몇몇 구현들에서, 가산 및 감산의 개념들은 차동 비교 회로들에서 공통 모드 신호들을 상쇄하는 데 사용될 수 있다.
레벨 시프트 회로(100)는 잡음에 대해 강건할 수 있고, 파워 업 시퀀스 문제 및 잡음에 대해 비교적 높은 내성을 가질 수 있다. 필터링 및 히스테리시스 버퍼 없이도, 레벨 시프트 회로(100)는 다양한 프로세스 코너들에서도 거의 또는 전혀 오작동을 보이지 않을 수 있다.
레벨 시프트 회로(100)는 공지된 레벨 시프트 회로들보다 작은 회로 크기를 가질 수 있다. 레벨 시프트 회로(100)는 더 적은 수의 스위칭할 게이트를 가질 수 있으며, 이에 따라 공지된 레벨 시프트 회로 솔루션보다 낮은 전력으로 동작할 수 있다. 또한, 레벨 시프트 회로(100)는 비교적 간단하고 작은 회로이기 때문에, 그것은 프로세스 결함 및 변동에 관한 문제를 더 적게 가질 수 있다.
레벨 시프트 회로(100)의 2개의 상이한 측(L 측 및 R 측)이 수직 점선으로 예시되어 있다. 도 1에 도시된 바와 같이, 세트 출력(VSOUT)은 리셋 입력(VRIN)과 동일한 레벨 시프트 회로(100)의 측에 있다. 또한, 도 1에 도시된 바와 같이, 리셋 출력(VROUT)은 세트 입력(VSIN)과 동일한 레벨 시프트 회로(100)의 측에 있다. 이것은 세트 입력과 출력이 레벨 시프트 회로의 동일한 측에 있을 것이고 리셋 입력과 출력이 레벨 시프트 회로의 동일한 측에 있을 다른 레벨 시프트 회로들과 대조될 수 있다.
레벨 시프트 회로(100)의 동작은 비교 스테이지가 먼저 주 신호를 제공할 수 있고 전류 미러 스테이지가 나중에 상쇄 신호를 제공할 수 있는 회로들과 대조될 수 있다. 그러한 구현들에서, 전술한 바와 같이, 글리치를 해결하기 위해 추가 필터(예를 들어, R-C 필터), 트랜지스터 및/또는 회로(예를 들어, 히스테리시스 비교기)가 필요할 수 있다. 레벨 시프트 회로(100)에서, 상쇄 신호와 주 신호의 비교는 글리치 처리 없이(예를 들어, 글리치 처리 회로 없이) 레벨 시프트 회로(100)의 출력으로서 제공된다. 또한, 그러한 구현들에서, 주 신호는 추가 필터, 트랜지스터, 및/또는 회로 때문에 비교적 느린 속도로 생성될 수 있다.
레벨 시프트 회로(100)는 다양한 응용들에서 사용될 수 있다. 하나의 그러한 회로(290)가 도 2에 예시되어 있는데, 도 2는 출력 드라이버와 관련된 다른 컴포넌트들과 연결된 레벨 시프트 회로(100)를 예시하는 블록도이다. 도 2에 도시된 바와 같이, 회로(290)는 하이 측 서플라이(VB) 및 하이 측 서플라이 리턴(VS)(또는 접지(예를 들어, GND, 로우 측 서플라이 리턴))에 연결된다. 도시되지 않지만, 회로(290)와 관련하여 로우 측 서플라이(VDD)가 또한 사용될 수 있다.
도 2에 도시된 바와 같이, 레벨 시프트 회로(100)는 N형 MOSFET들(예를 들어, 고전압 측면 확산 MOSFET(laterally diffused MOSFET, LDMOS))(N1, N2)을 통해 입력들(VRIN, VSIN)에서 펄스 발생기(210)로부터의 출력들(RST, SET)을 수신한다. 레벨 시프트 회로(100)의 출력들(VROUT, VSOUT)은 각각 플립 플롭(FF)의 리셋 입력(R) 및 세트 입력(S)에 연결될 수 있다. 플립 플롭(FF)은 미달 전압 록 아웃 회로(under-voltage lock-out circuit, UVLO) 및 드라이버(220)에 연결될 수 있다. 드라이버(220)는 하이 출력(HO)을 생성하도록 구성될 수 있다.
도 3은 레벨 시프트 회로(300)(예를 들어, 레벨 시프트 회로(100))에 포함된 요소들(예를 들어, 트랜지스터, 저항기 등)의 예를 예시하는 도면이다. 이 구현에서, 레벨 시프트 회로(300)는 비교 스테이지(310) 내의 P형(또는 P 채널) 트랜지스터들(M1 내지 M4) 및 전류 미러 스테이지(320) 내의 N형(또는 N 채널) 트랜지스터들(M7 내지 M9)을 포함한다. 비교 스테이지(310)는 제1 도전형의 트랜지스터들을 포함하고(예를 들어, 그들만을 포함할 수 있고), 전류 미러 스테이지는 제1 도전형과 반대인 제2 도전형의 트랜지스터들을 포함한다(예를 들어, 그들만을 포함할 수 있다). 트랜지스터들은 그들의 라벨들을 갖는 트랜지스터들(예를 들어, 트랜지스터 M1)로 또는 간단히 그들의 라벨들(예를 들어, M1)에 의해 지칭될 수 있다. 몇몇 구현들에서, P형은 제1 도전형으로 지칭될 수 있고 N형은 제1 도전형과 반대인 제2 도전형으로 지칭될 수 있다. 몇몇 구현들에서, N형은 제1 도전형으로 지칭될 수 있고 P형은 제1 도전형과 반대인 제2 도전형으로 지칭될 수 있다.
도 3에 도시된 바와 같이, 리셋 입력(VRIN)은 (레벨 시프트 회로(300)의 L 측에) P형 트랜지스터들(M1, M3)의 게이트에 연결되고, 세트 입력(VSIN)은 (레벨 시프트 회로(300)의 R 측에) P형 트랜지스터들(M2, M4)의 게이트에 연결된다. N형 트랜지스터(M7)는 (레벨 시프트 회로(300)의 L 측에) 전류 미러 스테이지(320) 내의 N형 트랜지스터(M8S)와 전류 미러 구성으로 배열된다. N형 트랜지스터(M9)는 (레벨 시프트 회로(300)의 R 측에) 전류 미러 스테이지(320) 내의 N형 트랜지스터(M8R)와 전류 미러 구성으로 배열된다. 몇몇 구현에서, 개별 트랜지스터들(M8S, M8R)을 대체하기 위해 단일 트랜지스터가 사용될 수 있다. M7은 (L 측에) 제1 전류 미러에 포함될 수 있고 M9는 (R 측에) 제2 전류 미러에 포함될 수 있다.
도 3에 도시된 바와 같이, P형 트랜지스터(M1)의 드레인은 N형 트랜지스터(M7)의 드레인에 연결된다. 세트 출력(VSOUT)은 트랜지스터들(M1, M7)의 드레인에 연결된다. R 측에 있는 트랜지스터(M8R)의 드레인은 L 측에 있는 트랜지스터(M3)의 드레인에 연결된다.
도 3에 도시된 바와 같이, P형 트랜지스터(M2)의 드레인은 N형 트랜지스터(M9)의 드레인에 연결된다. 리셋 출력(VROUT)은 트랜지스터들(M2, M9)의 드레인에 연결된다. L 측에 있는 트랜지스터(M8S)의 드레인은 R 측에 있는 트랜지스터(M4)의 드레인에 연결된다. 트랜지스터들(M1 내지 M4)의 소스들은 하이 측 서플라이 전압(VB) 또는 레일 전압(도시되지 않음)에 연결되고, 트랜지스터(M7 내지 M9)의 소스는 하이 측 서플라이 리턴 전압(VS) 또는 레일 전압(도시되지 않음)에 연결된다.
도 3에 도시된 바와 같이, 세트 출력(VSOUT)은 리셋 입력(VRIN)과 동일한 레벨 시프트 회로(300)의 측에 있다. 구체적으로, VRIN과 VSOUT 둘 모두는 비교 스테이지(310) 내의 P형 트랜지스터(M1)의 노드들에(즉, 게이트와 드레인에 각각) 연결된다. 리셋 출력(VROUT)은 세트 입력(VSIN)과 동일한 레벨 시프트 회로(300)의 측에 있다. 구체적으로, VSIN과 VROUT 둘 모두는 비교 스테이지(310) 내의 P형 트랜지스터(M2)의 노드들에(즉, 게이트와 드레인에 각각) 연결된다. 전술한 바와 같이, 이것은 세트 입력과 출력이 레벨 시프트 회로의 동일한 측에 있을 것이고 리셋 입력과 출력이 레벨 시프트 회로의 동일한 측에 있을 다른 레벨 시프트 회로들과 대조될 수 있다.
도 3에 도시된 바와 같이, 저항기(R1)는 트랜지스터(M1)의 소스와 드레인 사이에 연결된다. 저항기(R2)는, 유사하게, 트랜지스터(M2)의 소스와 드레인 사이에 연결된다. 몇몇 구현들에서, R1 및 R2는 풀업 저항기들로서 기능할 수 있다. VRIN을 입력하거나 VSIN을 입력할 입력이 없는 경우, R1 및 R2는 출력들(VSOUT, VROUT)이 하이 측 서플라이 전압 레벨에서 유지되게 할 것이다.
몇몇 구현들에서, 트랜지스터들(M1 내지 M4) 중 2개 이상은 동일한 크기일 수 있다. 몇몇 구현들에서, 트랜지스터들(M7 내지 M9) 중 2개 이상은 동일한 크기일 수 있다. 몇몇 구현들에서, M7 및/또는 M9는 M8S 및/또는 M8R보다 작을 수 있다. 트랜지스터 크기들은 L 측과 R 측 간에 트랜지스터들 및/또는 입력들의 불일치에 대한 내성을 향상시키는 데 사용될 수 있다.
몇몇 구현들에서, 비교 스테이지(310) 내의 트랜지스터들(M1, M2)은 각각 비교 스테이지(310) 내의 트랜지스터들(M3, M4) 각각보다 크기(예를 들어, 게이트 폭 크기, 물리적 크기)가 더 크다. 몇몇 구현들에서, 비교 스테이지(310) 내의 트랜지스터들(M1, M2) 각각은 비교 스테이지(310) 내의 트랜지스터들(M3, M4) 각각보다 크기(예를 들어, 게이트 폭 크기, 물리적 크기)가 1.2배 더 크다. 몇몇 구현들에서, 트랜지스터들(M1, M2) 중 하나 이상은 트랜지스터들(M3, M4) 중 하나 이상보다 크기(예를 들어, 게이트 폭 크기)가 1.2배 미만으로 더 크거나 1.2배 초과로 더 크다. 몇몇 구현들에서, 크기의 차이는 L 측과 R 측 간의 처리(예를 들어, 제조) 변동에 대해 강건하도록 구현될 수 있다. 몇몇 구현들에서, 비교 스테이지(310) 내의 트랜지스터들(M1, M2)은 각각 비교 스테이지(310) 내의, 각각, 트랜지스터들(M3, M4) 보다 크기가 더 크고, 트랜지스터들(M7, M9)은, 각각, 트랜지스터들(M8S, M8R)과 동일한 크기이다. 몇몇 구현들에서, 비교 스테이지(310) 내의 트랜지스터들(M1, M2)은 비교 스테이지(310) 내의, 각각, 트랜지스터들(M3, M4)보다 더 크고(예를 들어, 상당히 더 크고), 트랜지스터들(M7, M9)은, 각각, 트랜지스터들(M8S, M8R)보다 더 크다(예를 들어, 약간 더 크다). 몇몇 구현들에서, 비교 스테이지(310) 내의 트랜지스터들(M1, M2)은 비교 스테이지(310) 내의, 각각, 트랜지스터들(M3, M4)과 동일한 크기이고, 트랜지스터들(M7, M9)은, 각각, 트랜지스터들(M8S, M8R)보다 더 작다. 몇몇 구현들에서, 트랜지스터들의 크기설정은 상쇄 신호(트랜지스터들(M1/M2)에 의해 생성됨)가 주 신호(트랜지스터들(M7/M9)에 의해 생성됨)보다 더 커서(예를 들어, 진폭(magnitude)이 더 커서), 입력(VRIN)과 입력(VSIN)이 동일한 레벨(예를 들어, 진폭)인 경우에 상쇄 신호가 주 신호를 상쇄하도록 정의될 수 있다.
몇몇 구현들에서, 트랜지스터(M1) 및 트랜지스터(M2)는 트랜지스터(M3) 및 트랜지스터(M4) 각각보다 더 클 수 있고(예를 들어, 크기가 대략 1.2배), M7 내지 M9는 동일한 크기일 수 있다. 트랜지스터들의 크기는 상이한 바람직한 결과들을 달성하기 위해 조정될 수 있다(예를 들면, 1.1X로 정의됨, 1.3X로 정의됨). 전술한 이러한 크기들은 다른 레벨 시프트 회로들과 대조될 수 있다. 몇몇 구현들에서, 레벨 시프트 회로(300)의 트랜지스터들은 비교 스테이지(310)가 전류 미러 스테이지(320)에 의해 생성된 주 신호를 상쇄/감산하기에 충분히 큰 신호를 생성하도록 크기설정될 수 있다. 이러한 크기설정은 입력들(VRIN, VSIN) 상의 신호들이 동일한(예를 들어, 동일한 값 또는 레벨) 시나리오에서 특히 중요할 수 있다.
전술한 바와 같이, 레벨 시프트 회로(300)는 출력들(VSOUT, VROUT)을 생성하기 위해 비교 스테이지(310)과 전류 미러 스테이지(320) 간에 다루어지는 시그널링을 제어하도록 구성된다. M2/M9 및 M1/M7의 드레인들로부터의 시그널링은 공지된 레벨 시프트 회로들에 비해 뒤집힌다(flipped). 이 결과, 전술한 바와 같이, 출력들(VSOUT, VROUT)이 뒤집힌 구성으로 인해 (L 측과 R 측 간에) 바뀐다. M1 및 M2의 드레인들에서의 신호들(및/또는 출력들(VSOUT, VROUT))은 VRIN 및 VSIN이 적어도 하나가 하이 값일 때 하이 값이고, VRIN 또는 VSIN이 로우 값일 때 로우 값으로 이동될 수 있다.
다른 예로서, M1의 게이트에서의 신호가 로우 값(예를 들어, VRIN)일 때(그리고 M2의 게이트에서의 신호가 M1의 게이트에서의 신호보다 높을 때), M1의 드레인에서의 신호는 하이 값(예를 들어, VSOUT)이고 M2의 드레인에서의 신호는 로우 값(예를 들어, VROUT)이다. M2의 게이트에서의 신호가 로우 값(예를 들어, VSIN)일 때(그리고 M1의 게이트에서의 신호가 M2의 게이트에서의 신호보다 높을 때), M2의 드레인에서의 신호는 하이 값(예를 들어, VROUT)이고 M1의 드레인에서의 신호는 로우 값(예를 들어, VSOUT)이다. M1 및 M2의 게이트들에서의 신호가 로우 값(예를 들어, VRIN, VSIN)일 때, M1 및 M2의 드레인들에서의 신호들은 하이 값(예를 들어, VROUT, VSOUT)이다.
도 1 내지 도 3이 전압 입력들(VRIN, VSIN)을 갖는 회로를 예시하지만, 몇몇 구현들에서, 회로들은 전류의 비교들을 또한 다루도록 수정될 수 있다. 그러한 구현들에서도, 비교 스테이지(310)는 (먼저의 시간(예를 들어, 제1 시간)에 생성되는) 상쇄 신호(예를 들어, 제1 신호)를 제공할 수 있고, 전류 미러 스테이지(320) 내의 트랜지스터들은 (상쇄 신호에 비해 나중의 시간(예를 들어, 제2 시간)에 생성되는) 주 신호(예를 들어, 제2 신호)를 제공할 수 있다.
도 4a 내지 도 4f는 도 3에 도시된 회로의 동작을 예시한다. 도 4a 내지 도 4f는 x 축에서 하이 값들(H로 표현됨) 및 로우 값들(L로 표현됨)과 y 축에서 시간(우측으로 증가)을 예시한다. 그래프들은 회로 거동을 나타낼 수 있으며 몇몇 타이밍, 문턱 값 등은 회로 요소들에 따라 달라질 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 시간 T0에서, VRIN과 VSIN 둘 모두는 하이 값에 있다. 이 결과 M1 내지 M4(도시되지 않음) 모두가 오프 상태에 있게 될 것이다. 따라서, 시간 T0에서, M7 및 M9의 게이트들에서의 전압들(도 4c 및 도 4d에서, 각각, M7_G 및 M9_G로 도시됨)은 로우 값에 있다(이때 M7 내지 M9는 오프 상태에 있음). 시간 T0에서, VSOUT 및 VROUT 둘 모두는, 각각 도 4e 및 도 4f에서, 하이 값에 있다(저항기들(R1, R2)을 통해).
도 4a 및 도 4b에 도시된 바와 같이, 시간 T1에서, VSIN은 로우 값으로 변경되고 VRIN은 하이 값에서 더 낮은 값(예를 들어, 중간 값, 그러나 로우 값은 아님)으로 이동된다. 이 결과 M2 및 M4는 온 상태로 변경될 것이고, M1 및 M3은 적어도 부분적으로 온 상태로 변경될 수 있다. 따라서, 도 4c에 도시된 바와 같이 시간 T1에서 시작하여, M7의 게이트에서의 전압은 M7이 대략 시간 T2에서 온 상태로 변경될 때까지 상승할 것이다. 이로 인해 도 4e에 도시된 바와 같이 VSOUT이 로우 값으로 풀 다운될 것이다. 도 4d에 도시된 바와 같이 M9의 게이트는 시간 T1에서 시작하여 상승하지만, M9는 도 4f에 도시된 바와 같이 VROUT을 풀 다운하지 않는데 그 이유는 (완전히 온이고 M9보다 더 큰(예를 들어, 1.2X 더 큰)) M2가 VROUT을 하이 값으로 유지하고 있기 때문이다.
전술한 바와 같이, 트랜지스터 크기들은 L 측과 R 측 간에 잡음 및 입력들의 불일치에 대한 내성을 향상시키는 데 사용될 수 있다. 비제한적인 예로서, 몇몇 구현들에서, 트랜지스터 크기들의 차이로 인해 트랜지스터(M1)의 전류는 트랜지스터(M3)의 전류보다 더 크다(예를 들어, 1.2배 더 크다). VSOUT이 하이 값에서 로우 값으로 스위칭하기 위해, 트랜지스터(M7)는 트랜지스터(M1)가 제공할 수 있는 것보다 훨씬 더 큰 전류를 흐르게 하도록 설정된다. 이를 위해, 트랜지스터(M4)는 입력(VSIN)이 입력(VRIN)보다 낮아지도록 요구하는 트랜지스터(M3)에 비해 더 많은 전류(예를 들어, 1.2배 더 많은 전류)를 생성할 수 있다. 입력(VSIN)은 트랜지스터(M4)가 트랜지스터(M3)의 전류와 비교하여 더 많은 전류(예를 들어, 1.2배 더 많은 전류)를 생성하도록 허용할 수 있는 전압의 차이만큼 입력(VRIN)보다 낮다. 이러한 입력 전압의 차이(VSIN과 VRIN 간의 차이)가 다른 회로들 또는 잡음에 의해 생성되는 가능한 입력 레벨 불일치보다 크면, 그것은 올바르게 동작할 수 있다.
전술한 바와 같이, 트랜지스터 크기들은 트랜지스터들의 불일치(예를 들어, 문턱 전압 불일치, 회로 불일치)에 대한 내성을 향상시키는 데 사용될 수 있다. 비제한적인 예로서, 트랜지스터(M1)는 트랜지스터(M3)에 비해 물리적 크기가 더 클 수 있어서, 트랜지스터(M1)는 트랜지스터(M3)의 전류보다 더 큰 전류를 다룰 수 있다. 입력들(VRIN, VSIN)이 동일한 전압(예를 들어, 정확히 동일한 전압)이고 L 측과 R 측이 일치하는(예를 들어, 완벽하게 일치하는) 경우, 트랜지스터(M1) 및 트랜지스터(M2)는 트랜지스터(M7) 및 트랜지스터(M9)가 허용할 수 있는 것보다 더 많은 전류(예를 들어, 1.2배 더 많은 전류)를 흐르게 할 수 있다. 출력들(VSOUT, VROUT)은 바람직한 결과일 수 있는 하이로 유지될 것이다. L 측과 R 측 간에 불일치(예를 들어, 1.2배 불일치)가 있을지라도, 둘 모두의 출력들(VSOUT, VROUT)은 여전히 원하는 대로 하이로 유지될 것이다.
설명한 바와 같이, 비교 스테이지(310) 내에 있는 M1 내지 M4로부터의 신호들은 전류 미러 스테이지(320) 내에 있는 M7 내지 M9에 의해 신호들이 생성되기 전에 생성된다. 도시된 바와 같이, M1 내지 M4가 상태를 변경하는 것과 VSOUT의 출력이 변화하는 것 사이의 지연은 비교적 빠르고, M7의 게이트가 시간 T1에서 시작하여 상승하여 시간 T2에서 문턱 전압(및 온 상태)에 도달하는 시간에 대략 기초한다.
시간 T3에서(이 구성에서), 둘 모두의 VRIN 및 VSIN은 하이 값으로 변경되고 회로의 상태는 시간 T0에서와 동일한 상태로 되돌아간다.
도 4a 및 도 4b에 도시된 바와 같이, 시간 T4에서, VRIN은 로우 값으로 변경되고 VSIN은 하이 값에서 더 낮은 값(예를 들어, 중간 값, 그러나 로우 값은 아님)으로 이동된다. 이 결과 M1 및 M3은 온 상태로 변경될 것이고, M2 및 M4는 적어도 부분적으로 온 상태로 변경될 수 있다. 따라서, 도 4d에 도시된 바와 같이 시간 T4에서 시작하여, M9의 게이트에서의 전압은 M9가 대략 시간 T5에서 온 상태로 변경될 때까지 상승할 것이다. 이로 인해 도 4f에 도시된 바와 같이 VROUT이 로우 값으로 풀 다운될 것이다. 도 4c에 도시된 바와 같이 M7의 게이트는 시간 T4에서 시작하여 상승하지만, M7은 도 4e에 도시된 바와 같이 VSOUT을 풀 다운하지 않는데 그 이유는 (완전히 온이고 M7보다 더 큰(예를 들어, 1.2X 더 큰)) M1이 VSOUT을 하이 값으로 유지하고 있기 때문이다.
설명한 바와 같이, 비교 스테이지(310) 내에 있는 M1 내지 M4로부터의 신호들은 전류 미러 스테이지(320) 내에 있는 M7 내지 M9에 의해 신호들이 생성되기 전에 생성된다. 도시된 바와 같이, M1 내지 M4가 상태를 변경하는 것과 VROUT의 출력이 변화하는 것 사이의 지연은 비교적 빠르고, M9의 게이트가 시간 T4에서 시작하여 상승하여 시간 T5에서 문턱 전압(및 온 상태)에 도달하는 시간에 대략 기초한다.
달리 말하면, M1 내지 M4의 상태들은, 각각, VRIN 및 VSIN의 상태의 변화들에 응답하여 즉시(또는 비교적 신속하게) 변경된다. 따라서, M1 내지 M4에 의해 생성되는 신호들은 M7 내지 M9로부터의 신호들 전에, 각각, VSOUT 및 VROUT에서 생성된다. 이는 M7 내지 M9의 게이트 전압들이 충전하는 데 시간이 걸리고 M1 내지 M4보다 VSOUT 및/또는 VROUT에서 신호를 생성하는 것이 더 느리기 때문이다.
레벨 시프트 회로(300)는 비교 스테이지(310)의 출력(VSOUT 또는 VROUT) 상의 상태를 변경하는 신호가 비교 상태를 동일한 상태로 유지하는 신호보다 나중에 도착하도록 구성된다. 예를 들어, 시간 T1에서 스위칭할 때, M7은 VSOUT의 상태를 로우 값으로 변경하고 이 신호는 비교 스테이지(310) 내의 트랜지스터들에 의해 생성되는 신호들보다 나중에 도착한다. 비교 스테이지(310)에 포함되고 (나중에 오는 신호를 갖는) 트랜지스터(M9)보다 더 큰, (먼저 오는 신호를 갖는) 트랜지스터(M2)는 VROUT을 동일한 상태로 유지한다.
공지된 레벨 시프트 회로들에서, 레벨 시프트 회로(300)에 존재하지 않는 전류 미러 스테이지 내의 트랜지스터들의 드레인들에 글리치가 있을 수 있다. 또한, 전류 미러 스테이지 내의 트랜지스터들의 드레인들에서의 상승은 공지된 레벨 시프트 회로들에 포함되는 필터 회로들(RC 필터 회로들)에 의해 지연될 수 있다. 슈미트 트리거 회로들을 포함하는 몇몇 공지된 레벨 시프트 회로들에서, 스위칭 속도들이 또한 더 지연될 수 있다. 이러한 지연들은 도 4a 내지 도 4f에 도시된 바와 같이 VSOUT 및 VROUT의 출력 전압들을 생성하는 시간 T1과 시간 T2 사이의 시간보다 훨씬 더 느린 출력 전압들을 초래할 것이다.
도 5는 본 명세서에 설명된 레벨 시프트 회로들(예를 들어, 레벨 시프트 회로(100), 레벨 시프트 회로(300))의 동작을 예시하는 그래프이다. 전압이 y 축에 예시되고 시간이 x 축에 예시된다. 그래프는 하이 측 서플라이 전압에서 로우 측 서플라이 전압을 뺀(예를 들어, VB - GND, VB - VS) 값을 나타내는 곡선(510), 및 전류 미러 스테이지 내의 트랜지스터(들)의 드레인에서의 전압(예를 들어, 도 3에 도시된 트랜지스터(M2) 및 도 3에 도시된 트랜지스터(M9)의 드레인에서의 전압)을 나타내는 곡선(520)을 포함한다. 도 5에 도시된 바와 같이, 곡선(520)의 전압(예를 들어, 트랜지스터(M9)의 드레인 및 트랜지스터(M2)의 드레인의 전압)은 곡선(510)의 하이 측 서플라이 전압을 따른다. 이는 곡선(510)에 의해 예시된 그러한 상승들이 곡선(530)에 의해 예시된 바와 같이 전류 미러 스테이지 내의 트랜지스터들의 드레인들에서 글리치를 야기할 공지된 레벨 시프트 회로들과 대조된다.
도 5와 관련된 이러한 특정 응용에서, 2개의 파워 서플라이와 2개의 서플라이 리턴이 있다(VB: 하이 측 서플라이, VS: 하이 측 서플라이 리턴, VDD: 로우 측 서플라이, GND: 로우 측 서플라이 리턴). 도 5와 관련된 IC(예를 들어, HVIC)의 역할은, 예를 들어, 로우 측 영역에서 스위칭하는 신호를 하이 측에서 스위칭하는 신호로 변환하는 것일 수 있다. IC의 동작 중에, VB와 VS는 VB와 VS 사이의 전압 차이를 유지하면서 GND와 관련하여 매우 빠르게 증가할 수 있다 ― 이는 VB - GND dv/dt 문제가 발생할 수 있는 때이다. 파워 업 시퀀스 중에, VB는 VS와 관련하여 즉시 증강될 수 있다 ― 이는 VB - VS dv/dt 문제가 발생할 수 있는 때이다.
도 6은 본 명세서에 설명된 레벨 시프트 회로들(예를 들어, 레벨 시프트 회로(100), 레벨 시프트 회로(300))의 동작을 예시하는 다른 그래프이다. 전압이 y 축에 예시되고 시간이 x 축에 예시된다. 그래프는 공통 모드 신호(또는 전압)를 나타내는 곡선(610), 및 전류 미러 스테이지 내의 트랜지스터(들)의 드레인에서의 전압(예를 들어, 도 3에 도시된 트랜지스터(M2) 및 도 3에 도시된 트랜지스터(M9)의 드레인에서의 전압)을 나타내는 곡선(620)을 포함한다. 도 6에 도시된 바와 같이, 곡선(620)의 전압(예를 들어, 트랜지스터(M9)의 드레인 및 트랜지스터(M2)의 드레인의 전압)은 곡선(610)의 공통 모드 신호의 변화에도 불구하고 안정적이다. 이는 곡선(610)에 의해 예시된 그러한 상승들이 곡선(630)에 의해 예시된 바와 같이 전류 미러 스테이지 내의 트랜지스터들의 드레인들에서 글리치를 야기할 공지된 레벨 시프트 회로들과 대조된다.
하나의 일반적인 태양에서, 회로는 복수의 트랜지스터를 포함하는 비교 스테이지, 및 전류 미러를 포함하는 전류 미러 스테이지를 포함할 수 있다. 비교 스테이지는 전류 미러 스테이지에 의해 주 신호가 생성되기 전에 상쇄 신호를 생성하도록 구성될 수 있다.
몇몇 구현들에서, 비교 스테이지는 입력 신호에 응답하여 적어도 부분적으로 온 상태로 변경되고 출력에서 상쇄 신호를 생성하는 제1 트랜지스터를 포함한다. 상쇄 신호는 전류 미러 스테이지 내의, 출력에 또한 연결되는, 제2 트랜지스터가 온 상태로 되기 전에 생성될 수 있다. 몇몇 구현들에서, 비교 스테이지는 입력 신호에 응답하여 적어도 부분적으로 온 상태로 변경되고 출력에서 상쇄 신호를 생성하는 제1 트랜지스터를 포함한다. 상쇄 신호는 주 신호가 출력에서 생성되는 것을 방지할 수 있다.
몇몇 구현들에서, 회로는 또한 비교 스테이지에 포함된 트랜지스터에 연결된 리셋 입력을 포함할 수 있고, 세트 출력이 트랜지스터에 연결된다. 몇몇 구현들에서, 회로는 또한 비교 스테이지에 포함된 트랜지스터의 게이트에 연결된 리셋 입력을 포함할 수 있고, 세트 출력이 트랜지스터의 드레인에 연결된다.
몇몇 구현들에서, 비교 스테이지는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터 및 제2 트랜지스터는 각각 입력에 연결된 게이트를 포함할 수 있다. 제1 트랜지스터는 출력에 연결될 수 있고 제2 트랜지스터보다 더 클 수 있다. 몇몇 구현들에서, 비교 스테이지로의 세트 입력 및 리셋 입력이 동일할 때 상쇄 신호가 주 신호를 상쇄시키도록 상쇄 신호는 주 신호의 진폭보다 큰 진폭을 갖는다.
몇몇 구현들에서, 비교 스테이지는 제1 도전형의 트랜지스터들을 포함하고, 전류 미러 스테이지는 제1 도전형과 반대인 제2 도전형의 트랜지스터들을 포함한다. 몇몇 구현들에서, 상쇄 신호와 주 신호의 비교는 글리치 처리 회로 없이 출력으로서 제공된다.
다른 일반적인 태양에서, 회로는 제1 도전형의 제1 트랜지스터 및 제1 도전형의 제2 트랜지스터를 포함하는 비교 스테이지를 포함할 수 있다. 제1 도전형의 제1 트랜지스터는 리셋 입력 및 세트 출력에 연결될 수 있고, 제1 도전형의 제2 트랜지스터는 세트 입력 및 리셋 출력에 연결될 수 있다. 회로는 제2 도전형의 제2 트랜지스터와 전류 미러 구성으로 된 제2 도전형의 제1 트랜지스터를 포함하는 전류 미러 스테이지를 포함할 수 있다.
몇몇 구현들에서, 비교 스테이지는 전류 미러 스테이지에 의해 주 신호가 생성되기 전에 상쇄 신호를 제공하도록 구성된다. 몇몇 구현들에서, 제1 도전형은 P형 도전성이고, 제2 도전형은 N형 도전성이다. 몇몇 구현들에서, 세트 출력은 세트 입력이 로우 값에 있을 때 로우 값이다. 몇몇 구현들에서, 세트 출력은 리셋 입력이 로우 값보다 더 높은 값에 있는 동안 세트 입력이 로우 값에 있는 것에 응답하여 로우 값이다. 몇몇 구현들에서, 세트 출력은 세트 입력이 로우 값으로 변화하고 리셋 입력이 로우 값보다 더 높은 값으로 변화하는 것에 응답하여 로우 값으로 변화한다.
또 다른 일반적인 태양에서, 회로는 제1 도전형의 제1 트랜지스터 및 제1 도전형의 제2 트랜지스터를 포함하는 비교 스테이지를 포함할 수 있다. 회로는 회로의 제1 측에 제1 전류 미러 내의 제2 도전형의 제1 트랜지스터, 및 회로의 제2 측에 제2 전류 미러에 포함된 제2 도전형의 제2 트랜지스터를 포함하는 전류 미러 스테이지를 포함할 수 있다. 제1 도전형의 제1 트랜지스터는 회로의 제1 측에 있을 수 있고 제2 전류 미러에 연결될 수 있다. 제1 도전형의 제2 트랜지스터는 회로의 제2 측에 있을 수 있고 제1 전류 미러에 연결된다.
몇몇 구현들에서, 제1 전류 미러는 제1 출력에 연결되고, 제2 전류 미러는 제2 출력에 연결된다. 회로는 또한 회로의 제1 측에 포함되고 제1 출력에 연결된 제1 도전형의 제3 트랜지스터, 및 회로의 제2 측에 포함되고 제2 출력에 연결된 제1 도전형의 제4 트랜지스터를 포함할 수 있다.
몇몇 구현들에서, 제1 도전형의 제1 트랜지스터 및 제1 도전형의 제3 트랜지스터는 각각 입력에 연결된 게이트를 갖는다. 몇몇 구현들에서, 제1 도전형의 제1 트랜지스터는 리셋 입력 및 세트 출력에 연결된다. 제1 도전형의 제2 트랜지스터는 세트 입력 및 리셋 출력에 연결될 수 있다. 몇몇 구현들에서, 비교 스테이지에 의해 생성된 상쇄 신호와 전류 미러 스테이지에 의해 생성된 주 신호의 비교가 회로의 출력으로서 제공된다. 몇몇 구현들에서, 회로는 하프 브리지 스테이지를 제어하는 게이트 드라이버에 포함된다.
트랜지스터 또는 저항기와 같은 요소가 다른 요소 위에 있거나, 그에 접속되거나, 전기적으로 접속되거나, 연결되거나, 전기적으로 연결되는 것으로 지칭될 때, 그것은 직접적으로 다른 요소 위에 있거나, 그에 접속 또는 연결되거나, 하나 이상의 개재하는 요소가 존재할 수 있다는 것이 또한 이해될 것이다. 대조적으로, 요소가 직접적으로 다른 요소 또는 층 위에 있거나, 직접적으로 그에 접속되거나 직접적으로 그에 연결되는 것으로 지칭될 때, 개재하는 요소 또는 층이 존재하지 않는다. 용어 '직접적으로 위에 있는', '직접적으로 접속된', 또는 '직접적으로 연결된'은 상세한 설명 전체에 걸쳐 사용되지 않을 수 있지만, 직접적으로 위에 있는, 직접적으로 접속된, 또는 직접적으로 연결된 것으로 도시된 요소들은 그와 같이 언급될 수 있다. 본 출원의 청구범위(포함되는 경우)는 명세서에 기술되거나 도면에 도시된 예시적인 관계들을 열거하도록 수정될 수 있다.
본 명세서에 사용되는 바와 같이, 단수 형태는, 문맥의 관점에서 특정 경우를 명확하게 지시하지 않는 한, 복수 형태를 포함할 수 있다. 공간적으로 상대적인 용어들(예를 들어, 위에, 위쪽에, 상부, 아래에, 밑에, 아래쪽에, 하부 등)은 도면에 도시된 방위에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 몇몇 구현들에서, 상대적인 용어 '위쪽에' 및 '아래쪽'에는 각각 '수직으로 위쪽에' 및 '수직으로 아래쪽에'를 포함할 수 있다. 몇몇 구현들에서, 용어 '인접한'은 '측방향으로 인접한' 또는 '수평으로 인접한'을 포함할 수 있다.
본 명세서에 설명된 다양한 기술들의 구현은 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합들에서 구현(예를 들어, 이들에 포함)될 수 있다. 특수 목적 논리 회로, 예를 들어, FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)에 의해 방법들의 부분들이 또한 수행될 수 있고, 장치가 그것으로서 구현될 수 있다.
구현들은 산업용 모터 드라이버, 태양광 인버터, 밸러스트, 범용 하프-브리지 토폴로지, 보조 및/또는 견인 모터 인버터 드라이버, 스위칭 모드 파워 서플라이, 온-보드 충전기, 무정전 파워 서플라이(UPS), 백엔드 컴포넌트, 예를 들어 데이터 서버를 포함하는, 또는 미들웨어 컴포넌트, 예를 들어 애플리케이션 서버를 포함하는, 또는 프런트엔드 컴포넌트, 예를 들어 사용자가 그것을 통해 구현과 상호 작용할 수 있는 그래픽 사용자 인터페이스 또는 웹 브라우저를 갖는 클라이언트 컴퓨터, 또는 그러한 백엔드, 미들웨어, 또는 프런트엔드 컴포넌트들의 임의의 조합을 포함하는 컴퓨팅 시스템에서 구현될 수 있다. 컴포넌트들은 디지털 데이터 통신의 임의의 형태 또는 매체, 예를 들어 통신 네트워크에 의해 상호 접속될 수 있다. 통신 네트워크들의 예들은 근거리 통신망(LAN) 및 광역 통신망(WAN), 예를 들어 인터넷을 포함한다.
몇몇 구현들은 다양한 반도체 처리 및/또는 패키징 기술들을 이용하여 구현될 수 있다. 몇몇 구현들은, 예를 들어 실리콘(Si), 갈륨 비소(GaAs), 질화 갈륨(GaN) 및/또는 기타 등등을 포함하지만 이에 제한되지 않는 반도체 기판들과 관련된 다양한 유형의 반도체 처리 기술들을 이용하여 구현될 수 있다.
설명된 구현들의 소정의 특징들이 본 명세서에 기술된 바와 같이 예시되었지만, 이제 많은 수정, 대체, 변경 및 등가물이 당업자에게 떠오를 것이다. 따라서, 첨부된 청구범위는 구현들의 범주 내에 속하는 모든 그러한 수정 및 변경을 포함하도록 의도된다는 것을 이해해야 한다. 그것은 제한이 아니라 단지 예로서 제시되었으며, 형태 및 세부 사항에 있어서의 다양한 변경이 이루어질 수 있다는 것을 이해해야 한다. 본 명세서에 설명된 장치 및/또는 방법의 임의의 부분은, 상호 배타적인 조합들을 제외하고는, 임의의 조합으로 조합될 수 있다. 본 명세서에 설명된 구현들은 설명된 상이한 구현들의 기능들, 컴포넌트들 및/또는 특징들의 다양한 조합들 및/또는 서브 조합들을 포함할 수 있다.

Claims (6)

  1. 회로로서:
    복수의 트랜지스터들을 포함하는 비교 스테이지; 및
    전류 미러를 포함하는 전류 미러 스테이지를 포함하고,
    상기 비교 스테이지는 상기 전류 미러 스테이지에 의해 주 신호가 생성되기 전에 상쇄 신호(cancelling signal)를 생성하도록 구성되는, 회로.
  2. 제1항에 있어서,
    상기 비교 스테이지는 입력 신호에 응답하여 적어도 부분적으로 온 상태로 변경되고 출력에서 상기 상쇄 신호를 생성하는 제1 트랜지스터를 포함하고,
    상기 상쇄 신호는 상기 주 신호가 상기 출력에서 생성되는 것을 방지하는, 회로.
  3. 제1항에 있어서,
    상기 비교 스테이지로의 세트 입력 및 리셋 입력이 동일할 때 상기 상쇄 신호가 상기 주 신호를 상쇄시키도록 상기 상쇄 신호는 상기 주 신호의 진폭보다 큰 진폭을 갖는, 회로.
  4. 회로로서:
    제1 도전형의 제1 트랜지스터 및 제1 도전형의 제2 트랜지스터를 포함하는 비교 스테이지로서, 상기 제1 도전형의 상기 제1 트랜지스터는 리셋 입력 및 세트 출력에 연결되고, 상기 제1 도전형의 상기 제2 트랜지스터는 세트 입력 및 리셋 출력에 연결되는, 상기 비교 스테이지; 및
    제2 도전형의 제2 트랜지스터와 전류 미러 구성으로 된 제2 도전형의 제1 트랜지스터를 포함하는 전류 미러 스테이지를 포함하는, 회로.
  5. 회로로서:
    제1 도전형의 제1 트랜지스터 및 제1 도전형의 제2 트랜지스터를 포함하는 비교 스테이지; 및
    전류 미러 스테이지로서,
    - 상기 회로의 제1 측에 제1 전류 미러 내의 제2 도전형의 제1 트랜지스터, 및
    - 상기 회로의 제2 측에 제2 전류 미러에 포함된 제2 도전형의 제2 트랜지스터를 포함하는, 상기 전류 미러 스테이지를 포함하고,
    상기 제1 도전형의 상기 제1 트랜지스터는 상기 회로의 상기 제1 측에 있고 제2 전류 미러에 연결되며, 상기 제1 도전형의 상기 제2 트랜지스터는 상기 회로의 상기 제2 측에 있고 제1 전류 미러에 연결되는, 회로.
  6. 제5항에 있어서,
    상기 제1 도전형의 상기 제1 트랜지스터는 리셋 입력 및 세트 출력에 연결되고, 상기 제1 도전형의 상기 제2 트랜지스터는 세트 입력 및 리셋 출력에 연결되며,
    상기 비교 스테이지에 의해 생성된 상쇄 신호와 상기 전류 미러 스테이지에 의해 생성된 주 신호의 비교가 상기 회로의 출력으로서 제공되는, 회로.
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