KR20180015787A - 표시 장치 및 그의 제조 방법 - Google Patents
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Abstract
표시 장치는 제1 베이스 기판; 상기 제1 베이스 기판 상에 제공되며 제1 방향으로 연장된 복수의 게이트 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 복수의 게이트 라인들과 교차하는 복수의 제1 데이터 라인들 및 상기 복수의 제1 데이터 라인들 각각에 평행하며 상기 복수의 제1 데이터 라인들 사이에 배치된 복수의 제2 데이터 라인들; 각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 복수의 제1 데이터 라인들 중 대응하는 제1 데이터 라인에 연결된 제1 트랜지스터; 각각이 상기 대응하는 게이트 라인과 상기 복수의 제2 데이터 라인들 중 대응하는 제2 데이터 라인에 연결된 제2 트랜지스터; 및 상기 제1 방향으로 순차적으로 배열되며 상기 제1 및 제2 트랜지스터에 각각 연결된 제1 및 제2 화소를 포함할 수 있다. 여기서, 상기 복수의 제1 데이터 라인들과 상기 복수의 제2 데이터 라인들은 상기 제1 베이스 기판 상에서 서로 상이한 레이어에 배치될 수 있다.
Description
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
일반적으로, 표시 장치는 투명 전극이 형성된 상부 및 하부 기판 사이에 액정을 제공하고, 상부 및 하부 기판 외부에 편광판을 배치시켜, 상부 및 하부 기판 사이에서 액정의 배열을 변경함에 따라 광의 투과율을 조절하는 방식으로 구동된다.
특히, 표시 장치는 초고해상도 구현을 위해 화소의 크기가 점점 작아지고 있는 실정이다. 이러한 경우, 인접한 화소에 배치되는 트랜지스터 및 배선들 사이의 간격 확보가 어려워 제품의 신뢰성이 저하될 수 있다.
본 발명은 인접한 화소들 사이의 간격을 확보할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 제1 베이스 기판; 상기 제1 베이스 기판 상에 제공되며 제1 방향으로 연장된 복수의 게이트 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 복수의 게이트 라인들과 교차하는 복수의 제1 데이터 라인들 및 상기 복수의 제1 데이터 라인들 각각에 평행하며 상기 복수의 제1 데이터 라인들 사이에 배치된 복수의 제2 데이터 라인들; 각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 복수의 제1 데이터 라인들 중 대응하는 제1 데이터 라인에 연결된 제1 트랜지스터; 각각이 상기 대응하는 게이트 라인과 상기 복수의 제2 데이터 라인들 중 대응하는 제2 데이터 라인에 연결된 제2 트랜지스터; 및 상기 제1 방향으로 순차적으로 배열되며 상기 제1 및 제2 트랜지스터에 각각 연결된 제1 및 제2 화소를 포함할 수 있다. 여기서, 상기 복수의 제1 데이터 라인들과 상기 복수의 제2 데이터 라인들은 상기 제1 베이스 기판 상에서 서로 상이한 레이어에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는, 상기 제1 화소의 상기 제1 베이스 기판 상에 제공된 제1 액티브 패턴과, 상기 제1 액티브 패턴 상에 배치되며 상기 대응하는 게이트 라인으로부터 연장된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 배치되며 상기 제1 액티브 패턴의 일측과 연결되는 제1 전극, 및 상기 제1 전극 상에 배치되며 상기 제1 액티브 패턴의 타측과 연결된 제2 전극을 포함할 수 있다. 여기서, 상기 제1 전극은 상기 대응하는 제1 데이터 라인으로부터 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 트랜지스터는, 상기 제2 화소의 상기 제1 베이스 기판 상에 제공된 제2 액티브 패턴과, 상기 제2 액티브 패턴 상에 배치되며 상기 대응하는 게이트 라인으로부터 연장된 제2 게이트 전극과, 상기 제2 게이트 전극 상에 배치되며 상기 제2 액티브 패턴의 일측과 연결되는 제3 전극, 및 상기 제3 전극 상에 배치되며 상기 제2 액티브 패턴의 타측과 연결되는 제4 전극을 포함할 수 있다. 여기서, 상기 제3 전극은 상기 대응하는 제2 데이터 라인으로부터 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극과 상기 제4 전극은 동일 레이어에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴은, 평면 상에서 볼 때, 상기 대응하는 제1 데이터 라인이 연장된 방향을 따라 상기 대응하는 제1 데이터 라인과 평행하는 직사각의 형상을 가질 수 있다. 상기 제2 액티브 패턴은, 평면 상에서 볼 때, 상기 대응하는 제2 데이터 라인이 연장된 방향을 따라 상기 대응하는 제2 데이터 라인과 평행하는 직사각의 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이의 간격은 1.5㎛ 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소는, 상기 제1 트랜지스터 상에 배치된 컬러 필터 층 및 상기 컬러 필터 층 상에 배치되고 상기 제2 전극에 연결된 화소 전극을 포함할 수 있다. 상기 제2 화소는, 상기 제2 트랜지스터 상에 배치된 컬러 필터 층 및 상기 컬러 필터 층 상에 배치되고 상기 제4 전극에 연결된 화소 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소는, 상기 제1 베이스 기판과 상기 제1 액티브 패턴 사이에 배치된 버퍼층 및 상기 버퍼층과 상기 제1 베이스 기판 사이에 배치된 광 차단층을 포함할 수 있다. 상기 제2 화소는, 상기 제1 베이스 기판과 상기 제2 액티브 패턴 사이에 배치된 버퍼층 및 상기 버퍼층과 상기 제1 베이스 기판 사이에 배치된 광 차단층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 베이스 기판에 대향하며 공통 전극이 제공된 제2 베이스 기판을 더 포함할 수 있다. 여기서, 상기 제1 및 제2 베이스 기판 사이에 액정층이 제공될 수 있다.
상기한 표시 장치는, 상기 제1 베이스 기판 상의 상기 제1 화소에 상기 제1 액티브 패턴을 형성하고, 상기 제1 베이스 기판 상의 상기 제2 화소에 제2 액티브 패턴을 형성하는 단계; 상기 제1 및 제2 액티브 패턴 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제1 게이트 전극과 제2 게이트 전극을 포함하며 상기 제1 방향으로 연장된 게이트 라인을 형성하는 단계; 상기 게이트 라인 상에 제2 절연층을 형성하되, 상기 제1 액티브 패턴의 일측이 노출되도록 상기 제1 및 제2 절연층을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 상기 제1 액티브 패턴의 일측과 연결되는 제1 전극을 포함하며 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 라인을 형성하는 단계; 상기 제1 데이터 라인 상에 제3 절연층을 형성하되, 상기 제2 액티브 패턴의 일측이 노출되도록 상기 제1 내지 제3 절연층을 관통하는 제2 개구부를 형성하는 단계; 상기 제3 절연층 상에, 상기 제2 개구부를 통해 상기 제2 액티브 패턴의 일측과 연결되는 제3 전극을 포함하며 상기 제1 데이터 라인과 평행한 제2 데이터 라인을 형성하는 단계; 상기 제2 데이터 라인 상에 제4 절연층을 형성하되, 상기 제1 액티브 패턴의 타측 및 상기 제2 액티브 패턴의 타측이 각각 노출되도록 상기 제1 내지 제4 절연층을 관통하는 제3 개구부를 형성하는 단계; 상기 제4 절연층 상에, 상기 제3 개구부를 통해 상기 제1 액티브 패턴의 타측과 연결되는 제2 전극 및 상기 제2 액티브 패턴의 타측과 연결되는 제4 전극을 형성하는 단계; 상기 제2 및 제4 전극 상에 보호층을 형성하되, 상기 제2 및 제4 전극 각각의 일부가 노출되도록 상기 보호층을 관통하는 제1 및 제2 컨택홀을 형성하는 단계; 및 상기 제1 및 제2 컨택홀 각각을 통해 상기 제2 전극과 상기 제4 전극에 각각 연결되는 화소 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 인접한 화소들 사이의 간격을 확보할 수 있는 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 상기 표시 장치를 제조 하는 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 도 1의 E1을 확대한 평면도이다.
도 3은 도 2의 Ⅰ ~ Ⅰ'선 및 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 4 내지 도 15는 도 3의 표시 장치의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
도 2는 도 1의 E1을 확대한 평면도이다.
도 3은 도 2의 Ⅰ ~ Ⅰ'선 및 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 4 내지 도 15는 도 3의 표시 장치의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(10), 타이밍 컨트롤러(40), 게이트 드라이버(20), 및 데이터 드라이버(30)를 포함한다.
상기 표시 패널(10)은 제1 기판, 제2 기판, 및 두 기판 사이에 배치된 액정층을 포함하는 액정 패널일 수 있다.
상기 표시 패널(10)은 제1 방향(DR1; 예를 들어 행 방향)으로 연장되는 복수의 게이트 라인들(GL0 ~ GLm)과, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2; 예를 들어 열 방향)으로 연장되는 복수의 데이터 라인들(DL1 ~ DLn)을 포함한다. 상기 표시 패널(10)은 복수의 화소를 포함할 수 있다.
상기 복수의 화소는 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)으로 매트릭스(matrix) 형태로 배열될 수 있다. 본 발명의 일 실시예에 있어서 상기 복수의 화소는 복수의 제1 화소(PX1) 및 상기 복수의 제1 화소(PX1) 사이에 배치된 복수의 제2 화소(PX2)를 포함할 수 있다. 상기 복수의 제1 화소(PX1) 및 상기 복수의 제2 화소(PX2)는 상기 제1 방향(DR1)에서 순차적으로 배열될 수 있다. 상기 복수의 제1 화소(PX1)와 상기 복수의 제2 화소(PX2)는 동일한 게이트 라인에 연결되고, 서로 다른 데이터 라인에 각각 연결될 수 있다.
상기 복수의 제1 화소(PX1)와 상기 복수의 제2 화소(PX2)에 대한 상세한 설명은 도 2를 참조하여 후술하기로 한다.
상기 타이밍 컨트롤러(40)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터(RGB) 및 제어 신호를 수신한다. 상기 제어 신호는 프레임 구별 신호인 수직 동기신호(Vsync), 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(DES) 및 메인 클럭 신호(MCLK)를 포함할 수 있다.
상기 타이밍 컨트롤러(40)는 상기 영상 데이터(RGB)를 상기 데이터 드라이버(30)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 상기 데이터 드라이버(30)에 출력한다. 상기 타이밍 컨트롤러(40)는 상기 제어 신호에 근거하여 게이트 제어신호(GS1) 및 데이터 제어 신호(DS1)를 생성한다. 상기 타이밍 컨트롤러(40)는 상기 게이트 제어 신호(GS1)를 상기 게이트 드라이버(20)에 제공하고, 상기 데이터 제어 신호(DS1)를 상기 데이터 드라이버(30)에 제공한다. 상기 게이트 제어 신호(GS1)는 상기 게이트 드라이버(20)를 구동하기 위한 신호이고, 상기 데이터 제어 신호(DS1)는 상기 데이터 드라이버(30)를 구동하기 위한 신호이다.
상기 게이트 드라이버(20)는 상기 게이트 제어 신호(GS1)에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 게이트 라인들(GL0 ~ GLm)에 출력한다. 상기 게이트 제어 신호(GS1)는 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클럭 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호 등을 포함할 수 있다.
상기 데이터 드라이버(30)는 상기 데이터 제어 신호(DS1)에 기초하여 상기 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 이를 데이터 전압으로 상기 데이터 라인들(DL1 ~ DLn)에 출력한다. 상기 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 상기 데이터 제어 신호(DS1)는 상기 영상 데이터(DATA)가 상기 데이터 드라이버(30)로 전송되는 것의 시작을 알리는 수평 시작 신호, 상기 데이터 라인들(DL1 ~ DLn)에 상기 데이터 전압을 인가하라는 로드 신호, 및 상기 공통 전압에 대해 상기 데이터 전압의 극성을 반전시키는 반전 신호 등을 포함할 수 있다.
상기 타이밍 컨트롤러(40), 상기 게이트 드라이버(20), 및 상기 데이터 드라이버(30) 각각은 적어도 하나의 집적 회로 칩의 형태로 상기 표시 패널(10)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 상기 표시 패널(10)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 위에 장착될 수 있다. 이와는 달리, 상기 게이트 드라이버(20) 및 상기 데이터 드라이버(30) 중 적어도 하나는 상기 게이트 라인들(GL0 ~ GLm), 상기 데이터 라인들(DL1 ~ DLn), 및 트랜지스터와 함께 상기 표시 패널(10)에 집적될 수도 있다. 또한, 상기 타이밍 컨트롤러(40), 상기 게이트 드라이버(20), 및 상기 데이터 드라이버(30)는 단일 칩으로 집적될 수 있다.
도 2는 도 1의 E1을 확대한 평면도이다. 도 2에 있어서, 표시 패널 상에 복수의 화소들이 구비되지만, 편의를 위해 복수의 화소들 중 제1 방향으로 순차적으로 배열된 2개의 화소만을 도시하였다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 및 제2 화소(PX1, PX2)를 포함한다. 상기 제1 및 제2 화소(PX1, PX2)는 제1 방향(DR1)으로 순차적으로 배열될 수 있다.
상기 제1 화소(PX1)는 제1 트랜지스터(TR1)에 연결되고, 상기 제1 트랜지스터(TR1)는 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)에 연결된다. 상기 제2 화소(PX2)는 제2 트랜지스터(TR2)에 연결되고, 상기 제2 트랜지스터(TR2)는 상기 게이트 라인(GL1)과 제2 데이터 라인(DL2)에 연결된다. 상기 제1 데이터 라인(DL1)은 홀수(또는 2n-1, n은 자연수)번째 데이터 라인이고, 상기 제2 데이터 라인(DL2)은 짝수(또는 2n, n은 자연수)번째 데이터 라인일 수 있다. 그러나, 이에 한정되는 것은 아니고, 예를 들어, 상기 제1 데이터 라인(DL1)이 짝수(또는 2n, n은 자연수)번째 데이터 라인이고, 상기 제2 데이터 라인(DL2)이 홀수(또는 2n-1, n은 자연수)번째 데이터라인일 수 있다.
본 발명의 일 실시예에서, 상기 제1 데이터 라인(DL1)과 상기 제1 데이터 라인(DL1)에 인접한 상기 제2 데이터 라인(DL2)은 서로 상이한 레이어 상에 배치될 수 있다. 이에 대한 상세한 설명은 도 3을 참조하여 후술하기로 한다.
이하, 도 2와 도 3을 참조하여 제1 및 제2 화소(PX1, PX2) 내에 배치되는 배선부 및 트랜지스터 등을 포함하는 표시 장치에 대해 설명하기로 한다. 여기서, 도 3은 도 2의 Ⅰ ~ Ⅰ' 선 및 Ⅱ ~ Ⅱ'선에 따른 단면도이다. 상기 제1 화소(PX1)와 상기 제2 화소(PX2)는 실질적으로 동일한 크기를 가지며 실질적으로 동일한 방식으로 구동될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 베이스 기판(100)과, 상기 제1 베이스 기판(100) 상에 제공된 상기 제1 및 제2 화소(PX1, PX2), 상기 제1 베이스 기판(100)에 대향하는 제2 베이스 기판(200), 및 상기 제1 및 제2 베이스 기판(100, 200) 사이에 제공된 액정층(300)을 포함한다.
상기 제1 베이스 기판(100)은 대략 사각 형상을 가지며 가요성을 가지는 절연성 물질로 이루어질 수 있다. 상기 제1 베이스 기판(100)은 예를 들어, 유리, 고분자 금속 등의 다양한 재료로 이루어질 수 있다. 상기 제1 베이스 기판(100)은 특히 고분자 유기물로 이루어진 절연성 기판일 수 있다. 상기 고분자 유기물을 포함하는 절연성 기판 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 등이 있다. 그러나, 상기 제1 베이스 기판(100)을 이루는 재료로는 이에 한정되는 것은 아니며, 예를 들어, 상기 제1 베이스 기판(100)은 유리 섬유 강화 플라스틱(FRP, Fiber glass reinforced plastic)으로 이루어질 수 있다.
상기 제2 베이스 기판(200)은 상기 제1 베이스 기판(100)과 동일한 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 베이스 기판(200)은 상기 제1 베이스 기판(100) 보다 작은 면적으로 제공될 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제2 베이스 기판(200)은 상기 제1 베이스 기판(100)과 동일한 면적으로 제공될 수 있다.
상기 제1 및 제2 화소(PX1, PX2)는 상기 제1 베이스 기판(100)의 표시 영역 상에 제공된다. 상기 제1 및 제2 화소(PX1, PX2) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 영상은 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진, 2차원 또는 3차원 영상 등을 포함할 수 있다.
상기 제1 및 제2 화소(PX1, PX2) 각각은 별도의 광원(미도시)에 의해 백색 광 및/또는 컬러 광을 출사하는 액정 소자를 포함할 수 있다. 상기 제1 및 제2 화소(PX1, PX2) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
편의를 위해, 우선 상기 제1 화소(PX1)에서의 상기 표시 장치를 적층 순서에 따라 설명하고, 이후 상기 제2 화소(PX2)에서의 상기 표시 장치를 설명한다.
상기 제1 베이스 기판(100)이 제공된다.
상기 제1 베이스 기판(100) 상에 광 차단층(105)이 제공된다. 상기 광 차단층(105)은 상기 제1 화소(PX1)와 상기 제2 화소(PX2) 사이를 구분하며 상기 액정층(300)을 투과하는 광을 차단한다. 여기서, 상기 광 차단층(105)은 블랙 매트릭스일 수 있다. 여기서, 상기 광 차단층(105)은 상기 제1 화소(PX1) 내에서 상기 제1 트랜지스터(TR1)에 대응되는 영역에만 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 광 차단층(105)이 상기 제1 베이스 기판(100) 상에 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 예를 들어, 상기 광 차단층(105)은 상기 제2 베이스 기판(200) 상에 제공될 수 있다.
상기 광 차단층(105) 상에 버퍼층(110)이 제공된다. 상기 버퍼층(110)은 상기 제1 베이스 기판(100)으로부터 불순물이 확산되는 것을 방지하며 상기 제1 베이스 기판(100)의 평탄도를 향상시킬 수 있다. 상기 버퍼층(110)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다.
상기 버퍼층(110)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등으로 형성될 수 있다. 상기 버퍼층(110)은 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(110)은 상기 제1 베이스 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 버퍼층(110) 상에 제1 액티브 패턴(120a)이 제공된다. 상기 제1 액티브 패턴(120a)은 반도체 소재로 형성된다. 상기 제1 액티브 패턴(120a)은 소스 영역(SP), 드레인 영역(DP), 및 상기 소스 영역(SP)과 상기 드레인 영역(DP) 사이에 제공된 채널 영역(CP)을 포함할 수 있다. 상기 제1 액티브 패턴(120a)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체, 유기 반도체 물질 등으로 이루어진 반도체 패턴일 수 있다. 여기서, 상기 제1 액티브 패턴(120a)이 상기 산화물 반도체로 이루어진 경우, 상기 산화물 반도체는 비정질 산화물 반도체 또는 결정질 산화물 반도체를 포함할 수 있다.
상기 제1 액티브 패턴(120a) 상에 제1 절연층(125)이 제공된다. 상기 제1 절연층(125)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질을 포함할 수 있다. 또한, 상기 제1 절연층(125)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 절연층 (125) 상에는 제1 게이트 라인(GL1)과, 상기 제1 게이트 라인(GL1)에 구비된 제1 게이트 전극(130a)이 제공된다. 상기 제1 게이트 전극(130a)은 상기 제1 액티브 패턴(120a)의 상기 채널 영역(CP)에 대응되는 영역을 커버하도록 형성될 수 있다. 상기 제1 게이트 전극(130a)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제1 게이트 전극(130a)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 게이트 전극(130a) 상에는 상기 제1 게이트 전극(130a)을 커버하는 제2 절연층(135)이 제공된다. 상기 제2 절연층(135)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다. 또한, 상기 제2 절연층(135)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 및 제2 절연층(125, 135)을 관통하는 제1 개구부(OP1)가 제공된다. 상기 제1 개구부(OP1)는 상기 제1 액티브 패턴(120a)의 상기 드레인 영역(DP)의 일부를 노출시킨다.
상기 제2 절연층(135) 상에는 제1 데이터 라인(DL1)과, 상기 제1 데이터 라인(DL1)으로부터 연장된 제1 전극(140)이 제공된다. 여기서, 상기 제1 전극(140)은 상기 제1 개구부(OP1)를 통해 상기 제1 액티브 패턴(120a)의 상기 드레인 영역(DP)에 전기적으로 연결된다.
상기 제1 데이터 라인(DL1)과 상기 제1 전극(140)은 금속으로 이루어질 수 있다. 예를 들어, 상기 제1 데이터 라인(DL1)과 상기 제1 전극(140)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제1 데이터 라인(DL1)과 상기 제1 전극(140)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 데이터 라인(DL1)과 상기 제1 전극(140) 상에 제3 및 제4 절연층(145, 155)이 순차적으로 제공된다. 상기 제3 및 제4 절연층(145, 155)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다. 또한, 상기 제3 및 제4 절연층(145, 155)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 내지 제4 절연층(125, 135, 145, 155)을 관통하는 제3 개구부(OP3)가 제공된다. 상기 제3 개구부(OP3)는 상기 제1 액티브 패턴(120a)의 상기 소스 영역(SP)의 일부를 노출시킨다.
상기 제4 절연층(155) 상에는 제2 전극(160a)이 제공된다. 여기서, 상기 제2 전극(160a)은 상기 제3 개구부(OP3)를 통해 상기 제1 액티브 패턴(120a)의 상기 소스 영역(SP)에 전기적으로 연결된다.
상기 제2 전극(160a)은 금속으로 이루어질 수 있다. 예를 들어, 상기 제2 전극(160a)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제2 전극(160a)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다. 여기서, 상기 제1 전극(140)은 소스 전극 및 드레인 전극 중 하나로 설정되고, 상기 제2 전극(160a)은 상기 제1 전극(140)과 다른 전극으로 설정될 수 있다.
상술한 상기 제1 액티브 패턴(120a), 상기 제1 게이트 전극(130a), 상기 제1 전극(140), 및 상기 제2 전극(160a)은 상기 제1 화소(PX1) 내에 구비된 제1 트랜지스터(TR1)을 구성한다. 상기 제1 트랜지스터(TR1)의 구조는 반드시 이에 한정되는 것은 아니며, 다양한 형태의 트랜지스터의 구조가 적용 가능하다. 예를 들어, 상기 제1 트랜지스터(TR1)는 탑 게이트 구조로 제공된 것이나, 상기 제1 게이트 전극(130a)이 상기 제1 액티브 패턴(120a) 하부에 배치된 바텀 게이트 구조로 제공될 수도 있다.
상기 제2 전극(160a) 상에는 배리어 층(165)이 제공된다. 상기 배리어 층(165)은 상기 제2 전극(160a)을 커버하며 적어도 하나의 막을 포함할 수 있다. 또한, 상기 배리어 층(165)은 하부 구조의 굴곡을 완화시켜 표면을 평탄화시킬 수 있다.
상기 배리어 층(165) 상에 컬러 필터 층(170)이 제공된다. 상기 컬러 필터 층(170)은 적색, 녹색, 및 청색을 나타낼 수 있으나, 이에 제한되는 것은 아니고, 화이트, 옐로우, 시안, 마젠타 등 다양한 색상을 표시할 수 있다. 본 발명의 일 실시예에 있어서, 상기 컬러 필터 층(170)이 상기 제1 베이스 기판(100) 상에 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 예를 들어, 상기 컬러 필터 층(170)은 상기 제2 베이스 기판(200) 상에 제공될 수 있다.
상기 컬러 필터 층(170) 상에 보호층(175)이 제공된다. 상기 보호층(175)은 상기 제1 트랜지스터(TR1)를 커버하며 적어도 하나의 막을 포함할 수 있다. 상기 보호층(175)은 실리콘 질화물이나, 실리콘 산화물을 포함하는 무기 절연 물질일 수 있다.
상기 배리어층(165)과 상기 보호층(175)을 관통하는 제1 컨택홀(CH1)이 제공된다. 상기 제1 컨택홀(CH1)은 상기 제2 전극(160a)의 일부를 외부로 노출시킨다.
상기 보호층(175) 상에 화소 전극(180)이 제공된다. 상기 화소 전극(180)은 상기 제1 컨택홀(CH1)을 통해 상기 제2 전극(160a)과 전기적으로 연결된다. 상기 화소 전극(180)은 평면 상에서 볼 때 대략 직사각 형상을 가지나, 이에 한정되는 것은 아니고, 상기 제1 화소(PX1)의 형상에 따라 다양한 형상으로 구비될 수 있다. 상기 화소 전극(180)에는 슬릿이나 돌기가 제공될 수 있다.
상기 화소 전극(180)은 투명한 도전성 물질을 포함할 수 있다. 상기 화소 전극(180)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성될 수 있다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등을 포함할 수 있다.
상기 제2 베이스 기판(200)이 상기 제1 베이스 기판(100)에 대향하여 구비될 수 있다.
상기 제2 베이스 기판(200) 상에는 공통 전극(190)이 제공된다. 도시하지 않았으나, 상기 공통 전극(190)에는 슬릿이나 돌기가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 TN(twisted nematic) 모드 또는 VA(vertical alignment) 모드로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극(180), 상기 공통 전극(190), 및 상기 액정층(300)은 상기 제1 화소(PX1)를 구성한다. 상기 제1 화소(PX1)는 상기 제1 트랜지스터(TR1)에 의해 구동된다. 즉, 제1 게이트 라인(GL1)을 통해 제공된 게이트 신호에 응답하여 상기 제1 트랜지스터(TR1)가 턴-온 되면, 상기 제1 데이터 라인(DL1)을 통해 제공된 데이터 전압이 상기 턴-온 된 상기 제1 트랜지스터(TR1)를 통해 상기 화소 전극(180)으로 제공된다. 이에 따라, 상기 데이터 전압이 인가된 상기 화소 전극(180)과 공통 전압이 인가된 상기 공통 전극(190) 사이에는 전계가 형성된다. 상기 전계에 따라 상기 제1 화소(PX1) 내의 상기 액정층(300)의 액정 분자들이 구동되며 그 결과 상기 액정층(300)을 투과하는 광량에 따라 상기 제1 화소(PX1)에서 화상이 표시될 수 있다.
다음으로, 상기 제2 화소(PX2)에서의 상기 표시 장치를 적층 순서에 따라 설명한다. 이하, 상기 제2 화소(PX2)에서의 상기 표시 장치를 설명함에 있어, 설명의 중복을 피하기 위해 이미 설명한 것에 대해서는 설명을 생략하거나 간단히 설명하기로 한다.
상기 제1 베이스 기판(100)이 제공된다.
상기 제1 베이스 기판(100) 상에 상기 광 차단층(105)이 제공된다.
상기 광 차단층(105) 상에 상기 버퍼층(110)이 제공된다.
상기 버퍼층(110) 상에 제2 액티브 패턴(120b)이 제공된다. 상기 제2 액티브 패턴(120b)은 상기 제1 액티브 패턴(120a)과 동일한 물질로 이루어질 수 있다. 상기 제2 액티브 패턴(120b)은 소스 영역(SP), 드레인 영역(DP), 및 상기 소스 영역(SP)과 상기 드레인 영역(DP) 사이에 제공된 채널 영역(CP)을 포함할 수 있다.
상기 제2 액티브 패턴(120b) 상에 상기 제1 절연층(125)이 제공된다.
상기 제1 절연층(125) 상에 제2 게이트 전극(130b)이 제공된다. 상기 제2 게이트 전극(130b)은 상기 제2 액티브 패턴(120b)의 상기 채널 영역(CP)에 대응되는 영역을 커버하도록 형성될 수 있다. 상기 제2 게이트 전극(130b)은 상기 제1 게이트 전극(130a)과 동일한 물질로 이루어질 수 있다.
상기 제2 게이트 전극(130b) 상에는 상기 제2 게이트 전극(130b)을 커버하는 상기 제2 절연층(135) 및 상기 제3 절연층(145)이 순차적으로 제공된다.
상기 제2 및 제3 절연층(135, 145)을 관통하는 제2 개구부(OP2)가 제공된다. 상기 제2 개구부(OP2)는 상기 제2 액티브 패턴(120b)의 상기 드레인 영역(DP)의 일부를 노출시킨다.
상기 제3 절연층(145) 상에는 제2 데이터 라인(DL2)과, 상기 제2 데이터 라인(DL2)으로부터 연장된 제3 전극(150)이 제공된다. 여기서, 상기 제3 전극(150)은 상기 제2 개구부(OP2)를 통해 상기 제2 액티브 패턴(120b)의 상기 드레인 영역(DP)에 전기적으로 연결된다.
상기 제2 데이터 라인(DL2)과 상기 제3 전극(150)은 금속으로 이루어질 수 있다. 예를 들어, 상기 제2 데이터 라인(DL2)과 상기 제3 전극(150)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제2 데이터 라인(DL2)과 상기 제3 전극(150)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다. 여기서, 상기 제3 전극(150)은 소스 전극 및 드레인 전극 중 하나로 설정되고, 상기 제4 전극(160b)은 상기 제3 전극(150)과 다른 전극으로 설정될 수 있다.
상기 제2 데이터 라인(DL2)과 상기 제3 전극(150) 상에 상기 제4 절연층(155)이 제공된다.
상기 제1 내지 제4 절연층(125, 135, 145, 155)을 관통하는 제3 개구부(OP3)가 제공된다. 상기 제3 개구부(OP3)는 상기 제2 액티브 패턴(120b)의 상기 소스 영역(SP)의 일부를 노출시킨다.
상기 제4 절연층(155) 상에는 제4 전극(160b)이 제공된다. 여기서, 상기 제4 전극(160b)은 상기 제3 개구부(OP3)를 통해 상기 제2 액티브 패턴(120b)의 상기 소스 영역(SP)에 전기적으로 연결된다.
상기 제4 전극(160b)은 금속으로 이루어질 수 있다. 상기 제4 전극(160b)은 상기 제1 화소(PX1)의 상기 제2 전극(160a)과 동일한 물질로 이루어질 수 있다. 구체적으로, 상기 제4 전극(160b)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제4 전극(160b)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
상술한 상기 제2 액티브 패턴(120b), 상기 제2 게이트 전극(130b), 상기 제3 전극(150), 및 상기 제4 전극(160b)은 상기 제2 화소 (PX2) 내에 구비된 제2 트랜지스터(TR2)를 구성한다. 상기 제2 트랜지스터(TR2)의 구조는 반드시 이에 한정되는 것은 아니며, 다양한 형태의 트랜지스터의 구조가 적용 가능한다.
상기 제4 전극(160b) 상에는 상기 배리어 층(165)이 제공된다.
상기 배리어 층(165) 상에는 상기 컬러 필터 층(170)이 제공된다.
상기 컬러 필터 층(170) 상에 상기 보호층(175)이 제공된다.
상기 배리어 층(165)과 상기 보호층(175)을 관통하는 제2 컨택홀(CH2)이 제공된다. 상기 제2 컨택홀(CH2)은 상기 제4 전극(160b)의 일부를 외부로 노출시킨다.
상기 보호층(175) 상에 상기 화소 전극(180)이 제공된다. 상기 화소 전극(180)은 상기 제2 컨택홀(CH2)을 통해 상기 제4 전극(160b)과 전기적으로 연결된다. 상기 화소 전극(180)은 평면 상에서 볼 때 대략 직사각 형상을 가지나, 이에 한정되는 것은 아니고, 상기 제2 화소(PX2)의 형상에 따라 다양한 형상으로 구비될 수 있다.
상기 제2 베이스 기판(200)이 상기 제1 베이스 기판(100)에 대향하여 구비될 수 있다.
상기 제2 베이스 기판(200) 상에는 상기 공통 전극(190)이 제공된다.
본 발명의 일 실시예에 있어서, 상기 화소 전극(180), 상기 공통 전극(190), 및 상기 액정층(300)은 상기 제2 화소(PX2)를 구성한다. 상기 제2 화소(PX2)는 상기 제2 트랜지스터(TR2)에 의해 구동된다. 즉, 상기 제1 게이트 라인(GL1)을 통해 제공된 게이트 신호에 응답하여 상기 제2 트랜지스터(TR2)가 턴-온 되면, 상기 제2 데이터 라인(DL2)을 통해 제공된 데이터 전압이 상기 턴-온 된 상기 제2 트랜지스터(TR2)을 통해 상기 화소 전극(180)으로 제공된다. 이에 따라, 상기 데이터 전압이 인가된 상기 화소 전극(180)과 상기 공통 전압이 인가된 상기 공통 전극(190) 사이에는 전계가 형성된다. 상기 전계에 따라 상기 제2 화소(PX2) 내의 상기 액정층(300)의 액정 분자들이 구동되며 그 결과 상기 액정층(300)을 투과하는 광량에 따라 상기 제2 화소(PX2)에서 화상이 표시될 수 있다.
한편, 상기 제1 및 제2 액티브 패턴(120a, 120b) 각각은 평면 상에서 볼 때 직사각의 형상을 가질 수 있다. 구체적으로, 상기 제1 액티브 패턴(120a)은 상기 제1 화소(PX1) 내에서 상기 제1 방향(DR1)으로 연장된 한 쌍의 단변들과, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 한 쌍의 장변들로 이루어진 직사각의 형상을 가질 수 있다. 특히, 상기 제1 액티브 패턴(120a)은 평면 상에서 볼 때, 상기 제1 데이터 라인(DL1)이 연장되는 방향(또는 상기 제2 방향(DR2))을 따라 상기 제1 데이터 라인(DL1)과 평행하는 직사각의 형상을 가질 수 있다.
또한, 상기 제2 액티브 패턴(120b)도 상기 제2 화소(PX2) 내에서 상기 제1 방향(DR1)으로 연장된 한 쌍의 단변들과 상기 제2 방향(DR2)으로 연장된 한 쌍의 장변들로 이루어진 직사각의 형상을 가질 수 있다. 특히, 상기 제2 액티브 패턴(120b)은 평면 상에서 볼 때, 상기 제2 데이터 라인(DL2)이 연장되는 방향(또는 상기 제2 방향(DR2))을 따라 상기 제2 데이터 라인(DL2)과 평행하는 직사각의 형상을 가질 수 있다.
상기 제1 액티브 패턴(120a)을 직사각의 형상을 갖게 설계하는 것은 인접한 상기 제2 화소(PX2) 내에 구비된 상기 제2 액티브 패턴(120b)과의 일정한 간격을 확보하기 위함이다. 마찬가지로, 상기 제2 액티브 패턴(120b)을 직사각의 형상을 갖게 설계하는 것은 인접한 상기 제1 화소(PX1) 내에 구비된 상기 제1 액티브 패턴(120a)과의 일정한 간격을 확보하기 위함이다. 여기서, 상기 제1 화소(PX1) 내에 구비된 상기 제1 액티브 패턴(120a)과 상기 제2 화소(PX2) 내에 구비된 상기 제2 액티브 패턴(120b) 사이의 간격은 1.5㎛ 이상일 수 있다.
특히, 상기 표시 장치가 초고해상도로 구현되는 경우, 상기 제1 및 제2 화소(PX1, PX2)의 크기가 줄어들고 이로 인해 상기 제1 및 제2 화소(PX1, PX2) 각각에 배치된 배선부(게이트 라인, 데이터 라인 등을 포함) 및 트랜지스터(TR1, TR2)들 간의 간격을 확보하기 어렵다. 본 발명의 일 실시예에서는, 인접하는 두 화소(PX1, PX2) 내에 각각 배치된 상기 제1 및 제2 액티브 패턴(120a, 120b)의 형상을 상술한 바와 같이 설계하여 인접한 두 화소(PX1, PX2) 사이의 간격을 확보함으로써 초고해상도의 표시 장치를 구현할 수 있다.
또한, 본 발명의 일 실시예에서, 상기 제1 화소(PX1) 내에 배치된 상기 제1 데이터 라인(DL1)과 상기 제2 화소(PX2) 내에 배치된 상기 제2 데이터 라인(DL2)은 서로 상이한 레이어에 배치된다. 인접한 두 화소(PX1, PX2) 각각에 배치된 상기 제1 및 제2 데이터 라인(DL1, DL2)이 서로 상이한 레이어에 배치됨에 따라 인접한 두 화소(PX1, PX2) 사이의 간격을 확보할 수 있다.
도 4 내지 도 15는 도 3의 표시 장치의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
우선, 도 3 및 도 4를 참조하면, 제1 및 제2 화소(PX1, PX2)를 포함하는 제1 베이스 기판(100) 상에 순차적으로 광 차단층(105) 및 버퍼층(110)이 형성된다. 여기서, 상기 제1 베이스 기판(100)은 대략 사각 형상을 가지며 가요성을 가지는 절연성 물질로 이루어질 수 있다.
연속하여, 상기 제1 화소(PX1)의 상기 버퍼층(110) 상에 제1 액티브 패턴(120a)이 형성되고, 상기 제2 화소(PX2)의 상기 버퍼층(110) 상에 제2 액티브 패턴(120b)이 형성된다. 상기 제1 및 제2 액티브 패턴(120a, 120b) 각각은 소스 영역(SP), 드레인 영역(DP), 및 상기 소스 영역(SP)과 상기 드레인 영역(DP) 사이에 제공된 채널 영역(CP)을 포함할 수 있다.
도 5를 참조하면, 상기 제1 액티브 패턴(120a)과 상기 제2 액티브 패턴(120b) 상에 제1 절연층(125)이 형성된다. 연속하여, 상기 제1 절연층(125) 상에 제1 및 제2 게이트 전극(130a, 130b)을 포함하는 게이트 라인이 형성된다.
상기 제1 게이트 전극(130a)은 상기 제1 화소(PX1) 내의 상기 제1 절연층(125) 상에서 상기 제1 액티브 패턴(120a)의 상기 채널 영역(CP)에 대응되는 영역을 커버한다. 상기 제2 게이트 전극(130b)은 상기 제2 화소(PX2) 내의 상기 제1 절연층(125) 상에서 상기 제2 액티브 패턴(120b)의 상기 채널 영역(CP)에 대응되는 영역을 커버한다.
도 6을 참조하면, 상기 제1 및 제2 게이트 전극(130a, 130b) 상에 제2 절연층(135)이 형성된다. 연속하여, 상기 제1 및 제2 절연층(135)을 관통하여 상기 제1 화소(PX1)의 상기 제1 액티브 패턴(120a)의 일부를 외부로 노출시키는 제1 개구부(OP1)가 형성된다. 여기서, 상기 제1 액티브 패턴(120a)의 일부는 상기 드레인 영역(DP)일 수 있다.
도 7을 참조하면, 상기 제1 개구부(OP1)를 포함하는 상기 제2 절연층(135) 상에 제1 데이터 라인(DL1)과, 상기 제1 데이터 라인(DL1)으로부터 연장된 제1 전극(140)이 형성된다. 상기 제1 전극(140)은 상기 제1 액티브 패턴(120a)의 상기 드레인 영역(DP)에 전기적으로 연결된다.
도 8을 참조하면, 상기 제1 데이터 라인(DL1)과 상기 제1 전극(140)을 포함하는 상기 제1 베이스 기판(100) 상에 제3 절연층(145)이 형성된다. 연속하여, 상기 제1 내지 제3 절연층(125, 135, 145)을 관통하여 상기 제2 화소(PX2)의 상기 제2 액티브 패턴(120b)의 일부를 외부로 노출시키는 제2 개구부(OP2)가 형성된다. 여기서, 상기 제2 액티브 패턴(120b)의 일부는 상기 드레인 영역(DP)일 수 있다.
도 9를 참조하면, 상기 제2 개구부(OP2)를 포함하는 상기 제3 절연층(145) 상에 제2 데이터 라인(DL2)과, 상기 제2 데이터 라인(DL2)으로부터 연장된 제3 전극(150)이 형성된다. 상기 제3 전극(150)은 상기 제2 액티브 패턴(120b)의 상기 드레인 영역(DP)에 전기적으로 연결된다.
여기서, 상기 제2 데이터 라인(DL2)과 상기 제1 데이터 라인(DL1)은 서로 상이한 레이어에 배치되고 서로 상이한 공정으로 형성된다.
도 10을 참조하면, 상기 제2 데이터 라인(DL2)과 상기 제3 전극(150)을 포함하는 상기 제1 베이스 기판(100) 상에 제4 절연층(155)이 형성된다. 연속하여, 상기 제1 내지 제4 절연층(125, 135, 145, 155)을 관통하여 상기 제1 화소(PX1)의 상기 제1 액티브 패턴(120a)의 일부 및 상기 제2 화소(PX2)의 상기 제2 액티브 패턴(120b)의 일부를 각각 노출시키는 제3 개구부(OP3)가 형성된다. 여기서, 상기 제1 액티브 패턴(120a)의 일부는 상기 소스 영역(SP)이고, 상기 제2 액티브 패턴(120b)의 일부는 상기 소스 영역(SP)일 수 있다.
도 11을 참조하면, 상기 제3 개구부(OP3)를 포함하는 상기 제4 절연층(155) 상에 제2 및 제4 전극(160a, 160b)이 형성된다. 상기 제2 전극(160a)은 상기 제3 개구부(OP3)를 통해 상기 제1 화소(PX1)의 상기 제1 액티브 패턴(120a)의 상기 소스 영역(SP)에 전기적으로 접속된다. 상기 제4 전극(160b)은 상기 제3 개구부(OP3)를 통해 상기 제2 화소(PX2)의 상기 제2 액티브 패턴(120b)의 상기 소스 영역(SP)에 전기적으로 접속된다. 여기서, 상기 제2 및 제4 전극(160a, 160b)은 동일한 레이어에 배치된다.
상기 제1 액티브 패턴(120a), 상기 제1 게이트 전극(130a), 상기 제1 전극(140), 및 상기 제2 전극(160a)은 상기 제1 화소(PX1) 내에 구비된 제1 트랜지스터(TR1)을 구성한다. 상기 제2 액티브 패턴(120b), 상기 제2 게이트 전극(130b), 상기 제3 전극(150), 및 상기 제4 전극(160b)은 상기 제2 화소(PX2) 내에 구비된 제2 트랜지스터(TR2)을 구성한다.
도 12를 참조하면, 상기 제2 및 제4 전극(160a, 160b) 상에 배리어 층(165)이 형성된다. 연속하여, 상기 제1 화소(PX1)의 상기 배리어 층(165) 상에 컬러 필터 층(170)이 형성되고, 상기 제2 화소(PX2)의 상기 배리어층(165) 상에 컬러 필터 층(170)이 형성된다.
도 13을 참조하면, 상기 컬러 필터 층(170) 상에 보호층(175)이 형성된다. 연속하여, 상기 배리어층(165)과 상기 보호층(175)을 관통하여 상기 제1 화소(PX1)의 상기 제2 전극(160a)의 일부 및 상기 제2 화소(PX2)의 상기 제4 전극(160b)의 일부를 각각 노출시키는 제1 및 제2 컨택홀(CH1, CH2)이 형성된다.
도 14를 참조하면, 상기 제1 및 제2 컨택홀(CH1, CH2)을 포함하는 상기 보호층(175) 상에 화소 전극(180)이 형성된다. 상기 화소 전극(180)은 상기 제1 화소(PX1) 내에서 상기 제1 컨택홀(CH1)을 통해 상기 제2 전극(160a)과 전기적으로 연결된다. 또한, 상기 화소 전극(180)은 상기 제2 화소(PX2) 내에서 상기 제2 컨택홀(CH2)을 통해 상기 제4 전극(160b)과 전기적으로 연결된다.
도 15를 참조하면, 상기 제1 트랜지스터(TR1)와 상기 제1 트랜지스터(TR1)와 연결된 상기 화소 전극(180)을 구비한 상기 제1 화소(PX1) 및 상기 제2 트랜지스터(TR2)와 상기 제2 트랜지스터(TR2)에 연결된 상기 화소 전극(180)을 구비한 상기 제2 화소(PX1)를 포함하는 상기 제1 베이스 기판(100) 상부에 제2 베이스 기판(200)이 제공된다.
상기 제2 베이스 기판(200) 상에는 공통전극(190)이 형성된다.
연속하여, 상기 제1 및 제2 베이스 기판(100, 200) 사이에 액정층(300)을 형성한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 제1 베이스 기판
120a: 제1 액티브 패턴
120b: 제2 액티브 패턴 125: 제1 절연층
130a: 제1 게이트 전극 130b:제2 게이트 전극
135: 제2 절연층 140: 제1 전극
145: 제3 절연층 150: 제3 전극
155: 제4 절연층 160a: 제2 전극
160b: 제4 전극 165: 배리어 층
170: 컬러 필터 층 175: 보호층
180: 화소 전극 190: 공통 전극
200: 제2 베이스 기판
120b: 제2 액티브 패턴 125: 제1 절연층
130a: 제1 게이트 전극 130b:제2 게이트 전극
135: 제2 절연층 140: 제1 전극
145: 제3 절연층 150: 제3 전극
155: 제4 절연층 160a: 제2 전극
160b: 제4 전극 165: 배리어 층
170: 컬러 필터 층 175: 보호층
180: 화소 전극 190: 공통 전극
200: 제2 베이스 기판
Claims (16)
- 제1 베이스 기판;
상기 제1 베이스 기판 상에 제공되며 제1 방향으로 연장된 복수의 게이트 라인들;
상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 복수의 게이트 라인들과 교차하는 복수의 제1 데이터 라인들 및 상기 복수의 제1 데이터 라인들 각각에 평행하며 상기 복수의 제1 데이터 라인들 사이에 배치된 복수의 제2 데이터 라인들;
각각이 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 복수의 제1 데이터 라인들 중 대응하는 제1 데이터 라인에 연결된 제1 트랜지스터;
각각이 상기 대응하는 게이트 라인과 상기 복수의 제2 데이터 라인들 중 대응하는 제2 데이터 라인에 연결된 제2 트랜지스터; 및
상기 제1 방향으로 순차적으로 배열되며 상기 제1 및 제2 트랜지스터에 각각 연결된 제1 및 제2 화소를 포함하고,
상기 복수의 제1 데이터 라인들과 상기 복수의 제2 데이터 라인들은 상기 제1 베이스 기판 상에서 서로 상이한 레이어에 배치되는 표시 장치. - 제1 항에 있어서,
상기 제1 트랜지스터는,
상기 제1 화소의 상기 제1 베이스 기판 상에 제공된 제1 액티브 패턴;
상기 제1 액티브 패턴 상에 배치되며 상기 대응하는 게이트 라인으로부터 연장된 제1 게이트 전극;
상기 제1 게이트 전극 상에 배치되며 상기 제1 액티브 패턴의 일측과 연결된 제1 전극; 및
상기 제1 전극 상에 배치되며 상기 제1 액티브 패턴의 타측과 연결되는 제2 전극을 포함하고,
상기 제1 전극은 상기 대응하는 제1 데이터 라인으로부터 연장된 표시 장치. - 제2 항에 있어서,
상기 제2 트랜지스터는,
상기 제2 화소의 상기 제1 베이스 기판 상에 제공된 제2 액티브 패턴;
상기 제2 액티브 패턴 상에 배치되며 상기 대응하는 게이트 라인으로부터 연장된 제2 게이트 전극;
상기 제2 게이트 전극 상에 배치되며 상기 제2 액티브 패턴의 일측과 연결되는 제3 전극; 및
상기 제3 전극 상에 배치되며 상기 제2 액티브 패턴의 타측과 연결되는 제4 전극을 포함하고,
상기 제3 전극은 상기 대응하는 제2 데이터 라인으로부터 연장된 표시 장치. - 제3 항에 있어서,
상기 제2 전극과 상기 제4 전극은 동일 레이어에 배치되는 표시 장치. - 제3 항에 있어서,
상기 제1 액티브 패턴은, 평면 상에서 볼 때, 상기 대응하는 제1 데이터 라인이 연장된 방향을 따라 상기 대응하는 제1 데이터 라인과 평행하는 직사각의 형상을 가지며,
상기 제2 액티브 패턴은, 평면상에서 볼 때, 상기 대응하는 제2 데이터 라인이 연장된 방향을 따라 상기 대응하는 제2 데이터 라인과 평행하는 직사각의 형상을 갖는 표시 장치. - 제5 항에 있어서,
평면 상에서 볼 때 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 사이의 간격은 1.5㎛ 이상인 표시 장치. - 제3 항에 있어서,
상기 제1 화소는, 상기 제1 트랜지스터 상에 배치된 컬러 필터 층 및 상기 컬러 필터 층 상에 배치되고 상기 제2 전극에 연결된 화소 전극을 포함하고,
상기 제2 화소는, 상기 제2 트랜지스터 상에 배치된 컬러 필터 층 및 상기 컬러 필터 층 상에 배치되고 상기 제4 전극에 연결된 화소 전극을 포함하는 표시 장치. - 제7 항에 있어서,
상기 제1 화소는, 상기 제1 베이스 기판과 상기 제1 액티브 패턴 사이에 배치된 버퍼층 및 상기 버퍼층과 상기 제1 베이스 기판 사이에 배치된 광 차단층을 포함하고,
상기 제2 화소는, 상기 제1 베이스 기판과 상기 제2 액티브 패턴 사이에 배치된 버퍼층 및 상기 버퍼층과 상기 제1 베이스 기판 사이에 배치된 광 차단층을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 베이스 기판에 대향하며 공통 전극이 제공된 제2 베이스 기판을 더 포함하며,
상기 제1 및 제2 베이스 기판 사이에 액정층이 제공된 표시 장치. - 제1 베이스 기판 상에서 제1 방향으로 순차적으로 배열된 제1 및 제2 화소를 포함하는 표시 장치의 제조 방법에 있어서,
상기 제1 베이스 기판 상의 상기 제1 화소에 제1 액티브 패턴을 형성하고, 상기 제1 베이스 기판 상의 상기 제2 화소에 제2 액티브 패턴을 형성하는 단계;
상기 제1 및 제2 액티브 패턴 상에 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 제1 게이트 전극과 제2 게이트 전극을 포함하며 상기 제1 방향으로 연장된 게이트 라인을 형성하는 단계;
상기 게이트 라인 상에 제2 절연층을 형성하되, 상기 제1 액티브 패턴의 일측이 노출되도록 상기 제1 및 제2 절연층을 관통하는 제1 개구부를 형성하는 단계;
상기 제1 개구부를 통해 상기 제1 액티브 패턴의 일측과 연결되는 제1 전극을 포함하며 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 라인을 형성하는 단계;
상기 제1 데이터 라인 상에 제3 절연층을 형성하되, 상기 제2 액티브 패턴의 일측이 노출되도록 상기 제1 내지 제3 절연층을 관통하는 제2 개구부를 형성하는 단계;
상기 제3 절연층 상에, 상기 제2 개구부를 통해 상기 제2 액티브 패턴의 일측과 연결되는 제3 전극을 포함하며 상기 제1 데이터 라인과 평행한 제2 데이터 라인을 형성하는 단계;
상기 제2 데이터 라인 상에 제4 절연층을 형성하되, 상기 제1 액티브 패턴의 타측 및 상기 제2 액티브 패턴의 타측이 각각 노출되도록 상기 제1 내지 제4 절연층을 관통하는 제3 개구부를 형성하는 단계;
상기 제4 절연층 상에, 상기 제3 개구부를 통해 상기 제1 액티브 패턴의 타측과 연결되는 제2 전극 및 상기 제2 액티브 패턴의 타측과 연결되는 제4 전극을 형성하는 단계;
상기 제2 및 제4 전극 상에 보호층을 형성하되, 상기 제2 및 제4 전극 각각의 일부가 노출되도록 상기 보호층을 관통하는 제1 및 제2 컨택홀을 형성하는 단계; 및
상기 제1 및 제2 컨택홀 각각을 통해 상기 제2 전극과 상기 제4 전극에 각각 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제1 데이터 라인과 상기 제2 데이터 라인은 상기 제1 베이스 기판 상에서 서로 상이한 레이어에 배치되는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제2 전극과 상기 제4 전극은 동일 레이어에 배치되는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제1 액티브 패턴은, 평면 상에서 볼 때, 상기 제1 데이터 라인이 연장된 방향을 따라 상기 제1 데이터 라인과 평행하는 직사각의 형상을 가지며,
상기 제2 액티브 패턴은, 평면 상에서 볼 때, 상기 제2 데이터 라인이 연장된 방향을 따라 상기 제2 데이터 라인과 평행하는 직사각의 형상을 갖는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제1 및 제2 화소 각각의 상기 제4 절연층 상에 컬러 필터 층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제1 및 제2 화소 각각의 상기 제1 베이스 기판 상에 광 차단층을 형성하는 단계 및 상기 광 차단층 상에 버퍼층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제10 항에 있어서,
상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 제공하는 단계;
상기 제2 베이스 기판 상에 공통 전극을 형성하는 단계; 및
상기 제1 및 제2 베이스 기판 사이에 액정층을 제공하는 단계를 더 포함하는 표시 장치의 제조 방법.
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|---|---|---|---|
| KR1020160099116A KR102601498B1 (ko) | 2016-08-03 | 2016-08-03 | 표시 장치 및 그의 제조 방법 |
Applications Claiming Priority (1)
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| KR20180015787A true KR20180015787A (ko) | 2018-02-14 |
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ID=61229596
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Country Status (1)
| Country | Link |
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| KR (1) | KR102601498B1 (ko) |
Citations (3)
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|---|---|---|---|---|
| KR100959366B1 (ko) * | 2003-07-04 | 2010-05-24 | 엘지디스플레이 주식회사 | 씨오티 구조 액정표시장치용 기판 및 그 제조방법 |
| KR20130122883A (ko) * | 2012-05-01 | 2013-11-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| KR20140092137A (ko) * | 2013-01-15 | 2014-07-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 구비하는 표시 기판 |
-
2016
- 2016-08-03 KR KR1020160099116A patent/KR102601498B1/ko active IP Right Grant
Patent Citations (3)
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| KR20140092137A (ko) * | 2013-01-15 | 2014-07-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 구비하는 표시 기판 |
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