KR20180012187A - Fan-out semiconductor package - Google Patents

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KR20180012187A
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Abstract

The present invention relates to a fan-out semiconductor package which comprises: a first connection member having a through-hole; a semiconductor chip disposed in the through hole of the first connection member, and having an active surface having a connection pad disposed therein and an inactive surface disposed in the opposite side of the active surface; a sealing material for sealing at least a part of the semiconductor chip and the first connection member; a second connection member disposed on the active surface of the semiconductor chip and the first connection member. Each of the first and second connection members includes a rewiring layer electrically connected to the connection pad of the semiconductor chip. The first connection member includes a coil pattern layer electrically connected to the connection pad.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE [0002]

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package capable of extending a connection terminal to an area outside the area where the semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 I/O 핀을 구현할 수 있게 해준다.
One of the proposed package technologies to meet this is the fan-out package. The fan-out package rewires the connection terminals to the outside of the area where the semiconductor chips are arranged, thereby enabling a small size and a large number of I / O pins to be realized.

본 개시의 여러 목적 중 하나는 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the objects of the present disclosure is to provide a new structure of a fan-out semiconductor package which is excellent in power supply efficiency and can be reduced in cost.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩이 배치되는 관통홀을 갖는 제1연결부재를 도입하되, 제1연결부재에 반도체칩과 전기적으로 연결되는 코일패턴층을 형성하여, 예를 들면, 파워 인덕터를 구현하는 것이다.
One of the solutions proposed through the present disclosure is to introduce a first connecting member having a through hole through which a semiconductor chip is disposed and to form a coil pattern layer electrically connected to the semiconductor chip on the first connecting member, For example, a power inductor is implemented.

예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는, 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 제1연결부재 및 반도체칩 상에 배치된 제2연결부재를 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 제1연결부재는 반도체칩의 접속패드와 전기적으로 연결된 코일패턴층을 포함하는 것일 수 있다.
For example, a fan-out semiconductor package according to the present disclosure includes a first connection member having a through-hole, an active surface disposed in the through-hole of the first connection member and disposed on the opposite side of the active surface, And a second connecting member disposed on the first connecting member and the semiconductor chip, wherein the first connecting member and the second connecting member are disposed on the first connecting member and the second connecting member, The member may include a rewiring layer electrically connected to a connection pad of the semiconductor chip, and the first connection member may include a coil pattern layer electrically connected to a connection pad of the semiconductor chip.

본 개시의 여러 효과 중 일 효과로서 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공할 수 있다.
It is possible to provide a novel structure of a fan-out semiconductor package which is excellent in power supply efficiency and can be reduced in cost as one of the effects of the present disclosure.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 I-I' 면 절단 평면도다.
도 11은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 12는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 13은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 14는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 15는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 17은 도 16의 팬-아웃 반도체 패키지에 형성된 코일의 다양한 변형 예를 개략적으로 나타낸 단면도다.
도 18은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 19는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 20은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 schematically shows a fan-out semiconductor package according to an example.
Figure 10 is a schematic II 'side cut-away plan view of the fan-out semiconductor package of Figure 9;
11 schematically shows a fan-out semiconductor package according to another example.
12 schematically shows a fan-out semiconductor package according to another example.
13 schematically shows a fan-out semiconductor package according to another example.
14 schematically shows a fan-out semiconductor package according to another example.
15 schematically shows a fan-out semiconductor package according to another example.
16 schematically shows a fan-out semiconductor package according to another example.
16 schematically shows a fan-out semiconductor package according to another example.
Figure 17 is a cross-sectional view schematically illustrating various modifications of the coil formed in the fan-out semiconductor package of Figure 16;
18 schematically shows a fan-out semiconductor package according to another example.
19 schematically shows a fan-out semiconductor package according to another example.
20 schematically shows a fan-out semiconductor package according to another example.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), 및 DVD(digital versatile disk) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Examples of other components include a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec, a video codec, a power amplifier, a compass, an accelerometer, a gyroscope, a speaker, A hard disk drive), a compact disk (CD), and a digital versatile disk (DVD), but the present invention is not limited thereto. Other types of electronic devices 1000 And the like may be included.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. In addition, other components, such as the camera 1130, that are physically and / or electrically connected to the main board 1010 or not may be contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the re-wiring process, they do not have a size and an interval enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is again rewired with the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals through the interposer substrate 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2150 may be further formed on the connecting member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film, and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하에서는, 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a novel structure of a fan-out semiconductor package having excellent power supply efficiency and cost reduction will be described with reference to the drawings.

도 9는 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.9 schematically shows a fan-out semiconductor package according to an example.

도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 I-I' 면 절단 평면도다.
Figure 10 is a schematic II 'side cut-away plan view of the fan-out semiconductor package of Figure 9;

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 접속패드(122)가 일측을 향하도록 배치된 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 일측에 배치되며 접속패드(122)를 팬-아웃 영역까지 재배선 시키는 제2연결부재(140), 제2연결부재(140)의 일측에 배치되며 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부(151)에 배치된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 제2연결부재(140)를 통하여 접속패드(122)와 전기적으로 연결된 접속단자(170)를 포함한다. 이때, 제1연결부재(110)에는 반도체칩(120)과 전기적으로 연결되는 코일(180a), 예를 들면, 파워 인덕터(PI)가 패턴 형식으로 형성되어 있다.
Referring to FIG. 1, a fan-out semiconductor package 100A according to an exemplary embodiment includes a first connecting member 110 having a through hole 110H, a first connecting member 110 having a through hole 110H and a connection pad 122 A sealing member 130 for sealing at least a part of the semiconductor chip 120, the first connecting member 110 and the semiconductor chip 120, a first connecting member 110 and a semiconductor chip 120, A second connecting member 140 for rewiring the pad 122 to the fan-out area, at least a part of the rewiring layer 142 of the second connecting member 140 disposed on one side of the second connecting member 140 An underbuffer metal layer 160 disposed on the opening 151 of the passivation layer 150 and an underbump metal layer 160 disposed on the underbump metal layer 160 and having a second connection member And a connection terminal 170 electrically connected to the connection pad 122 through the connection pad 140. A coil 180a, for example, a power inductor (PI), which is electrically connected to the semiconductor chip 120, is formed in the first connection member 110 in a pattern form.

최근 고속의 휴대용 전자기기의 수요가 증가함에 따라 반도체 패키지에 전력 공급이 원활하게 이루어져야 할 필요성이 대두되었다. 이에, 전원 공급원으로부터 원활한 전력 공급을 받기 위해서 DC-DC 컨버터 등의 전압 조정기를 사용하고 있으며, 이와 함께 전자기기의 메인보드에서부터 반도체칩까지의 파워라인에 각종 수동부품을 연결하고 있다. 예를 들면, 배터리 등으로부터 입력된 파워를 메인보드 상에 실장된 파워 매니지먼트 집적회로(PMIC: Power Management Integrated Circuit)에서 분배하고, 분배된 파워를 메인보드 상에 실장된 칩 형태의 파워 인덕터를 거쳐 반도체 패키지에 공급하여, 전원 안정화를 도모하고 있다. 그런데, 이러한 형태는 반도체 패키지와 파워 매니지먼트 집적회로, 그리고 파워 인덕터 사이의 경로가 상당하기 때문에, 전원 공급 효율성이 떨어진다. 또한, 별도로 제조되어 전자기기의 메인보드에 실장되거나, 제2연결부재 내에 내장되는 칩 형태의 파워 인덕터는 비용의 절감에 한계가 있다. 또한, 별도로 제조되어 전자기기의 메인보드에 실장되거나, 제2연결부재 내에 내장되는 칩 형태의 파워 인덕터는 공간의 제약 등에 따라서 Q값 구현에 한계가 있다.
Recently, as demand for high-speed portable electronic devices has increased, there has been a need to smoothly supply power to semiconductor packages. Accordingly, a voltage regulator such as a DC-DC converter is used to receive a smooth power supply from a power source, and various passive components are connected to the power line from the main board of the electronic apparatus to the semiconductor chip. For example, the power input from a battery or the like is distributed in a power management integrated circuit (PMIC) mounted on a main board, and the distributed power is supplied to the main board through a chip-type power inductor And is supplied to the semiconductor package to stabilize the power supply. However, this type of power supply efficiency is degraded because the path between the semiconductor package and the power management integrated circuit and the power inductor is significant. In addition, the chip-type power inductor, which is manufactured separately and mounted on the main board of the electronic apparatus or embedded in the second connection member, has a limitation in cost reduction. In addition, the chip-type power inductor, which is manufactured separately and mounted on the main board of the electronic device or embedded in the second connection member, has a limitation on Q value implementation due to space limitation and the like.

반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)을 둘러싸는 제1연결부재(110)에 패턴 형식으로 코일(180a), 예를 들면, 파워 인덕터가 형성되어 있는바, 반도체칩(120)과의 연결 경로가 매우 짧으며, 그 결과 전원 공급 효율성을 최대한으로 높일 수 있다. 또한, 파워 인덕터를 별도의 칩 형태로 제조 및 실장할 필요가 없는바, 비용 절감이 가능하다. 또한, 별도의 칩 형태로 실장되는 파워 인덕터 대비 공간 활용성이 우수하기 때문에, 높은 Q 값 구현이 가능하다.
Meanwhile, in the fan-out semiconductor package 100A according to the example, a coil 180a, for example, a power inductor is formed in a pattern form on the first connection member 110 surrounding the semiconductor chip 120, The connection path to the semiconductor chip 120 is very short, and as a result, the power supply efficiency can be maximized. In addition, since it is not necessary to manufacture and mount the power inductor in the form of a separate chip, cost reduction is possible. Also, since the space inductance of the power inductor mounted on a separate chip is excellent, a high Q value can be realized.

이하, 일례에 따른 팬-아웃 반도체 패키지에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package according to the example will be described in more detail.

제1연결부재(110)는 패키지(100A)를 지지할 수 있다. 또한, 봉합재(130)의 두께 균일성 확보를 수월하게 할 수 있다. 또한, 재배선층을 형성할 수 있도록 라우팅 영역을 제공함으로써 제2연결부재(140)의 층수를 감소시킬 수 있으며 그 결과 제2연결부재(140) 형성 과정에서 발생하는 불량 문제를 해결할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가질 수 있다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸인다. 다만, 이에 한정되는 것은 아니며, 다른 형태로 다양하게 변형될 수 있음은 물론이다.
The first connecting member 110 can support the package 100A. In addition, the thickness uniformity of the sealing material 130 can be easily secured. Also, the number of layers of the second connection member 140 can be reduced by providing a routing region for forming the re-wiring layer, and as a result, the problem of defects occurring in the process of forming the second connection member 140 can be solved. The first connecting member 110 may have a through hole 110H. In the through hole 110H, the semiconductor chip 120 may be spaced apart from the first connection member 110 by a predetermined distance. That is, the periphery of the side surface of the semiconductor chip 120 is surrounded by the first connecting member 110. However, it should be understood that the present invention is not limited thereto.

제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층 내부로 리세스될 수 있으며, 따라서 절연층(111)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있다. 이를 통하여 봉합재(130) 형성 재료가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 비아층(113a, 113b)을 통하여 전기적으로 연결될 수 있다.
The first connection member 110 includes a first insulation layer 111a contacting the second connection member 140 and a first rewiring layer 112a which contacts the second connection member 140 and is embedded in the first insulation layer 111a. A second redistribution layer 112b disposed on the opposite side of the first insulation layer 111a on the side where the first redistribution layer 112a is embedded; a second redistribution layer 112b disposed on the first insulation layer 111a, A second insulating layer 111b covering the first insulating layer 112b and a third redistribution layer 112c disposed on the second insulating layer 111b. Since the first connection member 110 includes a large number of rewiring layers 112a, 112b and 112c, the second connection member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to defects generated in the process of forming the second linking member 140. Since the first rewiring layer 112a is buried, the insulation distance of the insulating layer 141 of the second connection member 140 can be relatively constant. The first rewiring layer 112a may be recessed into the first insulation layer so that the lower surface of the insulation layer 111 and the lower surface of the first rewiring layer 112a may have step differences. Thereby making it possible to prevent the material forming the sealing material 130 from bleeding into the first rewiring layer 112a. The first to third rewiring layers 112a, 112b and 112c may be electrically connected through via layers 113a and 113b passing through the first and second insulating layers 111a and 111b.

절연층(111a, 111b)의 재료는 패키지를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 글라스 클로스 및/또는 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layers 111a and 111b is not particularly limited as long as it can support the package. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as glass cloth and / or an inorganic filler, Prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine), etc. may be used. If necessary, a photo-insensitive dielectric (PID) resin may be used as an insulating material.

재배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부를 통하여 노출된 일부 재배선층(112c)에는 필요에 따라 표면처리층이 더 형성될 수 있다. 표면처리층은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
The redistribution layers 112a, 112b and 112c serve to rewire the connection pads 122 of the semiconductor chip 120. The redistribution layers 112a, 112b and 112c are formed of copper (Cu), aluminum (Al), silver (Ag) (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof. The redistribution layers 112a, 112b, 112c can perform various functions according to the design design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include via pads, connection terminal pads, and the like. A surface treatment layer may be further formed on the partially rewiring layer 112c exposed through the opening formed in the sealing material 130 among the rewiring layers 112a and 112b. The surface treatment layer is not particularly limited as long as it is a known one. For example, it is formed by electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / replacement gold plating, DIG plating, .

비아층(113a, 113b)은 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아층(113a, 113b) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아층(113a, 113b)의 비아는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
The via layers 113a and 113b electrically connect the redistribution layers 112a and 112b formed in the different layers to form an electrical path in the first connection member 110. [ The via layers 113a and 113b may also be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium ), Or alloys of these materials may be used. The vias of the via layers 113a and 113b may be completely filled with a conductive material, or a conductive material may be formed along the wall surface of the via hole. In addition, not only tapered but also all known shapes such as a cylindrical shape can be applied.

제1연결부재(110)는 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1코일패턴층(182a-i), 제1절연층(111a)의 제1코일패턴층(182a-i)이 매립된측의 반대측 상에 배치된 제2코일패턴층(182b-i), 및 제2절연층(111b) 상에 배치된 제3코일패턴층(182c-i)을 포함한다. 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i) 각각은 코일패턴을 포함하며, 이들 코일패턴은 제1 및 제2 절연층(111a, 111b)을 관통하는 비아(183a-i, 183b-i)를 통하여 전기적으로 연결되어 중심축이 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)의 적층방향에 대응되는 코일(180a)을 형성한다. 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)은 공지의 도금공정, 예를 들면, 전해 동도금 또는 무전해 동도금 등을 이용하여 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 코일(180a)은 반도체칩(120)과 전기적으로 연결된 파워 인덕터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 도면에서는 코일(180a)을 한 개만 도시하였으나, 이에 한정되는 것은 아니며, 제1연결부재(110)의 다양한 위치에 다수의 코일(180a)이 배치될 수도 있음은 물론이다. 코일(180a)을 구성하는 패턴의 평면 형상은 직사각형, 정사각형, 원형, 타원형 등 다양하게 구현할 수 있다. 한편, 도 10을 기준으로, 제1연결부재(110)의 반도체칩(120)을 둘러싸는 네 영역을 제1 내지 제4영역이라 할 때, 코일(180a)은, 예를 들면, 제1 내지 제4영역 중 어느 한 영역에 형성된 것일 수 있으나, 이에 한정되는 것은 아니다.
The first connection member 110 includes a first coil pattern layer 182a-i in contact with the second connection member 140 and embedded in the first insulation layer 111a, a first coil pattern layer 182a-i of the first insulation layer 111a, A second coil pattern layer 182b-i disposed on the opposite side of the side on which the layer 182a-i is embedded and a third coil pattern layer 182c-i disposed on the second insulating layer 111b. . Each of the first through third coil pattern layers 182a-i, 182b-i, and 182c-i includes a coil pattern, and these coil patterns are electrically connected to vias (not shown) passing through the first and second insulating layers 111a and 111b 183a-i, and 183b-i to form coils 180a whose center axes correspond to the stacking direction of the first through third coil pattern layers 182a-i, 182b-i, and 182c-i do. The first to third coil pattern layers 182a-i, 182b-i, and 182c-i can be formed using a known plating process, for example, electrolytic copper plating or electroless copper plating. More specifically, it is possible to use a chemical vapor deposition (PVD), a physical vapor deposition (PVD), a sputtering, a subtractive, an additive, a semi-additive process, An additive process), but the present invention is not limited thereto. The coil 180a may be a power inductor electrically connected to the semiconductor chip 120, but is not limited thereto. Although only one coil 180a is illustrated in the drawing, the present invention is not limited thereto, and it is needless to say that a plurality of coils 180a may be disposed at various positions of the first connection member 110. [ The planar shape of the pattern constituting the coil 180a can be variously implemented in a rectangular shape, a square shape, a circular shape, an elliptical shape, or the like. 10, the four regions surrounding the semiconductor chip 120 of the first connection member 110 are referred to as first to fourth regions, and the coil 180a is, for example, But may be formed in any one of the fourth regions. However, the present invention is not limited thereto.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Integrated Circuit: IC)일 수 있다. 집적회로는, 공지의 반도체 칩, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있다. 또는, 집적회로는, 파워 매니지먼트 집적회로(PMIC: Power Management IC)일 수도 있다. 어플리케이션 프로세서(AP)와 파워 매니지먼트 집적회로(IC)는 반도체칩(120)로 제1연결부재(110)의 관통홀(110H) 내에 함께 배치될 수도 있다. 또는, 원-칩(One-Chip)화 되어 제1연결부재(110)의 관통홀(110H) 내에 배치될 수도 있다. 코일(180a), 예컨대, 파워 인덕터(PI)의 일단 및 타단은 각각 어플리케이션 프로세서(AP) 및 파워 매니지먼트 집적회로(PMIC)와 전기적으로 연결될 수 있다. 구체적으로는, 코일(180a), 예컨대, 파워 인덕터(PI)의 일단 및 타단이 각각 어플리케이션 프로세서(AP)의 Vin 및 파워 매니지먼트 집적회로(PMIC)의 Vout에 전기적으로 연결될 수 있다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may be an application processor (AP) such as a known semiconductor chip such as a central processor (e.g., CPU), a graphics processor (e.g., GPU), a digital signal processor, Processor. Alternatively, the integrated circuit may be a power management IC (PMIC). The application processor AP and the power management integrated circuit IC may be disposed together in the through hole 110H of the first connection member 110 with the semiconductor chip 120. [ Alternatively, the first connection member 110 may be one-chip and disposed in the through hole 110H of the first connection member 110. One end and the other end of the coil 180a, for example, the power inductor PI, may be electrically connected to the application processor AP and the power management integrated circuit (PMIC), respectively. Concretely, one end and the other end of the coil 180a, for example, the power inductor PI, may be electrically connected to V in of the application processor AP and V out of the power management integrated circuit (PMIC), respectively.

반도체칩(120)은 바디(121), 바디(121)의 일면 상에 형성된 접속패드(122), 및 바디(121)의 일면 상에 형성되어 접속패드(122)의 일부를 덮는 패시베이션막(123)을 포함할 수 있다. 바디(121)는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있다. 접속패드(122)는 제2연결부재(140), 제1연결부재(110) 등에 의하여 재배선 된다. 반도체칩(120)은 접속패드(122)가 형성된 면이 활성면, 그 반대면이 비활성면이 된다. 패시베이션막(123)은 바디(121)를 외부로부터 보호하는 기능을 수행하며, 예를 들면, SiO 등의 산화막 또는 SiN 등의 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 그 외에도 바디(121)와 접속패드(122) 사이나, 바디(121)와 패시베이션막(123) 사이에 SiO 등의 절연막 등이 더 배치될 수 있다.
The semiconductor chip 120 includes a body 121, a connection pad 122 formed on one surface of the body 121, and a passivation film 123 formed on one surface of the body 121 and covering a part of the connection pad 122 ). The body 121 may be formed based on, for example, an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as the base material. The connection pad 122 is for electrically connecting the semiconductor chip 120 to other components, and a conductive material, preferably aluminum (Al), may be used as the forming material. The connection pad 122 is rewired by the second connection member 140, the first connection member 110, and the like. In the semiconductor chip 120, the surface on which the connection pad 122 is formed becomes the active surface and the surface on the opposite side becomes the inactive surface. The passivation film 123 functions to protect the body 121 from the outside. For example, the passivation film 123 may be formed of an oxide film such as SiO or a nitride film such as SiN, or may be formed of a double layer of an oxide film and a nitride film have. An insulating film such as SiO 2 may be further disposed between the body 121 and the connection pad 122 or between the body 121 and the passivation film 123.

제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 즉, 제1절연층(111a)의 하면은 제1재배선층(112a)의 하면과 단차를 가질 수 있다. 유사하게, 제1연결부재(110)의 제1코일패턴층(182a-i)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1코일패턴층(182a-i) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 즉, 제1절연층(111a)의 하면은 제1코일패턴층(182a-i)의 하면과 단차를 가질 수 있다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 유사하게, 제1연결부재(110)의 제2코일패턴층(182b-i)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
The lower surface of the first redistribution layer 112a of the first connection member 110 may be located above the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the rewiring layer 142 of the second connecting member 140 and the first rewiring layer 112a of the first connecting member 110 is larger than the distance between the rewiring layer 142 of the second connecting member 140 and the rewiring layer 142. [ May be greater than the distance between the connection pads (122) of the substrate (120). This is because the first rewiring layer 112a can be recessed into the insulating layer 111. [ That is, the lower surface of the first insulating layer 111a may have a step with the lower surface of the first redistribution layer 112a. Similarly, the lower surface of the first coil pattern layer 182a-i of the first connection member 110 may be located above the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the rewiring layer 142 of the second connecting member 140 and the first coil pattern layer 182a-i of the first connecting member 110 is larger than the distance between the rewiring layer 142 of the second connecting member 140, And the connection pad 122 of the semiconductor chip 120 may be larger. That is, the lower surface of the first insulating layer 111a may have a step with the lower surface of the first coil pattern layer 182a-i. The second rewiring layer 112b of the first connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The first connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 so that the second rewiring layer 112b formed in the first connection member 110 is electrically connected to the semiconductor chip 120 May be disposed at a level between the active surface and the inactive surface. Similarly, the second coil pattern layer 182b-i of the first connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [

봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 타측과, 관통홀(110H) 내에서 제1연결부재(110) 및 반도체칩(120) 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)에는 제1연결부재(110)의 타측에 형성된 재배선층(112b)의 적어도 일부를 오픈시키는 개구부가 형성될 수 있다. 오픈된 재배선층(112b)은 마킹 패턴(Marking Pattern)으로 활용될 수 있다. 또는, 오픈된 재배선층(112b)에 별도의 접속단자 등이 연결되어 패키지 온 패키지 구조에 적용될 수 있고, 오픈된 재배선층(112b) 상에 표면실장부품(SMT)이 배치될 수도 있다.
The sealing member 130 is a structure for protecting the first connection member 110 and / or the semiconductor chip 120. The sealing shape is not particularly limited and may be a shape that covers at least a part of the first connection member 110 and / or the semiconductor chip 120. For example, the sealing member 130 may be formed on the other side of the first connecting member 110 and the semiconductor chip 120, and the space between the first connecting member 110 and the semiconductor chip 120 in the through- Lt; / RTI > The sealing member 130 may fill at least a part of the space between the passivation film 123 of the semiconductor chip 120 and the second connecting member 140. [ On the other hand, by filling the through hole 110H with the sealing material 130, it can act as an adhesive according to a specific material and reduce buckling. The sealing member 130 may be provided with an opening for opening at least a part of the re-wiring layer 112b formed on the other side of the first connection member 110. [ The opened rewiring layer 112b may be utilized as a marking pattern. Alternatively, a separate connection terminal or the like may be connected to the opened rewiring layer 112b to be applied to the package-on-package structure, and the surface mounted component SMT may be disposed on the rewiring layer 112b.

봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 봉합재(130)의 물질로 무기 필러 및 절연 수지를 포함하되 글라스 클로스를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 이 경우, 보이드 문제나 딜라미네이션 문제를 해결할 수 있다. 한편, 무기 필러는 공지의 무기 필러일 수 있으며, 절연 수지는 공지의 에폭시 수지 등일 수 있으나, 이에 한정되는 것은 아니다.
The specific material of the sealing material 130 is not particularly limited, and for example, an insulating material may be used. More specifically, for example, ABF (Ajinomoto Build-up Film) including an inorganic filler and an insulating resin but not containing glass cloth may be used as the material of the sealing material 130. In this case, the void problem or dilamination problem can be solved. On the other hand, the inorganic filler may be a known inorganic filler, and the insulating resin may be a known epoxy resin or the like, but is not limited thereto.

제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 팬-인 및/또는 팬-아웃 영역으로 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 갖는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아층(143)을 포함한다.
The second connection member 140 is a structure for rewiring the connection pad 122 of the semiconductor chip 120 to the fan-in and / or fan-out area. Several hundreds of connection pads 122 having various functions may be rewired through the second connection member 140 and may be physically and / or electrically connected to the outside through the connection terminal 170 described later . The second connecting member 140 includes an insulating layer 141, a rewiring layer 142 disposed on the insulating layer 141, and a via layer 143 connecting the rewiring layer 142 through the insulating layer 141 ).

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아층(143)의 비아를 파인 피치를 달성할 수 있다. 절연층(141)의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
As the material of the insulating layer 141, an insulating material may be used. In addition to the above-described insulating material, a photosensitive insulating material such as a PID resin may be used as the insulating material. In this case, the insulating layer 141 can be formed to be thinner, and the pitch of the via hole of the via layer 143 can be more easily achieved. The materials of the insulating layer 141 may be the same as each other, and may be different from each other as needed. The insulating layer 141 may be integrated according to the process, and the boundaries may be unclear.

재배선층(142)은 실질적으로 접속패드(122)를 재배선 시키는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(142) 중 일부 외부로 오픈된 재배선층(142)에는 필요에 따라 상술한 바와 같은 표면처리층이 더 형성될 수 있다.
The rewiring layer 142 substantially rewires the connection pad 122 and may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au) , Nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof. The re-distribution layer 142 may perform various functions according to the design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include via pads, connection terminal pads, and the like. In the re-distribution layer 142 that is partially opened to the outside of the re-distribution layer 142, a surface treatment layer as described above may be further formed if necessary.

비아층(143)은 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아층(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아층(143)의 비아 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 공지된 모든 형상이 적용될 수 있다.
The via layer 143 electrically connects the re-wiring layer 142, the connection pad 122, and the like formed in the different layers, thereby forming an electrical path in the package 100A. The via layer 143 may also be formed of copper, aluminum, silver, tin, gold, nickel, lead, titanium, Or an alloy thereof may be used. The vias in via layer 143 may also be fully filled with conductive material, or the conductive material may be formed only along the walls of the via. Further, all known shapes such as a taper shape, a cylindrical shape, and the like can be applied.

도면에서는 제2연결부재(140)가 하나의 절연층(141) 및 그에 따른 단층의 재배선층(142) 및 비아층(143)을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 제2연결부재(140)의 설계에 따라서 더 많은 층수의 절연층을 가질 수 있음은 물론이며, 이에 따라서 더 많은 층수의 재배선층 및 비아층이 형성될 수도 있음은 물론이다. 즉, 제2연결부재(140)는 복수의 층으로 구성될 수도 있다.
Although the second connecting member 140 is shown as having one insulating layer 141 and the re-wiring layer 142 and the via layer 143 as a single layer in the drawing, the present invention is not limited thereto, 140 may have a larger number of insulating layers depending on the design of the semiconductor device, and accordingly, a greater number of layers of re-wiring and via layers may be formed. That is, the second connection member 140 may be formed of a plurality of layers.

제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 상대적으로 작은 사이즈로 형성할 수 있다. 유사하게, 제1연결부재(110)의 코일패턴층(182a-i, 182b-i, 182c-i) 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다.
The thickness of the redistribution layers 112a, 112b and 112c of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. [ The first connection member 110 may have a thickness greater than that of the semiconductor chip 120 and the rewiring layers 112a, 112b, and 112c may be formed to have a larger size in accordance with the scale. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in a relatively small size for the purpose of thinning. Similarly, the thickness of the coil pattern layers 182a-i, 182b-i, and 182c-i of the first connecting member 110 may be thicker than the thickness of the re-wiring layer 142 of the second connecting member 140. [

패시베이션층(150)은 필요에 따라 도입할 수 있는 구성으로, 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142) 중 일부, 즉 접속단자패드의 적어도 일부를 오픈시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
The passivation layer 150 is a structure that can be introduced as needed and is configured to protect the second connection member 140 from external physical chemical damage or the like. The passivation layer 150 may have an opening 151 for opening at least a portion of the re-wiring layer 142 of the second connection member 140, that is, at least a portion of the connection terminal pad. The openings 151 may be formed in the passivation layer 150 in several tens to several thousands.

패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 필러 및 수지를 포함하되 글라스 클로스를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용할 수도 있다. 패시베이션층(150)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
The material of the passivation layer 150 is not particularly limited, and for example, a photosensitive insulating material such as a photosensitive insulating resin can be used. Alternatively, a solder resist may be used. Alternatively, an insulating material including a filler and a resin but not containing glass cloth, such as ABF, may be used. The surface roughness of the passivation layer 150 may be lower than that of the general case. When the surface roughness is low as described above, various side effects that may occur during the circuit formation process, for example, Difficulties in implementation, and the like can be improved.

언더범프금속층(160)은 필요에 따라 도입할 수 있는 구성으로, 후술하는 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 신뢰성을 개선해준다. 언더범프금속층(160)은 오픈된 재배선층(142)과 연결되도록 절연층(141) 또는 패시베이션층(150)의 개구부(151)에 형성된다. 언더범프금속층(160)은 시드층, 및 시드층 상에 형성된 도체층을 포함할 수 있다. 시드층 및 도체층은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 각각 무전해구리 및 전해구리를 포함할 수 있다. 시드층은 도체층 보다 두께가 얇을 수 있다.
The under bump metal layer 160 can be introduced as needed, improving connection reliability of a connection terminal 170 to be described later, thereby improving reliability. The underbump metal layer 160 is formed in the opening 151 of the insulating layer 141 or the passivation layer 150 to be connected to the open rewiring layer 142. The under bump metal layer 160 may include a seed layer, and a conductor layer formed on the seed layer. The seed layer and the conductor layer may include a known conductive material, but may preferably include electroless copper and electrolytic copper, respectively. The seed layer may be thinner than the conductor layer.

접속단자(170)는 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 직접 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
The connection terminal 170 is a structure for physically and / or electrically connecting the package 100A to the outside. For example, the fan-out semiconductor package 100A according to one example can be directly mounted on the main board of the electronic device through the connection terminal 170. [ The connection terminal 170 may be formed of a conductive material, for example, a solder or the like, but this is merely an example and the material is not particularly limited thereto.

접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The connection terminal 170 may be a land, a ball, a pin, or the like. The connection terminal 170 may be formed as a multilayer or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. . The number, spacing, arrangement type, etc. of the connection terminals 170 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, the number of the connection terminals 170 may be several tens to several thousand, depending on the number of the connection pads 122 of the semiconductor chip 120, but is not limited thereto and may be more or less have.

접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 170 is disposed in a fan-out region. The fan-out area is an area outside the area where the semiconductor chip 120 is disposed. That is, the exemplary fan-out semiconductor package 100A is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. In addition, compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to manufacture a thin bar package that can be mounted on electronic devices without a separate substrate, and is excellent in price competitiveness.

도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내벽에 방열, 전자파 차폐 등의 목적으로 별도의 금속층이 더 배치될 수 있다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개이고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다. 또한, 반도체칩 외에 별도의 수동부품, 예를 들면, 커패시터 등이 관통홀(110H) 내에 함께 봉합될 수 있다. 또한, 패시베이션층(150) 상에 표면실장부품(SMT)이 실장 될 수도 있다.
Although not shown in the drawing, a separate metal layer may be further disposed on the inner wall of the through hole 110H of the first connection member 110 for the purpose of heat dissipation, electromagnetic wave shielding or the like. A plurality of semiconductor chips may be arranged in the through hole 110H of the first connection member 110. If a plurality of through holes 110H of the first connection member 110 are provided, The semiconductor chip may be disposed in the hole. Further, in addition to the semiconductor chip, another passive component, for example, a capacitor, etc., may be sealed together in the through hole 110H. Also, a surface mount component (SMT) may be mounted on the passivation layer 150.

도 11은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
11 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)이 모두 독립적으로 코일패턴을 포함하며, 이들 코일패턴이 각각 독립적으로 중심축이 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)의 적층방향에 대응되는 코일(180b)을 형성한다. 즉, 제1연결부재(110)는 상하로 적층된 서로 독립적인 평면 코일 형상의 복수의 코일(180b)을 포함한다. 경우에 따라서는 복수의 코일(180b)을 층간 병렬 연결하여 인덕터의 Rdc를 감소시킬 수도 있다. 한편, 반도시 재배선층의 수에 맞춰서 코일패턴층이 형성되어야 하는 것은 아니며, 경우에 따라서는 재배선층의 수가 코일패턴층의 수보다 많을 수 있다. 즉, 재배선층이 세층 이상인 경우라도, 독립적으로 코일을 형성하는 코일패턴층이 한층만 있을 수도 있고, 또는 두층만 있을 수도 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100B according to another embodiment includes a coil pattern in which first through third coil pattern layers 182a-i, 182b-i, and 182c-i all independently include a coil pattern, The coil 180b is formed so that the central axis of each of the coil patterns independently corresponds to the stacking direction of the first through third coil pattern layers 182a-i, 182b-i and 182c-i. That is, the first connecting member 110 includes a plurality of coils 180b that are stacked vertically and are independent of each other in the form of a plane coil. In some cases, Rdc of the inductor may be reduced by connecting the plurality of coils 180b in parallel between the layers. On the other hand, the coil pattern layer does not have to be formed in accordance with the number of the rewiring layers in the case of semi-conductor, and in some cases, the number of rewiring layers may be larger than the number of coil pattern layers. That is, even if the re-distribution layer is three or more layers, there may be only one coil pattern layer which independently forms a coil, or there may be only two layers. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 12는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
12 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1 내지 제3 재배선층(112a, 112b, 112c)을 포함한다. 다만, 제1 및 제2 코일패턴층(182a-i, 182b-i)만을 포함한다. 제1 및 제2 코일패턴층(182a-i, 182b-i)에 포함된 코일패턴이 비아(183a-i)를 통하여 전기적으로 연결되어 중심축이 제1 및 제2 코일패턴층(182a-i, 182b-i)의 적층방향에 대응되는 코일(180c)을 형성한다. 즉, 재배선층의 수와 코일패턴층의 수가 동일해야 하는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100C according to another example includes first through third rewiring layers 112a, 112b, and 112c. However, it includes only the first and second coil pattern layers 182a-i and 182b-i. The coil patterns included in the first and second coil pattern layers 182a-i and 182b-i are electrically connected through the vias 183a-i so that the central axis is the first and second coil pattern layers 182a-i , 182b-i) are formed on the upper surface of the coil 180c. That is, the number of the rewiring layers and the number of the coil pattern layers do not have to be the same. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 13은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
13 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 제1 내지 제3 재배선층(112a, 112b, 112c)을 포함한다. 다만, 제2 및 제3 코일패턴층(182b-i, 182c-i)만을 포함한다. 제2 및 제3 코일패턴층(182b-i, 182c-i)에 포함된 코일패턴이 비아(183b-i)를 통하여 전기적으로 연결되어 중심축이 제2 및 제3 코일패턴층(182b-i, 182c-i)의 적층방향에 대응되는 코일(180d)을 형성한다. 즉, 재배선층의 수와 코일패턴층의 수가 동일해야 하는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100D according to another example includes first through third rewiring layers 112a, 112b, and 112c. However, it includes only the second and third coil pattern layers 182b-i and 182c-i. The coil patterns included in the second and third coil pattern layers 182b-i and 182c-i are electrically connected via the vias 183b-i so that the center axes of the second and third coil pattern layers 182b-i And 182c-i are formed in the direction perpendicular to the direction of stacking. That is, the number of the rewiring layers and the number of the coil pattern layers do not have to be the same. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 14는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
14 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 제1 및 제2 코일패턴층(182a-i, 182b-i) 각각이 복수의 코일패턴을 포함하고, 이들이 복수의 비아(183a-i)를 통하여 전기적으로 연결되어 중심축이 제1 및 제2 코일패턴층(182a-i, 182b-i)의 적층방향에 수직한 방향에 대응되는 코일(180e)을 형성한다. 각각의 코일패턴층(182a-i, 182b-i)에 형성된 복수의 코일패턴은 해당 동일층에서는 서로 단절될 수 있다. 코일(180e)은 중심축을 기준으로 각각의 코일패턴층(182a-i, 182b-i)의 코일패턴을 복수의 비아(183a-i)를 통하여 교대로 지나면서 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100E according to another example includes a first coil pattern layer 182a-i and a second coil pattern layer 182b-i each including a plurality of coil patterns, 183a-i to form a coil 180e whose center axis corresponds to a direction perpendicular to the stacking direction of the first and second coil pattern layers 182a-i, 182b-i. A plurality of coil patterns formed on the respective coil pattern layers 182a-i and 182b-i can be disconnected from each other in the same layer. The coil 180e may have a spiral path that alternately passes through the plurality of vias 183a-i through the coil patterns of the respective coil pattern layers 182a-i and 182b-i with respect to the central axis. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 15는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
15 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는 제2 및 제3 코일패턴층(182b-i, 182c-i) 각각이 복수의 코일패턴을 포함하고, 이들이 복수의 비아(183b-i)를 통하여 전기적으로 연결되어 중심축이 제2 및 제3 코일패턴층(182b-i, 182c-i)의 적층방향에 수직한 방향에 대응되는 코일(180f)을 형성한다. 각각의 코일패턴층(182b-i, 182c-i)에 형성된 복수의 코일패턴은 해당 동일층에서는 서로 단절될 수 있다. 코일(180f)은 중심축을 기준으로 각각의 코일패턴층(182b-i, 182c-i)의 코일패턴을 복수의 비아(183b-i)를 통하여 교대로 지나면서 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100F according to another example includes a plurality of coil patterns each of which includes a plurality of via patterns 182b-i and 182c-i, 183b-i to form a coil 180f whose central axis corresponds to a direction perpendicular to the stacking direction of the second and third coil pattern layers 182b-i, 182c-i. A plurality of coil patterns formed on the respective coil pattern layers 182b-i and 182c-i can be disconnected from each other in the same layer. The coil 180f may have a helical path that alternately passes through the plurality of vias 183b-i through the coil patterns of the respective coil pattern layers 182b-i and 182c-i with respect to the central axis. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.16 schematically shows a fan-out semiconductor package according to another example.

도 17은 도 16의 팬-아웃 반도체 패키지에 형성된 코일의 다양한 변형 예를 개략적으로 나타낸 단면도다.
Figure 17 is a cross-sectional view schematically illustrating various modifications of the coil formed in the fan-out semiconductor package of Figure 16;

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 제1연결부재(110) 및 제2연결부재(140)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 제1연결부재(110) 및 제2연결부재(140) 각각에 포함된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)이 전기적으로 연결되어 코일(180g)을 형성한다. 보다 구체적으로, 제1연결부재(110)는 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i)을 포함하고, 제2연결부재(140)는 하나 이상의 제2코일패턴층(182a2-i)을 포함하며, 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴 및 하나 이상의 제2코일패턴층(182a2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110) 및 제2연결부재(140)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 및 하나 이상의 제2코일패턴층(182a2-i)의 적층방향에 수직한 방향에 대응되는 코일(180g)을 형성한다. 이 경우, 한정된 공간 내에서 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
Referring to the drawings, a fan-out semiconductor package 100G according to another embodiment includes a first connecting member 110 and a second connecting member 140, which are electrically connected to a connection pad 122 of the semiconductor chip 120, Pattern layers 182a1-i, 182a2-i, 182b1-i, and 182b2-i. The coil pattern layers 182a1-i, 182a2-i, 182b1-i, and 182b2-i included in the first connection member 110 and the second connection member 140 are electrically connected to form a coil 180g do. More specifically, the first connecting member 110 includes a plurality of first coil pattern layers 182a1-i, 182b1-i, 182b2-i, and the second connecting member 140 includes one or more second coil patterns A plurality of coil patterns included in each of the plurality of first coil pattern layers 182a1-i, 182b1-i and 182b2-i and at least one second coil pattern layer 182a2-i including the layer 182a2- A plurality of coil patterns included in each of the first and second connection members 140 and 140 are electrically connected through a plurality of vias 183a1-i, 183a2-i, 183b1-i, and 183b2-i formed in the first connection member 110 and the second connection member 140 And the center axis is connected to a coil corresponding to a direction perpendicular to the stacking direction of the plurality of first coil pattern layers 182a1-i, 182b1-i, 182b2-i and one or more second coil pattern layers 182a2- (180g). In this case, since it is possible to have a large number of turns within a limited space, the inductance characteristic can be effectively improved.

한편, 도 17 (a)에 도시한 바와 같이, 코일(180g)은 적층방향을 기준으로 복수의 제1코일패턴층(182a1-i, 182a2-i, 182b1-i) 및 하나 이상의 제2코일패턴층(182b2-i) 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층(182a1-i, 182a2-i) 및 복수의 제1코일패턴층(182a1-i, 182a2-i, 182b1-i) 및 하나 이상의 제2코일패턴층(182b2-i) 중 복수의 외층(182a1-i, 182a2-i) 사이에 배치된 층들로 구성된 복수의 내층(182b1-i, 182b2-i)을 포함할 수 있으며, 코일(180g)은 중심축을 기준으로 복수의 외층(182a1-i, 182a2-i) 및 복수의 내층(182b1-i, 182b2-i)을 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 교대로 지나며 회전하는 나선형 경로를 가질 수 있다. 보다 구체적으로, 코일(180g)의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다. 이 경우, 한정된 공간 내에서 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
On the other hand, as shown in Fig. 17 (a), the coil 180g has a plurality of first coil pattern layers 182a1-i, 182a2-i, and 182b1- A plurality of outer layers 182a1-i and 182a2-i and a plurality of first coil pattern layers 182a1-i, 182a2-i, and 182b1-i each made up of the uppermost layer and the lowermost layer among the layers 182b2- I may comprise a plurality of inner layers 182b1-i, 182b2-i comprised of layers disposed between a plurality of outer layers 182a1-i, 182a2-i of at least one second coil pattern layer 182b2- The coil 180g includes a plurality of outer layers 182a1-i and 182a2-i and a plurality of inner layers 182b1-i and 182b2-i with a plurality of vias 183a1-i, 183a2-i and 183b1-i , 183b2-i). More specifically, the helical path of the coil 180g may include, for example, starting from the first outer layer 182a1-i and passing through the second outer layer 182a2-i through the first outer layer vias 183a1-i, Then through the first inner layer 182b1-i through the second outer layer vias 183a2-i and then through the second inner layer 182b2-i through the first inner layer vias 183b1-i, I may pass through the first inner layer 182a1-i again through the second inner layer vias 183b2-i, and repeat this path. In this case, since it is possible to have a large number of turns within a limited space, the inductance characteristic can be effectively improved.

또한, 도 17 (b)에 도시한 바와 같이, 제2연결부재(140)에 보다 많은 수의 제2코일패턴층(182a2-i, 182b2-i, 182c2-i)이 형성될 수도 있으며, 이 경우 코일(180g')의 복수의 내층(182b1-i, 182b2-i, 182c1-i, 182c2-i)의 제1 및 제2내층(182b1-i, 182b2-i)과 제3 및 제4내층(182c1-i, 182c2-i)은 상술한 바와 유사하게 복수의 비아(183b1-i, 183b2-i, 183c1-i, 183c2-i)를 통하여 연결되어 중심축을 기준으로 제1 및 제2내층(182b1-i, 182b2-i) 및 제3 및 제4내층(182c1-i, 182c2-i)을 복수의 비아(183b1-i, 183b2-i, 183c1-i, 183c2-i)를 통하여 교대로 회전하는 나선형 경로를 형성할 수 있다. 보다 구체적으로, 코일(180g')의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 제3내층(182c1-i)을 지나고, 그 후 제3내층비아(183c1-i)를 통해 제4내층(182c2-i)을 지나고, 그 후 제4내층비아(183c2-i)를 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다. 이 경우, 한정된 공간 내에서 더욱 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
17 (b), a larger number of second coil pattern layers 182a2-i, 182b2-i, and 182c2-i may be formed on the second connection member 140, The first and second inner layers 182b1-i and 182b2-i of the plurality of inner layers 182b1-i, 182b2-i, 182c1-i and 182c2-i of the coil 180g ' 182c2-i are connected through the plurality of vias 183b1-i, 183b2-i, 183c1-i, and 183c2-i to the first and second inner layers 182b1-i and 182b2-i and the third and fourth inner layers 182c1-i and 182c2-i alternately through a plurality of vias 183b1-i, 183b2-i, 183c1-i and 183c2- A spiral path can be formed. More specifically, the helical path of the coil 180g 'may include, for example, starting from the first outer layer 182a1-i and passing through the second outer layer 182a2-i through the first outer layer vias 183a1-i , Then through the first inner layer 182b1-i through the second outer layer vias 183a2-i and then through the second inner layer 182b2-i through the first inner layer vias 183b1-i, Passes through the third inner layer 182c1-i through the second inner layer vias 183b2-i and then through the fourth inner layer 182c2-i through the third inner layer vias 183c1-i, May pass through the first outer layer 182a1-i again through the inner layer vias 183c2-i, and repeat this path. In this case, since it is possible to have a larger number of turns within a limited space, the inductance characteristic can be effectively improved.

또한, 도 17 (c)에 도시한 바와 같이, 도 17 (b)에서 설명한 코일(180g')에 있어서, 복수의 내층(182b1-i, 182b2-i) 사이에 코일패턴이 형성되지 않을 수 있으며, 코일패턴이 형성되지 않은 층에는 필요에 따라서 자성층(188)이 형성될 수 있다. 자성층(188)은 공지의 자성재료를 포함할 수 있다. 복수의 내층(182b1-i, 182b2-i) 사이에 코일패턴을 형성하지 않은 층을 도입하는 경우, 인덕터의 공심 확보를 통하여 인덕턴스 특성을 향상시킬 수 있다. 또한, 코일패턴을 형성하지 않은 층에 자성층(188)을 형성하는 경우, 자성층(188)의 자성성질에 의하여 코일(180g")의 인덕턴스 특성을 더욱 향상시킬 수 있다. 한편, 코일(180g")의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다.
17 (c), a coil pattern may not be formed between the plurality of inner layers 182b1-i and 182b2-i in the coil 180g 'described in Fig. 17 (b) And the magnetic layer 188 may be formed on the layer where no coil pattern is formed, if necessary. The magnetic layer 188 may comprise a known magnetic material. When introducing a layer not provided with a coil pattern between a plurality of inner layers 182b1-i and 182b2-i, the inductance characteristics can be improved by securing the air core of the inductor. In addition, when the magnetic layer 188 is formed on the layer where no coil pattern is formed, the inductance characteristic of the coil 180g "can be further improved by the magnetic property of the magnetic layer 188. On the other hand, For example starting from the first outer layer 182a1-i and past the second outer layer 182a2-i through the first outer layer vias 183a1-i and then passing through the second outer layer vias 183a2-i, i through the first inner layer 182b1-i and then through the first inner layer vias 183b1-i through the second inner layer 182b2-i and then through the second inner layer vias 183b2-i Through the first outer layer 182a1-i, and iteratively repeating this path.

도 18은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
18 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(112c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3 비아층(113a, 113b, 113c) 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, in a fan-out semiconductor package 100H according to another example, a first connecting member 110 includes a first insulating layer 111a, a first rewiring layer 111b disposed on both surfaces of the first insulating layer 111a, A second insulating layer 111b disposed on the first insulating layer 112a and covering the first redistribution layer 112a and a second insulating layer 111b disposed on the second insulating layer 111b, A third insulating layer 111c disposed on the first insulating layer 111a and covering the second redistribution layer 112b and a third insulating layer 111c disposed on the third insulating layer 111c, 4 redistribution layer 112d. The first through fourth rewiring layers 112a 112b 112c and 112d are electrically connected through first through third via layers 113a 113b 113c passing through the first through third insulating layers 111a 111b 111c, .

또한, 제1연결부재(110)는 제1절연층(111a)의 양면에 배치된 제1코일패턴층(182a-i) 및 제2코일패턴층(182b-i), 제2절연층(111b) 상에 배치된 제3코일패턴층(111c-i), 및 제3절연층(111c) 상에 배치된 제4코일패턴층(182d-i)을 포함한다. 제1 내지 제4 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)은 제1 내지 제3 비아층(183a-i, 183b-i, 183c-i)을 통하여 전기적으로 연결되어 중심축이 제1 내지 제4 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)의 적층방향에 대응하는 코일(180h)을 형성한다. 경우에 따라서는, 이보다 더 적은 수의 코일패턴층을 포함할 수도 있음은 물론이며, 각각의 코일패턴층이 독립적으로 각각의 코일을 형성할 수도 있음은 물론이다. 또한, 몇몇 코일패턴층이 복수의 코일패턴을 포함하고, 이들이 복수의 비아를 통하여 전기적으로 연결되어 중심축이 복수의 코일패턴층의 적층방향에 수직한 코일을 형성할 수도 있다. 즉, 앞서 설명한 다양한 형태의 코일 형태가 이에도 적용될 수 있음은 물론이다.
The first connecting member 110 includes a first coil pattern layer 182a-i and a second coil pattern layer 182b-i disposed on both sides of the first insulating layer 111a, a second insulating layer 111b A third coil pattern layer 111c-i disposed on the third insulating layer 111c and a fourth coil pattern layer 182d-i disposed on the third insulating layer 111c. The first through fourth coil pattern layers 182a-i, 182b-i, 182c-i and 182d-i are electrically connected through the first through third via layers 183a-i, 183b-i and 183c- To form a coil 180h whose center axis corresponds to the stacking direction of the first to fourth coil pattern layers 182a-i, 182b-i, 182c-i and 182d-i. It is needless to say that, in some cases, the number of the coil pattern layers may be smaller than the number of the coil pattern layers, and each of the coil pattern layers may independently form respective coils. Further, some of the coil pattern layers include a plurality of coil patterns, and they are electrically connected through the plurality of vias so that the central axis forms a coil perpendicular to the stacking direction of the plurality of coil pattern layers. That is, it is needless to say that the above-described various types of coil shapes can also be applied to this.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 및 제3 절연층(111b, 111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 글라스 클로스, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111b) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first and second insulating layers 111b and 111c may be relatively thick to maintain rigidity and the second and third insulating layers 111b and 111c may be formed to form a greater number of redistribution layers 112c and 112d Lt; / RTI > The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including glass cloth, an inorganic filler, and an insulating resin, and the second insulating layer 111b and the third insulating layer 111c may be inorganic But is not limited to, an ABF film or a photosensitive insulating film including a filler and an insulating resin.

제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 유사하게, 제1연결부재(110)의 제3코일패턴층(182c-i)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3코일패턴층(182c-i) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다.
The lower surface of the third redistribution layer 112c of the first connection member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the redistribution layer 142 of the second connection member 140 and the third redistribution layer 112c of the first connection member 110 is larger than the distance between the redistribution layer 142 of the second connection member 140 and the semiconductor chip 1. [ May be less than the distance between the connection pads (122) of the first substrate (120). This is because the third rewiring layer 112c can be disposed on the second insulating layer 111b so as to be in contact with the second connection member 140. [ Similarly, the lower surface of the third coil pattern layer 182c-i of the first connection member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the redistribution layer 142 of the second connection member 140 and the third coil pattern layer 182c-i of the first connection member 110 is larger than the distance between the redistribution layer 142 of the second connection member 140, And the connection pad 122 of the semiconductor chip 120 may be smaller.

제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 유사하게, 제1연결부재(110)의 제1코일패턴층(182a-i) 및 제2코일패턴층(182b-i)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
The first redistribution layer 112a and the second redistribution layer 112b of the first connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The first connecting member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 so that the first rewiring layer 112a and the second rewiring layer 112b May be disposed at a level between the active surface and the inactive surface of the semiconductor chip 120. Similarly, the first coil pattern layer 182a-i and the second coil pattern layer 182b-i of the first connecting member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120 .

제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 유사하게, 제1연결부재(110)의 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
The thickness of the redistribution layers 112a, 112b, 112c and 112d of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. [ The first connection member 110 may have a thickness greater than that of the semiconductor chip 120 and the rewiring layers 112a, 112b, 112c, and 112d may also be formed in a larger size. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in a relatively small size for thinning. Similarly, the thickness of the coil pattern layers 182a-i, 182b-i, 182c-i, and 182d-i of the first linking member 110 is less than the thickness of the rewiring layer 142 of the second linking member 140 It can be thick. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 19는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
19 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 제1연결부재(110)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)의 적층방향에 수직한 방향에 대응되는 코일(180i)을 형성한다. 코일(180i)은 적층방향을 기준으로 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층(182a1-i, 182a2-i) 및 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 중 복수의 외층(182a1-i, 182a2-i) 사이에 배치된 층들로 구성된 복수의 내층(182b1-i, 182b2-i)을 포함한다. 코일(180i)은 중심축을 기준으로 복수의 외층(182a1-i, 182a2-i) 및 복수의 내층(182b1-i, 182b2-i)을 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 교대로 지나며 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100I according to another example includes a plurality of coil pattern layers 182a1-i (i = 1 to n) electrically connected to connection pads 122 of the semiconductor chip 120, , 182a2-i, 182b1-i, 182b2-i. A plurality of coil patterns included in each of the plurality of coil pattern layers 182a1-i, 182a2-i, 182b1-i and 182b2-i are formed in the plurality of vias 183a1-i and 183a2- i, 183b1-i, and 183b2-i so that the central axis corresponds to a direction perpendicular to the stacking direction of the plurality of coil pattern layers 182a1-i, 182a2-i, 182b1-i, and 182b2-i Thereby forming a coil 180i. The coil 180i includes a plurality of outer layers 182a1-i, 182a1-i, 182a1-i, and 182a2-i each of which is composed of the uppermost layer and the lowermost layer among the plurality of coil pattern layers 182a1- And a plurality of inner layers 182a1-i and 182a2-i of the plurality of coil pattern layers 182a1-i, 182a2-i, 182b1-i and 182b2- (182b1-i, 182b2-i). The coil 180i includes a plurality of outer layers 182a1-i and 182a2-i and a plurality of inner layers 182b1-i and 182b2-i with a plurality of vias 183a1-i, 183a2-i and 183b1-i , 183b2-i). Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 20은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
20 schematically shows a fan-out semiconductor package according to another example.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100J)는 제1연결부재(110) 및 제2연결부재(140)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 제1연결부재(110) 및 제2연결부재(140) 각각에 포함된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)이 전기적으로 연결되어 코일(180j)을 형성한다. 보다 구체적으로, 제1연결부재(110)는 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i)를 포함하고, 제2연결부재(140)는 하나 이상의 제2코일패턴층(182a2-i)을 포함하며, 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴 및 하나 이상의 제2코일패턴층(182a2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110) 및 제2연결부재(140)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 및 하나 이상의 제2코일패턴층(182a2-i)의 적층방향에 수직한 방향에 대응되는 코일(180j)을 형성한다. 즉, 제1연결부재(110)의 일부 층에만 복수의 코일패턴층(182a1-i, 182b1-i, 182b2-i)이 형성될 수 있으며, 나머지 코일패턴층(182a2-i)은 제2연결부재(140)에 형성될 수 있다. 한편, 도면에는 도시하지 않았으나, 상술한 바와 같이 제2연결부재(140)에 보다 많은 수의 제2코일패턴층이 형성될 수도 있으며, 또는 복수의 내층 사이에 코일패턴이 형성되지 않을 수 있고, 이때 코일패턴이 형성되지 않은 층에는 필요에 따라서 자성층이 형성될 수도 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to FIG. 1, a fan-out semiconductor package 100J according to another embodiment includes a first connecting member 110 and a second connecting member 140. The first connecting member 110 and the second connecting member 140 are electrically connected to a connection pad 122 of the semiconductor chip 120, Pattern layers 182a1-i, 182a2-i, 182b1-i, and 182b2-i. The coil pattern layers 182a1-i, 182a2-i, 182b1-i, and 182b2-i included in the first connection member 110 and the second connection member 140 are electrically connected to form a coil 180j do. More specifically, the first connecting member 110 includes a plurality of first coil pattern layers 182a1-i, 182b1-i, and 182b2-i, and the second connecting member 140 includes one or more second coil patterns A plurality of coil patterns included in each of the plurality of first coil pattern layers 182a1-i, 182b1-i and 182b2-i and at least one second coil pattern layer 182a2-i including the layer 182a2- A plurality of coil patterns included in each of the first and second connection members 140 and 140 are electrically connected through a plurality of vias 183a1-i, 183a2-i, 183b1-i, and 183b2-i formed in the first connection member 110 and the second connection member 140 And the center axis is connected to a coil corresponding to a direction perpendicular to the stacking direction of the plurality of first coil pattern layers 182a1-i, 182b1-i, 182b2-i and one or more second coil pattern layers 182a2- (180j). That is, a plurality of coil pattern layers 182a1-i, 182b1-i, and 182b2-i may be formed only on a part of the first connecting member 110, and the remaining coil pattern layers 182a2- May be formed in the member (140). Although not shown in the drawing, as described above, a greater number of second coil pattern layers may be formed on the second connection member 140, or a coil pattern may not be formed between a plurality of inner layers, At this time, a magnetic layer may be formed on the layer where the coil pattern is not formed, if necessary. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression " exemplary " used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not a direct connection but a concept including an indirect connection. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 제2연결부재 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 본 개시에서 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper, lower, and the like are determined based on the attached drawings. For example, the first connecting member is located above the second connecting member. However, the claims are not limited thereto. In the present disclosure, the vertical direction means the above-described upper and lower directions, and the horizontal direction means the direction perpendicular thereto. In this case, the vertical cross-section means a case of cutting into a plane in the vertical direction, and the cross-sectional view shown in the figure is an example. In addition, the horizontal cross-section means a case where the horizontal cross-section is cut into a plane in the horizontal direction, for example, the plan view shown in the drawing.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 소자 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 재배선부 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 소자
2121: 바디 2122: 접속패드
2140: 재배선부 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100J: 팬-아웃 반도체 패키지 110: 연결부재
110H: 관통홀 111a, 111b, 111c: 절연층
112a, 112b, 112c, 112d: 재배선층 113a, 113b, 113c: 비아층
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 140: 연결부재
141: 절연층 142: 재배선층
143: 비아층 150: 패시베이션층
151: 개구부 160: 언더범프금속층
170: 접속단자 180a~180j: 코일
182a-i, 182b-i 182c-i, 182d-i: 코일패턴층
182a1-i, 182a2-i, 182b1-i, 182b2-i, 182c1-i, 182c2-i: 코일패턴층
183a-i, 183b-i, 183c-i: 비아
183a1-i, 183a2-i, 183b1-i, 182b2-i: 비아
188: 자성층1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1120: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: Semiconductor device 2221: Body
2222: connection pad 2223: passivation film
2240: re-spreading portion 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: Fan-out semiconductor package 2120: Semiconductor device
2121: Body 2122: Connection pad
2140: re-spreading portion 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: semiconductor package
100A to 100J: a fan-out semiconductor package 110: a connecting member
110H: Through holes 111a, 111b, 111c: Insulating layer
112a, 112b, 112c, 112d: re-wiring layers 113a, 113b, 113c:
120: semiconductor chip 121: body
122: connection pad 123: passivation film
130: sealing member 140: connecting member
141: insulating layer 142: rewiring layer
143: via layer 150: passivation layer
151: opening 160: under bump metal layer
170: connection terminals 180a to 180j: coil
182a-i, 182b-i 182c-i, 182d-i:
182a1-i, 182a2-i, 182b1-i, 182b2-i, 182c1-i, 182c2-i:
183a-i, 183b-i, 183c-i: Via
183a1-i, 183a2-i, 183b1-i, 182b2-i:
188:

Claims (18)

관통홀을 갖는 제1연결부재;
상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재; 및
상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재; 를 포함하며,
상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며,
상기 제1연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 제1코일패턴층을 포함하는,
팬-아웃 반도체 패키지.
A first connecting member having a through hole;
A semiconductor chip disposed in the through hole of the first connection member and having an active surface on which the connection pad is disposed and an inactive surface disposed on the opposite side of the active surface;
A sealing member for sealing at least a part of the first connecting member and the semiconductor chip; And
A second connecting member disposed on the active surface of the first connecting member and the semiconductor chip; / RTI >
Wherein the first connection member and the second connection member each include a re-wiring layer electrically connected to a connection pad of the semiconductor chip,
Wherein the first connection member includes a first coil pattern layer electrically connected to a connection pad of the semiconductor chip,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 복수의 제1코일패턴층을 포함하며,
상기 복수의 제1코일패턴층 각각에 포함된 코일패턴은 독립적으로 중심축이 상기 복수의 제1코일패턴층의 적층방향에 대응되는 코일을 형성하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first connecting member includes a plurality of first coil pattern layers,
Wherein the coil patterns included in each of the plurality of first coil pattern layers independently form a coil whose center axis corresponds to the stacking direction of the plurality of first coil pattern layers,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 복수의 제1코일패턴층을 포함하며,
상기 복수의 제1코일패턴층 각각에 포함된 코일패턴은 상기 제1연결부재에 형성된 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층의 적층방향에 대응되는 코일을 형성하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first connecting member includes a plurality of first coil pattern layers,
The coil patterns included in each of the plurality of first coil pattern layers are electrically connected through vias formed in the first connection member to form a coil whose center axis corresponds to the stacking direction of the plurality of first coil pattern layers ,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 복수의 제1코일패턴층을 포함하고,
상기 복수의 제1코일패턴층 각각에 포함된 복수의 코일패턴이 상기 제1연결부재에 형성된 복수의 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층의 적층방향에 수직한 방향에 대응되는 코일을 형성하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first connecting member includes a plurality of first coil pattern layers,
A plurality of coil patterns included in each of the plurality of first coil pattern layers are electrically connected through a plurality of vias formed in the first connection member so that the central axis is perpendicular to the stacking direction of the plurality of first coil pattern layers Forming a coil corresponding to the direction,
A fan-out semiconductor package.
제 4 항에 있어서,
상기 코일은 상기 적층방향을 기준으로 상기 복수의 제1코일패턴층 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층 및 상기 복수의 제1코일패턴층 중 상기 복수의 외층 사이에 배치된 층들로 구성된 복수의 내층을 포함하며,
상기 코일은 상기 중심축을 기준으로 상기 복수의 외층 및 상기 복수의 내층을 교대로 지나며 회전하는 나선형 경로를 갖는,
팬-아웃 반도체 패키지.
5. The method of claim 4,
The coil includes a plurality of outer layers constituted by layers arranged in the uppermost layer and the lowermost layer among the plurality of first coil pattern layers with reference to the stacking direction and layers arranged between the plurality of outer layers of the plurality of first coil pattern layers A plurality of inner layers formed,
Wherein the coil has a helical path rotating alternately through the plurality of outer layers and the plurality of inner layers with respect to the central axis,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 제2코일패턴층을 포함하며,
상기 제1코일패턴층 및 상기 제2코일패턴층 각각에 포함된 코일패턴층이 전기적으로 연결되어 코일을 형성하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The second connection member includes a second coil pattern layer electrically connected to a connection pad of the semiconductor chip,
And the coil pattern layers included in the first coil pattern layer and the second coil pattern layer are electrically connected to each other to form a coil,
A fan-out semiconductor package.
제 6 항에 있어서,
상기 제1연결부재는 복수의 제1코일패턴층을 포함하고,
상기 제2연결부재는 하나 이상의 제2코일패턴층을 포함하며,
상기 복수의 제1코일패턴층 각각에 포함된 복수의 코일패턴 및 상기 하나 이상의 제2코일패턴층 각각에 포함된 복수의 코일패턴이 상기 제1연결부재 및 상기 제2연결부재에 형성된 복수의 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층의 적층방향에 수직한 방향에 대응되는 코일을 형성하는,
팬-아웃 반도체 패키지.
The method according to claim 6,
Wherein the first connecting member includes a plurality of first coil pattern layers,
Wherein the second connecting member comprises at least one second coil pattern layer,
A plurality of coil patterns included in each of the plurality of first coil pattern layers and a plurality of coil patterns included in each of the at least one second coil pattern layers are formed in the plurality of vias formed in the first connection member and the second connection member, And the center axis forms a coil corresponding to a direction perpendicular to the stacking direction of the plurality of first coil pattern layers and the at least one second coil pattern layers,
A fan-out semiconductor package.
제 7 항에 있어서,
상기 코일은 상기 적층방향을 기준으로 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층 및 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층 중 상기 복수의 외층 사이에 배치된 층들로 구성된 복수의 내층을 포함하며,
상기 코일은 상기 중심축을 기준으로 상기 복수의 외층 및 상기 복수의 내층을 교대로 지나며 회전하는 나선형 경로를 갖는,
팬-아웃 반도체 패키지.
8. The method of claim 7,
Wherein the coil includes a plurality of outer layers constituted by layers disposed on the uppermost and lowermost layers of the plurality of first coil pattern layers and the one or more second coil pattern layers with reference to the stacking direction, And a plurality of inner layers composed of layers disposed between the plurality of outer layers of at least one second coil pattern layer,
Wherein the coil has a helical path rotating alternately through the plurality of outer layers and the plurality of inner layers with respect to the central axis,
A fan-out semiconductor package.
제 8 항에 있어서,
상기 복수의 내층 사이의 적어도 하나의 층은 코일패턴이 형성되지 않은,
팬-아웃 반도체 패키지.
9. The method of claim 8,
Wherein at least one layer between the plurality of inner layers has a coil pattern,
A fan-out semiconductor package.
제 9 항에 있어서,
상기 코일패턴이 형성되지 않은 층에 자성층이 형성된,
팬-아웃 반도체 패키지.
10. The method of claim 9,
A magnetic layer is formed on the layer where the coil pattern is not formed,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 상기 반도체칩을 둘러싸는 제1 내지 제4영역을 포함하며,
상기 제1코일패턴층은 상기 제1 내지 제4영역 중 어느 한 영역에 형성된,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first connection member includes first to fourth regions surrounding the semiconductor chip,
Wherein the first coil pattern layer is formed on one of the first to fourth regions,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 반도체칩은 어플리케이션 프로세서(AP) 및 파워 매니지먼트 집적회로(PMIC)를 포함하고,
상기 제1코일패턴층은 파워 인덕터(PI)를 형성하며,
상기 파워 인덕터(PI)의 일단 및 타단은 각각 상기 어플리케이션 프로세서(AP) 및 상기 파워 매니지먼트 집적회로(PMIC)와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method according to claim 1,
The semiconductor chip includes an application processor (AP) and a power management integrated circuit (PMIC)
The first coil pattern layer forms a power inductor (PI)
One end and the other end of the power inductor (PI) are electrically connected to the application processor (AP) and the power management integrated circuit (PMIC)
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first connecting member comprises a first insulating layer, a first rewiring layer in contact with the second connecting member and embedded in the first insulating layer, and a second rewiring layer on the opposite side of the first rewiring layer, And a second redistribution layer disposed on the second redistribution layer,
A fan-out semiconductor package.
제 13 항에 있어서,
상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.
14. The method of claim 13,
Wherein the first connecting member further comprises a second insulating layer disposed on the first insulating layer and covering the second rewiring layer and a third rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
제 13 항에 있어서,
상기 제1절연층의 하면은 상기 제1재배선층의 하면과 단차를 갖는,
팬-아웃 반도체 패키지.
14. The method of claim 13,
Wherein the lower surface of the first insulating layer has a stepped portion with a lower surface of the first rewiring layer,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The first connecting member includes a first insulating layer, a first rewiring layer and a second rewiring layer disposed on both surfaces of the first insulating layer, a second rewiring layer disposed on the first insulating layer, An insulating layer, and a third rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.
17. The method of claim 16,
Wherein the first connecting member further comprises a third insulating layer disposed on the first insulating layer and covering the second rewiring layer and a fourth rewiring layer disposed on the third insulating layer,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
팬-아웃 반도체 패키지.17. The method of claim 16,
Wherein the first insulating layer is thicker than the second insulating layer,
A fan-out semiconductor package.
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