KR20180010655A - Method of manufacturing thin film transistor and method of manufacturing flat panel display device - Google Patents

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Abstract

The present invention relates to a method for manufacturing a thin film transistor and a method for manufacturing a flat display device using the same. A flat display device can form source and drain electrodes and an active layer using a single mask by forming a metal layer of molybdenum (Mo) having a small etching selection ratio difference with a semiconductor layer. In addition, by simultaneously etching the metal layer and the semiconductor layer, an area occupied by a thin film transistor can be minimized by forming the source and drain electrodes and the active layer with the same width. When the present invention is applied to a flat panel display device, the aperture ratio of a pixel can be maximized, and a flat panel display device can be manufactured using only four masks.

Description

박막트랜지스터를 이용한 평판표시장치 제조방법{Method of manufacturing thin film transistor and method of manufacturing flat panel display device}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor (TFT)

본 발명은 박막 트랜지스터의 제조 방법 및 그를 이용한 평판표시장치의 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터가 차지하는 면적을 최소화하고, 평판표시장치에서 화소의 개구율을 최대화할 수 있는 박막 트랜지스터의 제조 방법 및 그를 이용한 평판표시장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor and a method of manufacturing a flat panel display using the same, and more particularly, to a thin film transistor manufacturing method capable of minimizing an area occupied by a thin film transistor and maximizing the aperture ratio of a pixel in a flat panel display And a method of manufacturing a flat panel display using the same.

액정(liquid crystal)의 전기-광학적 특성을 이용하여 화상이나 문자를 표시하는 액정표시장치는 색 재현성이 우수하고 소비전력이 낮으며 박형으로 제조될 수 있다.A liquid crystal display device that displays images or characters using the electro-optical characteristics of a liquid crystal can be manufactured in a thin shape with excellent color reproducibility, low power consumption, and the like.

액정표시장치는 일반적으로 수동 매트릭스(passive matrix) 방식과 능동 매트릭스(active matrix) 방식으로 구분되며, 해상도 및 동영상 구현 능력이 우수한 능동 매트릭스 방식의 액정표시장치가 주로 사용되고 있다.BACKGROUND ART [0002] Liquid crystal display devices are classified into a passive matrix type and an active matrix type, and an active matrix type liquid crystal display device having excellent resolution and moving picture performance is mainly used.

능동 매트릭스 방식의 액정표시장치는 박막 트랜지스터(thin film transistor)를 포함한다.The active matrix type liquid crystal display device includes a thin film transistor.

박막 트랜지스터는 게이트 라인을 통해 제공되는 주사신호에 따라 데이터 라인으로 제공되는 화상신호를 화소 전극으로 전달하는 스위칭 소자로서, 게이트 라인과 연결되는 게이트 전극, 데이터 라인과 연결되는 소스 전극 또는 드레인 전극, 그리고 채널을 제공하는 활성층(반도체층)을 포함한다.The thin film transistor is a switching element for transferring an image signal supplied to a data line to a pixel electrode in accordance with a scanning signal provided through a gate line, and includes a gate electrode connected to the gate line, a source electrode or a drain electrode connected to the data line, And an active layer (semiconductor layer) for providing a channel.

따라서 능동 매트릭스 방식의 액정표시장치를 제조하기 위해서는 수동 매트릭스 방식보다 더 많은 마스크 및 공정 단계가 필요하기 때문에 마스크 및 공정 단계 추가로 인해 제조 비용이 높아지고, 추가 공정으로 인해 수율이 저하되는 문제점이 있다.Therefore, in order to manufacture an active matrix type liquid crystal display device, more masks and process steps are required than the passive matrix method, so that manufacturing costs are increased due to addition of masks and process steps, and the yield is lowered due to the additional process.

더욱이, 해상도가 증가할수록 박막 트랜지스터의 크기는 더욱 감소되어야 하지만, 박막 트랜지스터의 크기를 감소시키는 데는 한계가 있다. 따라서 고해상도의 액정표시장치에서는 화소의 개구율 감소가 불가피하며, 이로 인해 휘도 및 화질이 저하되는 문제점이 발생된다.Furthermore, as the resolution increases, the size of the thin film transistor must be further reduced, but there is a limit to reducing the size of the thin film transistor. Therefore, in a liquid crystal display device of a high resolution, it is inevitable to decrease the aperture ratio of a pixel, thereby causing a problem of lowering the luminance and image quality.

본 발명의 목적은 제조 공정에 사용되는 마스크 수를 최소화할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.It is an object of the present invention to provide a method of manufacturing a thin film transistor which can minimize the number of masks used in a manufacturing process.

본 발명의 다른 목적은 면적을 최소화할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.It is another object of the present invention to provide a method of manufacturing a thin film transistor capable of minimizing an area.

본 발명의 또 다른 목적은 제조 공정에 사용되는 마스크 수를 최소화할 수 있는 평판표시장치의 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of manufacturing a flat panel display capable of minimizing the number of masks used in a manufacturing process.

본 발명의 또 다른 목적은 화소의 개구율을 최대화할 수 있는 평판표시장치의 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of manufacturing a flat panel display capable of maximizing the aperture ratio of a pixel.

상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 반도체층 및 금속층을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 금속층 상에 제 1 두께의 중앙부 및 상기 제 1 두께보다 두꺼운 제 2 두께의 양측부를 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 감광막 패턴 양측 하부의 상기 금속층 일부를 습식 식각하는 단계; 상기 감광막 패턴을 일정 두께 식각하는 동시에 노출된 부분의 상기 반도체층을 식각하는 단계; 측벽이 상기 금속층의 측벽과 일치되도록 상기 감광막 패턴을 전면 식각하는 단계; 및 상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 반도체층을 건식 식각하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor including: forming a gate electrode on a substrate; Forming a gate insulating layer on the substrate including the gate electrode; Forming a semiconductor layer and a metal layer on the gate insulating layer; Forming a photoresist pattern having a central portion of a first thickness on the metal layer including the gate electrode and both side portions of a second thickness thicker than the first thickness; Wet etching the exposed portion of the metal layer and a portion of the metal layer on both sides of the photoresist pattern using the photoresist pattern as a mask; Etching the photoresist pattern to a predetermined thickness and etching the exposed portion of the semiconductor layer; Etching the photoresist pattern so that the side walls are aligned with the side walls of the metal layer; And dry-etching the exposed metal layer and the semiconductor layer using the photoresist pattern as a mask.

상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 평판표시장치의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 반도체층 및 금속층을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 금속층 상에 제 1 두께의 중앙부 및 상기 제 1 두께보다 두꺼운 제 2 두께의 양측부를 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 감광막 패턴 양측 하부의 상기 금속층 일부를 습식 식각하는 단계; 상기 감광막 패턴을 일정 두께 식각하는 동시에 노출된 부분의 상기 반도체층을 식각하는 단계; 측벽이 상기 금속층의 측벽과 일치되도록 상기 감광막 패턴을 전면 식각하는 단계; 상기 감광막 패턴에 의해 노출된 상기 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하는 동시에 노출된 상기 반도체층을 식각하여 활성층을 형성하는 단계; 상기 소스 전극 및 드레인 전극을 포함하는 상기 게이트 절연층 상에 보호층을 형성하고, 상기 소스 전극 또는 드레인 전극이 노출되도록 비아홀을 형성하는 단계; 및 상기 보호층 상에 상기 비아홀을 통해 상기 소스 전극 또는 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a flat panel display, including: forming a gate electrode on a substrate; Forming a gate insulating layer on the substrate including the gate electrode; Forming a semiconductor layer and a metal layer on the gate insulating layer; Forming a photoresist pattern having a central portion of a first thickness on the metal layer including the gate electrode and both side portions of a second thickness thicker than the first thickness; Wet etching the exposed portion of the metal layer and a portion of the metal layer on both sides of the photoresist pattern using the photoresist pattern as a mask; Etching the photoresist pattern to a predetermined thickness and etching the exposed portion of the semiconductor layer; Etching the photoresist pattern so that the side walls are aligned with the side walls of the metal layer; Etching the metal layer exposed by the photoresist pattern to form a source electrode and a drain electrode, and etching the exposed semiconductor layer to form an active layer; Forming a protective layer on the gate insulating layer including the source electrode and the drain electrode, and forming a via hole such that the source electrode or the drain electrode is exposed; And forming a pixel electrode connected to the source electrode or the drain electrode through the via hole on the passivation layer.

본 발명은 반도체층과의 식각 선택비 차이가 적은 몰리브덴(Mo)으로 금속층을 형성함으로써 하나의 마스크를 이용하여 소스 및 드레인 전극과 활성층을 형성할 수 있다. 또한, 금속층과 반도체층을 동시에 식각함으로써 소스 및 드레인 전극과 활성층을 동일한 폭으로 형성하여 박막 트랜지스터가 차지하는 면적을 최소화할 수 있다. 또한, 본 발명을 평판표시장치에 적용하면 화소의 개구율을 최대화할 수 있으며, 네 개의 마스크만을 사용하여 평판표시장치를 제조할 수 있다.The present invention can form source and drain electrodes and an active layer by using a single mask by forming a metal layer with molybdenum (Mo) having a small etching selectivity to the semiconductor layer. In addition, by etching the metal layer and the semiconductor layer at the same time, the source and drain electrodes and the active layer are formed to have the same width, and the area occupied by the thin film transistor can be minimized. Further, when the present invention is applied to a flat panel display device, the aperture ratio of a pixel can be maximized, and a flat panel display device can be manufactured using only four masks.

도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명이 적용되는 평판표시장치를 설명하기 위한 사시도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 평판표시장치의 제조 방법을 설명하기 위한 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
FIG. 2 is a perspective view illustrating a flat panel display device to which the present invention is applied. FIG.
3A to 3D are cross-sectional views illustrating a method of manufacturing a flat panel display device according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the following embodiments are provided so that those skilled in the art can understand the present invention without departing from the scope and spirit of the present invention. no.

도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.

도 1a를 참조하면, 기판(10) 상에 게이트 전극(12)을 형성하고, 게이트 전극(12)을 포함하는 기판(10) 상에 게이트 절연층(14)을 형성한다. 이 때 기판(10) 상에 버퍼층(도시안됨)을 형성한 후 버퍼층 상에 게이트 전극(12)을 형성할 수 있다.1A, a gate electrode 12 is formed on a substrate 10, and a gate insulating layer 14 is formed on a substrate 10 including a gate electrode 12. As shown in FIG. At this time, a buffer layer (not shown) may be formed on the substrate 10, and then the gate electrode 12 may be formed on the buffer layer.

기판(10)은 반도체 기판 또는 투명한 유리나 플라스틱 등의 절연물로 이루어진 기판을 사용한다. 게이트 전극(12)은 금속이나 도핑된 폴리실리콘을 증착한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 형성한다. 상기 금속으로는 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등을 사용할 수 있다. 게이트 절연층(14)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 이들의 적층구조로 형성할 수 있다.The substrate 10 uses a semiconductor substrate or a substrate made of an insulating material such as transparent glass or plastic. The gate electrode 12 is formed by depositing a metal or doped polysilicon, and then patterning the gate electrode 12 by photolithography and etching using a first mask. As the metal, aluminum (Al), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), tungsten (W), copper (Cu), silver (Ag) The gate insulating layer 14 may be formed of a silicon oxide film (SiO2), a silicon nitride film (SiN), or a laminated structure thereof.

도 1b를 참조하면, 게이트 절연층(14) 상에 반도체층(16) 및 금속층(18)을 순차적으로 형성한다.Referring to FIG. 1B, a semiconductor layer 16 and a metal layer 18 are sequentially formed on the gate insulating layer 14.

박막 트랜지스터의 활성층으로 사용될 반도체층(16)은 비정질 실리콘이나 폴리실리콘으로 형성한다. 비정질 실리콘은 증착한 후 레이저 등으로 결정화시킨다. 소스 전극 및 드레인 전극으로 사용될 금속층(18)은 몰리브덴(Mo)으로 형성한다.The semiconductor layer 16 to be used as an active layer of the thin film transistor is formed of amorphous silicon or polysilicon. The amorphous silicon is deposited and crystallized with a laser or the like. The metal layer 18 to be used as a source electrode and a drain electrode is formed of molybdenum (Mo).

도 1c를 참조하면, 게이트 전극(12)을 포함하는 금속층(18) 상에 제 1 두께의 중앙부(20a) 및 제 1 두께보다 두꺼운 제 2 두께의 양측부(20b)를 갖는 감광막 패턴(20)을 형성한다.1C, a photoresist pattern 20 having a central portion 20a having a first thickness and both side portions 20b having a second thickness that is thicker than the first thickness is formed on the metal layer 18 including the gate electrode 12, .

금속층(18) 상에 감광막을 형성한 후 제 2 마스크로서, 하프톤(half tone) 마스크 또는 슬릿(slit) 마스크를 이용한 노광 및 현상 공정을 진행하여 감광막을 패터닝하면 제 1 두께 및 제 2 두께를 갖는 감광막 패턴(20)을 형성할 수 있다.After the photoresist film is formed on the metal layer 18, the photoresist film is patterned by performing an exposure and development process using a half tone mask or a slit mask as a second mask, thereby forming the first and second thicknesses The photoresist pattern 20 may be formed.

도 1d를 참조하면, 감광막 패턴(20)을 마스크로 이용하여 노출된 부분의 금속층(18) 및 감광막 패턴(20) 양측 하부의 금속층(18) 일부를 습식 식각하여 제거한다.Referring to FIG. 1D, the metal layer 18 of the exposed portion and a portion of the metal layer 18 on both sides of the photoresist pattern 20 are wet-etched using the photoresist pattern 20 as a mask.

순수(DeIonized water)에 인산, 초산 및 질산 중 하나 이상의 용액이 혼합된 식각제(etchant)를 이용하여 습식 식각을 진행하면 감광막 패턴(20) 측부의 노출된 금속층(18)이 식각된 후 계속되는 등방성 식각에 의해 감광막 패턴(20) 양측 하부의 금속층(18) 일부도 식각할 수 있다. 감광막 패턴(20) 양측 하부의 금속층(18)이 식각됨으로써 언더컷(under cut)이 발생된다.When wet etching is performed using an etchant in which deionized water is mixed with at least one solution of phosphoric acid, acetic acid, and nitric acid, the exposed metal layer 18 on the side of the photoresist pattern 20 is etched, A part of the metal layer 18 on both sides of the photoresist pattern 20 can also be etched by etching. The metal layer 18 on both sides of the photoresist pattern 20 is etched to cause an undercut.

도 1e를 참조하면, 감광막 패턴(20)을 일정 두께 식각하는 동시에 노출된 부분의 반도체층(16)을 식각한다.Referring to FIG. 1E, the photoresist pattern 20 is etched to a predetermined thickness and the exposed portion of the semiconductor layer 16 is etched.

SF6 가스를 반응가스로 이용한 플라즈마 식각을 진행하면 감광막 패턴(20)을 일정 두께 식각하면서 노출된 반도체층(16)을 식각할 수 있다. 이와 같은 식각 공정을 거치면 감광막 패턴(20)의 양측벽과 반도체층(16)의 양측벽When the plasma etching using SF6 gas as a reaction gas is performed, the exposed semiconductor layer 16 can be etched while etching the photoresist pattern 20 to a predetermined thickness. When the etching process is performed, both side walls of the photoresist pattern 20 and side walls of the semiconductor layer 16

이 서로 일치되면서 폭이 동일해진다.The widths become equal with each other.

도 1f를 참조하면, 측벽이 금속층(18)의 측벽과 일치되도록 감광막 패턴(20)을 전면 식각한다.Referring to FIG. 1F, the photoresist pattern 20 is front-etched so that the side walls are aligned with the side walls of the metal layer 18.

산소(O2) 가스 분위기에서 에싱(ashing) 공정을 진행하면 감광막 패턴(20)의 두께가 일정하게 감소되는데, 중앙부가 모두 제거되면 공정을 종료하여 양측부만 잔류되도록 한다.When the ashing process is performed in an oxygen (O 2) gas atmosphere, the thickness of the photoresist pattern 20 is constantly reduced. When the central portion is removed, the process is terminated to leave only the two sides.

이 때 감광막 패턴(20)의 측부와 금속층(18)의 측부는 서로 일치되지만, 반도체층(16)의 양측부는 돌출된(X 부분) 형태를 갖게 된다.At this time, the side portions of the photoresist pattern 20 and the side portions of the metal layer 18 coincide with each other, but both side portions of the semiconductor layer 16 have a protruded (X portion) shape.

도 1g를 참조하면, 감광막 패턴(20)을 마스크로 이용하여 노출된 부분의 금속층(18) 및 반도체층(16)을 건식 식각한다.Referring to FIG. 1G, the exposed metal layer 18 and the semiconductor layer 16 are dry-etched using the photoresist pattern 20 as a mask.

SF6 가스 및 클로린(chlorine) 가스를 포함하는 반응가스 분위기에서 플라즈마 식각을 진행하면 노출된 부분의 금속층(18)이 식각되면서 소스 전극(18a) 및 드레인 전극(18b)이 형성되고, 노출된 부분의 반도체층(16)이 식각되면서 활성층(16a)이 완성된다. 활성층(16a)은 채널 영역, 소스 영역 및 드레인 영역으로 구분된다. 채널 영역과 중첩되도록 게이트 전극(12)이 위치되고, 소스 영역 및 드레인 영역과 중첩되도록 소스 전극(18a) 및 드레인 전극(18b)이 각각 위치된다.When the plasma etching is performed in a reactive gas atmosphere containing SF6 gas and chlorine gas, the source electrode 18a and the drain electrode 18b are formed while the metal layer 18 of the exposed portion is etched, The semiconductor layer 16 is etched to complete the active layer 16a. The active layer 16a is divided into a channel region, a source region, and a drain region. The gate electrode 12 is positioned so as to overlap the channel region, and the source electrode 18a and the drain electrode 18b are positioned so as to overlap the source region and the drain region, respectively.

도 1h를 참조하면, 잔류된 감광막 패턴(20)을 제거하면 박막 트랜지스터(100)가 완성된다.Referring to FIG. 1H, when the remaining photoresist pattern 20 is removed, the thin film transistor 100 is completed.

본 발명은 반도체층(16)과의 식각 선택비 차이가 적은 몰리브덴(Mo)으로 금속층(18)을 형성함으로써 하나의 마스크(제 2 마스크)를 이용하여 소스 전극(18a) 및 드레인 전극(18b)과 활성층(16a)을 형성할 수 있다. 또한, 금속층(18)과 반도체층(16)을 동시에 식각함으로써 돌출부(도 1f의 X 부분)를 제거하여 소스 전극(18a) 및 드레인 전극(18b)과 활성층(16a)을 동일한 폭으로 형성할 수 있다. 따라서 제조 공정에 사용되는 마스크 수 및 박막 트랜지스터(100)가 차지하는 면적을 최소화할 수 있다.The source electrode 18a and the drain electrode 18b are formed using one mask (second mask) by forming the metal layer 18 with molybdenum (Mo) having a small etching selectivity with respect to the semiconductor layer 16, And the active layer 16a can be formed. 1F) by etching the metal layer 18 and the semiconductor layer 16 simultaneously to form the source electrode 18a and the drain electrode 18b and the active layer 16a with the same width have. Therefore, the number of masks used in the manufacturing process and the area occupied by the thin film transistor 100 can be minimized.

예를 들어, 알루미늄(Al)과 같이 반도체층(16)과의 식각 선택비 차이가 큰 금속으로 금속층(18)을 형성하면, 소스 전극(18a) 및 드레인 전극(18b)을 형성하기 위해 금속층(18)을 도 1g와 같이 식각할 때 반도체층(16)은 식각되지 않는다. 따라서 도 1f와 같이 반도체층(16)의 양측부에 돌출부(X 부분)가 형성되기 때문에 돌출부만큼 박막 트랜지스터가 차지하는 면적이 증가하게 된다.For example, when the metal layer 18 is formed of a metal having a large etching selectivity with respect to the semiconductor layer 16 such as aluminum (Al), the metal layer 18 is formed to form the source electrode 18a and the drain electrode 18b. 18 are etched as shown in FIG. 1G, the semiconductor layer 16 is not etched. Therefore, as shown in FIG. 1F, protrusions (X portions) are formed on both sides of the semiconductor layer 16, so that the area occupied by the thin film transistors is increased by the protrusions.

상기와 같은 본 발명의 박막 트랜지스터 제조 방법은 박막 트랜지스터를 구비하는 평판표시장치의 제조 방법에 도 적용될 수 있다.The method of manufacturing a thin film transistor of the present invention can be applied to a method of manufacturing a flat panel display device having a thin film transistor.

먼저, 본 발명이 적용되는 평판표시장치를 도 2를 참조하여 설명한다.First, a flat panel display device to which the present invention is applied will be described with reference to FIG.

평판표시장치는 서로 대향하도록 배치된 두 개의 기판(10 및 40)과, 두 개의 기판(10 및 40) 사이에 개재된 액정층(50)을 포함한다. The flat panel display comprises two substrates 10 and 40 arranged to face each other and a liquid crystal layer 50 interposed between the two substrates 10 and 40.

기판(10)에는 매트릭스 형태로 배열된 다수의 게이트 라인(12a) 및 데이터 라인(18c)에 의해 화소가 정의된다.A pixel is defined in the substrate 10 by a plurality of gate lines 12a and data lines 18c arranged in a matrix form.

게이트 라인(12a) 및 데이터 라인(18c)이 교차되는 부분의 기판(10)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(100) 및 박막 트랜지스터(100)와 연결된 화소 전극(34)이 형성된다. 박막 트랜지스터(100)에는 신호를 유지시키기 위한 캐패시터(도시안됨)가 연결될 수 있다.A thin film transistor 100 for controlling a signal supplied to each pixel and a pixel electrode 34 connected to the thin film transistor 100 are formed in the substrate 10 at a portion where the gate line 12a and the data line 18c intersect do. A capacitor (not shown) for holding a signal may be connected to the thin film transistor 100.

기판(40)에는 컬러 필터(42) 및 공통 전극(44)이 형성된다. 그리고 기판(10 및 40)의 배면에는 편광판(19 및 45)이 각각 배치되며, 편광판(19)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.A color filter 42 and a common electrode 44 are formed on the substrate 40. Polarizing plates 19 and 45 are disposed on the backside of the substrates 10 and 40, respectively, and a backlight (not shown) is disposed as a light source on the lower side of the polarizing plate 19. [

또한, 평판표시장치에는 화소를 구동시키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 라인(12a)과 데이터 라인(18c)으로 공급한다.In addition, a driving unit (LCD Drive IC; not shown) for driving the pixels is mounted on the flat panel display. The driving unit converts an electrical signal provided from the outside into a scanning signal and a data signal and supplies the scanning signal and the data signal to the gate line 12a and the data line 18c.

그러면 상기와 같이 구성된 평판표시장치의 제조 방법을 도 3a 내지 도 3d를 통해 설명하면 다음과 같다.A method of fabricating the flat panel display device will now be described with reference to FIGS. 3A to 3D.

도 3a를 참조하면, 도 1a 내지 도 1h를 통해 설명한 바와 같이 투명한 유리나 플라스틱 등의 절연물로 이루어진 기판(10) 상에 박막 트랜지스터(100)를 제조한다.Referring to FIG. 3A, a thin film transistor 100 is manufactured on a substrate 10 made of an insulating material such as transparent glass or plastic, as described with reference to FIGS. 1A to 1H.

[0044] 다만, 도 1a에 도시된 바와 같이, 게이트 전극(12)을 형성할 때 게이트 라인(12a)을 함께 형성하고, 도 1g에 도시된 바와 같이, 소스 전극(18a) 및 드레인 전극(18b)을 형성할 때 데이터 라인(18c)을 함께 형성한다.As shown in FIG. 1A, when the gate electrode 12 is formed, the gate line 12a is formed together and the source electrode 18a and the drain electrode 18b The data line 18c is formed together.

도 3b를 참조하면, 소스 전극(18a) 및 드레인 전극(18b)을 포함하는 게이트 절연층(14) 상에 보호층(30)을 형성하고, 소스 전극(18a) 또는 드레인 전극(18b)이 노출되도록 비아홀(30a)을 형성한다.3B, a protective layer 30 is formed on the gate insulating layer 14 including the source electrode 18a and the drain electrode 18b and the source electrode 18a or the drain electrode 18b is exposed The via hole 30a is formed.

보호층(30)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 등의 무기물 또는(및) 아크릴, 폴리이미드 등의 유기물을 증착하여 형성할 수 있으며, 제 3 마스크를 이용한 사진 및 식각 공적으로 보호층(30)을 패터닝하여 비아홀을 형성한다.The protective layer 30 can be formed by depositing an inorganic material such as a silicon oxide film (SiO2) or a silicon nitride film (SiN) or organic materials such as acrylic and polyimide, The layer 30 is patterned to form a via hole.

도 3c를 참조하면, 보호층(30) 상에 상기 비아홀(30a)을 통해 소스 전극(18a) 또는 드레인 전극(18b)과 연결되는 화소 전극(34)을 형성한다.Referring to FIG. 3C, a pixel electrode 34 connected to the source electrode 18a or the drain electrode 18b is formed on the passivation layer 30 through the via hole 30a.

상기 비아홀(30a)이 매립되도록 보호층(30) 상에 ITO(indium tin oxide), IZO(indium zinc oxide) 등과 같이 투명한 도전물을 증착한 후 제 4 마스크를 이용한 사진 및 식각 공적으로 패터닝하여 화소 전극(34)을 형성한다.A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the passivation layer 30 so that the via hole 30a is buried. Then, Electrode 34 is formed.

도 3d를 참조하면, 상기와 같이 제조된 기판(10) 상부에 화소 전극(34)과 대향하도록 공통 전극(44)이 형성된 기판(40)을 배치하고, 기판(10)과 기판(40)이 스페이서(도시안됨)에 의해 소정 간격으로 이격된 상태에서 기판(10)과 기판(40) 사이의 공간을 밀봉재(도시안됨)로 밀봉한다. 그리고 기판(10)과 기판(40) 사이의 밀봉된 공간에 액정(50)을 주입한다.A substrate 40 on which a common electrode 44 is formed so as to face the pixel electrode 34 is disposed on the substrate 10 manufactured as described above and the substrate 10 and the substrate 40 The space between the substrate 10 and the substrate 40 is sealed with a sealing material (not shown) while spaced apart by spacers (not shown) at a predetermined interval. Then, the liquid crystal 50 is injected into the sealed space between the substrate 10 and the substrate 40.

상기와 같이 제조된 평판표시장치는 기판(10)의 배면에 설치되는 백 라이트(도시안됨)로부터 제공된 광이 각 화소의 개구부(투과부)를 통해 액정층(50)으로 입사되고, 화소 전극(34)과 공통 전극(44)에 인가된 전압에 의해 배향되는 액정(50)에 의해 광 변조된 후 기판(40)을 통해 외부로 출사됨으로써 문자나 화상을 표시한다.In the flat panel display device manufactured as described above, light provided from a backlight (not shown) provided on the back surface of the substrate 10 is incident on the liquid crystal layer 50 through the openings (transmissive portions) of the respective pixels, Modulated by the liquid crystal 50 oriented by the voltage applied to the common electrode 44 and then externally through the substrate 40 to display a character or an image.

평판표시장치에서 광이 투과하는 각 화소의 개구부의 크기 즉, 개구율은 휘도 및 화질에 많은 영향을 미치게 된다.The size of the opening of each pixel through which light is transmitted in the flat panel display device, that is, the aperture ratio, greatly affects brightness and image quality.

본 발명은 금속층(18)과 반도체층(16)을 동시에 식각함으로써 돌출부(도 1f의 X 부분)를 제거하여 소스 전극(18a) 및 드레인 전극(18b)과 활성층(16a)을 동일한 폭으로 형성할 수 있기 때문에 돌출부(도 1f의 X 부분)에 의한 개구율 감소를 방지할 수 있으며, 박막 트랜지스터(100)가 차지하는 면적을 최소화함으로써 화소의 개구율을 최대한 확보할 수 있다.1F) by etching the metal layer 18 and the semiconductor layer 16 simultaneously to form the source electrode 18a and the drain electrode 18b and the active layer 16a with the same width It is possible to prevent the aperture ratio from being reduced by the projecting portion (the portion X in FIG. 1F), and to minimize the area occupied by the thin film transistor 100, the aperture ratio of the pixel can be maximized.

또한, 본 발명은 반도체층(16)과의 식각 선택비 차이가 적은 몰리브덴(Mo)으로 금속층(18)을 형성함으로써 하나의 마스크(제 2 마스크)를 이용하여 소스 전극(18a) 및 드레인 전극(18b)과 활성층(16a)을 형성할 수 있기 때문에 결과적으로 네 개의 마스크(제 1 내지 제 4 마스크)만을 사용하여 평판표시장치를 제조할 수 있게 된다.The present invention is also characterized in that the metal layer 18 is formed of molybdenum (Mo) having a small etching selectivity with respect to the semiconductor layer 16 so that the source electrode 18a and the drain electrode 18b and the active layer 16a can be formed. As a result, it is possible to manufacture a flat panel display device using only four masks (first to fourth masks).

이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the optimal embodiment of the present invention has been disclosed through the detailed description and the drawings. It is to be understood that the terminology used herein is for the purpose of describing the present invention only and is not used to limit the scope of the present invention described in the claims or the claims. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10, 40: 기판 12: 게이트 전극
12a: 게이트 라인 14: 게이트 절연층
16: 반도체층 16a: 활성층
18: 금속층 18a 및 18b: 소스 전극 및 드레인 전극
18c: 데이터 라인 19, 45: 편광판
20: 감광막 20a: 중앙부
20b: 양측부 30: 보호층
30a: 비아홀 34: 화소 전극
42: 컬러 필터 44: 공통 전극
50: 액정층 100: 박막 트랜지스터10, 40: substrate 12: gate electrode
12a: gate line 14: gate insulating layer
16: semiconductor layer 16a: active layer
18: metal layers 18a and 18b: source and drain electrodes
18c: Data line 19, 45: Polarizing plate
20: photosensitive film 20a:
20b: Both sides 30: Protective layer
30a: via hole 34: pixel electrode
42: color filter 44: common electrode
50: liquid crystal layer 100: thin film transistor

Claims (8)

기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 반도체층 및 금속층을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 금속층 상에 제 1 두께의 중앙부 및 상기 제 1 두께보다 두꺼운 제 2 두께의 양측부를 갖는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 감광막 패턴 양측 하부의 상기 금속층 일부를 습식 식각하는 단계;
상기 감광막 패턴을 일정 두께 식각하는 동시에 노출된 부분의 상기 반도체층을 식각하는 단계;
측벽이 상기 금속층의 측벽과 일치되도록 상기 감광막 패턴을 전면 식각하는 단계; 및 상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 반도체층을 건식 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.Forming a gate electrode on the substrate;
Forming a gate insulating layer on the substrate including the gate electrode;
Forming a semiconductor layer and a metal layer on the gate insulating layer;
Forming a photoresist pattern having a central portion of a first thickness on the metal layer including the gate electrode and both side portions of a second thickness thicker than the first thickness;
Wet etching the exposed portion of the metal layer and a portion of the metal layer on both sides of the photoresist pattern using the photoresist pattern as a mask;
Etching the photoresist pattern to a predetermined thickness and etching the exposed portion of the semiconductor layer;
Etching the photoresist pattern so that the side walls are aligned with the side walls of the metal layer; And dry-etching the exposed metal layer and the semiconductor layer using the photoresist pattern as a mask. 제 1 항에 있어서, 상기 기판은 반도체 기판 또는 투명한 절연물로 이루어진 기판인 박막 트랜지스터의 제조 방법.The method of claim 1, wherein the substrate is a semiconductor substrate or a transparent insulating substrate. 제 1 항에 있어서, 상기 반도체층은 비정질 실리콘 또는 폴리실리콘으로 형성하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the semiconductor layer is formed of amorphous silicon or polysilicon. 제 1 항에 있어서, 상기 금속층은 몰리브덴(Mo)으로 형성하는 박막 트랜지스터의 제조 방법.The method of claim 1, wherein the metal layer is formed of molybdenum (Mo). 제 1 항에 있어서, 상기 감광막 패턴은 하프톤 마스크 또는 슬릿 마스크를 이용하여 형성하는 박막 트랜지스터의 제조 방법.The method of claim 1, wherein the photoresist pattern is formed using a halftone mask or a slit mask. 제 1 항에 있어서, 상기 전면 식각은 플라즈마 식각 공정으로 진행하는 박막 트랜지스터의 제조 방법.The method of claim 1, wherein the front etching proceeds to a plasma etching process. 제 1 항에 있어서, 상기 금속층 및 상기 반도체층을 건식 식각하는 단계는 플라즈마 식각 공정으로 진행하며, 반응 가스에 SF6 가스 및 클로린 가스가 포함되는 박막 트랜지스터의 제조 방법.The method of claim 1, wherein the step of dry etching the metal layer and the semiconductor layer proceeds to a plasma etching process, and SF6 gas and chlorine gas are contained in the reactive gas. 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 반도체층 및 금속층을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 금속층 상에 제 1 두께의 중앙부 및 상기 제 1 두께보다 두꺼운 제 2 두께의 양측부를 갖는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 이용하여 노출된 부분의 상기 금속층 및 상기 감광막 패턴 양측 하부의 상기 금속
층 일부를 습식 식각하는 단계;
상기 감광막 패턴을 일정 두께 식각하는 동시에 노출된 부분의 상기 반도체층을 식각하는 단계;
측벽이 상기 금속층의 측벽과 일치되도록 상기 감광막 패턴을 전면 식각하는 단계;
상기 감광막 패턴에 의해 노출된 상기 금속층을 식각하여 소스 전극 및 드레인 전극을 형성하는 동시에 노출된
상기 반도체층을 식각하여 활성층을 형성하는 단계;
상기 소스 전극 및 드레인 전극을 포함하는 상기 게이트 절연층 상에 보호층을 형성하고, 상기 소스 전극 또는
드레인 전극이 노출되도록 비아홀을 형성하는 단계; 및
상기 보호층 상에 상기 비아홀을 통해 상기 소스 전극 또는 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 평판표시장치의 제조 방법.Forming a gate electrode on the substrate;
Forming a gate insulating layer on the substrate including the gate electrode;
Forming a semiconductor layer and a metal layer on the gate insulating layer;
Forming a photoresist pattern having a central portion of a first thickness on the metal layer including the gate electrode and both side portions of a second thickness thicker than the first thickness;
The metal layer on the exposed portion and the metal on both sides of the photosensitive film pattern using the photoresist pattern as a mask,
Wet etching a part of the layer;
Etching the photoresist pattern to a predetermined thickness and etching the exposed portion of the semiconductor layer;
Etching the photoresist pattern so that the side walls are aligned with the side walls of the metal layer;
The metal layer exposed by the photoresist pattern is etched to form a source electrode and a drain electrode,
Etching the semiconductor layer to form an active layer;
A protective layer is formed on the gate insulating layer including the source electrode and the drain electrode,
Forming a via hole such that the drain electrode is exposed; And
And forming a pixel electrode connected to the source electrode or the drain electrode through the via hole on the passivation layer.
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