KR20180004283A

KR20180004283A - 클록 및 데이터 복원을 위한 다중-모드 위상-주파수 검출기

Info

Publication number: KR20180004283A
Application number: KR1020177036932A
Authority: KR
Inventors: 리 선; 지 주; 미아오 리; 샤오화 공
Original assignee: 퀄컴 인코포레이티드
Priority date: 2015-06-23
Filing date: 2016-05-23
Publication date: 2018-01-10
Also published as: JP2018523380A; BR112017027812A2; US9485082B1; KR101883204B1; EP3314802A1; WO2016209463A1; CN107787557A

Abstract

CDR(clock and data recovery) 회로는, 동위상 클록, 동위상 클록으로부터 90도만큼 오프셋된 직교위상 클록 및 동위상 클록으로부터 90도의 프랙션 만큼 오프셋된 보조 클록을 생성한다. 데이터 샘플러는 동위상, 직교위상 및 보조 클록들에 따라 샘플들의 세트를 형성하도록 데이터 신호를 순환적으로 샘플링하며, 각각의 세트는 동위상 샘플, 직교위상 샘플 및 보조 샘플을 포함한다. CDR 로직 회로는 각각의 세트에 대한 타이밍 워드를 형성하도록 샘플들을 프로세싱한다.

Description

클록 및 데이터 복원을 위한 다중-모드 위상-주파수 검출기

[0001] 본 출원은 2015년 6월 23일 출원된 미국 특허 출원 번호 제14/747,789호를 우선권으로 주장한다.

[0002] 본 출원은 CDR(clock and data recovery) 회로들의 개선에 관한 것으로, 보다 구체적으로는, 그러한 회로들의 위상-주파수 검출에 관한 것이다.

[0003] 고속 데이터 통신 시스템들은 어떠한 추가적인 타이밍 기준들 없이 데이터를 송신하는 것이 일반적이다. 이러한 임베디드 클록 시스템들의 수신기들은 수신된 데이터의 바이너리 트랜지션들(binary transitions)에 응답하여 클록을 리트리브(retrieve)하는 CDR(clock and data recovery) 회로를 포함한다. 이러한 이유로 임베디드 클록 시스템들은 통상적으로, CDR 회로가 클록을 리트리브하는 것을 가능하게 하기에 충분한 바이너리 트랜지션들이 존재하는 것을 보장하도록 연속적인 바이너리 1들 또는 0들의 긴 시리즈(long series)를 방지하기 위해 데이터를 인코딩한다.

[0004] 클록 리트리벌을 수행하기 위해, CDR 회로들은 통상적으로 위상 검출기 회로의 일부 형태를 사용한다. 위상 검출기들은 CDR 회로가 바이너리 트랜지션들을 검출하도록 허용하지만, 주파수 검출이 없는 이러한 검출들은 문제가 될 수 있다. 특히, CDR 회로는 예컨대, 지터(jitter)의 존재로 인해 원하는 클록 주파수 대신 올바르지 않은 주파수로 로킹(lock)될 수 있다. 이러한 조건들을 방지하기 위해, 주파수 검출기들을 갖는 CDR 회로들이 개발되었다. 주파수 검출기는 CDR 회로가 클록 레이트와 데이터 레이트 사이의 오프셋을 구별하는 것을 가능하게 하여서, 클록이 올바르지 않게 동기화되지 않는다.

[0005] 그러나 주파수 검출을 갖는 종래의 CDR 회로는 복잡하고 전력 소모가 많으며, 그리하여 이러한 종래의 CDR 회로들을 포함하는 모바일 시스템들에서 배터리 수명을 제한하고 제조하는 비용들을 증가시킨다. 따라서, 감소된 복잡성 및 전력 소모와 함께 주파수 검출을 갖는 CDR 회로 설계들에 대한 당 분야의 요구가 존재한다.

[0006] 동위상 클록, 동위상 클록으로부터 90도 위상 오프셋된(직교위상 오프셋) 직교위상 클록 및 동위상 클록으로부터 90도 중 일부 프랙션(fraction) 만큼 위상이 오프셋된 보조 클록을 생성하기 위해 다중-위상 클록의 위상들 간을 보간(interpolate)하는 CDR(clock and data recovery) 회로가 제공된다. 데이터 샘플러는, 샘플들의 세트들을 생성하기 위해 생성된 클록들에 따라 데이터 신호를 순환적으로 샘플링하며, 각각의 세트는, 동위상 클록에 응답하여 샘플링된 동위상 데이터 샘플, 직교위상 클록에 응답하여 샘플링된 직교위상 데이터 샘플 및 보조 클록에 응답하여 샘플링된 보조 데이터 샘플을 포함한다. CDR 로직 회로는 대응하는 타이밍 워드를 생성하기 위해 샘플들의 각각의 세트를 프로세싱한다. 샘플들의 현재 세트에 대한 타이밍 워드와 샘플들의 선행 세트에 대한 타이밍 워드의 비교에 응답하여, CDR 로직 회로는 동위상 클록이 데이터 신호에 대한 데이터 레이트에 동기화되도록 다중-위상 클록의 위상들 간의 보간을 제어한다.

[0007] 이들 및 추가적인 유리한 특징들은 예시적인 실시예들의 이어지는 상세한 설명에 관하여 더 잘 인지될 수 있다.

[0008] 도 1은 본 개시의 일 실시예에 따른, CDR(clock and data recovery) 회로에 대한 데이터에 있어 다양한 동위상 클록 정렬들에 대한 타이밍도이다.
[0009] 도 2는 본 개시의 일 실시예에 따른, 예시적인 CDR 회로의 블록도이다.
[0010] 도 3은 도 2의 CDR 회로에 대한 선형 제어 알고리즘에 대한 타이밍도이다.
[0011] 도 4는 도 2의 CDR 회로에 대한 바이너리 제어 알고리즘에 대한 타이밍도이다.
[0012] 도 5는 본 개시의 일 실시예에 따른, CDR 회로에 대한 동작의 예시적인 방법에 대한 흐름도이다.
[0013] 본 개시의 실시예들 및 그의 이점들은 다음의 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 또는 그 초과에 예시된 유사한 엘리먼트들을 식별하기 위해 유사한 참조 번호들이 사용된다는 것이 인지되어야 한다.

[0014] 종래의 동위상 및 직교위상 클록들에 부가하여, 보조 클록을 사용하여 데이터에 대해 정확하게 동기화하는 CDR(clock and data recovery) 회로가 제공된다. 보조 클록은, 그것이 동위상 및 직교위상 클록들의 대응하는 클록 에지들 사이에서 발생하는 클록 에지를 갖도록 동위상 클록으로부터 90도의 프랙션(fraction) 만큼 위상이 오프셋된다. 동위상 클록, 직교위상 클록 및 보조 클록에 따라 취해진 데이터 샘플들을 프로세싱함으로써, CDR 회로는 본질적으로 데이터 레이트에 대한 동위상 클록의 주파수 관계를 결정한다. 주파수 검출을 사용하는 복잡하고 전력 소모가 많은 종래의 CDR 아키텍처와는 달리, 개시된 CDR 회로는 동위상 및 직교위상 클록들에 따라 샘플링되는 데이터를 사용하는 종래의 뱅-뱅 위상 검출기(bang-bang phase detector)와 비교하면 약간의 부가적인 로직 프로세싱만을 필요로 한다.

[0015] 예를 들어, CDR 회로는 일 실시예에서 2-비트 타이밍 워드를 형성하기 위해 2개의 게이트들을 포함할 수 있다. 이러한 로직 게이트들과 관련하여, 데이터 신호에 대해 임의의 주어진 데이터 기간에 프로세싱될 3개의 데이터 샘플들, 즉 동위상 클록에 따라 샘플링된 동위상 데이터 샘플, 보조 클록에 따라 샘플링된 보조 데이터 샘플, 직교위상 클록에 따라 샘플링된 직교위상 데이터 샘플이 존재한다. 데이터 샘플들 중 하나는 양자의 로직 게이트들에 의해 프로세싱되는 반면에, 각각의 로직 게이트는 데이터 샘플들 중 고유한 잔여 샘플을 프로세싱한다. 예를 들어, 보조 데이터 샘플은 양자의 로직 게이트들에 공통적일 수 있다. 이러한 실시예에서, 하나의 로직 게이트는 타이밍 워드에 대한 제 1 비트를 생성하기 위해 동위상 데이터 샘플 및 보조 데이터 샘플을 프로세싱할 수 있다. 잔여 로직 게이트는 그 후, 타이밍 워드에 대한 제 2 비트를 생성하기 위해 보조 데이터 샘플 및 직교위상 데이터 샘플을 프로세싱할 것이다. 동위상 데이터 샘플 또는 직교위상 데이터 샘플은, 대안적인 실시예에서 공통 데이터 샘플로서 선택될 수 있다는 것이 인지될 것이다.

[0016] 일 실시예에서, 직교위상 클록은 동위상 클록에 대해 90도만큼 위상이 앞선다(이는 대안적인 실시예들에서 90도만큼 지연될 수 있음). 보조 클록은 직교위상 클록과 동위상 클록의 대응하는 에지들 사이에 발생하는 클록 에지를 갖도록 페이징(phasing)된다. 동위상 클록이 비트 기간의 중간에서 상승 에지를 갖고, 직교위상 클록이 비트 기간의 처음에 상승 에지를 갖는 경우, 보조 클록은, 동위상 및 직교위상 클록 에지들 사이에 있게 되도록 데이터 기간의 제 1 전반부(half) 동안 언제쯤에 상승 에지를 가질 것이다. 예를 들어, 보조 클록이 동위상 클록에 대해 45도만큼 앞서는 경우, 그것은, 동위상 클록 에지가 데이터 아이(data eye)의 중간에(비트 기간의 1/2에) 있도록 동기화할 때 데이터 기간의 1/4에서 상승 에지를 가질 것이다.

[0017] 다음의 예시적인 실시예들은 동위상 클록, 직교위상 클록 및 보조 클록의 상승 에지 및 하강 에지 둘 모두가 데이터를 샘플링하는데 사용되는 것으로 가정할 것이다. 그러나 대안적인 실시예들에서, 단지 상승 에지 또는 하강 에지만이 사용될 수 있다는 것이 인지될 것이다. 양자의 클록 에지들이 데이터를 샘플링하는데 사용되므로, 클록 주파수들은 이상적으로는, 데이터 레이트의 1/2이다. 클록 레이트들 및 데이터 레이트들 간의 이러한 관계가 주어지면, 직교위상 클록은 동위상 클록에 대해 데이터 비트 간격의 1/2(0.5 * UI)만큼 위상이 앞선다. 양자의 클록 에지들이 데이터를 샘플링하는데 사용되는 실시예에서, 직교위상 클록은 이에 따라 동위상 클록에 비해 위상이 90° 앞선다. 보조 클록은 데이터 간격 중 일부 부분(α)(α * UI)(여기서 α가 0.5 미만이고 0보다 큼)만큼 동위상 클록에 비해 위상이 앞선다. 예를 들어, α는 일 실시예에서 0.25와 동일할 수 있어서, 보조 클록은 동위상 클록에 대해 45°만큼 앞선다.

[0018] 동위상, 직교위상 및 보조 클록들 사이의 위상 관계로 인해, 데이터 신호에 대한 각각의 비트 기간은 동위상 클록 에지가 어디에 로케이팅되는지에 의존하여 3개의 영역들로 분할될 수 있다. 타이밍 워드는 동위상 클록 에지가 주어진 데이터 비트를 샘플링한 영역을 식별하는 고유 값을 갖는다. 직교위상 및 보조 클록들이 동위상 클록에 대해 위상이 앞서는 실시예에 대한 비트 기간의 분할은 데이터 비트(Dn+1)에 대해 도 1에 도시된다. 데이터 비트(Dn+1)에 대한 이 비트 기간 또는 지속기간은 UI로서 지정된다. 비트 기간 지속기간(UI)은 3개의 영역들, 즉 UI의 처음부터 αUI까지 연장되는 10으로 지정된 제 1 영역, αUI로부터 0.5UI(데이터 아이의 중간)까지 연장되는 01로 지정된 제 2 영역, 및 데이터 아이의 중간부터 UI의 끝까지 연장되는 00으로 지정된 제 3 영역으로 분할된다. 변수α는 보조 클록과 동위상 클록 사이의 위상 오프셋을 나타낸다. 영역 10은 αUI의 폭 또는 지속기간을 갖는 반면에, 영역 01은 (0.5-α) UI의 지속기간을 갖는다. 마지막으로, 영역 00은 0.5UI의 지속기간을 갖는다.

[0019] 데이터에 대한 클록 타이밍에 의존하여, 동위상 클록 에지(clki)가 3개의 영역들 중 하나를 샘플링할 것이다. 보조 클록 에지(clka)는 동위상 클록 에지(clki)로부터 αUI만큼 위상이 변위된다. 유사하게, 직교위상 클록 에지(clkq)는 동위상 클록 에지(ckli)로부터 0.5UI만큼 위상이 변위된다. 각각의 클록 에지는 대응하는 데이터 샘플을 생성한다. 동위상 데이터 샘플(Di)은 동위상 클록 에지(clki)에 따라 취해진다. 유사하게, 보조 데이터 샘플(Da)은 보조 클록 에지(clka)에 따라 취해진다. 마지막으로, 직교위상 데이터 샘플(Dq)은 직교위상 클록 에지(clkq)에 따라 취해진다. 하나의 데이터 샘플은 그 후 남은 2개와 비교되어 동위상 데이터 샘플(Di)이 취해진 영역을 결정할 수 있다. 예를 들어, 일 실시예에서, 2- 비트 타이밍 워드가 형성될 수 있으며, 여기서 제 1 비트는 Di

Da와 동일하고, 여기서

는 XOR 함수를 나타낸다. 제 2 비트는 Da

Dq로서 형성될 수 있다. 위에서 논의된 2개의 대응하는 로직 게이트들은 이에 따라 2개의 XOR 게이트들을 포함할 것이다. 그러면, 이러한 실시예에서의 결과적인 타이밍 워드는 [Di

Da, Da

Dq]와 동일할 것이다. 다음의 논의는, Di 샘플이 대응하는 영역에서 취해질 때, 영역들(10, 01 및 00)은 그렇게 명명된 것을(왜냐면, 이는 공식 [Di

Da, Da

Dq]에 따라 형성된 타이밍 워드의 결과이기 때문임) 보여준다. 즉, Di 샘플이 영역 00에서 취해지는 경우, 타이밍 워드는 또한 00이다. 유사하게, Di 샘플이 영역 01에서 취해지는 경우, 타이밍 워드는 또한 01인 식이다. 따라서, 타이밍 워드는 현재 데이터 사이클의 어느 영역이 동위상 클록 에지에 의해 샘플링되는지에 의존하여 3개의 가능한 값들 즉, 10, 01 또는 00 중 하나와 동일할 것임을 알 수 있다.

[0020] 데이터는 직교위상, 보조 및 동위상 클록들의 에지들에 응답하여 주기적으로(cyclically) 샘플링되어, 대응하는 샘플들의 세트들을 형성하며, 각각의 세트는 대응하는 Da, Dq 및 Di 샘플들을 포함한다. 주어진 샘플 세트와 현재 데이터 비트 사이의 가능한 타이밍 관계에 대한 더 나은 이해를 제공하기 위해, 도 1은 3개의 상이한 샘플 세트들(105, 110 및 115)을 예시한다. 각각의 샘플 세트는 데이터에 대한 다양한 클록들의 잠재적인 페이징을 나타낸다. 샘플 세트(105)에 대해, 직교위상 클록, 보조 클록 및 동위상 클록의 대응하는 에지들은 각각 clkqb, clka 및 clki로 지정된다. 남은 샘플 세트들(110 및 115)에 대해 유사한 버전들의 클록 에지들이 도시된다. 샘플 세트들(110 및 115)과 비교하여, 동위상 클록, 보조 클록 및 직교위상 클록은 현재 데이터 비트(Dn+1)에 대해 위상이 상대적으로 앞선다. 따라서, 동위상 클록 에지(clki)는 샘플 세트(105)의 현재 데이터 비트(Dn+1)에 대해 영역 10에서 발생한다. 대조적으로, 클록 에지들과 현재 데이터 비트(Dn+1) 사이의 보다 지연된 타이밍 관계가 샘플 세트(110)에 대해 도시되며, 여기서 동위상 클록 에지(clki)는 현재 데이터 비트(Dn+1)의 영역 01에서 발생한다. 마지막으로, 훨씬 더 지연된 타이밍 관계는 샘플 세트(115)에 대해 도시되며, 여기서 동위상 데이터 클록 에지(clki)는 현재 데이터 비트(Dn+1)의 영역 00에서 샘플링된다.

[0021] 클록 에지들과 현재 데이터 비트 사이의 이들 다양한 가능한 타이밍 관계들이 주어지면, 각각의 샘플 세트(105, 110 및 115)는 상이한 타이밍 워드를 초래한다. 각각의 샘플 세트에 대해, 데이터의 직교위상 클록 샘플은 Dq로 지정되는 반면에, 데이터의 보조 클록 샘플들은 Da로 지정된다. 유사하게, 각각의 샘플 세트에 대한 데이터의 동위상 클록 샘플은 Di로 지정된다. 샘플 세트(105)에서, 보조 클록 및 직교위상 클록 둘 모두에 대한 대응하는 에지들은 선행하는 데이터 비트(Dn)를 샘플링한다. 그러나 샘플 세트(105)에 대한 Di 데이터 샘플은 현재 데이터 비트(Dn+1)로부터 나온다. 일반적으로, Dn 및 Dn+1의 바이너리 값이 2개의 연속적인 데이터 비트들에 대해 동일할지 여부를 알지 못한다. 그러나 데이터가 클록 리트리벌을 위해 인코딩되기 때문에, 2개의 그러한 연속적인 비트들에 대한 바이너리 값들은 평균적으로 서로 상보적일 것이며, 이에 현재 비트(Dn+1)의 동위상 샘플(Di)과 이전 비트(Dn)의 보조 클록 샘플(Da)의 XOR은, 동위상 데이터 샘플(Di)이 샘플 세트(105)에 대해 도시된 바와 같이 10 영역에서 취해질 때 평균적으로 바이너리 1일 것이란 점을 가정할 수 있다. 역으로, 보조 클록 에지와 직교위상 클록 에지 둘 모두는 동위상 클록 에지가 10 영역에 있을 때 동일한 이전 데이터 비트(Dn)를 샘플링한다. 이전 데이터 비트(Dn)로부터의 Da 및 Dq 샘플들의 XOR은 어떠한 실질적인 노이즈 방해도 없으면 항상 0이 될 것이다. 따라서, 동위상 클록 에지(clki)가 샘플 세트(105)에 대해 도시된 바와 같이 주어진 데이터 비트에 대해 영역 10에서 샘플링할 때, 타이밍 워드는 평균적으로 [10]과 동일하다.

[0022] 클록들과 데이터 사이의 타이밍 관계가 샘플 세트(110)에 대해 도시된 바와 같이 동위상 클록 에지(clki)가 01 영역으로 이동하도록 이루어지는 경우, 동위상 데이터 샘플(Di) 및 보조 데이터 샘플(Da) 둘 모두가 현재 데이터 비트(Dn+1)로부터 취해진다. 따라서, 이들 2개의 샘플들의 XOR은 0일 것이다. 대조적으로, 직교위상 데이터 샘플(Dq)이 이전 데이터 비트(Dn)로부터 여전히 취해져서, 데이터 샘플들(Da 및 Dq)의 XOR은 통상적으로 바이너리 1과 동일할 것이다. 따라서, 타이밍 워드는 동위상 세트 클록(clki)이 샘플 세트(110)에 대해 도시된 바와 같이 영역 01 내에 있을 때 평균적으로 [01]과 동일할 것으로 예상될 수 있다.

[0023] 마지막으로, 클록들과 데이터 사이의 타이밍 관계가 샘플 세트(115)에 대해 도시된 바와 같이 동위상 클록 에지 샘플들이 00 영역 내에서 샘플링하도록 이루어지는 경우, 데이터 샘플들(Di, Da 및 Dq)은 모두 현재 데이터 비트(Dn+1)로부터 올 것이다. 이는, 대응하는 XOR들 둘 모두가 바이너리 0일 것임을 의미한다. 따라서, 동위상 클록 에지(clki)가 샘플 세트(115)에 대해 도시된 바와 같이 그의 영역 00에서 데이터 비트를 샘플링할 때 타이밍 워드는 [00]과 동일하다.

[0024] 샘플 세트들(105, 110 및 115)이 각각 클록들과 데이터 사이의 특정 타이밍 관계를 나타내지만, 동위상 클록 에지가 주어진 영역 내에서 샘플링하는 한 동일한 타이밍 워드들이 생성된다는 것이 쉽게 인지될 수 있다. 즉, 동위상 클록 에지가 영역 10 내의 어딘가에서 샘플링하는 경우, 대응하는 타이밍 워드는 평균적으로 10과 동일할 것이다. 유사하게, 동위상 클록 에지가 01 영역 어딘가에서 샘플링하는 경우, 대응하는 타이밍 워드는 평균적으로 01과 동일할 것이다. 마지막으로, 동위상 클록 에지가 영역 00 내의 어딘가에서 샘플링하는 경우, 대응하는 타이밍 워드는 000과 동일할 것이다. 대응하는 타이밍 워드들에 의해 식별된 바와 같은 이들 3개의 영역들이 주어지면, 대응하는 CDR 회로에 대한 주파수 검출이 고유하게 된다. 예를 들어, CDR 회로 내의 로직 회로가 3개의 연속적인 샘플 세트 프로세싱 기간들에 대해 타이밍 워드들([10], [01] 및 [00])의 시리즈를 검출한다고 가정한다. 이러한 트랜지션은, 선행 세트의 동위상 클록 에지(clki)와 비교하여 각각의 연속적인 세트의 동위상 클록 에지(clki)가 지체(후속 영역 내에 있음)된다는 점에서 동위상 클록 주파수가 증가될 필요가 있음을 표시한다. 역으로, [00], [01] 및 [10]의 타이밍 워드 시리즈는 동위상 클록이 데이터 레이트에 비해 너무 빠르다는 것을 표시한다. 따라서, CDR 회로는 타이밍 워드 트랜지션들에 기초하여 동위상 클록에 대한 클록 레이트가 너무 느린지 또는 너무 빠른지를 결정할 수 있다. CDR 회로는 그 후, 클록 레이트를 주파수 면에서 상향 또는 하향으로 상응하게 조정할 수 있다. 이러한 방식으로, CDR 회로는 데이터에 대해 클록을 정확하게 동기화한다(본원에서 사용된 바와 같이, 추가 수식어가 없는 "클록"은 동위상 클록을 지칭함).

[0025] 다수의 다른 시나리오들 및 구현들이 현재 데이터 비트(Dn+1)에 대한 데이터 아이의 중간과 동위상 클록을 정렬하기 위해 사용될 수 있다는 것이 주의되어야 한다. 예를 들어, 보조 데이터 샘플을 남은 동위상 및 직교위상 샘플들과 비교하기 보단, 동위상 샘플이 보조 데이터 샘플 및 직교위상 샘플에 대신 비교되어 대안적인 타이밍 워드를 형성할 수 있다. 또한, 예를 들어, AND, NAND, OR 및/또는 NOR 게이트들과 같은 다양한 다른 로직 게이트들이 대안적인 실시예들에서, 샘플들을 비교하기 위해 사용될 수 있다.

[0026] 도 1에 대해 논의된 타이밍 워드들을 사용하는 예시적인 CDR 회로가 도 2에 도시된다. 기준 클록은 0도 클록 및 0도 클록의 상보적인(complement) 180도 클록과 같은 복수의 페이징된 클록들을 생성하는 다중-위상 위상 동기 루프(PLL)(205)를 구동한다. 또한, PLL(205)은 0도 클록에 대해 90도만큼 위상이 앞서는 90도 클록 및 90도 클록의 상보적인 270도 클록을 생성한다. 이들 4개의 클록들은 위상 보간기(phase interpolator)(210)에 의해 수신된다. 위상 보간기(210)는 동위상 클록(clki)을 생성하기 위해 PLL(205)로부터 수신된 클록을 보간한다. 유사하게, 위상 보간기(210)는 직교위상 클록(clkq)을 생성하기 위해 PLL(205)로부터 수신된 클록을 보간한다. 마지막으로, 위상 보간기(210)는 보조 클록(clka)을 생성하기 위해 PLL(205)로부터 수신된 클록을 보간한다. PLL(205)로부터 수신된 클록들의 위상 보간기의 보간에 의존하여, 동위상 클록은 0도 클록에 비해 주파수가 더 빠르거나 더 느릴 수 있다. 보조 및 직교위상 클록들에 대한 대응하는 보간은, 이들이 동위상 클록에 대해 원하는 αUI 및 0.5UI 위상 관계를 유지하도록 이루어진다. 위상 보간기는 종래의 CDR 회로의 잘 알려진 컴포넌트라는 것이 인지될 것이다. 그러나 이러한 종래의 보간기들에서, PLL 클록들이 보간되어 동위상 클록 및 직교위상 클록을 생성하고 이는 추후에 뱅-뱅 위상 검출기에 의해 프로세싱된다. 결과적인 종래의 CDR 회로는 위에서 논의된 바와 같이 타이밍 에러들이 발생하기 쉽다. 위상 보간기(210)는 이에 따라 보조 클록을 또한 생성하도록 강화된다. 그러나 위상 보간기(210)에서의 이러한 보간은 위상 보간기 설계에서 잘 알려진 원리들에 따라 수행될 수 있다.

[0027] 샘플러(215)는 클록들(clki, clkq 및 clka)의 에지들에 따라 수신된 데이터 신호(Rx)를 (그 임베디드 클록으로) 샘플링한다. 대안적인 실시예들에서, 수신된 데이터 신호는 대신 단일-종단식이 아니라 오히려 차동식(differential)일 수 있다. 결과적인 샘플들은 현재 타이밍 워드의 제 1 비트를 생성하기 위해 동위상 데이터 샘플(Di)을 보조 데이터 샘플(Da)과 XOR하는 제 1 XOR 게이트(225)(제 1 로직 게이트)를 포함하는 CDR 로직 회로(220)에 의해 프로세싱된다. 제 2 XOR 게이트(230)(제 2 로직 게이트)는 현재 타이밍 워드의 제 2 비트를 형성하도록 보조 데이터 샘플(Da)을 직교위상 데이터 샘플(Dq)과 XOR한다. 위상 보간기 제어 회로(235)는 CDR 제어 신호(240)를 통해 위상 보간기(210)를 상응하게 제어하도록 현재 타이밍 워드를 하나 또는 그 초과의 이전 타이밍 워드들과 비교한다. 일 실시예에서, CDR 제어 신호(240)는 제어 글리치들(control glitches)을 예방하기 위해 32-비트 폭 온도계 코드와 같은 온도계 코드를 포함할 수 있다. 위상 보간기(210)는 동위상 클록(clki), 보조 클록(clka) 및 직교위상 클록(clkq)을 생성하도록 CDR 제어 신호(240)에 응답하여 PLL(205)로부터 수신된 클록들을 보간한다.

[0028] 00 타이밍 워드가 동일한 비트로부터 2개의 샘플들을 사용하기 때문에, 샘플들에서 인지 가능한 노이즈가 없는 00과 동일할 것이 보장된다. 그러나 10 및 01 타이밍 워드들은 그의 값들이 연속적인 비트들을 상보적이게 하는 경향이 있는 임베디드 클록에 의존하기 때문에 평균한 그러한 값들과만 동일할 것이다. 동일한 바이너리 값을 갖는 연속적인 비트들이 있을 것이다. 따라서, 위상 보간기 제어 회로(235)는 대응하는 타이밍 워드를 결정하기 위해 연속적인 비트들로부터의 샘플들을 평균화하도록 구성될 수 있다. 대안적인 실시예들에서, 위상 보간기 제어 회로(235)는 Di, Da 및 Dq 데이터 샘플들의 단지 하나의 세트를 사용하여 대응하는 타이밍 워드를 결정하도록 구성될 수 있다. 예를 들어, 아래에서 논의되는 제어 알고리즘들은, 00의 결과적인 타이밍 워드가 이러한 제어 알고리즘들에 따라 어떠한 변화들도 발생하지 않는다는 점에서 현재 데이터 비트에 대한 바이너리 트랜지션이 없는 경우 어떠한 위상 조정들도 행하지 않을 것이다. 따라서 이러한 실시예들에서 어떠한 평균화도 필요하지 않거나 요구되지 않을 것이다. 구현되는 특정 제어 알고리즘에 관계없이, 위상 보간기 제어 회로(235)는 디지털 로직 게이트들을 사용하여 구현된 상태 머신 또는 로직 회로를 포함할 수 있다.

[0029] 위상 보간기 제어 회로(235)는 예컨대, clki, clka 또는 clkq 클록들로부터의 클로킹에 응답하여 타이밍 워드들을 비교한다. 모든 3개의 클록 신호들이 CDR 로직 회로(220)에 의해 수신되는 것으로 도시되지만, 단지 하나의 클록, 예컨대, 동위상 클록(clki)이 위상 보간기 제어 회로(235)에 의해 현재의 CDR 제어 신호(240)의 생성을 트리거하기에 충분하다. 동위상 클록(clki)이 데이터 아이의 중심에서 유지되도록 위상 보간기(210)에 의한 보간을 제어하기 위해 현재 타이밍 워드를 선행 타이밍 워드와 비교하는 것은 위상 보간기 제어 회로(235)에 의해 다수의 방식들로 수행될 수 있다. 일부 예시적인 알고리즘들이 이제 논의될 것이지만, 대안적인 제어 알고리즘들이 사용될 수 있다는 것이 인지될 것이다.

[0030] 일 실시예에서, CDR 로직 회로(220)는, 동위상 클록이 데이터 신호에 대한 데이터 레이트와 동기화되도록 세트들 중 현재의 세트에 대한 타이밍 워드와 세트들 중 선행 세트에 대한 타이밍 워드의 비교에 응답하여 위상 보간기(210)에 의한 보간을 제어하기 위한 수단을 포함하는 것으로 간주될 수 있다.

[0031] 제 1 제어 알고리즘에 대한 타이밍도가 도 3에 도시된다. CDR 제어 신호(240)를 통해 위상 보간기(210)에서 위상 보간을 변경하는 것과 관련하여, 다음의 3 가지 중 하나가 일어날 수 있음에 주의한다 : 1) 위상 보간은 동위상 클록(clki) 및 그의 연관된 보조 및 직교위상 클록들을 생성하는 것과 관련하여 변경되지 않은 채로 유지될 수 있고; 2) CDR 제어 신호(240)는 동위상 클록(및 그의 연관된 클록들)이 그들의 이전의 보간들에 비해 위상이 증가하도록 변경될 수 있고; 그리고 3) CDR 제어 신호(240)는 동위상 클록(및 그의 연관된 클록들)이 그들의 이전의 보간들에 비해 위상이 감소하도록 변경될 수 있음. 이러한 3개의 가능성들은 CDR 로직 회로(220)의 타이밍에 의해 결정되는 바와 같은 어떤 정규 레이트로부터 선택된다. 즉, 제 1 타이밍 워드가 생성된다. 그 후, 제 2 타이밍 워드가 생성되고 이어서 제 3 타이밍 워드가 생성되는 식이다. 따라서, 타이밍 워드 생성은 데이터-비트별(data-bit-by-data-bit)일 수 있거나, 또는 일부 더 느린(데시메이트된(decimated)) 레이트로 발생할 수 있다. 타이밍이 어떻든지 간에, CDR 제어 신호(240)는 현재 타이밍 워드의 이러한 정규 재-계산에 따라 업데이트될 수 있다. 이 타이밍에 대한 기간은 본원에서 CDR 사이클로 표시된다. 그 타이밍에 기초하여, CDR 제어 신호(240)는 상응하게 펄싱되는 것으로 간주될 수 있다. 예를 들어, 동위상 클록이 위상이 증가되어야 함을 현재 타이밍 워드가 나타내는 경우, CDR 제어 신호(240)는 대응하는 CDR 사이클에 대해 상응하게 "업(up)" 펄싱된다. 이러한 업 펄스는 동위상 클록(및 연관된 보조 및 직교위상 클록들)에 대해 위상의 앞섬을 트리거한다. 대안적으로, 이전 사이클의 타이밍 워드와 비교되는 현재 타이밍 워드가 동위상 클록의 위상이 감소되어야 함을 표시하는 경우, CDR 제어 신호(240)는 대응하는 CDR 사이클에 대해 상응하게 "다운(down)" 펄싱될 수 있다. 마지막으로, 현재의 타이밍 워드 비교가 어떠한 위상 변화도 일어나지 않아야 한다는 것을 표시하는 경우, CDR 제어 신호(240)는 마지막 CDR 사이클에서 사용되었던 어떤 값으로든 일정하게 유지된다. 이러한 변화의 결여는 CDR 사이클에 걸쳐 발생하기 때문에, CDR 제어 신호(240)의 "변화 없는" 펄스를 포함하는 것으로 간주될 수 있다.

[0032] CDR 제어 신호(240)의 변화없는 펄스, 업 펄스 또는 다운 펄스의 이러한 정의들이 주어지면, 현재 비트(Dn+1)와 이전 비트(Dn) 사이의 경계(300)가 도 3에 도시된 바와 같이 사용될 수 있다. 이 경계가 주어진 CDR 사이클에서 교차되면, 업 또는 다운(dn) 펄스가 생성된다. 예를 들어, 이전 타이밍 워드가 10이지만 현재 타이밍 워드가 00이라고 가정한다. 도 3에 도시된 바와 같이, 타이밍 워드(00)는 실제로 현재 비트(Dn+1)의 원하는 샘플링과 대조적으로 이전 비트(Dn)의 00 영역을 샘플링할 것이다. 따라서, 동위상 클록 레이트가 너무 빨라서, CDR 제어 신호(240)는 현재 CDR 사이클 동안 다운 펄싱된다. 대안적으로, 이전 타이밍 워드가 00이지만 현재 타이밍 워드가 10이라고 가정한다. 이러한 타이밍 트랜지션은 동위상 클록 레이트가 너무 느려서 CDR 제어 신호(240)가 현재 CDR 사이클에서 업 펄싱되어야 한다는 것을 표시한다. 마지막으로, 트랜지션이 00에서 01로, 01에서 00로, 01에서 10로 또는 10에서 01로의 트랜지션인 경우, CDR 제어 신호(240)는 제 1 제어 알고리즘에서 변경되지 않은 채로 남겨진다.

[0033] CDR 제어 신호(240)의 업 또는 다운 펄스에 관해, 어떤 이득 세팅들이 선택되어야 한다는 것에 주의한다. 즉, 이득 세팅에 의존하여, 업 펄스는 동위상 클록 위상을 일부 가변량 만큼 변경할 수 있다. 이러한 이득 세팅은 위상 보간기 제어 회로(235)의 구현에서 설계 선택사항이라는 것이 인지될 것이다. 이득 세팅에 관계없이, 동위상 클록(및 그것의 연관된 보조 및 직교위상 클록)의 위상은 제 1 제어 알고리즘에 따라 경계(300)가 교차될 때만 업 또는 다운 펄싱될 것이다. 이 경계 교차는 동위상 클록 레이트와 데이터 레이트 간의 주파수 오프셋에 직접 비례한다는 것에 주의한다. 이 오프셋이 더 크면, 경계(300)는, 더 작은 오프셋에 대한 경계 교차들의 수와 비교하여 일부 시간 단위 동안 더 많은 횟수만큼 교차될 것이다. 따라서, 제 1 제어 알고리즘은 업 및 다운 펄싱이 주파수 오프셋에 직접 비례하는 레이트로 발생할 것이라는 의미에서 "선형"이라는 것이 인지될 수 있다.

[0034] 위에서 논의된 바와 같이, CDR 제어 신호(240)의 업 또는 다운 펄싱에 대한 응답으로 위상을 변경하는 것에 관한 실제 이득 세팅은 설계 선택사항이다. 이득이 너무 높으면, 동위상 클록 레이트는 그것이 원하는 레이트로 수렴하지 않도록 과잉-정정(over-correct)될 수 있다는 점에서 제어가 불안정해질 수 있다. 반면에, 저이득은 안정적이지만 원하는 레이트로 수렴하기에는 수락 불가능하게 오랜 시간이 걸릴 수 있다. 따라서, 지터의 존재는 저이득 실시예가 수렴하는 것을 방지할 수 있다. 주어진 이득 세팅에 대해 더 빠른 수렴을 제공하기 위해, 제 2 알고리즘이 도 4와 관련하여 논의된 바와 같이 사용될 수 있다.

[0035] 제 2 제어 알고리즘에서, 동위상 데이터 샘플(Di)이 (타이밍 워드(10)의 생성에 대응하는) 영역 10에서 취해지는 한, 업 또는 다운 펄스가 유지된다. 대조적으로, 단지 하나의 업 또는 다운 펄스는, 그의 경계(300)가 교차될 때 도 3과 관하여 논의된 선형 제어 알고리즘에서 생성된다. 따라서, 제 2 제어 알고리즘에 따른 동위상 클록 레이트의 제어는 선형 제어 알고리즘의 경우에서 그랬던 것과 같은 주파수 오프셋에 대한 선형 관계를 갖지 않는다. 따라서, 제 2 제어 알고리즘은 펄스 제어가 바이너리라는 점에서 "바이너리" 제어 알고리즘으로서 본원에서 표시되며; 타이밍 워드 10이 샘플링되거나(이 경우, 업 또는 다운 펄스가 생성됨) 다른 타이밍 워드 중 하나가 생성된다(이 경우, CDR 제어 신호(240)는 변경되지 않은 채로 남겨짐). 업 또는 다운 펄싱은 10 영역이 진입된 방향에 의존한다. 이전의 타이밍 워드가 01이면, 영역 10으로의 진입은, 동위상 클록 레이트가 너무 빨라서 다운 펄스가 생성됨을 표시한다. 그러나 이 다운 펄스는 타이밍 워드가 10과 동일하게 유지되는 한 후속 CDR 사이클들에서 반복될 것이다. 한편, 이전 타이밍 워드가 00과 동일하면, 영역 10으로의 진입은 동위상 클록 레이트가 너무 느려서 CDR 제어 신호(240)가 현재의 CDR 사이클에 대해 업 펄싱됨을 표시한다. CDR 제어 신호(240)의 이러한 업 펄싱은 타이밍 워드 생성이 10과 동일하게 지속되는 한 후속 CDR 사이클에서 지속된다.

[0036] 제 2 제어 알고리즘에 대한 다른 모든 타이밍 워드 트랜지션들은 CDR 제어 신호(240)를 변경하지 않은 채로 유지한다. 즉, 트랜지션이 10-01, 10-00, 01-00 또는 00-01인 경우, CDR 제어 신호(240)는 현재의 CDR 사이클에 대해 일정하게 유지된다. 주어진 업 또는 다운 펄스에 대해 이득 세팅이 무엇인지에 관계없이, 바이너리 제어 알고리즘은 선형 제어 알고리즘에서 사용된 것과 동일한 이득 세팅과 비교하여 더 빨리 수렴할 것임을 알 수 있다. 그러나 이러한 증가된 수렴은 동위상 클록에 대한 위상 변화를 과잉 제어하여 데이터 아이의 중간에 대한 동위상 클록의 원하는 동기화가 달성되지 않을 위험이 있다. 양자의 대안적인 제어 알고리즘들로부터 이득들을 얻기 위해, 위상 보간기 제어 회로(235)의 실시예들은 초기에 바이너리 제어 알고리즘을 사용하고 그 후 선형 모드로 스위칭하도록 구성될 수 있다. 예를 들어, 동위상 클록 에지가 바이너리 모드 동안 10 영역으로 드리프트되고 다수의 CDR 사이클들에 걸쳐 거기에서 유지된다고 가정한다. 그러면, 데이터 레이트에 관하여 동위상 클록의 매우 느린 드리프트는 동위상 클록 레이트가 수렴(데이터와 동기화됨)에 근접해짐을 표시한다. 그러나 대응하는 업 또는 다운 펄스들은 동위상 클록 에지가 10 영역 내에서 계속 샘플링하는 한 유지될 것이다. 이는, 클록 레이트가 거의 수렴되었지만 위상이 계속 업 또는 다운 펄싱된다는 점에서 바람직하지 않다. 보간기 제어 회로(235)는, 바이너리 모드에서 시작하고 그리고 타이밍 워드가 10과 동일하게 지속되는 CDR 사이클들의 수에 관한 임계치를 사용하도록 구성될 수 있다. 타이밍 워드가 10과 동일하게 지속되는 연속적인 CDR 사이클들의 수가 임의의 양의(positive) 복수 임계치(N)를 초과하면, 보간기 제어 회로(235)는 그 후 선형 모드로 스위칭될 수 있다. 바이너리 및 선형 모드들의 이러한 조합은 동위상 클록(및 그것의 연관된 보조 및 직교위상 클록들)의 위상 시프트들을 과잉제어할 위험 없이 빠른 수렴이 달성된다는 점에서 상당히 유리하다. 수렴이 달성되면, 타이밍 워드는 00에서 01 사이에서 드리프트할 것이다. 결과적인 동위상 클록은 그 후, 도 2에서 도시된 바와 같이 데이터와 함께 복원된 클록으로서 전달될 수 있다. CDR 분야들에서 알려진 바와 같이, 수신된 데이터는 그 후 복원된 클록(동기화된 동위상 클록)에 따라 역-직렬화(de-serialize)될 수 있다. 예시적인 CDR 회로에 대한 동작의 방법이 이제 논의될 것이다.

[0037] 도 5는 동작의 예시적인 방법에 대한 흐름도이다. 제 1 동작은 동위상 클록, 동위상 클록으로부터 90도만큼 오프셋된 직교위상 클록 및 동위상 클록으로부터 90도의 프랙션 만큼 위상이 오프셋된 보조 클록을 생성하도록 다중-위상 클록의 위상들 간을 보간하는 것을 포함한다. 위상 보간기(210)에 의한 대응하는 클록들의 생성은 동작(500)의 예이다. 이 방법은 데이터 신호의 현재 데이터 사이클에 대응하는 샘플들의 현재 세트를 형성하고 데이터 신호의 선행 데이터 사이클에 대응하는 샘플들의 선행 세트를 형성하도록 데이터 신호를 샘플링하는 동작(505)을 더 포함하고, 샘플들의 현재 세트 및 샘플들의 선행 세트는 동위상 클록에 응답하여 샘플링된 동위상 샘플, 직교위상 클록에 응답하여 샘플링된 직교위상 샘플 및 보조 클록에 응답하여 샘플링된 보조 샘플을 각각 포함한다. 도 1의 샘플 세트들(105, 110 및 115) 중 임의의 하나의 생성은 샘플들의 현재 세트를 생성하는 예이다. 동일한 프로세스가 샘플들의 선행 세트를 생성하도록 선행 데이터 사이클에 대해, 예컨대, 도 1의 데이터 비트(Dn)에 대해 수행된다. 일반적으로, 이러한 샘플들의 선행 세트는 현재 데이터 사이클 직전(immediately-preceding)의 데이터 사이클로부터 취해질 필요가 없고, 보다 원격의 선행 데이터 사이클로부터 대신 샘플링될 수 있다.

[0038] 방법은 현재 타이밍 워드를 형성하도록 샘플들의 현재 세트 내의 샘플들의 제 1 쌍 및 샘플들의 현재 세트 내의 샘플들의 제 2 쌍을 프로세싱하는 것을 포함하는 동작(510)을 더 포함한다. 유사하게, 이 방법은 선행 타이밍 워드를 형성하도록 샘플들의 선행 세트 내의 샘플들의 제 1 쌍 및 샘플들의 선행 세트 내의 샘플들의 제 2 쌍을 프로세싱하는 동작(515)을 더 포함한다. 도 2의 XOR 게이트들(225 및 230)을 통해 샘플들의 각각의 세트에 대한 타이밍 워드의 생성은 동작들(510 및 515)의 예이다. 마지막으로, 본 방법은 현재 타이밍 워드와 선행 타이밍 워드의 비교에 응답하여 다중-위상 클록들의 위상들 사이의 보간을 제어하는 것을 포함하는 동작(520)을 포함한다. 동위상 클록이 데이터 레이트와 동기화되도록 CDR 제어 신호(240)를 조정하기 위해 선형 및 바이너리 제어 알고리즘들과 관련하여 논의된 바와 같은 타이밍 워드들의 비교가 동작(520)의 예이다. 동위상 클록의 결과적인 동기화가 주어지면, 동위상 클록에 응답하는 데이터 신호의 역직렬화가 CDR 회로에서 통상적인 바와 같이 진행될 수 있다.

[0039] 당업자들이 이제 인지할 바와 같이 그리고 당면의 특정 애플리케이션에 의존하여, 본 개시의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 본 개시의 범위로부터 벗어남 없이, 다수의 수정들, 교체들 및 변동들이 이루어질 수 있다. 이것을 고려하여, 본 개시의 범위는, 본원에서 설명되고 예시되는 특정 실시예들이 단지 본 개시의 일부 예들이기 때문에 이들로 제한되는 것이 아니라, 오히려 아래에 첨부된 청구항들 및 그의 기능적 등가물들의 것에 완전히 상응해야 한다.

Claims

CDR(clock and data recovery) 회로로서,
동위상 클록(in-phase clock), 상기 동위상 클록으로부터 직교위상 오프셋만큼 위상이 오프셋된 직교위상 클록(quadrature clock) 및 상기 동위상 클록으로부터 상기 직교위상 오프셋의 프랙션(fraction) 만큼 위상이 오프셋된 보조 클록을 제공하기 위해 다중-위상 클록의 다양한 위상들로부터 보간(interpolate)하도록 구성된 위상 보간기;
상기 동위상 클록에 응답하여 샘플링된 동위상 샘플, 상기 직교위상 클록에 응답하여 샘플링된 직교위상 샘플 및 상기 보조 클록에 응답하여 샘플링된 보조 샘플을 포함하는 샘플들의 세트를 형성하기 위해 데이터 신호를 샘플링하도록 구성된 데이터 샘플러; 및
상기 위상 보간기에 의한 보간을 제어하기 위해 상기 샘플들의 세트로부터 샘플들의 제 1 쌍을 프로세싱하고 상기 샘플들의 세트로부터 샘플들의 제 2 쌍을 프로세싱하도록 구성된 CDR 로직 회로를 포함하고,
상기 샘플들의 제 2 쌍은 상기 샘플들의 제 1 쌍과 상이한,
CDR 회로.
제 1 항에 있어서,
상기 샘플들의 제 1 쌍은 상기 동위상 샘플 및 상기 보조 샘플을 포함하고, 그리고 상기 샘플들의 제 2 쌍은 상기 보조 샘플 및 상기 직교위상 샘플을 포함하는,
CDR 회로.
제 1 항에 있어서,
상기 CDR 로직 회로는,
상기 샘플들의 제 1 쌍에 기초하여 타이밍 워드의 제 1 비트를 결정하도록 구성된 제 1 로직 게이트;
상기 샘플들의 제 2 쌍에 기초하여 상기 타이밍 워드의 제 2 비트를 결정하도록 구성된 제 2 로직 게이트; 및
상기 타이밍 워드에 응답하여 상기 위상 보간기를 제어하도록 구성된 위상 보간기 제어 회로를 포함하는,
CDR 회로.
제 3 항에 있어서,
상기 제 1 로직 게이트는 제 1 XOR 게이트를 포함하고, 그리고 상기 제 2 로직 게이트는 제 2 XOR 게이트를 포함하고, 상기 타이밍 워드는 상기 제 1 비트 및 상기 제 2 비트로부터 형성된 2-비트 타이밍 워드를 포함하는,
CDR 회로.
제 3 항에 있어서,
상기 위상 보간기 제어 회로는 추가로, 상기 타이밍 워드를 이전에 계산된 타이밍 워드와 비교하도록 구성되고, 그리고 상기 위상 보간기 제어 회로는 추가로, 상기 비교에 응답하여 상기 위상 보간기를 제어하도록 구성되는,
CDR 회로.
제 3 항에 있어서,
상기 제 1 로직 게이트 및 상기 제 2 로직 게이트는 상기 동위상 데이터 샘플이 상기 데이터 신호에 대한 현재 데이터 사이클의 3개의 별개의 영역들 중 하나에서 취해지는지 여부에 의존하여 상기 타이밍 워드가 3개의 가능한 값들 중 하나와 동일하도록 상기 타이밍 워드를 생성하게 구성되고, 그리고 상기 위상 보간기 제어 회로는 추가로, 상기 타이밍 워드가 상기 3개의 가능한 값들 중 어느 것과 동일한지에 응답하여 상기 위상 보간기에 의한 보간을 변경하도록 구성되는,
CDR 회로.
제 6 항에 있어서,
상기 위상 보간기 제어 회로는 추가로, 이전 데이터 사이클의 동위상 클록 샘플링에 비교하여, 상기 동위상 클록에 대한 에지가 상기 현재 데이터 사이클의 시작에 걸쳐 트랜지션(transition)한 것을 상기 타이밍 워드가 표시하는 것에 응답하여 상기 위상 보간기에 의한 보간을 변경하도록 구성되는,
CDR 회로.
제 7 항에 있어서,
상기 위상 보간기 제어 회로는 추가로, 상기 동위상 클록 에지에 대한 에지가 제 1 방향에서 상기 현재 데이터 사이클의 시작에 걸쳐 트랜지션한 것을 표시하는 타이밍 워드에 응답하여 상기 동위상 클록에 대한 위상을 증가시키도록 상기 위상 보간기에 지시하고, 그리고 상기 동위상 클록 에지가 상기 제 1 방향에 반대인 제 2 방향에서 상기 현재 데이터 사이클의 시작에 걸쳐 트랜지션한 것을 표시하는 타이밍 워드에 응답하여 상기 동위상 클록에 대한 위상을 감소시키도록 상기 위상 보간기에 지시하게 구성되는,
CDR 회로.
제 6 항에 있어서,
상기 위상 보간기 제어 회로는 추가로, 상기 동위상 데이터 샘플이 상기 현재 데이터 사이클의 영역들 중 특정한 영역으로부터 취해진 것을 표시하는 타이밍 워드에 응답하여 상기 동위상 클록에 대한 위상을 변경하도록 상기 위상 보간기에 지시하게 구성되는,
CDR 회로.
제 9 항에 있어서,
상기 특정한 영역은 상기 현재 데이터 사이클에 대한 시작 영역인,
CDR 회로.
제 6 항에 있어서,
상기 영역들 중 제 1 영역은 상기 현재 데이터 사이클의 시작으로부터 상기 현재 데이터 사이클의 프랙션(a)까지 연장되며, 여기서 α는 0보다 크고 0.5보다 작은,
CDR 회로.
제 11 항에 있어서,
상기 영역들 중 제 2 영역은 상기 제 1 영역의 끝으로부터 상기 현재 데이터 사이클의 중간지점까지 연장되고, 그리고 상기 영역들 중 나머지 제 3 영역은 상기 제 2 영역의 끝으로부터 상기 현재 데이터 사이클의 끝까지 연장되는,
CDR 회로.
제 1 항에 있어서,
상기 위상 보간기에 상기 다중-위상 클록을 제공하도록 구성된 다중-위상 위상 동기 루프를 더 포함하는,
CDR 회로.
제 13 항에 있어서,
상기 다중-위상 클록의 다양한 위상들은 0도 클록, 90도 클록, 180도 클록 및 270도 클록을 포함하는,
CDR 회로.
제 1 항에 있어서,
상기 CDR 로직 회로는 추가로, 상기 동위상 클록을 상기 데이터 신호에 대한 데이터 레이트의 1/2과 동기화하도록 상기 위상 보간기에 의한 보간을 제어하게 구성되는,
CDR 회로.
방법으로서,
동위상 클록, 상기 동위상 클록으로부터 90도만큼 오프셋된 직교위상 클록 및 상기 동위상 클록으로부터 90도의 프랙션 만큼 위상이 오프셋된 보조 클록을 생성하도록 다중-위상 클록의 위상들 사이에서 보간하는 단계;
데이터 신호의 현재 데이터 사이클에 대응하는 샘플들의 현재 세트를 형성하고 그리고 상기 데이터 신호의 선행 데이터 사이클에 대응하는 샘플들의 선행 세트를 형성하기 위해 상기 데이터 신호를 샘플링하는 단계 ― 상기 샘플들의 현재 세트 및 상기 샘플들의 선행 세트는 상기 동위상 클록에 응답하여 샘플링된 동위상 샘플, 상기 직교위상 클록에 응답하여 샘플링된 직교위상 샘플 및 상기 보조 클록에 응답하여 샘플링된 보조 샘플을 각각 포함함 ―;
현재 타이밍 워드를 형성하기 위해 상기 샘플들의 현재 세트 내의 샘플들의 제 1 쌍 및 상기 샘플들의 현재 세트 내의 샘플들의 제 2 쌍을 프로세싱하는 단계;
선행 타이밍 워드를 형성하기 위해 상기 샘플들의 선행 세트 내의 샘플들의 제 1 쌍 및 상기 샘플들의 선행 세트 내의 샘플들의 제 2 쌍을 프로세싱하는 단계; 및
상기 현재 타이밍 워드와 상기 선행 타이밍 워드의 비교에 응답하여 상기 다중-위상 클록들의 위상들 간의 보간을 제어하는 단계를 포함하는,
방법.
제 16 항에 있어서,
상기 동위상 클록에 따라 상기 데이터 신호를 역직렬화(deserializing)하는 단계를 더 포함하는,
방법.
제 16 항에 있어서,
상기 보조 클록 및 상기 직교위상 클록은 둘 모두 상기 동위상 클록에 대해 위상이 앞서는,
방법.
제 16 항에 있어서,
상기 보조 클록 및 상기 직교위상 클록은 둘 모두 상기 동위상 클록에 대해 위상이 지연되는,
방법.
제 16 항에 있어서,
상기 샘플들의 각각의 제 1 쌍을 프로세싱하는 것은 샘플들의 제 1 쌍을 XOR하는 것을 포함하고, 그리고 샘플들의 각각의 제 2 쌍을 프로세싱하는 것은 샘플들의 제 2 쌍을 XOR하는 것을 포함하는,
방법.
CDR(clock and data recovery) 회로로서,
동위상 클록, 상기 동위상 클록으로부터 90도만큼 오프셋된 직교위상 클록 및 상기 동위상 클록으로부터 90도의 프랙션 만큼 위상이 오프셋된 보조 클록을 생성하기 위해 다중-위상 클록의 위상들 사이에서 보간하도록 구성된 위상 보간기;
샘플들의 현재 세트 및 샘플들의 선행 세트를 형성하기 위해 데이터 신호를 샘플링하도록 구성된 데이터 샘플러 ― 상기 샘플들의 현재 세트 및 상기 샘플들의 선행 세트는 상기 동위상 클록에 응답하여 샘플링된 동위상 샘플, 상기 직교위상 클록에 응답하여 샘플링된 직교위상 샘플 및 상기 보조 클록에 응답하여 샘플링된 보조 샘플을 각각 포함함 ―;
상기 샘플들의 현재 세트에 대한 현재 타이밍 워드 및 상기 샘플들의 선행 세트에 대한 선행 타이밍 워드를 생성하도록 구성된 로직 게이트들의 쌍; 및
상기 현재 타이밍 워드와 상기 선행 타이밍 워드의 비교에 응답하여 상기 위상 보간기에 의한 보간을 제어하기 위한 수단을 포함하는,
CDR 회로.