KR20180003371A - Liquid crystal display device - Google Patents

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Abstract

Provided is a liquid crystal display apparatus capable of improving image quality defects generated when a single color is implemented. The liquid crystal display apparatus according to an embodiment of the present invention comprises a lower gate wiring and an upper gate wiring arranged between adjacent sub-pixels in one direction. The lower gate wiring and the upper gate wiring cross each other in a horizontal direction every M sub-pixels, wherein M is a positive integer greater than or equal to 2.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정 표시 장치에 관한 것으로서, 보다 구체적으로는 DRD(Double Rate Driving) 방식으로 구동되는 액정 표시 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device driven by a double rate driving (DRD) method.

액정 표시 장치는 컬러 필터가 구비되어 있는 상부 기판, 스위칭 소자와 화소 전극이 구비되어 있는 하부 기판, 및 상부 기판과 상기 하부 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다. The liquid crystal display device includes an upper substrate having a color filter, a lower substrate having a switching element and a pixel electrode, and a liquid crystal layer formed between the upper substrate and the lower substrate, And the image is displayed by adjusting the transmittance of light accordingly.

액정 표시 장치는 스위칭 소자에 게이트 신호를 인가하기 위해서 상기 스위칭 소자와 연결되어 있는 게이트 배선, 및 스위칭 소자에 데이터 신호를 인가하기 위해서 상기 스위칭 소자와 연결되어 있는 데이터 배선을 포함한다. 또한, 액정 표시 장치는 게이트 배선을 구동하기 위해서 상기 게이트 배선과 전기적으로 연결되어 있는 게이트 구동부, 및 데이터 배선을 구동하기 위해서 상기 데이터 배선과 전기적으로 연결되어 있는 데이터 구동부를 포함한다. The liquid crystal display includes a gate wiring connected to the switching element to apply a gate signal to the switching element, and a data wiring connected to the switching element to apply a data signal to the switching element. The liquid crystal display further includes a gate driver electrically connected to the gate line for driving the gate line, and a data driver electrically connected to the data line to drive the data line.

이러한 액정 표시 장치의 경우 대형화 및 고해상도가 요구됨에 따라 게이트 구동부와 데이터 구동부를 이루는 소스 드라이브 IC의 개수가 증가 된다. In the case of such a liquid crystal display device, the number of source driver ICs constituting the gate driver and the data driver is increased as the size and resolution are required.

그런데, 데이터 구동부는 다른 소자에 비하여 상대적으로 고가이기 때문에, 액정 표시 장치의 생산 단가를 줄이기 위해서 데이터 구동부를 이루는 소스 드라이브 IC의 개수를 줄이는 방안에 대해서 연구되었고, 그 결과 DRD 방식으로 구동하는 액정 표시 장치가 제안되었다. However, since the data driver is relatively more expensive than other devices, a method for reducing the number of source driver ICs constituting a data driver for reducing the production cost of a liquid crystal display has been studied. As a result, a liquid crystal display A device has been proposed.

DRD 방식으로 구동되는 액정 표시 장치는 기존의 일반적인 액정 표시 장치와 비교하여 게이트 배선의 개수는 2배로 늘리는 대신에 데이터 배선의 개수는 1/2로 줄임으로써 데이터 구동부를 이루는 소스 드라이브 IC의 개수를 1/2로 줄일 수 있다. 이러한, DRD 방식으로 구동되는 액정 표시 장치의 경우, 소스 드라이브 IC는 인접한 데이터 배선들에 서로 다른 극성의 데이터 전압들을 공급하는 컬럼 인버전 방식으로 구동될 수 있다. In the liquid crystal display device driven by the DRD method, the number of the data lines is reduced to 1/2, instead of doubling the number of the gate lines, as compared with the conventional liquid crystal display device, so that the number of source driver ICs constituting the data driver is set to 1 / 2. In the case of a liquid crystal display driven by the DRD scheme, the source drive IC may be driven in a version mode, which is a column for supplying data voltages of different polarities to adjacent data lines.

그러나, 종래의 DRD 방식 액정 표시 장치의 경우, 단색을 표시할 때, 하나의 게이트 배선에 연결된 복수개의 서브 화소들 간에 극성 상쇄가 원활하게 이루어지지 않아 화면에 수평 크로스토크(crosstalk)와 같은 화질 불량이 발생될 수 있다. 수평 크로스토크는 수평 라인의 띠와 같은 형태로 사용자에게 인지될 수 있다.However, in the conventional DRD type liquid crystal display device, polarity offset is not smoothly performed between a plurality of sub-pixels connected to one gate wiring when a monochromatic display is performed, so that a picture quality defect such as horizontal crosstalk May occur. The horizontal crosstalk can be perceived by the user in the form of a band of horizontal lines.

본 발명은 단색을 구현하는 경우 발생되는 화질 불량을 개선할 수 있는 액정 표시 장치를 제공하는 것을 기술적 과제로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display device capable of improving image quality defects generated when a single color is realized.

본 발명의 실시예는 복수의 화소 전극들, 일 방향으로 서로 인접한 화소 전극들 사이에 배치된 하부 게이트 배선과 상부 게이트 배선, 및 상기 하부 게이트 배선 및 상기 상부 게이트 배선과 교차하는 데이터 배선을 포함한다. 하부 게이트 배선과 상부 게이트 배선은 수평 방향으로 M(M은 2 이상의 양의 정수)개의 화소 전극들마다 서로 교차된다. An embodiment of the present invention includes a plurality of pixel electrodes, a lower gate wiring and an upper gate wiring disposed between pixel electrodes adjacent to each other in one direction, and a data wiring crossing the lower gate wiring and the upper gate wiring . The bottom gate wiring and the top gate wiring cross each other in the horizontal direction by M (M is a positive integer of 2 or more) pixel electrodes.

본 발명의 실시예는 하나의 수평 라인에 배열된 복수의 화소 전극들이 두 개의 게이트 배선(상부 게이트 배선 및 하부 게이트 배선) 및 복수의 화소 전극들의 개수의 1/2에 해당하는 개수의 데이터 배선을 이용한 DRD 방식으로 구동될 수 있다. 따라서, 본 발명의 실시예는 복수의 화소 전극들의 개수의 1/2에 해당하는 개수의 데이터 배선이 요구되므로 데이터 구동부를 이루는 소스 드라이브 IC의 개수를 1/2로 줄일 수 있어 생산 단가를 낮출 수 있다.In an embodiment of the present invention, a plurality of pixel electrodes arranged on one horizontal line are connected to two gate wirings (upper gate wirings and lower gate wirings) and a number of data wirings corresponding to 1/2 of the number of the plurality of pixel electrodes And can be driven by a DRD scheme using the same. Therefore, since the number of data lines corresponding to 1/2 of the number of the plurality of pixel electrodes is required, the number of source driver ICs constituting the data driver can be reduced to 1/2, have.

또한, 본 발명의 실시예는 서로 인접한 하부 게이트 배선과 상부 게이트 배선을 수평 방향으로 M(M은 2 이상의 양의 정수)개의 화소 전극들마다 서로 교차되도록 배치한다. 이에 따라, 본 발명의 실시예는 단색을 표시할 때, 하나의 게이트 배선에 연결된 복수의 서브 화소들 간에 극성 상쇄을 원활하게 구동할 수 있다. 그 결과, 본 발명의 실시예는 화면에 수평 크로스토크(crosstalk)와 같은 화질 불량이 발생되는 것을 방지할 수 있는 효과가 있다.In addition, in the embodiment of the present invention, the lower gate wirings and the upper gate wirings adjacent to each other are arranged so as to cross each other in the horizontal direction by M (M is a positive integer of 2 or more) pixel electrodes. Accordingly, when displaying a single color, the embodiment of the present invention can smoothly drive the polarity cancellation between a plurality of sub-pixels connected to one gate wiring. As a result, the embodiment of the present invention has an effect of preventing a picture quality defect such as horizontal crosstalk from occurring on the screen.

또한, 본 발명의 실시예는 상부 게이트 배선과 하부 게이트 배선을 서로 다른 층에 구비하고, 상부 게이트 배선과 게이트 전극을 게이트 콘택홀을 이용하여 접속한다. 따라서, 본 발명은 동일한 층에 두 개의 게이트 배선을 구비하는 종래와 비교하여, 게이트 배선의 설계 영역을 줄일 수 있는 효과가 있다. 그 결과, 본 발명의 실시예는 게이트 배선의 설계 영역이 줄어드는 만큼 액정 표시 장치의 개구율을 넓힐 수 있는 효과가 있다. In the embodiment of the present invention, the upper gate wiring and the lower gate wiring are provided in different layers, and the upper gate wiring and the gate electrode are connected using the gate contact hole. Therefore, the present invention has the effect of reducing the design area of the gate wiring, compared to the conventional case having two gate wirings in the same layer. As a result, the embodiment of the present invention has the effect of widening the aperture ratio of the liquid crystal display device as the design area of the gate wiring is reduced.

위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects of the present invention mentioned above, other features and advantages of the present invention will be described below, or may be apparent to those skilled in the art from the description and the description.

도 1은 본 발명의 실시예에 따른 액정 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 어레이 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 본 발명의 실시예에 따른 화소 어레이의 서브 화소들을 보여주는 예시도면이다.
도 4는 본 발명의 실시예에 따른 화소 어레이에 공급되는 데이터 전압들과 게이트 신호들을 보여주는 일 예시도면이다.
도 5는 도 3의 하부 게이트 배선과 상부 게이트 배선이 교차되는 영역을 상세하게 보여주는 평면도이다.
도 6은 도 5의 I-I'의 단면도이다.
도 7은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 8은 도 5의 Ⅲ-Ⅲ'의 단면도이다.
도 9는 도 5의 Ⅳ-Ⅳ'의 단면도이다. 1 is a perspective view illustrating a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a plan view showing the array substrate, the gate driver, the source drive IC, the flexible film, the circuit board, and the timing controller of FIG.
3 is an exemplary view showing sub-pixels of a pixel array according to an embodiment of the present invention.
4 is an exemplary view showing data voltages and gate signals supplied to a pixel array according to an embodiment of the present invention.
5 is a plan view showing in detail the region where the bottom gate wiring and the top gate wiring cross in FIG.
6 is a cross-sectional view taken along line I-I 'of FIG.
7 is a cross-sectional view of II-II 'of FIG.
8 is a cross-sectional view of III-III 'of FIG.
9 is a cross-sectional view taken along line IV-IV 'of FIG.

본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. The meaning of the terms described herein should be understood as follows.

단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.The word " first, "" second," and the like, used to distinguish one element from another, are to be understood to include plural representations unless the context clearly dictates otherwise. The scope of the right should not be limited by these terms. It should be understood that the terms "comprises" or "having" does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof. It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, Means any combination of items that can be presented from more than one. The term "on" means not only when a configuration is formed directly on top of another configuration, but also when a third configuration is interposed between these configurations.

이하에서는 본 발명에 따른 액정 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, preferred embodiments of the liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, like reference numerals are used to denote like elements throughout the drawings, even if they are shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명의 실시예에 따른 액정 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 어레이 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.1 is a perspective view illustrating a liquid crystal display device according to an embodiment of the present invention. FIG. 2 is a plan view showing the array substrate, the gate driver, the source drive IC, the flexible film, the circuit board, and the timing controller of FIG.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정 표시 장치(100)는 액정 표시 패널(110), 게이트 구동부(120), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(130), 연성필름(140), 회로보드(150), 및 타이밍 제어부(160)를 포함한다.1 and 2, a liquid crystal display 100 according to an exemplary embodiment of the present invention includes a liquid crystal display panel 110, a gate driver 120, a source driver integrated circuit (IC) ) 130, a flexible film 140, a circuit board 150, and a timing control unit 160. [

액정 표시 패널(110)은 어레이 기판(111)과 대향 기판(112)을 포함한다. 대향 기판(112)은 봉지 기판일 수 있다. 어레이 기판(111)과 대향 기판(112)은 플라스틱 또는 유리(glass) 기판 일 수 있다.The liquid crystal display panel 110 includes an array substrate 111 and an opposite substrate 112. The counter substrate 112 may be an encapsulating substrate. The array substrate 111 and the counter substrate 112 may be plastic or glass substrates.

대향 기판(112)과 마주보는 어레이 기판(111)의 일면 상에는 게이트 배선들, 데이터 배선들, 및 화소들이 형성된다. 화소들은 게이트 배선들과 데이터 배선들의 교차 구조에 의해 정의되는 영역에 마련된다. 액정 표시 패널(110)은 도 2와 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 배선들, 데이터 배선들, 및 화소들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(120)와 패드들이 형성될 수 있다.On one surface of the array substrate 111 facing the counter substrate 112, gate wirings, data wirings, and pixels are formed. The pixels are provided in an area defined by the intersection structure of the gate wirings and the data wirings. The liquid crystal display panel 110 may be divided into a display area DA in which pixels are formed and an image is displayed and a non-display area NDA in which an image is not displayed, as shown in FIG. Gate wirings, data lines, and pixels may be formed in the display area DA. A gate driver 120 and pads may be formed in the non-display area NDA.

게이트 구동부(120)는 타이밍 제어부(160)로부터 입력되는 게이트 제어신호에 따라 게이트 배선들에 게이트 신호들을 공급한다. 게이트 구동부(120)는 액정 표시 패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부(120)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 액정 표시 패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 부착될 수도 있다.The gate driver 120 supplies gate signals to the gate wirings in accordance with a gate control signal input from the timing controller 160. The gate driver 120 may be formed in a non-display area DA on one side or both sides of the display area DA of the liquid crystal display panel 110 in a gate driver in panel (GIP) manner. Alternatively, the gate driver 120 may be formed as a driving chip, mounted on a flexible film, and mounted on one side or both sides of the display area DA of the liquid crystal display panel 110 in a tape automated bonding (TAB) ). ≪ / RTI >

소스 드라이브 IC(130)는 타이밍 제어부(160)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(130)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 배선들에 공급한다. 소스 드라이브 IC(130)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(140)에 실장될 수 있다.The source driver IC 130 receives the digital video data and the source control signal from the timing controller 160. The source drive IC 130 converts the digital video data into analog data voltages according to the source control signal and supplies the analog data voltages to the data lines. When the source drive IC 130 is fabricated from a driving chip, the source drive IC 130 may be mounted on the flexible film 140 using a chip on film (COF) method or a chip on plastic (COP) method.

액정 표시 패널(110)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(140)에는 패드들과 소스 드라이브 IC(130)를 연결하는 배선들, 패드들과 회로보드(150)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(140)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(140)의 배선들이 연결될 수 있다.Pads such as data pads may be formed in the non-display area NDA of the liquid crystal display panel 110. [ Wires connecting the pads and the source drive IC 130 and wirings connecting the pads and the wirings of the circuit board 150 may be formed in the flexible film 140. The flexible film 140 is adhered to the pads using an anisotropic conducting film, whereby the pads and the wirings of the flexible film 140 can be connected.

회로보드(150)는 연성필름(140)들에 부착될 수 있다. 회로보드(150)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(150)에는 타이밍 제어부(160)가 실장될 수 있다. 회로보드(150)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.The circuit board 150 may be attached to the flexible films 140. The circuit board 150 may be implemented with a plurality of circuits implemented with driving chips. For example, the timing control unit 160 may be mounted on the circuit board 150. [ The circuit board 150 may be a printed circuit board or a flexible printed circuit board.

타이밍 제어부(160)는 회로보드(150)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(60)는 타이밍 신호에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(130)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(160)는 게이트 제어신호를 게이트 구동부(120)에 공급하고, 소스 제어신호를 소스 드라이브 IC(130)들에 공급한다.The timing controller 160 receives digital video data and a timing signal from an external system board through a cable of the circuit board 150. [ The timing controller 60 generates a gate control signal for controlling the operation timing of the gate driver 120 and a source control signal for controlling the source driver ICs 130 based on the timing signal. The timing controller 160 supplies a gate control signal to the gate driver 120 and a source control signal to the source driver ICs 130. [

도 3은 본 발명의 실시예에 따른 화소 어레이의 서브 화소들을 보여주는 예시도면이다. 3 is an exemplary view showing sub-pixels of a pixel array according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치의 화소 어레이에는 하부 게이트 배선(BGLk-1 내지 BGLk+1), 상부 게이트 배선(TGLk-1 내지 TGLk+1), 데이터 배선(DLj-2 내지 DLj+2), 공통 전압 배선들(VcomL) 및 복수의 화소 전극들(PE)이 구비되어 있다. 3, the pixel array of the liquid crystal display according to the embodiment of the present invention includes bottom gate lines BGLk-1 to BGLk + 1, top gate lines TGLk-1 to TGLk + 1, data lines DLj -2 to DLj + 2, common voltage lines VcomL, and a plurality of pixel electrodes PE.

하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 일 방향으로 서로 인접한 화소 전극들(PE) 사이에 배치된다. 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 서로 나란하게 배치될 수 있다. 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 수평 방향(Y축 방향)으로 M(M은 2 이상의 양의 정수)개의 화소 전극들(PE)마다 서로 교차되도록 구비될 수 있다. 예를 들어, 도 3과 같이, 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 4 개의 화소 전극들(PE) 마다 서로 교차되도록 구비될 수 있다. The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 are disposed between adjacent pixel electrodes PE in one direction. The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 may be arranged side by side. The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 are arranged in the horizontal direction (Y-axis direction) with M (M is a positive integer of 2 or more) As shown in FIG. For example, as shown in FIG. 3, the lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 may be provided so as to cross each other at every four pixel electrodes PE have.

구체적으로, 하부 게이트 배선(BGLk-1 내지 BGLk+1)은 수직 방향(X축 방향)으로 나란하게 배치된 제k-1, 제k, 및 제 k+1 하부 게이트 배선들(BGLk-1, BGLk, BGLk+1)을 포함할 수 있다. 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 수직 방향(X축 방향)으로 나란하게 배치된 제k-1, 제k, 및 제 k+1 상부 게이트 배선들(TGLk-1, TGLk, TGLk+1)을 포함할 수 있다. 여기서, k는 2<k<n을 만족하는 양의 정수로 정의될 수 있다. Specifically, the lower gate wirings BGLk-1 to BGLk + 1 are connected to the k-th, k-th and k + 1th lower gate wirings BGLk-1, BGLk, BGLk + 1). The upper gate wirings TGLk-1 to TGLk + 1 are connected to the (k + 1) th and (k + 1) th upper gate wirings TGLk-1, TGLk, TGLk +1). Here, k may be defined as a positive integer satisfying 2 < k < n.

제k-1 하부 게이트 배선(BGLk-1)은 제k-1 상부 게이트 배선(TGLk-1)과 서로 인접하게 배치되고, 제k 하부 게이트 배선(BGLk)은 제k 상부 게이트 배선(TGLk)과 서로 인접하게 배치될 수 있다. 또한, 제 k+1 하부 게이트 배선(BGLk+1)은 제k+1 상부 게이트 배선(TGLk+1)과 서로 인접하게 배치될 수 있다. 이 경우, 서로 인접하게 배치된 제k-1 하부 게이트 배선(BGLk-1)과 제k-1 상부 게이트 배선(TGLk-1)이 서로 교차될 수 있으며, 서로 인접한 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)이 서로 교차될 수 있다. 또한, 서로 인접한 제 k+1 하부 게이트 배선(BGLk+1)과 제k+1 상부 게이트 배선(TGLk+1)이 서로 교차될 수 있다. The kth lower gate wiring BGLk-1 is disposed adjacent to the kth upper gate wiring TGLk-1, and the kth lower gate wiring BGLk is disposed adjacent to the kth upper gate wiring TGLk. Can be disposed adjacent to each other. Also, the (k + 1) th lower gate wiring BGLk + 1 may be disposed adjacent to the (k + 1) th upper gate wiring TGLk + 1. In this case, the (k-1) th lower gate wiring BGLk-1 and the (k-1) th upper gate wiring TGLk-1 disposed adjacent to each other may intersect with each other, And the kth upper gate wiring TGLk may cross each other. Further, the (k + 1) th lower gate wiring BGLk + 1 and the (k + 1) th upper gate wiring TGLk + 1 adjacent to each other may intersect with each other.

일 예에 따른 서로 인접한 제k-1 하부 게이트 배선(BGLk-1)과 제k-1 상부 게이트 배선(TGLk-1)이 교차하는 영역과 서로 인접한 제k+1 하부 게이트 배선(BGLk+1)과 제k+1 상부 게이트 배선(TGLk+1)이 교차하는 영역은 동일한 데이터 배선과 중첩될 수 있다. 이 경우, 서로 인접한 제k-1 하부 게이트 배선(BGLk-1)과 제k-1 상부 게이트 배선(TGLk-1)이 교차하는 영역과 서로 인접한 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)이 교차하는 영역은 서로 다른 데이터 배선과 중첩될 수 있다. 예를 들어, 제k-1 하부 게이트 배선(BGLk-1)과 제k-1 상부 게이트 배선(TGLk-1)이 교차하는 영역은 제j-1 데이터 배선(DLj-1) 및 제j+1 데이터 배선(DLj+1)과 중첩될 수 있다. 또한, 제k+1 하부 게이트 배선(BGLk+1)과 제k+1 상부 게이트 배선(TGLk+1)이 교차하는 영역은 제j-1 데이터 배선(DLj-1) 및 제j+1 데이터 배선(DLj+1)과 중첩될 수 있다. 이 경우, 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)이 교차하는 영역은 제j 데이터 배선(DLj)과 중첩될 수 있다.(K + 1) -th lower gate wiring BGLk + 1 adjacent to each other and a region where the k-1 lower gate wiring BGLk-1 and the k-1 upper gate wiring TGLk- And the (k + 1) th upper gate wiring (TGLk + 1) intersect with the same data line. In this case, a region where the k-1 lower gate wiring BGLk-1 and the k-1 upper gate wiring TGLk-1 adjacent to each other intersect with the kth lower gate wiring BGLk and the kth upper gate The region where the wiring TGLk crosses can be overlapped with different data lines. For example, a region where the (k-1) th lower gate line BGLk-1 and the (k-1) th upper gate line TGLk-1 intersect is the (j-1) th data line DLj- And may overlap with the data line DLj + 1. The region where the (k + 1) th lower gate wiring BGLk + 1 and the (k + 1) th upper gate wiring TGLk + 1 intersect is connected to the (j + 1) th data line DLj- (DLj + 1). In this case, the region where the kth lower gate wiring BGLk and the kth upper gate wiring TGLk intersect can overlap with the jth data wiring DLj.

제k-1 하부 게이트 배선(BGLk-1) 및 제k-1 상부 게이트 배선(TGLk-1)과 제k 하부 게이트 배선(BGLk) 및 제k 상부 게이트 배선(TGLk) 사이에는 제1 내지 제8 화소 전극들(PE1 내지 PE8)이 배치될 수 있다. 또한, 제k 하부 게이트 배선(BGLk) 및 제k 상부 게이트 배선(TGLk)과 k+1 하부 게이트 배선(BGLk+1) 및 제k+1 상부 게이트 배선(TGLk+1) 사이에는 제9 내지 제16 화소 전극들(PE9 내지 PE16)들이 배치될 수 있다. 이 경우, 제k-1 하부 게이트 배선(BGLk-1)과 제k-1 상부 게이트 배선(TGLk-1) 사이 영역, 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk) 사이 영역, 및 k+1 하부 게이트 배선(BGLk+1)과 제k+1 상부 게이트 배선(TGLk+1) 사이 영역에는 화소 전극들이 구비되지 않을 수 있다. The first to eighth (ninth) to eighth (seventh) to eighth (seventh) to eighth (seventh to eighth) gate wiring lines BGLk-1 and BGLk- The pixel electrodes PE1 to PE8 may be disposed. In addition, between the kth lower gate wiring BGLk and the kth upper gate wiring TGLk, the k + 1 lower gate wiring BGLk + 1 and the (k + 1) upper gate wiring TGLk + 1, 16 pixel electrodes PE9 to PE16 may be arranged. In this case, a region between the k-1 lower gate wiring BGLk-1 and the k-1 upper gate wiring TGLk-1, a region between the kth lower gate wiring BGLk and the kth upper gate wiring TGLk And the pixel electrode may not be provided in a region between the (k + 1) th lower gate line BGLk + 1 and the (k + 1) th upper gate line TGLk + 1.

본 발명의 실시예에 따른 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 서로 다른 층에 구비될 수 있다. 즉, 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 적어도 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치될 수 있다. 이에 따라, 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 서로 접촉하지 않을 수 있다. The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 according to the embodiment of the present invention may be provided in different layers. That is, the lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 may be disposed in different layers with at least one insulating film interposed therebetween. Accordingly, the lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 may not contact each other.

하부 게이트 배선(BGLk-1 내지 BGLk+1)으로는 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 연결되어 있는 박막 트랜지스터(T)들을 구동하기 위한 게이트 신호가 인가될 수 있다. 또한, 상부 게이트 배선(TGLk-1 내지 TGLk+1)으로는 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 연결되어 있는 박막 트랜지스터(T)들을 구동하기 위한 게이트 신호가 인가될 수 있다. Gate signals for driving the thin film transistors T connected to the lower gate wirings BGLk-1 to BGLk + 1 may be applied to the lower gate wirings BGLk-1 to BGLk + 1. Gate signals for driving the thin film transistors T connected to the upper gate wirings TGLk-1 to TGLk + 1 may be applied to the upper gate wirings TGLk-1 to TGLk + 1.

데이터 배선(DLj-2 내지 DLj+2)은 수직 방향(X축 방향)과 상이한 수평 방향(Y축 방향)으로 나란하게 배열된다. 데이터 배선(DLj-2 내지 DLj+2)은 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 교차하도록 구비된다. 데이터 배선(DLj-2 내지 DLj+2)은 도 3과 같이 제j-2 내지 j+2 데이터 배선들(DLj-2 내지 DLj+2)을 포함할 수 있다. 예를 들어, 데이터 배선(DLj-2 내지 DLj+2)은 직선으로 이루어 질 수 있으나, 반드시 이에 한정되지 않는다. 즉, 데이터 배선(DLj-2 내지 DLj+2)은 화소 전극들(PE) 각각의 형상에 따라 굽어진(bent) 직선으로 이루어질 수도 있다. The data lines DLj-2 to DLj + 2 are arranged in parallel in the horizontal direction (Y-axis direction) different from the vertical direction (X-axis direction). The data lines DLj-2 to DLj + 2 are provided so as to cross the lower gate lines BGLk-1 to BGLk + 1 and the upper gate lines TGLk-1 to TGLk + 1. The data lines DLj-2 to DLj + 2 may include j-2 to j + 2 data lines DLj-2 to DLj + 2 as shown in FIG. For example, the data lines DLj-2 to DLj + 2 may be straight lines, but are not necessarily limited thereto. That is, the data lines DLj-2 to DLj + 2 may be straight lines bent according to the shape of each of the pixel electrodes PE.

본 발명의 실시예에 따른 데이터 배선(DLj-2 내지 DLj+2)의 개수는 어느 한 수평 라인에 배치된 화소 전극들의 개수의 1/2에 해당될 수 있다. 예를 들어, 본 발명의 실시예는 어느 한 수평 라인에 배열된 복수의 화소 전극들(PE2 내지 PE7)이 두 개의 게이트 배선(상부 게이트 배선 및 하부 게이트 배선) 및 화소 전극들(PE2 내지 PE7)의 개수의 1/2에 해당하는 개수의 데이터 배선(DLj-1, DLj, DLj+2)을 이용한 DRD 방식으로 구동될 수 있다. 따라서, 본 발명의 실시예는 복수의 화소 전극들의 개수의 1/2에 해당하는 개수의 데이터 배선이 요구되므로 데이터 구동부를 이루는 소스 드라이브 IC의 개수를 1/2로 줄일 수 있어 생산 단가를 낮출 수 있는 효과가 있다. The number of data lines DLj-2 to DLj + 2 according to the embodiment of the present invention may correspond to 1/2 of the number of pixel electrodes arranged in any one horizontal line. For example, in the embodiment of the present invention, a plurality of pixel electrodes PE2 to PE7 arranged on a horizontal line are connected to two gate wirings (upper gate wiring and lower gate wiring) and pixel electrodes PE2 to PE7, The data lines DLj-1, DLj, DLj + 2 corresponding to 1/2 of the number of the data lines DLj-1, DLj, DLj + 2. Therefore, since the number of data lines corresponding to 1/2 of the number of the plurality of pixel electrodes is required, the number of source driver ICs constituting the data driver can be reduced to 1/2, There is an effect.

공통 전압 배선들(VcomL)은 데이터 배선(DLj-2 내지 DLj+2) 사이에 마련될 수 있다. 공통 전압 배선들(VcomL)은 데이터 배선(DLj-2 내지 DLj+2)과 평행하게 배치될 수 있다. 공통 전압 배선들(VcomL)은 데이터 배선(DLj-2 내지 DLj+2)이 구비되지 않은 화소 전극들(PE) 사이의 경계에 배치될 수 있다. 이러한, 공통 전압 배선들(VcomL)으로는 액정층의 액정을 구동하기 위한 공통 전압이 인가될 수 있다. The common voltage lines VcomL may be provided between the data lines DLj-2 to DLj + 2. The common voltage lines VcomL may be arranged in parallel with the data lines DLj-2 to DLj + 2. The common voltage lines VcomL may be disposed at the boundary between the pixel electrodes PE in which the data lines DLj-2 to DLj + 2 are not provided. A common voltage for driving the liquid crystal layer of the liquid crystal layer may be applied to the common voltage lines VcomL.

본 발명의 실시예에 따르면, 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 데이터 배선(DLj-2 내지 DLj+2)의 교차 구조에 의해 서브 화소들이 정의될 수 있다. 서브 화소들 각각에는 박막 트랜지스터(T) 및 박막 트랜지스터(T)와 전기적으로 연결되는 복수의 화소 전극들(PE)이 구비될 수 있다. 박막 트랜지스터(T)들은 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 데이터 배선(DLj-2 내지 DLj+2)이 교차하는 영역들에 구비될 수 있다. 또한, 박막 트랜지스터(T)들은 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 데이터 배선(DLj-2 내지 DLj+2)이 교차하는 영역들에 구비될 수 있다. According to the embodiment of the present invention, by the intersection structure of the lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 and the data wirings DLj-2 to DLj + 2 Sub-pixels can be defined. Each of the sub-pixels may include a thin film transistor T and a plurality of pixel electrodes PE electrically connected to the thin film transistor T. [ The thin film transistors T may be provided in regions where the lower gate lines BGLk-1 to BGLk + 1 intersect with the data lines DLj-2 to DLj + 2. The thin film transistors T may be provided in regions where the upper gate lines TGLk-1 to TGLk + 1 intersect with the data lines DLj-2 to DLj + 2.

복수의 화소 전극들(PE)은 액정 표시 장치에서 화상을 표시한다. 복수의 화소 전극들(PE)은 어느 하나의 데이터 배선을 중심으로 그 일측과 타측, 예로서 좌측과 우측 각각에 마련될 수 있다. 예를 들어, 제j 데이터 배선(DLj)의 좌측에는 제j 데이터 배선(DLj)과 제k-1 하부 게이트 배선(BGLk-1)에 의해 구동되는 박막 트랜지스터(T)를 포함하는 제4 화소 전극(PE4)이 마련될 수 있다. 또한, 제j 데이터 배선(DLj)의 좌측에는 제j 데이터 배선(DLj)과 제k 하부 게이트 배선(BGLk)에 의해 구동되는 박막 트랜지스터(T)를 포함하는 제12 화소 전극(PE12)이 마련될 수 있다. 또한, 제j 데이터 배선(DLj)의 우측에는 제j 데이터 배선(DLj)과 제k 하부 게이트 배선(BGLk)에 의해 구동되는 박막 트랜지스터(T)를 포함하는 제5 화소 전극(PE5)이 마련될 수 있다. 또한, 제j 데이터 배선(DLj)의 우측에는 제j 데이터 배선(DLj)과 제k+1 하부 게이트 배선(BGLK+1)에 의해 구동되는 박막 트랜지스터(T)를 포함하는 제14 화소 전극(PE14)이 마련될 수 있다. The plurality of pixel electrodes PE displays an image on the liquid crystal display device. The plurality of pixel electrodes PE may be provided on one side and the other side, for example, on the left side and the right side, respectively, with respect to one data line. For example, on the left side of the j-th data line DLj, a fourth pixel electrode (not shown) including a thin film transistor T driven by the jth data line DLj and the (k-1) (PE4) may be provided. A twelfth pixel electrode PE12 including a thin film transistor T driven by the jth data line DLj and the kth lower gate line BGLk is provided on the left side of the jth data line DLj . A fifth pixel electrode PE5 including a thin film transistor T driven by the jth data line DLj and the kth lower gate line BGLk is provided on the right side of the jth data line DLj . A fourteenth pixel electrode PE14 including a thin film transistor T driven by the jth data line DLj and the (k + 1) th lower gate line BGLK + 1 is formed on the right side of the jth data line DLj. ) May be provided.

한편, 본 발명의 실시예에 따른 액정 표시 장치는 액정 표시 패널에 입력되는 디지털 비디오 데이터를 분석하여 도 3과 같이 수평 방향(Y축 방향)으로 배치된 제1 내지 제4 화소 전극들(PE1 내지 PE4)을 하나의 화소(P1)로 설정할 수 있다. 이 경우, 제1 화소 전극(PE1)는 백색 서브 화소이고, 제2 화소 전극(PE2)는 적색 서브 화소이고, 제3 화소 전극(PE3)는 녹색 서브 화소이고, 제4 화소 전극(PE4)은 청색 서브 화소일 수 있다. 이하에서는 설명의 편의상 수평 방향으로 배치된 상기 하나의 화소(P1)를 제1 화소라고 정의한다. Meanwhile, the liquid crystal display according to the embodiment of the present invention analyzes the digital video data input to the liquid crystal display panel and generates first to fourth pixel electrodes PE1 to PE4 arranged in the horizontal direction (Y-axis direction) PE4 can be set as one pixel P1. In this case, the first pixel electrode PE1 is a white sub pixel, the second pixel electrode PE2 is a red sub pixel, the third pixel electrode PE3 is a green sub pixel, and the fourth pixel electrode PE4 is a And may be a blue sub-pixel. Hereinafter, for convenience of description, the one pixel P1 arranged in the horizontal direction is defined as a first pixel.

도 3과 같이, 제1 화소(P1)는 수평 방향(Y축 방향)으로 나란하게 배치된 제1 내지 제4 화소 전극(PE1 내지 PE4)을 포함할 수 있다. 이 경우, 제1 화소 전극(PE1)은 제k-1 상부 게이트 배선(TGLk-1)에 접속되고, 제2 화소 전극과 제3 화소 전극(PE2, PE3)은 제k 상부 게이트 배선(TGLk)에 접속될 수 있다. 또한, 제4 화소 전극(PE4)은 제k-1 하부 게이트 배선(BGLk-1)에 접속될 수 있다. As shown in FIG. 3, the first pixel P1 may include first to fourth pixel electrodes PE1 to PE4 arranged in a horizontal direction (Y-axis direction). In this case, the first pixel electrode PE1 is connected to the (k-1) th upper gate line TGLk-1, the second pixel electrode and the third pixel electrodes PE2 and PE3 are connected to the kth upper gate line TGLk, Lt; / RTI &gt; Further, the fourth pixel electrode PE4 may be connected to the (k-1) th lower gate line BGLk-1.

제1 화소(P1)와 수평 방향(Y축 방향)으로 인접한 제2 화소(P2)는 수평 방향으로 나란하게 배치된 제5 내지 제8 화소 전극들(PE5 내지 PE8)을 포함할 수 다. 이 경우, 제5 화소 전극(PE5)과 제8 화소 전극(PE8)은 제k 하부 게이트 배선(BGLk)에 접속되고, 제6 화소 전극(PE6)은 제k-1 하부 게이트 배선(BGLk-1)에 접속될 수 있다. 또한, 제7 화소 전극(PE7)은 제k-1 상부 게이트 배선(TGLk-1)에 접속될 수 있다. The second pixel P2 adjacent to the first pixel P1 in the horizontal direction (Y axis direction) may include the fifth through eighth pixel electrodes PE5 through PE8 arranged in the horizontal direction. In this case, the fifth pixel electrode PE5 and the eighth pixel electrode PE8 are connected to the kth lower gate line BGLk, the sixth pixel electrode PE6 is connected to the (k-1) th lower gate line BGLk-1 . Furthermore, the seventh pixel electrode PE7 may be connected to the (k-1) th upper gate wiring TGLk-1.

그러나 이에 한정되지 않으며, 본 발명의 실시예에 따른 액정 표시 장치는 액정 표시 패널에 입력되는 디지털 비디오 데이터를 분석하여 도 3과 같이 사각형 형태로 배치된 한 행의 제1 화소 전극(PE1)와 제2 화소 전극(PE2), 및 다른 행의 제9 화소 전극(PE9) 및 제10 화소 전극(PE10)을 하나의 화소(PX)로 설정하여 영상을 표시할 수도 있다. 이 경우, 제1 화소 전극(PE1)는 백색 서브 화소이고, 제2 화소 전극(PE2)은 적색 서브 화소이고, 제9 화소 전극(PE9)는 녹색 서브 화소이고, 제10 화소 전극(PE10)는 청색 서브 화소일 수 있다. 이 경우, 제9 화소 전극(PE9)은 제k+1 상부 게이트 배선(TGLk+1)에 접속될 수 있으며, 제10 화소 전극(PE10)은 제k 하부 게이트 배선(BGLk)에 접속될 수 있다. However, the present invention is not limited thereto. The liquid crystal display according to an embodiment of the present invention may analyze the digital video data input to the liquid crystal display panel to form a row of first pixel electrodes PE1 and a second pixel electrode PE2, It is also possible to display an image by setting the two pixel electrodes PE2 and the ninth pixel electrode PE9 and the tenth pixel electrode PE10 in one row to one pixel PX. In this case, the first pixel electrode PE1 is a white sub pixel, the second pixel electrode PE2 is a red sub pixel, the ninth pixel electrode PE9 is a green sub pixel, and the tenth pixel electrode PE10 is a And may be a blue sub-pixel. In this case, the ninth pixel electrode PE9 may be connected to the (k + 1) th upper gate wiring TGLk + 1 and the tenth pixel electrode PE10 may be connected to the kth lower gate wiring BGLk .

이하에서는 설명의 편의를 위해, 표시패널에 입력되는 디지털 비디오 데이터를 분석하여 수평 방향으로 배치된 서브 화소들을 하나의 화소(P1)로 설정하거나 사각형 형태로 배치된 서브 화소들을 하나의 화소(PX)로 설정하는 방법을 M+ 알고리즘으로 칭하기로 한다.Hereinafter, the digital video data input to the display panel is analyzed to set the sub-pixels arranged in the horizontal direction as one pixel P1 or the sub-pixels arranged in a rectangular shape as one pixel PX, Will be referred to as an M + algorithm.

종래의 상술한 M+ 알고리즘을 이용하는 종래의 액정 표시 장치의 경우, 단색을 표시할 때, 하나의 게이트 배선에 연결된 복수 개의 서브 화소들 간에 극성 상쇄가 원활하게 이루어지지 않아 화면에 수평 크로스토크(crosstalk)와 같은 화질 불량이 발생되는 문제점이 있다. In the conventional liquid crystal display device using the above-described M + algorithm, since polarity cancellation is not smoothly performed between a plurality of sub-pixels connected to one gate wiring when a single color is displayed, horizontal crosstalk is generated on the screen, There is a problem that image quality defects such as those described above occur.

그러나, 본 발명의 실시예는 일 방향으로 서로 인접한 화소 전극들(PE) 사이에 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 상부 게이트 배선(TGLk-1 내지 TGLk+1)을 구비하고, 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 상부 게이트 배선(TGLk-1 내지 TGLk+1)을 수평 방향으로 M(M은 2 이상의 양의 정수)개의 화소 전극들마다 서로 교차되도록 배치한다. 이에 따라, 본 발명의 실시예는 단색을 표시할 때, 하나의 게이트 배선에 연결된 복수개의 서브 화소들 간에 극성 상쇄을 원활하게 구동할 수 있다. 그 결과, 본 발명의 실시예는 화면에 수평 크로스토크(crosstalk)와 같은 화질 불량이 발생되는 것을 방지할 수 있는 효과가 있다. However, in the embodiment of the present invention, the lower gate lines BGLk-1 to BGLk + 1 and the upper gate lines TGLk-1 to TGLk + 1 are provided between the adjacent pixel electrodes PE in one direction, The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 are arranged so as to cross each other in the horizontal direction for every M (M is a positive integer of 2 or more) pixel electrodes. Accordingly, when displaying a single color, the embodiment of the present invention can smoothly drive the polarity cancellation between a plurality of sub-pixels connected to one gate wiring. As a result, the embodiment of the present invention has an effect of preventing a picture quality defect such as horizontal crosstalk from occurring on the screen.

도 4는 본 발명의 실시예에 따른 화소 어레이에 공급되는 데이터 전압들과 게이트 신호들을 보여주는 일 예시도면이다. 도 4에는 제N(N은 자연수) 프레임 기간과 제N+1 프레임 기간 동안 소스 드라이브 IC로부터 출력되는 데이터 전압들이 나타나 있고, 게이트 구동부로부터 출력되는 게이트 펄스들이 나타나 있다. 4 is an exemplary view showing data voltages and gate signals supplied to a pixel array according to an embodiment of the present invention. FIG. 4 shows data voltages output from the source driver IC during the N-th (N is a natural number) frame period and the (N + 1) -th frame period, and gate pulses outputted from the gate driver are shown.

도 4에서는 설명의 편의를 위해 도 3의 데이터 배선(DLj-2 내지 DLj+2)에 공급되는 제1 내지 제5 데이터 전압들(DV1~DV5), 하부 게이트 배선(BGLk-1 내지 BGLk+1)에 공급되는 제1, 3, 6 게이트 펄스들(GP1, GP3, GP6), 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)에 공급되는 제2, 4, 5 게이트 펄스들(GP2, GP4, GP5)만을 예시하였다. 즉, DV1은 제j-2 데이터 배선(DLj-2)에 공급되는 제1 데이터 전압들, DV2는 제j-1 데이터 배선(DLj-1)에 공급되는 제2 데이터 전압들, DV3은 제j 데이터 배선(DLj)에 공급되는 제3 데이터 전압들, DV4는 제j+1 데이터 배선(DLj+1)에 공급되는 제4 데이터 전압들, DV5는 제j+2 데이터 배선(DLj+2)에 공급되는 제5 데이터 전압들을 의미한다. 4, the first to fifth data voltages DV1 to DV5 supplied to the data lines DLj-2 to DLj + 2 shown in FIG. 3, the lower gate lines BGLk-1 to BGLk + 1 Third, and sixth gate pulses GP1, GP3, and GP6 that are supplied to the upper gate lines TGLk-1 to TGLk + , GP5). In other words, DV1 is the first data voltages supplied to the j-2 data wiring DLj-2, DV2 is the second data voltages supplied to the j-1 data wiring DLj-1, The third data voltages supplied to the data line DLj, DV4 are the fourth data voltages supplied to the (j + 1) th data line DLj + 1, and DV5 is the Quot; means the fifth data voltages supplied.

또한, GP1은 제k-1 하부 게이트 배선(BGLk-1)에 공급되는 제1 게이트 펄스, GP2는 제k-1 상부 게이트 배선(TGLk-1)에 공급되는 제2 게이트 펄스, GP3은 제k 하부 게이트 배선(BGLk)에 공급되는 제3 게이트 펄스, GP4는 제k 상부 게이트 배선(TGLk)에 공급되는 제4 게이트 펄스, GP5는 제k+1 상부 게이트 배선(TGLk+1)에 공급되는 제5 게이트 펄스, GP6은 제k+1 하부 게이트 배선(BGLk+1)에 공급되는 제6 게이트 펄스를 의미한다.GP1 is a first gate pulse supplied to the (k-1) th lower gate line BGLk-1, GP2 is a second gate pulse supplied to the (k-1) th upper gate line TGLk-1, A third gate pulse supplied to the lower gate wiring BGLk, GP4 a fourth gate pulse supplied to the kth upper gate wiring TGLk, and GP5 a third gate pulse supplied to the (k + 1) th upper gate wiring TGLk + 5 gate pulse, and GP6 denotes a sixth gate pulse supplied to the (k + 1) -th lower gate line BGLk + 1.

도 4를 참조하면, 소스 드라이브 IC(도 2의 130)는 컬럼 인버전 방식으로 데이터 배선들에 데이터 전압들을 공급한다. 컬럼 인버전 방식은 이웃한 데이터 배선들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 배선들 각각에 공급되는 데이터 전압들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 예를 들어, 소스 드라이브 IC(130)는 제N 프레임 기간 동안 제1 극성의 제1 데이터 전압들(DV1)을 제j-2 데이터 배선(DLj-2)에 공급하고, 제2 극성의 제2 데이터 전압들(DV2)을 제j-1 데이터 배선(DLj-1)에 공급하며, 제1 극성의 제3 데이터 전압들(DV3)을 제j 데이터 배선(DLj)에 공급하고, 제2 극성의 제4 데이터 전압들(DV4)을 제j+1 데이터 배선(DLj+1)하고, 제1 극성의 제5 전압들을 제j+2 데이터 배선(DLj+2)에 공급한다. Referring to FIG. 4, the source drive IC (130 in FIG. 2) supplies data voltages to the data lines in a column-type version manner. The column-type version scheme refers to a scheme of supplying data voltages of opposite polarities to neighboring data lines and maintaining the polarities of the data voltages supplied to the data lines to remain the same for one frame period. For example, the source driver IC 130 supplies the first data voltages DV1 of the first polarity to the j-2 data line DLj-2 during the N-th frame period, Supplies the data voltages DV2 to the j-th data line DLj-1, supplies the third data voltages DV3 of the first polarity to the j-th data line DLj, The fourth data voltages DV4 are supplied to the (j + 1) th data line DLj + 1, and the fifth polarities of the first polarity are supplied to the (j + 2) th data line DLj + 2.

또한, 소스 드라이브 IC(130)는 제N+1 프레임 기간 동안 제2 극성의 제1 데이터 전압들(DV1)을 제j-2 데이터 배선(DLj-2)에 공급하고, 제1 극성의 제2 데이터 전압들(DV2)을 제j-1 데이터 배선(DLj-1)에 공급하며, 제2 극성의 제3 데이터 전압들(DV3)을 제j 데이터 배선(DLj)에 공급하고, 제1 극성의 제4 데이터 전압들(DV4)을 제j+1 데이터 배선(DLj+1)하고, 제2 극성의 제5 데이터 전압들(DV5)을 제j+2 데이터 배선(DLj+2)에 공급한다. Further, the source drive IC 130 supplies the first data voltages DV1 of the second polarity to the j-2 data line DLj-2 during the (N + 1) Supplies the data voltages DV2 to the j-th data wiring DLj-1, supplies the third data voltages DV3 of the second polarity to the j-th data wiring DLj, The fourth data voltages DV4 are supplied to the (j + 1) th data line DLj + 1 and the fifth polarity data voltages DV5 are supplied to the (j + 2) th data line DLj + 2.

도 4에서 제1 극성은 정극성, 제2 극성은 부극성인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 극성은 부극성, 제2 극성은 정극성으로 구현될 수 있다. 여기서, 정극성의 데이터 전압은 공통전압 기준으로 공통전압보다 높은 전압으로 정의될 수 있으며, 부극성의 데이터 전압은 공통전압보다 낮은 전압으로 정의될 수 있다. In FIG. 4, the first polarity is positive and the second polarity is negative. However, it should be noted that the present invention is not limited thereto. That is, the first polarity may be negative and the second polarity may be positive. Here, the positive polarity data voltage may be defined as a voltage higher than the common voltage on a common voltage basis, and the negative polarity data voltage may be defined as a voltage lower than the common voltage.

게이트 구동부(도 2의 120)는 게이트 펄스들을 하부 게이트 배선들(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선들(TGLk-1 내지 TGLk+1)에 순차적으로 출력한다. 예를 들어, 게이트 구동부(120)는 도 4와 같이 제N 프레임 기간과 제N+1 프레임 기간 각각에서 제k-1 하부 게이트 배선(BGLk-1)에 제1 게이트 펄스(GP1)를 출력하고, 제k-1 상부 게이트 배선(TGLk-1)에 제2 게이트 펄스(GP2)를 출력하며, 제k 하부 게이트 배선(BGLk)에 제3 게이트 펄스(GP3)를 출력하고, 제k 상부 게이트 배선(TGLk)에 제4 게이트 펄스(GP4)를 출력하고, 제k+1 상부 게이트 배선(TGLk+1)에 제5 게이트 펄스(GP5)를 출력하고, 제k+1 하부 게이트 배선(BGLk+1)에 제6 게이트 펄스(GP5)를 출력한다. 게이트 펄스들 각각은 소정의 기간 동안 게이트 하이 전압(VGH)으로 발생한다. 소정의 기간은 도 4와 같이 1 수평 기간(1H)으로 구현될 수 있다. 하지만, 소정의 기간은 이에 한정되지 않으며, 1 수평 기간(1H) 또는 수 수평 기간으로 구현될 수도 있다. 1 수평 기간(1H)은 액정 표시 패널(110)에서 1 수평 라인의 화소들에 디지털 비디오 데이터가 기입되는 1 배선 스캐닝 시간을 의미한다. 이하에서는, 도 3과 도 4를 결부하여 N 프레임 기간 동안 화소 어레이의 화소 전극들에 데이터 공급 방법을 상세히 살펴본다.The gate driver (120 in FIG. 2) sequentially outputs the gate pulses to the lower gate lines BGLk-1 to BGLk + 1 and the upper gate lines TGLk-1 to TGLk + 1. For example, the gate driver 120 outputs a first gate pulse GP1 to the (k-1) th lower gate line BGLk-1 in the Nth frame period and the (N + 1) , Outputs the second gate pulse GP2 to the (k-1) th upper gate wiring TGLk-1, outputs the third gate pulse GP3 to the kth lower gate wiring BGLk, Th lower gate line BGLk + 1 to the (k + 1) th lower gate line TGLk and outputs the fifth gate pulse GP5 to the (k + 1) th upper gate wiring TGLk + And outputs a sixth gate pulse GP5. Each of the gate pulses generates a gate high voltage (VGH) for a predetermined period. The predetermined period may be realized in one horizontal period (1H) as shown in FIG. However, the predetermined period is not limited to this, and may be implemented as one horizontal period (1H) or several horizontal periods. One horizontal period (1H) denotes one wiring scanning time at which digital video data is written to pixels of one horizontal line in the liquid crystal display panel 110. [ Hereinafter, a method of supplying data to the pixel electrodes of the pixel array during the N frame period will be described in detail with reference to FIGS. 3 and 4. FIG.

제1 기간(t1) 동안 제4, 제6 화소 전극들(PE4, PE6)은 제1 게이트 펄스(GP1)에 응답하여 데이터 전압들을 공급받는다. 제j 데이터 배선(DLj)에 접속된 제4 화소 전극(PE4)은 제1 기간(t1) 동안 공급되는 제1 극성의 제3 데이터 전압(DV3)으로 충전된다. 제j+1 데이터 배선(DLj+1)에 접속된 제6 화소 전극(PE6)은 제1 기간(t1) 동안 공급되는 제2 극성의 제4 데이터 전압(DV4)으로 충전된다. During the first period t1, the fourth and sixth pixel electrodes PE4 and PE6 are supplied with the data voltages in response to the first gate pulse GP1. The fourth pixel electrode PE4 connected to the jth data line DLj is charged with the third data voltage DV3 of the first polarity supplied during the first period t1. The sixth pixel electrode PE6 connected to the (j + 1) th data line DLj + 1 is charged with the fourth data voltage DV4 of the second polarity supplied during the first period t1.

제2 기간(t2) 동안 제1, 제7 화소 전극들(PE1, PE7)은 제2 게이트 펄스(GP2)에 응답하여 데이터 전압들을 공급받는다. 제j-1 데이터 배선(DLj-1)에 접속된 제1 화소 전극(PE1)은 제2 기간(t2) 동안 공급되는 제2 극성의 제2 데이터 전압(DV2)으로 충전된다. 제j+2 데이터 배선(DLj+2)에 접속된 제7 화소 전극(PE7)은 제2 기간(t2) 동안 공급되는 제1 극성의 제5 데이터 전압(DV5)으로 충전된다.During the second period t2, the first and seventh pixel electrodes PE1 and PE7 are supplied with the data voltages in response to the second gate pulse GP2. The first pixel electrode PE1 connected to the (j-1) th data line DLj-1 is charged with the second data voltage DV2 of the second polarity supplied during the second period t2. The seventh pixel electrode PE7 connected to the (j + 2) th data line DLj + 2 is charged with the fifth data voltage DV5 of the first polarity supplied during the second period t2.

제3 기간(t3) 동안 제10, 제12, 제5, 제8 화소 전극들(PE10, PE12, PE5, PE8)은 제3 게이트 펄스(GP3)에 응답하여 데이터 전압들을 공급받는다. 제j-1 데이터 배선(DLj-1)에 접속된 제10 화소 전극(PE10)은 제3 기간(t3) 동안 공급되는 제2 극성의 제2 데이터 전압(DV2)으로 충전된다. 제j 데이터 배선(DLj)에 접속된 제12 화소 전극(PE12)은 제3 기간(t3) 동안 공급되는 제1 극성의 제3 데이터 전압(DV3)으로 충전된다. 제j 데이터 배선(DLj)에 접속된 제5 화소 전극(PE5)은 제3 기간(t3) 동안 공급되는 제1 극성의 제3 데이터 전압(DV3)으로 충전된다. 제j+1 데이터 배선(DLj+1)에 접속된 제8 화소 전극(PE8)은 제3 기간(t3) 동안 공급되는 제2 극성의 제4 데이터 전압(DV4)으로 충전된다. During the third period t3, the tenth, twelfth, fifth, and eighth pixel electrodes PE10, PE12, PE5, and PE8 are supplied with the data voltages in response to the third gate pulse GP3. The tenth pixel electrode PE10 connected to the j-1th data line DLj-1 is charged with the second data voltage DV2 of the second polarity supplied during the third period t3. The twelfth pixel electrode PE12 connected to the jth data line DLj is charged with the third data voltage DV3 of the first polarity supplied during the third period t3. The fifth pixel electrode PE5 connected to the jth data line DLj is charged with the third data voltage DV3 of the first polarity supplied during the third period t3. The eighth pixel electrode PE8 connected to the (j + 1) th data line DLj + 1 is charged with the fourth data voltage DV4 of the second polarity supplied during the third period t3.

제4 기간(t4) 동안 제2, 제3, 제13, 제15 화소 전극들(PE2, PE3, PE13, PE15)은 제4 게이트 펄스(GP4)에 응답하여 데이터 전압들을 공급받는다. 제j-2 데이터 배선(DLj-2)에 접속된 제2 화소 전극(PE2)은 제4 기간(t4) 동안 공급되는 제1 극성의 제1 데이터 전압(DV1)으로 충전된다. 제j-1 데이터 배선(DLj-1)에 접속된 제3 화소 전극(PE3)은 제4 기간(t4) 동안 공급되는 제2 극성의 제2 데이터 전압(DV2)으로 충전된다. 제j+1 데이터 배선(DLj+1)에 접속된 제13 화소 전극(PE13)은 제4 기간(t4) 동안 공급되는 제2 극성의 제4 데이터 전압(DV4)으로 충전된다. 제j+2 데이터 배선(DLj+2)에 접속된 제15 화소 전극(PE15)은 제4 기간(t4) 동안 공급되는 제1 극성의 제5 데이터 전압(DV5)으로 충전된다.During the fourth period t4, the second, third, thirteenth, and fifteenth pixel electrodes PE2, PE3, PE13, and PE15 are supplied with the data voltages in response to the fourth gate pulse GP4. The second pixel electrode PE2 connected to the j-th data line DLj-2 is charged with the first data voltage DV1 of the first polarity supplied during the fourth period t4. The third pixel electrode PE3 connected to the j-1th data line DLj-1 is charged with the second data voltage DV2 of the second polarity supplied during the fourth period t4. The thirteenth pixel electrode PE13 connected to the (j + 1) th data line DLj + 1 is charged with the fourth data voltage DV4 of the second polarity supplied during the fourth period t4. The fifteenth pixel electrode PE15 connected to the (j + 2) th data line DLj + 2 is charged with the fifth data voltage DV5 of the first polarity supplied during the fourth period t4.

제5 기간(t5) 동안 제9, 제16 화소 전극들(PE9, PE16)은 제5 게이트 펄스(GP5)에 응답하여 데이터 전압들을 공급받는다. 제j-2 데이터 배선(DLj-2)에 접속된 제9 화소 전극(PE9)은 제5 기간(t5) 동안 공급되는 제1 극성의 제1 데이터 전압(DV1)으로 충전된다. 제j+1 데이터 배선(DLj+1)에 접속된 제16 화소 전극(PE16)은 제5 기간(t5) 동안 공급되는 제2 극성의 제4 데이터 전압(DV4)으로 충전된다. During the fifth period t5, the ninth and sixteenth pixel electrodes PE9 and PE16 are supplied with the data voltages in response to the fifth gate pulse GP5. The ninth pixel electrode PE9 connected to the j-th data line DLj-2 is charged with the first data voltage DV1 of the first polarity supplied during the fifth period t5. The sixteenth pixel electrode PE16 connected to the (j + 1) th data line DLj + 1 is charged with the fourth data voltage DV4 of the second polarity supplied during the fifth period t5.

제6 기간(t6) 동안 제11, 제14 화소 전극들(PE11, PE14)은 제6 게이트 펄스(GP6)에 응답하여 데이터 전압들을 공급받는다. 제j-1 데이터 배선(DLj-1)에 접속된 제11 화소 전극(PE11)은 제6 기간(t6) 동안 공급되는 제2 극성의 제2 데이터 전압(DV2)으로 충전된다. 제j 데이터 배선(DLj)에 접속된 제14 화소 전극(PE14)은 제6 기간(t6) 동안 공급되는 제1 극성의 제3 데이터 전압(DV3)으로 충전된다.During the sixth period t6, the eleventh and fourteenth pixel electrodes PE11 and PE14 are supplied with the data voltages in response to the sixth gate pulse GP6. The eleventh pixel electrode PE11 connected to the (j-1) th data line DLj-1 is charged with the second data voltage DV2 of the second polarity supplied during the sixth period t6. The fourteenth pixel electrode PE14 connected to the jth data line DLj is charged with the third data voltage DV3 of the first polarity supplied during the sixth period t6.

상술한 바와 같이, 본 발명의 실시예에 따른 소스 드라이브 IC(130)는 컬럼 인버전 방식으로 데이터 배선들에 데이터 전압들을 공급할 수 있다. 이에 따라, 본 발명의 실시예는 컬럼 인버전 방식으로 소스 드라이브 IC의 개수를 줄일 수 있고, 소비전력을 현저히 감소시킬수 있는 효과가 있다. As described above, the source drive IC 130 according to the embodiment of the present invention can supply the data voltages to the data lines in a column-version manner. Accordingly, the embodiment of the present invention can reduce the number of source driver ICs in a column-version system and significantly reduce power consumption.

또한, 제1, 제2, 제3, 제4 화소 전극들(PE1, PE2, PE3, PE4)은 제4 화소 전극(PE4), 제1 화소 전극(PE), 제2 및 제3 화소 전극(PE2, PE3) 순서로 데이터 전압들을 충전한다. 이 경우, 제2 및 제3 화소 전극(PE2, PE3)은 동시에 데이터 전압들을 충전한다. 또한, 제5, 제6, 제7, 제8 화소 전극들(PE5, PE6, PE7, PE8)은 제6 화소 전극(PE6), 제7 화소 전극(PE7), 제5 및 제8 화소 전극(PE5, PE8) 순서로 데이터 전압들을 충전한다. 이 경우, 제5 및 제8 화소 전극(PE5, PE8)은 동시에 데이터 전압들을 충전한다.The first, second, third, and fourth pixel electrodes PE1, PE2, PE3, and PE4 may include a fourth pixel electrode PE4, a first pixel electrode PE, PE2, PE3). In this case, the second and third pixel electrodes PE2 and PE3 simultaneously charge the data voltages. The fifth, sixth, seventh and eighth pixel electrodes PE5, PE6, PE7 and PE8 are connected to the sixth pixel electrode PE6, the seventh pixel electrode PE7, PE5, PE8). In this case, the fifth and eighth pixel electrodes PE5 and PE8 simultaneously charge the data voltages.

도 5는 도 3의 하부 게이트 배선과 상부 게이트 배선이 교차되는 영역을 상세하게 보여주는 평면도이다. 5 is a plan view showing in detail the region where the bottom gate wiring and the top gate wiring cross in FIG.

도 5를 참조하면, 본 발명의 실시예는 하부 게이트 배선(BGLk-1 내지 BGLk+1), 상부 게이트 배선(TGLk-1 내지 TGLk+1), 데이터 배선(DLj-1 내지 DLj+1), 복수의 공통 전압 배선들(VcomL), 복수의 박막 트랜지스터(T)들, 복수의 화소 전극들(PE), 및 복수의 공통 전극들(CE)을 포함한다. 5, an embodiment of the present invention includes a lower gate line BGLk-1 to BGLk + 1, an upper gate line TGLk-1 to TGLk + 1, a data line DLj-1 to DLj + 1, A plurality of common voltage lines VcomL, a plurality of thin film transistors T, a plurality of pixel electrodes PE, and a plurality of common electrodes CE.

하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)은 수평 방향(Y축 방향)으로 연장되어 있다. 하부 게이트 배선(BGLk-1 내지 BGLk+1)은 각각의 서브 화소 별로 박막 트랜지스터(T)의 게이트로 기능하기 위한 하부 배선 게이트 전극(GE1)을 구비하고 있다. 하부 배선 게이트 전극(GE1)은 하부 게이트 배선(BGLk-1 내지 BGLk+1)에서 상대적으로 배선 폭이 넓은 영역에 해당한다. 하부 배선 게이트 전극(GE1)은 하부 게이트 배선(BGLk-1 내지 BGLk+1)에 의해 게이트 펄스가 인가되는 서브 화소들에 구비될 수 있다. The lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1 extend in the horizontal direction (Y-axis direction). The lower gate wirings BGLk-1 to BGLk + 1 are provided with a lower wiring gate electrode GE1 for functioning as a gate of the thin film transistor T for each sub-pixel. The lower wiring gate electrode GE1 corresponds to a region having a relatively large wiring width in the lower gate wirings BGLk-1 to BGLk + 1. The lower wiring gate electrode GE1 may be provided in the sub-pixels to which the gate pulse is applied by the lower gate wirings BGLk-1 to BGLk + 1.

하부 게이트 배선(BGLk-1 내지 BGLk+1)과 동일한 층에는 게이트 전극(GE2)이 구비된다. 게이트 전극(GE2)은 하부 배선 게이트 전극(GE1)이 구비되지 않은 서브 화소들에 구비된다. 즉, 게이트 전극(GE2)은 상부 게이트 배선(TGLk-1 내지 TGLk+1)에 의해 게이트 펄스가 인가되는 서브 화소들에 구비된다. 게이트 전극(GE2)은 상부 게이트 배선(TGLk-1 내지 TGLk+1)에 의해 게이트 펄스가 인가되는 서브 화소들에 구비된 박막 트랜지스터(T)의 게이트로 기능한다. 이 경우, 게이트 전극(GE2)은 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 소정의 거리 이격되어 구비될 수 있다. 예를 들어, 게이트 전극(GE2)은 아일랜드(island) 형태로 구비될 수 있다. 이러한, 게이트 전극(GE2)은 게이트 콘택홀(CNT1)을 통하여 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 접속될 수 있다. 게이트 전극(GE2)은 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 동일한 공정을 이용하여, 동시에 구비될 수 있다. 또한, 게이트 전극(GE2)은 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 동일한 물질로 형성될 수 있다. A gate electrode GE2 is provided in the same layer as the lower gate wirings BGLk-1 to BGLk + 1. The gate electrode GE2 is provided in the sub-pixels where the lower wiring gate electrode GE1 is not provided. That is, the gate electrode GE2 is provided in the sub-pixels to which the gate pulse is applied by the upper gate wirings TGLk-1 to TGLk + 1. The gate electrode GE2 functions as the gate of the thin film transistor T provided in the sub-pixels to which the gate pulse is applied by the upper gate wirings TGLk-1 to TGLk + 1. In this case, the gate electrode GE2 may be spaced apart from the lower gate lines BGLk-1 to BGLk + 1 by a predetermined distance. For example, the gate electrode GE2 may be provided in the form of an island. The gate electrode GE2 may be connected to the upper gate wirings TGLk-1 to TGLk + 1 through the gate contact hole CNT1. The gate electrode GE2 may be provided at the same time using the same process as the lower gate wirings BGLk-1 to BGLk + 1. In addition, the gate electrode GE2 may be formed of the same material as the lower gate lines BGLk-1 to BGLk + 1.

상술한 바와 같이, 본 발명의 실시예는 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 하부 게이트 배선(BGLk-1 내지 BGLk+1)이 서로 다른 층에 구비되고, 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 게이트 전극(GE2)이 게이트 콘택홀(CNT1)을 통하여 전기적으로 연결된다. 따라서, 본 발명은 동일한 층에 두 개의 게이트 배선을 구비하는 종래와 비교하여, 게이트 배선의 설계 영역을 줄일 수 있는 효과가 있다. 그 결과, 본 발명의 실시예는 게이트 배선의 설계 영역이 줄어드는 만큼 액정 표시 장치의 개구율을 넓힐 수 있는 효과가 있다. As described above, in the embodiment of the present invention, the upper gate wirings TGLk-1 to TGLk + 1 and the lower gate wirings BGLk-1 to BGLk + 1 are provided in different layers, and the upper gate wirings TGLk- 1 to TGLk + 1 and the gate electrode GE2 are electrically connected through the gate contact hole CNT1. Therefore, the present invention has the effect of reducing the design area of the gate wiring, compared to the conventional case having two gate wirings in the same layer. As a result, the embodiment of the present invention has the effect of widening the aperture ratio of the liquid crystal display device as the design area of the gate wiring is reduced.

데이터 배선(DLj-1 내지 DLj+1)은 수직 방향(X축 방향)으로 연장되어 있다. 데이터 배선(DLj-1 내지 DLj+1)은 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 교차하도록 구비된다. 데이터 배선(DLj-1 내지 DLj+1)의 우측 및 좌측에는 복수의 화소 전극들이 구비된다. 예를 들어, 제j-1 데이터 배선(DLj-1)의 우측에는 제3 및 제11 화소 전극들(PE3, PE11)이 구비된다. 또한, 제j 데이터 배선(DLj)의 좌측에는 제4 및 제12 화소 전극들(PE4, PE12)이 구비되며, 우측에는 제5 및 제13 화소 전극들(PE5, PE13)이 구비된다. 이 경우, 제3 및 제11 화소 전극들(PE3, PE11)과 제4 및 제12 화소 전극들(PE4, PE12) 사이에는 공통 전압 배선(VcomL)이 배치될 수 있다. The data lines DLj-1 to DLj + 1 extend in the vertical direction (X-axis direction). The data lines DLj-1 to DLj + 1 are provided so as to cross the lower gate lines BGLk-1 to BGLk + 1 and the upper gate lines TGLk-1 to TGLk + 1. A plurality of pixel electrodes are provided on the right and left sides of the data lines DLj-1 to DLj + 1. For example, the third and eleventh pixel electrodes PE3 and PE11 are provided on the right side of the (j-1) -th data line DLj-1. The fourth and twelfth pixel electrodes PE4 and PE12 are provided on the left side of the jth data line DLj and the fifth and the thirteenth pixel electrodes PE5 and PE13 are provided on the right side. In this case, the common voltage line VcomL may be disposed between the third and eleventh pixel electrodes PE3 and PE11 and the fourth and twelfth pixel electrodes PE4 and PE12.

데이터 배선(DLj-1 내지 DLj+1) 각각에는 박막 트랜지스터(T)의 소스 전극(SE)이 연결되어 있다. 또한, 소스 전극(SE)과 마주하도록 배치된 박막 트랜지스터(T)의 드레인 전극(DE)이 구비되어 있다. 드레인 전극(DE)은 드레인 콘택홀(CNT2)을 통하여 화소 전극(PE3)과 전기적으로 연결된다. A source electrode SE of the thin film transistor T is connected to each of the data lines DLj-1 to DLj + 1. Further, a drain electrode DE of the thin film transistor T arranged to face the source electrode SE is provided. And the drain electrode DE is electrically connected to the pixel electrode PE3 through the drain contact hole CNT2.

데이터 배선(DLj-1 내지 DLj+1), 소스 전극(SE), 및 드레인 전극(DE)은 서로 동일한 물질로 이루어질 수 있으며, 동일한 층에 구비되어 있다. 또한, 데이터 배선(DLj-1 내지 DLj+1), 소스 전극(SE), 및 드레인 전극(DE)은 전술한 하부 게이트 배선(BGLk-1 내지 BGLk+1)과 게이트 전극(GE)이 구비된 층보다 위쪽 층에 형성되어 있다. The data lines DLj-1 to DLj + 1, the source electrode SE, and the drain electrode DE may be made of the same material and are provided in the same layer. The data lines DLj-1 to DLj + 1, the source electrode SE and the drain electrode DE are provided with the lower gate wirings BGLk-1 to BGLk + 1 and the gate electrode GE Lt; RTI ID = 0.0 &gt; layer. &Lt; / RTI &gt;

복수의 공통 전압 배선들(VcomL)은 하부 게이트 배선(BGLk-1 내지 BGLk+1) 및 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 교차하도록 구비된다. 복수의 공통 전압 배선들(VcomL)은 전술한 데이터 배선(DLj-2 내지 DLj+2) 사이에 마련될 수 있다. The plurality of common voltage wirings VcomL are provided so as to intersect the lower gate wirings BGLk-1 to BGLk + 1 and the upper gate wirings TGLk-1 to TGLk + 1. A plurality of common voltage wirings VcomL may be provided between the data lines DLj-2 to DLj + 2 described above.

데이터 배선(DLj-1 내지 DLj+1)과 복수의 공통 전압 배선들(VcomL)은 동일한 물질로 이루어질 수 있으며, 동일한 층에 구비될 수 있다. 데이터 배선(DLj-1 내지 DLj+1)과 복수의 공통 전압 배선(VcomL)은 동일한 공정을 이용하여, 동시에 구비될 수 있다. 이 경우, 배선들 간의 쇼트(short)를 방지하기 위하여, 복수의 공통 전압 배선들(VcomL)은 데이터 배선(DLj-1 내지 DLj+1), 소스 전극(SE), 및 드레인 전극(DE)과 접촉되지 않을 수 있다. 이러한, 복수의 공통 전압 배선(VcomL)은 공통 배선 콘택홀(CNT3)을 통하여 복수의 공통 전극들(CE)과 전기적으로 연결된다.The data lines DLj-1 to DLj + 1 and the plurality of common voltage lines VcomL may be made of the same material or may be provided in the same layer. The data lines DLj-1 to DLj + 1 and the plurality of common voltage lines VcomL may be provided simultaneously using the same process. In this case, in order to prevent a short between the wirings, the plurality of common voltage wirings VcomL are connected to the data lines DLj-1 to DLj + 1, the source electrode SE and the drain electrode DE, It may not be contacted. The plurality of common voltage wirings VcomL are electrically connected to the plurality of common electrodes CE through the common wiring contact hole CNT3.

복수의 박막 트랜지스터(T)들은 서브 화소들에 구비된 화소 전극들(PE) 각각과 접속된다. 복수의 박막 트랜지스터(T)들 각각은 하부 배선 게이트 전극(GE1), 소스 전극(SE) 및 드레인 전극(DE)으로 구성될 수 있다. 또는, 복수의 박막 트랜지스터(T)들 각각은 게이트 전극(GE2), 소스 전극(SE) 및 드레인 전극(DE)으로 구성될 수 있다. The plurality of thin film transistors T are connected to each of the pixel electrodes PE provided in the sub-pixels. Each of the plurality of thin film transistors T may be composed of a lower wiring gate electrode GE1, a source electrode SE and a drain electrode DE. Alternatively, each of the plurality of thin film transistors T may be composed of a gate electrode GE2, a source electrode SE and a drain electrode DE.

복수의 화소 전극들(PE)은 드레인 콘택홀(CNT2)을 통해서 박막 트랜지스터(T)의 드레인 전극(DE)과 접속된다. 이 경우, 복수의 화소 전극들(PE)은 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 동일한 층에 구비될 수 있다. 또한, 복수의 화소 전극들(PE)은 복수의 공통 전극들(CE)과 동일한 층에 구비될 수 있다. 일 예에 따른 복수의 화소 전극들은 핑거(finger) 구조로 이루어질 수 있다. 예를 들어, 제3, 제5, 제11, 제14 화소 전극들(PE3, PE5, PE11, PE14)은 핑거 형상이 위쪽 방향으로 연장될 수 있다. 또한, 제4, 제6, 제12, 제13 화소 전극들(PE4, PE5, PE12, PE13)은 핑거 형상이 아래쪽 방향으로 연장될 수 있다.The plurality of pixel electrodes PE are connected to the drain electrode DE of the thin film transistor T through the drain contact hole CNT2. In this case, the plurality of pixel electrodes PE may be provided in the same layer as the upper gate lines TGLk-1 to TGLk + 1. In addition, the plurality of pixel electrodes PE may be provided in the same layer as the plurality of common electrodes CE. The plurality of pixel electrodes according to an exemplary embodiment may have a finger structure. For example, the finger shapes of the third, fifth, eleventh, and fourteenth pixel electrodes PE3, PE5, PE11, and PE14 may extend upward. The fourth, sixth, twelfth, and thirteenth pixel electrodes PE4, PE5, PE12, and PE13 may extend in the downward direction.

복수의 공통 전극들(CE) 각각은 화소 전극들(PE) 각각과 교대로 배열되어 양자 사이에서 액정 구동을 위한 전계를 형성한다. 복수의 공통 전극들(CE)은 공통 배선 콘택홀(CNT3)을 통해서 복수의 공통 전압 배선들(VcomL)과 전기적으로 연결된다. 복수의 공통 전압 배선들(VcomL)을 통해 인가되는 공통 전압은 서브 화소 별로 구비된 공통 전극들(CE) 각각에 전달될 수 있다. Each of the plurality of common electrodes CE is alternately arranged with each of the pixel electrodes PE to form an electric field for liquid crystal driving therebetween. The plurality of common electrodes CE are electrically connected to a plurality of common voltage wirings VcomL through a common wiring contact hole CNT3. A common voltage applied through the plurality of common voltage wirings VcomL can be transmitted to each of the common electrodes CE provided for each subpixel.

본 발명의 실시예는 하나의 수평 라인에 배열된 복수의 화소 전극들(PE)이 두 개의 게이트 배선(상부 게이트 배선 및 하부 게이트 배선) 및 복수의 화소 전극들(PE)의 개수의 1/2에 해당하는 개수의 데이터 배선을 이용한 DRD 방식으로 구동될 수 있다. 따라서, 본 발명의 실시예에 따른 액정 표시 장치는 복수의 화소 전극들의 개수의 1/2에 해당하는 개수의 데이터 배선이 요구되므로 데이터 구동부를 이루는 소스 드라이브 IC의 개수를 1/2로 줄일 수 있어 생산 단가를 낮출 수 있다. In an embodiment of the present invention, a plurality of pixel electrodes PE arranged on one horizontal line are divided into two gate wirings (upper gate wirings and lower gate wirings) and 1/2 of the number of the pixel electrodes PE The data lines can be driven by the DRD scheme. Therefore, since the number of data lines corresponding to 1/2 of the number of the plurality of pixel electrodes is required in the liquid crystal display device according to the embodiment of the present invention, the number of source driver ICs constituting the data driver can be reduced to 1/2 The production cost can be lowered.

도 6은 도 5의 I-I'의 단면도로서, 도 5의 제j 데이터 배선(DLj)이 구비된 영역의 단면도이다. 6 is a cross-sectional view taken along line I-I 'of FIG. 5, and is a cross-sectional view of a region provided with the jth data line DLj in FIG.

도 6을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치는 어레이 기판(111), 대향 기판(112), 및 액정층(119)을 포함한다. 어레이 기판(111) 상에는 제1 절연막(I1)이 형성되어 있고, 제1 절연막(I1) 상에는 반도체층(ACT)이 형성되어 있다. 반도체층(ACT)상에는 제j 데이터 배선(DLj)이 형성되어 있고, 제j 데이터 배선(DLj) 상에는 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)이 순차적으로 형성되어 있다. 제3 절연막(I3) 상에는 제j 데이터 배선(DLj)과 나란하게 공통 전극들(CE)이 구비되어 있다. 또한, 제3 절연막(I3) 상에는 제j 데이터 배선(DLj)을 중심으로 좌측에 제4 화소 전극(PE4)이 구비되어 있으며, 우측에 제5 화소 전극(PE5)이 구비되어 있다. Referring to FIG. 6, a liquid crystal display device according to an embodiment of the present invention includes an array substrate 111, an opposite substrate 112, and a liquid crystal layer 119. A first insulating film I1 is formed on the array substrate 111 and a semiconductor layer ACT is formed on the first insulating film I1. A jth data line DLj is formed on the semiconductor layer ACT and a second insulating layer I2, a color filter CF and a third insulating layer I3 are sequentially formed on the jth data line DLj have. Common electrodes CE are provided on the third insulating film I3 in parallel with the jth data line DLj. A fourth pixel electrode PE4 is provided on the left side of the jth data line DLj on the third insulating film I3 and a fifth pixel electrode PE5 is provided on the right side thereof.

본 발명의 실시예는 공통 전극(CE)과 화소 전극(PE) 사이의 수평 전계에 의해서 액정층(119)의 배열 방향이 조절된다. 즉, 본 발명은 공통 전극(CE)과 화소 전극(PE4) 사이의 수평 전계에 의해 액정층(119)의 배열 방향이 조절되는 IPS(In-plane Switching) 모드로 구동될 수 있지만, 반드시 그에 한정되는 것은 아니고, FFS(Fringe Field Switching) 모드로 구동될 수도 있다. 또한, 공통 전극(CE)과 화소 전극(PE)이 반드시 동일한 층에 형성되어야 하는 것은 아니며, 경우에 따라서 서로 상이한 층에 형성될 수도 있다. 예로서, 공통 전극(CE) 상에 추가 절연층이 형성되고, 추가 절연층 상에 화소 전극(PE)이 형성되는 것도 가능하다. In the embodiment of the present invention, the arrangement direction of the liquid crystal layer 119 is adjusted by the horizontal electric field between the common electrode CE and the pixel electrode PE. That is, although the present invention can be driven in an IPS (In-plane Switching) mode in which the alignment direction of the liquid crystal layer 119 is adjusted by the horizontal electric field between the common electrode CE and the pixel electrode PE4, But may be driven in an FFS (Fringe Field Switching) mode. In addition, the common electrode CE and the pixel electrode PE are not necessarily formed in the same layer, but may be formed in different layers in some cases. As an example, it is also possible that an additional insulating layer is formed on the common electrode CE and a pixel electrode PE is formed on the additional insulating layer.

본 발명이 COT구조인 경우, 대향 기판(112) 상에는 별도의 구성이 형성되지 않을 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 전술한 바와 같이, 본 발명이 COT구조가 아닌 경우, 대향 기판(112) 상에는 블랙 매트릭스와 상기 컬러 필터(CF)가 형성될 수 있다. When the present invention is a COT structure, a separate structure may not be formed on the counter substrate 112, but the present invention is not limited thereto. Also, as described above, when the present invention is not a COT structure, a black matrix and the color filter CF may be formed on the counter substrate 112.

액정층(119)은 어레이 기판(111)과 대향 기판(112) 사이에 형성되어 공통 전극(CE)과 화소 전극(PE) 사이의 전계에 의해서 그 배열방향이 조절된다.The liquid crystal layer 119 is formed between the array substrate 111 and the counter substrate 112 so that the alignment direction is adjusted by the electric field between the common electrode CE and the pixel electrode PE.

도 7은 도 5의 Ⅱ-Ⅱ'의 단면도로서, 도 5의 공통 전압 배선(VcomL) 및 공통 전극(CE)이 구비된 영역의 단면도이다. 7 is a cross-sectional view of II-II 'of FIG. 5, and is a sectional view of a region provided with the common voltage wiring VcomL and the common electrode CE of FIG.

도 7을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치는 어레이 기판(111), 대향 기판(112), 및 액정층(119)을 포함한다. 어레이 기판(111) 상에는 제1 절연막(I1)이 형성되어 있고, 제1 절연막(I1) 상에는 공통 전압 배선(VcomL)이 형성되어 있다. 공통 전압 배선(VcomL) 상에는 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)이 순차적으로 형성되어 있다. 제3 절연막(I3) 상에는 공통 전극(CE)이 구비되어 있다. 이 경우, 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)에는 공통 전압 배선(VcomL)을 노출시키는 공통 배선 콘택홀(CNT3)이 구비되어 있다. 공통 전극(CE)은 공통 배선 콘택홀(CNT3)을 통하여 공통 전압 배선(VcomL)에 전기적으로 연결될 수 있다. Referring to FIG. 7, a liquid crystal display device according to an embodiment of the present invention includes an array substrate 111, an opposite substrate 112, and a liquid crystal layer 119. A first insulating film I1 is formed on the array substrate 111 and a common voltage wiring VcomL is formed on the first insulating film I1. A second insulating film I2, a color filter CF and a third insulating film I3 are sequentially formed on the common voltage wiring VcomL. A common electrode CE is provided on the third insulating film I3. In this case, the common wiring contact hole CNT3 for exposing the common voltage wiring VcomL is provided in the second insulating film I2, the color filter CF, and the third insulating film I3. The common electrode CE can be electrically connected to the common voltage wiring VcomL through the common wiring contact hole CNT3.

도 8은 도 5의 Ⅲ-Ⅲ'의 단면도이다. 이는, 도 5의 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)이 교차하는 영역의 단면도로서, 편의상 어레이 기판(111)의 구성만 도시하였다. 8 is a cross-sectional view of III-III 'of FIG. This is a cross-sectional view of a region where the kth lower gate line BGLk and the kth upper gate line TGLk intersect in FIG. 5, and only the structure of the array substrate 111 is shown for convenience.

도 8을 참조하면, 본 발명의 어레이 기판(111) 상에는 제k 하부 게이트 배선(BGLk)이 구비된다. 제k 하부 게이트 배선(BGLk) 상에는 제1 절연막(I1)이 형성되어 있고, 제1 절연막(I1) 상에는 제j 데이터 배선(DLj)이 형성되어 있다. 제j 데이터 배선(DLj) 상에는 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)이 순차적으로 형성되어 있다. 제3 절연막(I3) 상에는 제k 상부 게이트 배선(TGLk)이 형성되어 있다. 이 경우, 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)은 적어도 하나의 절연막들에 의해 절연되어 있다. 즉, 제k 하부 게이트 배선(BGLk)과 제k 상부 게이트 배선(TGLk)은 제1 절연막(I1), 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)을 사이에 두고 서로 다른 층에 배치될 수 있다.Referring to FIG. 8, a kth lower gate line BGLk is provided on the array substrate 111 of the present invention. A first insulating film I1 is formed on the kth lower gate line BGLk and a jth data line DLj is formed on the first insulating film I1. A second insulating film I2, a color filter CF, and a third insulating film I3 are sequentially formed on the jth data line DLj. A kth upper gate wiring TGLk is formed on the third insulating film I3. In this case, the kth lower gate wiring BGLk and the kth upper gate wiring TGLk are insulated by at least one insulating film. That is, the kth lower gate wiring BGLk and the k th upper gate wiring TGLk are connected to each other with the first insulating film I1, the second insulating film I2, the color filter CF, and the third insulating film I3 therebetween They can be placed on different layers.

상술한 바와 같이, 본 발명의 실시예는 제k 하부 게이트 배선(BGLk) 및 제k 상부 게이트 배선(TGLk)이 적어도 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치될 수 있다. 이에 따라, 제k 하부 게이트 배선(BGLk) 과 제k 상부 게이트 배선(TGLk)은 접촉하지 않으면서, 서로 교차될 수 있다.As described above, in the embodiment of the present invention, the k-th lower gate wiring BGLk and the k-th upper gate wiring TGLk may be disposed in different layers with at least one insulating film interposed therebetween. Thus, the kth lower gate wiring BGLk and the kth upper gate wiring TGLk can be intersected without contacting each other.

도 9는 도 5의 Ⅳ-Ⅳ'의 단면도이다. 이는 도 5의 제k 상부 게이트 배선(TGLk)과 게이트 전극(GE2)이 접속되는 영역의 단면도로서, 편의상 어레이 기판(111)의 구성만 도시하였다. 9 is a cross-sectional view taken along line IV-IV 'of FIG. This is a cross-sectional view of a region where the kth upper gate wiring TGLk and the gate electrode GE2 in Fig. 5 are connected, and only the structure of the array substrate 111 is shown for convenience.

도 9를 참조하면, 본 발명의 어레이 기판(111) 상에는 게이트 전극(GE2)이 구비된다. 게이트 전극(GE2) 상에는 제1 절연막(I1), 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)이 순차적으로 형성되어 있다. 제3 절연막(I3) 상에는 제k 상부 게이트 배선(TGLk)이 형성되어 있다. 이 경우, 제1 절연막(I1), 제2 절연막(I2), 컬러 필터(CF) 및 제3 절연막(I3)에는 게이트 전극(GE2)을 노출시키는 게이트 콘택홀(CNT1)이 구비되어 있다. 제k 상부 게이트 배선(TGLk)은 게이트 콘택홀(CNT1)을 통하여 게이트 전극(GE2)에 전기적으로 연결될 수 있다. 이 경우, 게이트 전극(GE2)은 상부 게이트 배선(TGLk-1 내지 TGLk+1)에 의해 게이트 펄스가 인가되는 서브 화소들에 구비된 박막 트랜지스터(T)의 게이트로 기능한다.Referring to FIG. 9, a gate electrode GE2 is provided on the array substrate 111 of the present invention. A first insulating film I1, a second insulating film I2, a color filter CF, and a third insulating film I3 are sequentially formed on the gate electrode GE2. A kth upper gate wiring TGLk is formed on the third insulating film I3. In this case, the first insulating film I1, the second insulating film I2, the color filter CF and the third insulating film I3 are provided with a gate contact hole CNT1 for exposing the gate electrode GE2. The kth upper gate wiring TGLk may be electrically connected to the gate electrode GE2 through the gate contact hole CNT1. In this case, the gate electrode GE2 functions as the gate of the thin film transistor T provided in the sub-pixels to which the gate pulse is applied by the upper gate wirings TGLk-1 to TGLk + 1.

본 발명의 실시예는 상부 게이트 배선(TGLk-1 내지 TGLk+1)이 게이트 전극(GE2)과 전기적으로 연결되기 때문에, 상부 게이트 배선(TGLk-1 내지 TGLk+1)으로 인가되는 게이트 신호를 이용하여 상부 게이트 배선(TGLk-1 내지 TGLk+1)과 연결되어 있는 박막 트랜지스터(T)들을 구동할 수 있다. Since the upper gate wirings TGLk-1 to TGLk + 1 are electrically connected to the gate electrode GE2 in the embodiment of the present invention, the gate signals applied to the upper gate wirings TGLk-1 to TGLk + 1 are used Thereby driving the thin film transistors T connected to the upper gate wirings TGLk-1 to TGLk + 1.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of. Therefore, the scope of the present invention is defined by the appended claims, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be interpreted as being included in the scope of the present invention.

100: 액정 표시 장치 110: 액정 표시 패널
111: 어레이 기판 112: 대향 기판
120: 게이트 구동부 130: 소스 드라이브 IC
140: 연성 필름 150: 회로보드
160: 타이밍 제어부 BGLk-1 내지 BGLk+1: 하부 게이트 배선
DLj-2 내지 DLj+2: 데이터 배선 TGLk-1 내지 TGLk+1: 상부 게이트 배선
VcomL: 공통 전압 배선들 T: 박막 트랜지스터
PE: 화소 전극들 CE: 공통 전극들
GE1: 하부 배선 게이트 전극 GE2: 게이트 전극
SE: 소스 전극 DE: 드레인 전극100: liquid crystal display device 110: liquid crystal display panel
111: array substrate 112: opposing substrate
120: Gate driver 130: Source drive IC
140: flexible film 150: circuit board
160: Timing control unit BGLk-1 To BGLk + 1: lower gate wiring
DLj-2 To DLj + 2: data line TGLk-1 To TGLk + 1: upper gate wiring
VcomL: common voltage lines T: thin film transistor
PE: pixel electrodes CE: common electrodes
GE1: lower wiring gate electrode GE2: gate electrode
SE: source electrode DE: drain electrode

Claims (10)

복수의 화소 전극들;
일 방향으로 서로 인접한 화소 전극들 사이에 배치된 하부 게이트 배선과 상부 게이트 배선; 및
상기 하부 게이트 배선 및 상기 상부 게이트 배선과 교차하는 데이터 배선을 포함하고,
상기 하부 게이트 배선과 상기 상부 게이트 배선은 수평 방향으로 M(M은 2 이상의 양의 정수)개의 화소 전극들마다 서로 교차되는 것을 특징으로 하는 액정 표시 장치.A plurality of pixel electrodes;
A lower gate wiring and an upper gate wiring disposed between pixel electrodes adjacent to each other in one direction; And
And a data line crossing the lower gate line and the upper gate line,
Wherein the lower gate line and the upper gate line cross each other in a horizontal direction by M (M is a positive integer equal to or larger than 2) pixel electrodes. 제 1 항에 있어서,
상기 하부 게이트 배선과 상부 게이트 배선은 서로 다른 층에 구비되는 것을 특징으로 하는 액정 표시 장치. The method according to claim 1,
Wherein the lower gate wiring and the upper gate wiring are provided in different layers. 제 1 항에 있어서,
서로 인접한 제k-1(k는 2<k<n을 만족하는 양의 정수) 하부 게이트 배선과 제k-1 상부 게이트 배선이 교차하는 영역과 서로 인접한 제k 하부 게이트 배선과 제k 상부 게이트 배선이 교차하는 영역은 서로 다른 데이터 배선과 중첩되는 것을 특징으로 하는 액정 표시 장치.The method according to claim 1,
(K is a positive integer satisfying 2 < k < n) adjacent to each other and the kth lower gate wiring and the kth upper gate wiring And the intersecting regions overlap with different data lines. 제 3 항에 있어서,
서로 인접한 제k-1(k는 2<k<n을 만족하는 양의 정수) 하부 게이트 배선과 제k-1 상부 게이트 배선이 교차하는 영역과 서로 인접한 제k+1 하부 게이트 배선과 제k+1 상부 게이트 배선이 교차하는 영역은 동일한 데이터 배선과 중첩되는 것을 특징으로 하는 액정 표시 장치.The method of claim 3,
(K + 1) th lower gate wiring and the (k + 1) th lower gate wiring adjacent to each other and a region where k < One upper gate line crosses over the same data line. 제 3 항에 있어서,
제1 화소는 수평 방향으로 나란하게 배치된 제1 내지 제4 화소 전극 포함하며, 상기 제1 화소 전극은 상기 제k-1 상부 게이트 배선에 접속되고, 상기 제2 화소 전극과 제3 화소 전극은 상기 제k 상부 게이트 배선에 접속되고, 상기 제4 화소 전극은 제k-1 하부 게이트 배선에 접속되는 것을 특징으로 하는 액정 표시 장치. The method of claim 3,
The first pixel includes first to fourth pixel electrodes arranged in a horizontal direction, the first pixel electrode is connected to the (k-1) th upper gate wiring, the second pixel electrode and the third pixel electrode And the fourth pixel electrode is connected to the k-th upper gate wiring, and the fourth pixel electrode is connected to the k-1 lower gate wiring. 제 3 항에 있어서,
상기 제1 화소와 수평 방향으로 인접한 제2 화소는 수평 방향으로 나란하게 배치된 제5 내지 제8 화소 전극들을 포함하며, 상기 제5 화소 전극과 제8 화소 전극은 상기 제k 하부 게이트 배선에 접속되고, 상기 제6 화소 전극은 제k-1 하부 게이트 배선에 접속되고, 상기 제7 화소 전극은 상기 제k-1 상부 게이트 배선에 접속되는 것을 특징으로 하는 액정 표시 장치. The method of claim 3,
The second pixel adjacent in the horizontal direction to the first pixel includes fifth to eighth pixel electrodes arranged in a horizontal direction and the fifth pixel electrode and the eighth pixel electrode are connected to the kth bottom gate wiring The sixth pixel electrode is connected to the (k-1) th lower gate wiring, and the seventh pixel electrode is connected to the (k-1) th upper gate wiring. 제 2 항에 있어서,
상기 하부 게이트 배선과 동일한 층에 구비되는 게이트 전극; 및
상기 게이트 전극 상에 구비되는 적어도 하나의 절연막을 더 포함하고,
상기 상부 게이트 배선은 상기 적어도 하나의 절연막을 관통하는 게이트 콘택홀을 통해 상기 게이트 전극과 접속되는 것을 특징으로 하는 액정 표시 장치. 3. The method of claim 2,
A gate electrode provided on the same layer as the lower gate wiring; And
Further comprising at least one insulating film provided on the gate electrode,
And the upper gate wiring is connected to the gate electrode through a gate contact hole passing through the at least one insulating film. 제 7 항에 있어서,
상기 하부 게이트 배선과 상기 상부 게이트 배선은 상기 적어도 하나의 절연막을 사이에 두고 서로 절연된 것을 특징으로 하는 액정 표시 장치. 8. The method of claim 7,
Wherein the lower gate wiring and the upper gate wiring are insulated from each other with the at least one insulating film interposed therebetween. 제 1 항에 있어서,
상기 상부 게이트 배선과 상기 복수의 화소 전극들은 동일한 층에 구비되는 것을 특징으로 하는 액정 표시 장치. The method according to claim 1,
Wherein the upper gate wiring and the plurality of pixel electrodes are provided in the same layer. 제 1 항에 있어서,
상기 데이터 배선들의 개수는 어느 한 수평 라인에 배치된 화소 전극들의 개수의 1/2에 해당하는 것을 특징으로 하는 액정 표시 장치.The method according to claim 1,
Wherein the number of the data lines corresponds to one-half of the number of the pixel electrodes arranged in one horizontal line.
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* Cited by examiner, † Cited by third party
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KR20180003161A (en) * 2016-06-30 2018-01-09 엘지디스플레이 주식회사 Liquid Crystal Display Device

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