KR20170135707A - 반도체 장치, 전자 제어 시스템 및 전자 제어 시스템의 평가 방법 - Google Patents

Abstract

논리 회로에 대하여 새로운 회로를 추가하지 않고, 논리 회로에 의사 고장을 발생시킨다. 복수의 테스트 포인트 TP는, 각각, 테스트 포인트용 플립플롭을 포함하고, 당해 플립플롭이 소정의 값을 유지하는 경우에 논리 회로 LGC 내의 대상 노드를 소정의 논리 레벨로 고정한다. 스캔 체인 SC1은, 복수의 테스트 포인트용 플립플롭을 순서대로 결합함으로써 구성된다. 고장 주입 회로 ERINC1은, 고장 데이터 ERDT를 생성하고, 그것을 스캔 체인 SC1의 스캔 인 노드 SI1을 통해 스캔 체인 SC1에 설정함으로써, 논리 회로 LGC가 통상 동작을 행하고 있는 기간에 대상 노드에 고장을 주입한다.

Description

반도체 장치, 전자 제어 시스템 및 전자 제어 시스템의 평가 방법{SEMICONDUCTOR DEVICE, ELECTRONIC CONTROL SYSTEM AND METHOD FOR EVALUATING ELECTRONIC CONTROL SYSTEM}

본 발명은 반도체 장치, 전자 제어 시스템 및 전자 제어 시스템의 평가 방법에 관한 것이며, 예를 들어, 기능 안전이 적용되는 반도체 장치 및 그것을 포함하는 시스템에 관한 것이다.

예를 들어, 특허문헌 1에는, 정보 처리 장치의 의사 장해 발생 방식이 개시되어 있다. 구체적으로는, 정보 처리 장치가 통상 동작을 실행 중에, 스캔 제어부는, 정보 처리 장치 내의 특정한 스캔 플립플롭을 대상으로, 미리 정한 데이터를 강제적으로 스캔 인한다. 이때, 어드레스 비교 회로는, 마이크로 명령 어드레스 레지스터의 값이 미리 정한 어드레스에 일치한 것을 검출함으로써 스캔 인의 타이밍을 정하고, 디코드 회로는, 미리 정한 스캔 어드레스를 디코드함으로써 스캔 인 대상의 스캔 플립플롭을 특정한다.

일본 특허 공개 평1-169640호 공보

예를 들어, 자동차용의 기능 안전 규격인 ISO26262의 등장에 의해, 자기의 고장을 검지하는 자기 진단 회로를 탑재하는 반도체 장치가 증가하고 있다. 이와 같은 반도체 장치를 탑재한 시스템은, 예를 들어 자기 진단 회로에 의한 고장의 검지를 받고, 고장의 종류 등에 따른 각종 안전 동작을 실행함으로써, 중대한 문제가 발생하는 사태를 회피할 수 있다. 단, 자기 진단 회로가 정상적으로 기능하는지, 즉, 고장을 검지할 수 있는지의 검증은, 통상, 반도체 장치에서 실제로 고장이 발생할 때까지 행할 수 없다. 그 때문에, 시스템의 개발 시에, 예를 들어 기능 안전에 수반되는 소프트웨어를 시스템 상에서 디버그하는 것이나, 기능 안전이 정상적으로 동작하는지를 검증하는 것 등이 곤란해지고 있다.

따라서, 반도체 장치에 강제적으로 의사 고장을 발생시키기 위해, 예를 들어 특허문헌 1과 같은 방식을 사용하는 것이 생각된다. 그러나, 당해 방식에서는, 각종 논리 회로에 포함되는 각 스캔 플립플롭에 대해, 강제적인 스캔 인을 접수하기 위한 회로를 별도 추가할 필요가 있다. 이와 같이, 논리 회로에 대하여 새로운 회로를 추가하면, 레이아웃 설계나 각종 설계 검증을 재차 다시 할 필요성이 발생할 수 있다.

후술하는 실시 형태는, 이와 같은 것을 감안하여 이루어진 것이며, 그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

일 실시 형태에 따른 반도체 장치는, 하나의 반도체 칩을 포함하고, 소정의 기능을 담당하는 논리 회로와, 복수의 테스트 포인트와, 제1 스캔 체인과, 고장 주입 회로를 갖는다. 복수의 테스트 포인트는, 각각, 테스트 포인트용 플립플롭을 포함하고, 당해 플립플롭이 제1 값을 유지하는 경우에 논리 회로 내의 대상 노드를 소정의 논리 레벨로 고정한다. 제1 스캔 체인은, 복수의 테스트 포인트용 플립플롭을 순서대로 결합함으로써 구성된다. 고장 주입 회로는, 고장 데이터를 생성하고, 그것을 제1 스캔 체인의 스캔 인 노드를 통해 제1 스캔 체인에 설정함으로써, 논리 회로가 통상 동작을 행하고 있는 기간에 대상 노드에 고장을 주입한다.

상기 일 실시 형태에 따르면, 논리 회로에 대하여 새로운 회로를 추가하지 않고, 논리 회로에 의사 고장을 발생시키는 것이 가능해진다.

도 1은 본 발명의 실시 형태 1에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도.
도 2는 도 1에 있어서의 고장 주입 회로의 개략 구성예를 도시하는 회로 블록도.
도 3은 도 1에 있어서의 테스트 포인트의 구성예를 도시하는 회로도.
도 4는 도 3과는 상이한 테스트 포인트의 구성예를 도시하는 회로도.
도 5는 도 1의 반도체 장치의 동작예를 나타내는 플로우도.
도 6은 도 5의 보충도이며, 도 1의 반도체 장치의 내부 파형의 일례를 도시하는 파형도.
도 7은 본 발명의 실시 형태 2에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도.
도 8은 도 7에 있어서의 고장 주입 회로의 개략 구성예를 도시하는 회로 블록도.
도 9는 도 7의 반도체 장치의 동작예를 나타내는 플로우도.
도 10은 도 9의 보충도이며, 도 7의 반도체 장치의 내부 파형의 일례를 도시하는 파형도.
도 11은 본 발명의 실시 형태 3에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도.
도 12는 도 11에 있어서의 고장 주입 회로의 개략 구성예를 도시하는 회로 블록도.
도 13은 도 11의 반도체 장치의 동작 시에 있어서의 내부 파형의 일례를 도시하는 파형도.
도 14는 본 발명의 실시 형태 4에 따른 전자 제어 시스템을 적용한 차량 장치의 구성예를 도시하는 개략도.
도 15는 도 14의 전자 제어 시스템에 있어서, 반도체 장치의 보다 상세한 구성예를 도시하는 회로 블록도.
도 16은 본 발명의 실시 형태 4에 따른 전자 제어 시스템에 있어서, 그 평가 방법의 일례를 나타내는 플로우도.

이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.

또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

(실시 형태 1)

《반도체 장치의 구성》

도 1은 본 발명의 실시 형태 1에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도이다. 도 1의 반도체 디바이스(반도체 장치) DEV는, 하나의 반도체 칩을 포함하고, 소정의 기능을 담당하는 논리 회로 LGC와, 양산용 테스트 패턴 발생 회로 TPG와, 스캔 체인(본 명세서에서는, TP 체인이라 칭함) SC1과, 고장 주입 회로 ERINC1과, 선택 회로 SEL1을 갖는다.

논리 회로 LGC는, 복수의 플립플롭 FF1∼FFn에 값을 유지하면서 통상 동작을 행함으로써 소정의 기능을 실현한다. 논리 회로 LGC는 DFT(Design For Test) 기능의 하나로서, 당해 복수의 플립플롭 FF1∼FFn을 순서대로 결합함으로써 구성되는 스캔 체인(본 명세서에서는 FF 체인이라 칭함) SC2를 갖는다. FF 체인 SC2는, 스캔 인 노드 SI2 및 스캔 아웃 노드 SO2를 구비한다. 본 명세서에서는, 복수의 플립플롭 FF1∼FFn을 총칭하여 플립플롭 FF라 칭한다.

TP 체인 SC1은, 복수의 테스트 포인트 TP1∼TPm을 포함한다. 본 명세서에서는, 복수의 테스트 포인트 TP1∼TPm을 총칭하여 테스트 포인트 TP라 칭한다. 테스트 포인트 TP는, 상세는 후술하지만, 테스트 포인트용 플립플롭을 포함하고, 테스트 포인트용 플립플롭이 소정의 값을 유지하는 경우에 논리 회로 LGC 내의 대상 노드를 소정의 논리 레벨('0' 또는 '1' 레벨)로 고정한다. TP 체인 SC1은, 당해 복수의 테스트 포인트 TP1∼TPm에 각각 포함되는 복수의 테스트 포인트용 플립플롭을 순서대로 결합함으로써 구성되고, 스캔 인 노드 SI1 및 스캔 아웃 노드 SO1을 구비한다.

통상, 논리 회로 LGC를 포함하는 반도체 디바이스 DEV에서는, DFT 기능의 다른 하나로서 TPI(TPI : Test Point Insertion)라 불리는 복수의 테스트 포인트 TP가 삽입된다. 테스트 포인트 TP는, DFT 툴에 의해 자동 생성되는 경우나, 회로 설계자 등에 의해 임의로 삽입되는 경우가 있다. 일반적으로, 테스트 포인트 TP는, 반도체 디바이스 DEV의 양산 시에 논리 회로 LGC의 고장 검출율을 향상시키기 위해 설치되며, 반도체 디바이스 DEV(논리 회로 LGC)의 통상 동작 시에는 전혀 사용되지 않는다.

양산용 테스트 패턴 발생 회로 TPG는, 양산용 테스트 패턴 TPATa, TPATb를 생성한다. 양산용 테스트 패턴 발생 회로 TPG는, FF 체인 SC2의 스캔 인 노드 SI2에 양산용 테스트 패턴 TPATa를 출력하고, TP 체인 SC1의 스캔 인 노드 SI1에 양산용 테스트 패턴 TPATb를 출력함으로써 논리 회로 LGC의 스캔 테스트를 실행한다. 양산용 테스트 패턴 발생 회로 TPG는, 대표적으로는, 압축 스캔 테스트용의 각종 회로나, 또는, 로직 BIST(Built In Self Test)용의 각종 회로 등을 포함한다.

대표적인 스캔 테스트의 방법으로서, 양산용 테스트 패턴 발생 회로 TPG는, 양산용 테스트 패턴 TPATb를 TP 체인 SC1에 설정함으로써 논리 회로 LGC의 대상 노드를 소정의 논리 레벨로 고정한다. 이 상태에서, 양산용 테스트 패턴 발생 회로 TPG는, 양산용 테스트 패턴 TPATa를 FF 체인 SC2에 스캔 인하고, 계속해서 캡처에 의해 논리 회로 LGC 내의 조합 회로(도시하지 않음)를 동작시킨 후, FF 체인 SC2의 값을 스캔 아웃한다. 이에 의해, 예를 들어 통상적으로는 소정의 논리 레벨로 정하기 어려운 대상 노드를 소정의 논리 레벨로 정한 상태에서 테스트를 행할 수 있다.

또한, 반도체 디바이스 DEV는, 반드시 양산용 테스트 패턴 발생 회로 TPG를 구비할 필요는 없다. 즉, 경우에 따라서는, 양산용 테스트 패턴 발생 회로 TPG 대신에, 반도체 디바이스 DEV 외부의 ATE(Automated Test Equipment)가 양산용 테스트 패턴 TPATa, TPATb를 생성해도 된다. 이 경우, ATE는, 예를 들어 반도체 디바이스 DEV가 구비하는 JTAG(Joint Test Action Group) 등의 시리얼 인터페이스를 통해 각 스캔 체인에 액세스하게 된다.

고장 주입 회로 ERINC1은, 고장 데이터 ERDT를 생성하고, TP 체인 SC1의 스캔 인 노드 SI1을 통해 고장 데이터 ERDT를 TP 체인 SC1에 설정함으로써, 논리 회로 LGC가 통상 동작을 행하고 있는 기간에 논리 회로 LGC 내의 대상 노드에 고장을 주입한다. 여기에서는, 고장 주입 회로 ERINC1에는, 고장 주입 인에이블 신호 EREN과, 고장 주입 어드레스 ERADR이 입력된다. 또한, 고장 주입 회로 ERINC1은, 고장 데이터 ERDT와, 선택 신호 SS1과, TP 인에이블 신호 TPE와, TP용 스캔 인에이블 신호 TPSE와, 클럭 신호 CLK를 출력한다.

여기서, 도시는 생략되어 있지만, TP 인에이블 신호 TPE와, TP용 스캔 인에이블 신호 TPSE와, 클럭 신호 CLK는, 복수의 테스트 포인트 TP1∼TPm에 각각 결합된다. TP용 스캔 인에이블 신호 TPSE는, 테스트 포인트 TP에만 결합되며, 논리 회로 LGC 내의 FF 체인 SC2에 결합되는 스캔 인에이블 신호와는 독립적으로 제어된다.

선택 회로 SEL1은, 입력 노드 N10에 양산용 테스트 패턴 TPATb가 입력되고, 입력 노드 N11에 고장 데이터 ERDT가 입력되고, 입력 노드 N10이나 입력 노드 N11 중 한쪽을 선택하여 TP 체인 SC1의 스캔 인 노드 SI1에 결합한다. 이에 의해, 스캔 인 노드 SI1에는, 고장 데이터 ERDT나, 논리 회로 LGC의 스캔 테스트를 실행하기 위한 양산용 테스트 패턴 TPATb 중 한쪽이 입력된다. 고장 주입 회로 ERINC1은, 선택 신호 SS1을 통해, 입력 노드 N11을 선택하도록 선택 회로 SEL1을 제어한다.

이상과 같이, 도 1의 반도체 디바이스 DEV는, FF 체인 SC2와는 독립적으로 TP 체인 SC1을 구비하는 점과, 고장 주입 회로 ERINC1을 구비하는 점이 주요한 특징으로 되어 있다. FF 체인 SC2 내의 각 플립플롭 FF와, TP 체인 SC1 내의 각 테스트 포인트 TP는, 통상은, 공통의 1개의 스캔 체인에 내장되는 것도 가능하지만, 여기서는, 2개의 스캔 체인에 각각 분리된다.

이에 의해, 고장 주입 회로 ERINC1은, 논리 회로 LGC로부터는 독립되어 TP 체인 SC1을 제어할 수 있어, 논리 회로 LGC가 통상 동작을 행하고 있는 기간에 논리 회로 LGC에 고장을 주입하는 것이 가능해진다. 즉, 통상은 양산 시에만 사용되는 테스트 포인트 TP를, 예를 들어 반도체 디바이스 DEV의 출하 후로 되는 양산 후에 재차 활용하여, 반도체 디바이스 DEV에 의사 고장을 발생시키는 것이 가능해진다.

또한, 고장 주입 회로 ERINC1에 관해서는, 반도체 디바이스 DEV의 내부에 설치하는 것이 바람직하지만, 경우에 따라서는, 반도체 디바이스 DEV의 외부에 설치하는 것도 가능하다. 또한, 예를 들어 양산용 테스트 패턴 발생 회로 TPG와 고장 주입 회로 ERINC1을 1개의 회로 블록으로 통합하고, 당해 회로 블록이, 소정의 선택 신호에 따라서 양산용 테스트 패턴 TPATb나 고장 데이터 ERDT 중 한쪽을 선택적으로 스캔 인 노드 SI1에 출력하는 것도 가능하다. 이 경우, 당해 회로 블록이, 선택 회로 SEL1의 기능을 등가적으로 담당하게 된다.

《고장 주입 회로의 구성》

도 2는 도 1에 있어서의 고장 주입 회로 ERINC1의 개략 구성예를 도시하는 회로 블록도이다. 도 2의 고장 주입 회로 ERINC1은, 시퀀스 제어 회로 CTR1과, 초기화 회로 INITC와, 클럭 제어 회로 CKCT와, 타이머 회로 TMR을 구비한다. 타이머 회로 TMR은, 고장 주입 인에이블 신호 EREN이 어서트된 시점부터 카운트 동작을 개시하고, 미리 정한 소정 시간이 경과한 후에 타이머 만료 신호 TUP를 어서트한다. 소정 시간은, 고정값이어도 되고, 고장 주입 회로 ERINC1의 외부로부터 설정 가능한 가변값이어도 된다. 또한, 타이머 회로 TMR은, 상세는 후술하지만, 고장 주입의 타이밍을 지연시키기 위한 것이며, 그 필요가 없으면, 시퀀스 제어 회로 CTR1에 고장 주입 인에이블 신호 EREN을 직접 입력하는 구성이어도 된다.

시퀀스 제어 회로 CTR1은, 타이머 만료 신호 TUP의 어서트를 받아 동작을 개시하고, 고장 주입 회로 ERINC1 전체의 시퀀스를 제어한다. 시퀀스 제어 회로 CTR1은, 선택 회로 SEL1에 선택 신호 SS1을 출력하고, TP 체인 SC1에 TP 인에이블 신호 TPE 및 TP용 스캔 인에이블 신호 TPSE를 출력한다. 또한, 시퀀스 제어 회로 CTR1은, 초기화 회로 INITC에 초기화 개시 신호 STR을 출력하고, 클럭 제어 회로 CKCT에 클럭 인에이블 신호 CKE를 출력한다.

초기화 회로 INITC는, 시퀀스 제어 회로 CTR1로부터의 초기화 개시 신호 STR에 따라서 동작을 개시한다. 초기화 회로 INITC는, 고장 주입 어드레스 ERADR에 기초하는 대상 노드에 고장을 주입하기 위한 고장 데이터 ERDT를 생성하고, 당해 고장 데이터 ERDT를 시리얼로 선택 회로 SEL1에 출력한다. 또한, 초기화 회로 INITC는, 고장 데이터 ERDT의 출력이 모두 완료된 경우(즉, TP 체인 SC1에의 고장 데이터 ERDT의 설정이 완료된 경우), 시퀀스 제어 회로 CTR1에 초기화 완료 신호 ED를 출력한다. 클럭 제어 회로 CKCT는, 시퀀스 제어 회로 CTR1로부터의 클럭 인에이블 신호 CKE의 어서트 기간에서 클럭 신호 CLK를 생성하고(니게이트 기간에서 클럭 신호 CLK의 생성을 정지하고), 당해 생성한 클럭 신호 CLK를 TP 체인 SC1에 공급한다.

《테스트 포인트의 구성》

도 3은 도 1에 있어서의 테스트 포인트 TP의 구성예를 도시하는 회로도이고, 도 4는 도 3과는 상이한 테스트 포인트 TP의 구성예를 도시하는 회로도이다. 도 3에 도시한 테스트 포인트 TPk는, 논리 회로 LGC 내의 신호 패스(노드 N1a, N1b)에 삽입된 AND 게이트 AD10을 통해, 당해 신호 패스의 대상 노드 N1b를 '0'으로 고정하는 회로이다. 당해 테스트 포인트 TPk는, 테스트 포인트용 플립플롭 TPFF와, 선택 회로 SEL10과, NAND 게이트 ND10을 갖는다.

테스트 포인트용 플립플롭 TPFF는, 선택 회로 SEL10의 출력을 클럭 신호 CLK에 동기하여 래치한다. 선택 회로 SEL10은, TP용 스캔 인에이블 신호 TPSE의 어서트 기간(여기서는 '1')에서, 전단의 테스트 포인트 TPk-1(그 중의 테스트 포인트용 플립플롭 TPFF)로부터의 출력값을 전송하고, 니게이트 기간(여기서는 '0')에서, 자기 단의 테스트 포인트용 플립플롭 TPFF의 출력을 입력으로 귀환한다. NAND 게이트 ND10은, TP 인에이블 신호 TPE와 테스트 포인트용 플립플롭 TPFF의 출력의 논리 연산을 행한다.

AND 게이트 AD10은, 2입력 중 한쪽이 노드 N1a에 결합되고, 2입력 중 다른 쪽에 NAND 게이트 ND10의 연산 결과가 입력되며, 출력이 노드 N1b에 결합된다. NAND 게이트 ND10의 연산 결과는, 테스트 포인트용 플립플롭 TPFF의 값이 '1' 또한 TP 인에이블 신호 TPE의 어서트 기간(여기서는 '1')에서 '0'으로 된다. 이 경우, 노드 N1a의 논리 레벨에 관계없이, 노드 N1b는 '0'으로 고정된다. 한편, 테스트 포인트용 플립플롭 TPFF의 값이 '0'인 경우나, 또는, TP 인에이블 신호 TPE의 니게이트 기간(여기서는 '0')에서는, 노드 N1b의 논리 레벨은, 노드 N1a의 논리 레벨과 동일하게 된다.

도 4에 도시하는 테스트 포인트 TPj는, 논리 회로 LGC1 내의 신호 패스(노드 N2a, N2b)에 삽입된 OR 게이트 OR20을 통해, 당해 신호 패스의 대상 노드 N2b를 '1'로 고정하는 회로이다. 당해 테스트 포인트 TPj는, 테스트 포인트용 플립플롭 TPFF와, 선택 회로 SEL20과, AND 게이트 AD20을 갖는다. 즉, 도 4에서는, 도 3의 NAND 게이트 ND10 대신에 AND 게이트 AD20이 설치되고, AND 게이트 AD10 대신에 OR 게이트 OR20이 설치된다. 이에 의해, 도 3의 경우와 마찬가지로, 테스트 포인트용 플립플롭 TPFF의 값이 '1' 또한 TP 인에이블 신호 TPE의 어서트 기간에서는, 노드 N2a의 논리 레벨에 관계없이, 노드 N2b는 '1'로 고정된다. 한편, 그 이외의 경우에는, 노드 N2b의 논리 레벨은 노드 N2a의 논리 레벨과 동일하게 된다.

또한, 테스트 포인트 TP는, 특히 도 3 및 도 4에 도시한 바와 같은 구성에 한정되는 것은 아니다. 예를 들어, TP용 스캔 인에이블 신호 TPSE의 니게이트 기간에서는, 테스트 포인트용 플립플롭 TPFF에, 자신의 값이 아니라, 소정의 고정값이 입력되는 구성이어도 된다. 또는, 선택 회로 SEL10, SEL20을 설치하지 않고, 전단의 테스트 포인트용 플립플롭 TPFF로부터의 출력값이, 자기 단의 테스트 포인트용 플립플롭 TPFF에 직접 입력되는 구성이어도 된다. 그 밖에도, 테스트 포인트 TP로서 다양한 구성이 알려져 있고, 그들을 적절히 적용하는 것이 가능하다.

《반도체 장치의 동작》

도 5는 도 1의 반도체 장치의 동작예를 나타내는 흐름도이다. 도 6은 도 5의 보충도이며, 도 1의 반도체 장치의 내부 파형의 일례를 도시하는 파형도이다. 도 5에 있어서, 반도체 디바이스(반도체 장치) DEV의 전원을 투입하면, 고장 주입 회로 ERINC1과, 논리 회로 LGC를 주로 하는 반도체 디바이스 DEV의 본체(디바이스 본체라 칭함)가 각각 독립적으로 동작한다. 디바이스 본체는, 전원 투입 후, 소정의 기동 처리(예를 들어, 부트 프로그램의 실행 등)를 거쳐(스텝 S201), 통상 동작을 실행한다(스텝 S202).

또한, 디바이스 본체는, 도 1에서는 생략되어 있지만 기능 안전 회로(또는 자기 진단 회로)를 구비하고 있다. 당해 기능 안전 회로는, 디바이스 본체가 통상 동작을 실행하는 중에 논리 회로 LGC 등에서 고장이 발생한 경우, 당해 고장을 검지하고(스텝 S203), 디바이스 외부를 향한 에러 통지나, 디바이스 내부의 소정의 에러 처리 등을 실행한다(스텝 S204). 에러 처리로서는, 특별히 한정은 되지 않지만, 예를 들어 고장을 검지한 개소(논리 회로 LGC 등)의 내부 리셋 등을 들 수 있다.

한편, 고장 주입 회로 ERINC1은, 전원 투입 후, 고장 주입 인에이블 신호 EREN이 어서트인지 니게이트인지를 판정한다(스텝 S101). 니게이트의 경우, 고장 주입 회로 ERINC1은, 고장 주입의 동작을 개시하지 않고, 특별히 아무것도 행하지 않는다. 한편, 어서트의 경우, 고장 주입 회로 ERINC1은, 고장 주입의 동작을 개시하고, 고장 주입 어드레스 ERADR을 수신한다(스텝 S102). 여기서, 고장 주입 인에이블 신호 EREN이나 고장 주입 어드레스 ERADR을 정하는 방법으로서, 예를 들어 전원 투입 직후에 반도체 디바이스 DEV의 외부 입력을 통해 정하는 방식이나, 또는, 반도체 디바이스 DEV 내장의 불휘발성 메모리 등을 사용하여 디바이스 내부에서 자동적으로 정하는 방식 등을 들 수 있다. 여기에서는, 후자의 방식을 사용하는 경우를 상정한다.

후자의 방식에서는, 예를 들어 반도체 디바이스 DEV의 외부로부터 임의의 값을 기입 가능한 불휘발성 메모리에, 미리, 고장 주입을 행할지 여부를 정하는 고장 주입 플래그와, 고장 주입 어드레스 ERADR을 저장하는 기억 영역이 설정된다. 유저는, 고장 주입 회로 ERINC1을 동작시키고 싶은 경우에는, 당해 불휘발성 메모리에, 미리, 고장 주입 플래그 및 고장 주입 어드레스 ERADR을 기입해 둔다.

이와 같은 상태에서, 반도체 디바이스 DEV의 전원 투입을 행하면, 반도체 디바이스 DEV는, 도 6의 기간 T0에 있어서 부트 프로그램을 실행한다. 그리고, 반도체 디바이스 DEV는, 부트 프로그램 내에서 당해 고장 주입 플래그의 기억 영역을 판독한다. 반도체 디바이스 DEV는, 당해 기억 영역에 고장 주입 플래그가 기입되어 있는 경우에는, 더불어 고장 주입 어드레스 ERADR을 판독하고, 그것을 고장 주입 회로 ERINC1에 출력함과 함께, 고장 주입 인에이블 신호 EREN을 어서트한다. 이것에 따라서, 고장 주입 회로 ERINC1은 고장 주입의 동작을 개시한다.

한편, 반도체 디바이스 DEV는, 당해 기억 영역에 고장 주입 플래그가 기입되어 있지 않은 경우에는, 고장 주입 인에이블 신호 EREN을 니게이트로 유지하고, 고장 주입 회로 ERINC1은, 고장 주입의 동작을 개시하지 않는다. 이와 같이, 고장 주입 회로 ERINC1은, 불휘발성 메모리의 소정의 기억 영역에 고장 주입 플래그가 저장되어 있는 경우에 동작하고, 저장되어 있지 않은 경우에는 동작하지 않는다.

고장 주입 회로 ERINC1은, 고장 주입 인에이블 신호 EREN이 어서트된 경우, 고장 주입 어드레스 ERADR의 수신과 함께(스텝 S102), 도 6의 기간 T1에 나타내어지는 바와 같이 타이머 회로 TMR을 기동하고, 소정 시간이 경과하는 것을 대기한다(스텝 S103). 당해 소정 시간은, 예를 들어 디바이스 본체가 통상 동작(스텝 S202)에 도달할 때까지의 대기 시간이다.

소정 시간이 경과하면, 타이머 회로 TMR은 타이머 만료 신호 TUP를 어서트한다. 이것에 따라서, 시퀀스 제어 회로 CTR1은, 도 6의 기간 T1→기간 T2에 나타내어지는 바와 같이, 초기화 개시 신호 STR 및 TP용 스캔 인에이블 신호 TPSE를 어서트하고, 또한, 선택 신호 SS1을 통해, 초기화 회로 INITC의 출력을 스캔 인 노드 SI1에 결합한다. 또한, 시퀀스 제어 회로 CTR1은, 클럭 인에이블 신호 CKE도 어서트한다.

초기화 회로 INITC는, 초기화 개시 신호 STR의 어서트에 따라서 TP 체인 SC1의 초기화를 실행한다(스텝 S104). 또한, 클럭 제어 회로 CKCT는, 클럭 인에이블 신호 CKE의 어서트에 따라서, 도 6의 기간 T2에 나타내어지는 바와 같이, TP 체인 SC1에, 초기화를 위한 클럭 신호 CLK를 공급한다.

스텝 S104 시에, 초기화 회로 INITC는, 먼저, 고장 데이터 ERDT를 생성한다. 고장 데이터 ERDT는, 테스트 포인트 TP의 수와 동일한 길이(도 1의 예에서는 m비트)이며, 특정한 1비트에 '1'이 설정되고, 나머지 비트에 '0'이 설정된 비트열이다. 이 특정한 1비트는, 고장 주입 어드레스 ERADR에 의해 정해진다. 다음에, 초기화 회로 INITC는, 도 6의 기간 T2에 나타내어지는 바와 같이, 생성된 고장 데이터 ERDT를 TP 체인 SC1에 1비트씩 시프트 인하고, 시프트 인의 동작이 완료되면, 초기화 완료 신호 ED를 어서트한다.

이와 같이, 초기화 회로 INITC는, 복수의 테스트 포인트용 플립플롭 TPFF 중 어느 하나가 '1'을 유지하도록 고장 데이터 ERDT를 생성하고, 그것을 테스트 포인트용 플립플롭 TPFF에 설정한다. 그 결과, 복수의 테스트 포인트용 플립플롭 TPFF 중, 유일의 플립플롭에만 '1'이 설정되고, 나머지 플립플롭에 '0'이 설정된 상태가 구축된다.

시퀀스 제어 회로 CTR1은, 초기화 완료 신호 ED의 어서트에 따라서, 클럭 인에이블 신호 CKE를 니게이트한다. 이것에 따라서, 클럭 제어 회로 CKCT는, 도 6의 기간 T2→기간 T3에 나타내어지는 바와 같이, 클럭 신호 CLK의 공급을 정지한다(스텝 S105). 그 결과, 테스트 포인트 TP에 설정된 고장 데이터 ERDT는 고정화된다. 그 후, 시퀀스 제어 회로 CTR1은, 도 6의 기간 T2→기간 T3에 나타내어지는 바와 같이, TP 인에이블 신호 TPE를 어서트함으로써 고장 주입을 개시한다(스텝 S106). 즉, 테스트 포인트용 플립플롭 TPFF에 '1'이 설정된 테스트 포인트 TP의 대상 노드에, '0' 또는 '1'의 스택 고장이 주입된다.

도 6에서는, 고장 주입의 대상 노드가 2개(즉 테스트 포인트 TP의 수가 2개)인 경우를 예로 들어, 대상 노드 [1], [2] 중 어느 하나(여기서는 대상 노드 [1])에 고장을 주입한 상태를 모식적으로 도시하고 있다. 이 예에서는, 대상 노드는, '0'의 경우에 정상 상태이고, '1'의 경우에 고장 상태이다. 도 5의 스텝 S203, S204에 있어서, 기능 안전 회로는, 당해 대상 노드 [1]의 고장을 검지하고, 도 6의 기간 T3→기간 T4에 나타내어지는 바와 같이, 에러 출력 신호를 출력한다.

《실시 형태 1의 주요한 효과》

이상과 같이, 실시 형태 1에서는, 양산용의 DFT 기능의 하나로서 설치되는 테스트 포인트 TP를 이용하여, 당해 테스트 포인트 TP의 제어 신호를 양산 후에도 구동할 수 있도록 구성함으로써, 양산 후의 반도체 디바이스(논리 회로 LGC)에 대한 고장 주입을 실현하고 있다. 이에 의해, 논리 회로 LGC에 대하여 새로운 회로를 추가하지 않고, 논리 회로 LGC에 의사 고장을 발생시키는 것이 가능해진다.

비교예로서, 예를 들어 특허문헌 1의 방식은, 도 1의 FF 체인 SC2에 대하여 소정의 회로를 추가함으로써 특정한 플립플롭 FF에 의사 고장을 발생시키는 방식으로 된다. 이 경우, 논리 회로 LGC에 새로운 회로를 추가할 필요가 있기 때문에, 레이아웃 설계나 각종 설계 검증을 재차 다시 할 필요성이 발생할 수 있다. 한편, 실시 형태 1에서는, 논리 회로 LGC에의 추가 회로는 특별히 발생하지 않기 때문에, 이와 같은 문제를 회피할 수 있다.

또한, 특허문헌 1의 방식에서는, FF 체인 SC2 외에, 프로그램 카운터의 값을 모니터하는 회로나 디코드 회로 등을, 프로세서 등의 논리 회로 LGC에 추가할 필요가 있다. 이 경우, 로크 스텝 듀얼 코어와 같은, 동일 구성의 회로가 복수 필요한 경우에 부적합하다.

왜냐하면, 의사적으로 고장을 주입하고 싶은 마스터 코어에 대해서만 회로를 추가한 경우에는, 마스터 코어와 체커 코어에서 회로 및 레이아웃이 상이해져 버려, 로크 스텝 듀얼 코어로서의 본래의 목적을 달성할 수 없을 우려가 있다. 한편, 마스터 코어와 체커 코어의 양쪽에 회로를 추가한 경우에는, 양쪽의 코어에 고장이 주입되어 버려, 마스터 코어에만 고장을 주입하고 싶다는 목적을 달성할 수 없을 우려가 있다. 실시 형태 1의 방식에서는, 마스터 코어의 TP 체인 SC1에 고장 데이터 ERDT를 설정함으로써, 마스터 코어에만 고장을 주입한다고 하는 것을 용이하게 실현할 수 있다.

또한, 실시 형태 1의 방식에서는, 기존의 테스트 포인트 TP를 이용하고 있기 때문에, 많은 논리 회로 LGC에 대한 고장 주입을 적은 회로 오버헤드로 실현할 수 있는 경우가 있다. 또한, 도 5 및 도 6에 도시한 동작에서는, 영속적인 고장, 즉, 특정한 1개의 대상 노드가 항상 '0' 또는 '1'로 고정화되어 있는 상태를 재현할 수 있다. 이에 의해, 기능 안전이 적용되는 반도체 장치 및 그것을 탑재한 시스템이, 영속적인 고장에 대해, 기능 안전이 정상적으로 동작하는지(예를 들어 시스템 장해 등의 발생을 회피할 수 있는지 등)를 검증할 수 있다. 게다가, 시스템의 개발 시에, 예를 들어 고장을 적절히 주입하면서, 기능 안전에 수반되는 소프트웨어를 시스템 상에서 디버그하는 바와 같은 것도 가능하다.

(실시 형태 2)

《반도체 장치의 구성(변형예)》

도 7은 본 발명의 실시 형태 2에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도이다. 도 7의 반도체 디바이스(반도체 장치) DEV는, 도 1의 구성예와 비교하여, 다음의 2점이 상이하다. 1점째는, 고장 주입 회로 ERINC2의 내부 구성이 상이한 점이고, 2점째는, 고장 주입 회로 ERINC2에 TP 체인 SC1의 스캔 아웃 노드 SO1이 결합되는 점이다. 고장 주입 회로 ERINC2는, 도 1의 경우와는 상이한 고장 데이터 ERDT2를 출력한다.

《고장 주입 회로의 구성(변형예)》

도 8은 도 7에 있어서의 고장 주입 회로의 개략 구성예를 도시하는 회로 블록도이다. 도 8에 도시한 고장 주입 회로 ERINC2는, 도 2의 구성예와 비교하여, 다음의 2점이 상이하다. 1점째는, 새롭게 선택 회로 SEL2가 설치되는 점이고, 2점째는, 선택 회로 SEL2의 추가에 수반하여 시퀀스 제어 회로 CTR2의 구성 및 동작이 상이한 점이다.

선택 회로 SEL2는, 입력 노드 N20에 초기화 회로 INITC로부터의 고장 데이터 ERDT가 입력되고, 입력 노드 N21에 TP 체인 SC1의 스캔 아웃 노드 SO1이 결합된다. 선택 회로 SEL2는, 입력 노드 N20이나 입력 노드 N21 중 한쪽을 선택하여 선택 회로 SEL1의 입력 노드 N11에 결합한다. 시퀀스 제어 회로 CTR2는, 도 2의 경우와 마찬가지의 각종 신호(STR, SS1, TPE, TPSE, CKE) 외에, 선택 회로 SEL2의 선택 신호 SS2를 출력한다.

《반도체 장치의 동작(변형예)》

도 9는 도 7의 반도체 장치의 동작예를 나타내는 플로우도이다. 도 10은 도 9의 보충도이며, 도 7의 반도체 장치의 내부 파형의 일례를 도시하는 파형도이다. 도 8의 고장 주입 회로 ERINC2는, 개략적으로는, 먼저, 입력 노드 N20을 선택하도록 선택 회로 SEL2를 제어하고, 실시 형태 1의 경우와 마찬가지로, 복수의 테스트 포인트용 플립플롭 TPFF 중 어느 하나가 '1'을 유지하도록 고장 데이터 ERDT를 생성 및 설정한다. 계속해서, 고장 주입 회로 ERINC2는, 입력 노드 N21을 선택하도록 선택 회로 SEL2를 제어하고, TP 체인 SC1을 스캔 시프트시키면서 '1'을 유지하는 테스트 포인트용 플립플롭 TPFF를 순회시킴으로써, 대상 노드를 변경하면서 고장을 주입하는 고장 데이터 ERDT2를 생성한다.

구체적으로 설명하면, 도 9에 있어서, 디바이스 본체의 처리 내용(스텝 S201∼S204)과, 고장 주입 회로 ERINC2에 있어서의 TP 체인 SC1의 초기화까지의 처리 내용(스텝 S101∼S104)은 도 5의 경우와 마찬가지이다. 또한, 도 10에 있어서, TP 체인 SC1의 초기화까지의 기간(기간 T0∼기간 T2)의 파형도 도 6의 경우와 마찬가지이다.

도 9에 있어서, 시퀀스 제어 회로 CTR2는, 초기화 회로 INITC로부터의 초기화 완료 신호 ED의 어서트를 수신하고(스텝 S104), 이것에 따라서 스텝 S301의 처리를 실행한다. 스텝 S301에 있어서, 시퀀스 제어 회로 CTR2는, 클럭 인에이블 신호 CKE의 어서트를 유지하고, 선택 신호 SS2를 사용하여, TP 체인 SC1의 스캔 아웃 노드 SO1이 스캔 인 노드 SC1에 결합하도록 제어한다. 즉, 시퀀스 제어 회로 CTR2는 TP 체인 SC1의 링화를 행한다.

계속해서, 시퀀스 제어 회로 CTR2가 TP 인에이블 신호 TPE를 어서트함으로써, 고장 주입 회로 ERINC2는, TP 체인 SC1을 스캔 시프트시키면서 고장 주입을 개시한다(스텝 S302). 구체적으로는, 고장 주입 회로 ERINC2는, 테스트 포인트용 플립플롭 TPFF에 '1'이 설정되어 있는 테스트 포인트 TP(바꿔 말하면, 유효화된 테스트 포인트 TP)를, 클럭 신호 CLK에 연동하여, 순차적으로, 후단으로 이동시킨다. 또한, TP 체인 SC1은 링화되어 있기 때문에, 당해 유효화된 테스트 포인트 TP는, TP 체인 SC1 상을 순회한다. 이것에 따라서, 고장 주입의 대상 노드도, 순회적으로 이동하게 된다.

도 10에서는, 고장 주입의 대상 노드가 2개(즉 테스트 포인트 TP의 수가 2개)인 경우를 예로 들어, 대상 노드 [1], [2]에 순회적으로 고장을 주입한 상태를 모식적으로 도시하고 있다. 이 예에서는, 대상 노드가 2개이기 때문에, 기간 T3a, T4a에 나타내는 바와 같이, 대상 노드 [1], [2]에서는, 클럭 신호 CLK에 연동하여, 교대로 정상 상태(여기서는 '0')와 고장 상태(여기서는 '1')가 전환되고 있다. 도 9의 스텝 S203, S204에 있어서, 기능 안전 회로는, 당해 대상 노드 [1], [2]의 고장을 검지하고, 도 10의 기간 T3a→기간 T4a에 나타내어지는 바와 같이, 에러 출력 신호를 출력한다.

《실시 형태 2의 주요한 효과》

이상과 같이, 실시 형태 2의 방식에서는, 실시 형태 1의 방식과 달리, 간헐 고장, 즉, 일단 고장 상태로 된 후에 정상 상태로 되돌아가는 일과성의 고장을 대상 노드를 변화시키면서 연속하여 발생시키고 있다. 이에 의해, 실시 형태 1에서 설명한 바와 같은 각종 효과 외에, 또한, 기능 안전이 적용되는 반도체 장치 및 그것을 탑재한 시스템이, 간헐 고장에 대해, 기능 안전이 정상적으로 동작하는지(예를 들어 시스템 장해 등의 발생을 회피할 수 있는지 등)를 검증할 수 있다. 또한, 고장을 대상 노드를 변화시키면서 연속하여 발생시키고 있는 것은, 간헐 고장에서는, 고장이 시스템 장해로 되어 현재화되기 전에 정상 상태로 되돌아가는 경우가 있기 때문이며, 보다 장해를 발생시키기 쉽게 하기 위해서이다.

(실시 형태 3)

《반도체 장치의 구성(응용예)》

도 11은 본 발명의 실시 형태 3에 따른 반도체 장치에 있어서, 주요부의 개략 구성예를 도시하는 회로 블록도이다. 도 11의 반도체 디바이스(반도체 장치) DEV는, 도 7의 구성예와 비교하여, 고장 주입 회로 ERINC3의 내부 구성이 상이하다. 고장 주입 회로 ERINC3에는, 고장 주입 기간이나 고장 주입의 간격을 가변 설정하기 위한 고장 주입 조건 ERCND가 입력된다.

《고장 주입 회로의 구성(응용예)》

도 12는 도 11에 있어서의 고장 주입 회로 ERINC3의 개략 구성예를 도시하는 회로 블록도이다. 도 12에 도시한 고장 주입 회로 ERINC3은, 도 8의 구성예와 비교하여, TP 인에이블 제어 회로 TPECT가 추가되는 점이 상이하다. TP 인에이블 제어 회로 TPECT는, 시퀀스 제어 회로 CTR2로부터의 TP 인에이블 신호 TPE의 어서트를 받고, 고장 주입 조건 ERCND에 따라서 펄스 폭이나 펄스 간격을 조정한 TP 인에이블 신호 TPE2를 TP 체인 SC1에 출력한다. 이에 의해, TP 인에이블 제어 회로 TPECT는, 대상 노드를 변경하면서 고장을 주입할 때의 고장을 주입하는 기간과, 고장을 주입하는 간격을 설정에 따라서 정한다.

《반도체 장치의 동작(응용예)》

도 13은 도 11의 반도체 장치의 동작 시에 있어서의 내부 파형의 일례를 도시하는 파형도이다. 도 13에 있어서, 기간 T10∼T12에서는, 도 10의 기간 T0∼T2와 거의 마찬가지의 처리가 행해진다. 단, 도 13의 기간 T10에서는, 고장 주입 회로 ERINC3에 대해, 고장 주입 어드레스 ERADR 외에 고장 주입 조건 ERCND가 입력되고 있다. 고장 주입 조건 ERCND는, 전술한 고장 주입 어드레스 ERADR의 경우와 마찬가지의 방식으로 입력된다. 즉, 전원 투입 후에 외부 입력하는 방식이나, 또는, 불휘발성 메모리의 소정의 기억 영역에 미리 기입해 두고, 그것을 전원 투입 후에 판독하는 방식 등을 사용할 수 있다.

도 13의 기간 T13, T14에서는, TP 인에이블 제어 회로 TPECT가, 도 10의 기간 T3a, T4a와는 상이한 파형 형상을 갖는 TP 인에이블 신호 TPE2를 생성하고 있다. 이 예에서는, TP 인에이블 제어 회로 TPECT는, 클럭 신호 CLK의 복수 사이클마다, 소정의 기간, TP 인에이블 신호 TPE2를 어서트하고 있다. 이 복수 사이클의 수와, 소정의 기간의 길이는, 고장 주입 조건 ERCND에 의해 설정된다. TP 인에이블 제어 회로 TPECT는, 특별히 한정은 되지 않지만, 예를 들어 당해 복수 사이클을 카운트하는 카운터와, 당해 카운터의 출력을 받아 소정의 펄스 폭의 원샷 펄스를 생성하는 펄스 생성 회로에 의해 구성된다.

이와 같은 TP 인에이블 신호 TPE2를 사용함으로써, 도 10의 경우와 마찬가지로, 고장 주입의 대상 노드를 이동시키면서, 도 10의 경우와 달리, 각 고장의 발생 기간을 정할 수 있고, 또한, 그 이동의 사이에 고장이 발생하지 않는 기간을 설정하는 것이 가능해진다. 즉, 도 3 및 도 4에 도시한 바와 같이, 테스트 포인트 TP는, TP 인에이블 신호 TPE2의 어서트 기간에서, 대상 노드에 '0' 또는 '1'의 스택 고장을 발생시키고, 니게이트 기간에서는, 스택 고장을 발생시키지 않는다.

《실시 형태 3의 주요한 효과》

이상과 같이, 실시 형태 3의 방식에서는, 실시 형태 2의 방식에 대하여, 또한, 고장을 주입하는 기간과, 고장을 주입하는 간격이 제어된다. 이에 의해, 실시 형태 1, 2에서 설명한 바와 같은 각종 효과 외에, 또한, 기능 안전이 적용되는 반도체 장치 및 그것을 탑재한 시스템이, 우발적인 고장에 대해, 기능 안전이 정상적으로 동작하는지(예를 들어 시스템 장해 등의 발생을 회피할 수 있는지 등)를 검증할 수 있다. 우발적인 고장이란, 예를 들어 알파선이나 노이즈의 영향에 의해 우발적으로 발생하는 일시적인 고장을 나타낸다.

또한, 여기에서는, 도 8의 구성예에 대하여 TP 인에이블 제어 회로 TPECT를 추가하였지만, 마찬가지로 하여, 도 2의 구성예에 대하여 TP 인에이블 제어 회로 TPECT를 추가하는 것도 가능하다. 이 경우, 당해 TP 인에이블 제어 회로 TPECT는, 고장 주입 조건에 기초하여, 고장을 주입하는 기간을 제어한다. 그 결과, 도 6에서는, 고장 주입의 대상 노드 [1]은, 기간 T3, T4에 있어서 항상 고장 상태이었지만, 이 고장 상태의 기간을 고장 주입 조건에 기초하여 제어하는 것이 가능해진다.

(실시 형태 4)

《전자 제어 시스템의 구성》

도 14는 본 발명의 실시 형태 4에 따른 전자 제어 시스템을 적용한 차량 장치의 구성예를 도시하는 개략도이다. 도 14의 차량 장치 VH는, 대표적으로는, 자동차 등이다. 차량 장치 VH는, 전자 제어 시스템 ECU와, 엔진, 브레이크 등의 각종 액추에이터에 해당하는 구동 장치 ACR을 구비한다. 전자 제어 시스템 ECU는, 예를 들어 반도체 디바이스(반도체 장치) DEV 및 타디바이스 SDEV 등을 탑재한 배선 기판 등을 포함한다. 반도체 디바이스 DEV에는, 실시 형태 1∼3에서 설명한 바와 같은 구성이 적용된다.

도 14의 반도체 디바이스 DEV는, 개략적으로는, 논리 회로 LGC와, TP 체인 SC1과, 고장 주입 회로 ERINC와, 기능 안전 회로 FSC와, 플래시 메모리 등의 불휘발성 메모리 ROM을 구비한다. 통상 동작에 있어서, 구동 장치 ACR은, 반도체 디바이스(그 중의 논리 회로 LGC)로부터의 제어 신호 MCTL에 기초하여 소정의 동작을 행하여, 차량 장치 VH를 주행시킨다. 한편, 논리 회로 LGC에 고장이 발생하면, 기능 안전 회로 FSC는, 당해 고장을 검지하고, 예를 들어 타디바이스 SDEV에 에러의 내용 등을 포함한 에러 통지 EO를 송신한다.

타디바이스 SDEV는, 에러 통지 EO를 수취하면, 예를 들어 반도체 디바이스(그 중의 논리 회로 LGC)에 리셋 요구 RQ를 발행하고, 또한, 구동 장치 ACR에 제어 전환 명령을 포함하는 제어 신호 SCTL을 출력한다. 구동 장치 ACR은, 타디바이스 SDEV로부터의 제어 신호 SCTL에 기초하여, 반도체 디바이스 DEV로부터의 제어 신호 MCTL에 기초하는 동작을 정지하고, 대신에 제어 신호 SCTL에 기초하는 동작을 행한다. 이때에, 타디바이스 SDEV는, 특별히 한정은 되지 않지만, 에러 통지 EO에 포함되는 에러의 내용 등에 따라서, 차량 장치 VH의 주행을 계속하기 위한 제어 신호 SCTL을 출력하거나, 또는, 차량 장치 VH를 안전하게 정지시키기 위한 제어 신호 SCTL을 출력한다. 이와 같이, 전자 제어 시스템 ECU는, 반도체 디바이스 DEV에 고장이 발생한 경우에 기능 안전에 수반되는 소정의 동작을 실행한다.

도 15는, 도 14의 전자 제어 시스템에 있어서, 반도체 장치의 보다 상세한 구성예를 도시하는 회로 블록도이다. 예를 들어, 자동차용의 전자 제어 시스템 ECU에는, 통상 반도체 디바이스 DEV로서 마이크로컨트롤러 MCU가 탑재된다. 마이크로컨트롤러 MCU는, 예를 들어 도 15에 도시된 바와 같이, 내부 버스 BS로 결합되는 복수의 논리 회로 LGC1∼LGC3, 휘발성 메모리 RAM 및 불휘발성 메모리 ROM 등을 구비한다.

이 예에서는, 논리 회로 LGC1, LGC2는, 모두 동일 회로 구성의 프로세서 코어이며, 마스터 코어 및 체커 코어를 포함하는 로크 스텝 듀얼 코어 MPU를 구성한다. 로크 스텝 듀얼 코어 MPU는, 마스터 코어와 체커 코어의 출력을 비교함으로써 마스터 코어의 고장을 검지하는 고장 검지 회로 ERDET1을 구비한다. 휘발성 메모리 RAM은, ECC(Error Check and Correct) 에러 등을 검지하는 고장 검지 회로 ERDET2를 구비하고, 논리 회로 LGC3도, 소정의 방법에 의해 고장을 검지하는 고장 검지 회로 ERDET3을 구비한다. 논리 회로 LGC3은, 특별히 한정은 되지 않지만, 각종 액셀러레이터 회로나, 각종 통신 인터페이스 회로 등에 해당한다.

도 15의 마이크로컨트롤러 MCU는, 또한, 복수의 TP 체인 SC1a, SC1b, SC1c와, 기능 안전 회로 FSC와, 고장 주입 회로 ERINC를 구비한다. TP 체인 SC1a, SC1b, SC1c는, 각각, 논리 회로 LGC1, LGC2, LGC3에 대응하여 설치된다. 고장 주입 회로 ERINC는, TP 체인 SC1a, SC1b, SC1c의 스캔 인 노드 SI1a, SI1b, SI1c 및 스캔 아웃 노드 SO1a, SO1b, SO1c에 각각 결합된다. 기능 안전 회로 FSC는, 고장 검지 회로 ERDET1∼ERDET3으로부터의 고장 검지 신호 ED1∼ED3을 받아, 외부에 에러 통지 EO를 송신한다. 또한, 기능 안전 회로 FSC는, 고장 검지 신호 ED1∼ED3에 따라서, 내부 리셋 신호의 발행 등도 행한다.

《전자 제어 시스템의 평가 방법》

도 16은 본 발명의 실시 형태 4에 따른 전자 제어 시스템에 있어서, 그 평가 방법의 일례를 나타내는 플로우도이다. 도 16에서는, 먼저, 반도체 디바이스 DEV1(그 중의 논리 회로 LGC)에 통상 동작을 행하게 한다(스텝 S401). 계속해서, 스캔 인 노드를 통해 TP 체인 SC1에 고장 데이터를 설정함으로써, 논리 회로 LGC가 통상 동작을 행하고 있는 기간에 논리 회로 LGC 내의 대상 노드에 고장을 주입한다(스텝 S402). 그 후, 고장이 주입된 후의 전자 제어 시스템 ECU의 거동을 검증한다(스텝 S403). 구체적으로는, 예를 들어 타디바이스 SDEV가 설계대로 동작하는지 여부 등을 검증한다.

여기서, 스텝 S402 시에는, 예를 들어 도 15에 있어서, 고장 데이터를 설정하는 TP 체인 SC1a, SC1b, SC1c를 선택함으로써, 고장 주입처로 되는 논리 회로 LGC1, LGC2, LGC3을 적절히 선택하는 것이 가능하다. 또한, 도 14 및 도 15의 예에서는, 고장 주입 회로 ERINC는, 반도체 디바이스 DEV에 내장되지만, 경우에 따라서는, 반도체 디바이스 DEV의 외부(예를 들어, 전자 제어 시스템 ECU의 배선 기판상 또는 외부의 테스트 장치 등)에 탑재되는 것도 가능하다.

이 경우, 예를 들어 외부의 고장 주입 회로가 반도체 디바이스 DEV의 JTAG 인터페이스 등을 통해 TP 체인 SC1의 스캔 인 노드 SI1에 액세스할 수 있도록 반도체 디바이스 DEV를 구성하면 된다. 단, 이 경우, 전자 제어 시스템 ECU의 평가 담당자 등의 부담의 증대나, TP 체인 SC1을 외부로부터 직접적으로 액세스 가능하게 하는 것에 의한 시큐리티의 저하 등이 염려된다. 따라서, 이와 같은 관점에서는, 고장 주입 회로 ERINC를 반도체 디바이스 DEV에 내장하는 것이 바람직하다.

이하, 고장 주입 회로 ERINC가 반도체 디바이스 DEV에 내장되는 경우를 예로 들어, 도 16의 스텝 S401, S402의 상세에 대하여 설명한다. 먼저, 평가 담당자 등은, 도 14에 도시한 바와 같이, 차량 장치 VH가 정지하고 있는 상태에서, 정보 처리 장치 EQ 등을 반도체 디바이스 DEV의 외부 인터페이스 IF에 접속하고, 정보 처리 장치 EQ에 미리 저장되어 있는 고장 주입 기능 유효화 프로그램 ERIPRG를 실행한다.

고장 주입 기능 유효화 프로그램 ERIPRG는, 반도체 디바이스 DEV의 불휘발성 메모리 ROM을 재기입하는 프로그램이다. 이에 의해, 평가 담당자 등은, 실시 형태 1∼3에서 설명한 바와 같은, 고장 주입 인에이블 신호 EREN의 기초로 되는 고장 주입 플래그, 고장 주입 어드레스 ERADR 및 고장 주입 조건 ERCND를 불휘발성 메모리 ROM의 소정의 기억 영역에 기입할 수 있다. 예를 들어, 도 15와 같은 마이크로컨트롤러 MCU를 사용하는 경우, 고장 주입 어드레스 ERADR에 의해, TP 체인 SC1a, SC1b, SC1c의 선택과, 선택한 TP 체인 내의 테스트 포인트 TP의 선택을 행할 수 있다.

다음에, 평가 담당자 등은, 차량 장치 VH에 통상대로의 전원 투입을 행하여, 차량 장치 VH 및 전자 제어 시스템 ECU에 통상 동작을 행하게 한다. 이것에 따라서, 예를 들어 도 15의 로크 스텝 듀얼 코어 MPU는, 불휘발성 메모리 ROM 상의 부트 프로그램을 실행하고, 당해 부트 프로그램 내에서 고장 주입 인에이블 신호 EREN을 어서트하고, 고장 주입 회로 ERINC에 고장 주입 어드레스 ERADR 및 고장 주입 조건 ERCND를 출력한다.

그리고, 로크 스텝 듀얼 코어 MPU는, 당해 부트 프로그램을 거쳐, 통상 동작으로 이행하여, 불휘발성 메모리 ROM 상의 본체 프로그램 등을 실행한다(스텝 S401). 한편, 고장 주입 회로 ERINC는, 이와 같은 본체 프로그램의 실행과는 독립하여 동작하고, 실시 형태 1∼3에서 설명한 바와 같이, 고장 주입처의 논리 회로 LGC가 통상 동작을 행하고 있는 기간에, TP 체인 SC1을 통해 당해 논리 회로 LGC의 대상 노드에 고장을 주입한다(스텝 S402).

이에 의해, 평가 담당자 등의 부담을 증대시키지 않고, 기능 안전이 적용되는 전자 제어 시스템 ECU 및 차량 장치 VH의 평가를 용이하게 실현하는 것이 가능해진다. 또한, 마찬가지로 하여, 전자 제어 시스템 ECU의 개발 담당자 등이, 고장 주입을 행하면서, 반도체 디바이스 DEV의 본체 프로그램이나, 타디바이스 SDEV의 본체 프로그램 등을 용이하게 디버그하는 것도 가능해진다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다. 예를 들어, 전술한 실시 형태는, 본 발명을 알기 쉽게 설명하기 위해 상세하게 설명한 것이며, 반드시 설명한 모든 구성을 구비하는 것에 한정되는 것은 아니다. 또한, 임의의 실시 형태의 구성의 일부를 다른 실시 형태의 구성으로 치환하는 것이 가능하고, 또한, 임의의 실시 형태의 구성에 다른 실시 형태의 구성을 가하는 것도 가능하다. 또한, 각 실시 형태의 구성의 일부에 대하여, 다른 구성의 추가ㆍ삭제ㆍ치환을 하는 것이 가능하다.

여기에서는, 차량 장치용의 전자 제어 시스템을 예로 하였지만, 물론, 이것에 한정되는 것은 아니고, 예를 들어 비교적 높은 안전성이 요구되는 각종 산업 기기용의 시스템에 대하여 마찬가지로 적용 가능하다. 또한, 여기서는, 고장 주입의 타이밍을 정하는 방식으로서, 고장 주입 인에이블 신호 EREN 및 타이머 회로 TMR을 사용하였지만, 예를 들어 반도체 디바이스 DEV 외부로부터의 트리거 신호를 사용하는 등, 방식을 적절히 변경하는 것도 가능하다.

ACR : 구동 회로
BS : 내부 버스
CKCT : 클럭 제어 회로
CTR : 시퀀스 제어 회로
DEV : 반도체 디바이스
ECU : 전자 제어 시스템
EQ : 정보 처리 장치
ERDET : 고장 검지 회로
ERDT : 고장 데이터
ERINC : 고장 주입 회로
FF : 플립플롭
FSC : 기능 안전 회로
INITC : 초기화 회로
LGC : 논리 회로
MCU : 마이크로컨트롤러
MPU : 로크 스텝 듀얼 코어
SC : 스캔 체인
SDEV : 타디바이스
SEL : 선택 회로
SI : 스캔 인 노드
SO : 스캔 아웃 노드
TMR : 타이머 회로
TP : 테스트 포인트
TPAT : 양산용 테스트 패턴
TPECT : TP 인에이블 제어 회로
TPFF : 테스트 포인트용 플립플롭
TPG : 양산용 테스트 패턴 발생 회로
VH : 차량 장치

Claims (20)

1. 하나의 반도체 칩을 포함하는 반도체 장치로서,
   소정의 기능을 담당하는 논리 회로와,
   테스트 포인트용 플립플롭을 포함하고, 상기 테스트 포인트용 플립플롭이 제1 값을 유지하는 경우에 상기 논리 회로 내의 대상 노드를 소정의 논리 레벨로 고정하는 복수의 테스트 포인트와,
   상기 복수의 테스트 포인트용 플립플롭 각각을 순서대로 결합함으로써 구성되는 제1 스캔 체인과,
   고장 데이터를 생성하고, 상기 제1 스캔 체인의 스캔 인 노드를 통해 상기 고장 데이터를 상기 제1 스캔 체인에 설정함으로써, 상기 논리 회로가 통상 동작을 행하고 있는 기간에 상기 논리 회로 내의 상기 대상 노드에 고장을 주입하는 고장 주입 회로를 갖는 반도체 장치.
2. 제1항에 있어서,
   상기 논리 회로는, 복수의 플립플롭에 값을 유지하면서 통상 동작을 행하고,
   상기 반도체 장치는, 상기 복수의 플립플롭을 순서대로 결합함으로써 구성되는 제2 스캔 체인을 갖는 반도체 장치.
3. 제2항에 있어서,
   상기 제1 스캔 체인의 상기 스캔 인 노드에는, 상기 고장 데이터나, 상기 논리 회로의 스캔 테스트를 실행하기 위한 양산용 테스트 패턴 중 한쪽이 입력되는 반도체 장치.
4. 제3항에 있어서,
   제1 입력 노드에 상기 고장 데이터가 입력되고, 제2 입력 노드에 상기 양산용 테스트 패턴이 입력되고, 상기 제1 입력 노드나 상기 제2 입력 노드 중 한쪽을 선택하여 상기 스캔 인 노드에 결합하는 제1 선택 회로를 갖고,
   상기 고장 주입 회로는, 상기 제1 입력 노드를 선택하도록 상기 제1 선택 회로를 제어하는 반도체 장치.
5. 제4항에 있어서,
   상기 양산용 테스트 패턴을 생성하고, 상기 제1 스캔 체인의 상기 스캔 인 노드에 상기 양산용 테스트 패턴의 일부를 출력하고, 상기 제2 스캔 체인의 스캔 인 노드에 상기 양산용 테스트 패턴의 다른 일부를 출력함으로써 상기 논리 회로의 스캔 테스트를 실행하는 양산용 테스트 패턴 발생 회로를 갖는 반도체 장치.
6. 제1항에 있어서,
   상기 고장 주입 회로는, 상기 복수의 테스트 포인트용 플립플롭 중 어느 하나가 상기 제1 값을 유지하도록 상기 고장 데이터를 생성하는 반도체 장치.
7. 제6항에 있어서,
   상기 고장 주입 회로는, 상기 논리 회로 내의 상기 대상 노드에 고장을 주입하는 기간을 설정에 따라서 정하는 제어 회로를 갖는 반도체 장치.
8. 제4항에 있어서,
   제3 입력 노드에 상기 고장 주입 회로로부터의 상기 고장 데이터가 입력되고, 제4 입력 노드에 상기 제1 스캔 체인의 스캔 아웃 노드가 결합되고, 상기 제3 입력 노드나 상기 제4 입력 노드 중 한쪽을 선택하여 상기 제1 입력 노드에 결합하는 제2 선택 회로를 갖는 반도체 장치.
9. 제8항에 있어서,
   상기 고장 주입 회로는,
   상기 제3 입력 노드를 선택하도록 상기 제2 선택 회로를 제어하고, 상기 복수의 테스트 포인트용 플립플롭 중 어느 하나가 상기 제1 값을 유지하도록 상기 고장 데이터를 생성하는 처리와,
   상기 제4 입력 노드를 선택하도록 상기 제2 선택 회로를 제어하고, 상기 제1 스캔 체인을 스캔 시프트시키면서 상기 제1 값을 유지하는 상기 테스트 포인트용 플립플롭을 순회시킴으로써, 상기 논리 회로 내의 상기 대상 노드를 변경하면서 상기 고장을 주입하는 처리를 실행하는 반도체 장치.
10. 제9항에 있어서,
    상기 고장 주입 회로는, 상기 논리 회로 내의 상기 대상 노드를 변경하면서 상기 고장을 주입할 때의 상기 고장을 주입하는 기간과, 상기 고장을 주입하는 간격을 설정에 따라서 정하는 제어 회로를 갖는 반도체 장치.
11. 하나의 반도체 칩을 포함하는 반도체 장치를 탑재하고, 상기 반도체 장치에 고장이 발생한 경우에 기능 안전에 수반되는 소정의 동작을 실행하는 전자 제어 시스템으로서,
    상기 반도체 장치는,
    소정의 기능을 담당하는 논리 회로와,
    테스트 포인트용 플립플롭을 포함하고, 상기 테스트 포인트용 플립플롭이 제1 값을 유지하는 경우에 상기 논리 회로 내의 대상 노드를 소정의 논리 레벨로 고정하는 복수의 테스트 포인트와,
    상기 복수의 테스트 포인트용 플립플롭 각각을 순서대로 결합함으로써 구성되는 스캔 체인을 갖고,
    상기 전자 제어 시스템은, 고장 데이터를 생성하고, 상기 스캔 체인의 스캔 인 노드를 통해 상기 고장 데이터를 상기 스캔 체인에 설정함으로써, 상기 논리 회로가 통상 동작을 행하고 있는 기간에 상기 논리 회로 내의 상기 대상 노드에 고장을 주입하는 고장 주입 회로를 더 탑재하는 전자 제어 시스템.
12. 제11항에 있어서,
    상기 스캔 체인의 상기 스캔 인 노드에는, 상기 고장 데이터나, 상기 반도체 장치의 테스트 시에 상기 논리 회로의 스캔 테스트를 실행하기 위한 양산용 테스트 패턴 중 한쪽이 입력되는 전자 제어 시스템.
13. 제11항에 있어서,
    상기 고장 주입 회로는, 상기 반도체 장치에 설치되는 전자 제어 시스템.
14. 제13항에 있어서,
    상기 고장 주입 회로는, 상기 복수의 테스트 포인트용 플립플롭 중 어느 하나가 상기 제1 값을 유지하도록 상기 고장 데이터를 생성하는 전자 제어 시스템.
15. 제14항에 있어서,
    상기 고장 주입 회로는, 상기 논리 회로 내의 상기 대상 노드에 고장을 주입하는 기간을 설정에 따라서 정하는 제어 회로를 갖는 전자 제어 시스템.
16. 제13항에 있어서,
    상기 반도체 장치는, 복수의 입력 노드에, 각각, 상기 고장 주입 회로로부터의 상기 고장 데이터와 상기 스캔 체인의 스캔 아웃 노드가 결합되고, 상기 복수의 입력 노드 중 어느 하나를 선택하여 상기 스캔 체인의 상기 스캔 인 노드에 결합하는 선택 회로를 갖는 전자 제어 시스템.
17. 제16항에 있어서,
    상기 고장 주입 회로는,
    상기 고장 데이터측을 선택하도록 상기 선택 회로를 제어하고, 상기 복수의 테스트 포인트용 플립플롭 중 어느 하나가 상기 제1 값을 유지하도록 상기 고장 데이터를 생성하는 처리와,
    상기 스캔 아웃 노드측을 선택하도록 상기 선택 회로를 제어하고, 상기 스캔 체인을 스캔 시프트시키면서 상기 제1 값을 유지하는 상기 테스트 포인트용 플립플롭을 순회시킴으로써, 상기 논리 회로 내의 상기 대상 노드를 변경하면서 상기 고장을 주입하는 처리를 실행하는 전자 제어 시스템.
18. 제17항에 있어서,
    상기 고장 주입 회로는, 상기 논리 회로 내의 상기 대상 노드를 변경하면서 상기 고장을 주입할 때의 상기 고장을 주입하는 기간과, 상기 고장을 주입하는 간격을 설정에 따라서 정하는 제어 회로를 갖는 전자 제어 시스템.
19. 제13항에 있어서,
    상기 반도체 장치는, 상기 반도체 장치의 외부로부터 임의의 값을 기입 가능한 불휘발성 메모리를 갖고,
    상기 고장 주입 회로는, 상기 불휘발성 메모리의 소정의 기억 영역에 소정의 값이 저장되어 있는 경우에 동작하는 전자 제어 시스템.
20. 하나의 반도체 칩을 포함하는 반도체 장치를 탑재한 전자 제어 시스템의 평가 방법으로서,
    상기 반도체 장치는,
    소정의 기능을 담당하는 논리 회로와,
    테스트 포인트용 플립플롭을 포함하고, 상기 테스트 포인트용 플립플롭이 제1 값을 유지하는 경우에 상기 논리 회로 내의 대상 노드를 소정의 논리 레벨로 고정하는 복수의 테스트 포인트와,
    상기 복수의 테스트 포인트용 플립플롭 각각을 순서대로 결합함으로써 구성되고, 스캔 인 노드에, 상기 논리 회로의 스캔 테스트를 실행하기 위한 양산용 테스트 패턴이나, 상기 논리 회로를 고장 상태로 하기 위한 고장 데이터 중 한쪽이 입력되는 스캔 체인을 갖고,
    상기 논리 회로에 통상 동작을 행하게 하는 제1 공정과,
    상기 스캔 인 노드를 통해 상기 스캔 체인에 상기 고장 데이터를 설정함으로써, 논리 회로가 통상 동작을 행하고 있는 기간에 상기 논리 회로 내의 상기 대상 노드에 고장을 주입하는 제2 공정과,
    상기 논리 회로에 고장이 주입된 후의 상기 전자 제어 시스템의 거동을 검증하는 제3 공정을 갖는 전자 제어 시스템의 평가 방법.

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