KR20170133152A - 템플레이트 에피 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 템플레이트 에피 기판 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과를 나타내는 템플레이트 에피 기판 및 이의 제조방법에 관한 것이다.

Description

템플레이트 에피 기판 및 이의 제조방법{Template epi substrates and manufacturing method thereof}
본 발명은 템플레이트 에피 기판 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과를 나타내는 템플레이트 에피 기판 및 이의 제조방법에 관한 것이다.
최근 3족 질화계(Ⅲ-Nitride) 에피 레이어를 이용한 전력 반도체 광 소자, RF 소자나 센서의 제작이 확대되고 있다. 그러나 성능을 향상시키고, 생산성을 높이려는 시도가 주요 관심사로 떠오르고 있다. 이러한 이유는 3족 질화계(Ⅲ-Nitride)를 사파이어(sapphire), 실리콘(Si), 탄화규소(SiC)와 같은 기판에 성장했을 때, 전기전도도가 의존하는 문제점이나 고밀도의 결정결함에 의한 문제점이나 혹은 직경이 작아서 생산성이 너무 낮아 경제적가치가 부족한 문제점을 지니고 있기 때문이다.
예를 들어 종래에는 GaN을 위주로 하는 3족 질화계(Ⅲ-Nitride) 에피 레이어를 이용하여 Red-Green-Blue, UV, White 발광 소자를 제작하는 응용이 크게 확대되어 왔다. 예로써 (T.K. Kim, S.H. Kim, S.S. Yang, J.K. Son, K.H. Lee, Y.G. Hong, K.H. Shim, J.W. Yang, K.Y. Lim, S.J. Bae, G.M. Yang, “GaN-based light emitting diode with textured indium tin oxide transparent layer coated with Al2O3 powder,” Appl. Phys. Lett.Vol. 94, No. 16, pp. 161107-1~3 (2009))와 같이, 발광 소자는 사파이어(Sapphire)에 3족 질화계(Ⅲ-Nitride)를 주로 성장하여 이용한다. 여기에서 발광 효율을 높이기 위해 나노 입자를 이용하거나 패턴닝되는 기판을 이용하는 여러 가지 기술이 동원되고 있다.
그리고 최근에는 전자 소자로 쇼트키 배리어 다이오드(Schottky barrier didoe), HEMT(High Electron Mobility Transistor), MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)과 같은 소자가 연구 개발되었으며, 그 중에 일부 기술은 상용화되는 단계에 이르렀다. 그런데 최근 전력 제어의 전압과 전력은 물론 동작속도가 더욱 빨라지면서 스위칭하는 전류제어 기울기가 dI/dt~100 A/us로 급속하게 통제되게 되었고, 이에 따라 전력제어 스위칭 시 과전압(overvoltage)과 전력 손실과 고전압에서의 신뢰성 확보의 문제가 심각하다. 특히, 3족 질화계(Ⅲ-Nitride)의 계면이나 표면에서 흐르는 누설 전류는 (S.K. Hong, K.H. Shim, J.W. Yang, “Reduced gate leakage current in AlGaN/GaN HEMT by oxygen passivation of AlGaN surface,” Electronics Letters, Vol.44, No. 18, Aug, pp. (2008)과 같이 특별한 표면 처리를 통하여 제어되기도 한다. 이와 같이 심각한 표면 및 계면의 결함을 통한 누설 전류의 흐름이나 임계 전압의 변화는 큰 문제이고, 이와 마찬가지로 EOS/ESD에 대한 내성과 안정성의 확보는 매우 중요한 문제이다.
현대에는 전력 반도체 소자에서도 실리콘 반도체가 제공하는 고속 동작과 내전압 특성의 한계를 동시에 확대하는 방안 대한 대처가 매우 필요하다. 이와 같이 근래에 FET 소자에 대한 제품개발이 용이해졌음에도 불구하고 동작 속도, 소비 전력, 과전압(over-voltage), 신뢰성, 전력 구동 측면에서 소자의 성능은 아직도 많은 발전이 요구된다.
그리하여 고내열 고내전압 특성을 갖는 GaN과 같은 3족 질화계(Ⅲ-Nitride)의 반도체를 이용한 고전력 고전압 소자에 대한 기술이 주목되고 있다. 그러나 아직도 소자의 장기적 신뢰성 측면에서 실리콘을 위주로 하는 전력반도체의 역할이 요구된다. 즉, 고속-고전압 특성이 우수한 GaN 기반의 FET에 있어서 정전기 및 열적-전기적 불안정성을 해소시키는데 실리콘 기반의 장점을 활용할 수 있다.
상술한 바와 같이 GaN 기반 소자를 실리콘 기판에 올려서 실리콘 소자와 집적화하여 막대한 성능 향상, 생산성 향상, 신뢰성 확보와 같은 효과를 거둘 수 있다. 그러나 이를 위해서는 우수한 결정질의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 실리콘 기판 위에 형성해야 한다.
그러나 기존의 기술은 격자 불일치와 열팽창 계수의 불일치에 따라 3족 질화계(Ⅲ-Nitride) 에피 레이어에 발생하는 결함, 크랙(crack), 기판의 물리적 휘어짐과 같은 문제를 해결하지 못하고 있다.
종래에는 Al을 포함하는 질화계(Nitride) 박막을 버퍼 레이어로 이용하여 질화계(Nitride) 반도체 에피 레이어를 형성하는 방법으로 전기적 특성과 결정성을 개량한다. 금속 산화막을 형성하고 그 위에 나이트라이드 버퍼 레이어를 형성하고 다시 그 위에 나이트라이드 반도체 에피 레이어를 성장한다. 기판과 버퍼 레이어로 각각 사파이어(sapphire)와 GaInN를 사용한다. 사파이어 기판을 사용한 점이나, GaInN 버퍼 레이어를 사용하는 점도 다소 과거에 다른 연구자들에 의해 시도되었던 방식이다. 하지만, 종래의 기술에서 이용하는 기판으로는 실리콘(Si), 사파이어(sapphire), ZnO, SiC가 대부분이며, GaN 기반 3족 질화계(Ⅲ-Nitride) 반도체 소자의 문제점을 그대로 내포하고 있어서, 신뢰성이 문제가 되며, 열적이고 전기적인 성능이 좋지 않았다. 또한, 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과를 나타낼 수 없는 문제점이 있었다.
US 7,023,025 B2 (등록일 2006.04.04)
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 해결하려는 과제는 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과를 나타내는 템플레이트 에피 기판 및 이의 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위해 본 발명은, 단층 구조 또는 다층구조의 매개층 및 상기 단층 구조의 매개층 상부와 하부, 다층 구조의 각각의 매개층의 상부와 하부에 형성되는 인터믹싱층을 포함하고, 상기 매개층은 하기 분자식 1을 만족하는 화합물을 포함하는 템플레이트 에피 기판을 제공한다.
[분자식 1]
Si1-x-yGexSny
상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를 만족하는 유리수이다.
본 발명의 바람직한 일실시예에 따르면, 상기 매개층의 측면 패턴은 선형 패턴, 지그재그 패턴, 물결 패턴 및 직사각형 패턴 중에서 선택된 1종 이상을 포함하는 연속적인 패턴 또는 타원형 패턴, 원형 패턴 및 사다리꼴 패턴 중에서 선택된 1종 이상을 포함하는 비연속적인 패턴일 수 있다.
본 발명의 바람직한 다른 일실시예에 따르면, 상기 매개층이 연속적인 패턴인 경우, 베이스 기판, 매개층(medium layer), 캡층(cap layer), 버퍼층(buffer layer) 및 에피층(epi layer)이 차례대로 적층될 수 있고, 상기 매개층, 버퍼층 및 에피층은 하기 관계식 1을 만족할 수 있다.
[관계식 1]
버퍼층 융점(℃) ≤ 매개층 융점(℃) ≤ 에피층 융점(℃)
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 베이스 기판은 두께가 100㎛ ~ 950㎛, 상기 매개층은 두께가 1nm ~ 10㎛, 상기 캡층은 두께가 1nm ~ 10㎛, 상기 버퍼층은 두께가 1nm ~ 10㎛ 및 상기 에피층은 두께가 1nm ~ 10㎛일 수 있다.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 매개층이 비연속적인 패턴인 경우, 베이스 기판, 캡층(cap layer), 버퍼층(buffer layer) 및 에피층(main epi layer)이 차례대로 적층될 수 있고, 상기 캡층 내부에 매개층을 포함할 수 있으며, 상기 매개층, 버퍼층 및 에피층은 하기 관계식 1을 만족할 수 있다.
[관계식 1]
버퍼층 융점(℃) ≤ 매개층 융점(℃) ≤ 에피층 융점(℃)
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 베이스 기판은 격자상수가 5.431 ~5.657 Å, 열팽창 계수가 (2.6 ~ 5.9)×10-6K-1, 상기 매개층은 격자상수가 5.431 ~5.83 Å, 열팽창 계수가 (2.6 ~ 13)×10-6K-1, 상기 캡층은 격자상수가 5.431 ~5.83 Å, 열팽창 계수가 (2.6 ~ 13)×10-6K-1, 상기 버퍼층은 격자상수가 3.11 ~3.54 Å, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1 및 상기 에피층은 격자상수가 3.11 ~3.54 Å, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1일 수 있다.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 베이스 기판은 실리콘 및 게르마늄 중에서 선택된 1종 이상을 포함하고, 상기 매개층은 실리콘, 게르마늄, 틴 및 이들의 화합물 중에서 선택된 1종 이상을 포함하며, 상기 캡층은 실리콘, 게르마늄, 틴 및 이들의 화합물 중에서 선택된 1종 이상을 포함하며, 상기 버퍼층은 GaN, AlN 을 포함하는 질화계 물질 포함하고, 상기 에피층은 GaN, AlN 을 포함하는 질화계 물질 포함할 수 있다.
상술한 과제를 해결하기 위해 본 발명은, 베이스 기판 상부에 매개층을 형성하는 단계, 상기 매개층의 상부에 캡층 및 버퍼층을 성장시키는 단계, 열처리하여 매개층 상부 및 하부에 인터믹싱층을 형성시키는 단계 및 상기 버퍼층의 상부에 에피층을 성장시키는 단계를 포함하고, 상기 매개층은 하기 분자식 1을 만족하는 화합물을 포함하는 템플레이트 에피 기판의 제조방법을 제공한다.
[분자식 1]
Si1-x-yGexSny
상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를 만족하는 유리수이다.
본 발명의 바람직한 일실시예에 따르면, 상기 버퍼층을 성장시키는 단계는 500℃ ~ 800℃에서 1분 ~ 10시간 동안 시간 동안 수행할 수 있고, 상기 인터믹싱층을 형성시키는 단계는 800℃ ~ 1500℃ 에서 1분 ~ 10시간 동안 시간 동안 수행할 수 있다.
본 발명의 바람직한 다른 일실시예에 따르면, 상기 인터믹싱층은 베이스 기판, 매개층 및 캡층 중에서 선택된 어느 한 층 이상의 층의 일부 영역이 변형되어 형성될 수 있다.
상술한 과제를 해결하기 위해 본 발명은, 상기 상술한 템플레이트 에피 기판을 포함하되, 매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층이 측면식각된 것을 특징으로 하는 반도체 소자를 제공한다.
상술한 과제를 해결하기 위해 본 발명은, 상기 상술한 제조방법으로 템플레이트 에피 기판을 제조하는 단계 및 상기 템플레이트 에피 기판의 매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층을 측면식각하여 반도체 소자를 제조하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 템플레이트 에피 기판 및 이의 제조방법은 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과가 있다.
도 1은 본 발명의 바람직한 일실시예에 따른, 템플레이트 에피 기판 구조를 제조하는 공정의 개략도이다.
도 2는 본 발명의 바람직한 일실시예에 따른, 다층 구조의 매개층을 갖는템플레이트 에피 기판의 구조도이다.
도 3은 본 발명의 바람직한 일실시예에 따른, 템플레이트 에피 기판으로반도체 소자를 제조하는 공정의 개략도이다.
도 4는 본 발명의 바람직한 일실시예에 따른, 비연속적인 패턴의 매개층을 포함하는 템플레이트 에피 기판의 구조도이다.
이하, 본 발명을 보다 상세히 설명한다.
상술한 바와 같이 종래에는 Al을 포함하는 질화계(Nitride) 박막을 버퍼 레이어로 이용하여 질화계(Nitride) 반도체 에피 레이어를 형성하는 방법으로 전기적 특성과 결정성을 개량한다. 금속 산화막을 형성하고 그 위에 나이트라이드 버퍼 레이어를 형성하고 다시 그 위에 나이트라이드 반도체 에피 레이어를 성장하여 템플레이트 에피 기판을 제조하였다. 그러나, 종래의 기술에서 이용하는 기판으로는 실리콘(Si), 사파이어(sapphire), ZnO, SiC가 대부분이며, GaN 기반 3족 질화계(Ⅲ-Nitride) 반도체 소자의 문제점을 그대로 내포하고 있어서, 신뢰성이 문제가 되며, 열적이고 전기적인 성능이 좋지 않았다. 또한, 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화하는 효과를 나타낼 수 없는 문제점이 있었다.
이에 본 발명은 단층 구조 또는 다층구조의 매개층; 및
상기 단층 구조의 매개층 상부와 하부, 다층 구조의 각각의 매개층의 상부와 하부에 형성되는 인터믹싱층;을 포함하고, 상기 매개층은 특정 분자식을 만족하는 화합물을 포함하는 템플레이트 에피 기판을 제공하여 상술한 문제의 해결을 모색하였다. 이를 통해 종래의 발명과는 달리 크랙이 발생하지 않는 동시에 잔류응력 해소를 통해 결정결함 및 기판의 휨 현상을 최소화할 수 있는 효과를 달성할 수 있다.
본 발명의 템플레이트 에피 기판을 제조방법에 따라 설명한다.
본 발명의 템플레이트 에피 기판은 베이스 기판 상부에 매개층을 형성하는 단계, 상기 매개층의 상부에 캡층 및 버퍼층을 성장시키는 단계, 열처리하여 매개층 상부 및 하부에 인터믹싱층을 형성시키는 단계 및 상기 버퍼층의 상부에 에피층을 성장시키는 단계를 포함하는 제조방법을 통해 제조할 수 있다.
도 1은 본 발명의 바람직한 일실시예에 따른, 템플레이트 에피 기판 구조를 제조하는 공정의 개략도이다.
먼저, 베이스 기판 상부에 매개층을 형성하는 단계를 설명한다.
도 1a와 같은 베이스 기판(101)의 상부에, 도 1b와 같이 매개층(102)을 형성할 수 있다.
상기 베이스 기판(101)은 통상적으로 에피층(107)과 유사한 격자 상수 및 열팽창 계수를 나타내는 물질이라면 제한 없이 사용할 수 있으며, 바람직하게는 실리콘을 포함할 수 있다.
한편, 상기 베이스 기판(101)은 격자상수가 5.431 ~5.657 Å, 바람직하게는 5.431 ~5.657 Å 일 수 있고, 열팽창 계수가 (2.6 ~ 5.9)×10-6K-1 바람직하게는 (2.6 ~ 5.8)×10-6K- 1 일 수 있다. 만일 상기 베이스 기판(101)의 격자상수 및 열팽창 계수가 상기 범위를 벗어나면 크랙 및 휨 현상이 발생하는 문제가 생길 수 있다.
상기 베이스 기판(101)은 두께가 100㎛ ~ 950㎛, 바람직하게는 두께가 300㎛ ~ 750㎛ 일 수 있다. 만일 두께가 상기 범위를 벗어나면 얇을 경우 소자 제작 공정중에 크랙 및 파괴를 야기하며 너무 두꺼운 경우 소자 제작시 후공정에서 과도한 백그라인딩이 요구되어 손실이 발생할 수 있다.
그리고, 상기 매개층(102)은 통상적으로 매개층으로 사용할 수 있는 물질이라면 제한 없이 사용할 수 있으며, 바람직하게는 하기 분자식 1을 만족하는 화합물을 포함할 수 있다.
[분자식 1]
Si1-x-yGexSny
상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를, 바람직하게는 0 < x < 0.8, 0 < y < 0.8을 만족하는 유리수이다.
상기 매개층(102)은 격자상수가 5.431 ~5.83 Å, 바람직하게는 5.431 ~5.83 Å 일 수 있고, 열팽창 계수가 (2.6 ~ 13)×10-6K-1, 바람직하게는 (2.6 ~ 12)×10-6K-1 일 수 있다. 만일 상기 매개층(102)의 격자상수 및 열팽창 계수가 상기 범위를 벗어나면 크랙 및 휨 현상이 발생하는 문제가 생길 수 있다.
상기 매개층(102)는 두께가 1nm ~ 10㎛, 바람직하게는 두께가 50nm ~ 300nm 일 수 있다. 만일 두께가 상기 범위를 벗어나면, 10㎛ 두께 이상의 과도하게 두꺼운 매개층을 이용한 경우 인터믹싱층(intermixing layer)를 구성하는데 있어 반응성이 저하되어 상부 에피층 형성에서의 결함 감소 및 휨 현상 감소의 저하 문제가 발생할 수 있다.
한편, 상기 매개층(102)의 측면 패턴은 통상적인 매개층(102)의 측면 패턴이라면 제한되지 않으며, 바람직하게는 선형 패턴, 지그재그 패턴, 물결 패턴 및 직사각형 패턴 중에서 선택된 1종 이상을 포함하는 연속적인 패턴 또는 타원형 패턴, 원형 패턴 및 사다리꼴 패턴 중에서 선택된 1종 이상을 포함하는 비연속적인 패턴일 수 있다.
도 4는 본 발명의 바람직한 일실시예에 따른, 비연속적인 패턴의 매개층을 포함하는 템플레이트 에피 기판의 구조도인데, 도 4에서 볼 수 있듯이 비연속적인 패턴의 매개층을 포함하는 경우, 캡층 내부에 매개층을 포함할 수 있다.
다음, 상기 매개층(102)의 상부에 캡층(103) 및 버퍼층(104)을 성장시키는 단계를 설명한다.
도 1c와 같이 상기 매개층(102)의 상부에 캡층(103) 및 버퍼층(104)을 성장시킬 수 있다.
상기 캡층(103)은 통상적으로 캡층(103)에 사용할 수 있는 물질이라면 제한 없이 사용할 수 있으며, 바람직하게는 실리콘 게르마늄 화합물을 포함할 수 있다. 또한, 상기 버퍼층(104)은 통상적으로 버퍼층(104)에 사용할 수 있는 물질이라면 제한 없이 사용할 수 있으며, 바람직하게는 GaN 및 AlN 을 포함할 수 있다.
상기 캡층(103)은 격자상수가 5.431 ~5.83 Å, 바람직하게는 5.431 ~5.83 Å 일 수 있고, 열팽창 계수가 (2.6 ~ 13)×10-6K-1, 바람직하게는 (2.6 ~ 12)×10-6K- 1 일 수 있다. 만일 상기 캡층(103)의 격자상수 및 열팽창 계수가 상기 범위를 벗어나면 크랙 및 휨 현상이 발생하는 문제가 생길 수 있다.
상기 캡층(103)은 두께가 1nm ~ 10㎛, 바람직하게는 두께가 100nm ~ 1㎛ 일 수 있다. 만일 두께가 상기 범위를 벗어나면, 10㎛ 두께 이상의 과도하게 두꺼운 캡층을 이용한 경우 인터믹싱층(intermixing layer)를 구성하는데 있어 반응성이 저하되어 상부 에피층 형성에서의 결함 감소 및 휨 현상 감소의 저하 문제가 발생할 수 있다.
또한, 상기 버퍼층(104)은 격자상수가 3.11 ~3.54 Å, 바람직하게는 3.11 ~3.54 Å 일 수 있고, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1, 바람직하게는 (3.17 ~ 5.5)×10-6K-1 일 수 있다. 만일 상기 버퍼층(104)의 격자상수 및 열팽창 계수가 상기 범위를 벗어나면 크랙 및 휨 현상이 발생하는 문제가 생길 수 있다.
상기 버퍼층(104)을 성장시키는 단계는 500℃ ~ 800℃에서, 바람직하게는 600℃ ~ 800℃에서 수행할 수 있다. 만일 상기 버퍼층(104)을 성장시키는 단계의 온도가 500℃ 미만이면 저온 버퍼층 형성에서 결정성이 좋지 않은문제가 발생할 수 있고, 800℃를 초과하면 상부 에피층 형성 전에 매개층 및 캡층에서의 intermixing 현상이 진행될 수 있는 문제가 발생할 수 있다.
상기 버퍼층(104)는 두께가 1nm ~ 10㎛, 바람직하게는 두께가 500nm ~ 2㎛ 일 수 있다. 만일 두께가 상기 범위를 벗어나면 너무 얇은 버퍼층을 구성하여 에피층을 형성할 경우 충분한 결정성을 에피층에 전달할 수 없는 문제가 발생할 수 있다.
다음, 온도를 상승시켜서 매개층(102) 상부 및 하부에 인터믹싱층(105, 106)을 형성시키는 단계를 설명한다.
도 1d와 같이 상기 인터믹싱층(105, 106)은 베이스 기판(101), 매개층(102) 및 캡층(103) 중에서 선택된 어느 한 층 이상의 층의 일부 영역이 변형되어 형성될 수 있으며, 상기 인터믹싱층(105, 106)을 형성시키는 단계는 800℃ ~ 1500℃에서 1분 ~ 10시간 동안, 바람직하게는 900℃ ~ 1200℃에서 30분 ~ 1시간 동안 수행할 수 있다. 만일 상기 온도가 800℃ 미만이면 intermixing이 원활하게 이루어 지지 않는 문제가 발생할 수 있고, 1500℃를 초과하면 베이스 기판 원자가 상부로 확산 되거나 베이스 기판 자체의 휨 현상으로 인한 에피 품질 저하 문제가 발생할 수 있다. 또한, 만일 상기 시간이 30분 미만이면 결정성을 갖는 에피층이 소자를 제작하기에 충분하지 않은 두께로 성장되는 문제가 발생할 수 있고, 10시간을 초과하면 반도체 공정에 적용하여 상용화 하기 힘든 손실적 문제가 발생할 수 있다.
상기 인터믹싱층(105, 106)은 두께가 10nm ~ 10㎛, 바람직하게는 두께가 100nm ~ 1㎛ 일 수 있다. 만일 두께가 상기 범위를 벗어나면 형성된 intermixing 층이 너무 얇을 경우 에피층 형성 후 lift-off 공정 시 선택적 용액이 침투할 공간이 부족하여 lift-off가 잘 진행되지 않는문제가 발생할 수 있다.
다음, 상기 버퍼층(104)의 상부에 에피층(107)을 성장시키는 단계를 설명한다.
상기 에피층(107)은 통상적으로 에피층(107)에 사용할 수 있는 물질이라면 제한 없이 사용할 수 있으며, 바람직하게는 GaN InN을 포함할 수 있다.
도 1e와 같이 상기 에피층(107)은 버퍼층(104)의 상부에 형성될 수 있으며, 상기 에피층(107)은 800℃ ~ 1500℃에서, 바람직하게는 1000℃ ~ 1300℃에서 형성될 수 있다. 만일 상기 온도가 1000℃ 미만이면 에피층이 결정성을 갖고 성장하기 어려운 문제가 발생할 수 있고, 1300℃를 초과하면 장비 운용 구성에 있어 열적 손실 및 장비 과부하 문제가 발생할 수 있다.
상기 에피층(107)은 격자상수가 3.11 ~3.54 Å, 바람직하게는 3.11 ~3.54 Å 일 수 있고, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1, 바람직하게는 (3.17 ~ 5.5)×10-6K-1 일 수 있다. 만일 상기 에피층(107)의 격자상수 및 열팽창 계수가 상기 범위를 벗어나면 크랙 및 휨 현상이 발생하는 문제가 생길 수 있다.
상기 에피층(107)은 두께가 1nm ~ 10㎛, 바람직하게는 두께가 1㎛ ~ 10㎛일 수 있다. 만일 두께가 상기 범위를 벗어나면 너무 두꺼울 경우 소자 제작시 필요 이상의 에피층 두께로 인하여 효율이 저하될 수 있으며, 너무 얇을 경우 전력 소자로의 이용 시 항복전압이 낮아져 소자 성능 저하의 문제가 발생할 수 있다.
한편, 상기 매개층, 버퍼층 및 에피층은 융점이 하기 관계식 1을, 바람직하게는 하기 관계식 1-1을 만족할 수 있다.
[관계식 1]
버퍼층 융점(℃) ≤ 매개층 융점(℃) ≤ 에피층 융점(℃)
[관계식 1-1]
버퍼층 융점(℃) < 매개층 융점(℃) < 에피층 융점(℃)
만일, 상기 관계식 1을 만족하지 못하면, 잔류 응력 해소가 용이하지 않아, 결정결함 및 기판의 휩 현상을 방지하기 어려운 문제가 발생할 수 있다.
본 발명의 바람직한 일실시예에 따르면, 상기 매개층은 단층 구조 또는 다층 구조일 수 있다. 도 2는 본 발명의 바람직한 일실시예에 따른 다층 구조의 매개층을 갖는템플레이트 에피 기판의 구조도인데, 다층의 매개층을 포함하는 경우 각각의 매개층의 사이 영역에도 인터믹싱층이 형성되는 것을 볼 수 있다.
한편, 본 발명에 따른 반도체 소자는 상기 상술한 제조방법으로 템플레이트 에피 기판을 제조하는 단계 및 상기 템플레이트 에피 기판의 매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층을 측면식각하여 반도체 소자를 제조하는 단계를 포함하는 제조방법을 통해 제조할 수 있다.
도 3은 본 발명의 바람직한 일실시예에 따른, 템플레이트 에피 기판으로 반도체 소자를 제조하는 공정의 개략도이다.
먼저, 상기 상술한 제조방법으로 템플레이트 에피 기판을 제조하고, 도 3a와 같이 템플레이트 에피 기판의 에피층 상부에 전압제어소자(FET), 포토다이오드(PD) 및 발광다이오드(LED)를 형성시킨다.
그리고, 도 3b와 같이 매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층을 측면식각하고, 측면식각한 매개층 및 인터믹싱층의 상부를 리프트오프하여 도 3c와 같은 반도체 소자를 제조할 수 있다. 측면식각 및 리프트오프 방법은 통상적으로 측면식각을 할 수 있는 방법이라면 제한되지 않는다.
이하, 본 발명을 하기 실시예들을 통해 설명한다. 이때, 하기 실시예들은 발명을 예시하기 위하여 제시된 것일 뿐, 본 발명의 권리범위가 하기 실시예들에 의해 한정되는 것은 아니다.
[실시예]
실시예 1 : 템플레이트 에피 기판의 제조
실리콘을 포함하는 격자상수가 5.431Å, 열팽창 계수가 2.6×10-6K- 1 인 베이스 기판 상부에 하기 분자식 1로 표시되는 화합물을 포함하는 격자상수가 5.567 Å, 열팽창 계수가 5.9×10-6K- 1 인 선형 패턴을 갖는 매개층을 형성하였다. 그 후 상기 매개층의 상부에 게르마늄 실리콘 화합물을 포함하는 격자상수가 5.458Å, 열팽창 계수가 3.26×10-6K- 1 인 캡층을 형성하고, 상기 캡층의 상부에 560℃ 에서 GaN을 포함하는 격자상수가 3.189Å, 열팽창 계수가 3.17×10-6K- 1 인 버퍼층을 성장시켰다. 그리고, 온도를 1000℃까지 5분에 걸쳐 온도를 상승시켜서 매개층 상부 및 하부에 인터믹싱층을 형성시킨 후, 상기 버퍼층 상부에 1000℃에서 GaN를 포함하는 격자상수가 3.189Å, 열팽창 계수가 3.17×10-6K- 1 인 에피층을 성장시켜서 템플레이트 에피 기판을 제조하였다. 상기 버퍼층의 융점은 2500℃, 매개층의 융점은 938℃ 및 에피층의 융점은 2500℃였고, 상기 베이스 기판은 두께가 250㎛, 매개층은 두께가 150nm, 캡층은 두께가 20nm, 버퍼층은 두께가 185 nm, 인터믹싱층은 두께가 1.1㎛ 및 에피층은 두께가 1.3㎛ 였다.
[분자식 1]
Si1-x-yGexSny
상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를 만족하는 유리수이다.
실시예 2
실시예 1과 동일하게 실시하여 제조하되, 상기 매개층의 측면 패턴이 지그재그 패턴인 것을 제외하면 동일하게 템플레이트 에피 기판을 제조하였다.
실시예 3
실시예 1과 동일하게 실시하여 제조하되, 상기 매개층의 측면 패턴이 도4a와 같은 타원형 패턴인 것을 제외하면 동일하게 템플레이트 에피 기판을 제조하였다.
실시예 4
실시예 1과 동일하게 실시하여 제조하되, 상기 매개층의 측면 패턴이 도4d와 같이 사다리꼴 패턴인 것을 제외하면 동일하게 템플레이트 에피 기판을 제조하였다.
실시예 5
실시예 1과 동일하게 실시하여 제조하되, 상기 도 2와 같이 매개층을 3층 구조로 제조한 것을 제외하면 동일하게 템플레이트 에피 기판을 제조하였다.
101 : 베이스 기판 102, 102a ~ 102c : 매개층
103 : 캡층 104 : 버퍼층
105, 106 : 인터믹싱층 107 : 에피층

Claims (12)

  1. 단층 구조 또는 다층 구조의 매개층; 및
    상기 단층 구조의 매개층 상부와 하부, 다층 구조의 각각의 매개층의 상부와 하부에 형성되는 인터믹싱층;을 포함하고,
    상기 매개층은 하기 분자식 1을 만족하는 화합물을 포함하는 템플레이트 에피 기판.
    [분자식 1]
    Si1 -x- yGexSny
    상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를 만족하는 유리수이다.
  2. 제1항에 있어서, 상기 매개층의 측면 패턴은
    선형 패턴, 지그재그 패턴, 물결 패턴 및 직사각형 패턴 중에서 선택된 1종 이상을 포함하는 연속적인 패턴; 또는
    타원형 패턴, 원형 패턴 및 사다리꼴 패턴 중에서 선택된 1종 이상을 포함하는 비연속적인 패턴;인 것을 특징으로 하는 템플레이트 에피 기판.
  3. 제2항에 있어서, 상기 매개층이 연속적인 패턴인 경우,
    베이스 기판, 매개층(medium layer), 캡층(cap layer), 버퍼층(buffer layer) 및 에피층(epi layer)이 차례대로 적층되고,
    상기 매개층, 버퍼층 및 에피층은 하기 관계식 1을 만족하는 것을 특징으로 하는 템플레이트 에피 기판.
    [관계식 1]
    버퍼층 융점(℃) ≤ 매개층 융점(℃) ≤ 에피층 융점(℃)
  4. 제3항에 있어서, 상기 베이스 기판은 두께가 100㎛ ~ 950㎛,
    상기 매개층은 두께가 1nm ~ 10㎛,
    상기 캡층은 두께가 1nm ~ 10㎛,
    상기 버퍼층은 두께가 1nm ~ 10㎛ 및
    상기 에피층은 두께가 1nm ~ 10㎛ 인 것을 특징으로 하는 템플레이트 에피 기판.
  5. 제2항에 있어서, 상기 매개층이 비연속적인 패턴인 경우,
    베이스 기판, 캡층(cap layer), 버퍼층(buffer layer) 및 에피층(main epi layer)이 차례대로 적층되고,
    상기 캡층 내부에 매개층을 포함하며,
    상기 매개층, 버퍼층 및 에피층은 하기 관계식 1을 만족하는 것을 특징으로 하는 템플레이트 에피 기판.
    [관계식 1]
    버퍼층 융점(℃) ≤ 매개층 융점(℃) ≤ 에피층 융점(℃)
  6. 제3항 또는 제4항에 있어서, 상기 베이스 기판은 격자상수가 5.431 ~5.657 Å, 열팽창 계수가 (2.6 ~ 5.9)×10-6K-1,
    상기 매개층은 격자상수가 5.431 ~5.83 Å, 열팽창 계수가 (2.6 ~ 13)×10-6K-1,
    상기 캡층은 격자상수가 5.431 ~5.83 Å, 열팽창 계수가 (2.6 ~ 13)×10-6K-1,
    상기 버퍼층은 격자상수가 3.11 ~3.54 Å, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1 및
    상기 에피층은 격자상수가 3.11 ~3.54 Å, 열팽창 계수가 (3.17 ~ 5.6)×10-6K-1 인 것을 특징으로 하는 템플레이트 에피 기판.
  7. 제3항 또는 제4항에 있어서, 상기 베이스 기판은 실리콘 및 게르마늄 중에서 선택된 1종 이상을 포함하고, 상기 매개층은 실리콘, 게르마늄, 틴 및 이들의 화합물 중에서 선택된 1종 이상을 포함하며, 상기 캡층은 실리콘, 게르마늄, 틴 및 이들의 화합물 중에서 선택된 1종 이상을 포함하며, 상기 버퍼층은 GaN, AlN 을 포함하는 질화계 물질 포함하고, 상기 에피층은 GaN, AlN 을 포함하는 질화계 물질 포함하는 것을 특징으로 하는 템플레이트 에피 기판.
  8. 베이스 기판 상부에 매개층을 형성하는 단계;
    상기 매개층의 상부에 캡층 및 버퍼층을 성장시키는 단계;
    열처리하여 매개층 상부 및 하부에 인터믹싱층을 형성시키는 단계; 및
    상기 버퍼층의 상부에 에피층을 성장시키는 단계;를 포함하고,
    상기 매개층은 하기 분자식 1을 만족하는 화합물을 포함하는 템플레이트 에피 기판의 제조방법.
    [분자식 1]
    Si1 -x- yGexSny
    상기 x, y는 0 < x + y < 1, 0 < x, 0 < y 를 만족하는 유리수이다.
  9. 제8항에 있어서, 상기 버퍼층을 성장시키는 단계는 500℃ ~ 800℃에서 1분 ~ 10시간 동안 수행하고,
    상기 인터믹싱층을 형성시키는 단계는 800℃ ~ 1500℃에서 1분 ~ 10시간 동안 수행하는 것을 특징으로 하는 템플레이트 에피 기판의 제조방법.
  10. 제8항에 있어서, 상기 인터믹싱층은 베이스 기판, 매개층 및 캡층 중에서 선택된 어느 한 층 이상의 층의 일부 영역이 변형되어 형성된 것을 특징으로 하는 템플레이트 에피 기판의 제조방법.
  11. 제1항 내지 제7항 중에서 어느 한 항의 템플레이트 에피 기판을 포함하되,
    매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층이 측면식각된 것을 특징으로 하는 반도체 소자.
  12. 제8항 내지 제10항 중 어느 한 항의 제조방법으로 템플레이트 에피 기판을 제조하는 단계; 및
    상기 템플레이트 에피 기판의 매개층 및 상기 매개층의 적어도 일면에 형성된 하나 이상의 인터믹싱층을 측면식각하여 반도체 소자를 제조하는 단계;를 포함하는 반도체 소자 제조방법.
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